CN101320972A - 延迟锁相环电路以及相关方法 - Google Patents

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CN101320972A CNA2007101616913A CN200710161691A CN101320972A CN 101320972 A CN101320972 A CN 101320972A CN A2007101616913 A CNA2007101616913 A CN A2007101616913A CN 200710161691 A CN200710161691 A CN 200710161691A CN 101320972 A CN101320972 A CN 101320972A
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Abstract

本发明公开一种延迟锁相环电路，包含延迟线、控制电路、第一分频器、第二分频器及反相器，延迟线用以延迟第一时钟信号以产生第二时钟信号；控制电路用以控制延迟线；第一分频器用以根据第一分频因子分频第一时钟信号以形成第三时钟信号；第二分频器用以接收来自延迟线的第二时钟信号并根据第二分频因子分频第二时钟信号以形成第四时钟信号；反相器用以反相第三时钟信号以产生反相第三时钟信号；控制电路比较反相第三时钟信号以及第四时钟信号以产生控制信号以控制延迟线，从而锁定第四时钟信号至反相第三时钟信号。上述延迟锁相环电路及其相关方法可在避免阻塞状态或谐波锁定状态的同时避免相位无法精确配合的问题，并降低了设计电路时的复杂度。

Description

延迟锁相环电路以及相关方法
技术领域
本发明是关于延迟锁相环电路及其相关方法，特别有关于避免阻塞状态以及谐波锁定的延迟锁相环电路以及相关方法。
背景技术
在许多种电路中，延迟锁相环(delay locked loop，DLL)电路用以同步所须频率以避免因为不同步而产生的错误。
请同时参阅图1和图2。图1绘示了现有技术的延迟锁相环电路的方框图。图2绘示了图1中所示的延迟锁相环电路的通常动作的时序图。延迟锁相环电路100包含多个延迟级101～107、相位检测器109、电荷泵111以及环路滤波器113。延迟级101～107是用以延迟输入时钟信号Ckin以产生和输入时钟信号Ckin同步的输出时钟信号Ckn。通常而言，延迟级101～107形成延迟线。而且，延迟级101～107中每个延迟级所产生的时钟信号可具有不同的延迟量，如图2所示的CK1、CK2、CK3、......、CKn等，时钟信号CK1、CK2......中的每一个都可因不同需求被撷取出来。在此例中，延迟级的数量是n，因此每一延迟级的延迟量是输入时钟信号CKin以及输出时钟信号CKn之间的总延迟量除以n。
通常来说，相位检测器109、电荷泵111以及环路滤波器113形成了控制电路，用以控制延迟级101～107。相位检测器109用以比较输入时钟信号CKin以及输出时钟信号CKn以产生上升信号UP以及下降信号DN。上升信号UP以及下降信号DN通知电荷泵111以及环路滤波器113产生控制电压Vctrl以控制延迟级101～107的动作。由于电荷泵111以及环路滤波器113的动作为本领域的技术人员所知晓，在此不再赘述。根据此方法，延迟级101～107的延迟量可被调整以使输出时钟信号CKn和输入时钟信号CKin同步。也就是说，输入时钟信号CKin和输出时钟信号CKn间的延迟总量D1和输入时钟信号CKin的周期相等。然而，这样的延迟电路却可能存在着一些问题，其将在下文详述。
图3绘示了图1中所示的延迟锁相环电路100的阻塞(stuck)状态的时序图。在图3中，输入时钟信号CKin以及输出时钟信号CKn之间的延迟量D2小于输入时钟信号CKin的周期的1/2。在此例中，输出时钟信号CKn的边缘Y4将被相位检测器109、电荷泵111以及环路滤波器113错误的调整以和输入时钟信号CKin的边缘Y3同步。这样的情况便是所谓的阻塞状态。
图4绘示了图1中所示的延迟锁相环电路100的谐波锁定(harmonic lock)的时序图。如图4所示，输入时钟信号CKin以及输出时钟信号CKn之间的延迟量D2大于输入时钟信号CKin的周期的1.5倍。在此例中，输出时钟信号CKn的边缘Y6将被错误的调整以和输入时钟信号CKin的边缘Y5同步。这样的情况便是所谓的谐波锁定状态。
不论是阻塞状态或是谐波锁定状态都会造成***的严重错误。为了解决这些问题，有些相关技术的延迟锁相环电路使用了分频器以及反相器，然而，此类延迟锁相环电路可能会有相位无法精确配合的问题。而且，对于此类延迟锁相环电路而言，在延迟信号的上升边缘和下降边缘的设计上须特别留意，因此会增加设计电路时的负担。所以，需要一种新颖的机制改善这些问题。
发明内容
为解决上述阻塞状态和谐波锁定状态的问题，本发明提供延迟锁相环电路，其使用分频器以及反相器以避免阻塞状态以及谐波锁定。在一些实施方式中，延迟锁相环电路具有至少一个开关组件的以防止输入时钟信号通过不必要的组件。
本发明的一实施方式公开了一种延迟锁相环电路，包含延迟线、控制电路、第一分频器、第二分频器以及反相器。延迟线用以接收第一时钟信号并以一个延迟量延迟第一时钟信号以产生第二时钟信号。控制电路，耦接至延迟线，用以控制所述的延迟线。第一分频器，耦接至控制电路，用以接收第一时钟信号并根据第一分频因子分频第一时钟信号以形成第三时钟信号。第二分频器，耦接至控制电路以及延迟线，用以接收来自延迟线的第二时钟信号并根据第二分频因子分频第二时钟信号以形成第四时钟信号，其中第一分频因子和第二分频因子相等。反相器，耦接于第一分频器以及控制电路，用以反相第三时钟信号以产生反相第三时钟信号。控制电路比较反相第三时钟信号以及第四时钟信号以产生控制信号以控制延迟线，从而锁定第四时钟信号至反相第三时钟信号。
本发明的另一实施方式公开了另一种延迟锁相环电路，包含延迟线、控制电路、第一分频器、第二分频器以及反相器。延迟线用以接收第一时钟信号并以一个延迟量延迟第一时钟信号以产生第二时钟信号。控制电路，耦接至延迟线，用以控制所述的延迟线。第一分频器，耦接至延迟线以及控制电路，用以接收第一时钟信号并根据第一分频因子分频第一时钟信号以形成第三时钟信号。第二分频器，耦接至控制电路以及延迟线，用以接收来自延迟线的第二时钟信号并根据第二分频因子分频第二时钟信号以形成第四时钟信号，其中第一分频因子和第二分频因子相等。反相器，耦接于第二分频器以及控制电路，用以反相第四时钟信号以产生反相第四时钟信号。控制电路比较反相第四时钟信号以及第三时钟信号以产生控制信号以控制延迟线，从而锁定第三时钟信号至反相第四时钟信号。
本发明的实施方式还公开了一种将第二时钟信号锁定至第一时钟信号的方法，包含：以一个延迟量延迟第一时钟信号以产生第二时钟信号；根据第一分频因子分频第一时钟信号以形成第三时钟信号；根据第二分频因子分频第二时钟信号以形成第四时钟信号，其中第一分频因子和第二分频因子相等；以及反相第三时钟信号以及第四时钟信号其中之一以产生反相时钟信号，而另外一时钟信号则成为非反相时钟信号；以及使用控制电路比较反相时钟信号以及非反相时钟信号以产生控制信号以控制延迟量，从而根据哪一信号是从第二时钟信号产生，锁定非反相时钟信号至反相时钟信号，或锁定反相时钟信号至非反相时钟信号。
上述延迟锁相环电路及其相关方法可在避免阻塞状态或谐波锁定状态的同时避免相位无法精确配合的问题，并降低了设计电路时的复杂度。
附图说明
图1绘示了现有技术的延迟锁相环电路的方框图。
图2绘示了图1中所示的延迟锁相环电路的通常动作的时序图。
图3绘示了图1中所示的延迟锁相环电路的阻塞状态的时序图。
图4绘示了图1中所示的延迟锁相环电路的谐波锁定的时序图。
图5为根据本发明第一实施方式的延迟锁相环电路的方框图。
图6绘示了图5所示的延迟锁相环电路动作的时序图。
图7为根据本发明第二实施方式的延迟锁相环电路的方框图。
图8为根据本发明第三实施方式的延迟锁相环电路的方框图。
图9绘示了图8所示的延迟锁相环电路动作的时序图。
图10为根据本发明第四实施方式的延迟锁相环电路的方框图。
图11绘示了图5和图8所示的延迟锁相环电路所实施的方法的流程图。
具体实施方式
在说明书及权利要求当中使用了某些词汇来指称特定的组件。所属领域的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。在通篇说明书及权利要求项当中所提及的“包含”为开放式的用语，故应解释成“包含但不限定于”。此外，“耦接”一词在此包含任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表所述的第一装置可直接电气连接于所述的第二装置，或通过其它装置或连接手段间接地电气连接至所述的第二装置。
图5为根据本发明第一实施方式的延迟锁相环电路的方框图。延迟锁相环电路500包含第一分频器502、第二分频器504、反相器506、延迟线508以及控制电路510。延迟线508通常包含多个延迟级，用以接收第一时钟信号CK1并以一个延迟量延迟第一时钟信号CK1以产生第二时钟信号CK2。在此实施方式中，控制电路510用以控制延迟线508。此外，第一分频器502用以接收第一时钟信号CK1并以第一分频因子分频第一时钟信号CK1以形成第三时钟信号CK3。第二分频器504用以接收来自延迟线508的第二时钟信号CK2并根据第二分频因子分频第二时钟信号CK2以形成第四时钟信号CK4，其中第一分频因子和第二分频因子相等。反相器506用以反相第三时钟信号CK3以产生反相第三时钟信号ICK3。控制电路510比较反相第三时钟信号ICK3以及第四时钟信号CK4以产生控制信号CS以控制延迟线508，由此锁定第四时钟信号CK4至反相第三时钟信号ICK3。控制信号CS可以是电压或电流。
图6绘示了图5所示的延迟锁相环电路500动作的时序图。如图6所示，第三时钟信号CK3是由第一分频器502分频第一时钟信号CK1而来。在此例中，第一分频器502的第一分频因子N被设定成2，因此第三时钟信号CK3的周期为第一时钟信号CK1的两倍。同样的，第二分频器504的第二分频因子N也被设定成2，因此第四时钟信号CK4的周期为第二时钟信号CK2的两倍。反相第三时钟信号ICK3是由反相器506将第三时钟信号CK3反相得来。
当延迟锁相环电路开始动作时，延迟线508的延迟被设定成最小。这种初始设定使得控制电路的输入CK4和ICK3之间的延迟时间大于0.5T并小于1T。然后控制电路510比较反相第三时钟信号ICK3以及第四时钟信号CK4，以使第四时钟信号CK4的上升边缘被锁定至反相第三时钟信号ICK3的上升边缘。一旦第四时钟信号CK4被锁定至反相第三时钟信号ICK3，则表示第一时钟信号CK1被锁定至第二时钟信号CK2。
须注意的是，控制电路510可包含相位检测器、电荷泵以及环路滤波器，其中电荷泵耦接于相位检测器与环路滤波器，但并非表示用以限定本发明。同样的，虽然本发明的第一与第二分频器的分频因子被设定成2，但只要分频器的输出周期高于第一时钟信号CK1的周期，分频因子可以被设定成任何值。
通过此方法，本发明的第一实施方式可避免阻塞状态和谐波锁定。而且，由于第一时钟信号CK1直接连接至延迟线508，延迟线508可同时产生跟第一时钟信号CK1频率相同的多相信号。
而且，根据本发明的延迟锁相环电路具有其它的优点。图7为根据本发明第二实施方式的延迟锁相环电路700的方框图。与图5所示的延迟锁相环电路500类似，图7所示的延迟锁相环电路700也包含第一分频器702、第二分频器704、反相器706、延迟线708以及控制电路710。图7所示的延迟锁相环电路700与图5所示的延迟锁相环电路500的差别在于延迟锁相环电路700还包含第一开关组件712以及第二开关组件714。如图7所示，第一开关组件712位于反相器706、延迟线708以及控制电路710之间，而第二开关组件714位于第一分频器704、延迟线708以及控制电路710之间。
若第四时钟信号CK4未被锁定至反相第三时钟信号ICK3，X2和X3通过第一开关组件712被导通，且Y2和Y3通过第二开关组件714被导通。在此例中，延迟锁相环电路700的结构和延迟锁相环电路500相同。因此延迟锁相环电路700的动作和前述相同。
然而，若第四时钟信号CK4被锁定至反相第三时钟信号ICK3，X1和X3通过第一开关组件712被导通，且Y1和Y3通过第二开关组件714被导通。因此，第一时钟信号CK1在不经过第一分频器702以及反相器706的情况下进入控制电路710，而第二时钟信号CK2在不经过第一分频器704的情况下进入控制电路710。通过此方法，时钟信号不需流经不需要的组件，因此可以减少由于这些组件的不匹配而产生的抖动现象。
图8为根据本发明第三实施方式的延迟锁相环电路800的方框图。图8所示的延迟锁相环电路800也包含第一分频器802、第二分频器804、反相器806、延迟线808以及控制电路810。延迟锁相环电路800以及延迟锁相环电路500的差别在于图5中的反相器506位于第一分频器502以及控制电路510之间，而图8中的反相器806位于第二分频器804以及控制电路810之间。
图9绘示了图8所示的延迟锁相环电路800动作的时序图。如前所述，第三时钟信号CK3由第一分频器802对第一时钟信号CK1进行分频而产生，在此实施方式中，第一分频器802的分频因子被设为2。因此第三时钟信号CK3的周期为第一时钟信号CK1的两倍。而且，第四时钟信号CK4由第二分频器804对第二时钟信号CK2进行分频而产生，在此实施方式中，第二分频器804的分频因子和第一分频器802相同。因此第四时钟信号CK4的周期为第二时钟信号CK2的两倍。反相第四时钟信号CK4经由反相器806对第四时钟信号CK4进行处理而产生。
控制电路810使得反相第四时钟信号CK4的下降边缘被锁定至第三时钟信号CK3的下降边缘。结果，延迟锁相环电路800使得第一时钟信号CK1与第二时钟信号CK2同步。
图8所示的延迟锁相环电路可进一步包含两开关组件，如图10所示。图10为根据本发明第四实施方式的延迟锁相环电路的方框图。与图8所示的延迟锁相环电路800相似，图10所示的延迟锁相环电路1000也包含第一分频器1002、第二分频器1004、反相器1006、延迟线1008以及控制电路1010。图10所示的延迟锁相环电路1000与图8所示的延迟锁相环电路800的差别在于延迟锁相环电路1000还包含第一开关组件1012以及第二开关组件1014。如图10所示，第一开关组件1012位于第一分频器1002、延迟线1008以及控制电路1010之间，而第二开关组件1014位于反相器1006、延迟线1008以及控制电路1010之间。
若反相第四时钟信号ICK4未被锁定至第三时钟信号CK3，X2和X3通过第一开关组件1012被导通，且Y2和Y3通过第二开关组件1014被导通。在此例中，延迟锁相环电路1000的结构和延迟锁相环电路800相同。因此延迟锁相环电路1000的可避免阻塞情况和谐波锁定的动作和前述相同。
然而，若反相第四时钟信号ICK4被锁定至第三时钟信号CK3，X1和X3通过第一开关组件1012被导通，且Y1和Y3通过第二开关组件1014被导通。因此，第一时钟信号CK1在不经过第一分频器1002的情况下进入控制电路1010，而第二时钟信号CK2在不经过第一分频器1004及反相器1006的情况下进入控制电路1010。其优点已于上述说明中详述，故在此不再赘述。
图11绘示了图5和图8所示的延迟锁相环电路所实施的方法的流程图。此方法包含：步骤1102，以一个延迟量延迟第一时钟信号CK1以产生第二时钟信号CK2；步骤1104，根据第一分频因子分频第一时钟信号CK1的频率以形成第三时钟信号CK3；步骤1106，根据第二分频因子分频第二时钟信号的频率以形成第四时钟信号CK4，其中第一分频因子和第二分频因子相等；步骤1108，反相第三时钟信号CK3以及第四时钟信号CK4其中之一以产生反相时钟信号ICK，而另一时钟信号则成为非反相时钟信号NICK；步骤1110，使用控制电路比较反相时钟信号ICK以及非反相时钟信号NICK以产生控制信号以控制延迟量，由此根据从第二时钟信号CK2产生的信号(在图5和图7中为第四时钟信号CK4，在图8和图10中为反相第四时钟信号ICK4)来锁定非反相时钟信号NICK与反相时钟信号ICK的其中之一至另一时钟信号。更明确的来说，非反相时钟信号NICK被锁定至反相时钟信号ICK，或反相时钟信号ICK被锁定至非反相时钟信号NICK。控制信号可以是电压或电流。
若此方法对应图7和图10中的电路，其还包含：在非反相时钟信号NICK以及反相时钟信号ICK的其中之一被锁定至另一时钟信号之前允许反相时钟信号ICK以及非反相时钟信号NICK进入控制电路；以及在非反相时钟信号NICK以及反相时钟信号ICK的其中之一被锁定至另一时钟信号之后，允许第一时钟信号CK1以及第二时钟信号CK2进入控制电路。
虽然本发明已以实施方式揭露如上，但是对于本领域的技术人员，依据本发明实施方式的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (13)

1.一种延迟锁相环电路，所述的延迟锁相环电路包含：
延迟线，用以接收第一时钟信号并以一个延迟量延迟所述的第一时钟信号以产生第二时钟信号；
控制电路，耦接至所述的延迟线，用以控制所述的延迟线；
第一分频器，耦接至所述的控制电路，用以接收所述的第一时钟信号并根据第一分频因子分频所述的第一时钟信号以形成第三时钟信号；
第二分频器，耦接至所述的控制电路以及所述的延迟线，用以接收来自所述的延迟线的所述的第二时钟信号并根据第二分频因子分频所述的第二时钟信号以形成第四时钟信号，其中所述的第一分频因子和所述的第二分频因子相等；以及
反相器，耦接于所述的第一分频器以及所述的控制电路，用以反相所述的第三时钟信号以产生反相第三时钟信号；
其中所述的控制电路比较所述的反相第三时钟信号以及所述的第四时钟信号以产生控制所述的延迟线的控制信号，从而锁定所述的第四时钟信号至所述的反相第三时钟信号。
2.如权利要求1所述的延迟锁相环电路，其特征在于，所述的延迟锁相环电路还包含：
第一开关组件，耦接至所述的延迟线、所述的控制电路以及所述的反相器，用以在所述的第四时钟信号被锁定至所述的反相第三时钟信号之前允许所述的反相第三时钟信号进入所述的控制电路，并在所述的第四时钟信号被锁定至所述的反相第三时钟信号之后允许所述的第一时钟信号进入所述的控制电路；以及
第二开关组件，耦接至所述的控制电路以及所述的第二分频器，用以在所述的第四时钟信号被锁定至所述的反相第三时钟信号之前允许所述的第四时钟信号进入所述的控制电路，并在所述的第四时钟信号被锁定至所述的反相第三时钟信号之后允许所述的第二时钟信号进入所述的控制电路。
3.如权利要求1所述的延迟锁相环电路，其特征在于，所述的延迟线包含多个延迟级，且每一延迟级的延迟量由所述的控制信号控制。
4.如权利要求1所述的延迟锁相环电路，其特征在于，所述的控制电路包含相位检测器、电荷泵以及环路滤波器，其中所述的电荷泵耦接于所述的相位检测器与所述的环路滤波器。
5.如权利要求1所述的延迟锁相环电路，其特征在于，所述的控制信号为电压或电流。
6.一种延迟锁相环电路，所述的延迟锁相环电路包含：
延迟线，用以接收第一时钟信号并以一个延迟量延迟所述的第一时钟信号以产生第二时钟信号；
控制电路，耦接至所述的延迟线，用以控制所述的延迟线；
第一分频器，耦接至所述的控制电路，用以接收所述的第一时钟信号并根据第一分频因子分频所述的第一时钟信号以形成第三时钟信号；
第二分频器，耦接至所述的控制电路以及所述的延迟线，用以接收来自所述的延迟线的所述的第二时钟信号并根据第二分频因子分频所述的第二时钟信号以形成第四时钟信号，其中所述的第一分频因子和所述的第二分频因子相等；以及
反相器，耦接于所述的第二分频器以及所述的控制电路，用以反相所述的第四时钟信号以产生反相第四时钟信号；
其中所述的控制电路比较所述的反相第四时钟信号以及所述的第三时钟信号以产生控制所述的延迟线的控制信号，从而锁定所述的第三时钟信号至所述的反相第四时钟信号。
7.如权利要求6所述的延迟锁相环电路，其特征在于，所述的延迟锁相环电路还包含：
第一开关组件，耦接至所述的延迟线、所述的控制电路以及所述的第一分频器，用以在所述的第三时钟信号被锁定至所述的反相第四时钟信号之前允许所述的第三时钟信号进入所述的控制电路，并在所述的第三时钟信号被锁定至所述的反相第四时钟信号之后允许所述的第一时钟信号进入所述的控制电路；以及
第二开关组件，耦接至所述的延迟线、所述的控制电路以及所述的反相器，用以在所述的第三时钟信号被锁定至所述的反相第四时钟信号之前允许所述的反相第四时钟信号进入所述的控制电路，并在所述的第三时钟信号被锁定至所述的反相第四时钟信号之后允许所述的第二时钟信号进入所述的控制电路。
8.如权利要求6所述的延迟锁相环电路，其特征在于，所述的延迟线包含多个延迟级，且每一延迟级的延迟量由所述的控制信号控制。
9.如权利要求6所述的延迟锁相环电路，其特征在于，所述的控制电路包含相位检测器、电荷泵以及环路滤波器，其中所述的电荷泵耦接于所述的相位检测器与所述的环路滤波器。
10.如权利要求6所述的延迟锁相环电路，其特征在于，所述的控制信号为电压或电流。
11.一种将第二时钟信号锁定至第一时钟信号的方法，所述的方法包含：
以一个延迟量延迟所述的第一时钟信号以产生所述的第二时钟信号；
根据第一分频因子分频所述的第一时钟信号以形成第三时钟信号；
根据第二分频因子分频所述的第二时钟信号以形成第四时钟信号，其中所述的第一分频因子和所述的第二分频因子相等；以及
反相所述的第三时钟信号以及所述的第四时钟信号的其中之一以产生反相时钟信号，而另一时钟信号则成为非反相时钟信号；以及
使用控制电路比较所述的反相时钟信号以及所述的非反相时钟信号以产生控制所述的延迟量的控制信号，从而根据从所述的第二时钟信号产生的信号，锁定所述的非反相时钟信号至所述的反相时钟信号，或锁定所述的反相时钟信号至所述的非反相时钟信号。
12.如权利要求11所述的将第二时钟信号锁定至第一时钟信号的方法，其特征在于，所述的方法还包含：
在所述的非反相时钟信号被锁定至所述的反相时钟信号之前允许所述的反相时钟信号以及所述的非反相时钟信号进入所述的控制电路；以及
在所述的非反相时钟信号被锁定至所述的反相时钟信号之后，允许所述的第一时钟信号以及所述的第二时钟信号进入所述的控制电路。
13.如权利要求11所述的将第二时钟信号锁定至第一时钟信号的方法，其特征在于，所述的控制信号为电压或电流。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148616A (zh) * 2011-03-31 2011-08-10 山东华芯半导体有限公司 防止延迟锁相环错误锁定的方法及其***
CN102790615A (zh) * 2011-05-19 2012-11-21 南亚科技股份有限公司 延迟锁相回路与延迟锁相方法
CN103312317A (zh) * 2013-06-14 2013-09-18 电子科技大学 快速锁定的延迟锁相环
CN104253610A (zh) * 2014-09-30 2014-12-31 山东华芯半导体有限公司 一种延迟锁相环防止错锁的电路及方法
CN109286397A (zh) * 2018-11-15 2019-01-29 北京兆芯电子科技有限公司 延迟锁定回路以及时钟产生方法
CN115065359A (zh) * 2022-08-11 2022-09-16 睿力集成电路有限公司 一种延迟锁相环、时钟同步电路和存储器

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2263355B1 (en) * 2008-03-31 2012-09-12 Nxp B.V. High resolution digital modulator by switching between discrete PWM or PPM values

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873491A (en) * 1987-10-19 1989-10-10 Wilkins Jeffrey K Phase shift circuit utilizing a variable time delay line
US5120900A (en) * 1990-12-05 1992-06-09 Exxon Research And Engineering Company Integrated solvent extraction/membrane extraction with retentate recycle for improved raffinate yield
US5663665A (en) * 1995-11-29 1997-09-02 Cypress Semiconductor Corp. Means for control limits for delay locked loop
US6194932B1 (en) * 1997-10-20 2001-02-27 Fujitsu Limited Integrated circuit device
JP3789628B2 (ja) * 1998-01-16 2006-06-28 富士通株式会社 半導体装置
US6005426A (en) * 1998-05-06 1999-12-21 Via Technologies, Inc. Digital-type delay locked loop with expanded input locking range
KR100319890B1 (ko) * 1999-01-26 2002-01-10 윤종용 지연동기루프 및 이에 대한 제어방법
TW465187B (en) * 2001-01-11 2001-11-21 Via Tech Inc Phase detecting apparatus
KR100399941B1 (ko) * 2001-06-30 2003-09-29 주식회사 하이닉스반도체 디디알 에스디램의 레지스터 제어 지연고정루프
NL1021440C2 (nl) * 2001-09-28 2004-07-15 Samsung Electronics Co Ltd Vertragingsvergrendelde lus met meervoudige fasen.
US6680874B1 (en) * 2002-08-29 2004-01-20 Micron Technology, Inc. Delay lock loop circuit useful in a synchronous system and associated methods
KR100484252B1 (ko) * 2002-11-27 2005-04-22 주식회사 하이닉스반도체 지연 고정 루프 회로
CN100593908C (zh) * 2003-12-11 2010-03-10 睦塞德技术公司 用于pll/dll的高输出阻抗电荷泵
KR100541685B1 (ko) * 2004-04-30 2006-01-10 주식회사 하이닉스반도체 지연 동기 루프 장치
US7221202B1 (en) * 2004-09-15 2007-05-22 Cypress Semiconductor Corporation Delay-locked loop with reduced susceptibility to false lock

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102148616A (zh) * 2011-03-31 2011-08-10 山东华芯半导体有限公司 防止延迟锁相环错误锁定的方法及其***
CN102148616B (zh) * 2011-03-31 2013-04-03 山东华芯半导体有限公司 防止延迟锁相环错误锁定的方法及其***
CN102790615A (zh) * 2011-05-19 2012-11-21 南亚科技股份有限公司 延迟锁相回路与延迟锁相方法
CN103312317A (zh) * 2013-06-14 2013-09-18 电子科技大学 快速锁定的延迟锁相环
CN103312317B (zh) * 2013-06-14 2016-01-20 电子科技大学 快速锁定的延迟锁相环
CN104253610A (zh) * 2014-09-30 2014-12-31 山东华芯半导体有限公司 一种延迟锁相环防止错锁的电路及方法
CN104253610B (zh) * 2014-09-30 2018-10-19 西安紫光国芯半导体有限公司 一种延迟锁相环防止错锁的电路及方法
CN109286397A (zh) * 2018-11-15 2019-01-29 北京兆芯电子科技有限公司 延迟锁定回路以及时钟产生方法
CN109286397B (zh) * 2018-11-15 2024-01-19 北京兆芯电子科技有限公司 延迟锁定回路以及时钟产生方法
CN115065359A (zh) * 2022-08-11 2022-09-16 睿力集成电路有限公司 一种延迟锁相环、时钟同步电路和存储器
CN115065359B (zh) * 2022-08-11 2022-11-04 睿力集成电路有限公司 一种延迟锁相环、时钟同步电路和存储器

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