JP2005093486A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

【課題】 一定形状の貫通孔を半導体基板に安定して形成できるようにした半導体装置の製造方法及び半導体装置を提供する。
【解決手段】 シリコン基板１の表面に層間絶縁膜を介して形成されたパッド電極５を当該シリコン基板１の裏面に引き出すために電極３７を形成する方法であって、このシリコン基板１の裏面から当該シリコン基板１と層間絶縁膜３とをエッチングしてパッド電極５を底面とする貫通孔Ｈを形成し、この貫通孔Ｈのシリコン基板１からなる側壁と、当該シリコン基板１の裏面とに絶縁膜２１を形成し、その後、この貫通孔Ｈを埋め込むように絶縁膜２１上に銅等の金属材料を形成すると共に、この金属材料を所定形状に加工してプラグ電極３７を形成する。
【選択図】 図１

Description

本発明は、半導体装置の製造方法及び半導体装置に関し、特に、半導体基板の表面にあるパッド電極をその裏面に引き出すような貫通電極を備えたＩＣチップの製造方法及びＩＣチップに関するものである。

従来から、電子機器の小型化をより一層進展させる方法の一つとして、トランジスタ等が形成されたベア状態のＩＣチップを三次元に積層実装する（ＩＣチップを積み重ねる）技術が知られている（例えば、特許文献１参照。）。この種の実装技術では、積層されるＩＣチップ間で導通をとる必要があり、シリコン基板の表（おもて）面に形成されたパッド電極上にシリコン基板を貫通してその裏面に至るようなプラグ電極を形成していた。

図９（Ａ）〜図１５（Ｂ）は、従来例に係るＩＣチップ２００の製造方法（その１〜７）を示す工程図である。図９（Ａ）において、２０１はシリコン（Ｓｉ）基板、２０３は層間絶縁膜（ＳｉＯ_２）、２０５はパッド電極、２０７はパッシベーション膜、２０９は第１のレジストマスクである。シリコン基板２０１には、図示しないトランジスタ等が既に形成されており、このトランジスタのソースまたはドレイン、或いはゲート電極とパッド電極２０５とが電気的に接続している。以下、この工程図に沿って、上記のプラグ電極を含むＩＣチップ２００の製造方法について説明する。

図９（Ａ）において、まず始めに、シリコン基板２０１の裏面を研磨して、このシリコン基板２０１の厚さを３００［μｍ］程度に薄く加工する。次に、アルミ等からなるパッド電極２０５の中心部上に開口部を有する第１のレジストマスク２０９を形成する。そして、このレジストマスク２０９をマスクにして、パッド電極２０５にドライエッチングを施す。これにより、図９（Ｂ）に示すように、パッド電極２０５の中心部に層間絶縁膜２０３を底面とする開口部２１１を形成する。この開口部２１１の形状は平面視で略円形であり、その直径は６０〜８０［μｍ］程度である。開口部２１１を形成した後で、図９（Ｃ）に示すように、第１のレジストマスクをアッシングして除去する。

次に、図１０（Ａ）に示すように、開口部２１１の底面となる層間絶縁膜２０３の一部を露出し、その他を覆うような第２のレジストマスク２１３をシリコン基板２０１の上方に形成する。そして、このレジストマスク２１３をマスクにして、層間絶縁膜２０３にドライエッチングを施す。これにより、図１０（Ｂ）に示すように、シリコン基板２０１を底面とする開口部２１５を形成する。この開口部２１５を形成した後で、レジストマスク２１３をアッシングして除去する。

次に、図１０（Ｃ）に示すように、シリコン基板２０１の上方全面にシリコン酸化膜２１７を形成する。このシリコン酸化膜２１７の厚さは、２［μｍ］程度である。次に、図１１（Ａ）に示すように、開口部２１５の底面、即ち、シリコン基板２０１上にあるシリコン酸化膜２１７の一部を露出し、その他を覆うような第３のレジストマスク２１９をシリコン酸化膜２１７上に形成する。

そして、このレジストマスク２１９をマスクにして、シリコン酸化膜２１７にドライエッチングを施す。これにより、図１１（Ｂ）に示すように、シリコン基板２０１上に開口部を有するハードマスク２１７´を形成する。このハードマスク２１７´の開口部の形状は平面視で略円形であり、その直径は２０〜５０［μｍ］程度である。このハードマスク２１７´を形成した後で、レジストマスク２１９をアッシングして除去する。

次に、図１１（Ｃ）に示すように、このハードマスク２１７´をマスクにして、シリコン基板２０１にドライエッチングを施して、このシリコン基板２０１に深さが７０〜１５０［μｍ］程度の開口部２２１を形成する。このドライエッチングには、ＳＦ_６、ＳＦ_６／Ｏ_２系等のエッチングガスを用いる。このようなエッチング条件によれば、シリコン酸化膜はほとんどエッチングされず、シリコンだけを異方的にエッチングする。この時、図１１（Ｃ）に示すように、開口部２２１の側壁の上方にハードマスク２１７´のひさし２２３が形成される。

ここで、このひさし２２３を除去しておかないと、後述する絶縁膜２２７（図１２（Ｃ）参照）を開口部２２１の側壁に正常に形成することができない。そこで、図１２（Ａ）に示すように、このハードマスク２１７´のひさし２２３と開口部２２１とを露出し、その他を覆うような第４のレジストマスク２２５をハードマスク２１７´上に形成する。この第４のレジストマスク２２５の開口径は５４〜７４［μｍ］程度である。そして、このレジストマスク２２５をマスクにして、ハードマスク２１７´のひさし２２３にドライエッチングを施す。このドライエッチングには、ＣＦ_４、ＣＨＦ_３、Ｃ_２Ｆ_６と、Ｏ_２、Ｈｅ等などからなる混合ガスを用いる。このようなドライエッチングによって、図１２（Ｂ）に示すように、ハードマスク２１７´のひさしを除去する。その後、レジストマスク２２５をアッシングして除去する。

次に、図１２（Ｃ）に示すように、シリコン基板２０１の上方全面にシリコン酸化膜からなる絶縁膜２２７を形成する。この絶縁膜２２７の厚さは、１［μｍ］程度である。ここで、ハードマスク２１７´のひさしは上述したドライエッチングによって既に除去されているので、絶縁膜２２７は開口部２２１の側壁に正常に形成される。
次に、図１３（Ａ）に示すように、パッド電極２０５の上方の一部を露出し、その他を覆うような第５のレジストマスク２２９を絶縁膜２２７上に形成する。そして、図１３（Ｂ）に示すように、このレジストマスク２２９をマスクに絶縁膜２２７と、ハードマスク２１７´とにドライエッチングを施して、パッド電極２０５上にプラグ電極との導通をとるための開口部２３１を形成する。開口部２３１の形成後、レジストマスク２２９をアッシングして除去する。

次に、図１３（Ｃ）に示すように、シリコン基板２０１の上方全面にスパッタリング法を用いて、下地メタル膜２３３を形成する。次に、図１４（Ａ）に示すように、パッド電極２０５の上方全面を露出し、その他を覆うような第６のレジストマスク２３５を下地メタル膜２３３上に形成する。そして、図１４（Ｂ）に示すように、電界メッキ及び無電界メッキにより、レジストマスク２３５下から露出した下地メタル膜２３３上に銅等の金属材料からなる電極２３７を形成する。電極２３７を形成した後で、図１４（Ｃ）に示すように、第６のレジストマスクをアッシングして除去する。

次に、図１５（Ａ）に示すように、電極２３７下から露出した下地メタル膜２３３をドライエッチングして除去する。そして、シリコン基板２０１の裏面側を研削して、このシリコン基板２０１の裏面側から電極２３７の端部を露出させる。さらに、ＣＦ_４とＯ_２の混合ガスを用いて、シリコン基板２０１の裏面側をドライエッチングする。このようにして、図１５（Ｂ）に示すように、シリコン基板２０１と、このシリコン基板２０１の裏面に露出した絶縁膜２２７とを削り、電極２３７の端部をシリコン基板２０１の裏面からある程度突出させて、ＩＣチップ２００を完成させる。
特開２０００−２７７６８９号公報

ところで、従来例に係るＩＣチップ２００の製造方法によれば、以下に示すような第１、第２の問題点があった。
・第１の問題点
ＩＣチップ２００の製造工程では、パッド電極２０５の中心部に開口部２１１（図９（Ｂ）参照）を形成する前に、このパッド電極２０５の表面にプローブ針を押し当てて、このＩＣチップ２００の電気的特性を検査することが普通である。

このため、開口部２１１の形成工程では、パッド電極２０５の表面にプローブ痕（針当てによるアルミ膜の盛り上がり）が残されている場合が多い。そして、このプローブ痕の影響で、図１６（Ａ）に示すように、開口部２１１を形成した後にはアルミのエッチング残り２０５ａが発生し易いという問題があった。開口部２１１内にエッチング残り２０５ａが発生してしまうと、層間絶縁膜２０３に開口部を形成する際に、このエッチング残り２０５ａがマスクとなってしまい、図１６（Ｂ）に示すように、開口部２１５内にＳｉＯ_２等のエッチング残り２０３ａが発生してしまうおそれがある。

また、開口部２１５内にエッチング残り２０３ａが発生してしまうと、シリコン基板２０１に開口部を形成する際に、図１６（Ｃ）に示すように、このエッチング残り２０３ａがマスクとなってしまい、開口部２２１を正常な形状に形成できないおそれがあった。例えば、図１６（Ｃ）に示すように、エッチング残り２０３ａがマスクとなって開口部２２１内に凹凸が形成されてしまうと、電極２３７（図４Ｂ参照）を正常な形状に形成することができないので、ＩＣチップ２００の歩留りが低くなってしまう。
・第２の問題点
また、従来例に係るＩＣチップ２００の製造方法では、図９（Ｂ）に示すように、トランジスタ等の素子に接続するパッド電極２０５にドライエッチングを施して、その中央部に開口部２１１を形成していた。

しかしながら、この開口部２１１の形成工程では、パッド電極２０５の表面にプローブ痕が残されている場合が多いので、パッド電極２０５を過剰にオーバーエッチングして、プローブ痕によるアルミのエッチング残りを完全に除去する必要があった。このため、パッド電極２０５は長時間にわたってプラズマ雰囲気に晒されてしまい、このパッド電極２０５につながる素子がプラズマダメージによって破壊されてしまうおそれがあった。例えば、パッド電極２０５に接続する素子がトランジスタの場合には、トランジスタのゲート絶縁膜に多量の電荷が流れ込んで、ゲート絶縁膜が破壊されてしまうおそれがあった。

そこで、この発明は、このような問題を解決したものであって、一定形状の貫通孔を半導体基板に安定して形成できるようにした半導体装置の製造方法及び半導体装置の提供を目的とする。

上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板の一方の面に層間絶縁膜を介して形成されたパッド電極を当該半導体基板の他方の面に引き出すための貫通電極を形成する方法であって、前記半導体基板の前記他方の面から当該半導体基板と前記層間絶縁膜とをエッチングして前記パッド電極を底面とする貫通孔を形成する工程と、前記貫通孔の前記半導体基板からなる側壁と、当該半導体基板の前記他方の面とに絶縁膜を形成する工程と、前記貫通孔を埋め込むように前記絶縁膜上に導電材料を形成し、当該導電材料を所定形状に加工して前記貫通電極を形成する工程と、を含むことを特徴とするものである。

ここで、パッド電極は例えばアルミ等からなるものである。半導体装置の製造工程では貫通電極を形成する前に、通常、パッド電極の表面にプローブ針を押し当てて、当該半導体装置の電気的特性を検査するが、アルミ等からなるパッド電極に対してプローブ針は一般に硬く先鋭である。このため、貫通電極を形成するときには、パッド電極の表面にプローブ痕と呼ばれるアルミ膜の盛り上がりが生じている場合が多い。

本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、前記貫通孔を形成する前に、前記パッド電極を含む前記半導体基板の前記一方の面全体に保護膜を形成する工程を含むことを特徴とするものである。
また、本発明に係る第３の半導体装置の製造方法は、上述した第１、第２の半導体装置の製造方法において、前記貫通孔を形成する工程は、前記パッド電極に対応する位置の前記半導体基板をエッチングして前記層間絶縁膜を底面とする開口部を形成し、前記開口部底面の前記層間絶縁膜を選択的にエッチングして前記貫通孔を形成する工程であることを特徴とするものである。

本発明に係る第１〜第３の半導体装置の製造方法によれば、パッド電極に貫通孔を形成していないので、パッド電極の表面に生じたプローブ痕の位置や、大きさ、形状に関係なく、一定形状の貫通孔を半導体基板に安定して形成することができる。従って、貫通電極を所定の形状に再現性良く形成することができる。また、パッド電極に貫通孔を形成していないので、従来方式と比べて、このパッド電極がプラズマ雰囲気に晒される機会を少なくすることができる。これにより、パッド電極につながる素子へのプラズマダメージを低減することができる。

本発明に係る第４の半導体装置の製造方法は、上述した第３の半導体装置の製造方法において、前記半導体基板はシリコン基板であり、前記貫通孔を形成する工程では、前記シリコン基板の他方の面にシリコン酸化膜からなるマスクパターンを形成し、当該マスクパターンをマスクに前記シリコン基板の他方の面をエッチングして前記開口部を形成することを特徴とするものである。

本発明に係る第４の半導体装置の製造方法によれば、シリコン基板に開口部を形成した後で、シリコン酸化膜からなるマスクパターンをレジストマスクなしにエッチングして除去することが可能である。従来方式と比べて、レジストマスクの形成工程の削減に貢献することが可能である。
本発明に係る第５の半導体装置の製造方法は、請求項１〜請求項４の何れか一項に記載の半導体装置のうち、一の前記半導体装置の前記一方の面にある前記パッド電極と、他の前記半導体装置の前記他方の面にある前記貫通電極とを接続するように、少なくとも２個以上の前記半導体装置を積み重ねて集積回路を形成することを特徴とするものである。

本発明に係る第５の半導体装置の製造方法によれば、上記の第１〜第４の半導体装置の製造方法が応用されるので、パッド電極の表面に生じたプローブ痕の位置や、大きさ、形状に関係なく、一定形状の貫通孔を半導体基板に安定して形成することができる。従って、貫通電極を所定の形状に再現性良く形成することができ、集積回路における配線接続の信頼性向上に貢献することができる。

本発明に係る半導体装置は、半導体基板と、前記半導体基板の一方の面に設けられた層間絶縁膜と、前記層間絶縁膜上に設けられたパッド電極と、前記パッド電極を底面とするように前記半導体基板と前記層間絶縁膜とに設けられた貫通孔と、前記貫通孔の前記半導体基板からなる側壁と、当該半導体基板の他方の面とに設けられた絶縁膜と、前記貫通孔に埋め込まれ、当該貫通孔から前記半導体基板の前記他方の面の前記絶縁膜上にかけて設けられた貫通電極とを備えたことを特徴とするものである。

本発明に係る半導体装置によれば、従来方式と比べて、パッド電極には貫通孔が設けられていないので、貫通電極の形状均一化に貢献することができる。

以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法及び半導体装置について説明する。
図１は、本発明の実施形態に係るＩＣチップ１００の構成例を示す要部断面図である。図１において、１はシリコン基板、３は層間絶縁膜、５はパッド電極、７はパッシベーション膜、９は開口部、２１は絶縁膜、２３は下地メタル膜、３７は電極、Ｈは貫通孔である。

これらの中で、図１に示す層間絶縁膜３は、例えばシリコン酸化膜、またはシリコン窒化膜（Ｓｉ_３Ｎ_４）等からなるものである。この層間絶縁膜３は、シリコン基板１に設けられたトランジスタ（図示せず）等を覆うように、このシリコン基板１の表（おもて）面に形成されている。
また、パッド電極５は例えばアルミ等からなるものである。このパッド電極５は層間絶縁膜３上に形成されており、シリコン基板１に形成された図示しない素子と電気的に接続している。この素子とは、例えばトランジスタのことであり、パッド電極５はトランジスタのソース、ドレイン、またはゲート電極等と電気的に接続している。

ところで、ＩＣチップ１００の製造工程では、電極３７を形成する前に、このトランジスタや、このトランジスタを含む回路等の電気的特性や、動作を検査して、不良品の選別を行うことが普通である。この検査工程では、このパッド電極２０５の表（おもて）面にプローブ針を押し当てて電気信号の送受を行うが、アルミ等からなるパッド電極５に対して、プローブ針は硬く先鋭である。このため、このパッド電極５の表面には、プローブ痕と呼ばれるアルミの盛り上がりが発生している。以下で、この検査のことをプローブ検査という。

また、図１に示すパッシベーション膜７は、例えばシリコン酸化膜、またはシリコン窒化膜、或いはシリコン酸窒化膜（ＳｉＯＮ）などからなるものである。このパッシベーション膜７は、ＩＣチップ１００を機械的応力や不純物の侵入から保護するための保護膜である。図１に示すように、このパッシベーション膜７には開口部９が形成されており、この開口部９からパッド電極５の表面が露出している。

さらに、貫通孔Ｈはパッド電極５を底面とするように当該シリコン基板１と層間絶縁膜３とに形成されている。また、絶縁膜２１は、この貫通孔Ｈのシリコン基板１からなる側壁と、このシリコン基板１の裏面とに形成されている。電極３７は貫通孔Ｈに埋め込まれ、この貫通孔Ｈからシリコン基板１裏面の絶縁膜２１上にかけて形成されている。このような構造によって、電極３７は、下地メタル膜２３を介してパッド電極５と電気的に接続している。

図３（Ａ）〜図８はＩＣチップ１００の製造方法を示す工程図（その１〜６）である。この工程図は、ＩＣチップ１００の製造工程のうち、シリコン基板１の裏面側にプラグ電極３７を形成して、ＩＣチップ１００を完成させるまでを示している。図３（Ａ）において、パッシベーション膜７に開口部を形成する工程までは、周知の前工程（ｗａｆｅｒ ｐｒｏｃｅｓｓ）によるので、その説明は省略する。なお、説明の便宜上から、図３（Ｂ）〜図８は、図３（Ａ）に対して上下逆さまとなっている。

図３（Ａ）において、パッシベーション膜７に開口部を形成しパッド電極５上を露出させて、プローブ検査を行った後で、シリコン基板１の裏面を研磨して、このシリコン基板１を少なくとも３００［μｍ］程度の厚さまで薄く加工しておく。次に、このパッド電極５及びパッシベーション膜７を覆うようにシリコン基板１の表面上に表面保護膜１１を形成する。この表面保護膜１１は、例えばシリコン酸化膜である。また、シリコン酸化膜に限らず、傷がつきにくく、パーティクルが発生しにくく、しかも後工程で剥離しやすい性質を有する絶縁性の膜を表面保護膜１１として用いても良い。

次に、図３（Ｂ）に示すように、この研磨されたシリコン基板１の裏面全体にシリコン酸化膜１３を形成する。このシリコン酸化膜１３は、例えばＣＶＤ法を用いて２［μｍ］程度の厚さに形成する。次に、図３（Ｃ）に示すように、シリコン基板１裏面のパッド電極５に対応する位置に開口部を有する第１のレジストマスク１５を、このシリコン基板１の裏面に形成する。このレジストマスク１５の形成は、例えばフォトリソグラフィリソ技術を用いて行う。

次に、図４（Ａ）に示すように、このレジストマスク１５をマスクにシリコン酸化膜をエッチングして、シリコン基板１裏面のパッド電極５に対応する位置に開口部１７を有するハードマスク１３´を形成する。この開口部１７からは、シリコン基板１が露出している。このシリコン酸化膜のエッチングは、例えばＣＦ_４と、ＣＨＦ_３と、Ｃ_２Ｆ_６と、Ｏ_２と、Ｈｅ等とからなる混合ガスを用いたドライエッチングにより行う。ハードマスク１３´を形成した後で、図４（Ｂ）に示すように、第１のレジストマスクをアッシングして除去する。

次に、図４（Ｃ）に示すように、このハードマスク１３´をマスクにシリコン基板１をエッチングして、層間絶縁膜３を底面とする開口部１９を形成する。このシリコン基板１のエッチングは、例えばＳＦ_６、ＳＦ_６／Ｏ_２系等のエッチングガスを用いたドライエッチングにより行う。開口部１９を形成した後で、図５（Ａ）に示すように、ハードマスクをエッチングして除去する。

このハードマスクの除去は、例えばＣＦ_４と、ＣＨＦ_３と、Ｃ_２Ｆ_６と、Ｏ_２と、Ｈｅ等とからなる混合ガスを用いたドライエッチングにより行う。図５（Ａ）に示すように、このハードマスクの除去によって、開口部１９から露出した層間絶縁膜３は多少エッチングされて膜減りするが、開口部１９以外の領域の層間絶縁膜３はシリコン基板１でマスクされているので、エッチングされずにそのまま残される。

次に、図５（Ｂ）に示すように、この開口部１９が形成されたシリコン基板１の裏面全体に絶縁膜２１を形成する。この絶縁膜２１は、例えばシリコン酸化膜であり、ＣＶＤ法を用いて１［μｍ］程度の厚さに形成する。次に、図５（Ｃ）に示すように、開口部１９の底面を露出し、開口部１９の側壁と開口部１９以外とを覆う第２のレジストマスク２５をシリコン基板１の裏面に形成する。この第２のレジストマスク２５の形成は、例えばフォトリソグラフィ技術を用いて行う。

そして、図６（Ａ）に示すように、このレジストマスク２５をマスクに層間絶縁膜３をエッチングして、パッド電極５を底面とする開口部２７を形成する。この開口部２７と開口部１９とにより、上述した貫通孔Ｈ（図１参照）は構成される。この層間絶縁膜３のエッチングは、例えばＣＦ_４と、ＣＨＦ_３と、Ｃ_２Ｆ_６と、Ｏ_２と、Ｈｅ等とからなる混合ガスを用いたドライエッチングにより行う。層間絶縁膜３に開口部２７を形成した後で、図５（Ｂ）に示すように、第２のレジストマスクをアッシングして除去する。

次に、図６（Ｃ）に示すように、貫通孔Ｈが形成されたシリコン基板１の裏面全体に下地メタル膜２３を形成する。この下地メタル膜２３は、例えばＡｕ、Ｔｉ、Ｎｉ等であり、スパッタ法を用いて形成する。
次に、図７（Ａ）に示すように、貫通孔Ｈを含むプラグ電極の形成領域を露出し、他を覆う第３のレジストマスク２９を下地メタル膜２３上に形成する。このレジストマスク２９の形成は、例えばフォトリソグラフィ技術を用いて行う。そして、図７（Ｂ）に示すように、このレジストマスク２９下から露出した貫通孔Ｈを埋め込むように下地メタル膜２３上に銅等の金属材料を電界メッキ及び無電界メッキで形成し、電極３７を形成する。電極３７を形成した後、図７（Ｃ）に示すように、第３のレジストマスクをアッシングして除去する。

次に、図８に示すように、電極３７下から露出した下地メタル膜２３をエッチングして除去する。この下地メタル膜２３のエッチングは、例えばＢＣｌ３、Ｃｌ２等とからなる混合ガスを用いたドライエッチングにより行う。その後、シリコン基板１の表面側にある表面保護膜１１をエッチングして除去する。この表面保護膜１１のエッチングは、例えば、ＣＦ_４と、ＣＨＦ_３と、Ｃ_２Ｆ_６と、Ｏ_２と、Ｈｅ等とからなる混合ガスを用いたドライエッチングにより行う。また、表面保護膜１１のエッチングは、ドライエッチングに限らず、例えば、フッ化アンモン系によるウエットエッチングでも良い。このようにして、図１に示したＩＣチップ１００を完成させる。

また、このＩＣチップ１００を三次元に積層実装する工程では、図２に示すように、一のＩＣチップ１００の裏面側に露出した電極３７と、他のＩＣチップ１００の表面側に露出したパッド電極５とを接続するように、これらのＩＣチップ１００を積み重ねることで、集積回路装置２００を完成させる。
このように、本発明に係るＩＣチップ１００の製造方法によれば、パッド電極５に貫通孔を形成する必要がないので、パッド電極５の表面に生じたプローブ痕の位置や、大きさ、形状に関係なく、一定形状の貫通孔Ｈをシリコン基板１に安定して形成することができる。これにより、電極３７を所定の形状に再現性良く形成することができ、ＩＣチップ１００の歩留りと信頼性の向上に貢献することができる。

また、パッド電極５に貫通孔を形成する必要がないので、従来例と比べて、パッド電極をプラズマ雰囲気に晒す機会を著しく少なくすることができる。従って、シリコン基板１に形成された図示しないトランジスタ等へのプラズマダメージを軽減することができ、ゲート絶縁膜等の破壊を防ぐことができる。
さらに、このＩＣチップ１００の製造方法によれば、従来例と比べて、レジストマスクの形成工程数を削減することができる。具体的には、従来例に係るＩＣチップ２００の製造方法ではレジストマスクの形成工程が６工程必要であるのに対して、本発明に係るＩＣチップ１００の製造方法ではレジストマスクの形成工程が３工程である。従って、ＩＣチップの製造にかかる手間や、時間を大幅に減らすことができ、ＩＣチップの製造コスト低減に貢献することができる。

また、従来例に係るＩＣチップ２００の製造方法では、図１７で示すように、例えば第３のレジストマスク２１９をマスクにシリコン酸化膜２１７をエッチングする工程では、レジストマスク２１９表面の段差（矢印部分）は２．０〜４．０［μｍ］程度と大きく、貫通孔の最小加工寸法は２０〜３０［μｍ］程度と小さい。このため、レジストマスク２１９の開口領域にはレジスト残り２１９ａが生じてしまう可能性があった。

これに対して、本発明にかかるＩＣチップ１００の製造方法では、平坦なシリコン基板１の裏面にレジストマスクを形成するので、従来例と比べて、レジストマスク表面の段差を小さくすることができる。また、プラグ電極には貫通孔を形成しないので、貫通孔の最小加工寸法を例えば６０［μｍ］程度とすることができる。従って、上記のようなレジスト残りの発生を防ぐことができ、工程歩留りを安定化させることができる。

この実施形態では、シリコン基板１が本発明の半導体基板に対応し、このシリコン基板１の表面が本発明の半導体基板の一方の面に対応している。また、シリコン基板１の裏面が本発明の半導体基板の他方の面に対応し、電極３７が本発明の貫通電極に対応している。さらに、この電極３７を構成する銅等の金属材料が本発明の導電材料に対応している。また、開口部１９が本発明の層間絶縁膜を底面とする開口部に対応し、ハードマスク１３が本発明のシリコン酸化膜からなるマスクパターンに対応している。

実施形態に係るＩＣチップ１００の構成例を示す断面図。 実施形態に係る集積回路装置１５０の構成例を示す断面図。 ＩＣチップ１００の製造方法（その１）を示す工程図。 ＩＣチップ１００の製造方法（その２）を示す工程図。 ＩＣチップ１００の製造方法（その３）を示す工程図。 ＩＣチップ１００の製造方法（その４）を示す工程図。 ＩＣチップ１００の製造方法（その５）を示す工程図。 ＩＣチップ１００の製造方法（その６）を示す工程図。 従来例に係るＩＣチップ９０の製造方法（その１）を示す工程図。 ＩＣチップ９０の製造方法（その２）を示す工程図。 ＩＣチップ９０の製造方法（その３）を示す工程図。 ＩＣチップ９０の製造方法（その４）を示す工程図。 ＩＣチップ９０の製造方法（その５）を示す工程図。 ＩＣチップ９０の製造方法（その６）を示す工程図。 ＩＣチップ９０の製造方法（その７）を示す工程図。 従来例の問題点（その１）を示す図。 従来例の問題点（その２）を示す図。

符号の説明

１ シリコン基板、３ 層間絶縁膜、５ パッド電極、７ パッシベーション膜、９、１７、１９、２７ 開口部、１１ 表面保護膜、１３ シリコン酸化膜、１３´ ハードマスク、１５、２５、２９ レジストマスク、２１ 絶縁膜、２３ 下地メタル膜、３７ 電極、Ｈ 貫通孔、１００ ＩＣチップ、１５０ 集積回路装置

Claims (6)

1. 半導体基板の一方の面に層間絶縁膜を介して形成されたパッド電極を当該半導体基板の他方の面に引き出すための貫通電極を形成する方法であって、
   前記半導体基板の前記他方の面から当該半導体基板と前記層間絶縁膜とをエッチングして前記パッド電極を底面とする貫通孔を形成する工程と、
   前記貫通孔の前記半導体基板からなる側壁と、当該半導体基板の前記他方の面とに絶縁膜を形成する工程と、
   前記貫通孔を埋め込むように前記絶縁膜上に導電材料を形成し、当該導電材料を所定形状に加工して前記貫通電極を形成する工程と、を含むことを特徴とする半導体装置の製造方法。
2. 前記貫通孔を形成する前に、前記パッド電極を含む前記半導体基板の前記一方の面全体に保護膜を形成する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記貫通孔を形成する工程は、
   前記パッド電極に対応する位置の前記半導体基板をエッチングして前記層間絶縁膜を底面とする開口部を形成し、前記開口部底面の前記層間絶縁膜を選択的にエッチングして前記貫通孔を形成する工程であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記半導体基板はシリコン基板であり、
   前記貫通孔を形成する工程では、
   前記シリコン基板の他方の面にシリコン酸化膜からなるマスクパターンを形成し、当該マスクパターンをマスクに前記シリコン基板の他方の面をエッチングして前記開口部を形成することを特徴とする請求項３に記載の半導体装置の製造方法。
5. 請求項１〜請求項４の何れか一項に記載の半導体装置のうち、一の前記半導体装置の前記一方の面にある前記パッド電極と、他の前記半導体装置の前記他方の面にある前記貫通電極とを接続するように、少なくとも２個以上の前記半導体装置を積み重ねて集積回路を形成することを特徴とする半導体装置の製造方法。
6. 半導体基板と、
   前記半導体基板の一方の面に設けられた層間絶縁膜と、
   前記層間絶縁膜上に設けられたパッド電極と、
   前記パッド電極を底面とするように前記半導体基板と前記層間絶縁膜とに設けられた貫通孔と、
   前記貫通孔の前記半導体基板からなる側壁と、当該半導体基板の他方の面とに設けられた絶縁膜と、
   前記貫通孔に埋め込まれ、当該貫通孔から前記半導体基板の前記他方の面の前記絶縁膜上にかけて設けられた貫通電極とを備えたことを特徴とする半導体装置。

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