CN101305469A - 掺杂有锑以避免或限制掺杂物扩散的垂直二极管 - Google Patents

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CN101305469A CNA2006800422204A CN200680042220A CN101305469A CN 101305469 A CN101305469 A CN 101305469A CN A2006800422204 A CNA2006800422204 A CN A2006800422204A CN 200680042220 A CN200680042220 A CN 200680042220A CN 101305469 A CN101305469 A CN 101305469A
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Abstract

本发明描述在具有垂直掺杂物分布的半导体结构中使用锑作为n型增强导电性掺杂物。掺杂物易于扩散，且难以维持陡的掺杂梯度。具体地说，当硅层中掺杂有磷或砷(两者都是n型掺杂物)时，由于未经掺杂的硅沉积在n型掺杂层之上，所以掺杂物原子趋向于向表面移动，从而在沉积期间上升穿过未经掺杂的硅。锑不具有此趋向，且还比磷或砷扩散得更慢，且这将有利地用于掺杂此类结构。

Description

掺杂有锑以避免或限制掺杂物扩散的垂直二极管
技术领域
本发明涉及将锑用作半导体材料中的增强导电性掺杂物。
背景技术
常常对例如硅的半导体材料进行掺杂以增强导电性。此类掺杂物可以是p型的或n型的。装置可具有邻近未经掺杂的硅区域或邻近p型硅区域的n型硅区域。维持这些掺杂区别对装置性能至关重要。
然而，掺杂物易于扩散，尤其是在将未经掺杂的硅直接沉积在掺杂有常规n型掺杂物(例如磷或砷)的硅上时。
因此，需要限制半导体材料中，尤其是具有垂直变化的掺杂物分布的沉积结构中的掺杂物扩散。
发明内容
本发明由所附权利要求书来界定，且此部分中的任何描述都不应被视为是对所述权利要求书的限制。一般来说，本发明针对用锑来掺杂垂直半导体结构。
本发明的方面提供垂直定向的二极管，其包括：掺杂有锑的第一多晶半导体材料层；以及掺杂有p型掺杂物的第二多晶半导体材料层，所述第一层垂直形成在所述第二层上方或下方，其中所述二极管是包括第一和第二多晶半导体材料层的半导体结型二极管。
优选实施例提供一种形成非易失性存储器单元的方法，所述方法包括：在衬底上方形成底部导体；在所述底部导体上方形成垂直定向的半导体结型二极管；在所述垂直定向的半导体结型二极管上方形成顶部导体，其中所述二极管的一部分掺杂有锑，且其中所述存储器单元包括底部导体的一部分、二极管和顶部导体的一部分。
另一优选实施例提供一种单片式(monolithic)三维存储器阵列，其包括：a)单片形成于衬底上方的第一存储器层级，所述第一存储器层级包括：i)第一多个大体上平行且大体上共面的导体；ii)第一多个垂直定向的半导体结型二极管；以及iii)第二多个大体上平行且大体上共面的导体，所述第二导***于所述第一导体上方，其中所述第一二极管中的每一者安置在所述第一导体中的一者与所述第二导体中的一者之间，且其中所述第一二极管中的每一者包括掺杂有锑的重掺杂n型区域，以及b)单片形成于所述第一存储器层级上的第二存储器层级。
有关实施例提供一种用于形成单片式三维存储器阵列的方法，所述方法包括：a)通过包括以下步骤的方法来在衬底上方单片形成第一存储器层级：i)形成第一多个大体上平行且大体上共面的导体；ii)形成第一多个垂直定向的半导体二极管，每个第一二极管包括掺杂有锑的重掺杂n型区域，所述第一二极管位于第一导体上方；iii)形成第二多个大体上平行且大体上共面的导体，所述第二导***于所述第一二极管上方；以及b)在第一存储器层级上方单片形成第二存储器层级。
本文中所描述的本发明的每个方面和实施例可单独使用或相互组合而使用。
现将参看附图来描述优选方面和实施例。
附图说明
图1是可从使用本发明的实施例中获益的垂直定向的p-i-n二极管的透视图。
图2是包含图1的垂直定向的二极管的非易失性存储器单元的透视图。
图3是类似图2的那些存储器单元的非易失性存储器单元的第一存储器层级的透视图。
图4是展示原位掺杂的硅堆叠中磷的掺杂物浓度的曲线图。
图5a到图5c是展示根据本发明实施例的形成存储器层级过程中的阶段的横截面图。
图6是可根据本发明实施例而有利地形成的p-n二极管的横截面图。
图7a和图7b分别是可根据本发明实施例而有利地形成的p-i-n和p-n二极管的横截面图。
具体实施方式
图1说明由沉积的半导体材料(例如硅)形成的垂直定向的二极管2。二极管2包含底部重掺杂区域4、未经掺杂(或本质)区域6和顶部重掺杂区域8。底部重掺杂区域4和顶部重掺杂区域8以相反的导电类型掺杂：举例来说，底部重掺杂区域4可以是n型，而顶部重掺杂区域8是p型。这种二极管用于单片式三维存储器阵列中的非易失性存储器单元中，其在以下专利中得以描述：赫尔勒(Herner)等人的题为“High-DensityThree-Dimensional Memory Cell”的第6,952,030号美国专利，(下文中称之为′030专利)；2004年9月29日申请的赫尔勒(Herner)的题为“Nonvolatile Memory Cell Without aDielectric Antifuse Having High-and Low-Impedance States”的第10/955,549号美国专利申请案，(下文中称之为′549申请案)；以及2004年12月17日申请的赫尔勒等人的题为“Nonvolatile Memory Cell Comprising a Reduced Height Vertical Diode”的第11/015,824号美国专利申请案，(下文中称之为′824申请案)；所有所述专利或专利申请案都为本申请案的受让人所有，且其全文以引用的方式并入本文中。
转到图2，在′030专利中，二极管2用于非易失性存储器单元中。二极管2安置在底部导体12与顶部导体16之间，且通过电介质裂断反熔丝(dielectric rupture antifuse)14而与顶部导体16分离。在′549申请案中，省略了电介质裂断反熔丝14。在这些存储器单元的任一者中，当单元最初形成时，在以低读取电压使二极管2正偏压时，非常低的电流在导体12与16之间流动。通过施加永久改变所述单元的大编程电流来对所述单元进行编程，使得在编程之后，当以读取电压使二极管2正向偏压时，较大的能可靠地检测到的电流在导体12与16之间流动。未经编程的单元与经编程的单元中的电流的差异对应于存储器单元的数据状态，例如“0”或“1”。
图3展示由类似于图2中的那些存储器单元的存储器单元形成的存储器层级，其包含底部导体200、柱状物300(每个柱状物300包含一个二极管)和顶部导体400。类似于图3的那些存储器层级的多个存储器层级可堆叠在彼此上方而形成，所有层级都位于衬底(例如单晶硅晶片)上方，从而形成非常密集的存储器阵列。
图1的二极管2可以多种方式形成。可使用不同方法来掺杂重掺杂区域4和8，所述方法包含原位掺杂或离子注入。通常通过在导致硅沉积在表面上的条件下，使含有硅的前驱体气体(例如SiH4)在所述表面上流动来沉积硅。在沉积此硅时，可通过同时使将提供掺杂物原子的施体气体流动来对所述硅进行原位掺杂。举例来说，如果使n型掺杂物PH3随SiH4流动，那么磷原子将与硅一起被沉积，从而对硅进行掺杂。一旦已经沉积了所需厚度的经掺杂硅，从而形成重掺杂区域4，PH3的流动就停止，而SiH4流动继续，从而形成本质区域6。
为了通过离子注入来掺杂底部重掺杂区域4，首先将硅区域4沉积成未经掺杂的。接下来，使所需掺杂物的离子朝硅区域4加速并穿透硅区域4。一旦已经达到足够的掺杂浓度，(例如通过HF浸渍)清除重掺杂区域4表面的污染物或原生氧化物，并将其送回到腔室，且本质区域6沉积在重掺杂区域4上。
然而，在实践中，可能难以维持重掺杂区域4与本质区域6之间的边界。在类似于图1中的那些结构的结构中，出现了特定的挑战，其中硅沉积在重掺杂有n型掺杂物的区域上方继续进行。最常使用的n型掺杂物是磷和砷。当位于硅膜中时，磷和砷两者都趋向于向所述膜的表面移动。因此，当在没有用以提供掺杂物原子的施体气体流动的情况下沉积硅时，如在沉积本质区域6期间，来自重掺杂区域4的掺杂物原子趋向于向上朝硅表面迁移。不论重掺杂区域4是通过离子注入来掺杂还是原位掺杂，情况都是如此。掺杂物原子的浓度不会在无附加掺杂物的硅的沉积开始时突然停止；更明确地说，所述浓度逐渐下降，且在掺杂浓度下降到足够低以使硅实际上被视为未经掺杂之前，必须在无附加掺杂物的情况下沉积相当大厚度的硅。
举例来说，图4展示硅层中的磷的浓度。从堆叠顶部开始的深度越过X轴从左向右增加；因在图右侧的硅首先被沉积。硅层被沉积为原位掺杂有磷，直到2000埃点为止(注意，此点的深度为2000埃，是在沉积完成后从堆叠的最终顶部开始量测的)。在所述点处，停止PH3的流动，且从2000埃到表面不再进一步提供磷。尽管如此，如曲线A上所示，在随后的沉积期间，以原位掺杂的厚度存在的磷原子向上迁移，使得在已经沉积另外500埃后(在1500埃的深度处)，磷的浓度约为1018原子/立方厘米，仍然相对较高。
在沉积完成后，硅通常将是非晶硅，且将通过退火步骤而结晶，使得在完成的装置中，二极管2的硅是多晶硅。在此退火期间，升高的温度还将导致掺杂物在各个方向上通过硅扩散。
这种有害的掺杂物扩散可能损害装置性能。在图1的垂直定向的p-i-n二极管中，本质区域6用来防止或减少二极管反向偏压时的泄漏电流。因为本质区域6的厚度由于掺杂物从重掺杂区域4扩散到本质区域6的缘故而减小，所以反向偏压期间二极管的泄漏电流将增加。
可通过增加二极管2的整体高度来恢复本质区域6的厚度，但这具有缺点。如在所并入的专利和申请案中所描述，在优选实施例中，通过以下步骤来形成类似于二极管2的多个二极管：1)沉积硅堆叠，如所描述那样重掺杂的底部区域；2)对所述硅堆叠进行图案化和蚀刻以形成柱状物；3)在柱状物之间沉积电介质填充物；4)(例如)通过化学机械平坦化(CMP)来进行平坦化，以使柱状物的顶部暴露；以及5)通过离子注入来对柱状物的顶部进行掺杂以形成顶部重掺杂区域，从而完成二极管。当柱状物变得更高时，其纵横比和其之间的间隙的纵横比增大。高纵横比的特征难以蚀刻，且高纵横比间隙难以填充。此外，如′824申请案中所述，二极管高度的减小降低了对存储器单元进行编程所需的编程电压。因此，防止或限制掺杂物扩散是有利的。
如所指出，最常使用的n型掺杂物是磷和砷。另一已知的n型掺杂物是锑。然而，因为锑不像磷或砷那样容易活化(当掺杂物原子向材料贡献出电荷载流子时，掺杂物原子被活化。)所以不常使用锑。
已经发现锑在硅沉积期间不展现磷或砷的向表面移动的行为。参看图4，曲线B展示硅堆叠中锑的浓度。沉积第一厚度的硅，接着通过离子注入来用锑掺杂所述硅。在经掺杂区段上沉积另外2000埃的未经掺杂的硅。如图4中所示，锑尚未迁移到未经掺杂的硅中。锑不会像磷或砷那样容易随着温度增加而扩散。因此，在本发明中，已经发现可将锑有利地用于掺杂其中必须维持垂直掺杂物分布的经沉积结构，例如图1的p-i-n二极管。
将提供描述单片式三维存储器阵列的形成的详细实例，根据本发明在所述阵列中形成类似于图1的那些二极管的二极管。在′030专利、′549申请案和′824申请案中，可发现关于类似的存储器阵列的形成的额外信息。为了避免使本发明变得模糊，将不包含此专利和这些申请案的所有细节，但将了解，不希望排除这些或任何其它所并入的专利或申请案的教示。
为了清楚起见，在此阐释内容中将提供许多具体步骤和细节；所属领域的技术人员将了解此实例仅用于说明，希望是非限制性的，且在结果属于本发明的范围的情况下，可对所提供的许多步骤和细节进行更改、增加或省略。
实例
将详细描述单个存储器层级的制造。可堆叠额外的存储器层级，每个层级单片地形成于位于其下方的一个层级上方。
转到图5a，存储器的形成开始于衬底100。此衬底100可以是此项技术中已知的任何半导体衬底，单晶硅、类似硅锗或硅锗碳的IV-IV族化合物、III-V族化合物、II-VII族化合物、此类衬底上的外延层，或任何其它半导体材料。所述衬底可包含制造于其中的集成电路。
绝缘层102形成于衬底100上。绝缘层102可以是氧化硅、氮化硅、高介电膜、Si-C-O-H膜，或任何其它合适的绝缘材料。
第一导体200形成于衬底和绝缘体上。粘附层104可包含在绝缘层102与导电层106之间，以有助于导电层106粘附。如果上伏的导电层为钨，那么优选将氮化钛作为粘附层104。
要沉积的下一个层是导电层106。导电层106可包括此项技术中已知的任何导电材料，例如钨、氮化钨、氮化钽等。导电层106必须由与将形成于其上的硅或硅合金二极管的沉积和结晶热相容的材料形成。底部导体200形成于衬底100上方而不是衬底100中，且在优选实施例中不包括硅或任何其它半导体材料。
一旦将形成导电轨200的所有层都已被沉积，就将使用任何合适的掩蔽和蚀刻工艺来对所述层进行图案化和蚀刻，以形成大体上平行且大体上共面的导体200，如图5a中以横截面展示。在一个实施例中，沉积光致抗蚀剂、通过光刻对其进行图案化，且蚀刻所述层，且接着使用标准工艺技术来去除所述光致抗蚀剂。导体200可改为通过金属镶嵌(Damascene)方法来形成。
接下来，在导电轨200上和导电轨200之间沉积电介质材料108。电介质材料108可以是任何已知的电绝缘材料，例如氧化硅、氮化硅或氮氧化硅。在优选实施例中，将二氧化硅用作电介质材料108。
最后，去除导电轨200之上的过多电介质材料108，从而暴露由电介质材料108分隔的导电轨200的顶部，且留下大体上平坦的表面109。图5a中展示所得结构。可通过此项技术中已知的任何工艺(例如CMP或回蚀)来执行此去除过量填充电介质以形成平坦表面109的步骤。在2004年6月30日申请的拉古拉姆(Raghuram)等人的题为“NonselectiveUnpatterned Etchback to Expose Buried Patterned Features”的第10/883417号美国申请案中描述可有利地被使用的回蚀技术，且所述美国申请案以引用的方式并入本文中。在此阶段，已在衬底100上方第一高度处形成了多个大体上平行的第一导体。
接下来，转到图5b，将在完成的导电轨200上方形成垂直柱状物。(为了节省空间，衬底100未在图5b中展示；其存在将是假定的)。优选地，在使导电轨平坦化之后，沉积势垒层110作为第一层。在势垒层中可使用任何合适的材料，包含氮化钨、氮化钽、氮化钛或这些材料的组合。在优选实施例中，将氮化钛用作势垒层。在势垒层为氮化钛的情况下，可以与早先描述的粘附层104相同的方式沉积所述势垒层。
接下来，沉积将被图案化成柱状物的半导体材料。所述半导体材料优选为硅或富硅合金。此描述内容将半导体材料称作硅，但将了解，可代替地使用某一其它半导体材料。
首先，将形成底部重掺杂区域112。优选地，沉积约100埃与约500埃之间的硅，最优选为约200埃或约300埃。在此沉积之后，将晶片从腔室去除，且通过离子注入用锑来对层112进行掺杂。当用作增强导电性掺杂物时，锑通常不像其它n型掺杂物(例如磷和砷)那样容易活化。于是，可能需要将层112掺杂到比使用磷或砷时稍高的掺杂浓度。举例来说，掺杂浓度可在约1×1020与约5×1021原子/立方厘米之间，优选地在约1×1021与约2×1021原子/立方厘米之间。举例来说，注入能量可约为25KeV，而剂量可在约5×1015与1×1016离子/平方厘米之间。接下来，应清洗晶片以(例如)通过HF浸渍来去除已形成于重掺杂硅层112上的任何氧化物。
用锑对硅进行原位掺杂并不是常规的，且不易获得进行此掺杂的设备。然而，如果需要，重掺杂层112可在沉积期间与锑原位掺杂，而不是通过离子注入来掺杂。在此详细实例中，底部重掺杂区域112为n型，而仍待形成的顶部重掺杂区域将为p型。在替代实施例中，二极管的极性可相反。
接下来沉积未经掺杂的硅，以形成本质层114。本质层114可由此项技术中已知的任何方法形成。重掺杂层112和本质层114的组合厚度优选地在约1400埃与约4300埃之间，更优选在约2000埃与约3800埃之间。
参看图5b，将对半导体层114和112(以及下伏的势垒层110)进行图案化并蚀刻，以形成柱状物300。柱状物300应具有与下方的导体200大约相同的间距和大约相同的宽度，使得每个柱状物300形成于导体200之上。可容许一些未对准。
可使用任何合适的掩蔽和蚀刻工艺来形成柱状物300。举例来说，可沉积光致抗蚀剂，使用标准光刻技术对其进行图案化，并进行蚀刻，然后去除光致抗蚀剂。或者，可在半导体层堆叠之上形成某一其它材料(例如二氧化硅)的硬掩膜，其上面具有底部抗反射涂层(BARC)，接着对其进行图案化和蚀刻。类似地，可将电介质抗反射涂层(DARC)用作硬掩膜。
在2003年12月5日申请的Chen的题为“Photomask Features with Interior NonprintingWindow Using Alternating Phase Shifting”的第10/728436号美国申请案，或在2004年4月1日申请的Chen的题为“Photomask Features with Chromeless Nonprinting Phase ShiftingWindow”的第10/815312号美国申请案(两个申请案都为本发明的受让人所有并以引用的方式并入本文中)中描述的光刻技术可有利地用于执行形成根据本发明的存储器阵列中所使用的任何光刻步骤。
将电介质材料108沉积在半导体柱状物300上方和其之间，从而填充所述柱状物之间的间隙。电介质材料108可以是任何已知的电绝缘材料，例如氧化硅、氮化硅或氮氧化硅。在优选实施例中，将二氧化硅用作绝缘材料。
接下来，去除柱状物300顶上的电介质材料，从而暴露由电介质材料108分隔的柱状物300的顶部，且留下大体上平坦的表面。可通过此项技术中已知的任何工艺(例如CMP或回蚀)来执行此去除过量填充电介质的步骤。在CMP或回蚀之后，执行离子注入，从而形成重掺杂p型顶部区域116。p型掺杂物优选为硼或BF2。在替代实施例中，重掺杂p型区域116可能已经被原位掺杂。图5b中展示所得结构。在CMP之后，区域112、114和116的组合厚度(即完成的二极管的高度)在约1000埃与约3500埃之间，优选小于3000埃，且在优选实施例中，小于约1500埃。在完成的存储器阵列中，本质区域114的厚度优选为至少约600埃，例如厚度为至少约1000埃。在完成的存储器阵列中(在所有热诱导掺杂物扩散都已经发生之后)，本质区域114中的掺杂浓度将小于约1018原子/立方厘米，优选小于5×1017原子/立方厘米。
在优选实施例中，柱状物300的图案化尺寸(宽度或在垂直于衬底的平面内的尺寸)小于约150nm，例如约130nm、约80nm或约65nm。间距是特征在重复图案中两次相邻出现之间的距离；例如从一个柱状物的中心到下一个柱状物的中心的距离。在优选实施例中，那么柱状物300的间距(且因此也是导体200必需的间距)小于约300nm，例如约160nm或约130nm。
转到图5c，待形成的下一个元件是可选的电介质裂断反熔丝118。如果包含电介质裂断反熔丝118，那么其可通过重掺杂p型区116的一部分的热氧化而生长。在其它实施例中，此层可被沉积，且可为任何适当的电介质材料。举例来说，可在约150摄氏度的温度下沉积Al2O3层。可代替地使用其它材料。
可以与底部导体200相同的方式形成顶部导体400，例如通过沉积粘附层120(优选为氮化钛)，和导电层122(优选为钨)。接着使用任何合适的掩蔽和蚀刻技术来对导电层122和粘附层120进行图案化和蚀刻，以形成大体上平行且大体上共面的导体400，其图5c中展示为从左到右越过页面而延伸。每个柱状物300应安置在底部导体200与顶部导体400之间。顶部导体400优选大体上垂直于底部导体200而延伸。在优选实施例中，沉积光致抗蚀剂、通过光刻对其进行图案化，并蚀刻所述层，且接着使用标准工艺技术来去除所述光致抗蚀剂。
接下来，在导电轨400上和导电轨400之间沉积电介质材料(未图示)。所述电介质材料可以是任何已知的电绝缘材料，例如氧化硅、氮化硅或氮氧化硅。在优选实施例中，将氧化硅用作此电介质材料。
已经描述了第一存储器层级的形成。可在此第一存储器层级上形成额外的存储器层级。在一些实施例中，导体可在存储器层级之间共享；即顶部导体400将充当下一个存储器层级的底部导体。在其它实施例中，在图5c的第一存储器层级上方形成层间电介质(未图示)，其表面被平坦化，且第二存储器层级的构造开始于此经平坦化的层间电介质上，无共享导体。
所得存储器阵列是单片式三维存储器阵列。此阵列包括：a)单片地形成于衬底上方的第一存储器层级，所述第一存储器层级包括：i)第一多个大体上平行且大体上共面的导体；ii)第一多个垂直定向的半导体结型二极管；和iii)第二多个大体上平行且大体上共面的导体，所述第二导***于所述第一导体上方，其中所述第一二极管中的每一者安置在所述第一导体中的一者与所述第二导体中的一者之间，且其中所述第一二极管中的每一者包括掺杂有锑的重掺杂n型区域。接着，在第一存储器层级上方单片地形成第二存储器层级。
在2003年3月31日申请的雪莱恩(Scheuerlein)的题为“用于三维存储器阵列的具有多层字线段的字线布置(Word Line Arrangement Having Multi-Layer Word Line Segmentsfor Three-Dimensional Memory Array)”的第10/403,844号美国专利申请案中描述有利地用于根据本发明实施例而形成的单片式三维存储器阵列中的电路布局和偏置方案，所述专利申请案以引用的方式并入本文中。
随着硅锗合金的锗含量的增加，磷和砷的向表面移动的趋势减小。通常，当锗含量较高时，包含锑、磷和砷的n型掺杂物在暴露于升高的温度时更容易扩散。因此，预期本发明将在硅或富硅合金中使用最为有利，且随着锗含量增加，所提供的益处变小。
已经描述了将锑用作图1装置的掺杂物的优势。本发明还将在由具有垂直掺杂物分布的半导体材料形成的其它装置中提供优势。举例来说，图6展示在底部重掺杂n型区域4与顶部重掺杂p型区域8之间具有很少或没有本质区域的p-n二极管。
如所描述，锑在沉积期间不会趋向于朝表面移动的事实使其在掺杂上面紧接沉积有未经掺杂或p掺杂区域的n型区域时的使用特别有利。然而，因为锑的扩散速率通常较慢，所以具有形成于本质区域6和重掺杂p型区8(在图7a的p-i-n二极管中)上方，或形成于重掺杂p型区8(在图7b的p-n二极管中)上方的n型区4的装置(例如图7a和7b中所示的那些装置)也将受益于将锑用作为掺杂物。
在本文中，使用术语“结型二极管”来指代具有非欧姆传导特性、具有两个端电极且由半导体材料(在一个电极处为p型且在另一电极处为n型)制成的半导体装置。实例包含具有相接触的p型半导体材料和n型半导体材料的p-n二极管(例如齐纳二极管)，以及p-i-n二极管，在所述p-i-n二极管中，本质(未经掺杂)半导体材料***p型半导体材料与n型半导体材料之间。
这种垂直定向的二极管包括：掺杂有锑的第一多晶半导体材料层；以及掺杂有p型掺杂物的第二多晶半导体材料层，所述第一层垂直地形成于所述第二层上方或下方，其中所述二极管是包括第一和第二多晶半导体材料层的半导体结型二极管。在优选实施例中，将掺杂有锑的第一层掺杂到至少1×1019原子/立方厘米的浓度。在编程后，二极管与底部导体和顶部导体两者电接触。
单片式三维存储器阵列是多个存储器层级形成于单个衬底(例如晶片)上方，且无介入衬底的一种存储器阵列。形成一个存储器层级的层直接沉积或生长在现有层级的层上。相反，如在利迪(Leedy)的题为“Three dimensional structure memory”的第5,915,167号美国专利中，通过在单独的衬底上形成存储器层级并使所述存储器层级粘附在彼此上面，来构造堆叠存储器。在接合之前，可使衬底变薄或将其从存储器层级去除，但因为存储器层级最初形成于单独的衬底上，所以此类存储器并不是真正的单片式三维存储器阵列。
形成于衬底上方的单片式三维存储器阵列至少包括形成于衬底上方第一高度处的第一存储器层级，和形成于不同于第一高度的第二高度处的第二存储器层级。在这种多层级阵列中，可在衬底上方形成三个、四个、八个或实际上任何数目的存储器层级。
本发明的方法可有利地用于′030专利、′549申请案、′824申请案的单片式三维存储器阵列中；且可有利地用于2005年5月9日申请的赫尔勒等人的题为“High-DensityNonvolatile Memory Array Fabricated at Low Temperature Comprising SemiconductorDiodes”的第11/125,606号美国专利申请案；贝蒂(Petti)等人的题为“SemiconductorDevice Including Junction Diode Contacting Contact-Antifuse Unit Comprising Silicide”的第6,946,719号美国专利；以及2004年9月29日申请的赫尔勒的题为“Memory CellComprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide”的第10/954,510号美国专利申请案中，所有所述专利和专利申请案都以引用的方式并入本文中。
已经在单片式三维存储器阵列的背景下描述了本发明。在这种堆叠阵列中，每个存储器层级不仅经受其自身制造过程中的热应力，而且经受形成堆叠在其上方的存储器层级所必需的热应力。因此，在这种阵列中掺杂物扩散问题特别尖锐，且本发明的优点特别有利。然而，如所属领域的技术人员将明白，本发明的方法和结构不限于单片式三维存储器阵列，且可用于任何使用锑作为掺杂物可防止或限制掺杂物扩散的沉积半导体结构中。
本文已经描述了详细的制造方法，但在结果属于本发明的范围的情况下，可使用形成相同结构的任何其它方法。
前面的详细描述内容只说明了本发明可采用的许多形式中的几种形式。为此，希望此详细描述内容是作为说明而不是作为限制。只希望所附权利要求书(包含所有均等物)来界定本发明的范围。

Claims (20)

1.一种垂直定向的二极管，其包括：
掺杂有锑的第一多晶半导体材料层；以及
掺杂有p型掺杂物的第二多晶半导体材料层，
所述第一层垂直地形成于所述第二层上方或下方，
其中所述二极管是包括所述第一和第二多晶半导体材料层的半导体结型二极管。
2.根据权利要求1所述的二极管，其中所述第一层的所述多晶半导体材料是硅或硅合金。
3.根据权利要求1所述的二极管，其中所述二极管是p-i-n二极管或p-n二极管。
4.根据权利要求3所述的二极管，其中本质或轻掺杂半导体材料层位于所述第一层与所述第二层之间并与所述第一层和所述第二层接触。
5.根据权利要求1所述的二极管，其中所述第一层具有至少为1×1019掺杂物原子/立方厘米的掺杂浓度。
6.根据权利要求1所述的二极管，其中所述第一层是通过原位掺杂来掺杂的。
7.根据权利要求1所述的二极管，其中所述第一层是通过离子注入来掺杂的。
8.根据权利要求1所述的二极管，其中所述二极管安置在底部导体上方且在顶部导体下方，并与所述底部导体和所述顶部导体电接触。
9.根据权利要求8所述的二极管，其中所述底部导体不包括半导体材料。
10.根据权利要求1所述的二极管，其中所述二极管具有小于约3000埃的垂直高度。
11.根据权利要求10所述的二极管，其中所述二极管具有小于约1500埃的垂直高度。
12.根据权利要求1所述的二极管，其中所述第一层的厚度不超过约500埃。
13.根据权利要求1所述的二极管，其中所述二极管形成于单晶硅衬底上方。
14.根据权利要求1所述的二极管，其中所述二极管是存储器单元的一部分。
15.根据权利要求14所述的二极管，其中所述存储器单元驻留在单片式三维存储器阵列中。
16.一种单片式三维存储器阵列，其包括：
a)单片地形成于衬底上方的第一存储器层级，所述第一存储器层级包括：
i)第一多个大体上平行且大体上共面的导体；
ii)第一多个垂直定向的半导体结型二极管；以及
iii)第二多个大体上平行且大体上共面的导体，所述第二导***于所述第一导体上方，
其中所述第一二极管中的每一者安置在所述第一导体中的一者与所述第二导体中的一者之间，且
其中所述第一二极管中的每一者包括掺杂有锑的重掺杂n型区域，以及
b)单片地形成于所述第一存储器层级上方的第二存储器层级。
17.根据权利要求16所述的单片式三维存储器阵列，其中每个第一二极管进一步包括重掺杂p型区域。
18.根据权利要求17所述的单片式三维存储器阵列，其中每个第一二极管进一步包括位于所述重掺杂p型区域与所述重掺杂n型区域之间的本质或轻掺杂区域。
19.根据权利要求18所述的单片式三维存储器阵列，其中每个第一二极管的所述本质或轻掺杂区域的厚度为至少600埃。
20.根据权利要求19所述的单片式三维存储器阵列，其中每个第一二极管的所述本质或轻掺杂区域的厚度为至少1000埃。
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