CN101244536A - 基板抛光方法、半导体装置及其制造方法 - Google Patents

基板抛光方法、半导体装置及其制造方法 Download PDF

Info

Publication number
CN101244536A
CN101244536A CNA2008100807871A CN200810080787A CN101244536A CN 101244536 A CN101244536 A CN 101244536A CN A2008100807871 A CNA2008100807871 A CN A2008100807871A CN 200810080787 A CN200810080787 A CN 200810080787A CN 101244536 A CN101244536 A CN 101244536A
Authority
CN
China
Prior art keywords
polishing
film
lunuo
maite
taylor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2008100807871A
Other languages
English (en)
Inventor
中村宽子
上月贵晶
榎本贵幸
山本雄一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN101244536A publication Critical patent/CN101244536A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09G—POLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00—Polishing compositions
    • C09G1/02—Polishing compositions containing abrasives or grinding agents
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

本发明揭示了基板抛光方法、半导体装置和半导体装置的制造方法，由此可以取得高平整度的抛光。在基板抛光方法中，采用两种或者更多种不同的浆料，它们由布鲁诺－埃麦特－泰勒值彼此不同的二氧化铈研磨剂颗粒形成，对基板上的抛光目标氧化膜进行两级或者多级化学机械抛光工艺，以平坦抛光目标氧化膜。

Description

基板抛光方法、半导体装置及其制造方法
技术领域
本发明涉及基板抛光，特别是，涉及应用于抛光目标为薄板形式例如液晶面板基板的整平抛光的基板抛光方法。
本发明还涉及采用基板抛光方法所制造的半导体装置以及半导体装置的制造方法。
背景技术
在相关技术中，采用其中氮化硅或者氮化硅的水合物分布成胶状的胶状悬浮液，或者胶状硅土作为抛光剂，即用作抛光成分(在下文称为浆料)，用于抛光由硅晶片和化学晶片等形成的半导体基板(在下文称为晶片)的表面。此外，作为抛光方法，化学机械抛光(CMP)是通常公知的，其中晶片设置在抛光工作台上，在工作台上伸展有由泡沫构件、合成树脂(聚氨酯等)或者无纺纤维形成的抛光布，并且在抛光头压向晶片并且旋转晶片的同时，浆料定量供给晶片以进行抛光。
作为浆料，采用通过裂化硅粒子使其形成分散到含有碱性成分的溶液中的精细的胶状硅土所制备的溶液，例如，如美国专利3328141号所揭示。这样的抛光应用了浆料的碱性成分的化学作用，尤其是对晶片等的腐蚀作用。具体而言，通过碱的腐蚀作用，薄且软的腐蚀层形成在晶片等的表面上，并且该薄层通过精细胶状硅粒子的机械作用陆续去除而推进抛光。
同时，日本专利申请公开平11-135617号中揭示了一种抛光方法，用于改善元件隔离部分平面度而不增加由CMP形成沟槽元件隔离的步骤数量。根据该抛光方法，在前半部分抛光中，采用由相对大粒子尺寸的研磨剂颗粒形成的浆料，而在后半部分抛光中采用由比较小粒子尺寸的研磨剂颗粒形成的另一种浆料，来进行抛光。该抛光提供这样的作用，通过采用比较大粒子尺寸的研磨颗粒抛光减少了抛光时间，并且通过采用比较小粒子尺寸的研磨颗粒抛光改善了平面度。
发明内容
近些年，在半导体制造工艺中，随着半导体装置中元件精度的改善和增加，要求取得高平坦或者平整度(抛光的结果显示出很小的凹凸偏移量)。为此，采用包含表面活性剂的二氧化铈浆料，其对抛光目标膜具有保护作用，并且允许对抛光目标膜的凸起部分集中抛光。在包含表面活性剂的二氧化铈浆料中，二氧化铈粒子以包围表面活性剂的方式设置。因为二氧化铈粒子存在于表面活性剂周围，所以当抛光该抛光目标膜时，压力集中作用在从抛光目标面上突起的部分的抛光目标面上存在的研磨剂粒子上。因此，二氧化铈粒子破裂，并且在二氧化铈粒子中的表面活性剂被释放，而在部分上的抛光在进行。通过采用刚刚描述的利用表面活性剂的二氧化铈浆料，表面活性剂对抛光目标膜的保护作用在抛光接近尾声时增加，导致施加在抛光头和抛光目标膜之间的摩擦力增加。以这种状态附聚的浆料等构成划痕等的因素，并且在最坏情况下，晶片的内部配线被损坏。这样，产量显著降低。
此外，如果将采用二氧化铈浆料和采用前一代氧化硅浆料的结果彼此进行比较时，则尽管通过采用二氧化铈浆料获得高的平整度，但是抛光量很小，即抛光率很低，而抛光目标膜不能被有效平整。
此外，如果形成在下层中的精细图案具有某些密度变化，则抛光目标膜的晶片平面分布变劣，即在晶片表面的凹凸分布也呈现某些密度变化。例如，其中集成有MOS晶体管的半导体装置具有栅极电极密集形成的区域和栅极电极非密集形成的另一区域，形成在栅极电极上的绝缘膜受栅极电极密度的影响，并且形成具有在其表面上密度变化的凹凸。尽管在绝缘膜形成后采用CMP工艺，但是其跟随着具有密度变化的凹凸进行，而不能取得要求的高平整度。因此，CMP导致不充分的高平整度，并且留下的凹凸偏移量导致不能在后续曝光步骤中获得满意的对焦，导致在晶片上形成希望配线的图案曝光中的失败。这造成产量显著下降。
在相关的CMP工艺中，对于例如由于栅极电极的密度变化所导致的在表面上具有密度变化的晶片，采用其中采用反转掩模的方法或者类似的方法以取得高平整度。在CMP工艺的步骤之前采用反转掩模，以采用反应离子蚀刻(RIE)法选择性蚀刻形成在高密度的电极图案上的绝缘膜，而覆盖有反转掩模的部分绝缘膜可以没有被蚀刻。因为这均匀化了绝缘膜表面凹凸的密度变化，所以在随后的CMP工艺步骤中可以获得更高的平整度。然而，采用反转掩模的方法需要增加步骤的数量，并且造成成本的增加。
因此，需要提供一种基板抛光方法、半导体装置和半导体装置的制造方法，由此可以取得高平整度的抛光。
根据本发明的实施例，提供一种基板抛光方法，包括如下步骤：采用由BET值彼此不同的二氧化铈研磨剂颗粒形成的两种或者多种不同的浆料，对基板上的抛光目标氧化膜进行两级或者多级化学机械抛光工艺，以平坦该抛光目标膜。
在基板抛光方法中，因为相继采用两种或者多种由不同BET值的二氧化铈研磨颗粒形成的不同浆料来抛光抛光目标氧化膜，所以抛光目标氧化膜的不同部分根据下层图案的密度变化在不同阶段被相继集中地抛光。
对于基板抛光的方法，因为抛光目标氧化膜的不同部分根据下层图案的密度变化在不同阶段相继集中地抛光，所以可以在氧化膜上获得高平整度的表面。
根据本发明的另一个实施例，提供有一种半导体装置，包括：层间氧化膜，具有形成为平坦面的表面，其中采用由第一BET值的二氧化铈研磨剂颗粒形成的浆料进行抛光，并且采用由低于该第一BET值的第二BET值的二氧化铈研磨剂颗粒形成的另一浆料进行抛光。
在该半导体装置中，因为层间氧化膜的表面抛光成高平整度面，所以高度精确的上层图案形成在层间绝缘膜上。
对于该半导体装置，因为高度精确的上层图案形成在抛光的层间氧化膜上，以便具有高平整度面，所以取得可靠性的增加。
根据本发明的再一实施例，提供有半导体装置的制造方法，包括如下步骤：采用由BET值彼此不同的二氧化铈研磨剂颗粒形成的两种或者多种不同的浆料，对基板上的抛光目标氧化膜进行两级或者多级化学机械抛光工艺，以平坦该抛光目标膜。
在半导体装置的制造方法中，因为相继采用两种或者多种由不同BET值的二氧化铈研磨剂颗粒形成的不同浆料抛光该抛光目标氧化膜，所以抛光目标氧化膜的不同部分根据下层图案的密度变化在不同阶段相继集中地抛光。
对于半导体装置的制造方法，因为抛光目标氧化膜的不同部分根据下层图案的密度变化在不同阶段相继集中地抛光，所以可以在氧化膜上获得高平整度面。
本发明的上面的和其它的特征和优点结合附图通过下面的描述和权利要求将变得明显易懂，其中相同的部件或者元件由相同参考标号表示。
附图说明
图1是示出本发明采用的氧化膜CMP方法所使用的CMP设备的透视图；
图2是具有通过氧化膜CMP方法抛光的抛光目标膜的晶片的示意性截面图；
图3A和3B是分别图示当BET值很高时的相对于配线图案面积比的抛光量和当BET值很低时的相对于配线图案面积比的抛光量的视图；
图4A、4B和4C是图示氧化膜CMP法不同步骤的示意图；和
图5是示出作为采用根据本发明的基板抛光方法的晶片实例的DRAM混合逻辑电路的示意图。
具体实施方式
图1示出了抛光设备即CMP设备的总体构造，该CMP设备应用于根据本发明的基板抛光方法。该CMP设备应用于制造半导体装置。参照图1，所示的CMP设备1用于CMP工艺，并且包括：工作台(surface table)2，具有设置其上面上的抛光垫3；抛光头6，与工作台2设置成相对的关系；以及浆料供应部分5，用于给抛光垫3的表面供应浆料4a和4b。
抛光垫3可以是例如合成树脂(例如聚氨脂)的泡沫构件或者由无纺布形成的研磨布。
在采用本发明的CMP设备的CMP工艺中，未示出的半导体基板(下称晶片)可以是硅晶片或者化合物晶片等，设置在工作台2上，抛光垫3伸展在工作台2上。然后，当从浆料供应部分5定量供应浆料4a和4b时，抛光头6按压晶片，并且工作台2和抛光头6各自以预定的速度在相同的方向上(在箭头表示的方向上)旋转，以进行抛光。在本实施例中，抛光头6的旋转速度为例如107rpm，而工作台2的旋转速度为例如100rpm。关于用作研磨剂的浆料4a和4b，采用悬浮液，其中二氧化铈和二氧化铈的水合物分散成胶状形式。
图2示出了由图1的CMP设备抛光的基板的总体截面构造，即晶片具有要抛光的氧化膜。
参照图2，在晶片10上形成要抛平的氧化膜13，即抛光目标氧化膜13。氧化膜13具有其中下层图案不密集的区域18和其中下层图案密集的区域19，并且氧化膜13形成在下层图案上。在该实施例中，下层图案是栅极电极图案，并且氧化膜13是层间氧化膜。
其中，如果由栅极电极12形成的电极图案的面积比以这样的方式在一个晶片10上变化，则面积比的某些影响也呈现在工件的表面上。具体地讲，因为电极图案的面积比具有变化，所以图2所示的上层氧化膜13表面上的凹凸平面分配变差。因此，在现有技术中，当由CMP工艺整平时，氧化膜13的表面不能被很好整平，这是由于凹凸密度的变化所致。
因此，在根据本发明的基板抛光方法中，具有不同布鲁诺-埃麦特-泰勒(BET-Brunaure Emmet Teller，BET)值(粒子尺寸)的二氧化铈研磨颗粒用作浆料来根据电极图案的密度进行CMP工艺，以抛光具有变化密度的抛光目标膜。BET值是每单位重量(1g)的比表面面积，并且以单位m2/g表示。特别是，BET值和粒子尺寸相关，即当BET值很高时，粒子尺寸很小，相反，当BET值很低时，粒子尺寸很大。
图3A图示了相对于电极图案的密度的抛光量，其中BET值很高，即二氧化铈研磨颗粒的粒子尺寸很小。同时，图3B图示了相对于电极图案密度的抛光量，其中BET值很低，即二氧化铈研磨颗粒的粒子尺寸很大。
在去除表面活性剂的二氧化铈浆料中，如果BET值很高，则在电极图案的面积比很高的区域中，即在电极图案密集存在的区域19中，抛光量很大。然而，如果BET值很低，则在电极图案的面积比很低的区域中，即在电极图案非密集存在的区域18中，抛光量很大。这样，如果BET值或者粒子尺寸变化，抛光量根据电极图案的密度而变化。在本实施例中，刚刚描述的特性对于氧化膜表面上具有凹凸密度变化的晶片进行CMP工艺呈现得很明显。
图4A、4B和4C图示了根据本实施例的抛光方法。特别是，图4A至4C示意性地图示了采用两种不同BET值的二氧化铈浆料以进行两级抛光的工艺。具有图4A至4C所示的抛光目标膜的晶片10对应于上文参照图2描述的工作台2。
在具有氧化膜13作为抛光目标膜的晶片10上，栅极电极12密集形成在其中电极图案密集存在的相对端区域19内，而在中心区域18内则非密集地形成。这样，晶片10上的栅极电极12以变化密度的方式分布。此外，在电极图案密集存在的区域19内，因为在电极图案上形成为抛光目标膜的氧化膜13填充了密集形成的栅极电极12之间的间隔，所以没有形成凹槽，并且氧化膜13的表面形成为平坦的状态。另一方面，在电极图案非密集存在的区域18内，因为氧化膜13根据区域18中的电极图案也形成凹凸，所以凹槽17形成在抛光目标面的表面上。刚刚描述的晶片10设置在上文参照图1描述的CMP设备1的工作台2的抛光垫3上，并且浆料4a和4b从浆料供应部分5陆续供应，由此进行两级CMP工艺。具体而言，在包括一个工作台和一个浆料供应管的设备中，第一阶段抛光、晶片后清洗、卸载、第二阶段抛光、晶片后清洗和卸载依次完成。在包括多个工作台和多个浆料供应管的备用设备中，不同的第一和第二阶段抛光操作采用不同的工作台和浆料供应管来完成。
首先，如图4A所示，在第一阶段供应BET值约为15至30m2/g(平均粒子尺寸170至140nm)的二氧化铈研磨剂颗粒15的浆料4a。
此时，因为在栅极电极12密集形成的电极图案上的氧化膜13表面上几乎不存在凹槽而在栅极电极非密集形成的电极图案上的氧化膜13表面上形成有凹槽17，所以供应到电极12非密集形成的电极图案上的氧化膜13表面的二氧化铈研磨剂颗粒15因为粒子尺寸小而进入凹槽17中。换言之，在第一阶段采用的二氧化铈研磨剂颗粒15具有这样的尺寸，使得它们允许进入栅极电极12非密集的区域18内不平坦表面的凹槽17中。另一方面，因为栅极电极12密集形成的区域19内的氧化膜13的表面几乎没有凹槽17可以允许二氧化铈研磨剂颗粒15进入，所以二氧化铈研磨剂颗粒15保留在氧化膜13的表面上。因此，二氧化铈研磨剂颗粒15存在于栅极电极12密集形成的区域19内的氧化膜13上。在刚刚描述的状态下，抛光头6压在具有氧化膜13的晶片10上，并且抛光头6和工作台2旋转。因此，栅极电极12密集形成的区域19内的氧化膜14被抛光，以整平氧化膜14。
然后，从浆料供应部分5供应BET值低于第一阶段的BET值且约为5至10m2/g(平均粒子尺寸265至170nm)二氧化铈研磨剂颗粒16的二氧化铈浆料4b。
在第二阶段采用的二氧化铈浆料4b的BET值高于相关技术中的二氧化铈浆料的BET值。换言之，第二阶段采用的二氧化铈研磨剂颗粒16的粒子尺寸大于第一阶段采用的二氧化铈研磨剂颗粒15的粒子尺寸。因此，下层图案非密集存在且在第一阶段没有进行的整平的区域18内的氧化膜13不平表面的凸起被集中地抛光。尽管抛光时抛光头6压向晶片10，但是因为此时施加在凸起部分的压力高于施加在凹入部分的压力，所以凸起部分被集中地抛光。
通过上述的两级抛光，晶片表面上的氧化膜13变平，如图4C所示。
这样，表现出不同电极图案密度的区域18和19内的氧化膜13表面被均匀平整，而不受电极图案密度的影响。因此，可以改善在作为接下来的步骤的示例且在其中于氧化膜上形成配线的配线步骤的配线精度。
在相关技术的二氧化铈浆料中，如果凹凸不平的地方要进行平整，则当抛光凸起部分时，因为抛光也在凹入部分内进行，尽管其抛光率低于凸起部分的抛光率，所以当进行平坦时图案12的面积比影响很大。因此，整平耗时很多。
在本实施例中，通过对于不同阶段采用两种不同的二氧化铈浆料，变化密度的下层图案的表面可以被有效抛光。此外，尽管在相关技术中所采用的二氧化铈浆料的BET值约为20m2/g以及平均粒子尺寸约为170nm，但是在本实施例中，在第一阶段，采用的浆料BET值高于(粒子尺寸更小)相关技术的二氧化铈浆料的BET值，以对图案面积比高的凸起部分抛光。然后，在第二阶段，二氧化铈浆料的BET值小于(粒子尺寸更大)相关技术的浆料平均值，以抛光图案面积比低的凸起部分，从而实现平整。
在本实施例中，通过采用BET值彼此不同的两种二氧化铈浆料以进行两级抛光，甚至在抛光目标膜的平面均匀性很低的情况，也可以实现高度平整的抛光。因此，可以取得大范围的高平整度。此外，因为消除了对采用反转掩模的选择性蚀刻的需要，所以可以抑制成本，而不增加步骤的数量。
此外，根据本发明，因为二氧化铈浆料不采用表面活性剂，所以抛光期间，相对于采用表面活性剂的选择性CPM加工工艺而言，摩擦力得到抑制，并且预期减少划痕。此外，因为抛光率高于采用表面活性剂的CMP加工工艺，并且可以更容易进行抛光量的抑制，所以可以预期运行成本的降低和生产量的改善。
在本实施例中，尽管没有在二氧化铈浆料中添加表面活性剂，但是它也可以添加到这样的程度，只要使得抛光特性没有太大的变化。此时，优选在第一阶段添加表面活性剂的数量小于10cc/min，并且在第二阶段添加表面活性剂的数量小于5cc/min。当表面活性剂的数量是如上面所给的值时，取得类似于没有添加上述表面活性剂的结果。
此外，尽管在本实施例中采用两级工艺，但是可以采用多于两级的工艺，从而不同的二氧化铈浆料以BET值下降的顺序陆续供给晶片，以对抛光目标氧化膜进行抛光。
此外，尽管在本实施例中采用单个浆料供应管路，但是可以采用两个浆料供应管路，以从不同的管路供应不同的二氧化铈浆料。
通过上述平整工艺所制造的半导体装置具有这样的构造，其中氧化膜13的表面平整成高度平整的表面，并且高度精确的配线形成在氧化膜13平整的表面上。因此，可以改善半导体装置的可靠性。
本发明上述的基板抛光方法可以应用于制造半导体装置，例如DRAM混合逻辑电路。图5示出了DRAM混合逻辑电路的总体构造。参照图5，DRAM混合逻辑电路20是半导体装置，其包括CMOS逻辑电路部分(下称逻辑电路部分)22、由MOS晶体管和电容器形成的DRAM单元21以及中央处理器单元(CPU)24。逻辑电路部分22、DRAM单元21和CPU 24形成在基板23上。
在DRAM混合逻辑电路20中，多个栅极电极12形成在图2所示Si制造的晶片10上，具有未示出其间的栅极绝缘膜，并且作为绝缘膜的氧化膜13以这样的方式设置在晶片10上表面的整个表面上，从而掩埋栅极电极12。然后，在刚刚描述的DRAM混合逻辑电路20中，形成的逻辑电路部分22的晶体管栅极电极12的数量多于DRAM单元21的晶体管栅极电极12的数量。因此，逻辑电路部分22的下电极图案的电极图案密集，而其它的DRAM单元21等的电极图案形成得不密集。
同样，在上述的DRAM混合逻辑电路中，在通过两级抛光工艺来加工高级的DRAM混合逻辑电路时，氧化膜13的表面可以均匀且高度地平整。
尽管在本实施例中SiO2氧化膜用作抛光目标膜，但是本发明可以采用NSG(非掺杂硅玻璃，no doped silicate glass)、HDP(高密度等离子体)、BPSG(硼掺杂PSG)和TEOS(四硅酸乙酯)等氧化膜。本实施例的基板抛光方法可以用来制造DRAM混合逻辑电路之外的半导体装置，例如CCD型和CMOS型固态图像拾取设备的半导体装置，以及除此之外的液晶显示面板基板。
现在，详细描述工作实例。在本工作实例中所采用的CMP设备是旋转型抛光设备，由Ebara、AMAT或者Tokyo Seimitsu生产，并且泡沫聚氨脂树脂(NITTA HAAS生产，产品名称：IC1400)用作抛光垫。此外，关于浆料，采用二氧化铈基浆料(DANM，由Asahi Glass生产，JSR，由HitachiChemical生产)。
同样，在本工作实例中，所采用的CMP设备具有与上文参照图1描述的CMP设备类似的总体构造。因此，参照图1给出下面的描述，而省略重复的描述以免冗余。
具有抛光目标膜的晶片通过抛光垫3设置在上述CMP设备1的工作台2上。在第一阶段，从浆料供应部分5以200cc/min的流速供应二氧化铈浆料4a，浆料浓度约为0.7％，BET值为15至30m2/g(平均粒子尺寸170至140nm)。然后，抛光头6压向晶片并且旋转。此时，工作台2的旋转速度为100rpm，而抛光头6的旋转速度为107rpm，并且工作台2和抛光头6在相同的方向上旋转。此外，此时的温度为25至30℃。在第一阶段，集中地抛光高面积比图案的凸起。
然后，在第二阶段，从浆料供应部分5以200cc/min的流速供应二氧化铈浆料4b，BET值为约5至10m2/g(平均粒子尺寸265至170nm)。然后，类似于第一阶段，旋转抛光头6和工作台2。在该第二阶段，以集中方式抛光低面积比电极图案的凸起部分。
在第一和第二阶段，抛光时间根据预计抛光的原始偏移量和膜厚度确定。这样获得高平整度的晶片。
根据本工作实例，因为不管电极的面积比差别，最终可以获得高平整度的装置，所以具有改善后续步骤精度的作用。
在上述的实施例和工作实例中，尽管栅极电极12形成为下层图案，而形成在下层图案的上表面上的氧化膜13用作抛光目标膜，但是下层图案形成为不同于氧化膜的配线、元件隔离部分或者绝缘膜也是可能的，并且采用本发明的氧化膜CMP方法，也采用类似于形成在下层图案上表面上的抛光目标膜的氧化膜的CMP工艺步骤。
尽管已经采用具体术语描述了本发明的优选实施例，但是该描述是说明的目的，并且应当理解的是，可以对其进行改变和变化，而不脱离权利要求的精神或范围。
本发明包含于2007年2月16日提交至日本专利局的日本专利申请第2007-036621号的相关主题事项，其全部内容在此引用作为参考。

Claims (7)

1、一种基板抛光方法，包括如下步骤：
采用由布鲁诺-埃麦特-泰勒值彼此不同的二氧化铈研磨剂颗粒形成的两种或者多种不同的浆料，对基板上的抛光目标氧化膜进行两级或者多级化学机械抛光工艺，以平坦该抛光目标氧化膜。
2、根据权利要求1所述的基板抛光方法，其中该两级或者多级化学机械抛光工艺包括：
第一抛光工艺步骤，采用由第一布鲁诺-埃麦特-泰勒值的二氧化铈研磨剂颗粒形成的浆料，在下层图案密集形成的部分上抛光该抛光目标氧化膜；和
第二抛光工艺步骤，采用由低于该第一布鲁诺-埃麦特-泰勒值的第二布鲁诺-埃麦特-泰勒值的二氧化铈研磨剂颗粒形成的另一种浆料，在下层图案非密集形成的部分上抛光该抛光目标氧化膜。
3、根据权利要求2所述的基板抛光方法，其中该第一布鲁诺-埃麦特-泰勒值为15到30m2/g，并且该第二布鲁诺-埃麦特-泰勒值为5到10m2/g。
4、一种半导体装置的制造方法，包括如下步骤：
采用由布鲁诺-埃麦特-泰勒值彼此不同的二氧化铈研磨剂颗粒形成的两种或者多种不同的浆料，对基板上的抛光目标氧化膜进行两级或者多级化学机械抛光工艺，以平坦该抛光目标氧化膜。
5、根据权利要求4所述的半导体装置的制造方法，其中该两级或者多级化学机械抛光工艺包括：
第一抛光工艺步骤，采用由第一布鲁诺-埃麦特-泰勒值的二氧化铈研磨剂颗粒形成的浆料，在下层图案密集形成的部分上抛光该抛光目标氧化膜；和
第二抛光工艺步骤，采用由低于该第一布鲁诺-埃麦特-泰勒值的第二布鲁诺-埃麦特-泰勒值的二氧化铈研磨剂颗粒形成的另一种浆料，在下层图案非密集形成的部分上抛光该抛光目标氧化膜。
6、根据权利要求5所述的半导体装置的制造方法，其中该第一布鲁诺-埃麦特-泰勒值为15到30m2/g，并且该第二布鲁诺-埃麦特-泰勒值为5到10m2/g。
7、一种半导体装置，包括：
层间氧化膜，具有形成为平坦面的表面，其中采用由第一布鲁诺-埃麦特-泰勒值的二氧化铈研磨剂颗粒形成的浆料进行抛光，并且采用由低于该第一布鲁诺-埃麦特-泰勒值的第二布鲁诺-埃麦特-泰勒值的二氧化铈研磨剂颗粒形成的另一浆料进行抛光。
CNA2008100807871A 2007-02-16 2008-02-18 基板抛光方法、半导体装置及其制造方法 Pending CN101244536A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007036621A JP4301305B2 (ja) 2007-02-16 2007-02-16 基体研磨方法、半導体装置の製造方法
JP036621/07 2007-02-16

Publications (1)

Publication Number Publication Date
CN101244536A true CN101244536A (zh) 2008-08-20

Family

ID=39705923

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2008100807871A Pending CN101244536A (zh) 2007-02-16 2008-02-18 基板抛光方法、半导体装置及其制造方法

Country Status (5)

Country Link
US (1) US8980748B2 (zh)
JP (1) JP4301305B2 (zh)
KR (1) KR20080076712A (zh)
CN (1) CN101244536A (zh)
TW (1) TWI469203B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332423A (zh) * 2011-05-25 2012-01-25 湖南红太阳光电科技有限公司 一种减少埋层空洞型soi晶片化学机械研磨破裂的工艺

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009158749A (ja) * 2007-12-27 2009-07-16 Ricoh Co Ltd 化学機械研磨方法及び化学機械研磨装置
KR102463863B1 (ko) * 2015-07-20 2022-11-04 삼성전자주식회사 연마용 조성물 및 이를 이용한 반도체 장치의 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5532194A (en) * 1994-11-18 1996-07-02 Kabushiki Kaisya Ohara Cordierite glass-ceramic and method for manufacturing the same
JPH11135617A (ja) 1997-10-31 1999-05-21 Nippon Steel Corp 素子分離領域の形成方法
US6238450B1 (en) * 1999-06-16 2001-05-29 Saint-Gobain Industrial Ceramics, Inc. Ceria powder
KR100421037B1 (ko) * 2001-03-14 2004-03-03 삼성전자주식회사 반도체소자의 제조방법
JP4273920B2 (ja) 2002-10-28 2009-06-03 日産化学工業株式会社 酸化セリウム粒子及び多段階焼成による製造方法
JP2004349426A (ja) 2003-05-21 2004-12-09 Jsr Corp Ｓｔｉ用化学機械研磨方法
JP2005203394A (ja) 2004-01-13 2005-07-28 Nec Electronics Corp 半導体装置の製造方法
US7037840B2 (en) * 2004-01-26 2006-05-02 Micron Technology, Inc. Methods of forming planarized surfaces over semiconductor substrates
TWI273632B (en) * 2004-07-28 2007-02-11 K C Tech Co Ltd Polishing slurry, method of producing same, and method of polishing substrate
US7247571B2 (en) * 2005-09-15 2007-07-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for planarizing semiconductor structures
JP2007227808A (ja) 2006-02-24 2007-09-06 Fujifilm Corp 化学的機械的研磨方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102332423A (zh) * 2011-05-25 2012-01-25 湖南红太阳光电科技有限公司 一种减少埋层空洞型soi晶片化学机械研磨破裂的工艺
CN102332423B (zh) * 2011-05-25 2013-11-06 湖南红太阳光电科技有限公司 一种减少埋层空洞型soi晶片化学机械研磨破裂的工艺

Also Published As

Publication number Publication date
US8980748B2 (en) 2015-03-17
TW200837824A (en) 2008-09-16
KR20080076712A (ko) 2008-08-20
JP2008200771A (ja) 2008-09-04
JP4301305B2 (ja) 2009-07-22
TWI469203B (zh) 2015-01-11
US20080197456A1 (en) 2008-08-21

Similar Documents

Publication Publication Date Title
US6811470B2 (en) Methods and compositions for chemical mechanical polishing shallow trench isolation substrates
US20120083122A1 (en) Shallow Trench Isolation Chemical Mechanical Planarization
JP2000301454A (ja) 化学的機械研磨プロセス及びその構成要素
US7063597B2 (en) Polishing processes for shallow trench isolation substrates
JPH0822970A (ja) 研磨方法
JPH1116877A (ja) 半導体素子の形成方法
US20060079159A1 (en) Chemical mechanical polish with multi-zone abrasive-containing matrix
JP2004031905A (ja) 化学機械的ポリシングスラリー及びこれを用いた化学機械的研磨方法
US6867138B2 (en) Method of chemical/mechanical polishing of the surface of semiconductor device
CN101459124B (zh) 化学机械研磨方法及晶片清洗方法
US20060094242A1 (en) Chemical mechanical polishing method, and washing/rinsing method associated therewith
US6746314B2 (en) Nitride CMP slurry having selectivity to nitride
CN101244536A (zh) 基板抛光方法、半导体装置及其制造方法
CN100521108C (zh) 半导体器件的制造方法
JP2002324772A (ja) 半導体装置の製造方法及び製造装置
US20060088999A1 (en) Methods and compositions for chemical mechanical polishing substrates
CN101081488A (zh) 混合式化学机械抛光工艺的线上控制方法
KR20020081663A (ko) 반도체 집적 회로 장치의 제조 방법
JP2000012543A (ja) 半導体集積回路装置の製造方法
CN1316571C (zh) 化学机械研磨工艺及装置
US20050142988A1 (en) CMP process using slurry containing abrasive of low concentration
CN110739268A (zh) 研磨方法
US20110275216A1 (en) Two step chemical-mechanical polishing process
JP2000357674A (ja) 集積回路チップおよび平面化方法
US7361602B1 (en) CMP process

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20080820