CN101242184B - 基于数字延迟线的频率合成器及相关方法 - Google Patents

Abstract

本发明是关于一种基于数字延迟线的频率合成器及相关方法，所述的频率合成器包含周期控制字元产生器、积分三角调变器、及延迟线单元，周期控制字产生器用以产生周期控制字，积分三角调变器用以根据周期控制字产生相位选择信号，延迟线单元用以根据相位选择信号产生输出时钟脉冲；积分三角调变器根据基底数值执行进位处理，基底数值为可调整，并可经由延迟线单元所执行的校正程序而决定；另提出一种补偿频率合成器的温度变化的方法，此方法根据参考时钟脉冲的周期与延迟线单元的最小延迟时间的关系，以决定积分三角调变器执行进位程序所需的基底数值。

Description

基于数字延迟线的频率合成器及相关方法

技术领域

本发明是关于一种频率合成器及相关方法，尤指一种基于数字延迟线的频率合成器及相关方法，用以提供全数字式的高稳定频率合成处理。

背景技术

为了适应现代多媒体娱乐***的快速发展，所以大量密集的技术研发已相继投入设计高效能的频率合成器(Frequency Synthesizer)，用来提高其解析度、频宽、及切换速度以满足高效能需求。在传统的技术中，通常利用模拟锁相回路(Analog Phase-Locked Loop)以设计出满足所需效能的频率合成器。但当对频率合成器的切换速度及解析度的要求越来越高时，除非使用非常复杂的电路设计，否则利用传统模拟锁相回路技术无法设计出符合所需的频率合成器。一般而言，由于数字信号对噪声的耐受度较模拟信号高，而且数字电路的工作效能受元件老化及温度变化的影响较模拟电路低，所以在现代电子装置的信号处理中，趋向于使用全数字式的信号处理模式，用以提高信号处理的噪声耐受度及装置的耐用度。此外，全数字式的电路***可以使用低供应电压，譬如1.2伏特的供应电压，用以降低功率消耗。另外，全数字式的电路***可以利用电阻晶体管逻辑(Resistor-Transistor Logic)设计技术达成，所以可提高生产良品率。

发明内容

依据本发明的实施例，其揭露一种基于数字延迟线的频率合成器，所述的频率合成器包含：一积分三角调变器，用以接收一周期控制字，并根据一基底数值执行一进位程序用以产生一第一控制信号，并依据所述的第一控制信号与所述的周期控制字产生一相位选择信号；以及

一延迟线单元，包括一数字延迟线、一延迟单元、一内定延迟线以及一相位检测单元；所述的数字延迟线用以接收一第二时钟脉冲，并根据所述的相位选择信号产生一输出时钟脉冲；所述的延迟单元用以接收所述的第二时钟脉冲和一第一时钟脉冲，并产生一第二延迟时钟脉冲；所述的内定延迟线用以接收所述的第二延迟时钟脉冲，并产生一第三时钟脉冲；所述的相位检测单元用以接收所述的输出时钟脉冲及所述的第三时钟脉冲，并根据所述的输出时钟脉冲与所述的第三时钟脉冲产生所述的第二控制信号，其中当所述的数字延迟线的所有开关为截止时，所述的输出时钟脉冲和所述的第三时钟脉冲的延迟差值为所述的第一时钟脉冲的一周期时间；

其中，所述第一时钟脉冲的所述周期时间与所述的延迟线单元的一最小延迟时间存在一时间长度倍数关系，所述最小延迟时间为所述数字延迟线因开关导通所导致的额外电容充放电延迟时间，所述的基底数值由所述的时间长度倍数关系所决定。

依据本发明的实施例，其另揭露一种补偿一频率合成器的温度变化的方法。此方法包含下述步骤，

经由所述的频率合成器的一积分三角调变器接收一周期控制字，并根据一基底数值执行一进位程序用以产生一第一控制信号，并依据所述的第一控制信号与所述的周期控制字产生一相位选择信号；

经由所述的频率合成器的一延迟线单元的一数字延迟线接收一第二时钟脉冲，并根据所述的相位选择信号产生一输出时钟脉冲；

经由所述的延迟线单元的一延迟单元接收所述的第二时钟脉冲和一第一时钟脉冲，并产生一第二延迟时钟脉冲；

经由所述的延迟线单元的一内定延迟线接收所述的第二延迟时钟脉冲，并产生一第三时钟脉冲；

经由所述的延迟线单元的相位检测单元接收所述的输出时钟脉冲及所述的第三时钟脉冲，并根据所述的输出时钟脉冲与所述的第三时钟脉冲产生所述的第二控制信号，其中当所述的数字延迟线的所有开关为截止时，所述的输出时钟脉冲和所述的第三时钟脉冲的延迟差值为所述的第一时钟脉冲的一周期时间；

取得所述的第一时钟脉冲的所述周期时间与所述的延迟线单元的一最小延迟时间的一时间长度倍数关系，所述最小延迟时间为所述数字延迟线因开关导通所导致的额外电容充放电延迟时间；以及

根据所述的时间长度倍数关系以决定所述基底数值。

附图说明

图1显示依本发明实施例的一频率合成器的结构示意图。

图2为依本发明实施例的一频率合成器的结构示意图。

图3为依本发明实施例的延迟线单元的内部结构示意图。

图4为图3的数字延迟线的内部结构示意图。

图5为应用本发明频率合成器以设计全数字工作周期校正电路的第一辅助电路的方块示意图。

图6为图5的第一触变电路的内部电路示意图。

图7为应用本发明频率合成器设计的全数字工作周期校正电路的工作相关信号时序图，其中横轴为时间轴。

图8为应用本发明频率合成器以设计全数字倍频电路的第二辅助电路的方块示意图。

图9为图8的第二触变电路的内部电路示意图。

图10为应用本发明频率合成器设计的全数字倍频电路的工作相关信号时序图，其中横轴为时间轴。

附图标号

100、200        频率合成器

110、210        周期控制字产生器

120、220、236   加法器

130、232        累加器

140             信号产生器

150             延迟锁定回路

160             多工器

170             模拟锁相回路

233             积分三角调变器

235             量化器

237             1/Z元件

240             信号值设定元件

250             延迟线单元

351             数字延迟线

352             延迟单元

353             内定延迟线

354             相位检测单元

410             开关控制单元

500             第一辅助电路

510、810        第一升缘检测器

520、820        第二升缘检测器

530             第一触变电路

610、910        触变T型正反器

620             2输入或门

630、930        第一2输入与门

640、940        第二2输入与门

800             第二辅助电路

830             第三升缘检测器

840             第四升缘检测器

850             第二触变电路

920             4输入或门

950             第三2输入与门

960             第四2输入与门

Buf₀-Buf₂ ^k _-1     缓冲器

C₁-C₂ ^k _-1         电容

CA              进位信号

CLK₀            第一辅助时钟脉冲

CLK₁₈₀          第二辅助时钟脉冲

CLK₉₀           第三辅助时钟脉冲

CLK₂₇₀          第四辅助时钟脉冲

CLK_ref          参考时钟脉冲

CLK_div          第一时钟脉冲

CLK_2nd          第二时钟脉冲

CLK_3rd          第三时钟脉冲

CLK_4th          第四时钟脉冲

CLK_5th          第五时钟脉冲

CLKout          输出时钟脉冲

CLKtwf          第二输出时钟脉冲

PCW             周期控制字

S               相位选择信号

Sacc            累加值信号

SC              第二控制信号

SD              差值信号

Sm              第一控制信号

Smc             控制信号

St1             第一触发信号

St2             第二触发信号

St3             第三触发信号

St4             第四触发信号

SW₁-SW₂ ^k _-1       开关

V_DD             供应电压

V_ref            参考电压

具体实施方式

为让本发明更显而易懂，下文特举频率合成器的实施例配合所附图式作详细说明，但所提供的实施例并不用以限制本发明所涵盖的范围。

请参考图1，图1显示一频率合成器100的结构示意图。频率合成器100包含一周期控制字(Period Control Word)产生器110、一加法器(Adder)120、一累加器(Accumulator)130、一信号产生器140、一延迟锁定回路(Delay LockedLoop)150、一多工器(Multiplexer)160、及一模拟锁相回路170。加法器120包含一第一输入端及一第二输入端，其中第一输入端耦合于周期控制字产生器110，第二输入端耦合于信号产生器140。信号产生器140用以产生一控制信号Smc，馈入至加法器120的第二输入端。

周期控制字产生器110用以产生一周期控制字PCW，馈入至加法器120的第一输入端。加法器120执行周期控制字PCW与控制信号Smc的加成处理，用以产生一差值信号SD。累加器130从加法器120接收差值信号SD，并将差值信号SD累加至一累加值信号Sacc(假设累加值信号Sacc为一K位信号，其中K为一正整数)，也就是说，执行累加值信号Sacc的累加处理，同时产生一进位信号CA。一般而言，当有进位发生时，进位信号CA会从逻辑“0”切换至逻辑“1”。不过累加器130可被设计以执行N位信号的进位处理，其中N为不大于K的一正整数，换句话说，对于K位累加值信号Sacc的信号进位处理，如同处理一N位累加值信号Sacc。

信号产生器140提供控制信号Smc至加法器120，用以根据累加器130所产生的进位信号CA执行一进位重置程序，其中控制信号Smc为对应于N位信号的基底进位数值2^N的一负数。举例而言，当进位信号CA从逻辑“0”切换至逻辑“1”时，信号产生器140会馈入数值为-2^N的控制信号Smc至加法器120，而当进位信号CA保持在逻辑“0”时，信号产生器140会馈入数值为零的控制信号Smc至加法器120。

延迟锁定回路150接收具有预设频率fref的一参考时钟脉冲CLKref，并根据参考时钟脉冲CLKref产生复数个具有相同频率但不同相位的时钟脉冲CK₀,CK₁…CK₂ ^N _-1，延迟锁定回路150的工作原理为现有技术，所以不再赘述。

多工器160耦合于累加器130及延迟锁定回路150，用以接收累加值信号Sacc当作一选择信号，并根据累加值信号Sacc从复数个时钟脉冲CK₀,CK₁…CK₂ ^N _-1选出一时钟脉冲作为输出时钟脉冲CLKout。模拟锁相回路170接收输出时钟脉冲CLKout，并据以产生倍频于输出时钟脉冲CLKout的一第二输出时钟脉冲CLKtwf，模拟锁相回路170的倍频处理也是现有技术，所以不再赘述。

图2为依本发明实施例的一频率合成器200的结构示意图。频率合成器200包含一周期控制字产生器210、一积分三角调变器(Delta-SigmaModulator)233、一除频器234、及一延迟线单元(Delay line Unit)250。

周期控制字产生器210用以提供一周期控制字PCW。积分三角调变器233可以有许多不同的设计结构，举例而言，在图2中，积分三角调变器233包含一加法器220、一累加器232、及一量化器(Quantizer)235。累加器232为现有技术，通常可由一加法器236及一1/Z元件237组合而成。除频器234执行一参考时钟脉冲CLKref的除频处理，用以产生一第一时钟脉冲CLKdiv，第一时钟脉冲CLKdiv的频率为参考时钟脉冲CLKref的频率的1/P或1/(P+1)，其中P为一正整数。第一时钟脉冲CLKdiv被馈入至积分三角调变器233及延迟线单元250。

加法器220用来将周期控制字PCW减去一第一控制信号Sm以产生一差值信号SD。加法器220的信号运算处理可以是逻辑补数加法处理，用以实质上执行信号差值运算处理。积分三角调变器233可产生一相位选择信号S，在此实施例中，相位选择信号S为一K位信号，其中K为一正整数。积分三角调变器233另可产生一进位信号CA。除频器234可根据进位信号CA执行参考时钟脉冲CLKref的除频处理，用以产生第一时钟脉冲CLKdiv，举例而言，当进位信号CA为逻辑“0”的信号时，将参考时钟脉冲CLKref的频率除以P以产生第一时钟脉冲CLKdiv，以及当进位信号CA为逻辑“1”的信号时，将参考时钟脉冲CLKref的频率除以P+1以产生第一时钟脉冲CLKdiv。因此，除频器234实质上为一P/P+1计数器，此P/P+1计数器可包含一涟波计数器，此涟波计数器可具有复数个串接正反器以执行参考时钟脉冲CLKref的P或P+1除频程序，涟波计数器为现有技术，所以不再赘述。

累加器232用来根据第一时钟脉冲CLKdiv执行相位选择信号S的累加处理，此累加处理以差值信号SD作为被累加的数值。延迟线单元250可根据相位选择信号S产生符合所需相位的输出时钟脉冲CLKout。量化器235耦合于累加器232以接收一累加值，量化器235可根据一预设信号值A以产生进位信号CA，举例而言，若预设信号值A为55，则当累加器232所输出的累加值达到55时，进位信号CA会被设为逻辑“1”。在执行进位程序时，第一控制信号Sm被设为预设信号值A，再利用加法器220将周期控制字PCW减去第一控制信号Sm以产生差值信号SD，在不执行进位程序的情况下，第一控制信号Sm被设为零。上述累加处理及进位程序周期性地重复进行。

预设信号值A为在执行进位程序时，所需的基底数值或临界数值。延迟线单元250可执行一校正程序以产生一第二控制信号SC，而预设信号值A即可根据第二控制信号SC而产生。在一实施例中，预设信号值A可被储存于一信号值设定元件240，并用以当作第一控制信号Sm。预设信号值A可为不大于2^K的数值，而被选择的基底数值并不限于数值2^N，其中N为不大于K的正整数。

图3为依本发明实施例的延迟线单元250的内部结构示意图。延迟线单元250包含一数字延迟线(Digital Delay Line)351、一延迟单元352、一内定延迟线(Dummy Delay Line)353、及一相位检测单元354。数字延迟线351接收第一时钟脉冲CLKdiv及相位选择信号S，用来根据相位选择信号S对第一时钟脉冲CLKdiv执行一延迟程序以产生输出时钟脉冲CLKout。

图4为图3的数字延迟线351的内部结构示意图。数字延迟线351包含复数个串接缓冲器Buf₀,Buf₁…Buf₂ ^K _-1、复数个电容C₁,C₂…C₂ ^K _-1、复数个开关SW₁,SW₂…SW₂ ^K _-1、及一开关控制单元410。所述的这些开关SW₁,SW₂…SW₂ ^K _-1分别串接于所述的这些电容C₁,C₂…C₂ ^K _-1。所述的这些电容C₁,C₂…C₂ ^K _-1的每一个电容另耦合于一参考电压Vref，参考电压Vref可以是接地电压或***供应电压。所述的这些开关SW₁,SW₂…SW₂ ^K _-1的每一个开关另耦接于相邻缓冲器的对应连接节点。开关控制单元410用以根据相位选择信号S控制所述的这些开关SW₁,SW₂…SW₂ ^K _-1的每一个开关的导通截止状态。

数字延迟线351所执行的延迟程序由所述的这些开关SW₁,SW₂…SW₂ ^K _-1的每一个开关的导通截止状态所控制。举例而言，当一开关SW_n导通时，对应于缓冲器Buf_n的延迟程序，就包含缓冲器Buf_n的内部延迟及电容C_n的充放电延迟。但当开关SW_n截止时，对应于缓冲器Buf_n的延迟程序，就只包含缓冲器Buf_n的内部延迟，而不包含电容C_n的充放电延迟。

在执行周期校正程序时，开关控制单元410会进行一开关控制程序，用以根据递增的相位选择信号S，从开关SW₁开始导通，依序导通其后的开关，直到完成周期校正程序。若相位选择信号S为K位信号时，则相位选择信号S可用来控制2^K个开关以执行周期校正程序的延迟控制处理。换句话说，K值越大，则可控制的开关数目也越多，可用以提供更高的控制解析度或更大的控制范围。此外，若所述的这些电容C₁,C₂…C₂ ^K _-1的电容值越小，则对应于开关导通状态的电容充放电延迟时间也越小，所以周期校正程序的延迟控制解析度也就越高。

延迟单元352接收第一时钟脉冲CLKdiv，并根据参考时钟脉冲CLKref执行第一时钟脉冲CLKdiv的延迟处理以产生一第二时钟脉冲CLK_2nd，第二时钟脉冲CLK_2nd为将第一时钟脉冲CLKdiv延迟参考时钟脉冲CLKref的一周期时间所产生的时钟脉冲。在一实施例中，延迟单元352可为一延迟D型正反器(D-Flip/Flop)，此延迟D型正反器包含一D输入端、一闩锁时钟脉冲输入端、及一输出端，其中D输入端用以接收第一时钟脉冲CLKdiv，闩锁时钟脉冲输入端用以接收参考时钟脉冲CLKref，输出端用以输出第二时钟脉冲CLK_2nd。

内定延迟线353接收第二时钟脉冲CLK_2nd，并执行第二时钟脉冲CLK_2nd的延迟处理以产生一第三时钟脉冲CLK_3rd。内定延迟线353的内部结构可同于图4所示的数字延迟线351的内部结构，在一实施例中，执行周期校正程序时，设置于内定延迟线353的所有开关可被预设为截止状态，也就是说，对应于内定延迟线353的延迟程序，就只包含内定延迟线353的所有缓冲器的内部延迟，而不包含电容充放电延迟。内定延迟线353的电路设计可以只包含复数个缓冲器，而不包含图4所示的其他元件，或只包含复数个缓冲器及至少一电容元件。

相位检测单元354接收输出时钟脉冲CLKout及第三时钟脉冲CLK_3rd，并根据输出时钟脉冲CLKout及第三时钟脉冲CLK_3rd的相位关系以产生第二控制信号SC。在一实施例中，相位检测单元354可为一延迟D型正反器，此延迟D型正反器包含一D输入端、一闩锁时钟脉冲输入端、及一输出端，其中D输入端用以接收输出时钟脉冲CLKout，闩锁时钟脉冲输入端用以接收第三时钟脉冲CLK_3rd，输出端用以输出第二控制信号SC，所以相位检测单元354可根据第三时钟脉冲CLK_3rd的升缘以闩锁输出时钟脉冲CLKout而产生第二控制信号SC。

如图3及图4所示，对应于输出时钟脉冲CLKout的延迟来自于数字延迟线351基于所述的这些缓冲器Buf₀,Buf₁…Buf₂ ^K _-1的内部延迟与对应于导通开关的复数个电容的充放电延迟。对应于第三时钟脉冲CLK_3rd的延迟来自于内定延迟线353基于所述的这些缓冲器Buf₀,Buf₁…Buf₂ ^K _-1的内部延迟与延迟单元352基于参考时钟脉冲CLKref的一周期延迟。第三时钟脉冲CLK_3rd的升缘可闩锁输出时钟脉冲CLKout的高准位以产生具逻辑“1”的第二控制信号SC。

基于上述可知，当数字延迟线351的所有开关SW₁,SW₂…SW₂ ^K _-1均截止时，输出时钟脉冲CLKout与第三时钟脉冲CLK_3rd的延迟差值刚好等于参考时钟脉冲CLKref的一周期时间。因此，若控制所述的这些开关SW₁,SW₂…SW₂ ^K _-1的导通截止状态，使输出时钟脉冲CLKout的延迟多出参考时钟脉冲CLKref的一周期时间，则输出时钟脉冲CLKout的延迟就会等于第三时钟脉冲CLK_3rd的延迟，即输出时钟脉冲CLKout与第三时钟脉冲CLK_3rd就会同相。

所以，当数字延迟线351的所述的这些开关SW₁,SW₂…SW₂ ^K _-1，从开关SW₁开始导通，依序导通其后的开关时，输出时钟脉冲CLKout与第三时钟脉冲CLK_3rd的相位差就会逐渐缩小。当输出时钟脉冲CLKout与第三时钟脉冲CLK_3rd的相位差缩小到零时，第三时钟脉冲CLK_3rd的升缘就会闩锁到输出时钟脉冲CLKout的低准位，相位检测单元354因而输出具逻辑“0”的第二控制信号SC，换句话说，相位检测单元354输出的第二控制信号SC切换为一补数信号，如此就完成全数字式周期校正程序。

若td表示数字延迟线351因一开关导通所导致的额外电容充放电延迟时间，T表示参考时钟脉冲CLKref的一周期时间，则由关系式T=A*td，可得到一数值A，此数值A实质上即为导通开关的数目，换句话说，当A个开关导通时，因电容充放电所导致的额外延迟时间A*td实质上就等于周期时间T。此数值A即可作为在执行进位程序时所需的一基底数值。当频率合成器200因操作温度变化而导致工作特性漂移时，可根据上述程序以产生一新的数值A，作为累加器232的新基底数值，用以补偿因温度变化造成的特性漂移。

此外，第二控制信号SC也可用以执行输出时钟脉冲CLKout的周期微调处理，即当频率合成器200因元件老化、温度变化或其他因素导致工作特性漂移，使执行周期校正程序所需的延迟操作偏离正常操作状况时，由于延迟线单元250执行闩锁操作以产生第二控制信号SC的闩锁时间偏离正常闩锁时间，使信号值设定元件240执行进位操作以产生第一控制信号Sm的时间控制也会偏离正常运作状况，在此种状况下，周期控制字产生器210就可根据第二控制信号SC调整周期控制字PCW的数值，用以补偿工作特性漂移而产生稳定的输出时钟脉冲CLKout。

举例而言，若Tdesirable表示输出时钟脉冲CLKout的期望周期，Tvariation表示输出时钟脉冲CLKout因工作特性漂移而导致的误差周期，则在第二控制信号SC切换为补数信号时，周期控制字产生器210可计算误差周期Tvariation对期望周期Tdesirable的一比值R，并将周期控制字PCW除以此比值R，用以补偿输出时钟脉冲CLKout的周期误差，使输出时钟脉冲CLKout的周期从误差周期Tvariation恢复为期望周期Tdesirable。

依本发明的全数字频率合成器200可被应用来设计一全数字工作周期校正电路，用以将工作周期非50%的时钟脉冲校正为工作周期50%的时钟脉冲。频率合成器200可被简单地变更以输出一第一辅助时钟脉冲CLK₀及一第二辅助时钟脉冲CLK₁₈₀，第一辅助时钟脉冲CLK₀为当周期控制字PCW为零时所输出的时钟脉冲，第二辅助时钟脉冲CLK₁₈₀为当周期控制字PCW为半预设信号值时所输出的时钟脉冲，即第二辅助时钟脉冲CLK₁₈₀和第一辅助时钟脉冲CLK₀的相位差为180度。

图5为应用本发明频率合成器200以设计全数字工作周期校正电路的第一辅助电路500的方块示意图。第一辅助电路500包含一第一升缘检测器510、一第二升缘检测器520、及一第一触变电路530。第一升缘检测器510接收第一辅助时钟脉冲CLK₀，并根据第一辅助时钟脉冲CLK₀的升缘产生一第一触发信号St1。第二升缘检测器520接收第二辅助时钟脉冲CLK₁₈₀，并根据第二辅助时钟脉冲CLK₁₈₀的升缘产生一第二触发信号St2。第一触变电路530接收第一触发信号St1及第二触发信号St2，并根据第一触发信号St1及第二触发信号St2产生一第四时钟脉冲CLK_4th。当第一触变电路530接收到第一触发信号St1的一脉波时，将第四时钟脉冲CLK_4th从逻辑“0”切换至逻辑“1”，当第一触变电路530接收到第二触发信号St2的一脉波时，将第四时钟脉冲CLK_4th从逻辑“1”切换至逻辑“0”。

第一升缘检测器510及第二升缘检测器520的电路设计可根据下述的简单逻辑电路完成。升缘检测器可包含一2输入与门(AND Gate)与一反相门(NOT Gate)，升缘检测器的输入时钟脉冲同时馈送至反相门的输入端及2输入与门的一输入端，反相门的输出端耦接至2输入与门的另一输入端，2输入与门的输出端即用以输出对应于输入时钟脉冲的升缘的脉波。上述升缘检测器为现有技术，所以不再赘述。

图6为图5的第一触变电路530的内部电路示意图。第一触变电路530包含一触变T型正反器610、一2输入或门(OR Gate)620、一第一2输入与门630、及一第二2输入与门640。触变T型正反器610包含一T输入端、一闩锁时钟脉冲输入端、一第一输出端Q、及一第二输出端

T输入端耦合于供应电压V_DD，第一输出端Q用以输出第四时钟脉冲CLK_4th，第二输出端Qbar用以输出第四时钟脉冲CLK_4th的补数逻辑信号。触变T型正反器610在触发脉波输入至闩锁时钟脉冲输入端时，将第一输出端Q及第二输出端Qbar输出的逻辑信号切换为反相的逻辑信号。

当第四时钟脉冲CLK_4th保持在逻辑“0”时，即第一输出端Q输出逻辑“0”，而第二输出端Qbar输出逻辑“1”，此时因第一输出端Q所输出的逻辑“0”被馈送至第二2输入与门640的一输入端，所以输入至第二2输入与门640的另一输入端的第二触发信号St2就被除能，又因第二输出端Qbar所输出的逻辑“1”被馈送至第一2输入与门630的一输入端，所以输入至第一2输入与门630的另一输入端的第一触发信号St1就被致能。在此种状况下，第一触发信号St1可经由第一2输入与门630及2输入或门620而输入至触变T型正反器610的闩锁时钟脉冲输入端，即触变T型正反器610受控于第一触发信号St1。当第一触发信号St1输入一脉波时，第一输出端Q的输出会切换为逻辑“1”，第二输出端Qbar的输出会切换为逻辑“0”，即第四时钟脉冲CLK_4th的逻辑信号会切换为逻辑“1”。

当第四时钟脉冲CLK_4th保持在逻辑“1”时，即第一输出端Q输出逻辑“1”，而第二输出端Qbar输出逻辑“0”，此时因第一输出端Q所输出的逻辑“1”被馈送至第二2输入与门640的一输入端，所以输入至第二2输入与门640的另一输入端的第二触发信号St2就被致能，又因第二输出端Qbar所输出的逻辑“0”被馈送至第一2输入与门630的一输入端，所以输入至第一2输入与门630的另一输入端的第一触发信号St1就被除能。在此种状况下，第二触发信号St2可经由第二2输入与门640及2输入或门620而输入至触变T型正反器610的闩锁时钟脉冲输入端，即触变T型正反器610受控于第二触发信号St2。当第二触发信号St2输入一脉波时，第一输出端Q的输出会切换为逻辑“0”，第二输出端Qbar的输出会切换为逻辑“1”，即第四时钟脉冲CLK_4th的逻辑信号会切换为逻辑“0”。

基于上述可知，第一触发信号St1的脉波用以将第四时钟脉冲CLK_4th的逻辑信号，从逻辑“0”切换为逻辑“1”，第二触发信号St2的脉波用以将第四时钟脉冲CLK_4th的逻辑信号，从逻辑“1”切换为逻辑“0”。由于第一辅助时钟脉冲CLK₀的升缘与第二辅助时钟脉冲CLK₁₈₀的升缘的时间差刚好为第一辅助时钟脉冲CLK₀的周期的一半，所以第一触发信号St1的脉波与第二触发信号St2的脉波的时间差也刚好为第一辅助时钟脉冲CLK₀的周期的一半。

图7为应用本发明频率合成器200设计的全数字工作周期校正电路的工作相关信号时序图，其中横轴为时间轴。在图7中，由上往下的信号分别为第一辅助时钟脉冲CLK₀、第一触发信号St1、第二辅助时钟脉冲CLK₁₈₀、第二触发信号St2、及第四时钟脉冲CLK_4th。如图7所示，第一触发信号St1为一系列的向上箭头符号所表示的脉冲序列，第一触发信号St1的每一脉冲分别对应到第一辅助时钟脉冲CLK₀的每一升缘。又如图7所示，第二触发信号St2也为一系列的向上箭头符号所表示的脉冲序列，第二触发信号St2的每一脉冲分别对应到第二辅助时钟脉冲CLK₁₈₀的每一升缘。当第一触发信号St1发生一脉冲时，第四时钟脉冲CLK_4th的逻辑信号从逻辑“0”切换为逻辑“1”，当第二触发信号St2发生一脉冲时，第四时钟脉冲CLK_4th的逻辑信号从逻辑“1”切换为逻辑“0”。很显然地，第四时钟脉冲CLK_4th为具工作周期刚好为50%的时钟脉冲，也就是说，本发明全数字频率合成器200可被应用来设计全数字工作周期校正电路，用以产生工作周期刚好为50%的时钟脉冲。

在根据上述而为熟悉相关技术者可简单地据以变更的另一实施例中，第一辅助电路500的第一升缘检测器510及第二升缘检测器520可被省略，即第一辅助时钟脉冲CLK₀与第二辅助时钟脉冲CLK₁₈₀均直接馈入至第一触变电路530，所以当第一触变电路530检测到第一辅助时钟脉冲CLK₀的升缘时，即将第四时钟脉冲CLK_4th的逻辑信号从逻辑“0”切换为逻辑“1”，而当第一触变电路530检测到第二辅助时钟脉冲CLK₁₈₀的升缘时，即将第四时钟脉冲CLK_4th的逻辑信号从逻辑“1”切换为逻辑“0”。

依本发明的全数字频率合成器200亦可被应用来设计一全数字倍频电路，用以执行时钟脉冲的倍频处理。频率合成器200可被简单地变更以输出一第一辅助时钟脉冲CLK₀、一第二辅助时钟脉冲CLK₁₈₀、一第三辅助时钟脉冲CLK₉₀、及一第四辅助时钟脉冲CLK₂₇₀，第一辅助时钟脉冲CLK₀为当周期控制字PCW为零时所输出的时钟脉冲，第二辅助时钟脉冲CLK₁₈₀为当周期控制字PCW为半预设信号值时所输出的时钟脉冲，第三辅助时钟脉冲CLK₉₀为当周期控制字PCW为1/4预设信号值时所输出的时钟脉冲，第四辅助时钟脉冲CLK₂₇₀为当周期控制字PCW为3/4预设信号值时所输出的时钟脉冲。在此种状况下，第二辅助时钟脉冲CLK₁₈₀和第一辅助时钟脉冲CLK₀的相位差为180度，第三辅助时钟脉冲CLK₉₀和第一辅助时钟脉冲CLK₀的相位差为90度，第四辅助时钟脉冲CLK₂₇₀和第一辅助时钟脉冲CLK₀的相位差为270度。

图8为应用本发明频率合成器200以设计全数字倍频电路的第二辅助电路800的方块示意图。第二辅助电路800包含一第一升缘检测器810、一第二升缘检测器820、一第三升缘检测器830、一第四升缘检测器840、及一第二触变电路850。第一升缘检测器810接收第一辅助时钟脉冲CLK₀，并根据第一辅助时钟脉冲CLK₀的升缘产生一第一触发信号St1。第二升缘检测器820接收第二辅助时钟脉冲CLK₁₈₀，并根据第二辅助时钟脉冲CLK₁₈₀的升缘产生一第二触发信号St2。第三升缘检测器830接收第三辅助时钟脉冲CLK₉₀，并根据第三辅助时钟脉冲CLK₉₀的升缘产生一第三触发信号St3。第四升缘检测器840接收第四辅助时钟脉冲CLK₂₇₀，并根据第四辅助时钟脉冲CLK₂₇₀的升缘产生一第四触发信号St4。

第二触变电路850接收第一触发信号St1、第二触发信号St2、第三触发信号St3、及第四触发信号St4，并根据第一至第四触发信号St1-St4产生一第五时钟脉冲CLK_5th。当第二触变电路850接收到第一触发信号St1或第二触发信号St2的一脉冲时，将第五时钟脉冲CLK_5th的逻辑信号从逻辑“0”切换为逻辑“1”。当第二触变电路850接收到第三触发信号St3或第四触发信号St4的一脉冲时，将第五时钟脉冲CLK_5th的逻辑信号从逻辑“1”切换为逻辑“0”。第一至第四升缘检测器810-840的电路设计可同于前述第一升缘检测器510及第二升缘检测器520的电路设计，所以不再赘述。

图9为图8的第二触变电路850的内部电路示意图。第二触变电路850包含一触变T型正反器910、一4输入或门920、一第一2输入与门930、一第二2输入与门940、一第三2输入与门950、及一第四2输入与门960。触变T型正反器910包含一T输入端、一闩锁时钟脉冲输入端、一第一输出端Q、及一第二输出端Qbar，T输入端耦合于供应电压V_DD，第一输出端Q用以输出第五时钟脉冲CLK_5th，第二输出端Qbar用以输出第五时钟脉冲CLK_5th的补数逻辑信号。触变T型正反器910在触发脉波输入至闩锁时钟脉冲输入端时，将第一输出端Q及第二输出端Qbar输出的逻辑信号切换为反相的逻辑信号。

当第五时钟脉冲CLK_5th保持在逻辑“0”时，即第一输出端Q输出逻辑“0”，而第二输出端Qbar输出逻辑“1”，此时因第一输出端Q所输出的逻辑“0”被馈送至第三2输入与门950的一输入端及第四2输入与门960的一输入端，所以输入至第三2输入与门950的另一输入端的第三触发信号St3就被除能，且输入至第四2输入与门960的另一输入端的第四触发信号St4也被除能，又因第二输出端Qbar所输出的逻辑“1”被馈送至第一2输入与门930的一输入端及第二2输入与门940的一输入端，所以输入至第一2输入与门930的另一输入端的第一触发信号St1就被致能，且输入至第二2输入与门940的另一输入端的第二触发信号St2也被致能。在此种状况下，第一触发信号St1可经由第一2输入与门930及4输入或门920而输入至触变T型正反器910的闩锁时钟脉冲输入端，且第二触发信号St2可经由第二2输入与门940及4输入或门920而输入至触变T型正反器910的闩锁时钟脉冲输入端，即触变T型正反器910受控于第一触发信号St1及第二触发信号St2。当第一触发信号St1或第二触发信号St2输入一脉波时，第一输出端Q的输出会切换为逻辑“1”，第二输出端Qbar的输出会切换为逻辑“0”，即第五时钟脉冲CLK_5th的逻辑信号会切换为逻辑“1”。

当第五时钟脉冲CLK_5th保持在逻辑“1”时，即第一输出端Q输出逻辑“1”，而第二输出端Qbar输出逻辑“0”，此时因第一输出端Q所输出的逻辑“1”被馈送至第三2输入与门950的一输入端及第四2输入与门960的一输入端，所以输入至第三2输入与门950的另一输入端的第三触发信号St3就被致能，且输入至第四2输入与门960的另一输入端的第四触发信号St4也被致能，又因第二输出端Qbar所输出的逻辑“0”被馈送至第一2输入与门930的一输入端及第二2输入与门940的一输入端，所以输入至第一2输入与门930的另一输入端的第一触发信号St1就被除能，且输入至第二2输入与门940的另一输入端的第二触发信号St2也被除能。在此种状况下，第三触发信号St3可经由第三2输入与门950及4输入或门920而输入至触变T型正反器910的闩锁时钟脉冲输入端，且第四触发信号St4可经由第四2输入与门960及4输入或门920而输入至触变T型正反器910的闩锁时钟脉冲输入端，即触变T型正反器910受控于第三触发信号St3及第四触发信号St4。当第三触发信号St3或第四触发信号St4输入一脉波时，第一输出端Q的输出会切换为逻辑“0”，第二输出端Qbar的输出会切换为逻辑“1”，即第五时钟脉冲CLK_5th的逻辑信号会切换为逻辑“0”。

基于上述可知，第一触发信号St1及第二触发信号St2的脉波用以将第五时钟脉冲CLK_5th的逻辑信号，从逻辑“0”切换为逻辑“1”。第三触发信号St3及第四触发信号St4的脉波用以将第五时钟脉冲CLK_5th的逻辑信号，从逻辑“1”切换为逻辑“0”。由于第二辅助时钟脉冲CLK₁₈₀的升缘与第一辅助时钟脉冲CLK₀的升缘的时间差刚好为第一辅助时钟脉冲CLK₀的周期的一半，所以第二触发信号St2的脉波与第一触发信号St1的脉波的时间差也刚好为第一辅助时钟脉冲CLK₀的周期的一半。由于第三辅助时钟脉冲CLK₉₀的升缘与第一辅助时钟脉冲CLK₀的升缘的时间差刚好为第一辅助时钟脉冲CLK₀的周期的1/4，所以第三触发信号St3的脉波与第一触发信号St1的脉波的时间差也刚好为第一辅助时钟脉冲CLK₀的周期的1/4。由于第四辅助时钟脉冲CLK₂₇₀的升缘与第一辅助时钟脉冲CLK₀的升缘的时间差刚好为第一辅助时钟脉冲CLK₀的周期的3/4，所以第四触发信号St4的脉波与第一触发信号St1的脉波的时间差也刚好为第一辅助时钟脉冲CLK₀的周期的3/4。

图10为应用本发明频率合成器200设计的全数字倍频电路的工作相关信号时序图，其中横轴为时间轴。在图10中，由上往下的信号分别为第一辅助时钟脉冲CLK₀、第一触发信号St1、第二辅助时钟脉冲CLK₁₈₀、第二触发信号St2、第三辅助时钟脉冲CLK₉₀、第三触发信号St3、第四辅助时钟脉冲CLK₂₇₀、第四触发信号St4、及第五时钟脉冲CLK_5th。如图10所示，第一触发信号St1为一系列的向上箭头符号所表示的脉冲序列，第一触发信号St1的每一脉冲分别对应到第一辅助时钟脉冲CLK₀的每一升缘。又如图10所示，第二触发信号St2也为一系列的向上箭头符号所表示的脉冲序列，第二触发信号St2的每一脉冲分别对应到第二辅助时钟脉冲CLK₁₈₀的每一升缘。又如图10所示，第三触发信号St3也为一系列的向上箭头符号所表示的脉冲序列，第三触发信号St3的每一脉冲分别对应到第三辅助时钟脉冲CLK₉₀的每一升缘。又如图10所示，第四触发信号St4也为一系列的向上箭头符号所表示的脉冲序列，第四触发信号St4的每一脉冲分别对应到第四辅助时钟脉冲CLK₂₇₀的每一升缘。

当第一触发信号St1或第二触发信号St2发生一脉冲时，第五时钟脉冲CLK_5th的逻辑信号从逻辑“0”切换为逻辑“1”，当第三触发信号St3或第四触发信号St4发生一脉冲时，第五时钟脉冲CLK_5th的逻辑信号从逻辑“1”切换为逻辑“0”。很显然地，第五时钟脉冲CLK_5th的频率为第一辅助时钟脉冲CLK₀的频率的二倍，也就是说，本发明全数字频率合成器200可被应用来设计全数字倍频电路，用以产生倍频的时钟脉冲。

在根据上述而为熟悉相关技术者可简单地据以变更的另一实施例中，第二辅助电路800的第一至第四升缘检测器810-840可被省略，即第一辅助时钟脉冲CLK₀、第二辅助时钟脉冲CLK₁₈₀、第三辅助时钟脉冲CLK₉₀、及第四辅助时钟脉冲CLK₂₇₀均直接馈入至第二触变电路850，所以当第二触变电路850检测到第一辅助时钟脉冲CLK₀或第二辅助时钟脉冲CLK₁₈₀的升缘时，即将第五时钟脉冲CLK_5th的逻辑信号从逻辑“0”切换为逻辑“1”，而当第二触变电路850检测到第三辅助时钟脉冲CLK₉₀或第四辅助时钟脉冲CLK₂₇₀的升缘时，即将第五时钟脉冲CLK_5th的逻辑信号从逻辑“1”切换为逻辑“0”。

由上述可知，依本发明实施例的全数字频率合成器200可用来提供全数字***设计的时钟脉冲产生电路，使时钟脉冲产生电路具有高噪声耐受度、高装置耐用度、及低功率消耗的特性，此外，全数字频率合成器200可以利用电阻晶体管逻辑设计技术达成，因此可提高生产良品率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何具有本发明所属技术领域的通常知识者，在不脱离本发明的精神和范围内，当可作各种更动与润饰，因此本发明的保护范围当以权利要求书所界定的为准。

Claims (20)

1.一种基于数字延迟线的频率合成器，其特征在于，所述的频率合成器包含： 

一积分三角调变器，用以接收一周期控制字，并根据一基底数值执行一进位程序用以产生一第一控制信号，并依据所述的第一控制信号与所述的周期控制字产生一相位选择信号；以及 

一延迟线单元，包括一数字延迟线、一延迟单元、一内定延迟线以及一相位检测单元；所述的数字延迟线用以接收一第二时钟脉冲，并根据所述的相位选择信号产生一输出时钟脉冲；所述的延迟单元用以接收所述的第二时钟脉冲和一第一时钟脉冲，并产生一第二延迟时钟脉冲；所述的内定延迟线用以接收所述的第二延迟时钟脉冲，并产生一第三时钟脉冲；所述的相位检测单元用以接收所述的输出时钟脉冲及所述的第三时钟脉冲，并根据所述的输出时钟脉冲与所述的第三时钟脉冲产生第二控制信号，其中当所述的数字延迟线的所有开关为截止时，所述的输出时钟脉冲和所述的第三时钟脉冲的延迟差值为所述的第一时钟脉冲的一周期时间； 

其中，所述第一时钟脉冲的所述周期时间与所述的延迟线单元的一最小延迟时间存在一时间长度倍数关系，所述最小延迟时间为所述数字延迟线因开关导通所导致的额外电容充放电延迟时间，所述的基底数值由所述的时间长度倍数关系所决定。 

2.如权利要求1所述的频率合成器，其特征在于，所述的频率合成器另包含： 

一周期控制字产生器，用以依据所述的第二控制信号产生所述的周期控制字。 

3.如权利要求2所述的频率合成器，其特征在于，其中所述的积分三角调变器包含： 

一加法器，用来执行所述的周期控制字与所述的第一控制信号的加成处 理以产生一差值信号；以及 

一信号值设定元件，用以根据一进位信号产生所述的第一控制信号； 

其中所述的积分三角调变器根据所述的差值信号以产生所述的进位信号。 

4.如权利要求3所述的频率合成器，其特征在于，所述的频率合成器另包含： 

一除频器，用来执行一第一时钟脉冲的除频处理以产生所述的第二时钟脉冲，所述的第二时钟脉冲被馈入至所述的延迟线单元。 

5.如权利要求4所述的频率合成器，其特征在于，其中所述的延迟线单元根据所述的除频器所产生的所述的第二时钟脉冲及所述的积分三角调变器所产生的所述的相位选择信号，产生所述的输出时钟脉冲及一第二控制信号。 

6.如权利要求5所述的频率合成器，其特征在于，其中所述的信号值设定元件接收所述的进位信号及所述的第二控制信号，并提供所述的第一控制信号至所述的加法器。 

7.如权利要求1所述的频率合成器，其特征在于，其中所述的延迟单元包含一延迟D型正反器，所述的延迟D型正反器包含： 

一D输入端，用以接收所述的第二时钟脉冲； 

一闩锁时钟脉冲输入端，用以接收所述的第一时钟脉冲；以及 

一输出端，用以输出所述的第二延迟时钟脉冲； 

其中所述的延迟D型正反器根据所述的第一时钟脉冲闩锁所述的第二时钟脉冲以产生所述的第二延迟时钟脉冲。 

8.如权利要求1所述的频率合成器，其特征在于，其中所述的相位检测单元包含一延迟D型正反器，所述的延迟D型正反器包含： 

一D输入端，用以接收所述的输出时钟脉冲； 

一闩锁时钟脉冲输入端，用以接收所述的第三时钟脉冲；以及 

一输出端，用以输出所述的第二控制信号； 

其中所述的延迟D型正反器根据所述的第三时钟脉冲闩锁所述的输出时钟脉冲以产生所述的第二控制信号。 

9.如权利要求6所述的频率合成器，其特征在于，其中所述的积分三角调变器另包含： 

一累加器，用以接收所述的加法器所产生的所述的差值信号，并产生所述的相位选择信号及所述的进位信号。 

10.如权利要求9所述的频率合成器，其特征在于，其中所述的除频器为一P/P+1计数器，所述的P/P+1计数器接收所述的第一时钟脉冲及所述的进位信号，所述的P/P+1计数器根据所述的进位信号将所述的第一时钟脉冲的频率除以P或P+1，所述的P/P+1计数器包含一涟波计数器，所述的涟波计数器具有复数个串接正反器以执行所述的第一时钟脉冲的P或P+1除频程序。 

11.如权利要求10所述的频率合成器，其特征在于，其中当所述的进位信号为逻辑“0”的信号时，将所述的第一时钟脉冲的频率除以P以产生所述的第二时钟脉冲，以及当所述的进位信号为逻辑“1”的信号时，将所述的第一时钟脉冲的频率除以P+1以产生所述的第二时钟脉冲。 

12.如权利要求6所述的频率合成器，其特征在于，其中所述的周期控制字产生器接收所述的第二控制信号，并根据所述的第二控制信号以调整所述的周期控制字的数值。 

13.如权利要求6所述的频率合成器，其特征在于，所述的频率合成器另包含： 

一第一辅助输出端，用以输出一第一辅助时钟脉冲，所述的第一辅助时钟脉冲为对应于所述的周期控制字为零的一输出时钟脉冲； 

一第二辅助输出端，用以输出一第二辅助时钟脉冲，所述的第二辅助时钟脉冲为对应于所述的周期控制字为一半预设信号值的一输出时钟脉冲； 

一第一升缘检测器，用来检测所述的第一辅助时钟脉冲的升缘以产生一第一触发信号； 

一第二升缘检测器，用来检测所述的第二辅助时钟脉冲的升缘以产生一第二触发信号；以及 

一触变电路，用以接收所述的第一触发信号及所述的第二触发信号，并根据所述的第一触发信号及所述的第二触发信号产生工作周期为50%的一第四时钟脉冲； 

其中当所述的触变电路接收所述的第一触发信号的一脉冲时，所述的第四时钟脉冲切换为逻辑“1”的信号，以及当所述的触变电路接收所述的第二触发信号的一脉冲时，所述的第四时钟脉冲切换为逻辑“0”的信号。 

14.如权利要求6所述的频率合成器，其特征在于，所述的频率合成器另包含： 

一第一辅助输出端，用以输出一第一辅助时钟脉冲，所述的第一辅助时钟脉冲为对应于所述的周期控制字为零的一输出时钟脉冲； 

一第二辅助输出端，用以输出一第二辅助时钟脉冲，所述的第二辅助时钟脉冲为对应于所述的周期控制字为一半预设信号值的一输出时钟脉冲；以及 

一触变电路，用以接收所述的第一辅助时钟脉冲及所述的第二辅助时钟脉冲，并根据所述的第一辅助时钟脉冲及所述的第二辅助时钟脉冲产生工作周期为50%的一第四时钟脉冲； 

其中当所述的触变电路检测到所述的第一辅助时钟脉冲的升缘时，所述的第四时钟脉冲切换为逻辑“1”的信号，以及当所述的触变电路检测到所述的第二辅助时钟脉冲的升缘时，所述的第四时钟脉冲切换为逻辑“0”的信号。 

15.如权利要求1所述的频率合成器，其特征在于， 

所述的周期控制字可被调整以补偿因温度变化所导致所述的延迟线单元的延迟时间变化。 

16.如权利要求15所述的频率合成器，其特征在于，所述的频率合成器另包含： 

一周期控制字产生器，用以产生所述的周期控制字。 

17.如权利要求15所述的频率合成器，其特征在于，其中所述的积分三角调变器包含： 

一加法器，用来执行所述的周期控制字与所述的第一控制信号的加成处理以产生一差值信号；以及 

一信号值设定元件，用以根据一进位信号产生所述的第一控制信号； 

其中所述的积分三角调变器根据所述的差值信号以产生所述的进位信号。 

18.如权利要求17所述的频率合成器，其特征在于，所述的频率合成器另包含： 

一除频器，用来执行一第一时钟脉冲的除频处理以产生一第二时钟脉冲，所述的第二时钟脉冲被馈入至所述的延迟线单元。 

19.一种补偿一频率合成器的温度变化的方法，其特征在于，所述的方法包含： 

经由所述的频率合成器的一积分三角调变器接收一周期控制字，并根据一基底数值执行一进位程序用以产生一第一控制信号，并依据所述的第一控制信号与所述的周期控制字产生一相位选择信号； 

经由所述的频率合成器的一延迟线单元的一数字延迟线接收一第二时钟脉冲，并根据所述的相位选择信号产生一输出时钟脉冲； 

经由所述的延迟线单元的一延迟单元接收所述的第二时钟脉冲和一第一时钟脉冲，并产生一第二延迟时钟脉冲； 

经由所述的延迟线单元的一内定延迟线接收所述的第二延迟时钟脉冲，并产生一第三时钟脉冲； 

经由所述的延迟线单元的相位检测单元接收所述的输出时钟脉冲及所述的第三时钟脉冲，并根据所述的输出时钟脉冲与所述的第三时钟脉冲产生所述的第二控制信号，其中当所述的数字延迟线的所有开关为截止时，所述的 输出时钟脉冲和所述的第三时钟脉冲的延迟差值为所述的第一时钟脉冲的一周期时间； 

取得所述的第一时钟脉冲的所述周期时间与所述的延迟线单元的一最小延迟时间的一时间长度倍数关系，所述最小延迟时间为所述数字延迟线因开关导通所导致的额外电容充放电延迟时间；以及 

根据所述的时间长度倍数关系以决定所述基底数值。 

20.如权利要求19所述的方法，其特征在于，进一步包含： 

根据所述的第二控制信号决定所述的周期控制字。 

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