CN101233575A - 存储器的控制方法、存储*** - Google Patents

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Abstract

本发明提供一种存储器的控制方法、存储***。其谋求在可进行单写入的存储器中缩短访问循环时间并提高数据输入输出(I/O)的数据传输率。本发明的存储器包括：将从地址输入端输入的读地址和写地址锁存的锁存电路、选择已由锁存电路锁存的读地址和写地址的任何一个作为访问地址的地址选择电路、锁存从存储单元阵列读出的读数据的读锁存电路、将从数据输入输出端输入的写数据锁存的写锁存电路、以及接收从指令输入端输入的指令并控制由地址选择电路选择的访问地址的控制电路，还设有用于控制将已由写锁存电路锁存的写数据写入被激活的存储单元的定时的控制电路。

Description

存储器的控制方法、存储***
技术领域
本发明一般涉及存储器体系结构(memory architecture)，更具体地说涉及用于改善存储器的循环时间和数据输入输出(I/O)的数据传输率的存储***及其控制方法。
背景技术
将DRAM用作基本结构的PSRAM在移动电话等要求低电流消耗和大容量(32Mb-128Mb)的设备中，正在取代现有的SRAM而越来越被广泛使用。在PSRAM中，当然应降低待机时和激活(工作)时的电流消耗，除此而外，随着所使用设备的功能和性能的提高，近来高速化也成为重要的项目。例如，在SRAM对应接口的非同步方式中，开始引入循环时间为15ns-20ns的页式(page mode)，进而以进一步高速化为目标，一般已开始采用像SDRAM那样的同步方式。在该同步方式中，采用8或16字的成组模式(burst mode：脉冲串式)的写入和读出按75MHz至100MHz以上的时钟脉冲进行。
另一方面，根据使用设备的要求，写入除成组模式以外还有一种只写入一个字的单写入(single write)模式。通过可编程的模式寄存器等的切换，可以根据设备的工作来选择成组写入和单写入中的任何一种。单写入模式只写入一个字，因此其工作基本上不适于高速化。由于读出时只用高速的8或16字的成组模式，所以与该成组读出(burst read)相比单写入的速度相当低。
而且，更重要的一点是，一旦进入单写入模式后，在与读出模式的切换中有时会产生很大的时间损耗。因此，存储器的包含单写入的访问循环时间将变得很长。而且，即使特意地使用字数长的成组读出而高速化，但当与单写入组合时，数据输入输出上的平均数据传输率，也远小于由时钟频率和数据总线宽度的乘积决定的最大数据传输率(理论值)。
图1是表示现有的典型的同步方式PSRAM的读写工作的概要的示意图。在图1中，假定读等待时间(Read Latency)为5个时钟脉冲、写等待时间(Write Latency)为4个时钟脉冲。CLK为时钟脉冲，CMD为访问指令的信号。CMD-R为读指令，CMD-W为写指令。在CMD的低电平开始读出或写入的工作。ATC为阵列时间常数(ArrayTime Constant)的缩写，意味着与CMD的时钟脉冲同时取入的地址的译码以后的字线的电位上升、读出放大器的接通(驱动)、重写、字线的断开、读出放大器的断开、直到位线的预充电的一系列的存储阵列的激活过程。Data I/O表示数据输入输出端。
另外，在图1中虽未记载，但此外还有一个写使能(Write Enable：WE)信号，如果在CMD为低电平时同时WE为高电平则开始读出工作、如果WE为低电平则开始写入工作。另外，在图1中也没有记载地址，但也与CMD的时钟脉冲同时取入地址，并对由该地址指定的单元进行访问。最初的CMD-R1是读出，同时取入的地址通过地址总线后被译码。然后，将阵列激活，并使8字的成组数据在从CMD-R1起第五个时钟脉冲后出现在Data I/O(符号2)。
在图1中，假定数据的读出为成组读出的预取(Prefetch)方式。在读出放大器变为接通后，将每个I/O为8个字的成组数据通过位开关(未图示)从存储单元取出暂时保存在***电路的锁存电路(未图示)内。因此，由于存储阵列在预取了数据后可以立即进行预充电，ATC可以在相当短的时间内完成。在典型的PSRAM中，在从成组读出的最后的数据起的第二个时钟脉冲输入下一个访问指令。在图1中，在该时刻***作为单写入的写入的CMD-W1。从CMD-W1起经过与读出相同的时间后，存储阵列在ATC-W1的期间被激活。在从CMD-W1起的第四个时钟脉冲进入Data I/O的写数据被写入存储单元(符号4)。
之后，图1示出反复进行同样的读出和写入的工作，虽然Data I/O在成组时连续地使用着数据，但通过读出和写入之间的切换可以使数据间断。1组的读出和写入(单写入)所需的一次循环为21个时钟脉冲，但Data I/O仅使用9个时钟脉冲。因此，该Data I/O的使用率仅为43％(9/21)。所以，循环中的在Data I/O上的平均数据传输率也仅为理论最大值的43％。这样，在通常的PSRAM中，在包含单写入模式的读出和写入的工作中，使数据传输率大幅度地降低。
作为相关的先行技术文献，例如有日本的专利第3362775号公报。在该公报中，公开了一种用于改善DRAM的数据传输率的技术。但是，该公报中所公开的发明，以读出和写入为同一成组长度且低地址变化时的成组访问为对象，不能改善包含单写入的多种访问循环中的循环时间和数据传输率。
专利文献1：专利第3362775号公报。
发明内容
本发明的目的是，谋求在可进行单写入的存储器中缩短访问循环时间和提高数据输入输出(I/O)的数据传输率。
本发明的另一目的是，谋求使包含单写入模式的存储器访问高速化。
本发明提供一种具有存储单元阵列并与地址输入端和数据输入输出端连接的存储器的控制方法，该控制方法包括：从地址输入端接收读地址的步骤、从地址输入端接收写地址的步骤、从数据输入输出端锁存要写入到写地址的单写入数据的步骤、将与读地址对应的存储单元激活的步骤、将读数据从被激活的存储单元输出到数据输入输出端的步骤、在将读数据输出到数据输入输出端期间将与写地址对应的存储单元激活的步骤、将已被锁存的单写入数据写入与写地址对应的被激活的存储单元的步骤。
另外，本发明提供一种具有存储单元阵列并与地址输入端和数据输入输出端连接的存储器的控制方法，该控制方法包括：从地址输入端接收写地址的步骤、从数据输入输出端锁存要写入到写地址的单写入数据的步骤、从地址输入端接收读地址的步骤、将与读地址对应的存储单元激活的步骤、将读数据从被激活的存储单元输出到数据输入输出端的步骤、在将读数据输出到数据输入输出端的期间将与写地址对应的存储单元激活的步骤、将已被锁存的单写入数据写入与写地址对应的被激活的存储单元的步骤。
另外，本发明还提供一种具有存储单元阵列并与地址输入端和数据输入输出端连接的存储器的控制方法，该控制方法包括：从地址输入端接收第一写地址的步骤、从数据输入输出端锁存要写入到第一写地址的第一单写入数据的步骤、将与第一写地址对应的存储单元激活的步骤、从地址输入端接收第二写地址的步骤、从数据输入输出端锁存要写入到第二写地址的第二单写入数据据的步骤、将已被锁存的第一单写入数据写入与第一写地址对应的被激活的存储单元的步骤、将与第二写地址对应的存储单元激活的步骤、将已被锁存的第二单写入数据写入与第二写地址对应的被激活的存储单元的步骤。
另外，本发明提供一种具有存储单元阵列并与地址输入端、指令输入端和数据输入输出端连接的存储***，该存储***包括：将从地址输入端输入的读地址和写地址锁存的锁存电路、选择已由锁存电路锁存的读地址和写地址的任何一个作为访问地址的地址选择电路、锁存从存储单元阵列读出的读数据的读锁存电路、将从数据输入输出端输入的写数据锁存的写锁存电路、以及接收从指令输入端输入的指令并控制由地址选择电路选择的访问地址的控制电路，该控制电路，将与所选择的访问地址对应的存储单元激活，进而当所选择的访问地址是写地址时，用于控制将已由写锁存电路锁存的写数据写入被激活的存储单元的定时。
按照本发明，在存储器中，可以在读访问后迅速地进行单写入访问，因此，可以缩短包含单写入的访问循环时间，而且能提高数据输入输出的数据传输率。
按照本发明，在存储器中，可以在单写入访问后迅速地进行读访问，因此，可以缩短包含单写入的访问循环时间，而且能提高数据输入输出的数据传输率。
按照本发明，在存储器中，能够以短的间隔反复进行单写入访问，因此，可以缩短包含单写入的访问循环时间，而且能提高数据输入输出的数据传输率。
按照本发明，在包含单写入访问的所有访问模式中，可以使存储器的访问工作高速化。
附图说明
图1是表示现有的典型的同步方式PSRAM的读写工作概要的图。
图2是表示本发明的存储***的结构的框图。
图3是表示本发明的读写工作的时序的概要的图。
图4是表示使用了图2的***的、图3的本发明读写工作的时序的图。
图5是表示现有的典型的同步方式PSRAM的读写工作概要的图。
图6是表示本发明的读写工作的时序概要的图。
图7是表示使用了图2的***的、图6的本发明读写工作的时序的图。
图8是表示现有的单写入工作的概要的图。
图9是表示本发明的单写入工作的时序的概要的图。
图10是表示使用了图2的***的、图9的本发明读写工作的时序的图。
符号说明
2：对Data I/O读出成组读数据
4、12：对存储单元写入单写入数据
10：锁存来自Data I/O的单写入数据
具体实施方式
参照附图说明本发明存储器的控制方法和存储***。在以下的说明中，为使本发明的内容更加明确，根据需要一边参照、比较现有技术的例子(附图)一边进行说明。作为图1的数据传输率(Data I/O的使用率)低的原因，举出读出(CMD-R)和写入(CMD-W)都在完成了此前的工作之后开始的情况。而且，作为原因还举出了读等待时间(5个时钟脉冲)和写等待时间(4个时钟脉冲)都很长的情况。在预取方式中，由于ATC短，存储阵列的工作(激活)将在短时间内结束。因此，在成组读中只起动预取了数据的锁存电路和芯片外驱动器(Off Chip Driver：OCD)。另外，读出和写入的ATC，相互间在结束了之前的工作后开始各自的工作，因此该2个ATC(例如ATC-R1和ATC-W1)在时间上分离。
但是，如果读出和写入的工作的ATC不重叠，使两者的工作的一部分重叠(同时并行工作)也可以。特别是，即使在成组读出过程中产生写入的ATC，两者也可以同时并行工作。因此，可以提前开始写入的工作以使写入的ATC进入到此前的成组读出中，从而使该两项工作(读和写)重叠。但是，即使只是提前取入写入的CMD，但若不与其下一次的读出的ATC重叠，也将使Data I/O的空闲时间变长，因而不能实现高速化(数据传输率的提高)。
其次，是关于等待时间，读出时，在指令输入后使地址总线工作，对地址进行译码，并在对阵列的访问工作(激活)后读出数据。因此，从CMD到最初的数据出现在Data I/O的时间是读出的等待时间，要缩短这段时间是非常困难的。在写入时，使阵列开始工作直到位开关(bit switch)接通的时间需要与读出相同的时间。因此，通常的写等待时间被选择成正好赶得上位开关接通的时刻。反过来说，写入的等待时间，绝对不可以比该位开关接通的时刻晚，但可以在比其早的时刻取入数据进行锁存。而且，对存储单元的数据写入在阵列工作到达其位开关接通的时刻时进行，因此可以提前进行数据的***以缩短等待时间。以上，是本发明者新发现的见解，根据该见解新创作出本发明的存储器控制方法和存储***。以下进一步说明本发明的细节。
图2是表示本发明的存储***的结构的框图。以下对各方框进行说明。
ADRB是地址缓冲器(Address buffer)，接收地址输入信号(ADR)，并将所接收到的地址输出到RALTH或WALTH。
RALTH是读地址锁存器(Read Address Latch)，接收读指令(RCMD)，并锁存来自ADRB的读地址。而且，RALTH还从ACTL接收RASLT信号，并将实际访问的地址输出到ACOMSEL。
WALTH是写地址锁存器(Write Address Latch)，接收写指令(WCMD)，并锁存来自ADRB的写地址。而且，WALTH还从ACTL接收WASLT信号，并将实际访问的地址输出到ACMSEL。
ACOMSEL是地址比较器和选择器(Address Comparator &Selector)，从ACTL接收WASLT信号，判断是读出还是写入，并将来自RALTH或WALTH的任何一个的地址作为实际访问的地址(ACADR：Access Address)输出到存储阵列的CDEC(Column AddressDecoder：列地址译码器)和RDEC(Row Address Decoder：行地址译码器)。而且，ACOMSEL当在写指令(WCMD)后紧接着有读指令(RCMD)到来时，比较写地址和读地址，并当写地址包含在读地址内时，将指示写地址包含在读地址内的情况的信号和指示其一致地址是成组读出的第几个时钟脉冲的多位的二进制信号的合计信号即MATCH信号传送到DSEL。
ATG是阵列定时发生器(Array Timing Generator)，接收来自ACTL的ASTRT(Access Start：访问开始)信号，开始对存储阵列的访问，并产生所选定的字线的激活、读出放大器的驱动、预充电等一系列的存储阵列的定时控制信号。而且，ATG向ACTL发送访问结束(AEND)信号(开始对阵列的访问时为低电平，访问结束时为高电平)。
CMDDEC是指令译码器(Command Decoder)，接收写使能(WE)信号和指令输入(CMD)信号，并输出读指令(RCMD)或写指令(WCMD)信号。
ACTL是阵列控制器(Array Controller)，接收RCMD信号或WCMD信号，如果来自ATG的AEND信号为高电平，则立即向ATG输出ASTRT。ACTL，如果AEND为低电平，则等待直到其返回高电平后向ATG发送ASTRT。ACTL根据是读出或是写入，在与ASTRT信号相同的时刻将地址选择信号(RASLT或WASLT)中的一个发送到RALTH或WALTH，并确定要访问的地址。如果是写入，则在该ASTRT信号产生后在适当的时刻将写驱动器使能(Write DriverEnable：WDRE)信号发送到DWBUF，开始对存储单元写入数据。
CLKB是时钟缓冲器(Clock Buffer)，将接收到的时钟信号(CLK)发送到WLCNT、CMDDEC和RLCNT。
RLCNT是读等待时间计数器(Read Latency Counter)，接收RCMD后对读出时的等待时间时钟脉冲数进行计数。然后，如果RLCNT到达预定的时刻(计数)，就将与成组字数相当的时钟脉冲(BCLK：Burst Clock：成组时钟脉冲)发送到PFLTH，驱动基于成组模式的读出。
WLCNT是写等待时间计数器(Write Latency Counter)，接收WCMD后对写入时的等待时间时钟脉冲数进行计数。然后，如果WLCNT到达预定的时刻(计数)，就将SDCLK(Single Data Clock：单字数据时钟脉冲)信号发送到DINLTH，将输入到RCVDR的写数据锁存在DINLTH内。
PFLTH是预取锁存器(Prefetch Latch)，暂时锁存与成组字数相当的读数据，接收来自RLCNT的BCLK信号，并将数据依次传送到RCVDR。
RCVDR是数据接收器和驱动器(Data Receiver and Driver)，从Data(数据)输入和输出信号(Data I/O)接收写数据，并将来自存储单元的读数据输出到Data I/O。
DINLTH是数据输入锁存器(Data Input Latch)，从RCVDR接收写数据，并传送到DWBUF和DSEL。
DSEL是数据选择器(Data Selector)，通常是将来自PFLTH的数据直接传送到RCVDR，但当从ACOMSEL发来MATCH信号时，仅将由MATCH信号指定的成组时钟脉冲的读数据置换为被锁存在DINLTH内的写数据。
DWBUF是数据写缓冲器(Data Write Buffer)，具有作为用于从DINLTH锁存写数据并对存储单元进行写入的驱动器的功能。
以下，说明本发明的存储器的控制方法。
(A)在读数据输出到Data I/O之前进行写入的情况
该工作模式主要在由多个处理器访问共用的存储器时发生。在图3中示出读写工作的概要。图3中的ATC、Data I/O等的含义，与先前说明的图1的情况相同，因此此处直接引用。读出，是与图1的现有技术相同的时序。即，从CMD-R到ATC开始的时间和读出的等待时间(5个时钟脉冲)与图1的情况相同。CMD-W在从CMD-R起的第二个时钟脉冲输入，数据的***的时刻也提前，并使等待时间在1个时钟脉冲内(符号10)。但是，即使CMD-W提前输入，其ATC-W也要等待到前一个CMD-R的ATC-R结束。提前***的单写入(一个字)数据也要锁存，等待到写入的ATC-W并在适当的时刻写入到单元中(符号12)。
该工作模式，为使读出和写入的ATC之间不重叠，采用了使其为最短(连续)、将写入的等待时间提前的方法，进而还考虑到读出的等待时间不能缩短，并在最初的读数据出现在Data I/O之前进行从Data I/O取入写数据等。如图3所示，1组的读出和写入(例如CMD-R1和CMD-W1)的一次循环，从图1的现有技术的21个时钟脉冲缩短为11个时钟脉冲。在该循环时间内，Data I/O使用9个时钟脉冲，其使用率为82％(9/11)。因此，与图1的现有技术的43％(9/21)相比，使数据传输率提高近2倍。在图3的例中，在由芯片外驱动器(OCD)进行读出和写入的期间，通过变更驱动器和接收器来有意图地空出1个时钟脉冲，以使读数据和写数据不发生冲突。但是，如果是在存储器外部上拉(pull-up)的开路漏极方式等，则不需要该1个时钟脉冲。因此，可以使Data I/O的使用率达到100％，因而可以将实际的数据传输率提高到理论的最大值。
在图4中，示出使用了图2的存储***时的工作时序。由于在最初的CLK信号中CMD信号为低电平、WE信号为高电平，CMDDEC识别为读出，因而输出RCMD信号(高电平)，并将其读地址锁存在RALTH内。ACTL接收RCMD信号(高电平)，在由地址电路延迟后，由于AEND信号为高电平，立即输出RASLT信号(高电平)和ASTRT信号(高电平)。由此，开始对存储阵列的读地址的访问。ATG进行存储阵列内的一系列工作的定时控制，并将与成组字长相当的数据锁存在PFLTH内。RLCNT对RCMD信号(高电平)的时钟脉冲数进行计数，并在读等待时间后将BCLK信号发送到PFLTH，以使最初的数据出现在Data I/O。BCLK信号包含着与成组字长相当的时钟脉冲数(此处为8个时钟脉冲)，将成组读数据从PFLTH输出到Data I/O。
另一方面，在第三个CLK信号，由于WE信号和CMD信号变为低电平，CMDDEC识别为写入，因而输出WCMD信号(高电平)，并将其写地址锁存在WALTH内。此处，与读出同样地想要开始对存储阵列的访问。但是，为进行前面的读出已使存储阵列在激活状态中，AEND信号在该时刻为低电平，因此，读访问的开始被保持着。当AEND信号返回到高电平时，立即输出ASTRT信号(高电平)和WASLT信号(高电平)，开始对存储阵列的写访问。接收WCMD信号(高电平)后，WLCNT从Data I/O取入单写入数据，并由SDCLK信号(高电平)将其锁存在DINLTH内。被锁存的单写入数据由来自ACTL的WDRE信号(高电平)写入存储阵列。
(B)使写入等待到成组读数据的输出结束的情况
在图3、4中，示出在读等待时间中***单写入工作并在实际上反复进行读出、写入时的数据传输率的提高。这是在读数据输出前进行写入，在由多个处理器访问共用的存储器时这是有效的。另一方面，在单一的处理器中，多数情况是在成组读出结束后进行写入。本发明也可以适应于这种工作模式。
图5与表示现有的工作时序的图1相同，但为进行比较而再次示出。在成组的读出后发来写指令(CMD-W)，反复进行该读出和写入的循环时间(图5的从CMD-W1到CMD-W2的时间)需要21个时钟脉冲。在图6中示出基于本发明的工作时序的概要。最初的成组读出(CMD-R1)结束后，输入单写入的写指令(CMD-W1)。然后，立即将写数据取入到DINLTH内。但是，在本公开中，为提高数据传输率，在其下一个时钟脉冲输入读指令(CMD-R2)。这样，当紧接在写指令之后、例如在第一个时钟脉冲有读出时，使存储阵列的激活反转，先进行用于读出的存储阵列的激活(ATC-R2)。写入的存储阵列的激活(ATC-W1)，在读出的存储阵列的激活(ATC-R2)结束后进行。在这种情况下，写入的阵列的激活，在成组读出中进行，因此反复进行读出和写入的循环时间(图6中例如从CMD-W1到CMD-W2的时间)被缩短为14个时钟脉冲。与图5的现有技术相比，使数据传输率提高了大约33％。
该工作模式可以由图2的结构执行。但是，在ACTL中，当在写指令后的预定期间内(例如1个时钟脉冲以内)有读指令时，需要具有保持写入并使读出优先的功能。即，ACTL，先使RASLT为高电平，将阵列激活，并按读地址进行读出。在其结束后，ACTL如果从ATG接收到AEND信号(高电平)，则使WASLT信号变为高电平并开始写入的阵列访问。
在图7中示出使用了图2的存储***时的工作时序。由于在最初的CLK中CMD为低电平、WE为低电平，CMDDEC识别为写入，因而输出WCMD信号(高电平)，并将写地址锁存在WALTH内。根据SDCLK信号(高电平)将单写入数据也从Data I/O锁存在DINLTH内。由于在第二个CLK中CMD为低电平、WE为高电平，CMDDEC识别为读出，并根据RCMD信号(高电平)将读地址锁存在RALTH内。与此同时，ACTL使读出优先，并因AEND信号为高电平而立即输出RASLT信号(高电平)和ASTRT信号(高电平)。然后，开始对存储阵列的读地址的访问。ATG进行存储阵列内的一系列工作的定时信号的控制，并将与成组字长相当的读数据锁存在PFLTH内。RLCNT对CMD的时钟脉冲数进行计数，并在读等待时间后将BCLK信号发送到PFLTH，以使最初的数据出现在Data I/O。BCLK信号由与成组字长相当的时钟脉冲数(此处为8个时钟脉冲)构成，将成组读数据从PFLTH输出到Data I/O。
当读访问结束时，使AEND信号(高电平)输入到ACTL。ACTL判断为可以开始下一个的阵列访问，并输出WASLT信号(高电平)和ASTRT信号(高电平)，开始所保持着的写入的阵列访问。将WDRE信号(高电平)发送到DWBUF，并将被锁存着的写数据写入阵列。由于写入阵列的激活(ATC for Write：写ATC)在成组读出中并行地进行，因此不需要对写入和读出的一次循环时间附加新的时间。
如图6所示，当写入后立即变为读出时，阵列的工作为先进行读出。因此，当写地址与读地址的一部分一致时，读数据将是写入前的数据。在这种情况下，在写入后立即变为读出，也使前面写入的数据的输出脱离了理应对一般的存储器要求的工作。作为防止这种情况的方法，由于锁存着已写入的数据，可以采用在读出时进行地址的比较并对一致的地址从该锁存数据而不是从阵列取得并作为读数据的方法。
用图2的存储***的结构以8字的成组读出的例子说明该工作。当读出紧接在写入之后进行时，ACOMSEL在读出的8字的地址中检查(比较)是否输入了其前面的写地址。ACOMSEL，将由指示写地址包含在读地址内的情况的信号和指示其一致地址是8字的成组读出的第几个时钟脉冲的3位信号的合计4位的信号构成的MATCH信号发送到DSEL。在DSEL中，仅将来自PFLTH的8字的读数据中的由MATCH信号指定的第几组的数据置换为来自DINLTH的锁存数据，除此以外将来自PFLTH的数据直接输出到RCVDR。如图7所示，写数据，在写地址上的阵列被激活后，在成组读出中从DINLTH通过DWBUF写入存储阵列。
(C)反复进行单写入的情况
在图8中示出现有的典型PSRAM的连续的单写入的工作时序的概要。在图9中示出本发明的连续的单写入的工作时序的概要。图9的从写指令(CMD-W)到阵列的激活(ATC-W)的时间与图8的现有的情况相同。另一方面，在图9中，与图3同样将写等待时间变更为1个时钟脉冲。而且，通过使各指令(CMD-W)的ATC-W为最短(连续)以使其不重叠，而可以将2个指令之间的一次循环从现有的7个时钟脉冲缩短到3个时钟脉冲，从而将数据传输率也提高了2倍以上。
在图10中，示出使用了图2的结构时的工作时序。由于在最初的CLK中CMD信号为低电平、WE信号为低电平，所以CMDDEC识别为写入，因而输出WCMD信号(高电平)，并将写地址锁存在WALTH内。WLCNT接收WCMD信号(高电平)，并将SDCLK信号(高电平)发送到DINLTH。然后，从Data I/O取入写等待时间后的数据并锁存在DINLTH内。ACTL接收WCMD(高电平)，在由地址电路延迟后，由于AEND为高电平，立即输出WASLT信号(高电平)和ASTRT信号(高电平)，由此，开始对存储阵列的写地址的访问。被锁存在DINLTH内的写数据由来自ACTL的WDRE信号(高电平)写入存储阵列。
关于本发明，在上述实施方式中主要以基于DRAM的PSRAM为例进行了说明，但本发明并不限定于此，还可以适用于包含其他半导体存储器的具有存储单元阵列结构的所有存储***。此时，本发明中提到的“存储阵列(单元)的激活”意味着使要访问的地址的存储阵列(单元)成为可读写的状态。

Claims (22)

1.一种存储器的控制方法，该存储器具有存储单元阵列并与地址输入端和数据输入输出端连接，
该控制方法的特征在于，包括：
从地址输入端接收读地址的步骤、
从地址输入端接收写地址的步骤、
从数据输入输出端锁存要写入到上述写地址的单写入数据的步骤、
将与上述读地址对应的存储单元激活的步骤、
将读数据从上述被激活的存储单元输出到上述数据输入输出端的步骤、
在将上述读数据输出到上述数据输入输出端期间，将与上述写地址对应的存储单元激活的步骤、以及
将上述已被锁存的单写入数据写入与上述写地址对应的被激活的存储单元的步骤。
2.根据权利要求1所述的控制方法，其特征在于：
将与上述写地址对应的存储单元激活的步骤，与上述读地址所对应的存储单元的激活连续而开始。
3.根据权利要求1所述的控制方法，其特征在于：
上述读数据是成组读数据，
将读数据从上述被激活的存储单元输出到上述数据输入输出端的步骤包括：
从上述被激活的存储单元中预取读数据的步骤、和
将上述预取到的读数据输出到上述数据输入输出端的步骤。
4.一种存储器的控制方法，该存储器具有存储单元阵列并与地址输入端和数据输入输出端连接，
该控制方法的特征在于，包括：
从上述地址输入端接收写地址的步骤、
从上述数据输入输出端锁存要写入到上述写地址的单写入数据的步骤、
从上述地址输入端接收读地址的步骤、
将与上述读地址对应的存储单元激活的步骤、
将上述读数据从上述被激活的存储单元输出到上述数据输入输出端的步骤、
在将上述读数据输出到上述数据输入输出端期间，将与上述写地址对应的存储单元激活的步骤、以及
将上述已被锁存的单写入数据写入与上述写地址对应的被激活的存储单元的步骤。
5.根据权利要求4所述的控制方法，其特征在于：
将与上述写地址对应的存储单元激活的步骤，与上述读地址所对应的存储单元的激活连续而开始。
6.根据权利要求4所述的控制方法，其特征在于：
上述读数据是成组读数据，
将读数据从上述被激活的存储单元输出到上述数据输入输出端的步骤包括：
从上述被激活的存储单元中预取读数据的步骤、和
将上述预取到的读数据输出到上述数据输入输出端的步骤。
7.根据权利要求4所述的控制方法，其特征在于，还包括：
比较上述写地址和上述读地址的步骤、
当上述写地址与上述读地址的一部分一致时，用上述已被锁存的单写入数据置换上述读数据中的上述一致的地址的读数据的步骤。
8.根据权利要求6所述的控制方法，其特征在于，还包括：
比较上述写地址和上述读地址的步骤、
当上述写地址与上述读地址的一部分一致时，用上述已被锁存的单写入数据置换上述预取到的成组读数据中的上述一致的地址的读数据的步骤。
9.一种存储器的控制方法，该存储器具有存储单元阵列并与地址输入端和数据输入输出端连接，
该控制方法的特征在于，包括：
从上述地址输入端接收第一写地址的步骤、
从上述数据输入输出端锁存要写入到上述第一写地址的第一单写入数据的步骤、
将与上述第一写地址对应的存储单元激活的步骤、
从上述地址输入端接收第二写地址的步骤、
从上述数据输入输出端锁存要写入到上述第二写地址的第二单写入数据的步骤、
将上述已被锁存的第一单写入数据写入与上述第一写地址对应的被激活的存储单元的步骤、
将与上述第二写地址对应的存储单元激活的步骤、以及
将上述已被锁存的第二单写入数据写入与上述第二写地址对应的被激活的存储单元的步骤。
10.根据权利要求9所述的控制方法，其特征在于：
在将与上述第二写地址对应的存储单元激活的步骤和写入上述第二单写入数据的步骤之间，还包括：
从上述地址输入端接收第三写地址的步骤、
从上述数据输入输出端锁存要写入到上述第三写地址的第三单写入数据的步骤。
11.根据权利要求9或10所述的控制方法，其特征在于：
将与上述第二写地址对应的存储单元激活的步骤，与上述第一写地址所对应的存储单元的激活连续而开始。
12.一种存储***，具有存储单元阵列并与地址输入端、指令输入端和数据输入输出端连接，
该存储***的特征在于，包括：
将从地址输入端输入的读地址和写地址锁存的锁存电路、
选择已由锁存电路锁存的读地址和写地址中的任何一个地址作为访问地址的地址选择电路、
将从存储单元阵列读出的读数据锁存的读锁存电路、
将从数据输入输出端输入的写数据锁存的写锁存电路、以及
接收从指令输入端输入的指令并控制由地址选择电路选择的访问地址的控制电路，该控制电路将与所选定的访问地址对应的存储单元激活，且当上述所选定的访问地址是写地址时，用于控制将已由写锁存电路锁存的写数据写入被激活的存储单元的定时。
13.根据权利要求12所述的存储***，其特征在于，还包括：
定时电路，在上述控制电路的控制下，控制用于将上述地址选择电路选择的访问地址所对应的存储单元激活的定时。
14.根据权利要求12所述的存储***，其特征在于：
上述地址选择电路比较上述已被锁存的写地址和读地址，且当写地址与读地址的一部分一致时输出一致信号。
15.根据权利要求14所述的存储***，其特征在于，还包括：
数据选择电路，用于接收来自上述地址选择电路的一致信号，并用已被锁存在上述写锁存电路内的写数据来置换从上述读锁存电路输出的读数据中的与上述写地址一致的地址的读数据。
16.根据权利要求15所述的存储***，其特征在于：
上述读数据是成组读数据，上述写数据是单写入数据。
17.根据权利要求12所述的存储***，其特征在于，还包括：
读计数器，用于接收来自外部的时钟信号和从上述指令输入端输入的读指令，并控制上述读锁存电路从存储单元锁存读数据的定时和将该已被锁存的读数据向上述数据输入输出端输出的定时。
18.根据权利要求12所述的存储***，其特征在于，还包括：
写计数器，用于接收来自外部的时钟信号和从上述指令输入端输入的写指令，并控制上述写锁存电路从上述数据输入输出端锁存写数据的定时。
19.根据权利要求12所述的存储***，其特征在于，还包括：
写驱动器，用于从上述写锁存电路接收写数据，并在上述控制电路的控制下将上述接收到的写数据写入上述被激活的存储单元。
20.根据权利要求12所述的存储***，其特征在于：
上述锁存电路包括：
接收从上述指令输入端输入的读指令并将从上述地址输入端输入的读地址锁存的读锁存电路、
接收从上述指令输入端输入的写指令并将从上述地址输入端输入的写地址锁存的写锁存电路。
21.根据权利要求12所述的存储***，其特征在于：
当从上述指令输入端接收写指令后在预先确定的期间内接收到读指令时，上述控制电路使上述地址选择电路优先选择读地址作为访问地址。
22.根据权利要求13所述的存储***，其特征在于：
上述控制电路，当从上述指令输入端接收读指令后在预先确定的期间内接收到写指令时，控制上述地址选择电路和上述定时电路，以便与读地址所对应的存储单元的激活连续来执行与写地址对应的存储单元的激活。
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