CN101223451A - 制造***级封装的方法 - Google Patents
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Abstract
本发明涉及一种制造***级封装的方法,其中***级封装(10)具有用于在每个裸片(30)被安装在***级封装(10)的衬底上以后对其进行测试的测试控制器(20),优选地是无线测试控制器,并且有缺陷的裸片(30)在下一个裸片(30)被安装在衬底(15)之前被修复。这样,***级封装(10)可以在其制造的中间阶段期间被测试,因此在所有裸片(30)被封入单个封装之前确保了所有裸片(30)都能正确地运行。于是,获得了一种相比较于已知的制造方法而言产率提高了的用于制造***级封装(10)的方法。
Description
技术领域
本发明涉及一种制造(硅)***级封装的方法。
背景技术
由于半导体市场和技术正在进行的发展,新的半导体产品定期地出现在市场上。一种能获得商业利益的产品的例子就是所谓的***级封装(SiP),其中许多独立的半导体裸片(例如集成电路(IC))被安装在(无源)基板上,并且被装入单个封装中。于是,获得了一种具有单个器件外观的器件,它与例如印刷电路板(PCB)不同,PCB上的各个不同裸片很容易识别和接触。
典型地,所有半导体产品在投入市场之前都需要测试。存在多种标准化的测试方案;例如,最近通过了一种用于测试片上***(SOC)的标准,IEEE 1500标准,它有利于测试独立***,即独立的或者与IC板上其它***协作的核。类似的,如初始期望的一样,IEEE 1149.1标准(边界扫描测试)有利于测试PCB上独立IC的互连。此外,IEEE1149.1标准现在同样被用于测试独立IC的互连并且被用于将测试数据馈入使用了IEEE 1149.1边界扫描电路的IC的内部扫描电路。
美国专利申请US2004/0075453公开了一种用于测试晶片上的多个半导体器件的方法。这种半导体器件导电性地连接到用于对半导体器件进行无线测试的各个收发器。这避免了物理接触这些器件,因此避免了半导体器件由于接触而被损坏的危险。
这些现有技术重点都在于测试已加工完成的器件从而对器件是否在预定的参数内工作进行评估。但是,这种测试应用在SiP上却有局限性。SiP制造工艺的产率典型地小于单晶制造工艺(诸如SoC制造)的产率,并且一旦SiP的多个裸片被集成至单个封装中,很难对SiP进行修复以克服在测试期间检测到的缺陷。因此,有缺陷的SiP通常都被抛弃,这对已知良好的SiP的价格产生不利的影响,这是因为相对低的制造工艺产率会抬高通过了测试阶段的器件的价格。
发明内容
本发明致力于提高***级封装制造工艺的产率。
根据本发明的一个方面,提供了一种制造***级封装的方法,其包括:提供衬底;在所述衬底上安装测试控制器;在所述衬底上安装第一裸片,所述第一裸片导电性地连接至所述测试控制器;通过为所述测试控制器提供多个测试信号并且在所述测试控制器和所述第一裸片之间传送所述测试信号的至少一个子集来测试所述第一裸片;在所述衬底上安装第二裸片,所述第二裸片导电性地连接至所述测试控制器;通过为所述测试控制器提供第一额外多个测试信号并且在所述测试控制器和所述第二裸片之间传送所述第一额外多个测试信号的至少一个子集来测试所述第二裸片。
通过单独测试SiP的各个裸片,优选地在下一个裸片被安装在衬底上之前测试SiP的各个裸片,裸片上的或者裸片与衬底的连接上的缺陷可以在将各种裸片封装在单个封装内之前被检查出来,因此有利于提高制造工艺的产率。很重要的是,中间的测试过程提供关于制造工艺本身缺点的信息,这是由某些具有低产率的制造步骤所指示,这意味着中间测试提供了关于如何改进制造工艺的直接信息。当在SiP组件加工完成以后进行测试的时候,这个信息并不是很容易获取。
有利地是,本发明还包括步骤:在第一裸片没有通过测试的情况下修复该第一裸片,并且为测试控制器提供用于重新测试已修复的第一裸片的多个测试信号。修复步骤典型地包括通过替换第一裸片和/或把第一裸片重新焊接到衬底来修复原始的安装。
在一个有利的实施例中,本方法进一步包括为所述测试控制器提供用于测试与所述第二裸片相协作的所述第一裸片的第二额外多个测试信号。这考虑了第一裸片和第二裸片之间的相互作用和/或相互连接的测试。
优选地,为了避免该方法中多个测试步骤由于对SiP的物理接触而造成损坏的危险,测试控制器是无线测试控制器,并且测试信号被无线地提供到测试控制器。外部测试仪和测试控制器以及测试控制器和裸片之间的通信可以符合诸如IEEE1149.1或IEEE 1500之类的标准,在这种情况下测试控制器可以是符合这些标准的有线或无线TAP控制器。优选地,各个裸片通过独立的导电通路分别连接到测试控制器。这就简化了在制造工艺期间将新安装上的裸片连接到测试控制器的处理。
在此指出的是,IC的无线测试本身是已知的。例如,欧洲专利EP1189070公开了一种用于无线测试IC的装置,并且Eberle等人发表了多份与此相关的论文,例如在第22届IEEE VLSI测试研讨会(VTS2004)会刊上。然而,所有现有技术都致力于在制造工艺完成以后测试IC而没有建议或者暗示采用这种技术来改进多个裸片装置的制造工艺,因此使得本发明与现有技术相比具有新颖性和创造性。
附图说明
参考附图并通过非限制性的示例对本发明予以更加详细的描述,其中:
图1示意性地示出了***级封装;
图2示出了根据本发明的一种制造***级封装的方法的实施例;
图3示出了用于本发明的方法的无线测试控制器的实施例。
具体实施方式
应该理解的是,这些附图并没有按照比例绘制。还应该理解的是,在这些图中等同或类似的器件以相同的参考数字指示。
图1示意性地示出了硅基***级封装(SiP)10。SiP 10具有无源衬底15,无源衬底15上装载了通过导电通路40(例如金属层)、通孔及其结合而相互连接的多个分立裸片30。例如,裸片30可以是数字IC、混合信号IC、存储器、RF收发器等等的任何结合。SiP 10进一步包括测试控制器20。根据本发明,测试控制器20在SiP 10的制造期间被使用,这在后面会予以说明。
图2示出了制造SiP 10的方法的实施例。在制造工艺的开始210提供衬底15。在下一个步骤220中,利用已知的衬底测试方法测试衬底。在下一个步骤230中,测试控制器20被安装在衬底上;并且在下一个步骤240中,测试控制器20被测试。这个测试可以这样完成:让测试控制器经历来自外部源(例如自动测试设备)的激励并且采集基于外部源的测试结果。这些测试信号(即测试激励和测试结果)可无线地或通过有线连接来传送。可替换地,测试控制器可包括内置自测(BIST)引擎,在这种情况下,测试激励被存储在测试控制器20的(专用)板上存储器中。如果测试结果显示测试控制器20未通过测试,则在分析步骤242中进一步分析测试结果以定位缺陷,之后在步骤244中修复测试控制器。修复以后,重复步骤240以确保测试控制器20的校正功效。
在随后的步骤250中,第一裸片30被安装在衬底15上并导电性地连接到测试控制器20,之后第一裸片30在步骤260中被测试控制器20测试。虽然强调了测试信号可以通过有线连接提供到测试控制器20,但是在优选实施例中,步骤260包括将用于测试第一裸片30的多个测试信号无线传输至测试控制器20。多个测试信号典型地包括用于测试控制器20的测试命令,例如符合IEEE 1149.1和/或IEEE 1500标准的测试命令,在这种情况下测试控制器是与这些标准相符合的测试访问端口控制器。多个测试信号典型地还包括用于测试第一裸片30的测试激励,例如将被扫描进数字IC 30的扫描电路的测试矢量。
如果对测试结果的评估显示第一裸片30测试不合格,则在分析步骤262中分析第一裸片30。该分析可以是任何已知的分析技术。接下来,第一裸片30在步骤264中被修复,之后对已修复的第一裸片30重复测试步骤260。值得强调的是,虽然其他修复也是可行的,但是裸片30的修复典型地包括重新安装裸片30。
在将裸片30安装到衬底15的步骤250成功地完成以后,在步骤270中下一个裸片30被安装到衬底15上并导电性地连接到测试控制器20。第一裸片30和下一个裸片30可通过单独的导电通路连接到测试控制器20。在本实施例中,各个裸片30对测试信号通路的共享被最小化,这具有如下优势,即一个信号通路的错误仅仅影响单个裸片30,而不同于基于菊链的测试结构,在基于菊链的测试结构中所有下游裸片30都受到该错误影响。
在测试最新安装的裸片30的步骤280中,额外的多个测试信号被提供至测试控制器20,这些信号典型地包括用于测试控制器20的测试命令和用于正在测试中的裸片的测试数据。在裸片30测试不合格的情况下,裸片30在步骤282被分析并在步骤284被修复,此后它再次被测试。这个过程一直重复直到n个裸片(n为正整数)都被安装到衬底15上并且通过了由测试控制器20控制的测试为止,此后可以执行该方法中诸如密封所述封装的终结步骤。
要指出的是,本发明并不局限于测试分立的裸片30;例如,本发明的方法可以包括为所述测试控制器提供用于测试与所述第二裸片30相连接的所述第一裸片30的第二额外多个测试信号,从而验证裸片之间的相互作用是否正常。优选地,在衬底15、测试控制器20和裸片总体被封装之前执行一个最终测试,其中所有的裸片30都被测试,并且优选地根据用于测试片上***的IEEE 1500标准进行测试。例如,若这个最终测试发现了裸片之间相互作用的错误,则这些错误在总体封装之前仍可以被修正。
图3示出了用于本发明方法的测试控制器20的优选实施例。测试控制器20包括连接到调制(解调)器320(例如调制解调器)的射频(RF)收发器310,这个调制(解调)器320通过多路复用器(MUX)322连接到测试访问端口(TAP)控制器330。MUX 322由控制信号线326控制,控制信号线326可能是通过有线连接提供到MUX 322的用于在有线测试输入340和无线通道之间进行切换的测试选择信号。TAP控制器330具有I/O通道332例如测试总线、扫描电路或二者的组合,用于将测试信号发送到测试中的裸片的,TAP控制器330还具有连接到信号分离器(DEMUX)324的额外输出,其响应于控制信号线326从而将来自裸片的测试结果根据控制信号线326的状态通过调制(解调)器320和收发器310或者通过有线连接350输出。要强调的是,MUX 322和DEMUX 324的添加是可选择的;在仅有无线访问或者仅有有线机制的情况下,显然不需要测试信号源选择装置,在该情况下MUX 322、DEMUX 324和控制信号线326可以被省略。
利用已知技术对RF收发器310进行设计。典型地,RF收发器310的能量消耗可根据数据速率及其通信功率水平而予以优化。优选地,RF收发器310被设计成适于多通道和跳频应用从而并行地对多个SiP进行测试,例如在收发器310连接到多个TAP控制器330的装置中测试。RF收发器310典型地包括用于恢复在SiP 10的测试中使用的测试时钟信号的内部锁相环。测试时钟信号和其他测试信号典型地但不是必须地被自动测试装置提供至收发器310,自动测试装置被装配用来无线地收发这些测试数据。
在优选实施例中,在TAP控制器330和测试中的裸片30之间进行的通信符合IEEE 1149.1边界扫描测试标准,该标准也就是联合测试工作组(JTAG)标准。TAP控制器330被实现成一个IEEE 1149.1标准TAP控制器。这将不再详细描述,因为这种TAP控制器对于技术人员而言是已知的。此外,在IEEE 1149.1标准文档中可以找到关于这种TAP控制器的详细描述。JTAG信号(例如测试复位(TRST)、测试时钟(TCK)、测试数据输入(TDI)、和测试模式选择(TMS))被无线地提供到测试控制器20的收发器310,解调器320在TAP控制器330的控制下对这些用于SiP 10内的信号进行下变频。TAP控制器330被配置成输出测试数据输出(TDO)信号,例如来自测试中的裸片的测试结果,其被调制(解调)器320上变频从而被收发器310发送至自动测试装备(未示出)。
应该注意到,上面提到的实施例是用于说明而不是限制本发明,并且本领域技术人员将能够在不偏离所附权利要求的范围的情况下设计出多种替换实施例。在权利要求中,括号内的任何参考数字都不应该解释为限制权利要求。词语“包括”并不排除除了在权利要求中列出的以外的其他元件和步骤的存在。放在元件之前的词语“一”或者“一个”并不排除多个元件的存在可能性。本发明可以通过包括多个不同元件的硬件的方式实现。在例举了多种装置的装置权利要求中,其中多个装置可以通过一个和同样的硬件产品实现。在彼此不同的从属权利要求中陈述特定的措施并不表示这些措施的结合不能产生良好的效果。
Claims (8)
1.一种制造***级封装(10)的方法,其包括步骤:
提供衬底(15);
在所述衬底(15)上安装测试控制器(20);
在所述衬底(15)上安装第一裸片(30),所述第一裸片(30)导电性地连接至所述测试控制器(20);
通过为所述测试控制器(20)提供多个测试信号并且在所述测试控制器(20)和所述第一裸片(30)之间传送所述多个测试信号的至少一个子集来测试所述第一裸片(30);
在所述衬底(15)上安装第二裸片(30),所述第二裸片(30)导电性地连接至所述测试控制器(20);以及
通过为所述测试控制器(20)提供第一额外多个测试信号并且在所述测试控制器(20)和所述第二裸片(30)之间传送所述第一额外多个测试信号的至少一个子集来测试所述第二裸片(30)。
2.如权利要求1所述的方法,其中为测试控制器(20)提供所述多个测试信号和所述第一额外多个测试信号的步骤是通过无线的方式进行的。
3.如权利要求1或2所述的方法,进一步包括:
在所述第一裸片(30)测试不合格的情况下修复所述第一裸片(30);并且
为所述测试控制器(20)提供用于对修复后的第一裸片(30)进行重新测试的多个测试信号。
4.如权利要求1或2所述的方法,进一步包括为所述测试控制器(20)提供用于测试与第二裸片相连接的第一裸片的第二额外多个测试信号。
5.如权利要求1或2所述的方法,其中在所述测试控制器(20)以及所述第一裸片和/或所述第二裸片之间进行的测试信号的通信符合IEEE 1149.1标准。
6.如权利要求1或2所述的方法,其中在所述测试控制器(20)以及所述第一裸片和/或所述第二裸片之间进行的测试信号的通信符合IEEE 1500标准。
7.如权利要求1或2所述的方法,进一步包括在将第一裸片(30)安装在衬底(15)之前测试测试控制器(20)的步骤。
8.如权利要求1或2所述的方法,其中第一裸片和第二裸片通过独立的导电通路(40)分别导电性地连接到所述测试控制器(20)。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101770967A (zh) * | 2009-01-03 | 2010-07-07 | 上海芯豪微电子有限公司 | 一种共用基底集成电路测试方法、装置和*** |
CN104618188A (zh) * | 2015-01-31 | 2015-05-13 | 上海华岭集成电路技术股份有限公司 | 基于ieee 1149.1协议的封装过程中的测试方法 |
CN105679372A (zh) * | 2015-12-31 | 2016-06-15 | 湖南国科微电子股份有限公司 | 一种***级封装结构及用于该结构的闪存裸片测试方法 |
CN109067414A (zh) * | 2018-08-15 | 2018-12-21 | 中国电子科技集团公司第五十四研究所 | 一种基于sip技术的超外差变频芯片 |
CN113345884A (zh) * | 2020-06-01 | 2021-09-03 | 广东高云半导体科技股份有限公司 | 为多裸片***级封装和半导体提供电源控制的方法和*** |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1996955A4 (en) * | 2006-03-07 | 2011-10-19 | Scanimetrics Inc | METHOD AND APPARATUS FOR INTERROGATION OF ELECTRONIC COMPONENT |
US8373429B2 (en) | 2006-03-07 | 2013-02-12 | Steven Slupsky | Method and apparatus for interrogating an electronic component |
CA2623257A1 (en) | 2008-02-29 | 2009-08-29 | Scanimetrics Inc. | Method and apparatus for interrogating an electronic component |
ITMI20080365A1 (it) | 2008-03-05 | 2009-09-06 | St Microelectronics Srl | Collaudo di circuiti integrati mediante poche sonde di collaudo |
US8358147B2 (en) * | 2008-03-05 | 2013-01-22 | Stmicroelectronics S.R.L. | Testing integrated circuits |
WO2010035238A1 (en) | 2008-09-26 | 2010-04-01 | Nxp B.V. | Method for testing a partially assembled multi-die device, integrated circuit die and multi-die device |
CN103391093B (zh) | 2012-05-09 | 2018-10-19 | 恩智浦美国有限公司 | 可重构集成电路 |
US9234940B2 (en) * | 2014-01-10 | 2016-01-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated fan-out wafer architecture and test method |
US11293979B2 (en) * | 2019-10-22 | 2022-04-05 | Peter Shun Shen Wang | Method of and an arrangement for analyzing manufacturing defects of multi-chip modules made without known good die |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4937203A (en) * | 1986-09-26 | 1990-06-26 | General Electric Company | Method and configuration for testing electronic circuits and integrated circuit chips using a removable overlay layer |
US4817093A (en) * | 1987-06-18 | 1989-03-28 | International Business Machines Corporation | Method of partitioning, testing and diagnosing a VLSI multichip package and associated structure |
US5036479A (en) * | 1989-04-20 | 1991-07-30 | Trw Inc. | Modular automated avionics test system |
US5907492A (en) * | 1997-06-06 | 1999-05-25 | Micron Technology, Inc. | Method for using data regarding manufacturing procedures integrated circuits (IC's) have undergone, such as repairs, to select procedures the IC's will undergo, such as additional repairs |
US5937269A (en) * | 1997-10-29 | 1999-08-10 | International Business Machines Corporation | Graphics assisted manufacturing process for thin-film devices |
US6238942B1 (en) * | 1998-04-07 | 2001-05-29 | Micron Technology, Inc. | Method of wire-bonding a repair die in a multi-chip module using a repair solution generated during testing of the module |
US6329832B1 (en) * | 1998-10-05 | 2001-12-11 | Micron Technology, Inc. | Method for in-line testing of flip-chip semiconductor assemblies |
FI110724B (fi) | 2000-09-14 | 2003-03-14 | Patria New Technologies Oy | JTAG-testausjärjestely |
US6764869B2 (en) * | 2001-09-12 | 2004-07-20 | Formfactor, Inc. | Method of assembling and testing an electronics module |
US6961881B2 (en) * | 2001-09-14 | 2005-11-01 | Fujitsu Limited | Semiconductor device |
CA2404183C (en) * | 2002-09-19 | 2008-09-02 | Scanimetrics Inc. | Non-contact tester for integrated circuits |
KR100618812B1 (ko) * | 2002-11-18 | 2006-09-05 | 삼성전자주식회사 | 향상된 신뢰성을 가지는 적층형 멀티 칩 패키지 |
KR100537892B1 (ko) * | 2003-08-26 | 2005-12-21 | 삼성전자주식회사 | 칩 스택 패키지와 그 제조 방법 |
US7346821B2 (en) * | 2003-08-28 | 2008-03-18 | Texas Instrument Incorporated | IC with JTAG port, linking module, and off-chip TAP interface |
US7466157B2 (en) * | 2004-02-05 | 2008-12-16 | Formfactor, Inc. | Contactless interfacing of test signals with a device under test |
-
2006
- 2006-07-14 TW TW095125865A patent/TW200717680A/zh unknown
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Cited By (6)
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CN101770967A (zh) * | 2009-01-03 | 2010-07-07 | 上海芯豪微电子有限公司 | 一种共用基底集成电路测试方法、装置和*** |
CN104618188A (zh) * | 2015-01-31 | 2015-05-13 | 上海华岭集成电路技术股份有限公司 | 基于ieee 1149.1协议的封装过程中的测试方法 |
CN104618188B (zh) * | 2015-01-31 | 2019-02-12 | 上海华岭集成电路技术股份有限公司 | 基于ieee 1149.1协议的封装过程中的测试方法 |
CN105679372A (zh) * | 2015-12-31 | 2016-06-15 | 湖南国科微电子股份有限公司 | 一种***级封装结构及用于该结构的闪存裸片测试方法 |
CN109067414A (zh) * | 2018-08-15 | 2018-12-21 | 中国电子科技集团公司第五十四研究所 | 一种基于sip技术的超外差变频芯片 |
CN113345884A (zh) * | 2020-06-01 | 2021-09-03 | 广东高云半导体科技股份有限公司 | 为多裸片***级封装和半导体提供电源控制的方法和*** |
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