CN101211654A - 输出信号驱动电路及驱动输出信号的方法 - Google Patents

Abstract

本发明提供一种输出信号驱动电路，其包含有一第一开关、一第二开关、一第三开关以及一第四开关。该第一开关依据一第一控制信号以选择性地将一第一电源电压与一第一端点导通。该第二开关依据一第二控制信号以选择性地将一第二电源电压与一第二端点导通。该第三开关依据一第三参考电压以选择性地将该第一端点与该输出信号驱动电路的一输出端导通。该第四开关依据一第四参考电压以选择性地将该输出端与该第二端点导通。该第三、第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

Description

输出信号驱动电路及驱动输出信号的方法

技术领域

本发明提供一种输出信号的电路及其相关方法，尤其指一种应用于存储器(例如DDR存储器)存取的输出信号驱动电路及其方法。

背景技术

随着处理器性能不断的攀升，存储器带宽已经成为目前影响计算机***的效能的一大瓶颈，所以各大半导体厂与芯片厂均不断地开发新的存储器规格与总线技术来作为存储器带宽的解决方案，现在的双重数据传输率(Doubledata rate，DDR)的存储器发展技术亦不例外，从最初的DDRI，DDRII到最新的DDRIII存储器传输规格，然而，在大幅提升存储器数据存取量的同时，一般的专用集成电路(application specific integrated circuit，ASIC)制造厂却无法即时提供最先进的技术工艺供客户使用。根据世界半导体标准协会(JDEC)所订的DDR规格，DDRI存储器必需遵循SSTL-25规格，即其存储器的输入/输出(IO)端口的电压必需为2.5V；DDRII存储器必需遵循SSTL-18规格，即其存储器的输入/输出端口的电压必需为1.8V；而DDRIII存储器则必需遵循SSTL-15规格，即其存储器的输入/输出端口的电压必需为1.5V，但是一般ASIC芯片制造厂只提供两种工艺元件(亦即低压元件和高压元件)以供客户使用，因此，在设计存储器控制器(memory controller)的输入/输出连接点(IO pad)时，一般是将原本运作于3.3V的高压晶体管元件操作在2.5V电压下(DDRI)，或是将原本运作于3.3V的高压晶体管元件操作在1.8V下(DDRII)。请参考图1，图1为3.3V晶体管的电流一电压特性曲线图。根据图1可以得知，当3.3V的晶体管操作在DDRII所规范的1.8V时，其操作电流I₂均会比原本操作在正常3.3V时的操作电流I₁小，然而输入/输出连接点为了要在DDRII所规定的时间内充电至合理的电压电平，则于1.8V下的驱动电流可能会不够大，因此在这情况下，为了提高驱动电流量则必需要增加晶体管的宽度大小(width)以及输入/输出连接点的面积，如此就会增加电路面积而造成成本增加。同样地，当3.3V的晶体管操作在DDRIII所规范的1.5V时，其操作电流I₃会比原本操作在正常3.3V时的操作电流I₃小，且会比上述应用于DDRII的情况下更小，因此所需的电路面积就会更大了。

发明内容

因此，本发明的主要目的的一在于提供一种应用于存储器(例如DDR存储器)存取的输出信号驱动电路及其方法，其可节省输入/输出连接点面积以解决公知技术的问题。

依据本发明的一实施例，其公开一种输出信号驱动电路。该输出信号驱动电路包含有：一第一开关，一第二开关，一第三开关，以及一第四开关。该第一开关的一端耦接于一第一电源电压，其另一端耦接于一第一端点，其中该第一开关导通与否依据一第一控制信号以选择性地将该第一电源电压与该第一端点导通。该第二开关的一端耦接于一第二电源电压，其另一端耦接于一第二端点，其中该第二开关导通与否依据一第二控制信号以选择性地将该第二电源电压与该第二端点导通。该第三开关的一端耦接于该第一端点，其另一端耦接于一输出端，其中该第三开关导通与否依据一第三参考电压以选择性地将该第一端点与该输出端导通。该第四开关的一端耦接于该输出端，其另一端耦接于该第二端点，其中该第四开关导通与否依据一第四参考电压以选择性地将该输出端与该第二端点导通；其中该第三参考电压以及该第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

依据本发明的一实施例，其公开一种输出信号的驱动方法。该驱动方法包含有：依据一第一控制信号以选择性地将一第一电源电压与一第一端点导通；依据一第二控制信号以选择性地将一第二电源电压与一第二端点导通；依据一第三参考电压以选择性地将该第一端点与一输出端导通；以及依据一第四参考电压以选择性地将该输出端与该第二端点导通；其中该第三、第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

附图说明

图1为公知3.3V晶体管的电流-电压特性曲线图。

图2为依据本发明输出信号驱动电路的一实施例的示意图。

图3为第二图所示的P型场效应晶体管的电流-电压特性曲线图。

图4为第二图所示的N型场效应晶体管的电流-电压特性曲线图。

图5为本发明输出信号的驱动方法的流程图。

主要元件符号说明

200	输出信号驱动电路
		202、204、206、208	开关
210、212	缓冲电路
		220	输入/输出连接点
302、304、402、404	曲线

具体实施方式

请参考图2，图2为依据本发明输出信号驱动电路200的一实施例的示意图。输出信号驱动电路200包含有一第一开关202、一第二开关204、一第三开关206、一第四开关208、一第一前置驱动电路210以及一第二前置驱动电路212。本实施例中，第一开关202其一端耦接于一第一电源电压V_dd，其另一端耦接于一第一端点N₁，该第一开关202导通与否依据一第一控制信号V_c1以选择性地将第一电源电压V_dd与第一端点N₁导通；第二开关204其一端耦接于一第二电源电压V_gnd，其另一端耦接于一第二端点N₂，该第二开关204导通与否依据一第二控制信号V_c2以选择性地将第二电源电压V_gnd与第二端点N₂导通；第三开关206其一端耦接于第一端点N₁，其另一端耦接于输出信号驱动电路200的一输出端N_out，该第三开关206导通与否依据一第三参考电压V_ref3以选择性地将第一端点N1与输出端N_out导通；第四开关208其一端耦接于第二端点N₂，其另一端耦接于输出信号驱动电路200的一输出端N_out，该第四开关208导通与否依据一第四参考电压V_ref4以选择性地将第二端点N2与输出端N_out导通；第一前置驱动电路210耦接于第一开关202，接收并依据第一输入信号V₁以自第一电源电压V_dd与一第五参考电压V_ref5中择一作为第一控制信号V_c1，亦即，第一前置驱动电路210得以是一电压转换电路(levelshifter)，依据第一输入信号V₁将第一控制信号V_c1的电压电平设定为第一电源电压V_dd或者第五参考电压V_ref5；以及第二前置驱动电路212耦接于第二开关204，接收并依据第二输入信号V₂以自第二电源电压V_gnd与一第六参考电压V_ref6中择一作为第二控制信号V_c2，同样地，第二前置驱动电路212得以是一电压转换电路，依据第二输入信号V₂将第二控制信号V_c2的电压电平设定为第二电源电压V_gnd或者第六参考电压V_ref6。另一方面，输出信号驱动电路200的输出端N_out更耦接至一输入/输出连接点(IOpad)220而使得输出端N_out具有一等效电容C_out。

请注意，根据本发明的一实施例，第一开关202由一具有宽长比为(W/L)₁的P型场效应晶体管M_p1来加以实现、第二开关204由一具有宽长比为(W/L)₂的N型场效应晶体管M_n1来加以实现、第三开关206由一具有宽长比为(W/L)₃的P型场效应晶体管M_p2来加以实现、第四开关208由一具有宽长比为(W/L)₄的N型场效应晶体管M_n2来加以实现、第一前置驱动电路210由一反相器(包含P型场效应晶体管M_p3与N型场效应晶体管M_n3)来加以实现以及第二前置驱动电路212由一反相器(包含P型场效应晶体管M_p4与N型场效应晶体管M_n4)来加以实现。然而，于此技术领域具有通常知识者可了解到，本实施例所述的第一开关202、第二开关204、第三开关206、第四开关208、第一前置驱动电路210以及第二前置驱动电路212等元件，均可由等功效的其他电子元件所代换，其可置换元件的内部电路结构变更于此便不再多加赘述。

再者，于本实施例中，P型场效应晶体管M_p1、M_p2与N型场效应晶体管M_n1、M_n2是低压元件，而由于P型场效应晶体管M_p1、M_p2与N型场效应晶体管M_n1、M_n2是采用低压元件，所以为了使P型场效应晶体管M_p1、M_p2与N型场效应晶体管M_n1、M_n2可正常地运作，上述第三、第四、第五、第六参考电压V_ref3-V_ref6的电压电平设定介于第一电源电压V_dd的电压电平与第二电源电压V_gnd的电压电平之间。随着工艺的进步，当第一电源电压V_dd的电压电平也逐渐降低时，所谓的低压电平也将随的降低，因此于实施例所指的低压元件如操作于1.3V的元件时，仅以1.3V为例，而并非用以限制本发明。

此外，为了更清楚描述输出信号驱动电路200的运作，在本实施例中可设定第三、第四、第五、第六参考电压均对应同一电压电平V_ref，其中V_ref为V_dd/2，而V_dd可以是2.5V(如当输出端N_out耦接至DDRI存储器时)或1.8V(如当输出端N_out耦接至DDRII存储器时)或1.5V(如当输出端Nout耦接至DDRIII存储器时)，V_gnd为0V。本发明并不限于上述电压设定，而仅是以2.5V、1.8V及1.5V为例，于此技术领域具有通常知识者应可理解，凡可达到同样功效的电压值仍应属本发明的权利要求保护范围。

假设输出信号驱动电路200应用于DDRIII存储器的存取，因此在预设的状态下，V_dd是1.5V(即V_ref是0.75V)，而输出端N_out的输出电压V_out为0V，此时第一输入信号V₁为0V，第二输入信号V₂为0V。当第一输入信号V₁和第二输入信号V₂同时切换为高电压电平如1.5V时，第一前置驱动电路210中的反相器及第二前置驱动电路212中的反相器所分别输出0.75V的第一控制信号V_c1及0V的第二控制信号V_c2。由于P型场效应晶体管M_p1的栅极-源极间电压为0.75V(超过阈值电压Vth)，因此P型场效应晶体管M_p1会导通而造成P型场效应晶体管M_p2随之导通，所以第一电源电压V_dd会对输出端N_out的等效电容C_out进行充电；另一方面，第二控制信号V_c2会关断N型场效应晶体管M_n1而使其断开，所以于此状态下，输出电压V_out会一直被充电至高电压电平1.5V为止。

请参考图3，图3为图2所示的P型场效应晶体管M_p1、M_p2的电流-电压特性曲线图。当输出电压V_out从0V上升至1.5V的过程中，根据图3中的曲线302可以得知，低压P型场效应晶体管M_p1、M_p2的电流会比利用公知将高压P型晶体管操作于1.5V下的电流(曲线304)来得大，这意味着，本实施例的P型场效应晶体管M_p1、M_p2的电流充电效率是是比较好的。

接下来，若输出端N_out的输出电压V_out必需切换为0V时，意味着P型场效应晶体管M_p1、M_p2必需断开，而N型场效应晶体管M_n1、M_n2则必须导通以对输出电容C_out进行放电以降低输出电压V_out。因此，第一输入信号V₁和第二输入信号V₂同时切换为低电压电平0V，而第一前置驱动电路210中的反相器及第二前置驱动电路212中的反相器2122所分别输出的第一控制信号V_c11及第二控制信号V_c2均变成是高电压电平，即第一控制信号V_c1是1.5V，第二控制信号V_c2是0.75V。由于N型场效应晶体管M_n1的栅极-源极间电压为0.75V(超过阈值电压V_th)，因此N型场效应晶体管M_n1会导通的而使得N型场效应晶体管M_n2随的导通，所以输出端N_out的等效电容C_out会对第二电源电压V_gnd进行放电，另一方面，第一控制信号V_c1会关断P型场效应晶体管Mp1而使其断开，所以根据本发明的实施例，输出电压V_out会一直被放电至低电压电平0V为止。

请参考图4，图4为图2所示的N型场效应晶体管M_n1、M_n2的电流-电压特性曲线图。当输出电压V_out从1.5V下降至0V的过程中，根据图4中的曲线402可以得知，低压N型场效应晶体管M_n1、M_n2的电流会比利用公知将高压N型晶体管操作于1.5V下的电流(曲线404)来得大，这意味着，本实施例的N型场效应晶体管M_n1、M_n2的电流充电效率是比较好的。

请注意，在本实施例中，输出信号驱动电路200中所利用的所有晶体管均得以是ASIC芯片制造厂所提供的低电压工艺的场效应晶体管，因此本发明可以使用单一种工艺(亦即低电压工艺)就达到符合非低电压规格的要求，如DDRI、DDRII和DDRIII存储器传输规格的要求。

上述实施例以输出信号驱动电路200应用于DDRIII存储器的存取来说明，然而，本发明并不以此为限，对于其他的应用，仅需将V_dd改变，以及对第三、第四、第五、第六参考电压V_ref3-V_ref6作相对应的设定即可，由于熟***，因此将不再多加描述。

另一方面，当输出信号驱动电路200的输出端N_out需要自一下级电路接收一外部电压时，P型场效应晶体管M_p2和N型场效应晶体管M_n2亦不会产生击穿(breakdown)的现象。例如，以V_dd为1.5V为例，此时V_ref为0.75V，而当输出端N_out的外部电压为1.5V或0V时，P型场效应晶体管M_p2和N型场效应晶体管M_n2的栅极-源极间电压均不会超过1.3V，因此，依据以上所述的操作方式可以得知，无论在输出端N_out的充电、放电或接收外部信号的过程(比如耦接至DDRI、DDRII或DDRIII存储器)，任何一颗场效应晶体管的栅极-源极间电压均不会超过1.3V，因此本实施例的可操作于1.3V下的P型、N型场效应晶体管均不会因跨压过大而击穿。

请参考图5，图5为本发明输出信号的驱动方法的流程图，其包含有下步骤：

步骤502：开始；

步骤504：接收一第一输入信号V₁与一第二输入信号V₂；

步骤506：缓冲第一输入信号V₁以产生一第一控制信号V_c1，缓冲第二输入信号V₂以产生一第二控制信号V_c2；

步骤508：判断第一控制信号V_c1和第二控制信号V_c2，若第一控制信号V_c1为高电压电平，而第二控制信号V_c2为低电压电平，则跳至步骤510；若第一控制信号V_c1为高电压电平，而第二控制信号V_c2为高电压电平，则跳至步骤512；若第一控制信号V_c1为低电压电平，而第二控制信号V_c2为低电压电平，则跳至步骤514；

步骤510：输出端N_out需要自一下级电路接收一外部电压；

步骤512：将第二电源电压V_gnd与输出端N_out导通以对输出端N_out进行放电；

步骤514：将第一电源电压V_dd与输出端N_out导通以对输出端N_out充电。

本发明的实施例输出信号的驱动方法首先会在步骤504同时接收第一输入信号V₁以及第二输入信号V₂。步骤506会缓冲第一输入信号V₁以产生一第一控制信号V_c1，缓冲第二输入信号V₂以产生一第二控制信号V_c2；步骤508会依据第一控制信号V_c1和第二控制信号V_c2为高电压电平或低电压电平来决定输出信号。其中，若以本发明输出信号驱动电路200为例，高电压电平为V_dd，而低电压电平为V_dd/2。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所进行的等效变化与修改，皆应属本发明的涵盖范围。

Claims (10)

1.一种输出信号驱动电路，其包含有：

一第一开关，其一端耦接于一第一电源电压，其另一端耦接于一第一端点，其中该第一开关导通与否依据一第一控制信号以选择性地将该第一电源电压与该第一端点导通；

一第二开关，其一端耦接于一第二电源电压，其另一端耦接于一第二端点，其中该第二开关导通与否依据一第二控制信号以选择性地将该第二电源电压与该第二端点导通；

一第三开关，其一端耦接于该第一端点，其另一端耦接于一输出端，其中该第三开关导通与否依据一第三参考电压以选择性地将该第一端点与该输出端导通；以及

一第四开关，其一端耦接于该输出端，其另一端耦接于该第二端点，其中该第四开关导通与否依据一第四参考电压以选择性地将该输出端与该第二端点导通；

其中该第三参考电压以及该第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

2.如权利要求1所述的输出信号驱动电路，还包含有：

一第一前置驱动电路，耦接于该第一开关并接收一第一输入信号，且依据该第一输入信号以自该第一电源电压与一第五参考电压中择一作为该第一控制信号；以及

一第二前置驱动电路，耦接于该第二开关并接收一第二输入信号，且依据该第二输入信号以自该第二电源电压与一第六参考电压中择一作为该第二控制信号；

其中该第五参考电压以及该第六参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

3.如权利要求2所述的输出信号驱动电路，其中该第三参考电压以及该第四参考电压对应一相同电压电平。

4.如权利要求2所述的输出信号驱动电路，其中该第五参考电压以及该第六参考电压对应一相同电压电平。

5.如权利要求1所述的输出信号驱动电路，其中该第一开关、该第二开关、该第三开关以及该第四开关均为场效应晶体管，且该多个开关的栅极分别接收该第一控制信号、该第二控制信号、该第三参考电压以及该第四参考电压。

6.如权利要求1所述的输出信号驱动电路，其设置于一存储器中。

7.如权利要求6所述的输出信号驱动电路，其中该存储器为一双重数据传输率存储器。

8.一种输出信号驱动方法，其包含有：

依据一第一控制信号以选择性地将一第一电源电压与一第一端点导通；

依据一第二控制信号以选择性地将一第二电源电压与一第二端点导通；

依据一第三参考电压以选择性地将该第一端点与一输出端导通；以及

依据一第四参考电压以选择性地将该输出端与该第二端点导通；

其中该第三参考电压以及该第四参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

9.如权利要求8所述的方法，还包含有：

依据一第一输入信号以自该第一电源电压与一第五参考电压中择一作为该第一控制信号；以及

依据一第二输入信号以自该第二电源电压与一第六参考电压中择一作为该第二控制信号；

其中该第五参考电压以及该第六参考电压的电压电平介于该第一电源电压的电压电平与该第二电源电压的电压电平之间。

10.如权利要求9所述的方法，其中该第三参考电压以及该第四参考电压对应一相同电压电平，且该第五参考电压以及该第六参考电压对应另一相同电压电平。

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