CN101206162B

CN101206162B - 平轮检测数据采集与信号处理***

Info

Publication number: CN101206162B
Application number: CN2007101448212A
Authority: CN
Inventors: 张兴周; 杨志刚; 郜丽鹏; 王鹏飞; 韩亮; 张博为; 战永兴; 田金超; 胡文飞
Original assignee: Harbin Engineering University
Current assignee: Harbin Engineering University
Priority date: 2007-12-14
Filing date: 2007-12-14
Publication date: 2010-11-24
Anticipated expiration: 2027-12-14
Also published as: CN101206162A

Abstract

本发明提供的是一种平轮检测数据采集与信号处理***。它由电源模块、AD采样输入前端调理模块、AD采样转换模块、数据及程序存储模块、中断管理模块、高速通信模块和复位模块七部分组成。本发明将高速浮点DSP芯片、高速、低功耗、双12位并行A/D转换器，双口RAM芯片和复杂可编程逻辑器件应用到平轮检测数据采集与处理***中，开发了以高速浮点DSP为核心处理器的数据采集与处理***，提高了平轮检测数据采集和数据处理的速度、精度及稳定性，(***的控制及通信、监控另由ARM-VxWORK完成，通信采用网卡方式)。从而提高了整个平轮检测***的性能指标。

Description

平轮检测数据采集与信号处理***

(一)技术领域

本发明涉及的是一种用于铁路***的平轮检测数据采集和信号处理技术。

(二)背景技术

平轮检测数据采集与信号处理***是铁路***平轮检测***的重要组成部分，在平轮检测设备的稳定性、高效性、智能性、精准性方面起着重要的作用。其主要作用主要体现在以下几个方面：(1)对平轮检测***前端输出的模拟电信号进行采集，为平轮检测***检测算法提供可信赖的有效的精准数字数据来源。(2)为计辆、计轴、检测算法的运行实现提供高效稳定的硬件载体。(3)完成与平轮检测***中检测控制***的实时通信及数据传输。(4)其稳定性、高效性、智能性、精准性决定了评论检测***的稳定性、高效性、智能性和精准性。随着我国国民经济的持续发展，对铁路运输也提出更高的要求。随着我国铁路第六次大提速的完美成功，对铁路平轮检测***的稳定性、高效性、智能性和精准性提出越来越高的要求。这也就对平轮检测数据采集与信号处理***的稳定性、高效性、智能性、精准性提出了更高的要求。

数十年来，国内外为实现铁路平轮的动态检测作了不懈的努力，研究了各种检测方法。然而至今仍然没有一种检测方法成功的实现对平轮的准确稳定计辆、计轴、定量检测。分析原因，平轮检测数据采集与信号处理***及工作方法的成败是一个主要因素。目前国内外存有的平轮检测***的工作方法都是通过单片机或者低速DSP芯片控制AD采用串行通信方式将数据采集到单片机或者低速DSP的***存储器中，然后通过低速的串口或者PCI或者HPI口传送到PC机中然后再进行处理得出检测结果。随着铁路运输速度的不断提高，前端数据量也显著增大、对数据采集***提出更高的要求，单片机、低速DSP的低精度、低速度以及低速的通信方式已经无法满足铁路***提出的新要求。研究新型的平轮检测数据采集与信号处理***及工作方法已经成为铁路平轮检测***中的重要研究课题。

(三)发明内容

本发明的目的在于提供一种能够提高平轮检测数据采集和数据处理的速度、精度及稳定性，从而提高整个平轮检测***的性能指标的平轮检测数据采集与信号处理***。

本发明的目的是这样实现的：

它由电源模块、AD采样输入前端调理模块、AD采样转换模块、数据及程序存储模块、中断管理模块、高速通信模块和复位模块七部分组成。电源模块为其它六个模块提供所需的数字或模拟电压供给；在AD采样转换模块之前加AD采样输入前端调理模块；AD采样转换模块将AD采样输入前端调理模块输出的模拟信号转换成可供DSP处理的数字信号，并通过数据线由DSP控制将转换后的数字信号存储在数据及存储模块中的SDRAM里，数据及存储模块中的flash与SDRAM的信号线、地址线、控制线分别与DSP上对应的信号线、地址线、控制线连接，以实现DSP与数据及存储模块的数据传输；中断管理模块主要与DSP的外部中断管脚相连，实现对DSP外部中断资源的扩展解决外部中断输入管脚过少的缺陷；高速通信模块中的双口RAM的数据线与地址线分别与DSP上的数据线与地址线对应连接，以实现DSP***与ARM***的数据传输；复位模块与其他各模块的复位管脚相连，为各芯片提供复位信号并实时检测整个***工作状态。AD采样转换模块、中断管理模块和高速通信模块相应的控制信号和控制寄存器都是在CPLD中通过VHDL硬件描述语言对DSP上相应的控制信号、地址线和数据线译码实现的。

所述的电源模块包括数字电源和模拟电源两大部分；数字电源由输入滤波网络、低压降稳压电源转换芯片、输出滤波网络构成，板外电源输入作为输入滤波网络的输入，输入滤波网络的输出作为低压降稳压电源转换芯片的输入，低压降稳压电源转换芯片的输出，再连接到输出滤波网络的输入端，最后输出滤波网络的输出电压为***数字电路部分提供电压供给；模拟电源由输入滤波网络、稳压模块、输出滤波网络构成，板外电源输入作为输入滤波网络的输入，输入滤波网络的输出作为稳压模块的输入，稳压模块输出端连接到输出滤波网络的输入端，最后输出滤波网络的输出电压为***模拟电路部分提供电压供给。

所述的AD采样输入前端调理模块主要由晶体二极管保护电路和模拟运算放大器电路组成；晶体二极管保护电路的输入为平轮检测***前端电荷放大器的输出，晶体二极管保护电路的输出作为模拟运算放大器电路的输入，模拟运算放大器电路的输出作为AD采样转换模块的输入。

所述的AD采样转换模块主要由高速浮点DSP芯片、高速并行ADC芯片、译码电路和ADC转换控制电路组成；DSP芯片的高4位地址和DSP的地址空间选择信号作为译码电路的输入，译码电路的输出连接到ADC芯片的片选脚作为ADC的片选信号；DSP芯片的低3位地址线与ADC的地址线依次相连，DSP的16位数据线与ADC的数据线相连进行数据传输；DSP芯片的读写信号及低8位数据线作为ADC转换控制电路的输入，ADC转换控制电路的输出端与ADC芯片的转换控制信号直接相连作为控制信号的输入；DSP芯片的读使能信号直接与ADC的读使能管脚相连。

所述的数据及程序存储模块由DSP芯片TMS320c67xx、Flash芯片和SDRAM芯片组成；DSP的数据线与Flash和SDRAM芯片的数据线相连，DSP芯片的地址线与Flash和SDRAM的地址线相连，Flash的读信号脚、输出使能脚和DSP的读使能、输出使能管脚相连；SDRAM的读写使能管脚与DSP的读写使能管脚直接相连；DSP的不同地址空间选择管脚分别和SDRAM和Flash的片选管脚相连，作为它们各自的片选信号。

所述的中断管理模块由DSP芯片、译码器、中断标识字寄存器和中断复用器组成；其中译码器、中断标识字寄存器和中断复用器在复杂可编程逻辑器件CPLD内部由硬件设计语言VHDL编程实现其功能；外部中断作为中断复用器和中断标识字寄存器的输入中断复用器的输入直接与DSP的外部中断管脚相连作为DSP的外部中断输入；中断标识字寄存器根据其输入信号为每种不同的中断产生一个唯一的标识字用于DSP区分每一种不同的中断；中断标识字通过DSP的低8位数据线传输给DSP；DSP的第1位地址空间选择管脚和高4位地址线作为译码器的输入，译码器的输出与中断标识字寄存器的片选相连作为中断标识字寄存器的片选信号；DSP的读写信号与中断标识字寄存器的读写管脚相连接，控制中断标识字寄存器的读写使能。

所述的高速通信模块由DSP、双口RAM、和CPLD控制模块组成；双口RAM左端口的数据线、地址线与与DSP直接相连进行数据传输；双口RAM左端口的控制线直接与CPLD的输出相连，DSP的读写控制和地址空间选择线作为CPLD控制模块的输入；双口RAM左端口的地址线、数据线和控制线分别和平轮检测***的检测***的地址线、数据线及控制线相连接。

所述的复位模块由带有看门狗功能的复位芯片、RC电路和喂狗脉冲发生器组成；复位信号作为RC电路的输入RC电路对复位信号适当延迟后其输出作为复位芯片的复位输入，复位芯片的输出经上拉后连接到各芯片的复位引脚；喂狗脉冲由CPLD内部将CPLD时钟分频产生；作为喂狗脉冲发生器的输出，其与复位芯片的喂狗脉冲检测端口相连；复位芯片的看门狗复位脚经上拉与DSP的NMI脚相连。

此外上述基于DSP的平轮检测数据采集与处理***还留有丰富的扩展接口，可以扩展串口、LCD、键盘、EPROM和定时发生器等，为将来***功能升级扩展做了充分的准备。

本发明中的电源模块的主要作用是提供+5.0V、+3.3V、1.2V数字电压供给和+5.0V、-5.0V模拟电压供给；AD采样输入前端调理模块主要有两个作用。一是把平轮检测***前端电荷放大器传输过来的模拟信号作为输入，然后经过模拟运算放大器电路对输入信号进行幅值调整，调整到AD允许的输入范围内。二是电路保护作用。在模拟运算放大器电路输入前端先让输入信号经过晶体二极管保护电路，将电压严格限制在输入允许范围内(本***为+5V到-5V)，然后在输入到模拟运算放大器，以防止由于意外干扰使运放输入电压超过其允许范围而损伤器件。从而增加***的稳定性，安全性；AD采样转换控制模块的主要作用是根据***要求按照一定的采样率将AD采样输入前端调理模块输入进来的模拟信号精确、实时的转化成为DSP能够处理的数字信号；数据及存储模块的主要作用有：(1)Flash存储器存储程序代码实现开机自启动；(2)SDRAM作为ADC输出的数字信号的存储空间；(3)SDRAM为程序运行提供必要的临时存储空间。中断管理模块的主要作用是实现对DSP外部中断资源的扩展解决外部中断输入管脚过少的缺陷；高速通信模块的主要作用是实现平轮检测数据采集与信号处理***与平轮检测***的实时高速通信和互访。复位模块的主要作用是：(1)为各芯片提供复位信号；(2)看门狗电路实时检测***是否工作正常，不正常的时候自动复位***使***恢复正常工作，从而保证了***工作的稳定性、安全性。

基于DSP的平轮检测数据采集与处理***的工作方法主要包括以下几个步骤：

(1)***上电复位，Flash自举加载程序，跳转到主程序入口，在主程序中对DSP主控制器和***扩展电路进行初始化，然后进行***自检，如果***无软硬件故障则***进入省电等待模式，等待外部开机中断信号。如果***有软硬件故障则根据不同的故障产生相应的标识字，存放入双口RAM的自检结果寄存器中，并通过双口RAM给平轮检测***的检测***发送中断信号让其来读取***错误标识字，以采取应急维护措施使***在最短时间内恢复正常工作。

(2)步骤(1)的同时由平轮检测***前端电荷放大器输出的模拟信号输入到AD采样输入前端调理模块中，模拟信号经过幅值调整后输入到AD采样转换模块，进入到等待状态，等待DSP的采样转换命令。

(3)当DSP的外部中断检测到开机磁钢信号后***从省电模式进入正常工作模式，继续等待，等待AD采样开启磁钢信号。

(4)当DSP的外部中断检测到AD采样开启磁钢信号后DSP主程序启动内部定时器中断，设定ADC的采样频率，并依照采样频率给ADC芯片发出采样转化信号。并实时的将ADC输出的数字信号转存到数据存储模块中。

(5)在DSP中根据平轮检测算法对ADC采样输出的数字数据以轮对的形式实现信号处理。得到平轮信号产生所在的车箱号、轮对号、左右信息以及对应的平轮信号波形存储到双口RAM中，并通知平轮检测***的监测***来读取数据。然后进入等待状态，直到监测***来读数据，并给出数据已读取完毕响应信号后，DSP继续进行下一组轮对数据的处理。

本发明的工作原理：平轮检测***前端电荷放大器输出的模拟信号输入到AD采样输入前端调理模块中，模拟信号经过幅值调整后输入到AD采样转换模块，然后由DSP采用中断工作方式确定精确的采样率(20KHz)，对AD的输入信号进行采样，并转存储到数据存储模块中。然后由DSP运行平轮检测算法找到平轮的信号及对应的车速。然后根据动力学理论推出的震动能量与扁疤深度的定量关系得出扁疤的精确大小。同时根据磁钢信号技术得出平轮信号对应的具体车箱号、轮对号及左右位置。并通过双口RAM实时的传输到检测***最终将检测结果显示在PC端人机界面上。

本发明的优越性和技术效果：(1)***核心处理芯片TMS320c67xx采用高精度、高速度浮点DSP芯片代替以往的低速单片机或者低速DSP芯片，最高频率可达200MHz，运算速度可达1600MIPS/s和1200MFLOPS/s。提高了数据采集和检测算法的速度，从而提高了平轮检测的精度和效率。(2)首次采用两片高精度，多路并行输入AD转换器，并将其直接扩展到DSP的CE1空间上，以外部存储器方式直接访问其数据的方式代替了以往的采用多路串行输入AD转换器，通过多路缓冲串口访问其数据的方案。进一步提高了平轮检测的精度和效率。(3)将DSP的特性与ADC采样相结合通过软件程序成功由DSP的内部定时器设定采样率，产生转换脉冲信号，与以往的由外部硬件电路时钟发生器控制采样率的方法相比更加精确、灵活。(4)优化电源模块设计，采用专门的低压降稳压电源调节芯片和滤波网络。这和现存的以1117A、7805等普通电源转换芯片为核心设计的电源相比，在复杂环境下更能为***提供稳定地I/O电压和核电压。(5)使用双口RAM芯片作为通信的接口。解决了现有***使用并口、串口或者HPI通信时在大数据量时出现传输堵塞的问题，与***采用高速浮点处理器进行高速算法的设计相统一。(6)在可编程逻辑器件CPLD内部用VHDL语言实现中断标识字寄存器、多路中断复用器、译码电路、AD转换控制器、以及喂狗脉冲发生器，而没有使用***器件或者专用芯片来实现。降低了设计成本、简化了硬件电路，提高了设计的灵活性。(7)晶体二级管保护电路、AD采样输入前端调理电路和看门狗复位电路的应用保证了***的安全稳定。(8)电路板采用抗干扰设计理念。采用了3W原则来消除信号间串扰；采用了20H原则来减小电路板边缘效应，进一步保证了电路工作的稳定性。

(四)附图说明

图1本发明所涉及的基于DSP的平轮检测数据采集与信号处理***的总体框图。

图2本发明所涉及的电源模块的设计原理框图。

图3本发明所涉及的AD采样转换模块的设计原理框图。

图4本发明所涉及的AD采样输入前端调理模块的设计原理框图。

图5本发明所涉及的中断管理模块的设计原理框图。

图6本发明所涉及的高速通信模块的设计原理框图。

图7本发明所涉及的数据及程序存储模块的设计原理框图。

图8本发明所涉及的***复位模块的设计原理框图。

图9本发明所涉及的工作方法的流程图。

(五)具体实施方式

下面结合附图举例对本发明做更详细地描述：

本发明的基于DSP的平轮检测数据采集与信号处理***及工作方法，其***的总体框图如附图1所示。结合图1，***以高速浮点DSP TMS320c67xx为主处理芯片，以复杂可编程逻辑器件EPM7xxxS为辅助控制、处理芯片，控制两片模数转换器ADS78xx对12路前端模拟数据进行实时采集转换，并用双口RAM芯片IDT70Vxx作为和平轮检测***的监测***的接口实现本***与监测***的互访以及数据的实时高速传输。TMS320c67xx外扩一片8M bit FLASHam291vxxxb和两片16M*8bit的SDRAM HY57V2816xxHC分别用于对程序和数据的存储。***按照模块划分可以分为电源模块、AD采样输入前端调理模块、AD采样转换模块、数据及程序存储模块、中断管理模块、高速通信模块和复位模块七部分组成。各部分的具体实现如下所述。

***的电源模块包括模拟和数字两大部分。能够提供+5.0V、+3.3V、+1.2V数字电压供电和+5.0V、-5.0V模拟电压供电。附图2是电源模块设计的原理框图。结合图2，数字供电部分主要通过TPS759xx和TPS543xx两个芯片和输入、输出滤波网络构成。它们都是美国德州仪器公司专门为DSP、FPGA/CPLD等芯片设计的低压降稳压器，具有电压调节作用。TPS759xx实现+5.0V数字电压到+3.3V数字电压的转换，瞬态响快速应而且具有热关断保护和电源状态检测功能，并能够通过软件开启或中断其工作。TPS543xx实现+5.0V数字电压到+1.2V数字电压的转换，瞬态响应快速，具有热关断保护功能，而且还可以通过调整其RT脚的下拉阻值R可以设置其转换效率，关系式为：

R = \frac{500 KHz}{Frequency} \times 100 KΩ

模拟供电部分直接由外部电源提供，通过输入滤波网络、稳压模块和输出滤波网络后输出给模拟器件。

需要强调的一点是TMS320c67xx芯片要求+3.3V和+1.2V数字电压同时供电。如果无法保证同步必须保证+1.2V的核电压先供电，+3.3V的I/O电压后供电。本设计中在+3.3V电压供电处并联一个较大的电解电容，在+1.2V电压供电处并联一个较小的电解电容，这样很好的解决了供电先后次序的问题。

因为根据需要***要实现对12路轮轨振动信号的采集处理。所以要求AD采样转换模块要有12个采集通道，进行同时采样。德州仪器(TI)公司生产的ADS78xx是快速六通道全差分输入的双12位A/D转换器，它能以500kHz的采样率同时进行六通道信号采样，其内部6只FIFO寄存器用于保存6个通道的A/D转换结果，有利于更快的捕捉数据。本设计在TMS320c67xx的EMIF外部扩展空间CE1上外扩两片ADS78xx，用EMP71xxS辅助控制来实现AD采样转换模块。AD采样转换模块的设计原理框图如附图3所示。通过译码器的不同译码输出DSP可以选通不同的ADS78xx芯片，从而TMS320c67xx可以象访问其外部静态存储器一样随意访问任一片ADS78xx。

AD采样转换模块的工作流程如下：

(1)首先TMS320c67xx通过其内部定时器设定好采样率(20KHz)，然后依据这个采样率控制ADCTR发出启动转换命令，该命令启动ADS78xx的指定通道完成转换工作。ADS78xx一共有3根命令线，即HA、HB、HC。它们分别对应A0、A1；B0、B1；C0、C1三组采集通道。当所有3根命令线由高电平变为低电平的时3组采集通道实现转换。本***中因为采用了两片ADS78xx所以共有6根命令线，用来控制6组，共12路采集通道进行模数转换。

(2)当命令信号线被抬高后，经过一段时间所有通道转换完毕。此时可以通过译码器选通相应的ADS78xx并在读允许信号控制下读取数据。其中译码器和ADC控制寄存器ADCTR是在CPLD内部用VHDL语言编程实现。

ADS78xx的输入方式可采用单端输入或差分输入，要求+IN端和-IN端之间的电压波动范围为±VREF。由于平轮检测***前端电荷放大器传输过来的信号是单端双极性信号。为了降低电路的复杂程度设计中ADS78xx采用了单端输入方式。其+IN端接信号输入，-IN端直接与ADS78xx内部2.5V参考相连。此时ADS78xx允许的电压输入范围为0～5.0V。

因为实际的模拟输入信号不满足这个电平要求，所以设计了AD采样输入前端调理模块。其设计原理框图如附图4所示。附图4中根据模拟放大器的理论有如下等式关系成立：

U_{o} = [\frac{4 + R_{1}}{4 (20 + R_{2})}] \times (50 + R_{2} \times U_{i})

于是当ADS78xx允许的电压输入范围为0～5.0V时，取R1＝2K，R2＝10K则AD采样输入前端调理模块的输入范围为-5V～+5V。从而满足了***要求。另外晶体二极管保护电路用BATxxS芯片实现。保证了由于意外产生的大幅值干扰不会对***器件造成损伤。

基于DSP的平轮检测数据采集与信号处理***中共有8个外部中断源。其中有两个分别由两片ADS78xx产生，通知TMS320c67xx数据转换完成；有4个由外部4路磁钢信号产生(分别为：开机磁钢、ADC转换启动磁钢、采集区起点标记磁钢、采集区结束标记磁钢)；1个由双口RAM芯片IDT70Vxx产生，通知TMS320c67xx检测***已经读数完毕；还有一个是***预留中断输入口，作为***后期升级扩展用。而TMS320c67xx芯片只有四个可用外部中断输入口INT4、INT5、INT6和INT7。为了解决***外部中断资源短缺的弊端，作者设计了中断管理模块其原理设计框图如附图5所示。当某一个或几个中断发出中断请求后，有中断请求发生的中断复用器也将有中断请求输出给DSP的外部中断输入口。同时，中断请求标识寄存器中产生相应的中断请求标识字，用来表示发出中断请求的是何种外部中断，并一直保存到有清零操作执行。当TMS320c67xx响应中断后首先到中断请求标识寄存器中读取中断请求标识字，然后将中断请求标识寄存器清零，并执行相应中断请求标识字对应的中断功能子程序中断请求响应结束后，执行中断返回等待响应下次中断请求。

高速通信模块用于基于DSP的数据采集与处理***向平轮检测***的监测***实时高速传输平轮检测结果报文和相应数据。该模块的设计原理框图如附图6所示。IDT70Vxx的核心部分是双端口存储阵列，左右两个端口可以共用该存储阵列，并且拥有各自的控制线，在单独存取数据时，和普通RAM相同。同时读取不同存储空间的数据或同时读取相同数据空间的数据时，左右端口可以同时进行。此时，左右端口的BUSY信号同时置高。若对同一存储空间同时进行存储操作时，哪一端的存储请求信号先出现，则该端的BUSY信号置高，允许存储。哪一端的存储信号后出现，则这一端BUSY信号置低，禁止存储。值得注意的是，左右两端存取请求信号出现的时间差必须大于5ns，不然仲裁逻辑无法判断哪一边的存取请求信号出现在前。如果出现两端存取请求信号出现的时间差小于5ns的情况，仲裁逻辑将一边的BUSY信号置高，将另一边的BUSY信号置低，从而保证两个端口一个执行数据存储，另一端口进行数据读取，避免了冲突。保证了数据的高速实时传输。

数据及程序存储模块由数据存储单元和程序存储单元组成。数据存储单元主要用于存储ADC输出的数字数据，以及为程序运行提供必要的空间。设计中采用了两片HY57V2816xx芯片分别扩展到DSP EMIF的CE0和CE2上面，一共提供了16M*8Byte的存储空间，这个空间是根据平轮信号采样后的数据量决定的。程序存储单元主要用于存储程序代码。设计中采样8Mbit的Flash芯片am291vxxxb。该模块的设计原理框图如附图7所示。

复位模块设计原理框图如附图8所示。主要由复位芯片MAX7xxS、RC电路、按键和喂狗脉冲发生器组成。当***正常工作时喂狗脉冲正常按下按键时低平复位信号输入RC电路并进行适当延迟后其输出给复位芯片的复位输入端，复位芯片的输出经上拉后连接到各芯片的复位引脚，从而使***各芯片复位。当***工作不正常时复位芯片得不到正常得喂狗脉冲，复位芯片得WDO脚输出的电平复位信号，因复位芯片的看门狗复位脚经上拉与DSP的NMI脚相连，所以导致DSP复位重起***。从而保证了***的安全性。

基于DSP的平轮检测数据采集与处理***的工作方法如附图9所示，主要包括以下几个步骤：

(1)***上电复位，am291v8xxb自举加载程序，跳转到主程序入口，在主程序中对TMS320C67xx主控制器和***扩展电路进行初始化，然后进行***自检，如果***无软硬件故障则***进入省电等待模式，等待外部开机中断信号。如果***有软硬件故障则根据不同的故障产生相应的标识字，存放入双口RAMIDT70Vxxx的前8字节的报文命令字中，并通过双口RAM给平轮检测***的检测***发送中断信号让其来读取***错误标识字，已采取急时的维护措施使***在最短时间内恢复正常工作。

(2)步骤(1)的同时由平轮检测***前端电荷放大器输出的模拟信号输入到AD采样输入前端调理模块中，模拟信号经过调理幅值调整到0～5V，然后输入到ADS78xx的输入采样端口，之后ADS78xx进入到等待状态，等待DSP的采样转换脉冲。

(3)当TMS320C67xx的外部中断检测到开机磁钢信号后***从省电模式进入正常工作模式，继续等待，等待ADS7864采样转换开启磁钢信号。

(4)当TMS320C67xx的外部中断检测到ADS78xx采样转换开启磁钢信号后算法主程序启动TMS320C67xx内部定时器中断，设定ADS78xx的采样频率，并依照采样频率给ADS78xx发出采样转化信号。并实时的将ADS78xx输出的数字信号转存到数据存储模块的HY57V2816xxH中。

(5)在TMS320C67xx中根据平轮检测算法对数据存储模块中的数据进行处理，得到平轮信号产生所在的车箱号、轮对号、左右位置信息、平轮尺寸以及对应的平轮信号波形存储到双口RAM IDT70Vxx中，并通知平轮检测***的监测***来读取数据。然后进入等待状态，直到监测***来读数据，并给出数据已读取完毕响应信号后，TMS320C67xx继续进行下一组轮对数据的处理。

上述过程(5)中所说的平轮检测算法包括下面8个步骤：

(1)滤波去除2000Hz以上轮震动波。

(2)判幅值确定可能的平轮的起震点。

(3)运用小波分解的方法求起震点的时间，从起震点的时间来判断平轮落在哪个传感器上方。

(4)比较此传感器在此区段幅值是否很大，若大对其进行补偿，否则不是平轮。

(5)运用求此区段方差的办法去掉一部分轮震动波，此部分轮震动波的绝对值方差小。

(6)接着运用判断信号的绝对值的极大值超过700(本程序依据经验值暂定为700，此值可变)的数量判断此信号是否为平轮。

(7)若是平轮运用插值法求出应补偿的系数，对此区段数据进行补偿，然后求能量判断平轮大小。

(8)最后显示平轮出现的具***置(包括左右、车箱号、轮对号)以及大小和其对应的波形图。

Claims

1.一种平轮检测数据采集与信号处理***，它由电源模块、AD采样输入前端调理模块、AD采样转换模块、数据及程序存储模块、中断管理模块、高速通信模块和复位模块七部分组成；电源模块为其它六个模块提供所需的数字或模拟电压供给；在AD采样转换模块之前加AD采样输入前端调理模块；AD采样转换模块将AD采样输入前端调理模块输出的模拟信号转换成可供高速浮点DSP芯片TMS320c67xx处理的数字信号，并通过数据线由所述DSP芯片控制将转换后的数字信号存储在数据及程序存储模块中的SDRAM里，数据及程序存储模块中的flash与SDRAM的信号线、地址线、控制线分别与所述DSP芯片上对应的信号线、地址线、控制线连接，以实现所述DSP芯片与数据及程序存储模块的数据传输；中断管理模块主要与所述DSP芯片的外部中断管脚相连，实现对所述DSP芯片外部中断资源的扩展，解决外部中断输入管脚过少的缺陷；高速通信模块中的双口RAM的数据线与地址线分别与所述DSP芯片上的数据线与地址线对应连接，以实现所述DSP芯片与RAM的数据传输；复位模块与其他各模块的复位管脚相连，为各模块提供复位信号并实时检测整个***工作状态；AD采样转换模块、中断管理模块和高速通信模块相应的控制信号和控制寄存器都是在CPLD中通过VHDL硬件描述语言对所述DSP芯片上相应的控制信号、地址线和数据线译码实现的；其特征是：

(1)所述的电源模块包括数字电源和模拟电源两大部分；数字电源由用于数字电源的输入滤波网络、低压降稳压电源转换芯片、用于数字电源的输出滤波网络构成，板外电源输入作为用于数字电源的输入滤波网络的输入，用于数字电源的输入滤波网络的输出作为低压降稳压电源转换芯片的输入，低压降稳压电源转换芯片的输出再连接到用于数字电源的输出滤波网络的输入端，最后用于数字电源的输出滤波网络的输出电压为***数字电路部分提供电压供给；模拟电源由用于模拟电源的输入滤波网络、稳压模块、用于模拟电源的输出滤波网络构成，板外电源输入作为用于模拟电源的输入滤波网络的输入，用于模拟电源的输入滤波网络的输出作为稳压模块的输入，稳压模块输出端连接到用于模拟电源的输出滤波网络的输入端，最后用于模拟电源的输出滤波网络的输出电压为***模拟电路部分提供电压供给；

(2)所述的AD采样输入前端调理模块主要由晶体二极管保护电路和模拟运算放大器电路组成；晶体二极管保护电路的输入为平轮检测数据采集与信号处理***前端电荷放大器的输出，晶体二极管保护电路的输出作为模拟运算放大器电路的输入，模拟运算放大器电路的输出作为AD采样转换模块的输入；

(3)所述的AD采样转换模块主要由所述DSP芯片、高速并行ADC芯片、译码电路和ADC芯片转换控制电路组成；所述DSP芯片的高4位地址和所述DSP芯片的地址空间选择信号作为译码电路的输入，译码电路的输出连接到ADC芯片的片选脚作为ADC芯片的片选信号；所述DSP芯片的低3位地址线与ADC芯片的地址线依次相连，所述DSP芯片的16位数据线与ADC芯片的数据线相连进行数据传输；所述DSP芯片的读写信号及低8位数据线作为ADC芯片转换控制电路的输入，ADC芯片转换控制电路的输出端与ADC芯片的转换控制信号直接相连作为控制信号的输入；所述DSP芯片的读使能信号直接与ADC的读使能管脚相连；

(4)所述的数据及程序存储模块由所述DSP芯片、Flash和SDRAM组成；所述DSP芯片的数据线与Flash和SDRAM的数据线相连，所述DSP芯片的地址线与Flash和SDRAM的地址线相连，Flash的读信号脚、输出使能脚和所述DSP芯片的读使能、输出使能管脚相连；SDRAM的读写使能管脚与所述DSP芯片的读写使能管脚直接相连；所述DSP芯片的不同地址空间选择管脚分别和SDRAM和Flash的片选管脚相连，作为它们各自的片选信号；

(5)所述的中断管理模块由所述DSP芯片、译码器、中断标识字寄存器和中断复用器组成；其中译码器、中断标识字寄存器和中断复用器在复杂可编程逻辑器件CPLD内部由硬件设计语言VHDL编程实现其功能；外部中断作为中断复用器和中断标识字寄存器的输入，中断复用器的输入直接与所述DSP芯片的外部中断管脚相连作为所述DSP芯片的外部中断输入；中断标识字寄存器根据其输入信号为每种不同的中断产生一个唯一的标识字用于所述DSP芯片区分每一种不同的中断；中断标识字通过所述DSP芯片的低8位数据线传输给所述DSP芯片；所述DSP芯片的第1位地址空间选择管脚和高4位地址线作为译码器的输入，译码器的输出与中断标识字寄存器的片选相连作为中断标识字寄存器的片选信号；所述DSP芯片的读写信号与中断标识字寄存器的读写管脚相连接，控制中断标识字寄存器的读写使能；

(6)所述的高速通信模块由所述DSP芯片、双口RAM、和CPLD控制模块组成；双口RAM左端口的数据线、地址线与所述DSP芯片直接相连进行数据传输；双口RAM左端口的控制线直接与CPLD的输出相连，所述DSP芯片的读写控制和地址空间选择线作为CPLD控制模块的输入；双口RAM左端口的地址线、数据线和控制线分别和平轮检测数据采集与信号处理***的地址线、数据线及控制线相连接；

(7)所述的复位模块由带有看门狗功能的复位芯片、RC电路和喂狗脉冲发生器组成；复位信号作为RC电路的输入，RC电路对复位信号适当延迟后其输出作为复位芯片的复位输入，复位芯片的输出经上拉后连接到各芯片的复位引脚；喂狗脉冲由CPLD内部将CPLD时钟分频产生；作为喂狗脉冲发生器的输出，其与复位芯片的喂狗脉冲检测端口相连；复位芯片的看门狗复位脚经上拉与所述DSP芯片的NMI脚相连。