CN101197590B - 一种在无线通信中实现位同步数字化的方法及其*** - Google Patents

一种在无线通信中实现位同步数字化的方法及其*** Download PDF

Info

Publication number
CN101197590B
CN101197590B CN2006101573237A CN200610157323A CN101197590B CN 101197590 B CN101197590 B CN 101197590B CN 2006101573237 A CN2006101573237 A CN 2006101573237A CN 200610157323 A CN200610157323 A CN 200610157323A CN 101197590 B CN101197590 B CN 101197590B
Authority
CN
China
Prior art keywords
data
input
bit synchronization
module
road
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006101573237A
Other languages
English (en)
Other versions
CN101197590A (zh
Inventor
马超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hytera Communications Corp Ltd
Original Assignee
Hytera Communications Corp Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hytera Communications Corp Ltd filed Critical Hytera Communications Corp Ltd
Priority to CN2006101573237A priority Critical patent/CN101197590B/zh
Priority to US11/734,510 priority patent/US7953195B2/en
Priority to EP07252141.2A priority patent/EP1931080B1/en
Publication of CN101197590A publication Critical patent/CN101197590A/zh
Application granted granted Critical
Publication of CN101197590B publication Critical patent/CN101197590B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H04L7/007—Detection of the synchronisation error by features other than the received signal transition detection of error based on maximum signal power, e.g. peak value, maximizing autocorrelation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
    • H04L27/20—Modulator circuits; Transmitter circuits
    • H04L27/2003—Modulator circuits; Transmitter circuits for continuous phase modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明涉及一种在无线通信中实现位同步数字化的方法，所述方法包括下列步骤：对输入的信号序列进行间隔延迟，该信号序列包括至少一路以上的输入信号；将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘，相乘后的输出值在符号周期内累加并求均值；将每一路输入信号的每一通道的所述均值的绝对值进行比较，并选取最大极值作为该路位同步极值数据输出；以及将每一路的所述位同步极值数据进行比较，选取极值最大的一路作为解码数据输出。由于本发明采用了便于数字化实现的、运算量较小的DMR位同步技术，提高了数据率达到减少资源占用的目的，并且减低了成本。

Description

一种在无线通信中实现位同步数字化的方法及其***
技术领域
本发明涉及无线通信领域中的位同步技术，涉及一种在无线通信中实现位同步数字化的方法及其***，可应用于数字无线移动(Digital Mobile Radio，简称DMR)专业无线通信领域和所有连续相位移频键控(Continuous PhaseFrequency Shift Keying，简称CPFSK)调制方式的通信产品领域。
背景技术
对于任何一种无线通信产品，位同步的实现一直都是一个关键难点。因为数字信息是一串相继的码元序列，由于噪声和码间干扰的存在，为了获得可靠的判决结果，降低***的误码率，要求在每个码元周期的最佳采样时刻(眼图张开最大位置)对相干解调出的基带信号进行采样判决，以还原出整齐规则的信号码流。由于信号存在传输延迟等因素，这个时刻往往是未知的，需要通过位同步定时恢复来获得。因此，位同步定时恢复对解码的正确性有着重要意义。
而目前存在的最常用位同步技术为最大似然估计，其基于快速傅立叶变换(Fast Fourier Transform，简称FFT)算法的同步技术，为迟早门位同步技术。其中最大似然估计理论上可以达到最优，但运算量也最复杂，不适合数字实现。FFT算法目前主要应用于正交频分复用(orthogonal frequency divisionmultiplexing，简称OFDM)通信***中，对接收到的信号必须进行一些非线性的操作以获得所需的定时线谱。例如在传统的非数据辅助定时恢复***中，在对接收信号作相应的非线性处理后，利用窄带带通滤波器或锁相环(phaselocked loop，简称PLL)来提取时钟信号，这种方法也称之为单频滤波法(Tonefiltering)，其运算量较大。迟早门技术目前主要应用于相移键控(phase shiftkeying，简称PSK)和正交相移键控(quadrature phase shift keying，简称QPSK)调制方式的通信***。
DMR无线通信标准是欧洲通信标准协会最新推出的一种专业数字通信标准，鉴于目前国内尚没有相应的DMR产品，本发明主要是针对DMR产品的研发而提出的一种便于数字化实现的，运算量较小的DMR位同步技术。
发明内容
本发明要解决的技术问题在于，针对上述现有技术的缺陷提供一种在无线通信中实现位同步数字化的方法及其***。
本发明解决其技术问题所采用的技术方案是：构造一种在无线通信中实现位同步数字化的方法，所述方法包括下列步骤：
对输入的信号序列进行间隔延迟，该信号序列包括至少一路以上的输入信号；
将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘，相乘后的输出值在符号周期内累加并求均值；
将每一路输入信号的每一通道的所述均值的绝对值进行比较，并选取最大极值作为该路位同步极值数据输出；以及
将每一路的所述位同步极值数据进行比较，选取极值最大的一路作为解码数据输出。
在本发明所述的在无线通信中实现位同步数字化的方法中，还包括下列步骤：将晶振分频出位同步算法需要的多个时钟。
在本发明所述的在无线通信中实现位同步数字化的方法中，若采用四路的复数信号输入，则所述信号序列间隔延迟设置分别设置为：第一路为未延迟数据流，第二路为延迟2个符号周期，第三路为延迟4个符号周期以及第四路为延迟6个符号周期，使得将并行同步输入源转换成串行输入源。
在本发明所述的在无线通信中实现位同步数字化的方法中，还包括根据调制电平的对称性，将同步频点进行简化的步骤，具体包括：
产生正余弦幅度查询地址、读取存储单元中的正余弦幅度值的步骤；
将存储单元中的正弦幅度值进行输出的步骤。
在本发明所述的在无线通信中实现位同步数字化的方法中，所述输入的信号序列为复数信号形式，将所述复数换算为I、Q两路相乘的数学表达式为：
e j ( w 0 + w θ + n w c t ) e j w c t
= ( cos ( w 0 + w θ + n w c t ) + j sin ( w 0 + w θ + n w c t ) ) ( cos ( w c t ) + j sin ( w c t ) )
= cos ( w 0 + w θ + n w c t ) cos ( w c t ) - sin ( w 0 + w θ + n w c t ) sin ( w c t )
+ j ( sin ( w 0 + w θ + n w c t ) cos ( w c t ) + cos ( w 0 + w θ + n w c t ) sin ( w c t ) )
其中：cos(w0+wθ+nwct)为I路待解码数据；
sin(w0+wθ+nwct)为Q路待解码数据；
Figure S061F7323720061220D000035
为调制电平为+1时解码频点发生模块输出；
当调制电平为-1时，上式结果为：
cos(w0+wθ+nwct)cos(wct)+sin(w0+wθ+nwct)sin(wct)
+j(sin(w0+wθ+nwct)cos(wct)cos(w0+wθ+nwct)sin(wct))。
在本发明所述的在无线通信中实现位同步数字化的方法中，所述将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘的步骤具体包括：
将所述正余弦幅度值、所述I路数据流以及所述Q路数据流输入至乘法器、裁减器、加法器以及减法器并进行运算；
将所述运算结果分别以调制电平的复数相乘实部、虚部输出。
本发明还同时公开了一种在无线通信中实现位同步数字化的***，所述***包括：
时钟控制模块，用于将晶振分频出位同步算法需要的多个时钟；
数据延迟模块，用于对输入数据进行延迟操作；
位同步频点发生模块，用于根据调制电平的对称性，将同步频点进行简化；
复数相乘模块，用于将输入的复数信号与所述位同步频点发生模块进行相乘。
累加模块，用于将相乘后的数据在数据周期内进行累加；
均值运算模块，用于将累加后的数据进行均值运算；
选择模块，用于将均值运算后的数据进行大小比较选择，并输出解码数据及相应的极值。
在本发明所述的在无线通信中实现位同步数字化的***中，所述***包括：
并串转换模块，用于将需要进行均值运算的并行同步输入源转换成串行输入源；
串并转换模块，用于将进行均值运算后的串行同步输入源转换成并行输入源，并将该输入源输入至所述选择模块进行比较选择。
在本发明所述的在无线通信中实现位同步数字化的***中，所述位同步频点模块具体包括：
产生模块，用于产生正余弦幅度查询地址，读取存储单元的正余弦幅度值；
存储单元，用于存储调正余弦幅度值，并进行输出。
在本发明所述的在无线通信中实现位同步数字化的***中，所述复数相乘模块具体包括乘法器、对输入数据位宽进行低位裁减的裁减器、加法器以及减法器。
实施本发明所述的在无线通信中实现位同步数字化的方法及其***，采用了便于数字化实现的、运算量较小的DMR位同步技术，提高了数据率达到减少资源占用的目的，并且减低了成本。
附图说明
下面将结合附图及实施例对本发明作进一步说明，附图中：
图1是本发明所述DMR通信***位同步结构示意图；
图2是本发明所述时钟分频时序图；
图3是本发明所述数据延迟模块FPGA的结构示意图；
图4是本发明所述同步频点发生模块FPGA的结构示意图；
图5是本发明所述2通道复数相乘模块FPGA的结构示意图；
图6是本发明所述4通道复数相乘模块FPGA的结构示意图；
图7是本发明所述7位同步模块FPGA的结构示意图。
具体实施方式
如图1所示，一种在无线通信中实现位同步数字化的方法，所述方法包括下列步骤：
对输入的信号序列进行间隔延迟，该信号序列包括至少一路以上的输入信号；
将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘，相乘后的输出值在符号周期内累加并求均值；
将每一路输入信号的每一通道的所述均值的绝对值进行比较，并选取最大极值作为该路位同步极值数据输出；以及
将每一路的所述位同步极值数据进行比较，选取极值最大的一路作为解码数据输出。
从图中可以看出，本发明所述的位同步结构具有重复性，图1是采取四路符号信号输入的优选实施例。第一路复数信号输入无延迟，第二路复数信号输入延迟2个符号周期，第三路为延迟4个符号周期，第四路为延迟6个符号周期。其中，符号周期指的是数据速率，DMR标准规定码速率为9.6K，符号速率为4.8K。
每一路的输入信号在一个符号周期内与4个通道的本地信号相乘，相乘后的输出值在符号周期内累加、求均值，并将求出4个通道信号的均值的绝对值进行大小比较，选取最大极值通道的极值数据作为该路输出。每一路输出的最大极值解码数据再与其它三路输出的最大极值解码数据进行比较，最后在选择极值最大的一路输出解码数据。
由于结构的重复性，在进行FPGA是实现时可通过时序控制一路来完成四路的运算，这样就可以减低70％左右的资源，节省了成本。下面结合本发明所述在无线通信中实现位同步数字化的***作进一步说明。
时钟控制模块产生的时钟分频如图2所示，根据位同步结构的重复性，在进行FPGA实现时，可通过提高4倍运算时钟操作来达到减少资源重复的目的。这就需要定义严格的时序关系。该模块将晶振分频出位同步算法需要的多个时钟，时钟定义如下表所示：
表1时序模块时钟定义
时钟名称 分频时钟值 时钟描述
Clk_sys 4.9152M FPGA内部***时钟
Clk_153_6K 153.6K 合路控制时钟
Clk_4_8K 4.8K 符号时钟
Clk_38_4K 38.4K 符号升采样时钟，应用于位同步一路
Clk_38_4k_delay1 38.4K 符号升采样时钟，应用于位同步二路
Clk_38_4k_delay2 38.4K 符号升采样时钟，应用于位同步三路
ClL_38_4k_delay3 38.4K 符号升采样时钟，应用于位同步四路
Clk_4_8k_reset 4.8k 复位时钟，对一路累加模块复位操作
Con_reset_delay1 4.8k 复位时钟，对二路累加模块复位操作
Con_reset_delay2 4.8k 复位时钟，对三路累加模块复位操作
Con_reset_delay3 4.8k 复位时钟，对四路累加模块复位操作
Clk_squ_con_1 4.8k 平方使能时钟，高电平下允许一路信号进行平方运算
Clk_squ_con_2 4.8k 平方使能时钟，高电平下允许二路信号进行平方运算
Clk_squ_con_3 4.8k 平方使能时钟，高电平下允许三路信号进行平方运算
C1k_squ_con_4 4.8k 平方使能时钟，高电平下允许四路信号进行平方运算
数据延迟模块FPGA结构示意图如图3所示，由位同步结构可知，需要分别对输入数据进行四种情况的延迟操作，bit_syn_con模块将输入数据率由38.4K提高到153.6K，即原来输入一个12位数据的周期内，输出了4个12位数据，分别是未延迟数据流，延迟2个38.4K时钟数据流，延迟4个38.4K时钟数据流以及延迟6个38.4K时钟数据流。从而达到将并行同步输入源转换成串行输入源的目的。管脚定义如下表所示：
表2解码频点发生模块管脚定义
信号名称 信号方向     信号描述
Clk_sys IN FPGA内***时钟
Reset IN 复位信号
Clk_38_4K IN 控制未延迟数据流输出
Clk_38_4k_delay1 IN 控制2个采样时钟延迟数据流输出
Clk_38_4k_delay2 IN 控制4个采样时钟延迟数据流输出
Clk_38_4k_delay3 IN 控制6个采样时钟延迟数据流输出
Data_in_I IN I路数据流输入
Data_in_Q IN Q路数据流输入
Data_I OUT I路数据流输出，数据率提高4倍
Data_I OUT Q路数据流输出，数据率提高4倍
位同步频点发生模块FPGA实现结构示意图如图4所示，在采用FPGA实现该模块时，考虑到调制电平的对称性，可将结构方案中的4个频点发生模块简化成2个，以减少资源占用，降低成本。phase_addr用来产生正余弦幅度查询地址，以读取存储在4个rom存储单元中的正余弦幅度值。phasel_sin存储调制电平为+1时的正弦幅度输出，phasel_cos存储调制电平为+1时的余弦幅度输出，其他两个模块分别用来存储调制电平为+3时的正余弦幅度输出。管脚定义下表所示：
表3位同步频点发生模块管脚定义
信号名称 信号方向 信号描述
Clk_sys IN FPGA内614.4K***时钟
Reset IN 复位信号
Clk_en IN 使能时钟，38.4K
Con_reset OUT 控制累加复位信号
Phasel_sin OUT 调制电平为+1时正弦幅度输出
Phasel_cos OUT 调制电平为+1时余弦幅度输出
Phase3_sin OUT 调制电平为+3时正弦幅度输出
Phase3_cos OUT 调制电平为+3时余弦幅度输出
输入信号I，Q两路在图1中表示为复数形式，与本地解码频点发生模块进行复数相乘，而在FPGA实现时，首先要将复数换算成I，Q两路相乘的普通数学表达式，即
e j ( w 0 + w θ + n w c t ) e j w c t
= ( cos ( w 0 + w θ + n w c t ) + j sin ( w 0 + w θ + n w c t ) ) ( cos ( w c t ) + j sin ( w c t ) )
= cos ( w 0 + w θ + n w c t ) cos ( w c t ) - sin ( w 0 + w θ + n w c t ) sin ( w c t )
+ j ( sin ( w 0 + w θ + n w c t ) cos ( w c t ) + cos ( w 0 + w θ + n w c t ) sin ( w c t ) )
其中：cos(w0+wθ+nwct)为I路待解码数据；
sin(w0+wθ+nwct)为Q路待解码数据；
Figure S061F7323720061220D000075
为调制电平为+1时解码频点发生模块输出；
当调制电平为-1时，上式结果为：
cos(w0+wθ+nwct)cos(wct)+sin(w0+wθ+nwct)sin(wct)
+j(sin(w0+wθ+nwct)cos(wct)cos(w0+wθ+nwct)sin(wct))
双通道相乘FPGA实现如结构图5所示，在这里，利用了调制电平的对称性，节省一半的乘法器资源占用量。decode_mult模块为乘法器，bit_cut模块对输入数据位宽进行低位裁减，以节省FPGA资源，decode_add模块为加法器，decode_sub为减法器。模块管脚定义如表4所示。图6为模块复用完成4通道乘法运算，decode_mult_simple内部结构如图5所示。表5为管脚定义。
表42通道复数相乘模块管脚定义
信号名称 信号方向 信号描述
Clk_sys IN FPGA内614.4K***时钟
Reset IN 复位信号
Clk_en IN 使能时钟，38.4K
Phase_sin IN 调制电平为+1时正弦幅度输入
Phase_cos IN 调制电平为+1时余弦幅度输入
Data_I IN I路数据流输入
Data_Q IN Q路数据流输入
Pahsel_add OUT 调制电平为+1时复数相乘实部输出
Pahsel_sub OUT 调制电平为+1时复数相乘虚部输出
Phase_1_sub OUT 调制电平为-1时复数相乘虚部输出
Phase_1_add OUT 调制电平为-1时复数相乘实部输出
err1_1 OUT 乘法器溢出报警
表54通道复数相乘模块管脚定义
信号名称 信号方向 信号描述
Clk_sys IN FPGA内614.4K***时钟
Reset IN 复位信号
Clk_en IN 使能时钟，38.4K
Phase_sin IN 调制电平为+1时正弦幅度输入
Phase_cos IN 调制电平为+1时余弦幅度输入
Phase3_sin IN 调制电平为+3时正弦幅度输入
Phase3_cos IN 调制电平为+3时余弦幅度输入
Data_I IN I路数据流输入
Data_Q IN Q路数据流输入
Pahsel_add OUT 调制电平为+1时复数相乘实部输出
Pahsel_sub OUT 调制电平为+1时复数相乘虚部输出
Phase_1_sub OUT 调制电平为-1时复数相乘虚部输出
Phase_1_add OUT 调制电平为-1时复数相乘实部输出
Pahsel_add OUT 调制电平为+3时复数相乘实部输出
Pahsel_sub OUT 调制电平为+3时复数相乘虚部输出
Phase_1_sub OUT 调制电平为-3时复数相乘虚部输出
Phase_1_add OUT 调制电平为-3时复数相乘实部输出
err OUT 乘法器溢出报警
FPGA实现的位同步结构如图7所示。Phase_prdu_simple是位同步频点发生模块，bit_syn_con为数据延迟模块，Decode_mult_phase为4通道复数相乘模块。decode_acc模块为累加模块，根据算法需要完成输入数据的累加，这里复用了4个累加模块，分别相应四路同步算法结构。Bus_to_bit模块为并串转换模块，根据图1中位同步算法结构所示，在数据周期内累加完成后，需要进行均值运算，为了减少FPGA实现时的乘法器数目，在这里也同样采用了共用乘法器的方法，通过提高数据率达到减少资源占用的目的。dmr_squ_root为均值运算模块。Bit_to_bus模块为串并转换模块，是Bus_to_bit的反运算。Syn_cmp模块完成输入数据大小的比较选择，并输出正确的解码数据及相应的极值。管脚定义如下表所示：
表6位同步模块管脚定义
信号名称 信号方向 信号描述
Clk_sys IN FPGA内部***时钟
Reset IN 复位信号
Clk_153_6K IN 合路控制时钟
Clk_4_8K IN 符号时钟
Clk_384K IN 符号升采样时钟，应用于位同步一路
Clk_38_4k_delay1 IN 符号升采样时钟，应用于位同步二路
Clk_38_4k_delay2 IN 符号升采样时钟，应用于位同步三路
Clk_38_4k_delay3 IN 符号升采样时钟，应用于位同步四路
Clk_4_8k_reset IN 复位时钟，对一路累加模块复位操作
Con_reset_delay1 IN 复位时钟，对二路累加模块复位操作
Con_reset_delay2 IN 复位时钟，对三路累加模块复位操作
Con_reset_delay3 IN 复位时钟，对四路累加模块复位操作
Clk_squ_con_1 IN 平方使能时钟，高电平下允许一路信号进行平方运算
Clk_squ_con_2 IN 平方使能时钟，高电平下允许二路信号进行平方运算                              
Clk_squ_con_3 IN 平方使能时钟，高电平下允许三路信号进行平方运算                              
Clk_squ_con_4 IN 平方使能时钟，高电平下允许四路信号进行平方运算                              
Data_in_I IN I路数据流输入
Data_in_Q IN Q路数据流输入
decode_data OUT 解码输出
Cmp_data_out OUT 极值输出
虽然通过实施例描绘了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，本发明的申请文件的权利要求包括这些变形和变化。

Claims (9)

1.一种在无线通信中实现位同步数字化的方法，其特征在于，所述方法包括下列步骤：
将晶振分频出位同步算法需要的多个时钟，对输入的信号序列进行间隔延迟，该信号序列包括至少一路以上的输入信号；
根据调制电平的对称性，将同步频点进行简化，将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘，相乘后的输出值在符号周期内累加并求均值；
将每一路输入信号的每一通道的所述均值的绝对值进行比较，并选取最大极值作为该路位同步极值数据输出；以及
将每一路的所述位同步极值数据进行比较，选取极值最大的一路作为解码数据输出。
2.根据权利要求1所述的无线通信中实现位同步数字化的方法，其特征在于，若采用四路的复数信号输入，则所述信号序列间隔延迟设置分别设置为：第一路为未延迟数据流，第二路为延迟2个符号周期，第三路为延迟4个符号周期以及第四路为延迟6个符号周期，使得将并行同步输入源转换成串行输入源。
3.根据权利要求2所述的无线通信中实现位同步数字化的方法，其特征在于，所述根据调制电平的对称性，将同步频点进行简化的步骤具体包括：
产生正余弦幅度查询地址、读取存储单元中的正余弦幅度值的步骤；
将存储单元中的正弦幅度值进行输出的步骤。
4.根据权利要求3所述的无线通信中实现位同步数字化的方法，其特征在于，所述输入的信号序列为复数信号形式，包括I路数据流及Q路数据流。
5.根据权利要求4所述的无线通信中实现位同步数字化的方法，其特征在于，所述将每一路的输入信号在一个符号周期内分别与至少一个以上的本地通道的输入信号相乘的步骤具体包括：
将所述正余弦幅度值、所述I路数据流以及所述Q路数据流先共同输入至 乘法器，之后将乘法器的输出输入至裁减器，再依次的将每个所述裁减器的输出结果输入到加法器或减法器的输入端；
根据调制电平输出复数相乘实部或复数相乘虚部。
6.一种在无线通信中实现位同步数字化的***，其特征在于，所述***包括：
时钟控制模块，用于将晶振分频出位同步算法需要的多个时钟；
数据延迟模块，用于对输入数据进行延迟操作；
位同步频点发生模块，用于根据调制电平的对称性，将同步频点进行简化；
复数相乘模块，用于将输入的复数信号与所述位同步频点发生模块的输出结果进行相乘；
累加模块，用于将相乘后的数据在数据周期内进行累加；
均值运算模块，用于将累加后的数据进行均值运算；
选择模块，用于将均值运算后的数据进行大小比较选择，并输出解码数据及相应的极值。
7.根据权利要求6所述的在无线通信中实现位同步数字化的***，其特征在于，所述***包括：
并串转换模块，用于将需要进行均值运算的并行同步输入源转换成串行输入源；
串并转换模块，用于将进行均值运算后的串行同步输入源转换成并行输入源，并将该并行输入源输入至所述选择模块进行比较选择。
8.根据权利要求6或7所述的在无线通信中实现位同步数字化的***，其特征在于，所述位同步频点发生模块具体包括：
产生模块，用于产生正余弦幅度查询地址，读取存储单元的正余弦幅度值；
存储单元，用于存储正余弦幅度值，并进行输出。
9.根据权利要求6或7所述的在无线通信中实现位同步数字化的***，其特征在于，所述复数相乘模块具体包括乘法器、对输入数据位宽进行低位裁减的裁减器、加法器以及减法器。 
CN2006101573237A 2006-12-04 2006-12-04 一种在无线通信中实现位同步数字化的方法及其*** Active CN101197590B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN2006101573237A CN101197590B (zh) 2006-12-04 2006-12-04 一种在无线通信中实现位同步数字化的方法及其***
US11/734,510 US7953195B2 (en) 2006-12-04 2007-04-12 System and method for digitizing bit synchronization in wireless communication
EP07252141.2A EP1931080B1 (en) 2006-12-04 2007-05-24 System and method for digitizing bit synchronization in wireless communication

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2006101573237A CN101197590B (zh) 2006-12-04 2006-12-04 一种在无线通信中实现位同步数字化的方法及其***

Publications (2)

Publication Number Publication Date
CN101197590A CN101197590A (zh) 2008-06-11
CN101197590B true CN101197590B (zh) 2011-08-17

Family

ID=39149125

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006101573237A Active CN101197590B (zh) 2006-12-04 2006-12-04 一种在无线通信中实现位同步数字化的方法及其***

Country Status (3)

Country Link
US (1) US7953195B2 (zh)
EP (1) EP1931080B1 (zh)
CN (1) CN101197590B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0815458D0 (en) * 2008-08-26 2008-10-01 Zarlink Semiconductor Inc Method of transferring timing information over packet network
AU2008362076B2 (en) * 2008-09-28 2013-03-28 Hytera Communications Corp., Ltd. Communication terminal, communication system and realization method for DMR special network
RU2453073C2 (ru) * 2008-09-28 2012-06-10 Хайтера Коммьюникейшнз Корп., Лтд. Терминал связи в частной сети dmr, система связи и способ ее реализации
CN101889408B (zh) * 2008-11-24 2012-12-26 海能达通信股份有限公司 一种改进的位同步数字化的方法
US20160197698A1 (en) * 2013-09-06 2016-07-07 Danmarks Tekniske Universitet All-optical orthogonal frequency division multiplexing (ofdm) demultiplexer
CN106788959B (zh) * 2016-12-26 2019-12-13 成都三零瑞通移动通信有限公司 一种pdt集群***加密语音同步方法
CN107623654B (zh) * 2017-09-14 2020-03-27 中国电子科技集团公司第五十四研究所 一种基于FPGA的高速16apsk信号的位定时同步方法
CN113556434B (zh) * 2021-07-05 2022-08-23 陕西宝成航空仪表有限责任公司 一种用于机载话机的dtmf编码发送的实现方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991013501A1 (en) * 1990-02-28 1991-09-05 Matsushita Electric Industrial Co., Ltd. Frame synchronizing method for digital mobile radio
US5625641A (en) * 1995-01-09 1997-04-29 Matsushita Electric Industrial Co., Ltd. Correlator, synchronizer provided with the correlator, and fast frequency hopping spread spectrum receiver provided with the synchronizer
DE19919545A1 (de) * 1999-04-29 2000-11-02 Siemens Ag Verfahren zur Bildung bzw. Ermittlung einer Signalfolge, Verfahren zur Synchronisation, Sendeeinheit und Empfangseinheit
CN1349691A (zh) * 1999-04-29 2002-05-15 西门子公司 形成或者确定同步序列的方法、同步方法、发送单元和接收单元
JP2004080712A (ja) * 2002-08-22 2004-03-11 Mitsubishi Materials Corp ディジタル無線通信装置、及びディジタル無線通信方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3329383B2 (ja) * 1999-06-23 2002-09-30 日本電気株式会社 逆拡散器とタイミング検出装置とチャネル推定装置および周波数誤差測定方法とａｆｃ制御方法
US7006556B2 (en) * 2001-05-18 2006-02-28 Global Locate, Inc. Method and apparatus for performing signal correlation at multiple resolutions to mitigate multipath interference
TW561686B (en) * 2001-07-17 2003-11-11 Syncomm Technology Corp Phase demodulator, symbol clock recovering circuit and its method
US7289589B2 (en) * 2003-10-01 2007-10-30 Northrop Grumman Corporation Maximum likelihood bit synchronizer and data detector
US20050185743A1 (en) * 2004-01-14 2005-08-25 Oki Techno Centre (Singapore) Pte Ltd Apparatus for burst and timing synchronization in high-rate indoor wireless communication

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1991013501A1 (en) * 1990-02-28 1991-09-05 Matsushita Electric Industrial Co., Ltd. Frame synchronizing method for digital mobile radio
US5625641A (en) * 1995-01-09 1997-04-29 Matsushita Electric Industrial Co., Ltd. Correlator, synchronizer provided with the correlator, and fast frequency hopping spread spectrum receiver provided with the synchronizer
DE19919545A1 (de) * 1999-04-29 2000-11-02 Siemens Ag Verfahren zur Bildung bzw. Ermittlung einer Signalfolge, Verfahren zur Synchronisation, Sendeeinheit und Empfangseinheit
CN1349691A (zh) * 1999-04-29 2002-05-15 西门子公司 形成或者确定同步序列的方法、同步方法、发送单元和接收单元
JP2004080712A (ja) * 2002-08-22 2004-03-11 Mitsubishi Materials Corp ディジタル無線通信装置、及びディジタル無線通信方法

Also Published As

Publication number Publication date
EP1931080A3 (en) 2012-06-27
EP1931080A2 (en) 2008-06-11
CN101197590A (zh) 2008-06-11
EP1931080B1 (en) 2018-04-04
US7953195B2 (en) 2011-05-31
US20080130808A1 (en) 2008-06-05

Similar Documents

Publication Publication Date Title
CN101197590B (zh) 一种在无线通信中实现位同步数字化的方法及其***
CN100571230C (zh) 统一的正交二元偏移键控调制和解调方法
CN1719818B (zh) 一种正交频分复用***的采样频率偏差跟踪信号处理装置及方法
CN108964824B (zh) 一种基于伪随机序列差分编码的抗多普勒频移同步方法
CN110300079B (zh) 一种msk信号相干解调方法及***
CN102833204A (zh) 一种频偏估计实现方法
CN111294089A (zh) 基于fpga的宽带电力线载波通信符号同步方法
CN1327621C (zh) 一种新的超宽带信号的接收方法
CN102130878A (zh) 一种基于IEEE802.11a的OFDM帧定时同步方法
CN1716788A (zh) 一种频偏校正的方法和装置
CN100539569C (zh) 一种ofdm通信***载波的盲频偏估计方法
CN101889408B (zh) 一种改进的位同步数字化的方法
CN103188192A (zh) 应用于视频传感器的基带处理装置
CN112104586B (zh) 一种基于fpga的高速数传***帧同步并行实现的方法
CN101431493A (zh) 用于ofdm分组检测、频偏估计的***及方法
CN106953824A (zh) 一种基于时域和频域协同的ofdm符号同步调制方法
CN101789858A (zh) 一种用于高速数字通信***的位同步与滤波联合实现方法
CN101860508A (zh) 一种fft变换的复用装置及方法
CN106911449A (zh) 一种重叠时分复用调制方法、装置及***
Jin et al. A power-of-two FFT algorithm and structure for DRM receiver
CN211352227U (zh) Dpsk解调电路
CN100486147C (zh) 适用于gsm和gsm演进增强型数据速率的信道估计方法
Shukla et al. Design and Implementation of Matched Filtering and Timing Recovery Algorithm for IEEE 802.15. 4 Digital Baseband Front End
CN106911458A (zh) 一种重叠时分复用调制方法、装置及***
CN106911455A (zh) 一种重叠时分复用调制方法、装置及***

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant