CN101192825A - 半导体装置 - Google Patents

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Abstract

对于局部的特性变动的问题也能有效地解决，并且能够兼顾高速化和低功耗化的半导体装置。半导体装置(100)包括：多个传感器电路(101a)～(101g)，检测所配置的部位的局部的特性变动作为延迟信息；以及输出接口电路(102)，汇总由多个传感器电路(101a)～(101g)检测出的延迟信息并传送到外部，其外侧包括：运算单元(110)，对检测出的延迟信息，统计性地进行处理，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元(120)，根据记录在非易失性存储器(103)中的控制代码决定电压；以及电源电压发生单元(130)，对半导体装置(100)提供电源电压(131a)和接地电位(131b)。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及同时实现高速性和低功耗性的半导体装置。
背景技术
为了实现使用了CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路的半导体装置的低功耗化，存在各种各样的方法：构成CMOS电路的MOS晶体管的微细化、MOS晶体管的阈值电压的绝对值降低、电源电压的减低等。但是，一般而言，如果对构成CMOS电路的MOS晶体管进行微细化，则布线电阻值上升，容易成为妨碍高速化的主要因素，而且布线电阻值的偏差变大，还可能妨碍同步设计。而且，虽然降低MOS晶体管的阈值电压，则动作速度变快，但是漏电流也增加。而且如果降低电源电压，则动作速度降低。
反之，为了提高动作速度而提高电源电压，则消耗电流增大，并容易导致由动作噪声和发热引起的MOS晶体管的特性变动等所造成的电路的错误动作。
如上所述，在提高使用了CMOS电路的半导体装置的性能上，高速化和低功耗化处于互为折衷选择(tradeoff)的关系，成为重要的课题。
作为解决上述课题的方法，从以往一直采用以下的方法：对决定半导体装置的动作速度的主要因素以固有的方法进行检测，并基于该检测结果来控制对半导体装置提供的各种各样的要素，比如专利文献1(日本专利申请特开2002-100967号公报)所记载的电路方式。另外，以下将所述电路方式称为第一现有例。
在第一现有例，半导体装置中，将与定时裕度(margin)最小的电路即“关键路径(critical path)”相同或者相似形的电路，作为传感器电路设置在作为控制对象的半导体装置的外部，所述定时裕度为容许的处理期间与逻辑电路实际进行处理的时间的差，并采用以下方式：对来自PLL(Phase LockedLoop，锁相环)电路的输出信号进行分频，将该延迟量用于该分频信号的上升沿与下降沿的时间差，测量输入到传感器电路的信号被输出为止的延迟时间，控制电路根据该结果，对半导体装置和传感器电路的双方提供相同的电源电压。
一般而言，电源电压越高延迟时间就越小，电源电压越低延迟时间就越大。而且，电源电压越高半导体装置的消耗功率就越大，电源电压越低半导体装置的消耗功率就越小。
因此，在第一现有例中进行以下的反馈动作，即在传感器电路的延迟时间比期望的规定的时间长的情况下，提高电源电压；在传感器电路的延迟时间比期望的规定的时间短的情况下，降低电源电压。通过这样的反馈动作，对半导体装置和传感器电路提供期望的规定的时间也就是动作速度所需的足够的电源电压，而且该供给是以连续的反馈动作提供的，因此对周围温度的变动所引起的MOS晶体管的特性变动也有效地发挥作用。
这样，在第一现有例中，在包含周围温度的变动的条件下，能够对半导体装置提供期望的规定的时间也就是动作速度所需的足够的电源电压，从而能够解决高速化和低功耗化之间的折衷选择。
进一步地，作为解决上述课题的第二种方法，可例举比如专利文献2(日本专利申请特开2001-345693号公报)记载的电路方式。另外，以下将所述电路方式称为第二现有例。
第二现有例中，在半导体装置的内部搭载由延迟缓冲器和相位比较器构成的传感器电路。虽然延迟缓冲器的延迟时间随着电源电压或温度的增加而变动，但是通过相位比较器检测该变动量与基准频率信号之间的相位差，上述传感器电路、进而半导体装置的动作状态可被检测。在第二现有例中，该检测结果用于控制电源电压的增减、工作频率的增减、和衬底偏置电压的增减的三种数值。
虽然一般而言电源电压的增加使传感器电路的延迟时间减少，但是消耗功率与电源电压的二次方成比例地增大。
而且使工作频率增加，则消耗功率与该动作速度成比例地增大，而且使传感器电路的延迟时间与期望的规定的时间之间的裕度减少。
进一步地，虽然使衬底偏置电压不是接近MOS晶体管的源极电位而是接近漏极电位，则能够减少传感器电路的延迟时间，但是衬底漏电流增大；或者虽然使衬底偏置电压向所述接近方向的相反方向变化，则传感器电路的延迟时间增加，但是衬底漏电流减少。
根据上述的关系，与半导体装置所要求的规格对应地，在电源电压的增减、工作频率的增减、和衬底偏置电压的增减的三种数值的控制之间设定优先顺序，而且连续地进行该控制，由此在包含周围温度的变动的条件下，能够对半导体装置提供期望的规定的时间也就是动作速度所需的足够的电源电压，从而能够解决高速化和低功耗化之间的折衷选择。
但是，在这样的现有的半导体装置中，存在以下的课题。
近年来的半导体装置的微细加工(microfabrication)技术的进一步发展所产生的高密度，带来了新的课题。特别突出的问题是局部的特性变动的问题。
比如，被高密度地集成化的半导体装置的电源布线的布线电阻值已经不能忽视，每当电流流过MOS晶体管，该MOS晶体管的源极电位发生局部的变动，也就是所谓的IR-Drop所引起的MOS晶体管的特性变动不能忽视。而且，因为单位面积的元件数飞跃性地增加，所以电流取决于动作状态在局部集中流动的情况大量发生，该电流的焦耳热所引起的局部的温度上升，也就是所谓的局部发热(local heating)所引起的MOS晶体管的特性变动变得突出。
除了这些以外，实际的MOS晶体管和布线的配置方向或配置位置等所引起的特性变动也大到不能忽视。
针对这些局部的特性变动的问题，首先因为第一现有例在外部具有传感器电路，所以不能有效地应对。而且，即使是第二现有例，由于传感器电路复杂，所以为了防止该传感器电路的追加而引起的消耗功率的增加，该传感器电路只能配置一个或者少数，因此还是不能有效地应对。
发明内容
本发明的目的在于提供一种半导体装置，对于局部的特性变动的问题也能有效地解决，并且不仅能够提高使用了MOS晶体管的半导体装置的性能，还能够兼顾处于互为折衷选择关系的高速化和低功耗化。
本发明的一个形态的半导体装置，包括：主电路，至少具有一个MOS晶体管，接受电源电压的提供而进行动作；多个传感器电路，配置在所述主电路内，检测被配置的位置的局部的特性变动作为延迟信息；输出接口电路，汇总所述多个传感器电路的检测结果并输出；运算单元，对从所述输出接口电路输出的所述多个传感器电路的检测结果，统计性地进行处理；以及电源电压控制单元，基于所述运算单元的运算结果，控制对所述主电路提供的电源电压。
附图说明
图1是表示本发明的实施方式1的半导体装置的结构的电路方框图。
图2是表示本实施方式的半导体装置的传感器电路的具体结构的电路图。
图3是表示本实施方式的半导体装置的多相位PLL电路的具体结构的电路图。
图4是表示图3的多相位PLL电路的相位输出的定时图。
图5是表示本实施方式的半导体装置的多相输出环形振荡器(RingOscillator)的一例的电路图。
图6是具体说明本实施方式的半导体装置的传感器电路的普遍配置的图。
图7是具体说明本实施方式的半导体装置的传感器电路的普遍配置的图。
图8是具体说明本实施方式的半导体装置的传感器电路的无遗漏配置的图。
图9是表示本实施方式的半导体装置的运算单元的统计处理的流程图。
图10是表示本发明的实施方式2的半导体装置的结构的电路方框图。
图11是表示本实施方式的半导体装置的传感器电路的具体结构的电路图。
图12是表示构成本实施方式的半导体装置的缓冲器链电路的缓冲器电路的具体结构的电路图。
图13是表示本发明的实施方式3的半导体装置的结构的电路方框图。
图14是表示本实施方式的半导体装置的传感器电路被配置的实际电路的具体结构的电路图。
图15是表示本发明的实施方式4的半导体装置的结构的电路方框图。
图16是表示由本实施方式的半导体装置的相位控制单元控制的主电路的电路结构的图。
图17是表示本发明的实施方式5的半导体装置的结构的电路方框图。
图18是表示本发明的实施方式6的半导体装置的结构的电路方框图。
图19是表示本发明的实施方式7的半导体装置的结构的电路方框图。
图20是表示本发明的实施方式8的半导体装置的结构的电路方框图。
具体实施方式
以下参照附图详细说明本发明的实施方式。
(实施方式1)
图1是表示本发明的实施方式1的半导体装置的结构的电路方框图。本实施方式是适用于具有MOS晶体管，得到电源电压的提供而进行动作的半导体集成电路的例子。
在图1中，半导体装置的功能块包括下列结构而被构成：半导体装置100，通过CMOS工艺处理或双极工艺处理等配置在相同的衬底上；运算单元110，对检测出的延迟信息，统计性地进行处理，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元120，根据记录在非易失性存储器103的控制代码，决定应输出的电压；以及电源电压发生单元130，对半导体装置100提供电源电压131a和接地电位131b。
半导体装置100具备下列结构而被构成：多个传感器电路101a～101g，用于检测延迟值而普遍配置在半导体装置100的内部；输出接口电路102，汇总由多个传感器电路101a～101g检测出的延迟信息并传送到外部；以及非易失性存储器103，记录由运算单元110生成的控制代码作为半导体装置100各自固有的值。
半导体装置100为至少具有一个MOS晶体管，得到电源电压的供给而进行动作的主电路。
多个(比如，从数十个到数百个)传感器电路101a～101g内置于半导体装置100，检测各自的位置和动作条件下的多个局部的延迟信息。也就是说，多个传感器电路101a～101g配置在主电路内，检测被配置的位置的局部的特性变动作为延迟信息。传感器电路101a～101g的具体的结构根据图2将在后面描述。
输出接口电路102汇总多个传感器电路101a～101g的输出结果，并输出到运算单元110。
运算单元110对从输出接口电路102输出的多个传感器电路101a～101g的输出结果进行运算。
非易失性存储器103暂时存储运算单元110的输出结果。
输出电压控制单元120根据存储在非易失性存储器103的运算单元110的输出结果，控制输出电压。
电源电压发生单元130根据输出电压控制单元120的控制，对半导体装置100提供电源电压。
图2是表示传感器电路101a～101g的具体结构的电路图。传感器电路101a～101g采用相同的结构，因此将传感器电路101a作为代表来表示。
在图2中，多相位PLL电路200为所有的传感器电路101a～101g共同使用的多相位PLL电路。传感器电路101a表示利用多相位PLL电路200的相位不同的输出的一个传感器电路的结构。
传感器电路101a具备下列结构而被构成：测试信号发生电路210，输出端子与第一触发器电路211的数据输入端子相连接，发生测试信号；触发器(FF)电路211～217，根据从多相位PLL电路200提供的多个相位不同的时钟0、m～m+n保持数据；第一缓冲器链电路221以及第二缓冲器链电路222，由能力不同的多个缓冲器电路221a和222a分别构成；以及解码器电路230，与多个触发器电路211～217的输出端子相连接，计算第一以及第二的缓冲器链电路221和222的输出之间的延迟时间差。
测试信号发生电路210发生“表1”所示的测试信号，并输出脉冲信号。
表1
测试信号 工艺偏差 触发器电路212、214、216等的热感代码 触发器电路213、215、217等的热感代码 取决于热感代码之差的解码结果例
  脉冲信号 晶体管速度     慢   0000_0001   0000_1111     000     慢
    标准   0000_0011   0011_1111     010     标准
    快   0000_0111   1111_1111     100     快
“表1”是测试信号发生电路210中的真值表(truth table)。
触发器电路211是第一触发器电路，输入端子与测试信号发生电路210的输出端子相连接，数据输出端子与第一以及第二缓冲器链电路221和222的共用的输入端子相连接。
第一缓冲器链电路221和第二缓冲器链电路222由互相能力不同的多个缓冲器电路221a和222a构成。缓冲器电路221a和222a的能力不同是通过改变缓冲器的记号的大小并记述来表示的。另外，虽然在图2中，第一缓冲器链电路221的缓冲器电路221a的级数与第二缓冲器链电路222的缓冲器电路222a的级数相同，但是也可改变其级数而构成。
也就是说，只要是与第一触发器电路211的数据输出端子共用连接的第一缓冲器链电路221和第二缓冲器链电路222，以相互能力不同的状态和/或级数不同的状态并列地连接，在第一以及第二缓冲器链电路221和222的输出之间产生延迟时间差的结构即可。
触发器电路212～217为数据输入端子与第一以及第二缓冲器链电路221和222的多个输出的每个输出相连接的多个触发器电路。
像这样，在作为图1所示的多个传感器电路101a～101g的构成要素的传感器电路101a(图2)中，第一触发器电路211和多个触发器电路212～217相连接，所述多个触发器电路212～217的数据输入端子与第一以及第二缓冲器链电路221和222的多个输出的每个输出相连接。对第一触发器电路211以及多个触发器电路212～217提供的多相时钟，作为任意的相位不同的多相时钟，从多相位PLL电路200提供。
图3是表示上述多相位PLL电路200的具体结构的电路图，图4是表示图3的多相位PLL电路200的相位输出的时序图。
在图3中，多相位PLL电路200具备下列结构而被构成：分频器250，对基准信号进行分频；多相位信号发生单元260；相位选择单元270；选择相位信号生成单元280；以及缓冲单元290。多相位信号发生单元260包括下列结构而被构成：相位比较器261、电荷泵电路262、LPF263、电压控制电路264、多相输出环形振荡器265以及分频器266。相位选择单元270包括选择器271～275而被构成。缓冲单元290包括缓冲器电路291～294而被构成。
图5是表示上述多相输出环形振荡器265的一例的电路图。
如图5所示，多相输出环形振荡器265包括级数不同的环形振荡器265A、265B和265C，实现多相输出。
本实施方式如上所述在下列方面具有特征：(1)用于检测延迟值的传感器电路101a～101g的结构本身不同、(2)传感器电路101a～101g大量且无遗漏地配置在半导体装置100内、(3)由运算单元110对大量的传感器电路101a～101g的检测结果进行统计性的处理而生成控制代码。
接下来，说明传感器电路101a～101g大量且无遗漏地配置在半导体装置100内的例子。
图6至图8为具体说明传感器电路101a～101g的普遍配置的图。
[传感器电路的普遍配置的例1]
图6是表示传感器电路101a～101c普遍配置在CPU、DSP(Digital SignalProcessor，数字信号处理器)和总线的附近的三个地方的图。
在图6，半导体装置100中，其内部具备CPU104、DSP105和总线接口106，传感器电路101a～101c配置在CPU104、DSP105以及总线接口106的附近的三个地方。
[传感器电路的无遗漏配置的例2]
图7是表示传感器电路101a～101e普遍配置在温度上升以及大电流部分的五个地方的图。
在图7，半导体装置100中，其内部具备CPU104、DSP105、总线接口106、高速动作单元107、以及大电流动作单元108，传感器电路101a～101e配置在CPU104、DSP105、总线接口106、高速动作单元107、以及大电流动作单元108的附近的五个地方。
[传感器电路的无遗漏配置的例3]
图8是表示传感器电路101a～101f根据区域矩阵分割(area matrix division)以及随机配置而无遗漏配置的图。
如图8所示，半导体装置100中，对规定的区进行区域矩阵分割，传感器电路101a～101f被随机地配置在区域矩阵分割后的区域。
下面说明如上述构成的半导体装置的动作。
来自多相位PLL电路200的相位不同的输出是与温度、电源电压和工艺处理的偏差无关，而保持了一定的相位关系的多相时钟。如图4所示，比如具有保持数十微微秒的一定时间间隔的偏差的上升沿的多相时钟，从多相位PLL电路200被依次输入到触发器电路211～217。
而且，小规模的测试信号发生电路210被内置于各个传感器电路101a～101f。首先，测试信号由触发器电路211以相位0的定时同时输入到能力不同的第一缓冲器链电路221和第二缓冲器链电路222的双方。比如假设测试信号为从Lo变化到Hi的上升脉冲信号，由于第一缓冲器链电路221和第二缓冲器链电路222的能力不同，在第一缓冲器链电路221和第二缓冲器链电路222各自传递的上升脉冲信号，以不同的定时由第一缓冲器链电路221和第二缓冲器链电路222输出。
这里，因为被依次输入具有保持从相位m、m+1到m+n为止的一定时间间隔的偏差的上升沿的多相时钟的触发器电路212～217与第一缓冲器链电路221和第二缓冲器链电路222的输出相连接，所以触发器电路212～217的输出出现与第一缓冲器链电路221和第二缓冲器链电路222的各自的能力对应的热感代码(thermo code)(参照“表1”)，。然后，解码器电路230将该热感代码信号变换成固有的输出信号比如无符号(unsign)的2比特信号。由此，传感器电路101a能够整体掌握局部温度、IR-Drop和工艺处理的偏差，从而检测第一缓冲器链电路221和第二缓冲器链电路222的输出定时的变化。
像这样，图2所示的传感器电路101a能够检测每个被配置的位置的局部温度、IR-Drop和工艺处理的偏差，因此在传感器电路101a～101g无遗漏配置的半导体装置100中，能够检测每个被配置的位置的局部温度、IR-Drop和工艺处理的偏差。
该检测结果通过输出接口电路102被输入到运算单元110，运算单元110进行检测出的延迟信息的最大值、最小值和分布等的统计处理，作为其结果生成控制代码。
所生成的控制代码首先记录在非易失性存储器103中。这是假想比如为了防止运算电路的增大而由LSI测试器和其程序来构成运算单元110的情况。在该情况下，所生成的半导体装置100固有的控制代码不是立即输入到输出电压控制单元120，因此需要首先记录在非易失性存储器103中。
然后，在半导体装置100实际动作的情况下，记录在非易失性存储器103中的控制代码被输出电压控制单元120读入，输出电压控制单元120从电源电压发生单元130提供使半导体装置100动作时的消耗功率为最小的电源电压131a和接地电位131b。
接下来，说明统计处理和控制代码。
1.说明进行统计处理的意义。
伴随着近年来的超微细LSI(deep submicron LSI)制造工艺的进步，像平版印刷术(lithography)中的光学元件的制造误差那样的微观的加工误差，与上述宏观的加工误差同等或者更为突出。因此在现在的超微细加工LSI中，芯片内的单元的延迟值等的特性的偏差，在LSI整体，变得随机而且具有较大幅度的波动。为了使LSI的消耗功率最小，该芯片内的所有的单元的延迟值需要满足设计时的规格，但是在此直接测量所有的单元的延迟值是不可能的。
在像以往的LSI制造工艺那样，宏观的加工误差占主导地位的情况下，如果事先掌握该工艺处理中的一次倾斜倾向或二次倾斜倾向，将数个传感器电路配置在LSI的中央以及周围，则能够根据较少的传感器电路的测量结果，比较简单地计算芯片内的所有单元的延迟值。
但是，在近年来的超微细LSI制造工艺中，像平版印刷术中的光学元件的制造误差那样的微观的加工误差占主导地位，不出现上述那样的一次倾斜倾向(tipping tendency)或二次倾斜倾向。因此，为了尽可能地估计所有的单元的延迟值，只有采用下列方法：对所有的LSI，每个LSI都配置数十个以上的传感器电路，计算传感器电路的测量结果的平均值以及3σ，根据平均值+3σ的值，统计性地推测该界限值。
综上所述，统计处理是为了尽可能地估计LSI内部的所有的单元的延迟值的必须的方法，因此需要对所有的LSI配置数十个传感器电路。
2.说明控制代码的意义。
如上所述，为了尽可能地估计LSI内部的所有的单元的延迟值，需要进行根据数十个以上的延迟值的统计处理。但是，如果掌握了延迟值最迟的单元的定时，则可以不考虑除此以外的单元的定时，而且考虑比如延迟值具有随着电源电压的增加而减小的倾向，用于控制的值只要是用于延迟值最迟的单元的控制信息就足够。
因此，通过规定所需最小限的控制信息，也就是控制代码，而不是信息量也就是比特数较大的传感器电路的测量结果或统计处理的中间结果，能够控制LSI电路的增加。这里，控制代码是运算单元所具有的、与延迟值最迟的单元的延迟值一一对应的、控制电源电压等的代码。
运算单元110虽然可以内置于LSI，但是以LSI测试器来实现的方法能够削减用于统计处理的电路面积，可称为是更优选的实施方式。但是，在热变动等的外在的主要因素连续变化的情况下，内置于LSI断续地进行适当的控制的方法，虽然电路面积增加，但是能够进一步实现低功耗化。
图9是表示半导体装置100的运算单元110的统计处理的流程图。在图中，S表示流程的各个步骤。
首先，在步骤S1中，在输出接口电路102总计传感器数据的延迟值，在步骤S2中，接收传感器数据的延迟值。接下来，在步骤S3中，通过统计处理计算传感器数据的平均值和3σ的值。
在步骤S4中，判别是否能够计算与延迟值的平均值+3σ对应的、应进行控制的电压信息，如果不能计算应进行控制的电压信息，则在步骤7中，判断其为工艺处理的偏差较大的不合格品，并从检查品中除去。
在上述步骤S4能够计算应进行控制的电压信息时，在步骤S5中，由运算单元110输出与延迟值的平均值+3σ的延迟的最大值对应的、应进行控制的电压信息等。接下来，在步骤S6中，输出电压控制单元120根据由运算单元110输出的控制代码，对控制电压等进行控制，并结束本流程。
如上详细说明所述，本实施方式的半导体装置100具备：多个传感器电路101a～101g，无遗漏地配置在半导体装置100的内部，检测被配置的位置的局部的特性变动作为延迟信息；输出接口电路102，汇总由多个传感器电路101a～101g检测出的延迟信息并传送到外部；以及非易失性存储器103，记录由运算单元110生成的控制代码作为半导体装置100各自固有的值，在半导体装置100的外面具备：运算单元110，统计性地处理检测出的延迟信息，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元120，根据存储在非易失性存储器103的控制代码，决定应输出的电压；以及电源电压发生单元130，对半导体装置100提供电源电压131a和接地电位131b，因为具有这样的结构，所以通过统计性地处理从无遗漏配置在半导体装置100的内部的数十个到数百个的多个传感器电路101a～101g得到的延迟信息，能够在设计阶段防止局部的特性变动的检测遗漏。而且，并且通过将传感器电路101a～101g实际配置在局部，能够正确地测量由所谓的IR-Drop、局部发热、和配置方向或配置位置等引起的特性变动，其结果，能够兼顾高速化和低功耗化。
而且，在本实施方式中，用于检测延迟值的传感器电路101a～101g大量且无遗漏地配置在半导体装置100内，运算单元110通过统计性地处理该大量的传感器电路101a～101g的检测结果，生成控制代码，提供使半导体装置100动作时消耗功率最小的电源电压131a和接地电位131b。通过利用该控制代码以及对电源电压和电位进行控制，能够兼顾考虑到每个被配置的位置的局部温度、IR-Drop以及工艺处理的偏差的高速化和低功耗化。因此，能够实现一种通过更加微细化的工艺处理而实现的半导体装置，不仅考虑所谓工艺处理的偏差或周围温度的变动，还考虑所谓IR-Drop或局部发热的局部的特性变动，为了提高使用了MOS晶体管的半导体装置的性能，兼顾处于互为折衷选择关系的高速动作和低功耗化。
另外，虽然在本实施方式中表示了将运算单元110、输出电压控制单元120、以及电源电压发生单元130配置于半导体装置100的外面的例子，但是将它们的一部分或者全体内置于半导体装置100也是可以的。而且，运算单元110没有必要一定为LSI测试器等，即使是在相同衬底上或者相同组上的半导体装置也完全没有问题。
(实施方式2)
图10是表示本发明实施方式2的半导体装置的结构的电路方框图。本实施方式是在半导体装置内部无遗漏地配置多个传感器电路的更为优选的结构例。对与图1相同的构成部分附加相同的标号，省略重复地方的说明。
在图10中，半导体装置的功能块具备下列结构而被构成：半导体装置300，通过CMOS工艺处理或双极工艺处理等配置在相同的衬底上；运算单元110，对检测出的延迟信息，统计性地进行处理，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元120，根据记录在非易失性存储器103的控制代码，决定应输出的电压；电源电压发生单元130，对半导体装置300提供电源电压131a和接地电位131b；以及衬底偏置电压发生单元310，对半导体装置300提供PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b。
半导体装置300具备下列结构而被构成：多个传感器电路301a～301g，用于检测延迟值而无遗漏地配置在半导体装置300的内部；输出接口电路102，汇总由多个传感器电路301a～301g检测出的延迟信息并传送到外部；以及非易失性存储器103，记录由运算单元110生成的控制代码作为半导体装置300各自固有的值。
半导体装置300为至少具有一个MOS晶体管，得到电源电压的供给而进行动作的主电路。
多个(比如，从数十个到数百个)传感器电路301a～301g被配置在半导体装置300，检测被配置的位置的局部的特性变动作为延迟信息。
输出接口电路102汇总多个传感器电路301a～301g的输出结果，并输出到运算单元110。
运算单元110对从输出接口电路102输出的多个传感器电路301a～301g的输出结果进行运算。
输出电压控制单元120根据存储在非易失性存储器103的运算单元110的输出结果，控制输出电压。
电源电压发生单元130根据输出电压控制单元120的控制，对半导体装置300提供电源电压。
衬底偏置电压发生单元310根据输出电压控制单元120的控制，对主电路(半导体装置300)提供P沟道型MOS晶体管的衬底电位和N沟道型MOS晶体管的衬底电位。衬底偏置电压发生单元310也能够根据主电路整体所要求的动作性能和主电路整体的电路的状态，独立地控制P沟道型MOS晶体管的衬底电位和N沟道型MOS晶体管的衬底电位。
图11是表示传感器电路301a～301g的具体结构的电路图。传感器电路301a～301g采用相同的结构，因此将传感器电路301a作为代表来表示。
在图11中，传感器电路301a表示利用多相位PLL电路200的相位不同的输出的一个传感器电路的结构。
传感器电路301a具备下列结构而被构成：测试信号发生电路210，输出端子与第一触发器电路211的数据输入端子相连接，发生测试信号；触发器(FF)电路211～217，根据从多相位PLL电路200提供的多个相位不同的时钟0、m～m+n保持数据；第一缓冲器链电路321以及第二缓冲器链电路322，由能力不同的多个缓冲器电路321a和322a分别构成；以及解码器电路230，与多个触发器电路211～217的输出端子相连接，计算第一以及第二的缓冲器链电路321和322的输出之间的延迟时间差。
测试信号发生电路210发生上述“表1”所示的测试信号，并输出脉冲信号。
触发器电路211是第一触发器电路，输入端子与测试信号发生电路210的输出端子相连接，数据输出端子与第一以及第二缓冲器链电路321和322的共用的输入端子相连接。
第一缓冲器链电路321和第二缓冲器链电路322由互相能力不同的多个缓冲器电路321a和322a构成。缓冲器电路321a和322a的能力不同是通过改变缓冲器的记号的大小并记述来表示的。另外，虽然在图11中，第一缓冲器链电路321的缓冲器电路321a的级数与第二缓冲器链电路322的缓冲器电路322a的级数相同，但是也可改变其级数而构成。
也就是说，只要是与第一触发器电路211的数据输出端子共用连接的第一缓冲器链电路321和第二缓冲器链电路322，以相互能力不同的状态和/或级数不同的状态并列地连接，在第一以及第二缓冲器链电路321和322的输出之间产生延迟时间差的结构即可。
触发器电路212～217为数据输入端子与第一以及第二缓冲器链电路321和322的多个输出的每个输出相连接的多个触发器电路。
像这样，在作为图10所示的多个传感器电路301a～301g的构成要素的传感器电路301a(图11)中为，第一触发器电路211和多个触发器电路212～217相连接，所述多个触发器电路212～217的数据输入端子与第一以及第二缓冲器链电路321和322的多个输出的每个输出相连接。对第一触发器电路211以及多个触发器电路212～217提供的多相时钟，作为任意的相位不同的多相时钟，从多相位PLL电路200提供。
来自多相位PLL电路200的相位不同的输出是与温度、电源电压和工艺处理的偏差无关，保持了一定的相位关系的多相时钟。在图11的情况下，比如具有保持数十微微秒的一定时间间隔的偏差的上升沿的多相时钟，被依次输入到触发器电路211～217。
而且，测试信号发生电路210为内置于每个传感器电路301a～301g的小规模的测试信号发生电路。首先，测试信号由触发器电路211以相位0的定时同时输入到能力不同的第一缓冲器链电路321和第二缓冲器链电路322的双方。
这里，通过在构成第一缓冲器链电路321和第二缓冲器链电路322的缓冲器中采用根据图12所后述的缓冲器电路，能够实现与实施方式1相比延迟时间的检测精度高精度化。
本实施方式与实施方式1同样，在下列方面具有特征：(1)用于检测延迟值的传感器电路301a～301g的结构本身不同、(2)传感器电路301a～301g大量且无遗漏地配置在半导体装置300内、(3)由运算单元110对大量的传感器电路301a～301g的检测结果进行统计性的处理而生成控制代码。
上述(2)的传感器电路301a～301g大量且无遗漏地配置在半导体装置300内的具体例已经通过上述图6至图8说明。
图12是表示构成能力不同的缓冲器链电路321和322的缓冲器电路321a和322a的具体构成的电路图。缓冲器电路321a和322a采用相同的结构，因此将缓冲器电路321a作为代表来表示。
在图12中，缓冲器电路321a具备下列结构而被构成：第一PMOS晶体管PT1，栅极与输入端子331相连接；第一NMOS晶体管NT1，栅极通过第一DC偏置电压施加端子334被施加第一DC偏置电压，漏极端子与第一PMOS晶体管PT1的漏极端子相连接；第一反相器电路INV1，输入端子与第一PMOS晶体管PT1的漏极端子以及第一NMOS晶体管NT1的漏极端子相连接；第二NMOS晶体管NT2，栅极与上述第一反相器电路INV1的输出端子相连接；第二PMOS晶体管PT2，栅极通过第二DC偏置电压施加端子333被施加第二DC偏置电压，漏极端子与第二NMOS晶体管NT2的漏极端子相连接；第二反相器电路INV2，输入端子与第二NMOS晶体管NT2的漏极端子以及第二PMOS晶体管PT2的漏极端子相连接；以及输出端子332，对第二反相器电路INV2的输出作为缓冲器电路321a输出进行输出。
第二DC偏置电压施加端子333为用于控制缓冲器的上升转换速率的PMOS晶体管用的DC偏置电压施加端子；第一DC偏置电压施加端子334为用于控制缓冲器的下降转换速率的NMOS晶体管用的DC偏置电压施加端子。
这里，第一级的缓冲器1由反相器的组合构成，该组合是由第一PMOS晶体管PT1以及第一NMOS晶体管NT1构成的反相器和第一反相器电路INV1的组合；第二级的缓冲器2由反相器的组合构成，该组合是由第二PMOS晶体管PT2以及第二NMOS晶体管NT2构成的反相器和第二反相器电路INV2的组合。因此，比如在适用于图11所示的缓冲器链电路321和322的情况下，这些缓冲器链电路321和322的缓冲器为8级，使用4个图12所示的缓冲器电路。另外，虽然在图12中表示了缓冲器链电路321和缓冲器链电路322的缓冲器数相同的例子，但是只要是能力不同的多个缓冲器的组合，级数也可分别为任意的级数。
下面，说明如上构成的半导体装置的动作。因为基本动作与实施方式1相同，所以省略其说明，而对体现本实施方式的特征的动作进行说明。
在本实施方式，通过在作为能力不同的缓冲器链电路321和322的构成要素的缓冲器电路321a和321b采用图12所示的缓冲器电路321a，能够实现与实施方式1相比延迟时间的检测精度高精度化。
在如图12所示的缓冲器电路321a中，通过PMOS晶体管PT2用的第二DC偏置电压施加端子333和NMOS晶体管NT1用的第一DC偏置电压施加端子334的施加电压，能够任意地调整信号的上升时间和下降时间。也就是说，能够将缓冲器信号的上升时间和下降时间设定为相对于多相位PLL电路200的相位分辨率足够长的时间，由此在实施方式2，能够实现与实施方式1相比延迟时间的检测精度高精度化。
在这样的传感器电路301a～301g中，比如假设测试信号为从Lo变化到Hi的上升脉冲信号，由于第一缓冲器链电路321和第二缓冲器链电路322的能力不同，分别在第一缓冲器链电路321和第二缓冲器链电路322传递的上升脉冲信号，以不同的定时从第一缓冲器链电路321和第二缓冲器链电路322输出。
这里，因为被依次输入具有保持从相位m、m+1到m+n为止的一定时间间隔的偏差的上升沿的多相时钟的触发器电路212～217与第一缓冲器链电路321和第二缓冲器链电路322的输出相连接，所以触发器电路212～217的输出出现与第一缓冲器链电路321和第二缓冲器链电路322的各自的能力对应的热感代码(thermo code)(参照上述“表1”)，。然后，由解码器电路230将该热感代码信号变换成固有的输出信号比如无符号的2比特信号，则传感器电路301a～301g能够能够整体掌握局部温度、IR-Drop和工艺处理的偏差，从而检测第一缓冲器链电路321和第二缓冲器链电路322的输出定时的变化。
像这样，图11所示的传感器电路301a～301g能够检测每个被配置的位置的局部温度、IR-Drop和工艺处理的偏差。
该检测结果通过输出接口电路102被输入到运算单元110，运算单元110进行检测出的延迟信息的最大值、最小值和分布等的统计处理，作为其结果生成控制代码。
所生成的控制代码首先记录在非易失性存储器103。这是假想比如为了防止运算电路的增大而由LSI测试器和其程序来构成运算单元110的情况。在该情况下，所生成的半导体装置300固有的控制代码不是立即输入到输出电压控制单元120，因此需要首先记录在非易失性存储器103。
然后，在半导体装置300实际动作的情况下，记录在非易失性存储器103的控制代码被输出电压控制单元120读入，输出电压控制单元120从衬底偏置电压发生单元310提供PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b，以首先使构成半导体装置300的PMOS晶体管的阈值电压Vtp和NMOS晶体管的阈值电压Vtn为最小。接下来，从电源电压发生单元130如上述那样地提供使晶体管的阈值电压被调整的半导体装置300动作时的消耗功率为最小的电源电压131a和接地电位131b。
如上所述，根据本实施方式，在半导体装置300中，用于检测延迟值的传感器电路301a～301g大量且无遗漏地配置在半导体装置内，通过由运算单元110对该大量的传感器电路的检测结果进行统计性的处理而生成控制代码，能够提供使半导体装置300动作时的消耗功率为最小的电源电压131a和接地电位131b，由此，能够兼顾考虑到每个被配置的位置的局部温度、IR-Drop以及工艺处理的偏差的高速化和低功耗化。
特别是在本实施方式，通过在作为能力不同的缓冲器链电路321和322的构成要素的缓冲器电路321a和321b采用图12所示的缓冲器电路321a，能够将缓冲器信号的上升时间和下降时间设定为相对于多相位PLL电路200的相位分辨率足够长的时间，从而实现与实施方式1相比延迟时间的检测精度进一步高的精度化。
另外，虽然在本实施方式中表示了将运算单元110、输出电压控制单元120、电源电压发生单元130以及衬底偏置电压发生单元310配置于半导体装置300的外面的例子，但是也可以将它们的一部分或者全体内置于半导体装置300。而且，运算单元110不一定为LSI测试器等，即使是在相同衬底上或者相同组上的半导体装置也完全没有问题。
(实施方式3)
图13是表示本发明实施方式3的半导体装置的结构的电路方框图。本实施方式是适用于以下的半导体集成电路的例子：将对传感器电路输出进行了统计处理的运算结果，反映于电源电压以及时钟频率而进行反馈控制。对与图10相同的构成部分附加相同的标号，省略重复地方的说明。
在图13中，半导体装置的功能块具备下列结构而被构成：半导体装置400，通过CMOS工艺处理或双极工艺处理等配置在相同的衬底上；运算单元110，对检测出的延迟信息，统计性地进行处理，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元120，根据记录在非易失性存储器103的控制代码，决定应输出的电压；电源电压发生单元130，对半导体装置400提供电源电压131a和接地电位131b；时钟发生单元410，对半导体装置400提供动作时钟信号411；以及模式设定端子403，从外部控制半导体装置400的动作模式。
半导体装置400具备下列结构而被构成：多个传感器电路301a～301g，用于检测延迟值而无遗漏地配置在半导体装置400的内部；输出接口电路402，汇总由多个传感器电路301a～301g检测出的延迟信息并传送到外部；以及非易失性存储器103，记录由运算单元110生成的控制代码作为半导体装置400各自固有的值。
半导体装置400为至少具有一个MOS晶体管，得到电源电压的供给而进行动作的主电路。
多个传感器电路301a～301g内置于半导体装置400，检测各自的位置和在动作条件下的多个局部的延迟信息。
输出接口电路402与从外部控制半导体装置400的动作模式的模式设定端子403相连接，汇总多个传感器电路301a～301g的输出结果并输出。
运算单元110对从输出接口电路402输出的多个传感器电路301a～301g的输出结果进行运算。
输出电压控制单元120根据存储在非易失性存储器103的运算单元110的输出结果，控制输出电压。
电源电压发生单元130根据输出电压控制单元120的控制，对半导体装置400提供电源电压。
时钟发生单元410根据运算单元110的输出结果，对主电路(半导体装置400)提供时钟信号。时钟发生单元410也能够根据主电路整体所要求的动作性能和主电路整体的电路的状态，独立地控制时钟信号。
图14是表示传感器电路301a～301g被配置的实际电路的具体结构的电路图。
在图14中，传感器电路301a～301g被配置的实际电路500包括下列结构而被构成：时钟输入端子501，对传感器电路301a～301g提供时钟信号；测试信号发生单元502，发生传感器电路301a～301g的试验用信号；组合电路503，为传感器电路301a～301g被配置的实际电路，具有相同或者相同性较高电路结构和布线结构；触发器电路504和505，以从时钟输入端子501输入的时钟信号制约组合电路503的输入以及输出的定时；以及传感器电路的输出端子506。
组合电路503与布置(layout)在实际配置的位置的实际电路的一部分或者全体的逻辑相同，并且驱动能力为相同或者相似的关系。或者，组合电路503与布置在实际配置的位置的实际电路的一部分或者全体的逻辑相同，并且各个单元的配置方向也为相同的关系。
本实施方式与实施方式1和2同样，在下列方面具有特征：(1)用于检测延迟值的传感器电路301a～301g的结构本身不同、(2)传感器电路301a～301g大量且无遗漏地配置在半导体装置400内、(3)由运算单元110对大量的传感器电路301a～301g的检测结果进行统计性的处理而生成控制代码。0105,1上述(2)的传感器电路301a～301g大量且无遗漏地配置在半导体装置400内的具体例已经通过上述图6至图8说明。
这里，从时钟输入端子501输入的时钟信号由图13的时钟发生单元410提供。
根据来自半导体装置400被编入的***的定时和处理时间的制约，对半导体装置400所提供的时钟的频率，一般而言设定各自固定的值。但是，根据模式设定端子403的设定条件，一般也能延长处理时间或暂时停止。在本实施方式中表示以下的例子：不仅在通常动作的情况下，而且根据模式设定端子403的设定条件，在具有处理时间的延长或暂时停止的指定的情况下，也能够提供最合适的电源电压131a和接地电位131b，从而兼顾高速化和低功耗化。
下面，说明如上构成的半导体装置的动作。因为基本动作与实施方式1和2相同，所以省略说明，而对体现本实施方式的特征的动作进行说明。
在通常动作模式中，假设时钟发生单元410提供事先以***的要求规格决定的频率的动作时钟信号411。该动作时钟信号411被输入到传感器电路301a～301g的时钟输入端子501。
比如，假设从测试信号发生单元502输出的测试信号为从Lo变化到Hi的上升脉冲信号，则组合电路503以由动作时钟信号411的频率规定的定时进行信号输入和运算处理以及输出。但是在电源电压不充分的情况下，在MOS晶体管的能力因工艺处理的偏差和IR-Drop、局部发热等而下降的情况下，得不到所期待的输出信号。在这样的情况下，输出电压控制单元120使电源电压发生单元130在电源电压131a和接地电位131b之间的差变大的方向调整电压。该电压调整控制被反复进行，直到传感器电路301a～301g的所有的组合电路503的输出值与期待值相等为止，或者，直到在由运算单元110统计性地计算出的传感器电路的延迟偏差的3σ的范围内，传感器电路301a～301g的所有的组合电路503的输出值与期待值相等为止。其结果，与最后决定的电源电压131a和接地电位131b的值对应的控制代码为应存储在非易失性存储器103的值。
虽然上述的说明是在通常动作模式的说明，但是在模式设定端子403的设定条件表示处理时间的延长的情况下，时钟发生单元410的动作时钟信号411的频率、进而输入到时钟输入端子501的时钟的频率对应模式的规格而减少，控制代码以电源电压131a和接地电位131b之间的差比上述通常动作模式的情况小的状态被设定。而且，在模式设定端子403的设定条件表示暂时停止的情况下，时钟发生单元410的动作时钟信号411的频率、进而输入到时钟输入端子501的时钟的频率停止也就是被固定，电源电压131a和接地电位131b之间的差被降低到内部信号的状态不因电流漏泄或噪声等而改变的电位差。然后，用于输出电源电压131a和接地电位131b之间的差的控制代码被存储在非易失性存储器103，所述电源电压131a和接地电位131b之间的差与上述各个模式设定端子403的设定条件对应。
以上的控制假想由LSI测试器和其程序来构成的情况。在该情况下，所生成的半导体装置400固有的控制代码不是立即输入到输出电压控制单元120，因此需要首先记录在非易失性存储器103。
然后，在半导体装置400实际动作的情况下，首先与模式设定端子403的设定条件对应的动作时钟信号411从时钟发生单元410输出，接下来与模式设定端子403的设定条件对应的控制代码被输出电压控制单元120从非易失性存储器103读入，输出电压控制单元120从电源电压发生单元130如上述那样地提供使半导体装置400动作时的消耗功率为最小的电源电压131a和接地电位131b。
如上所述，根据本实施方式，在半导体装置400中，用于检测延迟值的传感器电路301a～301g大量且无遗漏地配置在半导体装置内，将该大量的传感器电路的检测结果反映到模式设定端子403的设定条件，同时由运算单元110进行统计性的处理而生成控制代码，从而能够提供使半导体装置400动作时的消耗功率为最小的电源电压131a和接地电位131b，由此，能够兼顾考虑到每个被配置的位置的局部温度、IR-Drop以及工艺处理的偏差的高速化和低功耗化。
另外，虽然在本实施方式中表示了将运算单元110、输出电压控制单元120、电源电压发生单元130以及时钟发生单元410配置于半导体装置400的外面的例子，但是将它们的一部分或者全体内置于半导体装置400也是可以的。而且，运算单元110不一定为LSI测试器等，即使是在相同衬底上或者相同组上的半导体装置也完全没有问题。
(实施方式4)
图15是表示本发明实施方式4的半导体装置的结构的电路方框图。本实施方式是适用于以下的半导体集成电路的例子：将对传感器电路输出进行统计处理后的运算结果，反映于电源电压以及时钟频率而进行反馈控制。是将在功能块内的内部存储器适用于功能块数为5个的半导体集成电路的例子。对与图10相同的构成部分附加相同的标号，省略重复地方的说明。
在图15中，半导体装置的功能块具备下列结构而被构成：半导体装置600，通过CMOS工艺处理或双极工艺处理等配置在相同的衬底上；运算单元110，对检测出的延迟信息，统计性地进行处理，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元120，根据记录在非易失性存储器103的控制代码，决定应输出的电压；电源电压发生单元130，对半导体装置600提供电源电压131a和接地电位131b；以及相位控制单元610，控制对半导体装置600所提供的时钟的相位。
半导体装置600具备下列结构而被构成：多个传感器电路301a～301g，用于检测延迟值而无遗漏地配置在半导体装置600的内部；输出接口电路102，汇总由多个传感器电路301a～301g检测出的延迟信息并传送到外部；以及非易失性存储器103，记录由运算单元110生成的控制代码作为半导体装置600各自固有的值。
半导体装置600为至少具有一个MOS晶体管，得到电源电压的供给而进行动作的主电路。
多个传感器电路301a～301g内置于半导体装置600，检测各自的位置和在动作条件下的多个局部的延迟信息。
输出接口电路102汇总多个传感器电路301a～301g的输出结果并输出到运算单元110。
运算单元110对从输出接口电路102输出的多个传感器电路301a～301g的输出结果进行运算。
输出电压控制单元120根据存储在非易失性存储器103的运算单元110的输出结果，控制输出电压。
电源电压发生单元130根据输出电压控制单元120的控制，对半导体装置600提供电源电压。
相位控制单元610根据运算单元110的输出结果，对主电路(半导体装置600)提供相位控制信号611。相位控制单元610也能够根据主电路整体所要求的动作性能和主电路整体的电路的状态，独立地控制相位控制信号。
本实施方式与实施方式1～3同样，在下列方面具有特征：(1)用于检测延迟值的传感器电路301a～301g的结构本身不同、(2)传感器电路301a～301g大量且无遗漏地配置在半导体装置600内、(3)由运算单元110对大量的传感器电路301a～301g的检测结果进行统计性的处理而生成控制代码。
上述(2)的传感器电路301a～301g大量且无遗漏地配置在半导体装置600内的具体例已经通过上述图6至图8说明。
图16是表示由相位控制单元610控制的主电路(半导体装置600)的电路结构的图。
在图16中，半导体装置600具备各个电路块600a～600d，从多相位PLL电路200通过选择器621～624对各个电路块600a～600d提供具有多个相位的时钟信号。
多相位PLL电路200提供具有多个相位的时钟信号。
由相位控制电路630对选择器621～624进行切换控制。
相位控制电路630收到来自相位控制单元610的相位控制信号611，控制决定多相时钟的组合的选择器621～624，所述多相时钟的组合为应分别对各个电路块600a～600d提供的多相位PLL电路200的所有时钟信号输出的多相时钟的组合。
下面，说明如上构成的半导体装置的动作。因为基本动作与实施方式1和2相同，所以省略其说明，而对体现本实施方式的特征的动作进行说明。
关于对半导体装置600的内部的各个电路块600a～600d提供的时钟的相位信号的组合，根据取决于触发器等的信号的传递定时或者组合电路的处理时间的制约，一般而言对各个电路块600a～600d提供各自固有的、固定的相位信号的组合，以使该半导体装置600整体正常地动作。但是，如果电源电压131a和接地电位131b发生变化，则各个电路块600a～600d的取决于触发器等的信号的传递定时或者组合电路的处理时间发生变化，因此电源电压131a和接地电位131b、与各个电路块600a～600d的相位信号的组合之间存在相关关系。
具体而言，电源电压131a和接地电位131b的电位差增大则消耗功率增大，但是各个电路块600a～600d的取决于触发器等的信号的传递定时或者组合电路的处理时间减少，因此应对各个电路块600a～600d提供的相位信号的组合为相位差更少的时钟之间的组合。而且，相反地，电源电压131a和接地电位131b的电位差减小则消耗功率减小，但是各个电路块600a～600d的取决于触发器等的信号的传递定时或者组合电路的处理时间增大，因此应对各个电路块600a～600d供给的相位信号的组合为相位差更大的时钟之间的组合。
本实施方式中，着眼于该相关关系，首先在电源电压131a和接地电位131b的电位差的初始状态，通过与从相位控制单元610输出的相位控制信号611的初始值对应的各个电路块600a～600d的相位信号的组合，判断传感器电路301a～301g的输出值与期待值是否一致。
在输出值与期待值一致的情况下，输出电压控制单元120在电源电压131a和接地电位131b的电位差减少的方向控制电源电压发生单元130。该电压控制被反复进行，直到即将成为传感器电路301a～301g的输出值与期待值不一致的状态为止。
而且，在输出值与期待值不一致的情况下，相位控制单元610通过控制选择器621～624，使应对各个电路块600a～600d提供的相位信号的组合变化到相位差更大的时钟之间的组合。在传感器电路301a～301g的输出值与期待值仍然不一致的情况下，输出电压控制单元120在电源电压131a和接地电位131b的电位差增大的方向控制电源电压发生单元130。
上述的电压调整控制被反复进行，直到传感器电路301a～301g的输出值与期待值相等为止，或者直到在由运算单元110统计性地计算出的传感器电路的延迟偏差的3σ的范围中，所有的传感器电路的输出值与期待值相等为止。
进行了这样的控制的结果，与最后决定的电源电压131a和接地电位131b的值对应的控制代码为应存储在非易失性存储器103的值。
以上的控制假想由LSI测试器和其程序来构成的情况。在该情况下，所生成的半导体装置600固有的控制代码不是立即输入到输出电压控制单元120，因此需要首先记录在非易失性存储器103。
然后，在半导体装置600实际动作的情况下，首先如上述那样设定为最优值的控制代码被输出电压控制单元120以及相位控制单元610从非易失性存储器103读出，输出电压控制单元120从电源电压发生单元130如上述那样地提供使半导体装置600动作时的消耗功率为最小的电源电压131a和接地电位131b。而且，相位控制单元610通过对半导体装置600提供相位控制信号611，控制选择器621～624，以使在上述的电源电压131a和接地电位131b的状态下，由使半导体装置600正常动作的相位的组合所构成的时钟信号被选择并输出到各个电路块600a～600d。
如上所述，根据本实施方式，在半导体装置600中，用于检测延迟值的传感器电路301a～301g大量且无遗漏地配置在半导体装置内，由运算单元110对该大量的传感器电路的检测结果进行统计性的处理而生成控制代码，从而能够提供使半导体装置600动作时的消耗功率为最小的电源电压131a和接地电位131b以及相位控制信号611，由此，能够兼顾考虑到每个被配置的位置的局部温度、IR-Drop以及工艺处理的偏差的高速化和低功耗化。
另外，虽然在本实施方式中表示了将运算单元110、输出电压控制单元120、电源电压发生单元130以及相位控制单元610配置于半导体装置600的外面的例子，但是将它们的一部分或者全体内置于半导体装置600也是可以的。而且，运算单元110不一定为LSI测试器等，即使是在相同衬底上或者相同组上的半导体装置也完全没有问题。
而且，在上述实施方式1～4中，作为由控制代码控制的功能块，例举了电源电压发生单元130、衬底偏置电压发生单元310、时钟发生单元410以及相位控制单元610，并采用使它们的某些与半导体装置相连接而提供电压或信号的结构。这里，虽然在实现本发明的实施方式上，必须由电源电压发生单元130使电源电压为最小，但是通过上述控制代码控制的电源电压发生单元以外的功能块的组合一共存在7种。因此，上述各个实施方式仅为其中的一例，通过在实施方式1～4具体说明的以外的功能块的组合也能够实现。
另外，实施方式1～4的传感器电路可以使用图2、图12和图14中的任意的电路结构。
上述实施方式1～4为在半导体装置内设置暂时存储运算单元110的输出结果的非易失性存储器103的形态。但是，本发明也可以不通过对非易失性存储器103进行记录和读出，而直接地对各个控制单元提供传感器电路的统计处理结果。以下，利用实施方式5～8说明不通过非易失性存储器等的存储器，直接地对各个控制单元提供传感器电路的统计处理结果的例子。不通过存储器直接输出传感器电路的统计处理结果，由此能够进行连续的反馈控制，即使对温度变动等的经时性的状态变化也能应对。
(实施方式5)
图17是表示本发明实施方式5的半导体装置的结构的电路方框图。本实施方式是适用于半导体集成电路的例子，该半导体集成电路适用实施方式2的传感器电路，而且将对传感器电路输出进行统计处理后的的运算结果不通过存储器反映于电源电压，从而实现连续的反馈控制。对与图10相同的构成部分附加相同的标号，省略重复地方的说明。
在图17中，半导体装置的功能块具备下列结构而被构成：半导体装置700；运算单元110，对检测出的延迟信息，统计性地进行处理，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元120，根据所记录的控制代码，决定应输出的电压；以及电源电压发生单元130，对半导体装置700提供电源电压131a和接地电位131b。
半导体装置700具备下列结构而被构成：多个传感器电路301a～301g，用于检测延迟值而无遗漏地配置在半导体装置700的内部；以及输出接口电路102，汇总由多个传感器电路301a～301g检测出的延迟信息并传送到外部。
在半导体装置700内未设置非易失性存储器103，来自输出接口电路102的传感器电路301a～301g的统计处理结果直接输出到运算单元110。
半导体装置700为至少具有一个MOS晶体管，得到电源电压的供给而进行动作的主电路。
多个传感器电路301a～301g内置于半导体装置700，检测各自的位置和在动作条件下的多个局部的延迟信息。
输出接口电路102汇总多个传感器电路301a～301g的输出结果，并输出到运算单元110。
运算单元110对从输出接口电路102输出的多个传感器电路301a～301g的输出结果进行运算。
输出电压控制单元120根据运算单元110的输出结果，控制输出电压。
电源电压发生单元130根据输出电压控制单元120的控制，对半导体装置700提供电源电压。
本实施方式与实施方式1～4同样，在下列方面具有特征：(1)用于检测延迟值的传感器电路301a～301g的结构本身不同、(2)传感器电路301a～301g大量且无遗漏地配置在半导体装置700内、(3)由运算单元110对大量的传感器电路301a～301g的检测结果进行统计性的处理而生成控制代码。
上述(2)的传感器电路301a～301g大量且无遗漏地配置在半导体装置700内的具体例已经通过上述图6至图8说明。
下面，说明如上构成的半导体装置的动作。基本动作与实施方式1和2相同。
传感器电路301a～301g的检测结果通过输出接口电路102输入到运算单元110。
运算单元110进行检测出的延迟信息的最大值、最小值以及分布等的统计处理，作为该结果生成控制代码。
所生成的控制代码被输出电压控制单元120读入，输出电压控制单元120从电源电压发生单元130提供使半导体装置700动作时的消耗功率为最小的电源电压131a和接地电位131b。
如上所述，根据本实施方式，在半导体装置700中，用于检测延迟值的传感器电路301a～301g大量且无遗漏地配置在半导体装置内，通过由运算单元110对该大量的传感器电路的检测结果进行统计性的处理而生成控制代码，能够提供使半导体装置700动作时的消耗功率为最小的电源电压131a和接地电位131b，由此，能够兼顾考虑到每个被配置的位置的局部温度、IR-Drop以及工艺处理的偏差的高速化和低功耗化。
特别是，在本实施方式，不通过非易失性存储器103，直接将传感器电路301a～301g的统计处理结果输出到运算单元110，由此能够进行连续的反馈控制，即使对温度变动等的经时性的状态变化也能应对。也就是说，传感器电路301a～301g的统计处理结果实时地输出，因此能够对半导体装置700内的温度变动依次应对。另外，本来使用非易失性存储器103等的存储器的理由之一是为了固定地使用数据。但是，半导体装置700内的温度发生了变化时，使用上述固定的数据的意义较小。根据本实施方式，通过直接将传感器电路301a～301g的统计处理结果输出，能够实现连续的反馈控制，即使对温度变动等的经时性的状态变化也能应对。
另外，虽然在本实施方式中表示了将运算单元110、输出电压控制单元120以及电源电压发生单元130配置于半导体装置700的外面的例子，但是将它们的一部分或者全体内置于半导体装置700也是可以的。而且，运算单元110不一定为LSI测试器等，即使是在相同衬底上或者相同组上的半导体装置也完全没有问题。
另外，本实施方式的传感器电路可以使用图2、图12和图14中的任意的电路结构。
(实施方式6)
图18是表示本发明实施方式6的半导体装置的结构的电路方框图。本实施方式是适用于半导体集成电路的例子，该半导体集成电路适用实施方式2的传感器电路，而且将对传感器电路输出进行统计处理后的运算结果不通过存储器反映于电源电压以及衬底偏置电压，从而实现连续的反馈控制。对与图10相同的构成部分附加相同的标号，省略重复地方的说明。
在图18中，半导体装置的功能块具备下列结构而被构成：半导体装置800；运算单元110，对检测出的延迟信息，统计性地进行处理，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元120，根据所记录的控制代码，决定应输出的电压；电源电压发生单元130，对半导体装置800提供电源电压131a和接地电位131b；以及衬底偏置电压发生单元310，对半导体装置800提供PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b。
半导体装置800具备下列结构而被构成：多个传感器电路301a～301g，用于检测延迟值而无遗漏地配置在半导体装置800的内部；以及输出接口电路102，汇总由多个传感器电路301a～301g检测出的延迟信息并传送到外部。
半导体装置800为至少具有一个MOS晶体管，得到电源电压的供给而进行动作的主电路。
多个传感器电路301a～301g内置于半导体装置800，检测各自的位置和在动作条件下的多个局部的延迟信息。
输出接口电路102汇总多个传感器电路301a～301g的输出结果，并输出到运算单元110。
运算单元110对从输出接口电路102输出的多个传感器电路301a～301g的输出结果进行运算。
输出电压控制单元120根据运算单元110的输出结果，控制输出电压。
电源电压发生单元130根据输出电压控制单元120的控制，对半导体装置800提供电源电压。
衬底偏置电压发生单元310根据输出电压控制单元120的控制，对主电路(半导体装置800)提供P沟道型MOS晶体管的衬底电位和N沟道型MOS晶体管的衬底电位。衬底偏置电压发生单元310也能够根据主电路整体所要求的动作性能和主电路整体的电路的状态，独立地控制P沟道型MOS晶体管的衬底电位和N沟道型MOS晶体管的衬底电位。
下面，说明如上构成的半导体装置的动作。基本动作与实施方式1和2相同。
传感器电路301a～301g的检测结果通过输出接口电路102输入到运算单元110。
运算单元110进行检测出的延迟信息的最大值、最小值以及分布等的统计处理，作为该结果生成控制代码。
所生成的控制代码被输出电压控制单元120读入，输出电压控制单元120首先使衬底偏置电压发生单元310提供PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b，以使PMOS晶体管和NMOS晶体管的阈值电压减少。但是，因为MOS晶体管的阈值低于一定值则漏电流增大从而导致消耗功率的增大，所以事先对PMOS晶体管用衬底偏置电压311a设定下限电压，对NMOS晶体管用衬底偏置电压311b设定上限电压。
这样漏电流在容许范围内，并且各个晶体管的阈值电压在极小的状态下，输出电压控制单元120从电源电压发生单元130提供使半导体装置800动作时的消耗功率为最小的电源电压131a和接地电位131b。
如上所述，根据本实施方式，在半导体装置800中，用于检测延迟值的传感器电路301a～301g大量且无遗漏地配置在半导体装置内，通过由运算单元110对该大量的传感器电路的检测结果进行统计性的处理而生成控制代码，能够提供使半导体装置800动作时的消耗功率为最小的电源电压131a和接地电位131b，由此，能够兼顾考虑到每个被配置的位置的局部温度、IR-Drop以及工艺处理的偏差的高速化和低功耗化。
而且，本实施方式与实施方式5同样，不通过非易失性存储器103，直接将传感器电路301a～301g的统计处理结果输出到运算单元110，由此具有以下的效果：能够实现连续的反馈控制，即使对温度变动等的经时性的状态变化也能应对。
另外，虽然在本实施方式中表示了将运算单元110、输出电压控制单元120、电源电压发生单元130以及衬底偏置电压发生单元310配置于半导体装置800的外面的例子，但是将它们的一部分或者全体内置于半导体装置800也是可以的。而且，运算单元110不一定为LSI测试器等，即使是在相同衬底上或者相同组上的半导体装置也完全没有问题。
另外，本实施方式的传感器电路可以使用图2、图12和图14中的任意的电路结构。
(实施方式7)
图19是表示本发明实施方式7的半导体装置的结构的电路方框图。本实施方式是适用于半导体集成电路的例子，该半导体集成电路适用实施方式2的传感器电路，而且将对传感器电路输出进行统计处理后的运算结果不通过存储器反映于电源电压、衬底偏置电压以及时钟频率，从而实现连续的反馈控制。对与图10以及图13相同的构成部分附加相同的标号，省略重复地方的说明。
在图19中，半导体装置的功能块具备下列结构而被构成：半导体装置900；运算单元110，对检测出的延迟信息，统计性地进行处理，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元120，根据所记录的控制代码，决定应输出的电压；电源电压发生单元130，对半导体装置900提供电源电压131a和接地电位131b；衬底偏置电压发生单元310，对半导体装置900提供PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b；时钟发生单元410，对半导体装置900提供动作时钟信号411；以及模式设定端子403，从外部控制半导体装置900的动作模式。
半导体装置900具备下列结构而被构成：多个传感器电路301a～301g，用于检测延迟值而无遗漏地配置在半导体装置900的内部；以及输出接口电路402，汇总由多个传感器电路301a～301g检测出的延迟信息并传送到外部。
半导体装置900为至少具有一个MOS晶体管，得到电源电压的供给而进行动作的主电路。
多个传感器电路301a～301g内置于半导体装置900，检测各自的位置和在动作条件下的多个局部的延迟信息。
输出接口电路402与从外部控制半导体装置900的动作模式的模式设定端子403相连接，汇总多个传感器电路301a～301g的输出结果并输出到运算单元110。
运算单元110对从输出接口电路402输出的多个传感器电路301a～301g的输出结果进行运算。
输出电压控制单元120根据运算单元110的输出结果，控制输出电压。
电源电压发生单元130根据输出电压控制单元120的控制，对半导体装置900提供电源电压。
衬底偏置电压发生单元310根据输出电压控制单元120的控制，对主电路(半导体装置900)提供P沟道型MOS晶体管的衬底电位和N沟道型MOS晶体管的衬底电位。衬底偏置电压发生单元310也能够根据主电路整体所要求的动作性能和主电路整体的电路的状态，独立地控制P沟道型MOS晶体管的衬底电位和N沟道型MOS晶体管的衬底电位。
时钟发生单元410根据运算单元110的输出结果，对主电路(半导体装置900)提供时钟信号。时钟发生单元410也能够根据主电路整体所要求的动作性能和主电路整体的电路的状态，独立地控制时钟信号。
下面，说明如上构成的半导体装置的动作。基本动作与实施方式2和3相同。
根据来自半导体装置900所编入的***的定时和处理时间的制约，对半导体装置900所提供的时钟的频率，一般而言设定各自固定的值。但是，根据模式设定端子403的设定条件，一般也能延长处理时间或暂时停止。在本实施方式中表示实施方式的一个例子：不仅在通常动作的情况下，而且根据模式设定端子403的设定条件，在具有处理时间的延长或暂时停止的指定的情况下，也能够提供最合适的PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b、以及电源电压131a和接地电位131b，从而兼顾高速化和低功耗化。
在通常动作模式中，假设时钟发生单元410提供事先以***的要求规格决定的频率的动作时钟信号411。该动作时钟信号411被输入到传感器电路301a～301g。
传感器电路301a～301g将反映了该时刻的时钟条件、衬底偏置电压条件和电源电压条件的输出值输出到输出接口电路402。
如果传感器输出值与所期待的输出信号一致，则输出电压控制单元120首先使衬底偏置电压发生单元310提供PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b，以使PMOS晶体管和NMOS晶体管的阈值电压减少。但是，因为MOS晶体管的阈值低于一定值则漏电流增大从而导致消耗功率的增大，所以事先对PMOS晶体管用衬底偏置电压311a设定下限电压，对NMOS晶体管用衬底偏置电压311b设定上限电压。
这样漏电流在容许范围内，并且各个晶体管的阈值电压在极小的状态下，输出电压控制单元120从电源电压发生单元130提供使半导体装置900动作时的消耗功率为最小的电源电压131a和接地电位131b。
在传感器输出值与所期待的输出信号不一致的情况下，则输出电压控制单元120首先使衬底偏置电压发生单元310提供PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b，以使PMOS晶体管和NMOS晶体管的阈值电压变化。但是，因为MOS晶体管的阈值低于一定值则漏电流增大从而导致消耗功率的增大，所以事先对PMOS晶体管用衬底偏置电压311a设定下限电压，对NMOS晶体管用衬底偏置电压311b设定上限电压。
即使这样漏电流在容许范围内，并且各个晶体管的阈值电压在极小的状态下，传感器输出值与所期待的输出信号尚未一致的情况下，输出电压控制单元120从电源电压发生单元130在电源电压131a和接地电位131b之间的电位差扩大的方向提供各个电压。根据该电源电压131a和接地电位131b的反馈的调整被反复进行，直到传感器输出值与所期待的输出信号一致为止。
虽然上述说明是在通常动作模式的说明，但是在模式设定端子403的设定条件为表示处理时间的延长的情况下，时钟发生单元410的动作时钟信号411的频率对应模式的规格而减少，因此，作为与上述相同的反馈控制的结果，控制代码以电源电压131a和接地电位131b之间的差比上述通常动作模式的情况小的状态被设定。
而且，在模式设定端子403的设定条件表示暂时停止的情况下，时钟发生单元410的动作时钟信号411的频率停止也就是被固定。接下来，输出电压控制单元120对衬底偏置电压发生单元310进行控制，以使PMOS晶体管和NMOS晶体管的阈值电压增加而漏电流为最小，使PMOS晶体管用衬底偏置电压311a比PMOS晶体管的源电压高，而且使NMOS晶体管用衬底偏置电压311b比NMOS晶体管的源电压低。继而，在最后输出电压控制单元120进行控制，使电源电压131a和接地电位131b之间的差被降低到内部信号的状态不因电流泄漏或噪声等而改变的电位差。
如上所述，根据本实施方式，在半导体装置900中，用于检测延迟值的传感器电路301a～301g大量且无遗漏地配置在半导体装置内，通过将该大量的传感器电路的检测结果反映到模式设定端子403的设定条件，并由运算单元110进行统计性的处理而生成控制代码，能够提供使半导体装置900动作时的消耗功率为最小的电源电压131a和接地电位131b，以及PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b，由此，能够兼顾考虑到每个被配置的位置的局部温度、IR-Drop以及工艺处理的偏差的高速化和低功耗化。
而且，本实施方式与实施方式5和6同样，不通过非易失性存储器103，直接将传感器电路301a～301g的统计处理结果输出到运算单元110，由此具有以下的效果：能够实现连续的反馈控制，即使对温度变动等的经时性的状态变化也能应对。
另外，虽然在本实施方式中表示了将运算单元110、输出电压控制单元120、电源电压发生单元130、衬底偏置电压发生单元310以及时钟发生单元410配置于半导体装置900的外面的例子，但是将它们的一部分或者全体内置于半导体装置900也是可以的。而且，运算单元110不一定为LSI测试器等，即使是在相同衬底上或者相同组上的半导体装置也完全没有问题。
另外，本实施方式的传感器电路可以使用图2、图12和图14中的任意的电路结构。
(实施方式8)
图20是表示本发明实施方式8的半导体装置的结构的电路方框图。本实施方式是适用于半导体集成电路的例子，该半导体集成电路适用实施方式2的传感器电路，而且将对传感器电路输出进行统计处理后的运算结果不通过存储器反映于电源电压、衬底偏置电压、时钟频率以及时钟相位，从而实现连续的反馈控制。对与图10、图13以及图15相同的构成部分附加相同的标号，省略重复地方的说明。
在图20中，半导体装置的功能块具备下列结构而被构成：半导体装置1000；运算单元110，对检测出的延迟信息，统计性地进行处理，判断工艺处理的偏差等的状态而生成控制代码；输出电压控制单元120，根据所记录的控制代码，决定应输出的电压；电源电压发生单元130，对半导体装置1000提供电源电压131a和接地电位131b；衬底偏置电压发生单元310，对半导体装置1000提供PMOS晶体管用衬底偏置电压311a和NMOS晶体管用衬底偏置电压311b；时钟发生单元410，对半导体装置1000提供动作时钟信号411；相位控制单元610，对半导体装置1000提供时钟的相位；以及模式设定端子403，从外部控制半导体装置1000的动作模式。
半导体装置1000具备下列结构而被构成：多个传感器电路301a～301g，用于检测延迟值而无遗漏地配置在半导体装置1000的内部；以及输出接口电路402，汇总由多个传感器电路301a～301g检测出的延迟信息并传送到外部。
半导体装置1000为至少具有一个MOS晶体管，得到电源电压的供给而进行动作的主电路。
多个传感器电路301a～301g内置于半导体装置1000，检测各自的位置和在动作条件下的多个局部的延迟信息。
输出接口电路402与从外部控制半导体装置1000的动作模式的模式设定端子403相连接，汇总多个传感器电路301a～301g的输出结果并输出到运算单元110。
运算单元110对从输出接口电路402输出的多个传感器电路301a～301g的输出结果进行运算。
输出电压控制单元120根据运算单元110的输出结果，控制输出电压。
电源电压发生单元130根据输出电压控制单元120的控制，对半导体装置1000提供电源电压。
衬底偏置电压发生单元310根据输出电压控制单元120的控制，对主电路(半导体装置1000)提供P沟道型MOS晶体管的衬底电位和N沟道型MOS晶体管的衬底电位。衬底偏置电压发生单元3 10也能够根据主电路整体所要求的动作性能和主电路整体的电路的状态，独立地控制P沟道型MOS晶体管的衬底电位和N沟道型MOS晶体管的衬底电位。
时钟发生单元410根据运算单元110的输出结果，对主电路(半导体装置1000)提供时钟信号。时钟发生单元410也能够根据主电路整体所要求的动作性能和主电路整体的电路的状态，独立地控制时钟信号。
相位控制单元610根据运算单元110的输出结果，对主电路(半导体装置1000)提供相位控制信号611。相位控制单元610也能够根据主电路整体所要求的动作性能和主电路整体的电路的状态，独立地控制相位控制信号。
下面，说明如上构成的半导体装置的动作。基本动作与实施方式2和3相同。
传感器电路301a～301g被配置的实际电路的具体结构由上述图14表示。
而且，由相位控制单元610控制的主电路(半导体装置1000)的电路结构由上述图16表示。
在图16中，半导体装置具备各个电路块600a～600d，从多相位PLL电路200通过选择器621～624对各个电路块600a～600d提供具有多个相位的时钟信号。
多相位PLL电路200提供具有多个相位的时钟信号。
由相位控制电路630对选择器621～624进行切换控制。
相位控制电路630收到来自相位控制单元610的相位控制信号611，控制决定多相时钟的组合的选择器621～624，所述多相时钟的组合为应分别对各个电路块600a～600d提供的多相位PLL电路200的所有时钟信号输出的组合。
而且，假设从时钟输入端子501(参照图14)输入的时钟信号由时钟发生单元410提供。
根据来自半导体装置1000所编入的***的定时和处理时间的制约，对半导体装置1000所提供的时钟的频率，一般而言设定各自固定的值。但是，根据模式设定端子403的设定条件，一般也能延长处理时间或暂时停止。在本实施方式中表示以下的例子：不仅在通常动作的情况下，而且根据模式设定端子403的设定条件，在具有处理时间的延长或暂时停止的指定的情况下，也能够提供最合适的电源电压131a和接地电位131b，从而兼顾高速化和低功耗化。
在通常动作模式中，假设时钟发生单元410提供事先以***的要求规格决定的频率的动作时钟信号411。该动作时钟信号411被输入到传感器电路301a～301g的时钟输入端子501(图14)。
比如，假设从测试信号发生单元502输出的测试信号为从Lo变化到Hi的上升脉冲信号，则组合电路503以由动作时钟信号411的频率规定的定时进行信号输入和运算处理以及输出。但是在电源电压不充分的情况下，并在MOS晶体管的能力因工艺处理的偏差和IR-Drop、局部发热等而下降的情况下，得不到所期待的输出信号。
在这样的情况下，首先衬底偏置电压发生单元310提供各个电压，以使PMOS晶体管用衬底偏置电压311a减少、NMOS晶体管用衬底偏置电压311b增加。在该情况下，以保持根据漏电流的条件所设定的一定的限度，以使半导体装置1000的PMOS晶体管和NMOS晶体管用的阈值电压变低为前提。
接下来，相位控制单元610的相位控制信号611被输入到半导体装置1000，半导体装置1000收到来自相位控制单元610的相位控制信号611，在对各个功能块供给的多相时钟之间的相位差增大的方向控制选择器621～624，所述控制选择器621～624决定应对各个电路块600a～600d供给的多相时钟的组合。
在该时刻仍然未能从传感器电路301a～301g得到与期待值一致的输出的情况下，电源电压发生单元130在电源电压131a和接地电位131b之间的电位差增大的方向，控制电源电压131a和接地电位131b并对半导体装置1000提供电源电压131a和接地电位131b。
继续这些一系列的反馈控制，直到从传感器电路301a～301g得到与期待值一致的输出为止，作为结果，能够实现兼顾在通常动作模式的高速化和低功耗化的半导体装置1000。
虽然上述的说明是在通常动作模式的说明，但是在模式设定端子403的设定条件表示处理时间的延长的情况下，时钟发生单元410的动作时钟信号411的频率、进而输入到时钟输入端子501的时钟的频率对应模式的规格而减少，控制代码以电源电压131a和接地电位131b之间的差比上述通常动作模式的情况小的状态被设定。
而且，在模式设定端子403的设定条件表示暂时停止的情况下，时钟发生单元410的动作时钟信号411的频率、进而输入到时钟输入端子501的时钟的频率停止也就是被固定，或者多相位PLL电路200的动作也被停止，PMOS晶体管用衬底偏置电压311a增加到PMOS晶体管的源电压以上，NMOS晶体管用衬底偏置电压311b减少到NMOS晶体管的源电压以下，进行抑制漏电流的控制。然后，电源电压131a和接地电位131b之间的差被降低到内部信号的状态不因电流泄漏或噪声等而改变的电位差。
如上所述，根据本实施方式，在半导体装置1000中，用于检测延迟值的传感器电路301a～301g大量且无遗漏地配置在半导体装置内，将该大量的传感器电路的检测结果反映到模式设定端子403的设定条件，同时由运算单元110进行统计性的处理而生成控制代码，从而能够提供使半导体装置1000动作时的消耗功率为最小的电源电压131a和接地电位131b，由此，能够兼顾考虑到每个被配置的位置的局部温度、IR-Drop以及工艺处理的偏差的高速化和低功耗化。
而且，本实施方式与实施方式5～7同样，不通过非易失性存储器103，直接将传感器电路301a～301g的统计处理结果输出到运算单元110，由此具有以下的效果：能够实现连续的反馈控制，即使对温度变动等的经时性的状态变化也能应对。
另外，虽然在本实施方式中表示了将运算单元110、输出电压控制单元120、电源电压发生单元130、衬底偏置电压发生单元310、时钟发生单元410、以及相位控制单元610配置于半导体装置1000的外面的例子，但是将它们的一部分或者全体内置于半导体装置1000也是可以的。而且，运算单元110不一定为LSI测试器等，即使是在相同衬底上或者相同组上的半导体装置也完全没有问题。
另外，本实施方式的传感器电路可以使用图2、图12和图14中的任意的电路结构。
上述说明是本发明的优选实施方式的例证，本发明的范围并不只限于此。
比如，在上述实施方式1～4中，作为由控制代码控制的功能块，例举了电源电压发生单元、衬底偏置电压发生单元、时钟发生单元以及相位控制单元，并采用使它们的某些与半导体装置相连接而提供电压或信号的结构。这里，虽然在实现本半导体装置上，必须由电源电压发生单元使电源电压为最小，但是通过上述控制代码控制的电源电压发生单元以外的功能块的组合一共存在7种。因此，实施方式1～4仅为其中的一例，通过在实施方式5～8具体说明的以外的功能块的组合也能够实现。
而且，也可以在检查时使用LSI测试器等的外部装置进行延迟信息的统计性的处理，还可以将所谓多数决定电路或最大值提取电路等的处理功能内置于半导体装置。而且，对于延迟信息的统计处理结果，可以将其直接传递到控制单元，还可以将其暂时存储在存储器装置，然后读出该值并对控制单元提供。进一步地，作为控制单元，只要是分别组合并控制电源电压、工作频率和衬底偏置电压中的一个以上的即可。
再有，虽然在实施方式中使用了半导体装置的名称，但是这只是为了便于说明，也可以使用半导体集成电路、电源电压控制装置等是不言而喻的。
进一步地，构成上述半导体装置的各个电路单元，比如传感器电路、缓冲器电路的种类、数目以及连接方法等并不限于上述的实施方式。
如上所述，根据本发明，通过对从数十个到数百个多个配置在半导体装置的内部的传感器电路得到的延迟信息，进行统计性的处理，由此能够在设计阶段防止局部的特性变动的检测遗漏，而且，将传感器实际配置在局部，从而能够正确地测量由所谓IR-Drop、局部发热、和配置方向或配置位置等引起的特性变动，其结果，能够不仅提高使用了MOS晶体管的半导体装置的性能，还兼顾处于互为折衷选择关系的高速化和低功耗化。
而且，通过提高内置于半导体装置的传感器电路的检测精度和对实际电路的忠实性，并且将其多数配置于半导体装置内，而且统计处理该传感器输出，能够进行包含局部特性变动的状态检测。通过将该状态检测结果反映在电源电压、衬底偏置电压、时钟频率、时钟相位，能够兼顾半导体装置各自的高速动作和低功耗。而且，通过将该最佳状态作为控制代码记录于非易失性存储器，即使没有反馈环，也能够兼顾高速动作和低功耗。
因此，本发明的半导体装置能够适用于具备传感器电路、进行统计处理的运算电路以及控制电路的半导体装置的电路结构。不限于CMOS工艺处理或双极工艺处理等的相同的衬底上的半导体装置，配合其使用目的或制约，能够比如按照产品成本最低廉的指标使不同的半导体装置分别分担各个功能，或者按照成为最小型的指标集成于少数的半导体装置。进一步地，能够由成品的组上的DSP电路或者外部的检查装置、和以通信交换信息的外部的运算装置等来分担统计处理的功能等的、配合其目的的灵活的结构来实现。
本说明书基于2006年12月1日提交的日本专利申请的特愿第2006-326339号公报，其说明书、附图和说明书摘要等内容都包含于此以资参考。

Claims (26)

1.一种半导体装置，包括：
主电路，至少具有一个MOS晶体管，接受电源电压的供给而进行动作；
多个传感器电路，配置在所述主电路内，检测所配置的部位的局部的特性变动作为延迟信息；
输出接口电路，汇总所述多个传感器电路的检测结果并输出；
运算单元，对从所述输出接口电路输出的所述多个传感器电路的检测结果，统计性地进行处理；以及
电源电压控制单元，基于所述运算单元的运算结果，控制对所述主电路提供的电源电压。
2.如权利要求1所述的半导体装置，其中，所述多个传感器电路大量且无遗漏地配置在所述主电路内。
3.如权利要求1所述的半导体装置，其中，所述多个传感器电路无遗漏地配置在CPU或包含DSP的处理器、或者总线的附近。
4.如权利要求1所述的半导体装置，其中，所述多个传感器电路无遗漏地配置在预计发生温度上升以及大电流的电路部分中。
5.如权利要求1所述的半导体装置，其中，所述多个传感器电路根据区域矩阵分割以及随机配置而被无遗漏地配置。
6.如权利要求1所述的半导体装置，其中，
所述传感器电路包括：
多个缓冲器链电路，由能力不同的多个缓冲器电路构成；
第一触发器电路，其数据输出端子连接到所述多个缓冲器链电路的共用的输入端子；
测试信号发生电路，其输出端子连接到所述第一触发器电路的数据输入端子，发生测试信号；
多个触发器电路，其数据输入端子连接到所述多个缓冲器链电路的每个输出；以及
解码器电路，与所述多个触发器电路的输出端子相连接，计算所述多个缓冲器链电路的输出之间的延迟时间差。
7.如权利要求6所述的半导体装置，其中，
所述缓冲器电路包括：
第一PMOS晶体管，栅极连接到输入端子；
第一NMOS晶体管，其栅极被施加第一DC偏置电压，其漏极端子与所述第一PMOS晶体管的漏极端子相连接；
第一反相器电路，其输入端子连接到所述第一PMOS晶体管的漏极端子以及所述第一NMOS晶体管的漏极端子；
第二NMOS晶体管，其栅极连接到所述第一反相器电路的输出端子；
第二PMOS晶体管，其栅极被施加第二DC偏置电压，其漏极端子连接到所述第二NMOS晶体管的漏极端子；
第二反相器电路，其输入端子连接到所述第二NMOS晶体管的漏极端子以及所述第二PMOS晶体管的漏极端子；以及
输出端子，将所述第二反相器电路的输出作为所述缓冲器电路的输出而输出。
8.如权利要求6所述的半导体装置，其中，还包括多相位PLL电路，任意地生成相位不同的多相时钟，
所述多相位PLL电路对所述第一触发器电路以及所述多个触发器电路提供所生成的相位不同的多相时钟作为时钟信号。
9.如权利要求8所述的半导体装置，其中，所述多相位PLL电路包括：
选择器，根据相位控制信号，选择所述多相位PLL电路的多个相位不同的时钟，并对所述主电路的各个电路块提供所述多个相位不同的时钟；以及
相位控制电路，根据所述相位控制信号，控制所述多个相位不同的时钟的选择。
10.如权利要求1所述的半导体装置，其中，
所述传感器电路包括：
组合电路；
第二触发器电路，其数据输出端子连接到所述组合电路的输入端子；
第三触发器电路，其数据输入端子连接到所述组合电路的输出端子；
时钟输入端子，其连接到第二触发器电路的时钟输入端子和第三触发器电路的时钟输入端子；以及
测试信号发生电路，其输出端子连接到所述第二触发器电路的数据输入端子，发生应提供给所述组合电路的测试信号。
11.如权利要求10所述的半导体装置，其中，所述组合电路与布局在实际配置的位置的实际电路的一部分或者全体的逻辑相同，并且驱动能力为相同或者相似的关系。
12.如权利要求10所述的半导体装置，其中，所述组合电路与布局在实际配置的位置的实际电路的一部分或者全体的逻辑相同，并且各个单元的配置方向在该各个单元为相同的关系。
13.如权利要求1所述的半导体装置，其中，所述运算单元通过所述多个传感器电路的输出结果的统计处理，计算与所述主电路所要求的动作性能对应的所述主电路整体的电路的状态。
14.如权利要求1所述的半导体装置，其中，所述运算单元统计性地处理所述多个传感器电路的检测结果而生成控制代码。
15.如权利要求1所述的半导体装置，其中，所述运算单元进行包含了所检测出的所述延迟信息的最大值、最小值或者分布的统计处理。
16.如权利要求1所述的半导体装置，其中，所述电源电压控制单元在所述主电路整体的电路的状态满足对所述主电路整体所要求的动作性能的范围内提供消耗功率为最小的电源电压以及电位。
17.如权利要求1所述的半导体装置，其中，还包括衬底偏置电压发生单元，对构成所述主电路的P沟道型MOS晶体管以及N沟道型MOS晶体管提供衬底电压，
所述衬底偏置电压发生单元根据所述主电路整体所要求的动作性能和所述主电路整体的电路的状态，独立地控制所述P沟道型MOS晶体管的衬底电位以及所述N沟道型MOS晶体管的衬底电位。
18.如权利要求1所述的半导体装置，其中，
还包括时钟发生单元，基于所述运算单元的运算结果对所述主电路提供时钟信号，
所述时钟发生单元根据所述主电路整体所要求的动作性能和所述主电路整体的电路的状态，独立地控制所述时钟信号。
19.如权利要求1所述的半导体装置，其中，
还包括相位控制单元，基于所述运算单元的运算结果对所述主电路提供相位控制信号，
所述相位控制单元根据所述主电路整体所要求的动作性能和所述主电路整体的电路的状态，独立地控制所述相位控制信号。
20.如权利要求1所述的半导体装置，其中，
还包括存储器，暂时存储所述运算单元的运算结果，
所述电源电压控制单元基于存储在所述存储器中的所述运算单元的运算结果，控制对所述主电路提供的电源电压。
21.如权利要求1所述的半导体装置，其中，还包括：
存储器，暂时存储所述运算单元的运算结果，以及
衬底偏置电压发生单元，基于存储在所述存储器的所述运算单元的运算结果，对构成所述主电路的P沟道型MOS晶体管以及N沟道型MOS晶体管提供衬底电压，
所述衬底偏置电压发生单元根据所述主电路整体所要求的动作性能和所述主电路整体的电路的状态，独立地控制所述P沟道型MOS晶体管的衬底电位以及所述N沟道型MOS晶体管的衬底电位。
22.如权利要求1所述的半导体装置，其中，还包括：
存储器，暂时存储所述运算单元的运算结果，以及
时钟发生单元，基于存储在所述存储器中的所述运算单元的运算结果，对所述主电路提供时钟信号，
所述时钟发生单元根据所述主电路整体所要求的动作性能和所述主电路整体的电路的状态，独立地控制所述时钟信号。
23.如权利要求1所述的半导体装置，其中，还包括：
存储器，暂时存储所述运算单元的运算结果，以及
相位控制单元，基于存储在所述存储器中的所述运算单元的运算结果，对所述主电路提供相位控制信号，
所述相位控制单元根据所述主电路整体所要求的动作性能和所述主电路整体的电路的状态，独立地控制所述相位控制信号。
24.如权利要求1所述的半导体装置，其中，所述运算单元和/或所述电源电压控制单元内置于所述主电路。
25.如权利要求1所述的半导体装置，其中，所述运算单元和/或所述电源电压控制单元由具备包括DSP的处理器的半导体电路或者电子电路构成。
26.如权利要求1所述的半导体装置，其中，所述运算单元为LSI测试器。
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