JP2000252465A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
【課題】ＬＯＣＯＳオフセットドレインを有する高耐圧
トランジスタにおいて、ドリフト領域を完全空乏化さ
せ、接合降伏電圧の向上とオン抵抗の低減とを両立させ
ることができる半導体装置およびその製造方法を提供す
る。 【解決手段】ｐ型半導体基板１およびその上層に形成さ
れたｎ型エピタキシャル層４と、ｎ型エピタキシャル層
４の表層に形成されたｐウェル７と、ｐウェル７の表層
に形成されたｎ型ソース領域２４と、ｎ型ソース領域２
４と素子分離層（ＬＯＣＯＳ）１１を介して形成された
ｎ型ドレイン領域２５と、ｎ型ソース領域２４および素
子分離層１１上に形成されたゲート電極１５とを少なく
とも有する半導体装置において、ｐ型基板１より高濃度
の不純物を含有するｐ型埋め込み層３が、ｎ型ドレイン
領域２５直下を除き、ｎ型ドレイン領域２５を包囲する
形状で形成されている半導体装置およびその製造方法。
トランジスタにおいて、ドリフト領域を完全空乏化さ
せ、接合降伏電圧の向上とオン抵抗の低減とを両立させ
ることができる半導体装置およびその製造方法を提供す
る。 【解決手段】ｐ型半導体基板１およびその上層に形成さ
れたｎ型エピタキシャル層４と、ｎ型エピタキシャル層
４の表層に形成されたｐウェル７と、ｐウェル７の表層
に形成されたｎ型ソース領域２４と、ｎ型ソース領域２
４と素子分離層（ＬＯＣＯＳ）１１を介して形成された
ｎ型ドレイン領域２５と、ｎ型ソース領域２４および素
子分離層１１上に形成されたゲート電極１５とを少なく
とも有する半導体装置において、ｐ型基板１より高濃度
の不純物を含有するｐ型埋め込み層３が、ｎ型ドレイン
領域２５直下を除き、ｎ型ドレイン領域２５を包囲する
形状で形成されている半導体装置およびその製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、オフセットドレイ
ンを有する高耐圧半導体装置およびその製造方法に関
し、特に、ドリフト領域を完全空乏化させることによ
り、接合降伏電圧の向上とオン抵抗の低減の両立が実現
された高耐圧ＭＯＳトランジスタおよびその製造方法に
関する。
ンを有する高耐圧半導体装置およびその製造方法に関
し、特に、ドリフト領域を完全空乏化させることによ
り、接合降伏電圧の向上とオン抵抗の低減の両立が実現
された高耐圧ＭＯＳトランジスタおよびその製造方法に
関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータの普及や
家庭用テレビジョンの大型化に伴い、ディスプレイ市場
が急速に拡大している。現在のディスプレイ市場におい
ては、高精細度、高輝度、広視野角、高コントラストを
有する陰極線管（ＣＲＴ）が最も一般的となっている。
しかしながら、陰極線管を大型化すると占有面積および
重量の増大が問題となる。そこで、次世代ディスプレイ
として、液晶ディスプレイやプラズマディスプレイ等、
薄型化および軽量化が可能なフラットパネルディスプレ
イ（ＦＰＤ）に対する期待が高まっている。
家庭用テレビジョンの大型化に伴い、ディスプレイ市場
が急速に拡大している。現在のディスプレイ市場におい
ては、高精細度、高輝度、広視野角、高コントラストを
有する陰極線管（ＣＲＴ）が最も一般的となっている。
しかしながら、陰極線管を大型化すると占有面積および
重量の増大が問題となる。そこで、次世代ディスプレイ
として、液晶ディスプレイやプラズマディスプレイ等、
薄型化および軽量化が可能なフラットパネルディスプレ
イ（ＦＰＤ）に対する期待が高まっている。
【０００３】これらのフラットパネルディスプレイにお
いては、画素セルへの電界強度を制御する電界駆動基板
の製造工程において、プラズマを制御するための数百Ｖ
の高耐圧を有する電界駆動回路を半導体基板に形成する
必要がある。図８（Ａ）および（Ｂ）に従来の高耐圧Ｍ
ＯＳトランジスタの基本構造を表した断面図を示す。図
８に示すような高耐圧ＭＯＳトランジスタはＬＯＤ（Ｌ
ＯＣＯＳ ｏｆｆｓｅｔ ｄｒａｉｎ）型ＭＯＳトラン
ジスタと呼ばれている。
いては、画素セルへの電界強度を制御する電界駆動基板
の製造工程において、プラズマを制御するための数百Ｖ
の高耐圧を有する電界駆動回路を半導体基板に形成する
必要がある。図８（Ａ）および（Ｂ）に従来の高耐圧Ｍ
ＯＳトランジスタの基本構造を表した断面図を示す。図
８に示すような高耐圧ＭＯＳトランジスタはＬＯＤ（Ｌ
ＯＣＯＳ ｏｆｆｓｅｔ ｄｒａｉｎ）型ＭＯＳトラン
ジスタと呼ばれている。
【０００４】ＬＯＤ型ＭＯＳトランジスタにおいては、
高い接合降伏電圧（ＢＶds；Ｂｒｅａｋｄｏｗｎ Ｖｏ
ｌｔａｇｅ）を確保するため、ｎ+ 型ドレイン領域２５
はＬＯＣＯＳ酸化膜１１によりｐウェル７から隔てられ
て形成されている。一方、ｎ+ 型ソース領域２４とｐ+
型ｐウェル取り出し領域（ｐ+ 型ソース領域）２３はソ
ース電極２７によって短絡されているため、ソース／ド
レイン間に逆バイアスが印加されるとｐウェル７とｎ型
ドリフト領域２９の接合からｎ型ドリフト領域２９へ空
乏層が延びる。このｎ型ドリフト領域２９への空乏層の
延びを利用して電界集中を抑制（電界緩和）することに
より、トランジスタの耐圧が確保されている。
高い接合降伏電圧（ＢＶds；Ｂｒｅａｋｄｏｗｎ Ｖｏ
ｌｔａｇｅ）を確保するため、ｎ+ 型ドレイン領域２５
はＬＯＣＯＳ酸化膜１１によりｐウェル７から隔てられ
て形成されている。一方、ｎ+ 型ソース領域２４とｐ+
型ｐウェル取り出し領域（ｐ+ 型ソース領域）２３はソ
ース電極２７によって短絡されているため、ソース／ド
レイン間に逆バイアスが印加されるとｐウェル７とｎ型
ドリフト領域２９の接合からｎ型ドリフト領域２９へ空
乏層が延びる。このｎ型ドリフト領域２９への空乏層の
延びを利用して電界集中を抑制（電界緩和）することに
より、トランジスタの耐圧が確保されている。
【０００５】さらに、図８に示すトランジスタにおいて
はＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅ Ｆｉ
ｅｌｄ）技術、すなわち、ｐ型基板１とｎ型エピタキシ
ャル層４の接合における表面方向への空乏層の延びを利
用した電界緩和によっても高耐圧化が図られている。Ｒ
ＥＳＵＲＦ構造は、ｐｎ接合分離と簡単に組み合わせる
ことが可能であり、また、ドリフト領域長の調節により
耐圧の制御が可能であることから、高耐圧トランジスタ
の構造として有利である。
はＲＥＳＵＲＦ（ＲＥｄｕｃｅｄＳＵＲｆａｃｅ Ｆｉ
ｅｌｄ）技術、すなわち、ｐ型基板１とｎ型エピタキシ
ャル層４の接合における表面方向への空乏層の延びを利
用した電界緩和によっても高耐圧化が図られている。Ｒ
ＥＳＵＲＦ構造は、ｐｎ接合分離と簡単に組み合わせる
ことが可能であり、また、ドリフト領域長の調節により
耐圧の制御が可能であることから、高耐圧トランジスタ
の構造として有利である。
【０００６】
【発明が解決しようとする課題】上記の従来の高耐圧Ｍ
ＯＳトランジスタの構造においては、ＲＥＳＵＲＦ効果
を得るために、ｎ型ドリフト領域２９の不純物濃度は低
く抑えられる。ｎ型ドリフト領域２９の不純物濃度を低
くすることにより、ｐ型基板１とｎ型エピタキシャル層
４の接合における空乏層が、ｎ型ドリフト領域２９を完
全空乏化させるよう意図されている。
ＯＳトランジスタの構造においては、ＲＥＳＵＲＦ効果
を得るために、ｎ型ドリフト領域２９の不純物濃度は低
く抑えられる。ｎ型ドリフト領域２９の不純物濃度を低
くすることにより、ｐ型基板１とｎ型エピタキシャル層
４の接合における空乏層が、ｎ型ドリフト領域２９を完
全空乏化させるよう意図されている。
【０００７】しかしながら実際には、ｐ型基板１とｎ型
エピタキシャル層４の接合における空乏層が、不純物を
高濃度に含有するｎ+ 型ドレイン領域２５に到達する
と、空乏層の延びが抑えられる。したがって、ｎ型ドリ
フト領域２９の表面まで完全空乏化させることができ
ず、接合降伏電圧をさらに向上させることは困難であっ
た。
エピタキシャル層４の接合における空乏層が、不純物を
高濃度に含有するｎ+ 型ドレイン領域２５に到達する
と、空乏層の延びが抑えられる。したがって、ｎ型ドリ
フト領域２９の表面まで完全空乏化させることができ
ず、接合降伏電圧をさらに向上させることは困難であっ
た。
【０００８】また、ｎ型ドリフト領域２９の不純物濃度
を低くすると、ｐウェル７とｎ型ドリフト領域２９の接
合からｎ型ドリフト領域２９へ延びる空乏層が、ｎ+ 型
ドレイン領域２５の端部に到達しやすくなる。ｐウェル
７とｎ型ドリフト領域２９の接合からｎ型ドリフト領域
２９へ延びる空乏層が、ＭＯＳトランジスタの目標とす
る耐圧以下の電圧でｎ+ 型ドレイン領域２５の端部に到
達すると、空乏層の延びが抑えられる。したがって、電
界緩和ができなくなり、所望の耐圧が得られなくなる。
を低くすると、ｐウェル７とｎ型ドリフト領域２９の接
合からｎ型ドリフト領域２９へ延びる空乏層が、ｎ+ 型
ドレイン領域２５の端部に到達しやすくなる。ｐウェル
７とｎ型ドリフト領域２９の接合からｎ型ドリフト領域
２９へ延びる空乏層が、ＭＯＳトランジスタの目標とす
る耐圧以下の電圧でｎ+ 型ドレイン領域２５の端部に到
達すると、空乏層の延びが抑えられる。したがって、電
界緩和ができなくなり、所望の耐圧が得られなくなる。
【０００９】これを避けるためには、ｐウェル７とｎ+
型ドレイン領域２５との距離、すなわち、図８（Ａ）に
Ｌとして示すドリフト領域長を長くする必要がある。ド
リフト領域長Ｌを長くすることにより、ｐウェル７とｎ
型ドリフト領域２９の接合からｎ型ドリフト領域２９へ
延びる空乏層が、ｎ+ 型ドレイン領域２５の端部に到達
するのを抑制することができる。
型ドレイン領域２５との距離、すなわち、図８（Ａ）に
Ｌとして示すドリフト領域長を長くする必要がある。ド
リフト領域長Ｌを長くすることにより、ｐウェル７とｎ
型ドリフト領域２９の接合からｎ型ドリフト領域２９へ
延びる空乏層が、ｎ+ 型ドレイン領域２５の端部に到達
するのを抑制することができる。
【００１０】しかしながら一方で、ドリフト領域長Ｌを
長くすると、トランジスタが動作開始するときの抵抗
（オン抵抗；Ｒon）が増大するという問題も生じる。例
えば、ｎ型エピタキシャル層４の抵抗率が５Ω・ｃｍ、
厚さが５μｍであり、ｐ型基板１の抵抗率が１０Ω・ｃ
ｍである基板の場合、ソース／ドレイン間の耐圧（ＢＶ
ds）を１００Ｖとするには、ドリフト領域長Ｌを１５〜
２０μｍ程度にする必要がある。ＭＯＳトランジスタを
さらに高耐圧化させるためには、それ以上のドリフト領
域長Ｌが必要になる。ドリフト領域長Ｌを増加させる
と、それに比例してセルサイズとオン抵抗（Ｒon）が増
大し、半導体装置の高集積化や高速化を図る上で妨げと
なる。
長くすると、トランジスタが動作開始するときの抵抗
（オン抵抗；Ｒon）が増大するという問題も生じる。例
えば、ｎ型エピタキシャル層４の抵抗率が５Ω・ｃｍ、
厚さが５μｍであり、ｐ型基板１の抵抗率が１０Ω・ｃ
ｍである基板の場合、ソース／ドレイン間の耐圧（ＢＶ
ds）を１００Ｖとするには、ドリフト領域長Ｌを１５〜
２０μｍ程度にする必要がある。ＭＯＳトランジスタを
さらに高耐圧化させるためには、それ以上のドリフト領
域長Ｌが必要になる。ドリフト領域長Ｌを増加させる
と、それに比例してセルサイズとオン抵抗（Ｒon）が増
大し、半導体装置の高集積化や高速化を図る上で妨げと
なる。
【００１１】また、図８（Ｂ）に示すように、トランジ
スタのオン抵抗（Ｒon）を低減させるため、ｎ型ドリフ
ト領域２９にｎ型不純物拡散層３０を形成することによ
りｎ型ドリフト領域２９を低抵抗化させた高耐圧ＭＯＳ
トランジスタもある。この構造の場合、ｐウェル７とｎ
型ドリフト領域２９の接合耐圧が低下するだけでなく、
図８（Ａ）の場合よりもさらに、ｎ型ドリフト領域２９
表面の完全空乏化が困難となる。したがって、接合降伏
電圧（ＢＶds）が低下する。以上のように、トランジス
タの高耐圧化とオン抵抗の低減とは両立させることが困
難となっている。
スタのオン抵抗（Ｒon）を低減させるため、ｎ型ドリフ
ト領域２９にｎ型不純物拡散層３０を形成することによ
りｎ型ドリフト領域２９を低抵抗化させた高耐圧ＭＯＳ
トランジスタもある。この構造の場合、ｐウェル７とｎ
型ドリフト領域２９の接合耐圧が低下するだけでなく、
図８（Ａ）の場合よりもさらに、ｎ型ドリフト領域２９
表面の完全空乏化が困難となる。したがって、接合降伏
電圧（ＢＶds）が低下する。以上のように、トランジス
タの高耐圧化とオン抵抗の低減とは両立させることが困
難となっている。
【００１２】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、ＬＯＣＯＳオフセット
ドレインを有する高耐圧トランジスタにおいて、ドリフ
ト領域を完全空乏化させ、接合降伏電圧の向上とオン抵
抗の低減の両立を実現させることができる高耐圧半導体
装置およびその製造方法を提供することを目的とする。
のであり、したがって本発明は、ＬＯＣＯＳオフセット
ドレインを有する高耐圧トランジスタにおいて、ドリフ
ト領域を完全空乏化させ、接合降伏電圧の向上とオン抵
抗の低減の両立を実現させることができる高耐圧半導体
装置およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の目的を達成するた
め本発明の半導体装置は、第１導電型半導体基板と、前
記第１導電型半導体基板上に形成された第２導電型半導
体層と、前記第２導電型半導体層上に形成された絶縁膜
と、前記第２導電型半導体層の表面領域に形成された第
１導電型不純物拡散層と、前記第１導電型不純物拡散層
の表面領域に形成された第２導電型ソース領域と、前記
第２導電型半導体層の表面領域に前記第１導電型不純物
拡散層と所定の間隔をあけて形成された第２導電型ドレ
イン領域と、前記第２導電型ソース領域と前記第２導電
型ドレイン領域との間の前記第２導電型半導体層の表面
領域に形成された、絶縁物からなる素子分離層と、前記
第２導電型ソース領域、前記第１導電型不純物拡散層お
よび前記素子分離層の上部に前記絶縁膜を介して形成さ
れた、導電体からなるゲート電極とを少なくとも有する
半導体装置において、前記第１導電型半導体基板の表層
に、前記第１導電型半導体基板よりも高濃度の第１導電
型不純物を含有する第１導電型埋め込み層が、前記第２
導電型ドレイン領域直下を除き、前記第２導電型ドレイ
ン領域を包囲する形状で形成されていることを特徴とす
る。
め本発明の半導体装置は、第１導電型半導体基板と、前
記第１導電型半導体基板上に形成された第２導電型半導
体層と、前記第２導電型半導体層上に形成された絶縁膜
と、前記第２導電型半導体層の表面領域に形成された第
１導電型不純物拡散層と、前記第１導電型不純物拡散層
の表面領域に形成された第２導電型ソース領域と、前記
第２導電型半導体層の表面領域に前記第１導電型不純物
拡散層と所定の間隔をあけて形成された第２導電型ドレ
イン領域と、前記第２導電型ソース領域と前記第２導電
型ドレイン領域との間の前記第２導電型半導体層の表面
領域に形成された、絶縁物からなる素子分離層と、前記
第２導電型ソース領域、前記第１導電型不純物拡散層お
よび前記素子分離層の上部に前記絶縁膜を介して形成さ
れた、導電体からなるゲート電極とを少なくとも有する
半導体装置において、前記第１導電型半導体基板の表層
に、前記第１導電型半導体基板よりも高濃度の第１導電
型不純物を含有する第１導電型埋め込み層が、前記第２
導電型ドレイン領域直下を除き、前記第２導電型ドレイ
ン領域を包囲する形状で形成されていることを特徴とす
る。
【００１４】本発明の半導体装置は、好適には、前記第
２導電型半導体層の表層に、前記第１導電型不純物拡散
層と接合面を介して形成された第２導電型不純物拡散層
を有し、前記第２導電型ドレイン領域は、前記第２導電
型不純物拡散層の表層に、前記第１導電型不純物拡散層
と所定の間隔をあけて形成されていることを特徴とす
る。
２導電型半導体層の表層に、前記第１導電型不純物拡散
層と接合面を介して形成された第２導電型不純物拡散層
を有し、前記第２導電型ドレイン領域は、前記第２導電
型不純物拡散層の表層に、前記第１導電型不純物拡散層
と所定の間隔をあけて形成されていることを特徴とす
る。
【００１５】本発明の半導体装置は、好適には、前記ゲ
ート電極を構成する前記導電体は、ポリシリコンである
ことを特徴とする。また、本発明の半導体装置は、好適
には、前記第１導電型はｐ型であり、前記第２導電型は
ｎ型であることを特徴とする。本発明の半導体装置は、
好適には、前記第２導電型半導体層はエピタキシャル層
であることを特徴とする。本発明の半導体装置は、好適
には、前記絶縁膜は酸化シリコン膜であることを特徴と
する。
ート電極を構成する前記導電体は、ポリシリコンである
ことを特徴とする。また、本発明の半導体装置は、好適
には、前記第１導電型はｐ型であり、前記第２導電型は
ｎ型であることを特徴とする。本発明の半導体装置は、
好適には、前記第２導電型半導体層はエピタキシャル層
であることを特徴とする。本発明の半導体装置は、好適
には、前記絶縁膜は酸化シリコン膜であることを特徴と
する。
【００１６】これにより、ドリフト領域を完全空乏化さ
せてトランジスタの接合降伏耐圧を向上させることが可
能となる。本発明の半導体装置によれば、電圧を印加し
た際に、第１導電型半導体基板と第２導電型半導体層の
接合における空乏層が第２導電型ドレイン領域に到達す
る前に、第１導電型埋め込み層と第２導電型半導体層の
接合における空乏層がドリフト領域表面まで到達する。
したがって、ドリフト領域長を長くしなくても、ドリフ
ト領域を完全空乏化させることが可能となる。また、本
発明の半導体装置によれば、ドリフト領域長を長くする
必要がないため、オン抵抗の増加を避けることができ、
高耐圧化とオン抵抗の低減を両立させることが可能とな
る。
せてトランジスタの接合降伏耐圧を向上させることが可
能となる。本発明の半導体装置によれば、電圧を印加し
た際に、第１導電型半導体基板と第２導電型半導体層の
接合における空乏層が第２導電型ドレイン領域に到達す
る前に、第１導電型埋め込み層と第２導電型半導体層の
接合における空乏層がドリフト領域表面まで到達する。
したがって、ドリフト領域長を長くしなくても、ドリフ
ト領域を完全空乏化させることが可能となる。また、本
発明の半導体装置によれば、ドリフト領域長を長くする
必要がないため、オン抵抗の増加を避けることができ、
高耐圧化とオン抵抗の低減を両立させることが可能とな
る。
【００１７】また、上記の目的を達成するため本発明の
半導体装置の製造方法は、第１導電型半導体基板の表層
に、第２導電型ドレイン領域直下を除き、前記第１導電
型半導体基板よりも高濃度の第１導電型不純物を導入
し、前記第２導電型ドレイン領域を包囲する形状の第１
導電型埋め込み層を形成する工程と、前記第１導電型埋
め込み層が形成された前記第１導電型半導体基板上に、
第２導電型半導体層を形成する工程と、前記第２導電型
半導体層の表層に、前記第１導電型埋め込み層に接続す
る第１導電型不純物拡散層を形成する工程と、前記第１
導電型不純物拡散層の側面と前記第２導電型半導体層と
の接合面上部に、絶縁膜からなる素子分離層を形成する
工程と、前記第２導電型半導体層上に絶縁膜を形成する
工程と、前記第１導電型不純物拡散層の一部を被覆し、
かつ、前記第２導電型半導体層の一部を前記素子分離層
を介して被覆する、導電体からなるゲート電極を形成す
る工程と、前記第１導電型不純物拡散層の表層に第２導
電型ソース領域を、前記第２導電型半導体層の表層に第
２導電型ドレイン領域をそれぞれ形成する工程と、全面
に層間絶縁膜を形成し、前記層間絶縁膜にソース電極お
よびドレイン電極を形成する工程とを有することを特徴
とする。
半導体装置の製造方法は、第１導電型半導体基板の表層
に、第２導電型ドレイン領域直下を除き、前記第１導電
型半導体基板よりも高濃度の第１導電型不純物を導入
し、前記第２導電型ドレイン領域を包囲する形状の第１
導電型埋め込み層を形成する工程と、前記第１導電型埋
め込み層が形成された前記第１導電型半導体基板上に、
第２導電型半導体層を形成する工程と、前記第２導電型
半導体層の表層に、前記第１導電型埋め込み層に接続す
る第１導電型不純物拡散層を形成する工程と、前記第１
導電型不純物拡散層の側面と前記第２導電型半導体層と
の接合面上部に、絶縁膜からなる素子分離層を形成する
工程と、前記第２導電型半導体層上に絶縁膜を形成する
工程と、前記第１導電型不純物拡散層の一部を被覆し、
かつ、前記第２導電型半導体層の一部を前記素子分離層
を介して被覆する、導電体からなるゲート電極を形成す
る工程と、前記第１導電型不純物拡散層の表層に第２導
電型ソース領域を、前記第２導電型半導体層の表層に第
２導電型ドレイン領域をそれぞれ形成する工程と、全面
に層間絶縁膜を形成し、前記層間絶縁膜にソース電極お
よびドレイン電極を形成する工程とを有することを特徴
とする。
【００１８】本発明の半導体装置の製造方法は、好適に
は、前記第１導電型不純物拡散層を形成後、前記第２導
電型半導体層の表層に、前記第１導電型不純物拡散層と
接合する第２導電型不純物拡散層を形成する工程を有
し、前記素子分離層を形成する工程は、前記第１導電型
不純物拡散層の側面と前記第２導電型不純物拡散層との
接合面上部に、前記素子分離層を形成する工程であり、
前記ゲート電極を形成する工程は、前記第１導電型不純
物拡散層の一部を被覆し、かつ、前記第２導電型不純物
拡散層の一部を前記素子分離層を介して被覆する前記ゲ
ート電極を形成する工程であり、前記第２導電型ドレイ
ン領域を形成する工程は、前記第２導電型不純物拡散層
の表層に、前記第１導電型不純物拡散層と所定の間隔を
あけて前記第２導電型ドレイン領域を形成する工程であ
ることを特徴とする。
は、前記第１導電型不純物拡散層を形成後、前記第２導
電型半導体層の表層に、前記第１導電型不純物拡散層と
接合する第２導電型不純物拡散層を形成する工程を有
し、前記素子分離層を形成する工程は、前記第１導電型
不純物拡散層の側面と前記第２導電型不純物拡散層との
接合面上部に、前記素子分離層を形成する工程であり、
前記ゲート電極を形成する工程は、前記第１導電型不純
物拡散層の一部を被覆し、かつ、前記第２導電型不純物
拡散層の一部を前記素子分離層を介して被覆する前記ゲ
ート電極を形成する工程であり、前記第２導電型ドレイ
ン領域を形成する工程は、前記第２導電型不純物拡散層
の表層に、前記第１導電型不純物拡散層と所定の間隔を
あけて前記第２導電型ドレイン領域を形成する工程であ
ることを特徴とする。
【００１９】本発明の半導体装置の製造方法は、好適に
は、前記ゲート電極を構成する前記導電体は、ポリシリ
コンであることを特徴とする。本発明の半導体装置の製
造方法は、好適には、前記第１導電型はｐ型であり、前
記第２導電型はｎ型であることを特徴とする。また、本
発明の半導体装置の製造方法は、好適には、前記第２導
電型半導体層はエピタキシャル層であることを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
絶縁膜は酸化シリコン膜であることを特徴とする。
は、前記ゲート電極を構成する前記導電体は、ポリシリ
コンであることを特徴とする。本発明の半導体装置の製
造方法は、好適には、前記第１導電型はｐ型であり、前
記第２導電型はｎ型であることを特徴とする。また、本
発明の半導体装置の製造方法は、好適には、前記第２導
電型半導体層はエピタキシャル層であることを特徴とす
る。本発明の半導体装置の製造方法は、好適には、前記
絶縁膜は酸化シリコン膜であることを特徴とする。
【００２０】これにより、ドリフト領域の完全空乏化が
可能となり、高耐圧化された半導体装置を製造すること
ができる。本発明の半導体装置の製造方法によれば、第
１導電型半導体基板上に第２導電型半導体層を形成する
前に、高濃度の不純物を含有し、上面から見てドレイン
領域を包囲する形状の第１導電型埋め込み層を形成する
工程を追加するのみで、耐圧が向上された半導体装置を
製造することができる。本発明の製造方法は従来のイオ
ン注入装置やアニール装置を用いて実施することがで
き、新たな設備投資等を必要とせず、容易に実施可能で
ある。
可能となり、高耐圧化された半導体装置を製造すること
ができる。本発明の半導体装置の製造方法によれば、第
１導電型半導体基板上に第２導電型半導体層を形成する
前に、高濃度の不純物を含有し、上面から見てドレイン
領域を包囲する形状の第１導電型埋め込み層を形成する
工程を追加するのみで、耐圧が向上された半導体装置を
製造することができる。本発明の製造方法は従来のイオ
ン注入装置やアニール装置を用いて実施することがで
き、新たな設備投資等を必要とせず、容易に実施可能で
ある。
【００２１】
【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
下記に説明する。図１は本実施形態の半導体装置の断面
図である。図１の半導体装置はＬＯＤ（ＬＯＣＯＳ ｏ
ｆｆｓｅｔ ｄｒａｉｎ）型ＬＤ（Ｌａｔｅｒａｌ ｄ
ｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタで
あり、ｐ型基板１にｐ型埋め込み層３が形成されてい
る。ｐ型埋め込み層３は、ｎ+ 型ドレイン領域２５の直
下には形成されておらず、上面から見てｎ+ 型ドレイン
領域２５を包囲するようなパターンで形成されている。
ｐ型基板１の基板表面にｎ型エピタキシャル層４が形成
され、ｎ型エピタキシャル層４に形成されたｐウェル７
中にｎ+ 型ソース領域２４が、また、ｎ型エピタキシャ
ル層４に形成されたｎウェル９中にｎ+ 型ドレイン領域
２５が形成されている。
びその製造方法の実施の形態について、図面を参照して
下記に説明する。図１は本実施形態の半導体装置の断面
図である。図１の半導体装置はＬＯＤ（ＬＯＣＯＳ ｏ
ｆｆｓｅｔ ｄｒａｉｎ）型ＬＤ（Ｌａｔｅｒａｌ ｄ
ｏｕｂｌｅ−ｄｉｆｆｕｓｅｄ）ＭＯＳトランジスタで
あり、ｐ型基板１にｐ型埋め込み層３が形成されてい
る。ｐ型埋め込み層３は、ｎ+ 型ドレイン領域２５の直
下には形成されておらず、上面から見てｎ+ 型ドレイン
領域２５を包囲するようなパターンで形成されている。
ｐ型基板１の基板表面にｎ型エピタキシャル層４が形成
され、ｎ型エピタキシャル層４に形成されたｐウェル７
中にｎ+ 型ソース領域２４が、また、ｎ型エピタキシャ
ル層４に形成されたｎウェル９中にｎ+ 型ドレイン領域
２５が形成されている。
【００２２】ｐウェル７とｎ+ 型ドレイン領域２５とは
素子分離層１１により隔てられており、ポリシリコンか
らなるゲート電極１５が、素子分離層１１あるいはゲー
ト酸化膜１２を介してｎ型エピタキシャル層４上に形成
されている。ｎ+ 型ソース領域２４およびｎ+ 型ドレイ
ン領域２５の上部には、層間絶縁膜２２にコンタクトホ
ール２６が設けられており、ソース電極２７およびドレ
イン電極２８がそれぞれ形成されている。
素子分離層１１により隔てられており、ポリシリコンか
らなるゲート電極１５が、素子分離層１１あるいはゲー
ト酸化膜１２を介してｎ型エピタキシャル層４上に形成
されている。ｎ+ 型ソース領域２４およびｎ+ 型ドレイ
ン領域２５の上部には、層間絶縁膜２２にコンタクトホ
ール２６が設けられており、ソース電極２７およびドレ
イン電極２８がそれぞれ形成されている。
【００２３】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図２（Ａ）に示すよう
に、ｐ型基板１の表面に９００〜１０００℃程度のスチ
ーム酸化により、膜厚６０〜１００ｎｍの酸化膜（Ｓｉ
Ｏ2 膜）２を形成する。次に、ＳｉＯ2 膜２上に公知の
フォトリソグラフィ技術によりｐ型埋め込み層３形成領
域に開口を有するフォトレジスト（不図示）を形成し、
フォトレジストをマスクとしてイオン注入を行い、ホウ
素（Ｂ）を１×１０13〜１×１０14atoms/cm2 程度、導
入する。
造方法について説明する。まず、図２（Ａ）に示すよう
に、ｐ型基板１の表面に９００〜１０００℃程度のスチ
ーム酸化により、膜厚６０〜１００ｎｍの酸化膜（Ｓｉ
Ｏ2 膜）２を形成する。次に、ＳｉＯ2 膜２上に公知の
フォトリソグラフィ技術によりｐ型埋め込み層３形成領
域に開口を有するフォトレジスト（不図示）を形成し、
フォトレジストをマスクとしてイオン注入を行い、ホウ
素（Ｂ）を１×１０13〜１×１０14atoms/cm2 程度、導
入する。
【００２４】ｐ型埋め込み層３は、ｎ+ 型ドレイン領域
２５の直下には形成しないように、かつ、上面から見て
ｎ+ 型ドレイン領域２５を包囲するようなパターンで形
成する。これにより、ドリフト領域長（図８にＬで示
す。）を長くしなくても、ドリフト領域を完全空乏化さ
せることが可能となり、オン抵抗を増加させずにトラン
ジスタを高耐圧化できる。その後、フォトレジストを除
去し、１１００〜１２００℃程度の熱処理を行ってホウ
素を拡散させ、ｐ型埋め込み層３を形成する。
２５の直下には形成しないように、かつ、上面から見て
ｎ+ 型ドレイン領域２５を包囲するようなパターンで形
成する。これにより、ドリフト領域長（図８にＬで示
す。）を長くしなくても、ドリフト領域を完全空乏化さ
せることが可能となり、オン抵抗を増加させずにトラン
ジスタを高耐圧化できる。その後、フォトレジストを除
去し、１１００〜１２００℃程度の熱処理を行ってホウ
素を拡散させ、ｐ型埋め込み層３を形成する。
【００２５】次に、図２（Ｂ）に示すように、フッ酸
（ＨＦ）系薬液を用いてｐ型基板１上のＳｉＯ2 膜２を
除去してから、ｐ型基板１上に抵抗率５〜１０Ω・ｃｍ
程度のｎ型エピタキシャル層４を形成する。ｎ型エピタ
キシャル層４の膜厚は、要求される耐圧に合わせて、一
般的に１００Ｖ当たり１０μｍ程度を目安として決定さ
れる。続いて、９００〜１０００℃程度のスチーム酸化
により、ｎ型エピタキシャル層４の表面に膜厚６０〜１
００ｎｍのＳｉＯ2 膜５を形成する。
（ＨＦ）系薬液を用いてｐ型基板１上のＳｉＯ2 膜２を
除去してから、ｐ型基板１上に抵抗率５〜１０Ω・ｃｍ
程度のｎ型エピタキシャル層４を形成する。ｎ型エピタ
キシャル層４の膜厚は、要求される耐圧に合わせて、一
般的に１００Ｖ当たり１０μｍ程度を目安として決定さ
れる。続いて、９００〜１０００℃程度のスチーム酸化
により、ｎ型エピタキシャル層４の表面に膜厚６０〜１
００ｎｍのＳｉＯ2 膜５を形成する。
【００２６】次に、図３（Ａ）に示すように、公知のフ
ォトリソグラフィ技術により、ＭＯＳトランジスタのア
クティブ領域に開口を有するフォトレジスト６を形成す
る。フォトレジスト６をマスクとして、ＭＯＳトランジ
スタのアクティブ領域（ｐウェル形成領域７’）にｐ型
不純物、例えばホウ素を１×１０12〜１×１０13ａｔｏ
ｍｓ／ｃｍ2 程度、イオン注入する。その後、フォトレ
ジスト６を除去する。
ォトリソグラフィ技術により、ＭＯＳトランジスタのア
クティブ領域に開口を有するフォトレジスト６を形成す
る。フォトレジスト６をマスクとして、ＭＯＳトランジ
スタのアクティブ領域（ｐウェル形成領域７’）にｐ型
不純物、例えばホウ素を１×１０12〜１×１０13ａｔｏ
ｍｓ／ｃｍ2 程度、イオン注入する。その後、フォトレ
ジスト６を除去する。
【００２７】次に、図３（Ｂ）に示すように、公知のフ
ォトリソグラフィ技術により、ＭＯＳトランジスタのｎ
型ドリフト領域に開口を有するフォトレジスト８を形成
する。フォトレジスト８をマスクとして、ＭＯＳトラン
ジスタのｎ型ドリフト領域（ｎウェル形成領域９’）に
ｎ型不純物、例えばリンを５×１０12〜１×１０13ａｔ
ｏｍｓ／ｃｍ2 程度、イオン注入する。その後、フォト
レジスト８を除去する。
ォトリソグラフィ技術により、ＭＯＳトランジスタのｎ
型ドリフト領域に開口を有するフォトレジスト８を形成
する。フォトレジスト８をマスクとして、ＭＯＳトラン
ジスタのｎ型ドリフト領域（ｎウェル形成領域９’）に
ｎ型不純物、例えばリンを５×１０12〜１×１０13ａｔ
ｏｍｓ／ｃｍ2 程度、イオン注入する。その後、フォト
レジスト８を除去する。
【００２８】次に、図４（Ａ）に示すように、例えば減
圧ＣＶＤ法により全面に膜厚８０〜１００ｎｍ程度のシ
リコン窒化膜（Ｓｉ3 Ｎ4 膜）１０を形成する。続い
て、１１００〜１２００℃程度の熱処理（アニール）を
行い、アクティブ領域に導入されたホウ素、ｎ型ドリフ
ト領域に導入されたリンをそれぞれ拡散させ、ｐウェル
７およびｎウェル９を形成する。
圧ＣＶＤ法により全面に膜厚８０〜１００ｎｍ程度のシ
リコン窒化膜（Ｓｉ3 Ｎ4 膜）１０を形成する。続い
て、１１００〜１２００℃程度の熱処理（アニール）を
行い、アクティブ領域に導入されたホウ素、ｎ型ドリフ
ト領域に導入されたリンをそれぞれ拡散させ、ｐウェル
７およびｎウェル９を形成する。
【００２９】次に、図４（Ｂ）に示すように、素子分離
領域を形成してアクティブ領域を相互に分離するため、
アクティブ領域上のＳｉ3 Ｎ4 膜１０のみ残し、それ以
外の領域のＳｉ3 Ｎ4 膜１０を、例えばＲＩＥ（リアク
ティブイオンエッチング）により除去する。続いて、９
５０〜１０００℃程度のスチーム酸化を行い、膜厚５０
０〜７００ｎｍ程度の酸化膜からなるＬＯＣＯＳ１１を
形成する。その後、ホットリン酸によりＳｉ3 Ｎ4 膜１
０を除去し、さらに、フッ酸（ＨＦ）系薬液を用いてｎ
型エピタキシャル層４表面のＳｉＯ2 膜５を除去する。
領域を形成してアクティブ領域を相互に分離するため、
アクティブ領域上のＳｉ3 Ｎ4 膜１０のみ残し、それ以
外の領域のＳｉ3 Ｎ4 膜１０を、例えばＲＩＥ（リアク
ティブイオンエッチング）により除去する。続いて、９
５０〜１０００℃程度のスチーム酸化を行い、膜厚５０
０〜７００ｎｍ程度の酸化膜からなるＬＯＣＯＳ１１を
形成する。その後、ホットリン酸によりＳｉ3 Ｎ4 膜１
０を除去し、さらに、フッ酸（ＨＦ）系薬液を用いてｎ
型エピタキシャル層４表面のＳｉＯ2 膜５を除去する。
【００３０】次に、図５（Ａ）に示すように、９５０〜
１０００℃のスチーム酸化を行って、ｎ型エピタキシャ
ル層４の表面に膜厚２０〜５０ｎｍ程度のゲート酸化膜
１２を形成する。続いて、図５（Ｂ）に示すように、Ｃ
ＶＤ法により膜厚４００ｎｍ程度のポリシリコン層１３
を形成する。ポリシリコン層１３を成膜後、イオン注入
あるいはポリシリコン層１３の上層に積層させたＰＳＧ
（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）層
（不図示）からの熱拡散により、ポリシリコン１３にｎ
型不純物を導入する。その後、ポリシリコン層１３の上
層に、公知のフォトリソグラフィ技術によりゲート電極
パターンを有するフォトレジスト１４を形成する。
１０００℃のスチーム酸化を行って、ｎ型エピタキシャ
ル層４の表面に膜厚２０〜５０ｎｍ程度のゲート酸化膜
１２を形成する。続いて、図５（Ｂ）に示すように、Ｃ
ＶＤ法により膜厚４００ｎｍ程度のポリシリコン層１３
を形成する。ポリシリコン層１３を成膜後、イオン注入
あるいはポリシリコン層１３の上層に積層させたＰＳＧ
（ｐｈｏｓｐｈｏ ｓｉｌｉｃａｔｅ ｇｌａｓｓ）層
（不図示）からの熱拡散により、ポリシリコン１３にｎ
型不純物を導入する。その後、ポリシリコン層１３の上
層に、公知のフォトリソグラフィ技術によりゲート電極
パターンを有するフォトレジスト１４を形成する。
【００３１】図６（Ａ）に示すように、フォトレジスト
１４をマスクとして公知のエッチング方法、例えばＲＩ
Ｅによりポリシリコン層１３およびゲート酸化膜１２の
エッチングを行い、ゲート電極１５を形成する。その
後、フォトレジスト１４を除去する。８００〜９００℃
のスチーム酸化により、ゲート電極１５が形成された領
域以外のｎ型エピタキシャル層４およびゲート電極１５
の表面に、膜厚１０〜２０ｎｍ程度の酸化膜（ＳｉＯ2
膜）１６を形成する。
１４をマスクとして公知のエッチング方法、例えばＲＩ
Ｅによりポリシリコン層１３およびゲート酸化膜１２の
エッチングを行い、ゲート電極１５を形成する。その
後、フォトレジスト１４を除去する。８００〜９００℃
のスチーム酸化により、ゲート電極１５が形成された領
域以外のｎ型エピタキシャル層４およびゲート電極１５
の表面に、膜厚１０〜２０ｎｍ程度の酸化膜（ＳｉＯ2
膜）１６を形成する。
【００３２】次に、図６（Ｂ）に示すように、公知のフ
ォトリソグラフィ技術によりフォトレジスト１７を形成
してから、ｐウェル取り出し領域に１×１０15〜１×１
０16／ｃｍ2 程度のホウ素（Ｂ）をイオン注入する。こ
れにより、ｐ+ 型ソース不純物注入領域１８が形成され
る。その後、フォトレジスト１７を除去する。
ォトリソグラフィ技術によりフォトレジスト１７を形成
してから、ｐウェル取り出し領域に１×１０15〜１×１
０16／ｃｍ2 程度のホウ素（Ｂ）をイオン注入する。こ
れにより、ｐ+ 型ソース不純物注入領域１８が形成され
る。その後、フォトレジスト１７を除去する。
【００３３】次に、図７（Ａ）に示すように、公知のフ
ォトリソグラフィ技術によりｎ+ 型ソース形成領域およ
びｎ+ 型ドレイン形成領域に開口を有するフォトレジス
ト１９を形成する。フォトレジスト１９をマスクとし
て、ｎ+ 型ソース形成領域およびｎ+ 型ドレイン形成領
域に１×１０15〜１×１０16／ｃｍ2 程度のヒ素（Ａ
ｓ）をイオン注入する。これにより、ｎ+ 型ソース不純
物注入領域２０およびｎ+型ドレイン不純物注入領域２
１が形成される。
ォトリソグラフィ技術によりｎ+ 型ソース形成領域およ
びｎ+ 型ドレイン形成領域に開口を有するフォトレジス
ト１９を形成する。フォトレジスト１９をマスクとし
て、ｎ+ 型ソース形成領域およびｎ+ 型ドレイン形成領
域に１×１０15〜１×１０16／ｃｍ2 程度のヒ素（Ａ
ｓ）をイオン注入する。これにより、ｎ+ 型ソース不純
物注入領域２０およびｎ+型ドレイン不純物注入領域２
１が形成される。
【００３４】このイオン注入において、ｎ+ 型ソース領
域はゲート電極１５をマスクとして自己整合的に形成さ
れる。したがって、フォトリソグラフィ工程によりイオ
ン注入用のマスクパターニングを行う場合に生じるよう
なマスク合わせずれの影響を受けず、高精度な加工を行
うことが可能である。
域はゲート電極１５をマスクとして自己整合的に形成さ
れる。したがって、フォトリソグラフィ工程によりイオ
ン注入用のマスクパターニングを行う場合に生じるよう
なマスク合わせずれの影響を受けず、高精度な加工を行
うことが可能である。
【００３５】次に、図７（Ｂ）に示すように、フォトレ
ジスト１９を除去後、ＣＶＤ法により膜厚６００ｎｍ程
度の層間絶縁膜（ＳｉＯ2 膜）２２を全面に堆積させ
る。その後、８５０〜９５０℃程度の熱処理を行い、ｐ
+ 型ソース不純物注入領域１８中のホウ素、ｎ+ 型ソー
ス不純物注入領域２０およびｎ+ 型ドレイン不純物注入
領域２１中のヒ素を拡散させ、ｐ+ 型ソース領域（ｐウ
ェル取り出し領域）２３、ｎ+ 型ソース領域２４および
ｎ+ 型ドレイン領域２５を形成する。
ジスト１９を除去後、ＣＶＤ法により膜厚６００ｎｍ程
度の層間絶縁膜（ＳｉＯ2 膜）２２を全面に堆積させ
る。その後、８５０〜９５０℃程度の熱処理を行い、ｐ
+ 型ソース不純物注入領域１８中のホウ素、ｎ+ 型ソー
ス不純物注入領域２０およびｎ+ 型ドレイン不純物注入
領域２１中のヒ素を拡散させ、ｐ+ 型ソース領域（ｐウ
ェル取り出し領域）２３、ｎ+ 型ソース領域２４および
ｎ+ 型ドレイン領域２５を形成する。
【００３６】続いて、層間絶縁膜２２の上層に公知のフ
ォトリソグラフィ工程によりフォトレジスト（不図示）
を形成し、フォトレジストをマスクとして例えばＲＩＥ
を行う。これにより、図１に示すように、ソース領域２
３、２４、ドレイン領域２５あるいはゲート電極１５に
接続するコンタクトホール２６が層間絶縁膜２２に形成
される。
ォトリソグラフィ工程によりフォトレジスト（不図示）
を形成し、フォトレジストをマスクとして例えばＲＩＥ
を行う。これにより、図１に示すように、ソース領域２
３、２４、ドレイン領域２５あるいはゲート電極１５に
接続するコンタクトホール２６が層間絶縁膜２２に形成
される。
【００３７】その後、フォトレジストを除去し、層間絶
縁膜２２に形成されたコンタクトホール２６にＡｌまた
はＡｌ合金などからなる金属層を蒸着させる。Ａｌまた
はＡｌ合金層の密着性を高めたり、Ａｌの拡散によるＡ
ｌと基板Ｓｉとの反応を抑制したりする目的で、Ａｌま
たはＡｌ合金層を形成する前に、Ｔｉ／ＴｉＯＮ／Ｔｉ
等からなるバリアメタル層を形成してもよい。公知のフ
ォトリソグラフィ技術およびＲＩＥにより金属層のパタ
ーニングを行って、ソース電極２７およびドレイン電極
２８を形成する。以上の工程により、図１に示す構造の
半導体装置が得られる。
縁膜２２に形成されたコンタクトホール２６にＡｌまた
はＡｌ合金などからなる金属層を蒸着させる。Ａｌまた
はＡｌ合金層の密着性を高めたり、Ａｌの拡散によるＡ
ｌと基板Ｓｉとの反応を抑制したりする目的で、Ａｌま
たはＡｌ合金層を形成する前に、Ｔｉ／ＴｉＯＮ／Ｔｉ
等からなるバリアメタル層を形成してもよい。公知のフ
ォトリソグラフィ技術およびＲＩＥにより金属層のパタ
ーニングを行って、ソース電極２７およびドレイン電極
２８を形成する。以上の工程により、図１に示す構造の
半導体装置が得られる。
【００３８】上記の本発明の実施形態の半導体装置によ
れば、電圧を印加すると、ｐ型基板１とｎ型エピタキシ
ャル層４の接合における空乏層がｎ+ 型ドレイン領域２
５に到達する前に、ｐ型埋め込み層３とｎ型エピタキシ
ャル層４の接合における空乏層がドリフト領域表面まで
到達する。したがって、ドリフト領域を完全空乏化させ
ることが可能となり、トランジスタを高耐圧化させるこ
とができる。また、本実施形態の半導体装置によれば、
ドリフト領域長を長くする必要がなく、オン抵抗の増加
を避けることができる。
れば、電圧を印加すると、ｐ型基板１とｎ型エピタキシ
ャル層４の接合における空乏層がｎ+ 型ドレイン領域２
５に到達する前に、ｐ型埋め込み層３とｎ型エピタキシ
ャル層４の接合における空乏層がドリフト領域表面まで
到達する。したがって、ドリフト領域を完全空乏化させ
ることが可能となり、トランジスタを高耐圧化させるこ
とができる。また、本実施形態の半導体装置によれば、
ドリフト領域長を長くする必要がなく、オン抵抗の増加
を避けることができる。
【００３９】上記の本発明の実施形態の製造方法によれ
ば、半導体基板と導電型が同じであり、半導体基板より
も不純物濃度が高い埋め込み層を、ドレイン領域直下を
除き、上面から見てドレイン領域を包囲するように形成
することができる。これにより、接合降伏耐圧が向上さ
れた半導体装置を製造することが可能となる。
ば、半導体基板と導電型が同じであり、半導体基板より
も不純物濃度が高い埋め込み層を、ドレイン領域直下を
除き、上面から見てドレイン領域を包囲するように形成
することができる。これにより、接合降伏耐圧が向上さ
れた半導体装置を製造することが可能となる。
【００４０】本発明の半導体装置およびその製造方法
は、上記の実施の形態に限定されない。例えば、ｐウェ
ルあるいはｎウェルに導入されるイオン種は、所定の導
電型の不純物であれば適宜変更することができる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
は、上記の実施の形態に限定されない。例えば、ｐウェ
ルあるいはｎウェルに導入されるイオン種は、所定の導
電型の不純物であれば適宜変更することができる。その
他、本発明の要旨を逸脱しない範囲で、種々の変更が可
能である。
【００４１】
【発明の効果】本発明の半導体装置によれば、第２導電
型不純物拡散層の長さ（ドリフト領域長）を長くせずに
ドリフト領域を完全空乏化させることができ、接合降伏
電圧の向上とオン抵抗の低減を両立させることが可能と
なる。本発明の半導体装置の製造方法によれば、ドリフ
ト領域を完全空乏化させることが可能な半導体装置を製
造することができる。
型不純物拡散層の長さ（ドリフト領域長）を長くせずに
ドリフト領域を完全空乏化させることができ、接合降伏
電圧の向上とオン抵抗の低減を両立させることが可能と
なる。本発明の半導体装置の製造方法によれば、ドリフ
ト領域を完全空乏化させることが可能な半導体装置を製
造することができる。
【図１】本発明の半導体装置の断面図である。
【図２】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図３】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図４】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図５】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図６】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図７】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図８】（Ａ）および（Ｂ）は従来の半導体装置の断面
図である。
図である。
１…ｐ型半導体基板、２、５、１０、１６…酸化膜（Ｓ
ｉＯ2 膜）、３…ｐ型埋め込み層、４…ｎ型エピタキシ
ャル層、６、８、１４、１７、１９…フォトレジスト、
７…ｐウェル、７’…ｐウェル形成領域、９…ｎウェ
ル、９’…ｎウェル形成領域、１１…ＬＯＣＯＳ、１２
…ゲート酸化膜、１３…ポリシリコン層、１５…ゲート
電極、１８…ｐ+ 型ソース不純物注入領域、２０…ｎ+
型ソース不純物注入領域、２１…ｎ+ 型ドレイン不純物
注入領域、２２…層間絶縁膜、２３…ｐ+ 型ソース領
域、２４…ｎ+ 型ソース領域、２５…ｎ+ 型ドレイン領
域、２６…コンタクトホール、２７…ソース電極、２８
…ドレイン電極、２９…ｎ型ドリフト領域、３０…ｎ型
ドリフト領域不純物拡散層。
ｉＯ2 膜）、３…ｐ型埋め込み層、４…ｎ型エピタキシ
ャル層、６、８、１４、１７、１９…フォトレジスト、
７…ｐウェル、７’…ｐウェル形成領域、９…ｎウェ
ル、９’…ｎウェル形成領域、１１…ＬＯＣＯＳ、１２
…ゲート酸化膜、１３…ポリシリコン層、１５…ゲート
電極、１８…ｐ+ 型ソース不純物注入領域、２０…ｎ+
型ソース不純物注入領域、２１…ｎ+ 型ドレイン不純物
注入領域、２２…層間絶縁膜、２３…ｐ+ 型ソース領
域、２４…ｎ+ 型ソース領域、２５…ｎ+ 型ドレイン領
域、２６…コンタクトホール、２７…ソース電極、２８
…ドレイン電極、２９…ｎ型ドリフト領域、３０…ｎ型
ドリフト領域不純物拡散層。
Claims (12)
- 【請求項１】第１導電型半導体基板と、 前記第１導電型半導体基板上に形成された第２導電型半
導体層と、 前記第２導電型半導体層上に形成された絶縁膜と、 前記第２導電型半導体層の表面領域に形成された第１導
電型不純物拡散層と、 前記第１導電型不純物拡散層の表面領域に形成された第
２導電型ソース領域と、 前記第２導電型半導体層の表面領域に前記第１導電型不
純物拡散層と所定の間隔をあけて形成された第２導電型
ドレイン領域と、 前記第２導電型ソース領域と前記第２導電型ドレイン領
域との間の前記第２導電型半導体層の表面領域に形成さ
れた、絶縁物からなる素子分離層と、 前記第２導電型ソース領域、前記第１導電型不純物拡散
層および前記素子分離層の上部に前記絶縁膜を介して形
成された、導電体からなるゲート電極とを少なくとも有
する半導体装置において、 前記第１導電型半導体基板の表層に、前記第１導電型半
導体基板よりも高濃度の第１導電型不純物を含有する第
１導電型埋め込み層が、前記第２導電型ドレイン領域直
下を除き、前記第２導電型ドレイン領域を包囲する形状
で形成されている半導体装置。 - 【請求項２】前記第２導電型半導体層の表層に、前記第
１導電型不純物拡散層と接合面を介して形成された第２
導電型不純物拡散層を有し、 前記第２導電型ドレイン領域は、前記第２導電型不純物
拡散層の表層に、前記第１導電型不純物拡散層と所定の
間隔をあけて形成されている請求項１記載の半導体装
置。 - 【請求項３】前記ゲート電極を構成する前記導電体は、
ポリシリコンである請求項１記載の半導体装置。 - 【請求項４】前記第１導電型はｐ型であり、前記第２導
電型はｎ型である請求項１記載の半導体装置。 - 【請求項５】前記第２導電型半導体層はエピタキシャル
層である請求項１記載の半導体装置。 - 【請求項６】前記絶縁膜は酸化シリコン膜である請求項
１記載の半導体装置。 - 【請求項７】第１導電型半導体基板の表層に、第２導電
型ドレイン領域直下を除き、前記第１導電型半導体基板
よりも高濃度の第１導電型不純物を導入し、前記第２導
電型ドレイン領域を包囲する形状の第１導電型埋め込み
層を形成する工程と、 前記第１導電型埋め込み層が形成された前記第１導電型
半導体基板上に、第２導電型半導体層を形成する工程
と、 前記第２導電型半導体層の表層に、前記第１導電型埋め
込み層に接続する第１導電型不純物拡散層を形成する工
程と、 前記第１導電型不純物拡散層の側面と前記第２導電型半
導体層との接合面上部に、絶縁膜からなる素子分離層を
形成する工程と、 前記第２導電型半導体層上に絶縁膜を形成する工程と、 前記第１導電型不純物拡散層の一部を被覆し、かつ、前
記第２導電型半導体層の一部を前記素子分離層を介して
被覆する、導電体からなるゲート電極を形成する工程
と、 前記第１導電型不純物拡散層の表層に第２導電型ソース
領域を、前記第２導電型半導体層の表層に第２導電型ド
レイン領域をそれぞれ形成する工程と、 全面に層間絶縁膜を形成し、前記層間絶縁膜にソース電
極およびドレイン電極を形成する工程とを有する半導体
装置の製造方法。 - 【請求項８】前記第１導電型不純物拡散層を形成後、前
記第２導電型半導体層の表層に、前記第１導電型不純物
拡散層と接合する第２導電型不純物拡散層を形成する工
程を有し、 前記素子分離層を形成する工程は、前記第１導電型不純
物拡散層の側面と前記第２導電型不純物拡散層との接合
面上部に、前記素子分離層を形成する工程であり、 前記ゲート電極を形成する工程は、前記第１導電型不純
物拡散層の一部を被覆し、かつ、前記第２導電型不純物
拡散層の一部を前記素子分離層を介して被覆する前記ゲ
ート電極を形成する工程であり、 前記第２導電型ドレイン領域を形成する工程は、前記第
２導電型不純物拡散層の表層に、前記第１導電型不純物
拡散層と所定の間隔をあけて前記第２導電型ドレイン領
域を形成する工程である請求項７記載の半導体装置の製
造方法。 - 【請求項９】前記ゲート電極を構成する前記導電体は、
ポリシリコンである請求項７記載の半導体装置の製造方
法。 - 【請求項１０】前記第１導電型はｐ型であり、前記第２
導電型はｎ型である請求項７記載の半導体装置の製造方
法。 - 【請求項１１】前記第２導電型半導体層はエピタキシャ
ル層である請求項７記載の半導体装置の製造方法。 - 【請求項１２】前記絶縁膜は酸化シリコン膜である請求
項７記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11055770A JP2000252465A (ja) | 1999-03-03 | 1999-03-03 | 半導体装置およびその製造方法 |
| EP00103907A EP1033760A3 (en) | 1999-03-03 | 2000-02-24 | High withstand voltage MOS transistor and method of producing the same |
| US09/514,591 US6404009B1 (en) | 1999-03-03 | 2000-02-28 | Semiconductor device and method of producing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11055770A JP2000252465A (ja) | 1999-03-03 | 1999-03-03 | 半導体装置およびその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2000252465A true JP2000252465A (ja) | 2000-09-14 |
Family
ID=13008117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11055770A Pending JP2000252465A (ja) | 1999-03-03 | 1999-03-03 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6404009B1 (ja) |
| EP (1) | EP1033760A3 (ja) |
| JP (1) | JP2000252465A (ja) |
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| KR100878509B1 (ko) | 2006-10-13 | 2009-01-13 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 하이 브레이크다운 전압 및 로우 온 저항을 갖는 수평형전력 ｍｏｓｆｅｔ |
| JP2013145792A (ja) * | 2012-01-13 | 2013-07-25 | Toshiba Corp | 半導体装置 |
| JP5860161B2 (ja) * | 2012-10-16 | 2016-02-16 | 旭化成エレクトロニクス株式会社 | 電界効果トランジスタ及び半導体装置 |
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| KR20050052411A (ko) * | 2002-10-25 | 2005-06-02 | 신덴겐코교 가부시키가이샤 | 가로형 단채널 ｄｍｏｓ와 그 제조방법 및 반도체 장치 |
| JP4477309B2 (ja) * | 2003-05-09 | 2010-06-09 | Ｎｅｃエレクトロニクス株式会社 | 高耐圧半導体装置及びその製造方法 |
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-
2000
- 2000-02-24 EP EP00103907A patent/EP1033760A3/en not_active Withdrawn
- 2000-02-28 US US09/514,591 patent/US6404009B1/en not_active Expired - Fee Related
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