CN101086510A - 改进型数字触发器 - Google Patents

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Abstract

一种改进型数字触发电路具有多个数据样本，这些数据样本是在每个抽样时钟周期从输入电信号提取的。将这些数据样本与为噪声抑制提供滞后的高阈电平和低阈电平并行地进行比较。同时，利用这些数据样本来确定子样触发定位。将比较输出输入至数字触发逻辑电路，该数字触发逻辑电路用于识别选定的触发事件，并产生用于从输入电信号采集数据以便供分析和显示用的触发。其中，数字触发逻辑提供边缘事件触发、脉冲宽度触发和过渡时间触发。

Description

改进型数字触发器
技术领域
本发明涉及用于分析电信号的数据的采集，更具体地说，涉及用于从输入信号捕获数据样本以便供分析和显示用的改进型数字触发器。
背景技术
传统上，接收电信号用于分析的测试和测量仪器使用某一类型的触发电路来在模拟仪器的情况下开始显示扫描，或在数字仪器的情况下开始从该电信号采集指定量的数字化数据样本用于分析和显示。一个特定实例是数字示波器，它不断地接收电信号并将该电信号数字化，但是只采集存在于触发事件周围的数字化数据样本。传统上，触发事件是从数字化之前的电信号获得，即从模拟电信号获得。触发器的标准可以简单，也可以很复杂。在数字仪器中，电信号经数字化，并以再循环的方式存储在采集存储器中。当发生触发事件时，在触发事件后，将预定量的电信号样本存储在采集存储器中，然后停止采集。接着，分析并显示触发事件发生前后采集存储器中的内容。
题为“Digital Trigger(数字触发器)”的美国专利号4,888,588示出一种用于数字化仪器的数字触发器，该数字触发器具有多个模数转换器，这些模数转换器以交错方式使用，以便在每个抽样时钟周期提供多个数据样本，这些数据样本在时间上由指定百分比的抽样时钟相位分隔。该数字触发器包括用于将来自每个模数转换器的输出信号与触发阈值电平进行比较的数字比较器，然后，将来自比较器的输出输入至解码逻辑，该解码逻辑产生指示发生触发点的时钟相位的数字触发。但是，这种触发电路不能区分某些触发事件，即，使用单个阈电平不能区分上升边缘触发和“欠幅”触发，在“欠幅”触发中，信号先降至阈值以下，然后重新越过阈值。而且，触发定位的精确度限于发生触发事件的时钟相位。
题为“Logic Signal Extraction(逻辑信号提取)”的美国专利号5,446,650示出一种用于在数字存储示波器上产生逻辑信号显示的技术。对输入数字逻辑信号进行取样，以便产生多位数字样本。利用内插技术处理这些多位数字样本，以便确定输入逻辑信号越过一个假设的逻辑电平阈值或一对阈值的时间以及逻辑信号处于一个逻辑状态或另一逻辑状态的时间。然后，利用所得过渡时间和逻辑状态作为产生各种数字显示的基础，这些数字显示包括逻辑定时图、状态表显示和光标读出，它们与逻辑分析器的显示类似，但是具有增强的分辨率。然而，这种技术不能用于产生具有精确的位置定线的触发信号。
需要一种改进的数字触发器，它能提供精确的触发定位，同时能够区分不同类型的触发事件。
发明内容
因此，本发明的实施例提供改进的数字触发能力。
在结合所附权利要求和图式阅读以下详细描述后，本发明的目的、优点和其它新颖特征将变得显而易见。
附图说明
图1是根据本发明的改进型数字触发器的框图。
图2是用于根据本发明的改进型数字触发器的边缘触发逻辑的框图。
图3是用于根据本发明的改进型数字触发器的备选边缘触发逻辑的框图。
图4是示出用于根据本发明的改进型数字触发器的实时内插技术的图。
图5是用于根据本发明的改进型数字触发器的越过检测器的级的框图，该级用于以子样准确度来确定触发位置。
图6a和6b是用于根据本发明的改进型数字触发器的数字低通滤波器的框图。
图7是用于根据本发明的改进型数字触发器的脉冲宽度触发逻辑的框图。
具体实施方式
现参照图1，将输入信号输入至模数转换器(ADC)12，并以由抽样时钟CS确定的速率将其数字化。通过多路信号分离器14将所得数字样本路由到多个并行寄存器16，使得依序地将样本n输入至第一寄存器160，将样本n+1输入至第二寄存器161，并将样本n+N输入至第N个寄存器16N。在存在多个并行ADC 12的情况下，将各个ADC耦合至各个寄存器16。通过触发***时钟CTS并行读出寄存器16，以便将接下来的N+1个样本(即，样本n+N+1至n+2N)载入寄存器中，用于在下一个触发***时钟周期上读出。触发***时钟与抽样时钟之间的关系为CTS＝CS/(N+1)。将寄存器输出输入至各自的高、低数字比较器18、20，以便与包含在各自的高、低寄存器22、24内的上、下阈电平进行比较。将所得触发信号输出AH(n)-AH(n+N)和AL(n)-AL(n+N)并行输入至数字触发逻辑电路26，用于进行处理，以便响应所识别的触发事件产生触发。
尽管图1示出将ADC 12的输出通过多路信号分离器14转换成多个并行数据流，但也可以依照上述美国专利号4,888,588那样，通过在抽样时钟CS的不同相位上用时钟控制多个ADC，使得每个数据流都来自它自己的个别ADC，来产生多个数据流，在此情况下，抽样时钟和触发时钟可以是相同的时钟。显著一点是，每个触发时钟周期有多个输入信号样本。
数字触发逻辑电路26包含多个电路，这些电路用于根据预期的触发事件类型来处理比较器输出。图2示出用于确定边缘触发事件的电路。当输入信号首先在下触发阈值上经过，然后继续经过上触发阈值时，辨识为上升边缘触发事件。利用上、下触发阈值允许在边缘触发事件检测中增加滞后。滞后防止信号在上触发阈值之上开始、下降到上触发阈值以下、然后返回到上触发阈值之上时辨识为上升边缘触发事件。这种事件称为“欠幅触发”，它由欠幅触发逻辑来检测。当使用单个触发电平时，不存在滞后，当一个样本位于触发电平之下，而下一个样本位于触发电平之上时，检测为上升边缘触发事件。在存在滞后的情况下，不可能只是通过查看两个相邻比较器就能找到上升边缘触发事件。当一个比较器检测到低，而下一个比较器检测到高时，可能存在也可能不存在上升边缘触发事件的合适条件。必须在时间上向后追溯，并探索触发信号是否是从低电平上升，如果是，那么应当生成上升边缘触发事件；或者如果触发信号是从高电平下降，然后又升高，那么在此情况下，不应生成上升边缘触发事件。
优于在时间上向后追溯，图2中的边缘触发电路记录触发信号的逻辑状态。当触发信号位于上触发阈值之上时，逻辑状态(LS)为高，当触发信号位于下触发阈值之下时，逻辑状态(LS)为低。当触发信号介于这两个触发阈值之间时，逻辑状态保持不变。通过利用逻辑状态信号和上电平比较器的输出AH，来辨识上升边缘触发情形。当上电平比较器为真，并且逻辑状态为低时，指示上升边缘触发事件。为简单起见，图2中的图示只限于4条并行路径。
标为LS的信号是逻辑状态信号。当满足上升边缘触发事件的条件时，标为ET的信号为高。将来自最后一个并行触发信号样本的逻辑状态信号LS(n+3)载入寄存器28中，并用作下一个触发***时钟上的第一个并行数据样本的输入。对于每条路径，都有“与非”门30、“与”门32和“或”门34。当前一样本的LS为低，且上比较器输出AH为高时，来自“与非”门30的ET输出升高。当来自上电平比较器的输出为高，或者前一LS和来自下电平比较器的输出AL为高时，来自“或”门34的LS为高。尽管该电路在逻辑上正确，但是它的速度不是很快，因为在每个触发***时钟上，LS信号必须传播经过8个门。此外，增加并行路径的数量并不会提高电路速度。虽然增加并行路径的数量可以增加LS信号的传播时间，但是该信号需要传播经过更多的门。而且，增加流水线级也不会使电路变快。LS信号必须在一个触发***时钟内传播经过所有的并行比较器电路。
一种用于并行检查几个级的输出并快速计算最后一级的逻辑状态的技术众所周知，它用于传播二进制加法器中的“进位”。该快速传播逻辑允许以更少的时间计算逻辑状态信号。为了减少下列各式的每项中的字符数，用LS0表示LS(n)，用LS1表示LS(n+1)，依此类推。LS0的等式为：
LS0＝AH0|(AL0&LS(n-1))
利用先行逻辑，在计算LS1时，可以用上式右手侧来代替LS0，获得下式：
LS1＝AH1|(AL1&AH0)|(AL1&AL0&LS(n-1))
LS2＝AH2|(AL2&AH1)|(AL2&AL1&AH0)|(AL2&AL1&AL0(LS(n-1))
以相同的方式导出LS3的等式。图3示出边缘触发逻辑，该逻辑采用简单的“先行”逻辑，利用正好两个门延迟来使LS信号传播经过4个级。
LS2的等式可以分成两个部分：“生成”部分(前三项)使输出升高，其中没有来自LS项的输入；“传播”部分(最后一项)包含LS项，如下列各式所示：
G(2，0)＝AH2|(AL2&AH1)|(A2&AL1&AH0)
P(2，0)＝AL2&AL1&AL0
LS2＝G(2，0)|(P(2，0)&LS(n-1))
在图3的实例电路中，有4条来自ADC 12的并行路径。对于具有12条并行路径的逻辑，P和G的等式为：
G(5，3)＝AH5|(AL5&AH4)|(AL5&AL4&AH3)
P(5，3)＝AL5&AL4&AL3
LS5＝G(5，3)|(P(5，3)&LS2)
G(8，6)＝AH8|(AL8&AH7)|(AL8&AL7&AH6)
P(8，6)＝AL8&AL7&AL6
LS8＝G(8，6)|(P(8，6)&LS5)
G(11，9)＝AH11|(AL11&AH10)|(AL11&AL10&AH9)
P(11，9)＝AL11&AL10&AL9
LS11＝G(11，9)|(P(11，9)&LS8)
这些等式经过组合可以允许快速计算LS11：
LS11＝G(11，9)|(P(11，9)&G(8，6))|(P(11，9)&P(8，6)&G(5，3))|(P11，9)&P(8，6)
&P(5，3)&G(2，0))|(P(11，9)&P(8，6)&P(5，3)&P(2，0)&LS(n-1))
如果在优化逻辑状态信号的传播后，该信号仍不能足够快速地传播经过所有并行路径，那么可以增加并行路径的数量。
在一个流水线级中计算逻辑状态信号后，寄存比较器的输出和逻辑状态，并将它们用作下一个流水线级的输入。在该级检测触发。当有4条并行路径时，就有4组逻辑，每条路径对应一组逻辑。下列各式示出用于对几种不同的触发模式的路径(n)检测触发的逻辑：
上升边缘：AH(n)&～LS(n-1)
下降边缘：～AL(n)&LS(n-1)
任意边缘：(AH(n)&～LS(n-1))|(～AL(n)&LS(n-1))
高欠幅：AH(n)&LS(n-1)
低欠幅：～AL(n)&～LS(n-1)
任意欠幅：(AH(n)&LS(n-1))|(～AL(n)&～LS(n-1))
可以利用找到AH(n)、AL(n)和LS(n-1)的任意指定布尔函数的逻辑来实现所有这些触发模式以及一些额外的触发模式。
尽管在数字触发逻辑26中有许多触发检测电路并行工作，但是通常，在任一触发***时钟上，只会在一个电路中检测到触发事件。但是，如果触发事件以足够高的频率发生，那么可能会在多个电路中检测到触发事件。因此，在检测到触发事件后，可以***优先编码器，使得在任一触发***时钟周期内，只辨识一个触发事件。
当辨识触发事件时，需要关于所采集的数据样本的触发位置或触发时间。通常分三个部分来寻找触发时间。第一部分是检测到触发事件的触发***时钟。在许多数字仪器中，当检测到触发事件时，启动触发器后计数器，该计数器可以在触发***时钟上运行。在检测到触发事件后的预定数量的触发***时钟，计数器停止采集数据的过程。这允许以一个触发***时钟的准确度找到采集数据内辨识触发事件的位置。
寻找触发时间的第二部分是注意哪个并行电路检测到触发事件。根据该信息，可以将采集数据内的触发时间确定在一个样本内。寻找触发时间的最后一个部分是保存数字化触发信号的一部分。将触发事件前后的紧邻样本保存在存储器内。要保存的样本数量取决于所需的准确度和过取样的量。如果抽样率远高于数字采集电路的带宽，那么可以利用样本通过线性内插法来找到触发时间，其中一个样本在触发信号经过触发阈值之前，而一个样本在触发信号经过触发阈值之后。通常，抽样率是仪器带宽的5-10倍。当抽样率低至带宽的5倍时，可以检查触发点前后的多个样本，以便找到准确的触发时间。
当在不同的存储器中采集触发数据时，可以通过查找该采集存储器来找到精确的触发点。但是，有时触发数据可能不保存在采集存储器中。例如，触发数据可能来自外部触发端口，或者保存在采集存储器中的数据可能已经通过峰值检波得以变换，或者可能不方便搜索采集存储器。在这些情况下，可以将触发数据保存在当需要找到高分辨率触发时间时使用的小型存储器内。
通过使用数字化触发数据，可以有多种方法来找到触发数据越过触发阈值的时间。一种方法是，采用与用于内插相应信号波形的算法相同的算法来内插取样触发信号。例如，如果按因子100来内插触发信号，那么通过找到跨过触发阈值的内插样本，可以找到抽样间隔的1％内的触发时间。另一种找到触发时间的方法是利用标准内插技术来使样本数增加一个小因子，如4。然后，找到跨过触发阈值的两个样本，并利用线性内插法来找到触发信号越过触发阈值的时间。还有另外一种方法是将数据样本代入等式，并求解该等式，以便找到触发数据通过触发阈值的时间。所用的方法由所需的分辨率和准确度、进行测量的速度以及电路或软件算法的复杂度决定。
在以上每种方法中，都对存储在存储器内的数据执行内插法。因此，当执行内插时，触发电路停止，由此产生停滞时间，即，在此停滞时间内，数据采集停止，并且在此时间内发生的触发事件无法检测。为了检测所有的触发事件，可以用硬件实时执行内插。实时触发内插器可以分两级执行：用于产生子样点的滤波器，然后是线性内插。如图4所示，输入信号在样本A和样本B之间的某一时间越过触发电平。内插法以子样准确度定位该越过。第一内插级通过利用合适的滤波器在样本A和样本B之间产生样本点。例如，如果存在4个样本S0、S1、S2、S3，其中阈值越过发生在中间(样本S1(A)和S2(B)之间)，那么可以通过以下计算找到内插样本点S1.5(C)：
S1.5＝-1/16*S0+9/16*S1+9/16*S2-1/16*S3    或
S1.5＝(-1*S0+9*S1+9*S2-1*S3)/16
简而言之，这称为(-1，9，9，-1)滤波器，已知将每一项除以16，以便使低频处的增益为1。
所产生的样本点由中间点C表示。对照触发阈值测试该点，以便查看越过是发生在抽样窗口的前半时还是发生在后半时。内插是位于框的前半时还是位于后半时决定了内插结果的最高有效位。内插的第二级是在所产生的样本C和触发电平之间进行线性内插，以便产生较低有效的内插结果。如果需要，对于额外的级，这导致找到的时间首先至二分之一样本、然后至四分之一样本等的分辨率。当***的抽样率很高时，在每个触发***时钟内，可能要并行处理多个样本，此时，存在子样内插器的多个示例。图5示出如上所述的实时子样内插器或阈值越过检测器的一级。
越过检测器具有许多个等同的流水线排列的级，图5示出其中一个级的框图。将跨阈值的两个样本S(n+1)、S(n)输入至内插器40中，以便找到这两个样本之间的时间间隔的中心点处的电压估计值。S(n)低于或等于阈值，且S(n+1)高于阈值。对于多个管道来说，可以将这两个样本从具有阈值越过的管道多路传输至越过检测器的输入端。除了多路传输S(n)和S(n+1)外，还将S(n)的管道数发送至越过检测器的“时间”输入，并将它用作越过时间的最高有效位。在比较器42中，将内插值与阈值进行比较，以便估计越过是发生在时间间隔的前半时还是后半时。这变成越过或触发时间的最低有效位，并将它作为“时间”传递给下一级。同时，将来自比较器42的输出作为选择信号施加给一对多路复用器44、46，向这对多路复用器44、46输入样本输入中各自的样本输入和内插值，使得内插值取代S(n+1)或S(n)，并且下一级接收跨阈值的两个样本，但其有效抽样率是进入该级的样本的两倍。
最简单的内插器40是这样一个电路，该电路对这两个样本输入求平均值，以便产生结果(S(n+1)+S(n))/2。通过增加内插器40的品质，可以提高越过检测器的准确度，其中最大的提高发生在第一级，因为在第一级后，有效抽样率加倍，并且线性内插开始变得相当准确。为了改进第一级，可以使用以下内插公式：
结果＝(9*(S(n)+S(n+1))-(S(n-1)+S(n+2)))/16
该公式需要在第一级的输入端具有4个输入样本。之所以选择9和16这两个值是因为它们提供良好的内插结果，并且易于通过增加和移位来实现。如果***时钟率高至使得不能在一个时钟周期内执行四点内插，那么可以在第一阈值越过级中增加额外的流水线级。
有时，触发只有在满足某些条件时才合格或被允许。一个实例是只有当逻辑探针内的一些信号处于指定状态时才允许的边缘触发。另一实例是只有在不同的信号通道上的一定数量的时钟发生后才允许的边缘触发。当允许触发时，限定条件导致为真的逻辑信号。在对触发信号取样的相同时间对限定逻辑条件取样。例如，如果有4个ADC 12并行工作来对触发信号取样，那么可以利用4个双稳态多谐振荡器来对限定条件取样，其中在与相应的ADC相同的时间用时钟控制每个双稳态多谐振荡器。这样，1-位限定信号与数字化触发信号同步地并行到达触发逻辑。对于合格的上升边缘触发，在检测触发的条件中增加限定信号Q(n)：
合格的上升边缘：AH(n)&～LS(n-1)&Q(n)
就像简单的边缘触发那样，利用数字化触发信号找到触发时间。
在利用边缘触发时，通过增加滞后量来实现触发信号中的噪声抑制。通过增大上、下触发电平之间的差值来增大滞后量。
图6A和图6B示出用于高频抑制模式的数字电路。在模拟触发***中，高频抑制触发器利用模拟低通滤波器来除去高频分量。通常将该滤波器设定成使低于100kHz的频率通过。数字高频抑制触发电路通过将数字化触发信号递送给数字低通滤波器构建而成。将滤波器的输出递送给边缘触发电路，该边缘触发电路与上述边缘触发电路类似，但更简单，因为它接受单个数据流。有许多种方法来设计合适的低通滤波器。一种比较经济的滤波器如下所述。该滤波器经过设计用于具有2GS/秒抽样率的200MHz示波器。在该实例中，在每个16ns的触发***时钟内，将32个数字化触发信号样本并行递送至数字触发器。
设计滤波器的第一步是考虑抽取。在该实例中，滤波器的第一级是按4抽取(decimation by four)。这使得500MHz和1GHz附近的信号混淆入DC附近的频率范围内。这之所以可以接受是因为前端放大器的带宽是200MHz，所以在500MHz或1GHz附近没有有效信号。
滤波器的下一级是8项移动平均滤波器，然后是按8抽取。将8个相邻样本加在一起求和，从而形成该滤波器。如果将原始样本标为S0，S1，…，S31，那么该滤波器通过求S0+S4+S8+S12+S16+S20+S24+S28之和而形成。在一个16ns的触发时钟周期内计算该和。通过以触发***时钟率、每16ns将该和记入寄存器内，来实现按8抽取。
该滤波器的作用是减少一些高频分量。该滤波器具有多个陷波，这些陷波减少62.5MHz、125MHz、187MHz和250MHz附近的几乎所有的频率分量。抽取使这些相同频率混淆为DC。就此范围来说，因为前端滤波的原因，那些混淆入DC至100kHz的频率范围内的频率并不具有有效信号，或者它们会被数字滤波器的陷波消除。
抽取将32条并行路径减少至单条路径，每16ns用时钟控制这条路径一次。剩余的滤波器级具有更高品质，而且相当易于构建，这是因为数据速率适度，并且只有单条数据路径。这些级可以是两个串联设置的等同的滤波器。每个滤波器都包含寄存器。在每个触发***时钟上，寄存器中的值增大输入的1/128，并且减小寄存器内的原始值的1/128。在许多方法中，它在性能上与由接地的串联电阻器和电容器组成的模拟滤波器类似。因为具有这两个串联的滤波器，所以带宽约为100kHz。如果需要，可以增加额外的流水线级。该滤波器的每一级都会增大分辨率，并且当发现触发位置小于抽样间隔时，可以使用额外的分辨率。当使用合适的输出位时，该滤波器在DC处的增益为1。
在脉冲宽度触发模式中，当脉冲宽度小于一个界限、大于一个界限、在多个界限内、或在多个界限外时，生成触发。形成脉冲宽度触发器的关键是构建这样一个电路：当许多个样本并行到达时，该电路快速测量每个脉冲的宽度。例如，当在正脉冲上触发时，测量逻辑状态信号为高的时间。逻辑状态信号是在图2和图3的边缘触发逻辑中并行形成的。例如，如果有4个触发信号样本并行到达，那么每个触发时钟周期内产生4个逻辑状态信号。脉冲宽度触发逻辑保留前几个逻辑状态信号和当前的逻辑状态信号，以便使最后8个逻辑状态信号可用。当一次数据到达4个样本时，有4个可能的脉冲位置开始，并且有4个可能的脉冲位置停止。当找到脉冲的末端时，测量脉冲的宽度。因此，为了测量所有可能的脉冲的宽度，利用4个等同的电路。每个电路查看4个连续的逻辑状态信号，并测量在这些信号中的最后一个信号上终止的脉冲的宽度。只有当脉冲在最后这一个样本上终止时才测量脉冲宽度。将这4个等同的电路设置成使得每个电路检查不同组的4个逻辑状态信号，如图7所示。
在每个触发***时钟，将来自边缘触发逻辑的逻辑状态信号记入脉冲宽度触发电路。在记入电路后，这些信号中最老的信号是LS0，而最新的信号是LS7。将信号LS0-LS4递送至底部的脉冲计数器，该脉冲计数器测量在LS1处终止的脉冲的宽度。从下到上的其它脉冲计数器分别测量在LS2、LS3和LS4上终止的脉冲的宽度。该配置中的所有脉冲都必须在这些点中的一个点处终止。根据需要，在该电路中增加流水线级，以便允许电路足够快速地运行。底部脉冲计数器的运行如下表所示：
LS4  LS3  LS2  LS1  LS0 动作
 0 将脉冲宽度设定为0
 0  1 将脉冲宽度设定为1
 0  1  1 将脉冲宽度设定为2
0  1  1  1 将脉冲宽度设定为3
1  1  1  1 将脉冲宽度加4
 1  0 找到脉冲末端。将宽度与界限进行比较。
 1  1 脉冲继续。与最大长度进行比较。
每个脉冲计数器都包含脉冲宽度寄存器，当找到与脉冲的开始匹配的图案时，将该寄存器设定为特定值。这由表中的前四条表示。当找到的图案是脉冲宽度的接续时(表中的第五条)，使脉冲宽度寄存器增加4。表中的最后两行是导致辨识触发的情形。当找到脉冲的末端时，将脉冲宽度寄存器与预定的界限进行比较，以便查看是否应当生成触发。当脉冲继续时，将当前脉冲宽度与最大脉冲长度进行比较，使得如果激活，那么一旦脉冲宽度变得大于预定的最大长度，便生成触发。
一般的脉冲宽度触发器具有两个预定的脉冲宽度界限，以便在找到脉冲的末端，并且满足以下条件之一时，便可发生触发：
·脉冲宽度小于界限1
·脉冲宽度大于界限2
·脉冲宽度小于界限1或大于界限2
·脉冲宽度大于界限1且小于界限2
在这些情况中的每种情况下，在脉冲终止时发生触发。如图7所示的优先编码器解决在同一个触发***时钟周期内多于一个脉冲计数器检测到触发的情形。优先编码器还产生指示正在辨识哪个脉冲计数器触发的二进制值。精确的触发位置的定位如上所述。当要节省用于确定触发位置的数字化触发信号时，需要考虑脉冲宽度触发器中的额外的流水线级。当没有找到脉冲的末端，但脉冲宽度大于界限2时，也可以发生脉冲宽度触发。在此情况下，触发位置只是在最近的数据样本处找到。负脉冲宽度触发是通过在逻辑状态信号到达脉冲宽度触发器输入之前使逻辑状态信号反转来实现的。
当触发信号停留在高、低触发电平之间的时间超过预定时间时，检测到缓慢过渡。通过将过渡状态递送给脉冲宽度触发逻辑，然后在该情形持续超过该预定时间时触发，来检测缓慢过渡。缓慢过渡条件可以是以下条件之一：
逻辑等式 触发条件
～AU(n)&AL(n) 缓慢上升和下降条件
～AU(n)&AL(n)&～LS(n-1) 缓慢上升过渡
～AU(n)&AL(n)&LS(n-1) 缓慢下降过渡
用于计算这些条件并将这些条件多路传输至脉冲宽度触发器的输入端的逻辑无关紧要。尽管该电路的主要用途是在缓慢过渡时触发，但该电路还可在快速条件和时间界限内的过渡时触发。
因此，本发明提供一种改进的数字触发器，该数字触发器通过利用触发样本信号然后进行阈值化处理来提供准确的触发定位，通过利用滞后来提供更准确的触发事件识别，并且提供高频/低频抑制触发。

Claims (6)

1.一种改进型数字触发电路，具有在每个抽样时钟周期从输入电信号数字化而产生的多个数据样本，其中，其改进包括：
用于将所述多个数据样本中的每个数据样本与低阈值和高阈值进行比较以便产生多个高于高阈值的信号和低于低阈值的信号的部件；和
用于逻辑处理所述多个高于高阈值的信号和低于低阈值的信号以便识别选定的触发事件的部件，。
2.如权利要求1所述的改进型数字触发电路，还包括用于根据所述多个数据样本以子样精确度定位所述选定的触发事件的部件。
3.如权利要求1所述的改进型数字触发电路，还包括用于过滤所述多个数据样本以便提供高频抑制触发模式和低频抑制触发模式的部件。
4.如权利要求1所述的改进型数字触发电路，其特征在于，所述逻辑处理部件包括：
边缘事件触发逻辑，具有所述高于高阈值的信号和低于低阈值的信号作为输入，以便产生逻辑信号和选定的边缘触发事件作为所述选定的触发事件。
5.如权利要求4所述的改进型数字触发电路，其特征在于，所述逻辑处理部件还包括脉冲宽度触发逻辑，其具有所述逻辑状态信号作为输入，以便产生选定的脉冲宽度触发事件作为所述选定的触发事件。
6.如权利要求1所述的改进型数字触发电路，其特征在于，所述逻辑处理部件包括时间过渡触发逻辑，其具有所述高于高阈值的信号和低于低阈值的信号作为输入，以便确定所述多个数据样本停留在所述高阈值和低阈值之间的时间是否满足指定标准。
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