CN101079325B - 移位寄存器电路 - Google Patents

Abstract

一种移位寄存器电路，串接多数组移位寄存器单元组成，每一组移位寄存器包括第一晶体管、第二晶体管、第三晶体管，以及反相器。其中，第一晶体管的第一源/漏极端接收一输入信号，栅极端接收反相时钟信号。第二晶体管的第一源/漏极端接收时钟信号，栅极端耦接至第一晶体管的第二源/漏极端，第二晶体管的第二源/漏极端输出一输出信号。第三晶体管的第一源/漏极端耦接至第二晶体管的第二源/漏极端，第三晶体管的第二源/漏极端耦接至地。而反相器的输入端耦接至第一晶体管的第二源/漏极端，输出端耦接至第三晶体管的栅极端。

Description

移位寄存器电路 

技术领域

本发明涉及一种移位寄存器，特别涉及一种可以降低晶体管数目的移位寄存器电路。 

背景技术

请参照图1，其绘示是现有技术中，一种应用于低温复晶硅(LowTemperature Ploy Silicon，LTPS)技术并实现在玻璃基板上的CMOS移位寄存器电路，此移位寄存器电路主要是由多级的锁存电路101与逻辑电路103串接组合而成。其中，每一级锁存电路101需要六个晶体管构成，而每一级逻辑电路103则需要四个晶体管，因此当此移位寄存器电路所串接的锁存电路101与逻辑电路103愈多时，其所需要的布局面积也更大。 

而为了降低电路所需的布局面积，因此不断地有新的设计电路方式提出，请参照图2，其绘示是现有技术中，另一种移位寄存器电路，此移位寄存器电路同样是串接多级的移位寄存器单元所组成，如图中所示，在此移位寄存器电路中，其中一级移位寄存器单元的内部电路图，而此移位寄存器单元只需四个MOS晶体管与一组反相器即可以进行工作。 

其中，MOS晶体管Q1的栅极端接收一反相时钟信号XCK，第一源/漏极端耦接至前一级移位寄存器单元的输出端(N-1)OUT。而MOS晶体管Q2的第一源/漏极端接收时钟信号CK，第二源/漏极端是此移位寄存器单元的输出端(N)OUT，用以输出自身所必需输出的输出信号。另外，MOS晶体管Q4的栅极端则是耦接至下一级移位寄存器单元的输出端(N+1)OUT。 

当反相时钟信号XCK为高电压电平时，晶体管Q1为导通状态，若此时前一级的输出信号为高电压电平，则此高电压电平会通过晶体管Q1传送至晶体管Q2的栅极端，因此，此时输出端(N)OUT会输出时钟信号CK的电平至下一级的移位寄存器单元。此外，晶体管Q4可以藉由下一级移位寄存器单元的输出信号来决定导通与否，当晶体管Q4为导通的状态下，输出端(N)OUT则会输出低电压电平。此外，反相器201的输入端耦接至前一级移位寄存器单元 的输出端(N-1)OUT，当输出端(N-1)OUT为低电压电平时，反相器201的输出端会输出高电压电平以导通晶体管Q3，以使输出端(N)OUT可以保持在低电压电平的状态。 

请参照图3，其绘示是图2的移位寄存器单元内的信号的工作时钟图。其中，图示中的OUT1-OUT3分别表示输出端(N-1)OUT、(N)OUT，以及(N+1)OUT的信号变化。当晶体管Q1导通时，端点A与输出信号OUT1会几乎相同(因为端点A的电压还必需考虑到晶体管Q1的Vth效应)，而当反相时钟信号XCK为低电压电平时，晶体管Q1为关闭的状态，此时端点A的电压为浮动的高电压电平状态，而经由电容C反馈时钟信号CK的信号，端点A的电压会持续的增加，亦使得(N)OUT所输出的电压信号OUT2会持续推持在高电压电平。 

由以上的叙述可知，此种设计方式的移位寄存器电路，其每一级移位寄存器单元可以将输入信号延迟一个时钟后，再将信号传送至下一级移位寄存器单元之中，以达到信号传送的功能，而每一级移位寄存器单元只需6个晶体管(反相器201需两个晶体管组成)，虽然已经比图1的现有技术中少用了4个晶体管，但如果此移位寄存器电路必需要串接多级移位寄存器单元时，仍嫌有点过多，再加上以此种方式设计电路时，每一级移位寄存器单元亦必需要再反馈下一级移位寄存器单元的输出端(N+1)OUT信号至电路之中，才能够正常的动作，这将增加电路布局设计的复杂度。 

发明内容

本发明的目的就是提供一种移位寄存器电路，此移位寄存器电路内的每一组移位寄存器单元，可以利用更少的晶体管数量，执行相同的功能。 

本发明提出一种移位寄存器电路，此移位寄存器电路是串接多数组移位寄存器单元所组成，其中，每一组移位寄存器单元皆接收相同的时钟信号与反相时钟信号。每一组移位寄存器单元包括第一晶体管、第二晶体管、第三晶体管、第四晶体管，以及反相器。 

其中，上述的第一晶体管的第一源/漏极端接收输入信号，而其栅极端接收反相时钟信号。上述的第二晶体管的第一源/漏极端接收时钟信号，而其栅极端耦接至第一晶体管的第二源/漏极端，另外，第二晶体管的第二源/漏极端输出一输出信号。上述的第三晶体管的第一源/漏极端耦接至第二晶体管的第二源/漏极端，而第三晶体管的第二源/漏极端耦接至Vcc(电源端)。上述 的反相器的输入端耦接至第一晶体管的第二源/漏极端，而其输出端耦接至第三晶体管的栅极端。 

依照本发明的较佳实施例所述，上述的移位寄存器电路中更包括一电容，此电容的第一端耦接至第二晶体管的第一源/漏极端，第二端则耦接至第二晶体管的栅极端。 

依照本发明的较佳实施例所述，上述的移位寄存器电路中的第一晶体管～第五晶体管，可以是MOS晶体管。其中，第一晶体管～第三晶体管可以是P型MOS晶体管与N型MOS晶体管二者之一。 

依照本发明的较佳实施例所述，上述的移位寄存器单元内的第二晶体管若为MOS晶体管时，上述的电容可以是第二晶体管中，栅源极之间的栅源极寄生电容。 

依照本发明的较佳实施例所述，上述的移位寄存器电路中的反相器，包括第四晶体管与第五晶体管。其中，前述的第四晶体管的第一源/漏极端与栅极端耦接至电源，第四晶体管的第二源/漏极端则输出上述所提及的输出信号。上述的第五晶体管的第一源/漏极端耦接至第四晶体管的第二源/漏极端，第五晶体管的栅极端则接收上述所提及的输入信号，而第五晶体管的第二源/漏极端耦接至地。 

本发明所采用的移位暂位器单元，其内部每一级晶体管的数目，比现有技术中的电路更少，因此当移位寄存器电路必需串接多级移位寄存器单元时，其内部整体的晶体管数目也会大幅的缩减，因此整体电路的布局面积亦可以相对地缩小更多。 

为让本发明的上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。 

附图说明

图1绘示为现有技术中，一种CMOS结构的移位寄存器的内部电路图。 

图2绘示为现有技术中，另一种移位寄存器电路的内部电路图。 

图3绘示为图2中的移位寄存器电路内的信号的工作时钟图。 

图4绘示是依照本发明所提出的移位寄存器电路中，其中一级移位寄存器单元的内部电路图。 

图5A绘示是依照本发明所提出的移位寄存器电路中，其中一级移位寄存 器单元中的反相器的内部电路图。 

图5B绘示是依照本发明所提出的移位寄存器电路中，另一种移位寄存器单元中的反相器的电路图。 

图6绘示是依照本发明所提出的移位寄存器电路中，串接两级移位寄存器单元的内部电路图。 

图7绘示是图6中的移位寄存器单元的信号的时钟变化图。 

图8绘示是依照本发明所提出的移位寄存器电路中，由N型MOS晶体管所组成的移位寄存器单元的内部电路图。 

图9绘示是利用本发明所提出的移位寄存器电路中，串接多级移位寄存器单元所组成的信号发生器的电路图。 

附图符号说明 

101：锁存电路 

103：逻辑电路 

201、407：反相器 

400、600：移位寄存器单元 

401-405、501、503、Q1-Q4：晶体管 

501、503：N型MOS晶体管 

505、507：P型MOS晶体管 

A、VX、VY：端点电压 

C：电容 

CK：时钟信号 

IN：输入信号 

V_DD、V_CC：电源端 

OUT1-OUT4：输出信号 

XCK：反相时钟信号OUT、(N-1)OUT、(N)OUT、(N+1)OUT：输出端 

具体实施方式

本发明所提出的移位寄存器电路，其最大的特征在于此移位寄存器电路内的每一级移位寄存器单元，其所需要的晶体管数目更少，因此当移位寄存器电路在串接多级移位寄存器单元之后，电路整体内部的晶体管数目会大幅 的降低，亦使布局的面积可以相对地缩小，同时减低布局设计的复杂度。 

请参照图4，其绘示是依照本发明所提出的移位寄存器电路中，其中一级移位寄存器单元的内部电路图。如图中所示，此移位寄存器单元400包括第一晶体管401、第二晶体管403、第三晶体管405、反相器407以及降压电容C。 

其中，第一晶体管401的第一源/漏极端接收一输入信号IN，而当此移位寄存器单元400在移位寄存器电路中为第一级时，此第一源/漏极端为接收由外部所输入的数据信号。而当此第一晶体管401在此移位寄存器电路中并非第一级时，此第一源/漏极端接收由上一级移位寄存器单元所输出的信号。此外，第一晶体管401的栅极端接收一反相时钟信号XCK。 

在本实施例中，第二晶体管403的第一源/漏极端接收一时钟信号CK，栅极端耦接至第一晶体管401的第二源/漏极端，而此第二晶体管403的第二源/漏极端输出一输出信号OUT。其中，当此移位寄存器单元400在移位寄存器电路中为最后一级时，此第二晶体管403的第二源/漏极端所输出的输出信号OUT即是此移位寄存器电路最后所输出的信号，而当此移位寄存器单元400在此移位寄存器电路中并非最第一级时，此第二晶体管403的第二源/漏极端所输出的输出信号OUT，则为下一级移位寄存器单元所接收的输入信号。 

另外，在此实施例中，第三晶体管405的第一源/漏极端耦接至第二晶体管403的第二源/漏极端，而第二源/漏极端耦接至地。降压电容C的第一端耦接至第二晶体管403的第一源/漏极端，第二端耦接至第二晶体管403的栅极端。而在电路中的反相器407，其输入端耦接至第一晶体管401的第二源/漏极端，输出端耦接至第三晶体管405的栅极端。 

如图5A中所示，其绘示是依照本发明所提出的移位寄存器电路中，其中一级移位寄存器单元中的反相器的电路图。如图中所示，此反相器是由两组晶体管，第四晶体管501与第五晶体管503所组成，在本实施例中，第四晶体管501与第五晶体管503是N型MOS晶体管。 

其中，第四晶体管501的第一源/漏极端与栅极端耦接至电源V_DD，第二源/漏极端则耦接至上述所说明的第三晶体管405的栅极端。而第五晶体管503的第一源/漏极端耦接至第四晶体管501的第二源/漏极端，栅极端则是耦接至上述所说明的第一晶体管401的第二源/漏极端，而第五晶体管503的第二源/漏极端耦接至地。当VX端的信号为高电压电平时，VY端的输出信号 则为低电压电平，反之亦然。 

另外，如图5B中所示，其绘示是依照本发明所提出的移位寄存器电路中，另一种移位寄存器单元中的反相器的电路图。如图中所示，此反相器亦是由两组晶体管，第六晶体管505与第七晶体管507所组成，而在本实施例中，第六晶体管505与第七晶体管507是P型MOS晶体管。 

其中，第六晶体管505的第一源/漏极端耦接至电源V_DD，而栅极端耦接至上述所说明的第一晶体管401的第二源/漏极端，第二源/漏极端则耦接至上述所说明的第三晶体管405的栅极端。而第七晶体管507的第一源/漏极端耦接至第六晶体管505的第二源/漏极端，栅极端则是耦接至第七晶体管507的第二源/漏极端，而第七晶体管507的第二源/漏极端耦接至地。 

同样的，当VX端的信号为高电压电平时，VY端的输出信号则为低电压电平，反之亦然。由于在本实施例中，此反相器407旨在提供一反相信号，因此除了前述所说明的电路外，亦可以使用其它任何型式所组成的反相器电路来取代。 

另外，在本实施例中，上述所提及的第一晶体管401、第二晶体管403以及第三晶体管405，是P型MOS晶体管，而当此移位寄存器单元内的第二晶体管403为MOS晶体管时，上述所说明的降压电容C，除了可以使用外加的集总(Lump)电容外，也可以利用第二晶体管403中的栅源极寄生电容Cgd取代。 

请参照图6，其绘示是依照本发明所提出的移位寄存器电路中，多级移位寄存器单元串接后的内部电路图。如图6中所示，此图中绘示两组移位寄存器单元400与600的串接情形，而虽然此图示中只绘示出两组移位寄存器单元的串接方式，但本发明所提出的移位寄存器电路可以依据不同类型电路的规格要求，依据如图6中所绘示的方式串接更多级的移位寄存器单元。 

请参照图7，其绘示是图6中的移位寄存器单元400与600中的信号的时钟变化图，以下配合图6中所绘示的电路进行说明。如图6中所示，此移位寄存器电路中，每一级移位寄存器单元皆耦接至相同的时钟信号CK与反相时钟信号XCK，其中，时钟信号CK与反相时钟信号XCK是时钟相反的时钟信号，以下分为三个周期详细说明信号的变化过程。 

在周期A中，反相时钟信号XCK为低电压电平(Low)、时钟信号CK为高电压电平(High)，而输入信号IN1转态为低电压电平(Low)，由于第一晶体管 401a为导通状态，输入信号IN1的低电压电平会由第一晶体管401a的第一源/漏极端传送至第二源/漏极端，因此第二源/漏极端的电压VX1会被拉至一相对低电压电平(Low+Vth)，导致第二晶体管403a也会为导通状态，此时，时钟信号CK的高电压电平会由第二晶体管403a的第一源/漏极端传送至第二源/漏极端。而由于反相器407的输入端电压VX1是低电压电平，所以其输出端的端电压VY1会转态为高电压电平，使得第三晶体管403a的栅极端同样是高电压电平，因此第三晶体管403a会为关闭的状态，最后移位寄存器单元400的输出端OUT1所输出的信号会是一高电压电平。 

在周期B中，输入信号IN1回复到正常的高电压电平，由于第一晶体管401a的栅极端所接收的反相时钟信号XCK也同时转态，所以第一晶体管401a是关闭的状态。但是第二晶体管403a由于在源-栅极间另外耦接至一降压电容C，在此周期B中，第二晶体管403a的第一源/漏极端所接收的时钟信号CK为低电压电平，导致栅极端的电压VX1会再被拉低至更低的低电压电平(Low+Vth-ΔV)，其中，ΔV的值为时钟信号CK的高低电压差再乘上降压电容C与相邻各晶体管寄生电容的比例，此ΔV的计算公式如下 

$\mathrm{\ΔV}=\frac{C}{C_{\mathrm{eq}}}\×(\mathrm{High}-\mathrm{Low})$

上式中的C_eq是指从端点电压VX向右端所看出去的所有等效电容(包括降压电容C)。 

此时的第二晶体管403a的栅极端仍为低电压电平，这也使得在周期B中，第二晶体管403a仍维持在导通状态，所以时钟信号CK的低电压电平会由第二晶体管403a的第一源/漏极端传送至第二源/漏极端，因此在此周期B间，移位寄存器单元400的输出端输出低电压电平至下一级寄存器单元600中。 

如前所述，由于在此实施例中，第二晶体管403a是一MOS晶体管，所以上述所提及的降压电容C，可以是MOS晶体管中的栅源极寄生电容Cgd。一般而言，晶体管在导通与关闭的状态下，其栅源极寄生电容Cgd的电容值也会有所不同，而在周期B中，由于第二晶体管403a恰为导通的状态，所以Cgd的容值较大，可以将第二晶体管403a的栅极端电压VX1拉低至更低的电压，以使第二晶体管可以继续维持在导通状态。因此，当使用本发明所提出的移位寄存器电路时，若电路中的晶体管为MOS晶体管时，可以利用MOS晶体管中，此栅源极寄生电容Cgd的特性来取代降压电容C，以免除需要再另行设 计外加电容的困扰。 

而在周期C中，时钟信号CK与反相时钟信号XCK因为是重复的周期变化，所以在周期C的状态与周期A相同，但此时的输入信号IN1已经是高电压电平，所以输入信号IN1的高电压电平会由第一晶体管401a的第一源/漏极端传送至第二源/漏极端，也使得第二晶体管403a的栅极端同时转态成高电压电平，形成关闭的状态。此外，此时反相器407的输出端电压VY1为低电压电平，所以第三晶体管405为导通状态，而移位寄存器单元的输出端OUT1则会输出一高电压电平至下一级移位寄存器单元600中。 

由上述的说明中可以得知，输入信号IN1的低电压电平会延迟一个周期时间，才由移位寄存器单元400的输出端OUT1传送至移位寄存器单元600之中，而移位寄存器单元600的内部电路结构与前述的移位寄存器单元400是相同的，唯一的差异在于第一晶体管401b耦接至时钟信号CK，而第二晶体管403b耦接至反相时钟信号，但其内部的信号变化过程亦与移位寄存器400相同，在此不在重复叙述。而移位寄存器单元600内部端点的电压信号VX2与VY2的变化情形亦如同图7中所示，而其输出端OUT2同样也会延迟一个周期时间，才输出低电压电平的信号讯。由以上的说明可知，此移位寄存器电路即是经由内部每一级移位寄存器单元，来达到延迟信号的传递，而此移位寄存器电路亦可以依据不同的需求，串接不同数目的移位寄存器单元，以达到不同的效能。 

请参照图8，其绘示是由N型MOS晶体管所组成的移位寄存器单元。在前述的说明中，是以P型MOS晶体管进行说明，当然，熟悉此一技艺者，移位寄存器电路中的每一级移位寄存器单元亦可以由N型MOS晶体管进行设计。 

请参照图9，其绘示是利用本发明所提出的移位寄存器电路中，串接多级移位寄存器单元而成的信号发生器的电路图，如图中所示，在此移位寄存器电路中，相邻两组的移位寄存器单元中的第一晶体管401与第二晶体管403所耦接至的时钟信号CK与反相时钟信号XCK相反。此信号发生器可以应用于任何型式的平面显示器(Flat Display)的水平驱动器(扫描驱动器)，藉以产生画素电路写入信号，或者也可以用于垂直驱动器(数据驱动器)藉以产生数据取样信号。 

综上所述，在本发明的移位寄存器电路中，其内部每一级移位寄存器单元所需的晶体管数目，只需5个晶体管(反相器需2个晶体管)，比现有技术 中的电路更少，因此当移位寄存器电路必需串接多级的移位寄存器单元时，其整体内部的晶体管数目可以大幅的缩减，再加上每一级移位寄存器单元不需要再反馈下一级移位寄存器的输出信号，因此整体电路的布局面积亦可以相对地缩小更多。 

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (21)

1.一种移位寄存器电路，由多个移位寄存器单元串接组成，每一上述移位寄存器单元接收一时钟信号与一反相时钟信号，每一上述移位寄存器单元包括：

一第一晶体管，该第一晶体管的第一源/漏极端接收一输入信号，该第一晶体管的栅极端接收该时钟信号与该反相时钟信号二者之一；

一第二晶体管，该第二晶体管的第一源/漏极端接收该时钟信号与该反相时钟信号二者之一，该第二晶体管的栅极端耦接至该第一晶体管的第二源/漏极端，该第二晶体管的第二源/漏极端输出一输出信号；

一第三晶体管，该第三晶体管的第一源/漏极端耦接至该第二晶体管的第二源/漏极端，该第三晶体管的第二源/漏极端耦接至一电源端；以及

一反相器，该反相器的输入端耦接至该第一晶体管的第二源/漏极端，该反相器的输出端耦接至该第三晶体管的栅极端。

其中，每一上述移位寄存器单元中的该第一晶体管与该第二晶体管所接收的时钟信号不同，且两相邻的上述移位寄存器单元中的该第一晶体管与该第二晶体管所接收的该时钟信号与该反相时钟信号相反。

2.如权利要求1所述的移位寄存器电路，其中，该移位寄存器电路更包括一电容，该电容的第一端耦接至该第二晶体管的第一源/漏极端，该电容的第二端耦接至该第二晶体管的栅极端。

3.如权利要求2所述的移位寄存器电路，其中该第一晶体管、该第二晶体管，以及该第三晶体管为一金属氧化物半导体晶体管。

4.如权利要求3所述的移位寄存器电路，其中，该电容是该第二晶体管的栅源极寄生电容。

5.如权利要求3所述的移位寄存器电路，其中，该第一晶体管、该第二晶体管以及该第三晶体管是P型金属氧化物半导体晶体管。

6.如权利要求3所述的移位寄存器电路，其中，该第一晶体管、该第二晶体管以及该第三晶体管是N型金属氧化物半导体晶体管。

7.如权利要求1所述的移位寄存器电路，其中，该反相器包括：

一第四晶体管，该第四晶体管的第一源/漏极端与栅极端耦接至一电源，该第四晶体管的第二源/漏极端耦接至该第三晶体管的栅极端；以及

一第五晶体管，该第五晶体管的第一源/漏极端耦接至该第四晶体管的第二源/漏极端，该第五晶体管的栅极端耦接至该第一晶体管的第二源/漏极端，该第五晶体管的第二源/漏极端耦接至地。

8.如权利要求7所述的移位寄存器电路，其中，该第四晶体管以及该第五晶体管是金属氧化物半导体晶体管。

9.一种移位寄存器电路，由多个移位寄存器单元串接组成，该移位寄存器电路包括：

一第一移位寄存器单元，包括：

一第一晶体管，该第一晶体管的第一源/漏极端接收一输入信号，该第一晶体管的栅极端接收一第一时钟信号；

一第二晶体管，该第二晶体管的第一源/漏极端接收一第二时钟信号，该第二晶体管的栅极端耦接至该第一晶体管的第二源/漏极端，该第二晶体管的第二源/漏极端输出一第一输出信号；

一第三晶体管，该第三晶体管的第一源/漏极端耦接至该第二晶体管的第二源/漏极端，该第三晶体管的第二源/漏极端耦接至一电源端；以及

一第一反相器，该第一反相器的输入端耦接至该第一晶体管的第二源/漏极端，该反相器的输出端耦接至该第三晶体管的栅极端。

一第二移位寄存器单元，包括：

一第四晶体管，该第四晶体管的第一源/漏极端耦接至该第二晶体管的第二源/漏极端，该第四晶体管的栅极端接收该第二时钟信号；

一第五晶体管，该第五晶体管的第一源/漏极端接收该第一时钟信号，该第五晶体管的栅极端耦接至该第四晶体管的第二源/漏极端，该第五晶体管的第二源/漏极端输出一第二输出信号；

一第六晶体管，该第六晶体管的第一源/漏极端耦接至该第五晶体管的第二源/漏极端，该第六晶体管的第二源/漏极端耦接至该电源端；以及

一第二反相器，该第二反相器的输入端耦接至该第四晶体管的第二源/漏极端，该反相器的输出端耦接至该第六晶体管的栅极端。

10.如权利要求9所述的移位寄存器电路，其中，该第一时钟信号与该第二时钟信号是反相的时钟信号。

11.如权利要求9所述的移位寄存器电路，其中，该第一移位寄存器单元包括一第一电容，该第一电容的第一端耦接至该第二晶体管的第一源/漏极端，该电容的第二端耦接至该第二晶体管的栅极端。

12.如权利要求11所述的移位寄存器电路，其中，该第二移位寄存器单元包括一第二电容，该第二电容的第一端耦接至该第五晶体管的第一源/漏极端，该电容的第二端耦接至该第五晶体管的栅极端。

13.如权利要求12所述的移位寄存器电路，其中，该第一晶体管、该第二晶体管、该第三晶体管、该第四晶体管、该第五晶体管以及该第六晶体管是金属氧化物半导体晶体管。

14.如权利要求13所述的移位寄存器电路，其中，该第一电容是该第二晶体管的栅源极寄生电容。

15.如权利要求13所述的移位寄存器电路，其中，该第二电容是该第五晶体管的栅源极寄生电容。

16.如权利要求13所述的移位寄存器电路，其中，该第一晶体管、该第二晶体管、该第三晶体管、该第四晶体管、该第五晶体管以及该第六晶体管是P型金属氧化物半导体晶体管。

17.如权利要求13所述的移位寄存器电路，其中，该第一晶体管、该第二晶体管、该第三晶体管、该第四晶体管、该第五晶体管以及该第六晶体管是N型金属氧化物半导体晶体管。

18.如权利要求9所述的移位寄存器电路，其中，该第一反相器包括：

一第七晶体管，该第七晶体管的第一源/漏极端与栅极端耦接至一电源，该第七晶体管的第二源/漏极端耦接至该第三晶体管的栅极端；以及

一第八晶体管，该第八晶体管的第一源/漏极端耦接至该第七晶体管的第二源/漏极端，该第八晶体管的栅极端耦接至该第一晶体管的第二源/漏极端，该第八晶体管的第二源/漏极端耦接至地。

19.如权利要求18所述的移位寄存器电路，其中，该第七晶体管以及该第八晶体管是金属氧化物半导体晶体管。

20.如权利要求9所述的移位寄存器电路，其中，该第二反相器包括：

一第七晶体管，该第七晶体管的第一源/漏极端与栅极端耦接至一电源，该第七晶体管的第二源/漏极端耦接至该第三晶体管的栅极端；以及

一第八晶体管，该第八晶体管的第一源/漏极端耦接至该第七晶体管的第二源/漏极端，该第八晶体管的栅极端耦接至该第一晶体管的第二源/漏极端，该第八晶体管的第二源/漏极端耦接至地。

21.如权利要求20所述的移位寄存器电路，其中，该第七晶体管以及该第八晶体管是金属氧化物半导体晶体管。

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