CN1553456A - 移位寄存电路 - Google Patents
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Abstract
一种移位寄存电路，具有多个串接级的移位缓存单元，包括下列组件：第一晶体管，其栅极耦接反相时钟信号，其第一源/漏极连接到前一串接级的移位缓存单元的输出端；反相装置，具有第一输入及输出端，第一输入端连接到第一晶体管的第一源/漏极；第二晶体管，其栅极连接到第一晶体管的第二源/漏极，其第一源/漏极耦接时钟信号，其第二源/漏极连接到输出端；第三晶体管，其栅极连接到反相装置的第一输出端，其第一源/漏极连接到输出端；其第二源/漏极连接到第一电源；以及第四晶体管，其栅极连接到后一串接级的移位缓存单元的输出端，其第一源/漏极连接到第二晶体管的第二源/漏极，其第二源/漏极连接到第一电源。
Description
技术领域
本发明有关于一种移位寄存电路，特别是有关于一种应用于液晶表示器的移位寄存电路。
背景技术
图1表示Ullrich于1978年提出的专利编号US 4,084,106所公开的传统移位寄存电路(shift register)电路结构，于图1中仅表示单一移位缓存单元，多个串接的移位缓存单元即可构成完整的移位寄存电路，如图1所示，反相时钟信号XCK连接到3个NMOS晶体管Q1-Q3的栅极端，每个NMOS晶体管均具有一内部电容Cgd。
动态功率损耗(dynamic powerloss)的公式为：p＝fcv2，其中，p代表动态功率损耗，f代表反相时钟信号XCK的频率，c代表电容，v代表反相时钟信号XCK由低电位到高电位的电压差；由上式可知，当电容越大时，功率损耗也就越大。
发明内容
有鉴于此，为了解决所述问题，本发明主要目的在于提供一种移位寄存电路，减少晶体管的栅极电容连接到时钟信号的数量，以降低动态功率的损耗。
为实现所述的目的，本发明提出一种移位寄存电路，具有多个串接级的移位缓存单元，所述移位缓存单元，包括下列组件：第一晶体管，其栅极耦接反相时钟信号，其第一源/漏极连接到前一串接级的移位缓存单元的输出端；反相装置，具有第一输入端及第一输出端，第一输入端连接到第一晶体管的第一源/漏极；第二晶体管，其栅极连接到第一晶体管的第二源/漏极，其第一源/漏极耦接时钟信号，其第二源/漏极连接到一输出端；第三晶体管，其栅极连接到反相装置的第一输出端，其第一源/漏极连接到输出端；其第二源/漏极连接到第一电源；以及第四晶体管，其栅极连接到后一串接级的移位缓存单元的输出端，其第一源/漏极连接到第二晶体管的第二源/漏极，其第二源/漏极连接到第一电源。
另外，本发明提出一种移位寄存电路，具有多个串接级的移位缓存单元，所述移位缓存单元，包括：第一晶体管，其栅极耦接反相时钟信号，其第一源/漏极连接到前一串接级的移位缓存单元的输出端；第二晶体管，其栅极连接到第一晶体管的第二源/漏极，其第一源/漏极耦接时钟信号，其第二源/漏极连接到一输出端；反相装置，具有第一输入端及第一输出端，第一输入端连接到输出端；第三晶体管，其栅极连接到反相装置的第一输出端，其第一源/漏极连接到输出端；其第二源/漏极连接到第一电源；以及第四晶体管，其栅极连接到后一串接级的移位缓存单元的输出端，其第一源/漏极连接到第二晶体管的第二源/漏极，其第二源/漏极连接到第一电源。
另外，本发明提出一种移位寄存电路，具有多个串接级的移位缓存单元，所述移位缓存单元，包括下列组件：第一晶体管，其栅极耦接反相时钟信号，其第一源/漏极连接到触发端；反相装置，具有第一输入和输出端，第一输入端连接到第一晶体管的第一源/漏极；第二晶体管，其栅极连接到第一晶体管的第二源/漏极，其第一源/漏极耦接时钟信号，其第二源/漏极连接到输出端；第三晶体管，其栅极连接到反相装置的第一输出端，其第一源/漏极连接到输出端；其第二源/漏极连接到第一电源；第四晶体管，其栅极连接重置端，其第一源/漏极连接到第二晶体管的第二源/漏极，其第二源/漏极连接到第一电源；以及方向控制装置，用以控制移位寄存电路输出的顺序方向。
所述方向控制装置，包括：第五晶体管，其栅极接收向左信号，用以控制移位寄存电路向左输出，其第一源/漏极连接到前一串接级的移位缓存单元的输出端，其第二源/漏极连接到重置端；第六晶体管，其栅极接收向左信号，其第一源/漏极连接到后一串接级的移位缓存单元的输出端，其第二源/漏极连接到触发端；第七晶体管，其栅极接收向右信号，用以控制移位寄存电路向右输出，其第一源/漏极连接到前一串接级的移位缓存单元的输出端，其第二源/漏极连接到触发端；以及第八晶体管，其栅极接收向右信号，其第一源/漏极连接到后一串接级的移位缓存单元的输出端，其第二源/漏极连接到重置端。
另外，本发明提出一种移位寄存电路，具有多个串接级的移位缓存单元，所述移位缓存单元，包括：第一晶体管，其栅极耦接反相时钟信号，其第一源/漏极连接到触发端；第二晶体管，其栅极连接到第一晶体管的第二源/漏极，其第一源/漏极耦接时钟信号，其第二源/漏极连接到输出端；反相装置，具有第一输入及输出端，第一输入端连接到输出端；第三晶体管，其栅极连接到反相装置的第一输出端，其第一源/漏极连接到输出端；其第二源/漏极连接到第一电源；第四晶体管，其栅极连接到重置端，其第一源/漏极连接到第二晶体管的第二源/漏极，其第二源/漏极连接到第一电源；以及方向控制装置，用以控制移位寄存电路输出的顺序方向。
所述方向控制装置，包括：第五晶体管，其栅极接收向左信号，用以控制移位寄存电路向左输出，其第一源/漏极连接到前一串接级的移位缓存单元的输出端，其第二源/漏极连接到重置端；第六晶体管，其栅极接收向左信号，其第一源/漏极连接到后一串接级的移位缓存单元的输出端，其第二源/漏极连接到触发端；第七晶体管，其栅极接收向右信号，用以控制移位寄存电路向右输出，其第一源/漏极连接到前一串接级的移位缓存单元的输出端，其第二源/漏极连接到触发端；以及第八晶体管，其栅极接收向右信号，其第一源/漏极连接到后一串接级的移位缓存单元的输出端，其第二源/漏极连接到重置端。
为让本发明的所述和其它目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合附图，详细说明如下。
附图说明
图1表示传统移位寄存电路的电路结构。
图2表示本发明第一实施例所述的移位缓存单元的电路结构图。
图3表示根据本发明实施例所述的移位寄存电路的时序图。
图4表示本发明第二实施例所述的移位缓存单元的电路结构图。
图5表示本发明第三实施例所述的移位缓存单元的电路结构图。
图6表示本发明第四实施例所述的移位缓存单元的电路结构图。
图7表示本发明第五实施例所述的移位缓存单元的电路结构图。
图8表示本发明第六实施例所述的移位缓存单元的电路结构图。
图9表示本发明第七实施例所述的移位缓存单元的电路结构图。
图10表示本发明适用于移位缓存单元的方向控制电路结构图。
符号说明
Q1-Q10：晶体管；C：电容器；
10：方向控制电路；20：反相装置；21：反相器；
A-C：节点；CK：时钟信号；XCK：反相时钟信号；
VSS：第一电源；VDD：第二电源
具体实施方式
本发明所述的移位寄存电路，由多个串接的移位缓存单元所构成，以下描述各移位缓存单元的内部结构；另外，本发明所公开的移位缓存单元可由NMOS薄膜晶体管或是PMOS薄膜晶体管所组成，若由NMOS薄膜晶体管所组成，则第一电源VSS为低电压电平，第二电源VDD为高电压电平；若由PMOS薄膜晶体管所组成，则第一电源VSS为高电压电平，第二电源VDD为低电压电平；本发明所有实施例均由NMOS薄膜晶体管所组成。
图2表示本发明第一实施例所述的移位缓存单元的电路结构图。在此仅表示单一级移位缓存单元，以第N级移位缓存单元为例，多个串接的移位缓存单元即可构成完整的移位寄存电路。本发明第一实施例的移位缓存单元包括：一第一晶体管Q1，其栅极耦接反相时钟信号XCK，其第一源/漏极连接到前一串接级的移位缓存单元的输出端(N-1)OUT；
一反相装置20，其低电压源为VSS，高电压源为XCK，具有一第一输入端及一第一输出端，第一输入端连接到第一晶体管Q1的第一源/漏极；一第二晶体管Q2，其栅极连接到第一晶体管Q1的第二源/漏极，其第一源/漏极耦接时钟信号CK，其第二源/漏极连接到一输出端(N)OUT；一第三晶体管Q3，其栅极连接到反相装置20的第一输出端，其第一源/漏极连接到输出端(N)OUT；其第二源/漏极连接到第一电源VSS；
以及，一第四晶体管Q4，其栅极连接到后一串接级的移位缓存单元的输出端(N+1)OUT，其第一源/漏极连接到第二晶体管Q2的第二源/漏极，其第二源/漏极连接到第一电源VSS。在本发明所有实施例中，还包括：一电容器C(以虚线表示)，使得第N级的输出端OUT更加稳定；
当第一晶体管Q1的栅极接收到反相时钟信号XCK的高电平信号时，第一晶体管Q1导通，使得前一串接级(N-1)级的移位缓存单元的输出端(N-1)OUT所输出的高电平信号通过第一晶体管Q1而导通第二晶体管Q2，因此输出端(N)OUT输出时钟信号CK至下一级移位缓存单元。
另外，由于下一级(N+1)移位缓存单元的输出(N+1)OUT反馈到第四晶体管Q4的栅极，因此，当下一级(N+1)移位缓存单元的输出端(N+1)OUT为高电平信号时，第四晶体管将导通以使输出端(N)OUT为低电平信号。
而当前一串接级(N-1)级的移位缓存单元的输出端(N-1)OUT输出低电平信号时，通过反相装置20使得第三晶体管Q3导通，使得输出端(N)OUT在没有输出时，可保持在低电平。
图3表示根据本发明实施例所述的移位寄存电路的时序图。以图2为例，(N)OUT代表第N级的移位缓存单元的输出端；(N-1)OUT代表前一串接级的移位缓存单元的输出端；(N+1)OUT代表后一串接级的移位缓存单元的输出端；如图所示，根据本发明实施例所述的移位寄存电路，各级移位缓存单元的输出信号均相差一个时钟周期的时间，符合移位寄存电路的要求。
另外，当第一晶体管Q1被导通时，A点的电平信号与前一串接级的移位缓存单元的输出端(N-1)OUT相同，然后，当反相时钟信号XCK为高电平信号时，A点为浮动状态(floating state)，利用耦合压差(feed-though voltagedrop)原理，当时钟信号CK为高电平信号时，为保持第二晶体管Q2的栅极与第一源/漏极的压差，会使得A点的电平更高。
图4表示本发明第二实施例所述的移位缓存单元的电路结构图。如图所示，反相装置20为一反相器21，其输入端连接到第一晶体管Q1的第一源/漏极，反相器21的输出端连接到第三晶体管Q3的栅极。
图5表示本发明第三实施例所述的移位缓存单元的电路结构图。如图所示，反相装置20包括：一第五晶体管Q5，其栅极与第一源/漏极耦接反相时钟信号XCK，其第二源/漏极连接到第三晶体管Q3的栅极端；以及一第六晶体管Q6，其栅极连接到第一晶体管Q1的第一源/漏极，其第一源/漏极连接到第三晶体管Q3的栅极端，其第二源/漏极连接到第一电源VSS。
图6表示本发明第四实施例所述的移位缓存单元的电路结构图。如图所示，反相装置20的输入端连接到输出端(N)OUT，反相装置20的输出端连接到第三晶体管Q3的栅极。
图7表示本发明第五实施例所述的移位缓存单元的电路结构图。如图所示，反相装置20为一反相器21；其输入端连接到输出端(N)OUT，反相器21的输出端连接到第三晶体管Q3的栅极，用以使输出端(N)OUT在没有输出时，可保持在低电平。
图8表示本发明第六实施例所述的移位缓存单元的电路结构图。如图所示，反相装置20，包括：一第五晶体管Q5，其栅极与第一源/漏极耦接反相时钟信号XCK，其第二源/漏极连接到第三晶体管Q3的栅极端；以及一第六晶体管Q6，其栅极连接到输出端(N)OUT，其第一源/漏极连接到第三晶体管Q3的栅极，其第二源/漏极连接到第一电源VSS。
图9表示本发明第七实施例所述的移位缓存单元的电路结构图。第七实施例与第六实施例不同之处在于：第五晶体管Q5的栅极与第一源/漏极连接到第二电源VDD，使得仅有第一晶体管Q1的栅极接收反相时钟信号XCK，因而降低动态功率损耗。
图10表示本发明适用于移位缓存单元的方向控制电路结构图。如图所示，方向控制电路10包括：一第七晶体管Q7，其栅极接收一向左信号L，用以控制移位寄存电路向左输出，其第一源/漏极连接到前一串接级(N-1)的移位缓存单元的输出端(N-1)OUT，其第二源/漏极连接到节点C；一第八晶体管Q8，其栅极接收向左信号L，其第一源/漏极连接到后一串接级(N+1)的移位缓存单元的输出端(N+1)OUT，其第二源/漏极连接到节点B；
一第九晶体管Q9，其栅极接收一向右信号R，用以控制移位寄存电路向右输出，其第一源/漏极连接到前一串接级(N-1)的移位缓存单元的输出端(N-1)OUT，其第二源/漏极连接到节点B；以及，一第十晶体管Q10，其栅极接收向右信号R，其第一源/漏极连接到后一串接级(N+1)的移位缓存单元的输出端(N+1)OUT，其第二源/漏极连接到节点C。
本发明的方向控制电路10适用于本发明的任一实施例中，在由多个串接级的位缓存单元所组成的移位寄存电路中，在每一级移位缓存单元加入方向控制电路10，便可控制移位寄存电路输出的方向，方向控制电路10与移位缓存单元的耦接方式，如下所述：
若以图9的移位缓存单元为例，将方向控制电路10的节点B连接到图9的(N-1)OUT端，将方向控制电路10的节点C连接到图9的(N+1)OUT端；此时，多个具有方向控制电路10的移位缓存单元所串接而成的移位寄存电路，可控制其输出方向的功能。
虽然本发明已以优选实施例公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的情况下，可进行更动与修改，因此本发明的保护范围以所提出的权利要求所限定的范围为准。
Claims (21)
1.一种移位寄存电路，具有多个串接级的移位缓存单元，适用于一时钟信号、一反相时钟信号以及一第一电源，所述移位缓存单元，包括：
一第一晶体管，其栅极耦接所述反相时钟信号，其第一源/漏极连接到前一串接级的移位缓存单元的输出端；
一反相装置，具有一第一输入端及一第一输出端，所述第一输入端连接到所述第一晶体管的第一源/漏极；
一第二晶体管，其栅极连接到所述第一晶体管的第二源/漏极，其第一源/漏极耦接所述时钟信号，其第二源/漏极连接到一输出端；
一第三晶体管，其栅极连接到所述反相装置的第一输出端，其第一源/漏极连接到所述输出端；其第二源/漏极连接到所述第一电源；以及
一第四晶体管，其栅极连接到后一串接级的移位缓存单元的输出端，其第一源/漏极连接到所述第二晶体管的第二源/漏极，其第二源/漏极连接到所述第一电源。
2.如权利要求1所述的移位寄存电路，其中，所述反相装置，包括：
一第五晶体管，其栅极与第一源/漏极耦接所述反相时钟信号，其第二源/漏极连接到所述第三晶体管的栅极端；以及
一第六晶体管，其栅极连接到所述第一晶体管的第一源/漏极，其第一源/漏极连接到所述第三晶体管的栅极端，其第二源/漏极连接到所述第一电源。
3.如权利要求1所述的移位寄存电路，其中，还包括：一第一电容器，连接在所述第二晶体管的栅极和第二源/漏极之间。
4.如权利要求1所述的移位寄存电路，其中，所述晶体管为MOS薄膜晶体管。
5.如权利要求2所述的移位寄存电路，其中，所述晶体管为MOS薄膜晶体管。
6.一种移位寄存电路，具有多个串接级的移位缓存单元，适用于一时钟信号、一反相时钟信号以及一第一电源，所述移位缓存单元，包括：
一第一晶体管，其栅极耦接所述反相时钟信号，其第一源/漏极连接到前一串接级的移位缓存单元的输出端；
一第二晶体管，其栅极连接到所述第一晶体管的第二源/漏极，其第一源/漏极耦接所述时钟信号，其第二源/漏极连接到一输出端；
一反相装置，具有一第一输入端及一第一输出端，所述第一输入端连接到所述输出端；
一第三晶体管，其栅极连接到所述反相装置的第一输出端，其第一源/漏极连接到所述输出端；其第二源/漏极连接到所述第一电源；以及
一第四晶体管，其栅极连接到后一串接级的移位缓存单元的输出端，其第一源/漏极连接到所述第二晶体管的第二源/漏极，其第二源/漏极连接到所述第一电源。
7.如权利要求6所述的移位寄存电路，其中，所述反相装置，包括：
一第五晶体管，其栅极与第一源/漏极耦接一触发信号，其第二源/漏极连接到所述第三晶体管的栅极端；以及
一第六晶体管，其栅极连接到所述输出端，其第一源/漏极连接到所述第三晶体管的栅极端，其第二源/漏极连接到所述第一电源。
8.如权利要求7所述的移位寄存电路，其中，所述触发信号为所述反相时钟信号。
9.如权利要求7所述的移位寄存电路，其中，所述触发信号为一第二电源信号，且所述第二电源信号的电平大于所述第一电源信号的电平。
10.如权利要求6所述的移位寄存电路，其中，还包括：一第一电容器，连接在所述第二晶体管的栅极和第二源/漏极之间。
11.如权利要求6所述的移位寄存电路，其中，所述晶体管为MOS薄膜晶体管。
12.如权利要求7所述的移位寄存电路，其中，所述晶体管为MOS薄膜晶体管。
13.一种移位寄存电路，具有多个串接级的移位缓存单元，，适用于一时钟信号、一反相时钟信号以及一第一电源，所述移位缓存单元，包括：
一第一晶体管，其栅极耦接所述反相时钟信号，其第一源/漏极连接到一触发端；
一反相装置，具有一第一输入端及一第一输出端，所述第一输入端连接到所述第一晶体管的第一源/漏极；
一第二晶体管，其栅极连接到所述第一晶体管的第二源/漏极，其第一源/漏极耦接所述时钟信号，其第二源/漏极连接到一输出端；
一第三晶体管，其栅极连接到所述反相装置的第一输出端，其第一源/漏极连接到所述输出端；其第二源/漏极连接到所述第一电源；
一第四晶体管，其栅极连接一重置端，其第一源/漏极连接到所述第二晶体管的第二源/漏极，其第二源/漏极连接到所述第一电源；以及
一方向控制装置，用以控制所述移位寄存电路输出的方向，所述方向控制装置，包括：
一第七晶体管，其栅极接收一向左信号，用以控制所述移位寄存电路向左输出，其第一源/漏极连接到前一串接级的移位缓存单元的输出端，其第二源/漏极连接到所述重置端；
一第八晶体管，其栅极接收所述向左信号，其第一源/漏极连接到后一串接级的移位缓存单元的输出端，其第二源/漏极连接到所述触发端；
一第九晶体管，其栅极接收一向右信号，用以控制所述移位寄存电路向右输出，其第一源/漏极连接到前一串接级的移位缓存单元的输出端，其第二源/漏极连接到所述触发端；以及
一第十晶体管，其栅极接收所述向右信号，其第一源/漏极连接到后一串接级的移位缓存单元的输出端，其第二源/漏极连接到所述重置端。
14.如权利要求13所述的移位寄存电路，其中，所述反相装置，包括：
一第五晶体管，其栅极与第一源/漏极耦接所述反相时钟信号，其第二源/漏极连接到所述第三晶体管的栅极端；以及
一第六晶体管，其栅极连接到所述第一晶体管的第一源/漏极，其第一源/漏极连接到所述第三晶体管的栅极端，其第二源/漏极连接到所述第一电源。
15.如权利要求14所述的移位寄存电路，其中，所述晶体管为MOS薄膜晶体管。
16.一种移位寄存电路，具有多个串接级的移位缓存单元，适用于一时钟信号、一反相时钟信号以及一第一电源，所述移位缓存单元，包括：
一第一晶体管，其栅极耦接所述反相时钟信号，其第一源/漏极连接到一触发端；
一第二晶体管，其栅极连接到所述第一晶体管的第二源/漏极，其第一源/漏极耦接所述时钟信号，其第二源/漏极连接到一输出端；
一反相装置，具有一第一输入端及一第一输出端，所述第一输入端连接到所述输出端；
一第三晶体管，其栅极连接到所述反相装置的第一输出端，其第一源/漏极连接到所述输出端；其第二源/漏极连接到所述第一电源；
一第四晶体管，其栅极连接到一重置端，其第一源/漏极连接到所述第二晶体管的第二源/漏极，其第二源/漏极连接到所述第一电源；以及
一方向控制装置，用以控制所述移位寄存电路输出的方向，所述方向控制装置，包括：
一第七晶体管，其栅极接收一向左信号，用以控制所述移位寄存电路向左输出，其第一源/漏极连接到前一串接级的移位缓存单元的输出端，其第二源/漏极连接到所述重置端；
一第八晶体管，其栅极接收所述向左信号，其第一源/漏极连接到后一串接级的移位缓存单元的输出端，其第二源/漏极连接到所述触发端；
一第九晶体管，其栅极接收一向右信号，用以控制所述移位寄存电路向右输出，其第一源/漏极连接到前一串接级的移位缓存单元的输出端，其第二源/漏极连接到所述触发端；以及
一第十晶体管，其栅极接收所述向右信号，其第一源/漏极连接到后一串接级的移位缓存单元的输出端，其第二源/漏极连接到所述重置端。
17.如权利要求16所述的移位寄存电路，其中，所述反相装置，包括：
一第五晶体管，其栅极与第一源/漏极连接到一触发信号，其第二源/漏极连接到所述第三晶体管的栅极端；以及
一第六晶体管，其栅极连接到所述输出端，其第一源/漏极连接到所述第三晶体管的栅极端，其第二源/漏极连接到所述第一电源。
18.如权利要求17所述的移位寄存电路，其中，所述触发信号为所述反相时钟信号。
19.如权利要求18所述的移位寄存电路，其中，所述触发信号为一第二电源信号，且所述第二电源信号的电平大于所述第一电源信号的电平。
20.如权利要求16所述的移位寄存电路，其中，所述晶体管为MOS薄膜晶体管。
21.如权利要求17所述的移位寄存电路，其中，所述晶体管为MOS薄膜晶体管。
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