CN101064346B - 半导体装置以及半导体装置的制造方法 - Google Patents

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Abstract

本发明的目的在于减少由于半导体膜的沟道形成区域的端部的特性使晶体管的特性受到的影响。本发明的半导体装置的结构为，具有在衬底上的半导体膜的沟道形成区域上中间夹栅绝缘膜而形成的栅电极，且上述半导体膜配置在比上述绝缘膜的端部内侧的区域中，并且上述沟道形成区域的侧面至少不接触于上述栅绝缘膜。换言之，本发明的半导体装置具有由上述衬底、上述沟道形成区域的侧面、上述栅绝缘膜围绕而形成的空间。注意，其结构也可以为上述沟道形成区域的侧面不接触于上述栅电极，即，也可以具有由上述衬底、上述沟道形成区域的侧面、上述栅绝缘膜、上述栅电极围绕而形成的空间。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及一种半导体装置以及其制造方法。
背景技术
近年来，盛行在如玻璃等的具有绝缘表面的衬底上形成薄膜晶体管(TFT)，且使用该薄膜晶体管作为开关元件等来制造半导体装置。该薄膜晶体管通过CVD法、光刻工艺等在具有绝缘表面的衬底上形成岛状半导体膜，且将该岛状半导体膜的一部分用作晶体管的沟道形成区域而形成(例如专利文件1)。
在图16中示出一般的薄膜晶体管的模式图。首先，薄膜晶体管在衬底901上中间夹用作基底膜的绝缘膜902具有岛状半导体膜903，覆盖该岛状半导体膜903且中间夹栅绝缘膜904地设置用作栅电极的导电膜905。此外，半导体膜903具有在与导电膜905重叠的区域中形成的沟道形成区域903a和形成源区域或漏区域的杂质区域905b。此外，与该杂质区域903b电连接地设置形成源电极或漏电极的导电膜907。注意，图16B和16C分别示出沿图16A中的虚线C1-D1的截面结构、沿图16A中的虚线C2-D2的截面结构。
[专利文件]专利公开Hei 08-018055号
发明内容
但是，当将半导体膜设为岛状时，在该半导体膜和基底绝缘膜的端部中就会产生台阶，因此，在如图16C示出的区域908那样的台阶部分中会发生半导体膜的沟道形成区域表面被栅绝缘膜覆盖的比率不充分的问题。例如，当在该端部中被栅绝缘膜覆盖的比率不充分时，有可能在半导体膜的端部中因形成栅电极的导电膜与半导体膜的接触而发生短路。此外，由于在该端部中的栅绝缘膜的薄膜化，在栅电极与半导体膜的沟道形成区域的端部中发生因电流泄漏而导致的晶体管的特性退化等的问题。当将栅绝缘膜薄膜化时更容易发生由于半导体膜的端部的覆盖率欠佳而导致的问题，而近年来为了实现薄膜晶体管的低耗电量、工作速度的提高，对栅绝缘膜的薄膜化期待有增无减，因此上述问题变得越来越明显。
此外，当因栅绝缘膜的损坏或制造步骤中的处理而使固定电荷在半导体膜的端部被捕捉时，与半导体膜的中央部分相比，在端部的沟道形成区域的特性产生变化，并且发生薄膜晶体管的特性受到影响的问题。
鉴于上述问题，本发明提供一种半导体装置以及该半导体装置的制造方法，该半导体装置减少因为半导体膜的沟道形成区域的端部的特性使晶体管的特性受到的影响。
本发明的半导体装置至少包括：衬底；在上述衬底上形成的具有沟道形成区域的半导体膜；覆盖上述半导体膜，且在比上述半导体膜的侧面外侧的区域中具有侧面的栅绝缘膜；中间夹上述栅绝缘膜且覆盖上述沟道形成区域来形成的栅电极。注意，也可以具有覆盖上述栅电极、上述栅绝缘膜、以及上述衬底的绝缘膜。
本发明的半导体装置至少包括：衬底；在上述衬底上形成的具有沟道形成区域的半导体膜；覆盖上述半导体膜且在比上述半导体膜的侧面外侧的区域中具有侧面的栅绝缘膜；中间夹上述栅绝缘膜且覆盖上述沟道形成区域来形成的栅电极；由上述沟道形成区域的侧端部、上述栅绝缘膜、以及上述衬底形成的空间；覆盖上述栅电极、上述栅绝缘膜、以及上述衬底的绝缘膜。
本发明的半导体装置至少包括：衬底；在上述衬底上形成的具有沟道形成区域的半导体膜；覆盖上述半导体膜，且在比上述半导体膜的侧面外侧的区域中具有侧面的栅绝缘膜；中间夹上述栅绝缘膜且覆盖上述沟道形成区域来形成的栅电极；由上述沟道形成区域的侧端部、上述栅绝缘膜、上述栅电极、以及上述衬底形成的空间；覆盖上述栅电极、上述栅绝缘膜、以及上述衬底的绝缘膜。
在本发明的半导体装置中，上述半导体膜具有源区域和漏区域，并且，上述源区域和漏区域的侧面不接触于在上述源区域和漏区域上形成的绝缘膜。
在本发明的半导体装置中，上述半导体膜具有源区域和漏区域。上述半导体装置具有在所述源区域和漏区域上形成的绝缘膜；由所述衬底、所述源区域和漏区域的侧面、所述栅绝缘膜、所述绝缘膜围绕的空间。
本发明的半导体装置包括：具有在衬底上形成的第一沟道形成区域的第一半导体膜；在上述第一半导体膜上中间夹第一栅绝缘膜且覆盖上述第一沟道形成区域而形成的第一栅电极；具有在上述衬底上形成的第二沟道形成区域的第二半导体膜；以及，在上述第二半导体膜上中间夹第二栅绝缘膜且覆盖上述第二沟道形成区域而形成的第二栅电极，其中，上述第一半导体膜配置在比上述第一栅绝缘膜的端部内侧的区域中，且上述第一沟道形成区域的侧面不接触于上述第一栅电极以及上述第一栅绝缘膜，并且，上述第二半导体膜配置在比上述第二栅绝缘膜的端部内侧的区域中，且上述第二沟道形成区域的侧面不接触于上述第二栅电极以及上述第二栅绝缘膜。
本发明的半导体装置包括：具有在衬底上形成的第一沟道形成区域的第一半导体膜；在上述第一半导体膜上中间夹第一栅绝缘膜且覆盖上述第一沟道形成区域而形成的第一栅电极；由上述衬底、上述第一沟道形成区域的侧面、上述第一栅绝缘膜、以及上述第一栅电极围绕的空间；具有在上述衬底上形成的第二沟道形成区域的第二半导体膜；在上述第二半导体膜上中间夹第二栅绝缘膜且覆盖上述第二沟道形成区域而形成的第二栅电极；以及由上述衬底、上述第二沟道形成区域的侧面、上述第二栅绝缘膜、以及上述第二栅电极围绕的空间。
本发明的半导体装置的制造方法，包括以下步骤：在衬底上形成半导体膜；在上述半导体膜上形成绝缘膜；在上述绝缘膜上选择性地形成抗蚀剂，以上述抗蚀剂作为掩模而对上述半导体膜以及上述绝缘膜进行蚀刻，来形成第一半导体膜和栅绝缘膜；以上述抗蚀剂以及上述栅绝缘膜作为掩模而对上述第一半导体膜进行蚀刻，来形成配置在上述栅绝缘膜的内侧的区域中的第二半导体膜；覆盖上述第二半导体膜的沟道形成区域且中间夹上述栅绝缘膜而形成栅电极；将上述栅绝缘膜以及上述栅电极形成为不接触于上述沟道形成区域的侧面。
本发明的半导体装置的制造方法，包括以下步骤：在衬底上形成半导体膜；在上述半导体膜上形成绝缘膜；在上述绝缘膜上选择性地形成抗蚀剂，以上述抗蚀剂作为掩模而对上述半导体膜以及上述绝缘膜进行蚀刻，来形成第一半导体膜和栅绝缘膜；以上述抗蚀剂以及上述栅绝缘膜作为掩模而对上述第一半导体膜进行蚀刻，来形成配置在上述栅绝缘膜的内侧的区域中的第二半导体膜；覆盖上述第二半导体膜的沟道形成区域且中间夹上述栅绝缘膜而形成栅电极，并且形成由上述衬底、上述沟道形成区域的侧面、上述栅绝缘膜、上述栅电极围绕的空间。
本发明的半导体装置的制造方法，包括以下步骤：在衬底上形成半导体膜；在上述半导体膜上形成绝缘膜；在上述绝缘膜上选择性地形成抗蚀剂，以上述抗蚀剂作为掩模对上述绝缘膜进行蚀刻，而形成栅绝缘膜；以上述抗蚀剂作为掩模，对上述半导体膜进行蚀刻而形成配置在上述栅绝缘膜的内侧的区域中的半导体膜；覆盖上述半导体膜的沟道形成区域且中间夹上述栅绝缘膜而形成栅电极；将上述栅绝缘膜以及上述栅电极形成为不接触于上述沟道形成区域的侧面。
本发明的半导体装置的制造方法，包括以下步骤：在衬底上形成半导体膜；在上述半导体膜上形成绝缘膜；在上述绝缘膜上选择性地形成抗蚀剂，以上述抗蚀剂作为掩模对上述绝缘膜进行蚀刻，而形成栅绝缘膜；以上述抗蚀剂作为掩模，对上述半导体膜进行蚀刻而形成配置在上述栅绝缘膜的内侧的区域中的半导体膜；覆盖上述半导体膜的沟道形成区域且中间夹上述栅绝缘膜而形成栅电极，并且形成由上述衬底、上述沟道形成区域的侧面、上述栅绝缘膜、上述栅电极围绕的空间。
本发明的半导体装置由于在半导体膜的沟道形成区域的侧面中具有不接触于栅绝缘膜以及栅电极的区域，因此在沟道形成区域侧面不会发生由于栅绝缘膜的覆盖率欠佳而导致的短路和漏电流，而可以提高半导体装置的特性。此外，因为在半导体膜的沟道形成区域的侧面不接触于栅绝缘膜以及栅电极，所以在沟道形成区域的端部中不会发生电场集中，而可以减少栅极泄漏的缺陷，并且提高栅电极的耐压。
附图说明
图1A至1D是示出本发明的半导体装置的一个例子的图；
图2A至2C是示出本发明的半导体装置的制造方法的一个例子的图；
图3A至3C是示出本发明的半导体装置的制造方法的一个例子的图；
图4A至4C是示出本发明的半导体装置的制造方法的一个例子的图；
图5A至5C是示出本发明的半导体装置的制造方法的一个例子的图；
图6A至6C是示出本发明的半导体装置的制造方法的一个例子的图；
图7A至7C是示出本发明的半导体装置的制造方法的一个例子的图；
图8A至8C是示出本发明的半导体装置的一个例子的图；
图9A至9D是示出本发明的半导体装置的一个例子的图；
图10A至10E是示出本发明的半导体装置的制造方法的一个例子的图；
图11A至11D是示出本发明的半导体装置的制造方法的一个例子的图；
图12A至12C是示出本发明的半导体装置的使用方式的一个例子的图；
图13A至13D是示出本发明的半导体装置的使用方式的一个例子的图；
图14A至14C是示出本发明的半导体装置的使用方式的一个例子的图；
图15A至15H是示出本发明的半导体装置的使用方式的一个例子的图；
图16A至16C是示出现有的半导体装置的一个例子的图；
图17是半导体装置的顶面的光学显微镜照片；
图18是半导体装置的顶面的模式图；
图19A和19B是半导体装置的截面的STEM照片；
图20A和20B是半导体装置的截面的STEM照片。
具体实施方式
下面，关于本发明的实施方式将参照附图给予说明。但是，本发明不局限于以下说明，所属技术领域的普通人员可以很容易地理解一个事实就是其方式和详细内容在不脱离本发明的宗旨及其范围下可以被变换为各种各样的形式。因此，本发明不应该被解释为仅限定在本实施方式所记载的内容中。注意，在以下说明的本发明的结构中的不同附图中，有时共同使用表示相同部分的符号。此外，可以自由组合使用下面的实施方式1至3。
实施方式1
在本实施方式中，将参照附图对本发明的半导体装置的一个例子进行说明。
图1示出在本实施方式中所示的半导体装置。注意，图1A示出在本实施方式中所示的半导体装置的顶面的一部分，并且图1B示出沿图1A中的虚线A1-B1的截面图、图1C示出沿图1A中的虚线A2-B2的截面图、图1D示出沿图1A中的虚线A3-B3的截面图。此外，图8是具有与图1所示的半导体装置不同的结构的半导体装置的模式图。图8A示出沿图1A中的虚线A1-B1的截面图、图8B示出沿图1A中的虚线A2-B2的截面图、图8C示出沿图1A中的虚线A3-B3的截面图。
本实施方式所示的半导体装置具有：半导体膜103，该半导体膜103在衬底101上中间夹绝缘膜102地被设为岛状；薄膜晶体管，该薄膜晶体管包含在该半导体膜103的上方中间夹栅绝缘膜104地设置的形成栅电极的导电膜105；绝缘膜106，该绝缘膜106设为覆盖栅绝缘膜104和导电膜105；导电膜107，该导电膜107设置在上述绝缘膜106上且形成源电极或漏电极(图1A至1D、图8A至8C)。注意，半导体膜103具有沟道形成区域103a、源区域或漏区域(下面，也称为杂质区域)103b。
在本实施方式中，被设为岛状的半导体膜103配置在比栅绝缘膜104的端部内侧的区域，并且将其设置为与用作栅电极的导电膜105以及半导体膜103的沟道形成区域103a的侧面不接触。换言之，本实施方式的半导体装置具有空间155，该空间155被基底绝缘膜102、半导体膜103的沟道形成区域103a的侧面、栅绝缘膜104、形成栅电极的导电膜105围绕(图1C)。注意，也可以形成为栅绝缘膜104的端部接触于基底绝缘膜102，并且栅绝缘膜104不接触于沟道形成区域103a的侧面。在此情况下，空间155成为被基底绝缘膜102、半导体膜103的沟道形成区域103a的侧面、栅绝缘膜104围绕的区域(图8B)。
注意，在此，栅绝缘膜104不接触于沟道形成区域103a的侧面意味着在由沟道形成区域103a与绝缘膜102形成的台阶部分附近，栅绝缘膜104与沟道形成区域103a的侧面不接触。因此，该侧面的一部分可以接触于栅绝缘膜104。在由沟道形成区域103a与绝缘膜102形成的台阶部分中，由于沟道形成区域103a不接触于栅绝缘膜104以及导电膜105，所以可以减少因栅绝缘膜104的覆盖率欠佳而使半导体装置受到的影响。换言之，在沟道形成区域103a的侧面中，可以实现不发生电场集中，减少栅电极电流泄漏的缺陷，并且提高栅电极的耐压。
此外，在本实施方式中示出的半导体装置中，使绝缘膜106不接触于源区域或漏区域103b的侧面，并且本实施方式的半导体装置具有空间156，该空间156被基底绝缘膜102、源区域或漏区域103b的侧面、栅绝缘膜104、绝缘膜106围绕(图1B、1D)。注意，也可以形成为栅绝缘膜104的端部接触于基底绝缘膜102，在此情况下，空间156成为被基底绝缘膜102、半导体膜103的源区域或漏区域103b的侧面、栅绝缘膜104围绕的区域(图8A、8C)。注意，在此不一定必须要设置空间156，也可以形成为源区域或漏区域103b接触于绝缘膜106。
形成栅电极的导电膜105被设置为覆盖岛状半导体膜103。换言之，导电膜105被设置为覆盖岛状半导体膜103的沟道形成区域103a。注意，在此示出了导电膜105被设为单层结构的情况，但是，不局限于此，也可以将导电材料设为两层或三层或更多层的层叠结构。
被设为岛状的半导体膜103具有：沟道形成区域103a，该沟道形成区域103a设置在与导电膜105以及栅绝缘膜104重叠的区域中；杂质区域103b，该杂质区域103b是不重叠于导电膜105的区域，且设置为与该沟道形成区域103a邻接，并且其形成源区域或漏区域。
此外，将形成源电极或漏电极的导电膜107设置为中介在绝缘膜106中形成的开口部电连接到杂质区域103b。
其次，将参照附图对图1中所示的半导体装置的制造方法的一个例子进行说明。注意，图2A至3C示出沿图1A中的虚线A1-B1的截面图、图4A至5C示出沿图1A中的虚线A2-B2的截面图、图6A至7C示出沿图1A中的虚线A3-B3的截面图。
首先，在衬底101上形成绝缘膜102，在绝缘膜102上形成半导体膜109，在半导体膜109上形成绝缘膜110(图2A、4A、6A)。
衬底101是从玻璃衬底、石英衬底、金属衬底(例如不锈钢衬底等)、陶瓷衬底、Si衬底等的半导体衬底中选择的。另外，作为塑料衬底可以选择如下衬底：聚对苯二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、丙烯等。
作为绝缘膜102，通过CVD法或溅射法等，使用如下绝缘材料来形成：氧化硅、氮化硅、氧氮化硅(SiOxNy)(x＞y)、氮氧化硅(SiNxOy)(x＞y)等。例如，当要使绝缘膜102为两层结构时，优选作为第一层绝缘层形成氮氧化硅膜并且作为第二层绝缘层形成氧氮化硅膜。此外，也可以作为第一层绝缘层形成氮化硅膜并且作为第二层绝缘层形成氧化硅膜。这样，通过形成作为阻挡层发挥功能的绝缘膜102，可以防止来自衬底101Na等的碱金属和碱土金属给在该衬底上形成的元件造成不良影响。注意，当作为衬底101使用石英时，可以省略绝缘膜102。
半导体膜109由非晶半导体膜或晶性半导体膜形成。晶性半导体膜包括通过热处理或照射激光晶化在绝缘膜102上形成的非晶半导体膜而形成的晶性半导体膜、以及在非晶化在绝缘膜102上形成的晶性半导体膜之后使其再晶化而形成的晶性半导体膜。
当通过照射激光进行晶化或者再晶化时，作为激光光源可以使用LD激励的连续振荡(CW)激光(YVO4，第二高次谐波(波长532nm))。虽然并不需要限于第二高次谐波，但是在能源效率上，第二高次谐波比更高次的高次谐波优越。当将CW激光照射到半导体膜时，因为能源连续地供给给半导体膜，所以一旦使半导体膜成为融化状态，可以持续保持该熔融状态。而且，通过扫描CW激光将半导体膜的固液界面移动，沿着该移动方向可以形成朝向一个方向的长的晶粒。此外，使用固体激光是因为与气体激光等相比，输出的稳定性高，而可以期待稳定的处理。注意，激光的光源不限于CW激光，也可以使用重复频率为10MHz或更高的脉冲激光。使用重复频率高的脉冲激光，如果半导体膜从熔融到固化的时间短于激光的脉冲间隔，则可以一直将半导体膜保持为熔融状态，通过固液界面的移动可以形成由沿着一个方向的长的晶粒构成的半导体膜。也可以使用其他CW激光以及重复频率为10MHz或更高的脉冲激光。例如，作为气体激光有Ar激光、Kr激光、CO2激光等。作为固体激光有如下激光；YAG激光、YLF激光、YAlO3激光、GdVO4激光、KGW激光、KYW激光、变石激光、Ti:蓝宝石激光、Y2O3激光、YVO4激光等。也可以使用被称作陶瓷激光的诸如；YAG激光、Y2O3激光、GdVO4激光、YVO4激光等。作为金属蒸汽激光可以举出氦镉激光等。此外，当从激光振荡器中将激光束以TEM00(单横模)振荡而射出时，可以提高在被照射面上获得的线状射束点的能量均匀性，所以是优选的。另外，也可以使用脉冲振荡的受激准分子激光。
作为绝缘膜110适用如下材料；氧化硅、氮化硅、氧氮化硅(SiOxNy)(x＞y)、氮氧化硅(SiNxOy)(x＞y)等。这样的绝缘层通过气相成长法或溅射法而形成。此外，对半导体膜109在如下气氛中进行高密度等离子体处理；氧气氛(例如氧(O2)和稀有气(包含He、Ne、Ar、Kr、Xe中的至少一个)的气氛下、或者氧与氢(H2)与稀有气的气氛下)、或者氮气氛(例如氮(N2)和稀有气(包含He、Ne、Ar、Kr、Xe中的至少一个))的气氛下、或者氮与氢与稀有气的气氛下、或者NH3与稀有气的气氛下)，而对半导体膜109的表面进行氧化处理或氮化处理，也可以形成绝缘膜110。
高密度等离子体处理是在上述气体的气氛中以电子密度为1×1011cm-3或更大且等离子体的电子温度为1.5eV或更小进行的。更具体而言，高密度等离子体处理是以电子密度为1×1011cm-3至1×1013cm-3(包括1×1011cm-3和1×1013cm-3)且等离子体的电子温度为0.5eV至1.5eV(包括0.5eV和1.5eV)进行的。等离子体的电子密度高且形成在衬底101上的被处理物(在此，半导体膜109)附近的电子温度低，因此，可以防止被处理物受到的由等离子体带来的损伤。此外，等离子体的电子密度为1×1011cm-3或更大的高密度，因此，通过利用等离子体处理而使被处理物氧化或氮化来形成的氧化膜或氮化膜，与利用CVD法或溅射法等而形成的膜相比，膜厚等具有良好的均匀性，并且可以成为细致的膜。此外，等离子体的电子温度为1.5eV或更小的低温度，因此，与现有的等离子体处理或热氧化法相比，可以以低温度进行氧化或氮化处理。例如，即使以低于玻璃衬底的应变点100度或更大(包括100度)的温度进行等离子体处理，也可以进行足够的氧化或氮化处理。作为用于形成等离子体的频率，可以使用微波(例如，2.45GHz)等的高频率。通过高密度等离子体处理进行氧化或氮化半导体膜109的表面而形成绝缘膜110，可以降低成为电子或孔的陷阱的缺陷能级密度。
注意，为了控制半导体膜109的阈值等，预先可以导入低浓度的杂质元素。在此情况下，在半导体膜109中，杂质元素也被导入于以后成为沟道形成区域的区域中。作为杂质元素，可以使用赋予n型的杂质元素或赋予p型的杂质元素。作为显示n型的杂质元素，可以使用磷(P)或砷(As)等。作为显示p型的杂质元素，可以使用硼(B)、铝(Al)、或镓(Ga)等。例如，作为杂质元素，可以将硼(B)以5×1015至5×1017/cm3的浓度预先导入于半导体膜109的整个面。
其次，在半导体膜109上选择性地形成抗蚀剂111(图2A、4A、6A)。再者，将抗蚀剂111作为掩模对绝缘膜110以及半导体膜109进行干蚀刻，而形成岛状半导体膜112以及栅绝缘膜104(图2B、4B、6B)。注意，作为当进行干蚀刻时的蚀刻气体可以使用氟基气体如CF4、NF3、SF6、CHF3、CF4等，或混合气体等如将O2、H2、He、Ar等的惰性气体适宜添加于上述氟基气体。优选使用CF4和O2的混合气体、SF6和O2的混合气体、CHF3和He的混合气体、CF4和H2的混合气体。
其次，将抗蚀剂111以及栅绝缘膜104作为掩模，对半导体膜112进行使用以TMAH(四甲基氢氧化铵，tetra methyl ammoniumhydroxide)为代表的有机碱性水溶液的湿蚀刻。根据该步骤，形成配置在比栅绝缘膜104的端部内侧的区域中的岛状半导体膜103(图2C、4C、6C)。当作为蚀刻液使用TMAH等时，因为只有半导体膜112被选择性地蚀刻，所以可以不损伤基底绝缘膜102或栅绝缘膜104地进行蚀刻。
其次，在栅绝缘膜104上形成导电膜125。在此示出将导电膜125形成为单层的例子(图3A、5A、7A)。当然，也可以使导电膜125为将导电材料以两层或三层以上(包括三层)的叠层来提供的结构。
作为导电膜125可以由选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(Al)、铜(Cu)、铬(Cr)、铌(Nb)等的元素、以这些元素为主要成分的合金材料或化合物材料形成。另外，还可以由以将磷等杂质元素掺杂了的多晶硅为代表的半导体材料而形成导电膜125。例如，当将导电膜125形成为由第一导电膜和第二导电膜构成的层叠结构时，可以使用氮化钽形成第一导电膜，并且使用钨形成第二导电膜。注意，导电膜125不局限于此组合，当以层叠的形式形成导电膜125时，可以将上述材料自由组合而形成导电膜125。
其次，通过选择性地蚀刻导电膜125，形成用作栅电极的导电膜105(图3B、5B、7B)。之后，通过以该导电膜105作为掩模，且将杂质元素121导入于半导体膜103，在半导体膜103中形成杂质区域103b以及不导入杂质元素121的区域103a(图3B、5B、7B)。注意，区域103a是作为沟道形成区域而发挥功能的区域。根据上述步骤，形成空间155，该空间被绝缘膜102、沟道形成区域103a的侧面、栅绝缘膜104、形成栅电极的导电膜105围绕(图5B)。注意，在此因为覆盖岛状半导体膜103地形成导电膜105之后导入杂质元素，通过将杂质元素导入于不被导电膜105覆盖的半导体膜103的区域中，而形成杂质区域103b，并且在被导电膜105覆盖的半导体膜103的区域中形成不导入杂质元素121的区域103a。
注意，作为杂质元素121，可以使用赋予n型的杂质元素或赋予p型的杂质元素。作为显示n型的杂质元素，可以使用磷(P)或砷(As)等。作为显示p型的杂质元素，可以使用硼(B)、铝(Al)、或镓(Ga)等。例如，作为杂质元素121，将磷(P)以1×1015至1×1019/cm3的浓度导入于半导体膜103，而形成显示n型的杂质区域103b即可。注意，在沟道形成区域与源区域或漏区域之间，也可以形成以比源区域或漏区域低浓度添加有杂质物的轻掺杂漏区域(LDD区域)。
其次，将绝缘膜106形成为覆盖导电膜105、栅绝缘膜104、绝缘膜102等(图3C、5C、7C)。之后，在栅绝缘膜104以及绝缘膜106中形成接触孔，并且在绝缘膜106上选择性地形成作为源电极或漏电极而发挥功能的导电膜107(图3C、7C)。导电膜107被设为与形成半导体膜103的源区域或漏区域的杂质区域103b电连接。
注意，在本实施方式中，被设为岛状的半导体膜103配置在比栅绝缘膜104的端部内侧的区域中，并且被设置为与用作栅电极的导电膜105以及半导体膜103的沟道形成区域103a的侧面不接触。换言之，本实施方式的半导体装置具有空间155，该空间155被基底绝缘膜102、半导体膜103的沟道形成区域103a的侧面、栅绝缘膜104、形成栅电极的导电膜105围绕(图5C)。
此外，使绝缘膜106不接触于源区域或漏区域103b的侧面，并且本实施方式的半导体装置具有空间156，该空间156被基底绝缘膜102、源区域或漏区域103b的侧面、栅绝缘膜104、绝缘膜106围绕(图3C、7C)。
作为绝缘膜106，可以通过CVD法或溅射法等并且使用氧化硅、氮化硅、氧氮化硅(SiOxNy)(x＞y)、氮氧化硅(SiNxOy)(x＞y)等来形成。此外，可以由如下材料构成的单层或叠层而形成；有机材料、或硅氧烷树脂等的硅氧烷材料、恶唑树脂等，所述有机材料有例如聚酰亚胺、聚乙烯基苯酚、苯并环丁烯、丙烯、环氧等。硅氧烷材料是相当于包含Si-O-Si键的材料。硅氧烷由硅(Si)和氧(O)键形成其骨架，作为取代基，使用至少包含氢的有机基团(例如烷基或芳香烃)。或者，氟基团也可以用作取代基。恶唑树脂是例如感光聚苯并恶唑等。感光聚苯并恶唑具有低的介电常数(在常温的1MHz下介电常数为2.9)、高的耐热性(在5℃/分钟的升温下，热分解温度为550℃，这通过TG-DTA：热重量检测-差热分析仪(ThermoGravimetry-Differential Thermal Analysis)测量)以及低的吸湿率(常温时24小时0.3％)。与聚酰亚胺等(约3.2～3.4)相比，恶唑树脂具有较低的介电常数(约2.9)；因此，可以抑制寄生电容的产生并可以以高速工作。在此，由如下材料构成的单层或叠层而形成绝缘膜106：通过CVD法形成的氧化硅、氧氮化硅(SiOxNy)(x＞y)、氮氧化硅(SiNxOy)(x＞y)。此外，也可以由如下材料层叠而形成绝缘膜106：有机材料、或硅氧烷树脂等的硅氧烷材料、恶唑树脂等，所述有机材料有例如聚酰亚胺、聚乙烯基苯酚、苯并环丁烯、丙烯、环氧等。
导电膜107可以使用由选自铝、钨、钛、钽、钼、镍、钕(Nd)中的一种元素或者包含多种该元素的合金构成的单层或叠层结构。例如，作为由包含多种上述元素的合金构成的导电膜，可以由含有钛的铝合金、含有钕的铝合金等来形成。此外，当由叠层结构来形成导电膜107时，例如，也可以是在钛层之间夹有铝层或上述铝合金层的叠层结构。
通过上述步骤，可以制造图1示出的半导体装置。
注意，如图8B所示，也可以形成为栅绝缘膜104的端部接触于基底绝缘膜102，并且由基底绝缘膜102、半导体膜103的沟道形成区域103a的侧面、栅绝缘膜104围绕形成空间155的结构。此外，如图8A和8C所示，也可以形成为栅绝缘膜104的端部接触于基底绝缘膜102，并且由基底绝缘膜102、半导体膜103的源区域或漏区域103b的侧面、栅绝缘膜104围绕形成空间156的结构。
本实施方式中示出的半导体装置因为在半导体膜的沟道形成区域的侧面中具有不接触于栅绝缘膜以及栅电极的区域，所以可以减少由于栅绝缘膜的覆盖率欠佳而使半导体装置受到的影响。换言之，因为在半导体膜的沟道形成区域的侧面中不接触于栅绝缘膜，所以不会发生电场集中，并可以减少栅电极的电流泄漏缺陷，并且提高栅电极的耐压。
实施方式2
在本实施方式中，将参照附图对与上述实施方式不同的半导体装置以及其制造方法进行说明。具体而言，对具有复数个不同导电型的晶体管的情况进行说明。此外，对通过与实施方式1所示的半导体膜和栅绝缘膜的制造步骤不同的步骤而形成半导体膜和栅绝缘膜的情况进行说明。
在图9中示出在本实施方式所示的半导体装置。注意，图9A示出在本实施方式中所示的半导体装置的俯视图，并且图9B示出沿图9A中的虚线a1-b1的截面图、图9C示出沿图9A中的虚线a2-b2的截面图、图9D示出沿图9A中的虚线a3-b3的截面图。
本实施方式所示的半导体装置具有：半导体膜203、213，该半导体膜203和213在衬底201上中间夹绝缘膜202地被设为岛状；导电膜205a、205b(下面，也称为栅电极)，该导电膜205a和205b中间夹栅绝缘膜204地位于该半导体膜203和213的上方且形成栅电极；绝缘膜206a、206b，该绝缘膜206a和206b位于半导体膜203和213的上方且被设为覆盖所述导电膜205a和205b；导电膜207，该导电膜207设在所述绝缘膜206a和206b上且形成源电极或漏电极(图9A至9D)。注意，半导体膜203具有：沟道形成区域203a、源区域或漏区域(下面，也称为杂质区域)203b、以及LDD区域(下面，也称为杂质区域)203c。此外，半导体膜213具有沟道形成区域213a、源区域或漏区域(下面，也称为杂质区域)213b、以及LDD区域(下面，也称为杂质区域)213c。
在本实施方式中，被设为岛状的半导体膜203、213配置在比栅绝缘膜204的端部内侧的区域。此外，将用作栅电极的导电膜205a、205b与半导体膜203的沟道形成区域203a的侧面设置为互相不接触，并且将用作栅电极的导电膜205a、205b与半导体膜213的沟道形成区域213a的侧面设置为互相不接触。换言之，本实施方式的半导体装置具有空间266a，该空间266a被绝缘膜202、沟道形成区域203a的侧面、栅绝缘膜204、形成栅电极的导电膜205a围绕(图9C)。此外，本实施方式的半导体装置具有空间266b该空间266b被绝缘膜202、沟道形成区域213a的侧面、栅绝缘膜204、形成栅电极的导电膜205a围绕而形成的(图9C)。此外，也可以形成为栅绝缘膜204的端部接触于绝缘膜202，并且栅绝缘膜204不接触于沟道形成区域203a、213a的侧面。在此情况下，空间266a成为被绝缘膜202、半导体膜203的沟道形成区域203a的侧面、栅绝缘膜204围绕的区域，并且空间266b成为被绝缘膜202、半导体膜213的沟道形成区域213a的侧面、栅绝缘膜204围绕的区域。
此外，使绝缘膜206a不接触于源区域或漏区域203b的侧面，并且由绝缘膜202、源区域或漏区域203b的侧面、栅绝缘膜204、绝缘膜206a围绕形成空间266c(图9B、9D)。此外，使绝缘膜206a不接触于源区域或漏区域213b的侧面，并且由绝缘膜202(衬底201)、源区域或漏区域213b的侧面、栅绝缘膜204、绝缘膜206a围绕形成空间266d(图9B、9D)。注意，也可以使栅绝缘膜204的端部接触于绝缘膜202，在此情况下，空间266c成为被绝缘膜202、源区域或漏区域203b的侧面、栅绝缘膜204围绕的区域，并且空间266d成为被绝缘膜202、源区域或漏区域213b的侧面、栅绝缘膜204围绕的区域。
形成栅电极的导电膜205a、205b被设置为覆盖岛状半导体膜203、213。换言之，导电膜205a、205b被设置为覆盖沟道形成区域203a、213a。在本实施方式中，将在下方形成的第一导电膜205a形成为其宽度大于在上方形成的第二导电膜205b。
被设为岛状的半导体膜203具有：沟道形成区域203a，该沟道形成区域203a设置在中间夹栅绝缘膜204与导电膜205a、205b重叠的区域；杂质区域203c，该杂质区域203c是重叠于导电膜205a且不重叠于导电膜205b的区域，并且与沟道形成区域203a邻接；杂质区域203b，该杂质区域203b是不重叠于导电膜205a、205b的区域，且设置为与杂质区域203c邻接，并且其形成源区域或漏区域。注意，杂质区域203c形成以比杂质区域203b低浓度添加有杂质物的轻掺杂漏区域(LDD区域)。通过将形成LDD区域的杂质区域203c形成于与第一导电膜205a重叠且与第二导电膜205b不重叠的区域中，可以提高晶体管的导通电流的特性。
被设为岛状的半导体膜213具有：沟道形成区域213a，该沟道形成区域213a设置在中间夹栅绝缘膜204与导电膜205a、205b重叠的区域；杂质区域213c，该杂质区域213c是重叠于导电膜205a且不重叠于导电膜205b的区域，并且与沟道形成区域213a邻接；杂质区域213b，该杂质区域213b是不重叠于导电膜205a、205b的区域，且设置为与杂质区域213c邻接，并且其形成源区域或漏区域。注意，杂质区域213c形成以比杂质区域213b低浓度添加有杂质物的轻掺杂漏区域(LDD区域)。通过将形成LDD区域的杂质区域213c形成于与第一导电膜205a重叠且与第二导电膜205b不重叠的区域中，可以提高晶体管的导通电流的特性。
在本实施方式中，将形成在半导体膜203中的杂质区域203b以及203c形成为具有与在半导体膜213中形成的杂质区域213b以及213c不同导电型的杂质区域。例如：将形成半导体膜203的源区域或漏区域的杂质区域203b设为p型的导电型；将形成LDD区域的杂质区域203c设为其浓度低于杂质区域203b的p型的导电型；将形成半导体膜213的源区域或漏区域的杂质区域213b设为n型的导电型；将形成LDD区域的杂质区域213c设为其浓度低于第三杂质区域213b的n型的导电型。注意，当将形成在半导体膜203的杂质区域203b中的杂质区域203b设为n型的导电型时，将导电型设为与上述情况相反即可。
将形成源电极或漏电极的导电膜207设置为中介在绝缘膜206a、206b中形成的开口部电连接到杂质区域203b、213b，所述杂质区域203b形成半导体膜203的源区域或漏区域，并且所述杂质区域213b形成半导体膜213的源区域或漏区域。此外，如图9所示，通过将电连接到杂质区域203b的导电膜207与电连接到杂质区域213b的导电膜207电连接，可以形成CMOS电路，所述杂质区域203b形成源区域或漏区域，并且所述杂质区域213b形成源区域或漏区域。
将参照附图对图9中所示的半导体装置的制造方法的一个例子进行说明。注意，图10至11示出沿图9A中所示的虚线a1-b1的截面图。
首先，在衬底201上形成中间夹绝缘膜202而形成的半导体膜267、覆盖半导体膜267的栅绝缘膜204(图10A)。通过在半导体膜上形成了的绝缘膜上形成抗蚀剂253，并以该抗蚀剂253作为掩模对所述绝缘膜进行湿蚀刻来形成栅绝缘膜204。在本实施方式中，与上述实施方式1所示的衬底101、绝缘膜102、半导体膜103、栅绝缘膜104同样的制造方法以及材料等可以分别适用于衬底201、绝缘膜202、半导体膜267、栅绝缘膜204的形成。
其次，以抗蚀刻253作为掩模对半导体膜267进行使用TMAH的湿蚀刻。根据该步骤，形成其半导体膜的端部配置在栅绝缘膜204的内侧的区域中的岛状半导体膜203、213(图10B)。当作为蚀刻液使用TMAH等时，因为只有半导体膜267被选择性地蚀刻，所以不会出现绝缘膜202或栅绝缘膜204被过度蚀刻的情况。注意，本步骤当然不局限于本实施方式所示的制造方法，也可以如实施方式1所示，在对半导体膜和栅绝缘膜同时进行干蚀刻之后，通过对半导体膜进行湿蚀刻以使半导体膜后退在栅绝缘膜204的内侧的区域中地来形成半导体膜203、213以及栅绝缘膜204。
注意，为了控制半导体膜203、213的阈值等，可以预先导入低浓度的杂质元素。在此情况下，在半导体膜203、213中，杂质元素也被导入于以后成为沟道形成区域的区域中。作为杂质元素，可以使用赋予n型的杂质元素或赋予p型的杂质元素。作为显示n型的杂质元素，可以使用磷(P)或砷(As)等。作为显示p型的杂质元素，可以使用硼(B)、铝(Al)、或镓(Ga)等。例如，作为杂质元素，可以将硼(B)以5×1015至5×1017/cm3的浓度预先导入于半导体膜203、213的整个面。当然，既可以将不同浓度的杂质元素导入于半导体膜203和半导体膜213，又可以导入不同导电型的杂质元素
其次，除去抗蚀剂253，在栅绝缘膜204上形成将成为栅电极的第一导电膜255a以及第二导电膜255b。此刻，将第一导电膜255a形成为约5至50nm的膜厚，并将第二导电膜255b形成为约150至500nm的膜厚。作为第一导电膜255a，可使用铝(Al)膜、铜(Cu)膜、以铝或铜为主要成分的膜、铬(Cr)膜、钽(Ta)膜、氮化钽(TaN)膜、钛(Ti)膜、钨(W)膜、钼(Mo)膜等。作为第二导电膜255b，例如可使用铬(Cr)膜、钽(Ta)膜、以钽为主要成分的膜、钨(W)膜、钛(Ti)膜、铝(Al)膜等。然而，第一导电膜255a和第二导电膜255b必须为在每个蚀刻步骤中都可以具有选择比的组合。作为可以具有选择比的第一导电膜和第二导电膜的组合，例如可使用Al的第一导电膜255a和Ta的第二导电膜255b、Al的第一导电膜255a和Ti的第二导电膜255b、或TaN的第一导电膜255a和W的第二导电膜255b等的组合。
其次，在第二导电膜255b上使用光刻法技术来形成第一抗蚀剂256a(图10C)。也可以以在侧面上具有锥形形状的形状形成第一抗蚀剂256a。通过使第一抗蚀剂256a具有锥形形状，在接下来的第一蚀刻的过程中，可以形成具有锥形形状的被蚀刻了的第二导电膜255c。此外，通过使第一抗蚀剂256a的侧面具有锥形形状，可以抑制在第一蚀刻的过程中的反应生成物粘附于第一抗蚀剂256a的侧面而成长。再者，通过对第一抗蚀剂256a进行热处理，也可以形成截面形状为左右对称，且在抗蚀剂的两侧面上具有相同的锥形形状的第一抗蚀剂256a。
其次，以第一抗蚀剂256a作为掩模进行第一蚀刻(图10D)。在第一蚀刻中，对第二导电膜255b进行蚀刻来形成被蚀刻了的第二导电膜255C。此时，优选在相对于第一导电膜255a具有高选择比的蚀刻条件下执行蚀刻，以便第一导电膜255a不被蚀刻。注意，第一抗蚀剂256a也被蚀刻而成为第二抗蚀剂256b。但是，在附图上未图示从第一抗蚀剂256a缩小到第二抗蚀剂256b的缩小宽度。注意，在第一蚀刻中作为蚀刻气体使用Cl2、SF6、O2的混合气体即可。
其次，以被蚀刻了的第二导电膜255作为掩模对第一导电膜255a进行第二蚀刻(图10E)。通过第二蚀刻，从第一导电膜255a形成第一栅电极205a。此时，优选在相对于栅绝缘膜204具有高选择比的蚀刻条件下执行蚀刻，以便栅绝缘膜204不被蚀刻。在第二蚀刻中，作为蚀刻气体使用Cl2即可。注意，第二抗蚀剂256b也被蚀刻且缩小，而成为第三抗蚀剂256c，然而未图示其缩小的状态。
其次，进行第三蚀刻，使第三抗蚀剂256c缩小(图11A)。以与此同时缩小的第三抗蚀剂256c作为掩模，将被蚀刻了的第二导电膜255c的沟道长度方向缩短，而形成第二栅电极205b。注意，缩小了的第三抗蚀剂256c成为第四抗蚀剂256d。其后，除去第四抗蚀剂256d。作为第三蚀刻气体使用Cl2、SF6、O2的混合气体即可。
本实施方式中的第一至三蚀刻可以通过干蚀刻法而执行，并可以使用ICP(感应耦合等离子体)蚀刻方法。
其次，对岛状半导体膜203进行掺杂杂质元素225(图11B)。此时，在半导体膜213的上方选择性地设置抗蚀剂221之后，以抗蚀剂221以及第二电极作为掩模而将杂质元素225导入到半导体膜203(图11B)。根据该步骤，杂质区域203c形成在岛状半导体膜部分中，该岛状半导体膜部分与第一栅电极205a重叠，且与第二栅电极205b不重叠。此外，同时杂质区域203b形成在岛状半导体膜部分中，该岛状半导体膜部分与第一栅电极205a以及第二栅电极205b不重叠。注意，在半导体膜203的两端部中形成的杂质区域203b用作源区域或漏区域。设置为与杂质区域203b邻接的杂质区域203c用作以比杂质区域203b低浓度添加有杂质物的LDD区域。此外，被用作LDD区域的杂质区域203c夹持的区域203a用作沟道形成区域。作为掺杂法可以使用离子掺杂法、离子注入法。例如，当制造p型的半导体时，作为杂质元素可以使用硼(B)、镓(Ga)等，当制造n型的半导体时，可以使用磷(P)或砷(As)等。在此，作为杂质元素225，将硼(B)以1×1019至1×1020/cm3的浓度导入于半导体膜203，而形成显示p型的杂质区域203b。
其次，在选择性地将抗蚀剂222设置为覆盖半导体膜203的整个面之后，通过以在半导体膜213的上方形成了的导电膜205a和导电膜205b作为掩模，将杂质元素226导入到半导体膜213，来在半导体膜213中形成沟道形成区域213a、杂质区域213b以及杂质区域213c(图11C)。在第一栅电极205a与第二栅电极205b以及与半导体膜213重叠的区域中形成沟道形成区域213a，在与该沟道形成区域213a邻接且第一栅电极205a与半导体膜213重叠的区域中形成用作LDD区域的杂质区域213c，在与该沟道形成区域213c邻接的区域形成用作源区域或漏区域的杂质区域213b。注意，在此杂质区域213c是以比杂质区域213b低浓度添加有杂质物的区域。
作为杂质元素226，可以使用赋予n型的杂质元素或赋予p型的杂质元素。作为显示n型的杂质元素，可以使用磷(P)或砷(As)等。作为显示p型的杂质元素，可以使用硼(B)、铝(Al)、或镓(Ga)等。在本实施方式中，作为杂质元素226，使用具有与杂质元素225不同的导电类型的杂质元素。在此，作为杂质元素226，将磷(P)以1×1019至1×1020/cm3的浓度导入于半导体膜213，而形成显示n型的第三杂质区域213b。
注意，在本实施方式中，也可以使杂质元素225和杂质元素226导入于半导体膜203、213的顺序相反。
其次，将绝缘膜206a以及绝缘膜206b层叠而形成为覆盖第一栅电极205a、第二栅电极205b、半导体膜203、213等，并且在该绝缘膜206b上选择性地形成用作源电极或漏电极的导电膜207(图11D)。导电膜207设置为与杂质区域203b、杂质区域213b电连接，所述杂质区域203b形成半导体膜203的源区域或漏区域，所述杂质区域213b形成半导体膜213的源区域或漏区域。注意，在本实施方式中，通过将电连接到杂质区域203b的导电膜207与电连接到杂质区域213b的导电膜207电连接，可以形成具有p沟道型薄膜晶体管和n沟道型薄膜晶体管的CMOS电路。在此，可以使绝缘膜206a和源区域或漏区域203b的侧面不接触，并且设置空间266c，该空间266c被绝缘膜202、源区域或漏区域203b的侧面、栅绝缘膜204、绝缘膜206a围绕。此外，可以使绝缘膜206a和源区域或漏区域213b的侧面不接触，并且设置空间266d，该空间266d被绝缘膜202、源区域或漏区域213b的侧面、栅绝缘膜204、绝缘膜206a围绕。注意，也可以使栅绝缘膜204的端部与绝缘膜202接触。
上述实施方式1所示的制造方法以及材料等可以适用于绝缘膜206a、绝缘膜206b、导电膜207的形成。在此，通过CVD法来形成氧化硅、氧氮化硅(SiOxNy)(x＞y)或氮氧化硅(SiNxOy)(x＞y)作为绝缘膜206a。并形成有机材料、硅氧烷树脂等的硅氧烷材料、或恶唑树脂作为绝缘膜206b，所述有机材料如聚酰亚胺、聚乙烯基苯酚、苯并环丁烯、丙烯、环氧等。
通过上述步骤，可以制造图9所示的半导体装置。
在本实施方式中示出的半导体装置，因为在半导体膜的沟道形成区域的侧面中具有不接触于栅绝缘膜以及栅电极的区域，所以可以减少由于栅绝缘膜的覆盖率欠佳而使半导体装置受到的影响。换言之，因为在半导体膜的沟道形成区域的侧面中不接触于栅绝缘膜，所以不会发生电场集中，并可以减少栅电极的泄漏不良，且提高栅电极的耐压。
实施方式3
在本实施方式中，将说明使用上述实施方式所示的制造方法而得到的半导体装置的使用方式的一个例子。具体而言，将参照附图对可以无接触地输入输出数据的半导体装置的应用例子进行说明。根据应用方式，可以无接触地输入输出数据的半导体装置还被称为RFID标签、ID标签、IC标签、IC芯片、RF标签、无线标签、电子标签或者无线芯片。
首先，将参照图12A对本实施方式所示的半导体装置的顶面结构的一个例子进行说明。图12所示的半导体装置80包括设置有构成存储器部分或逻辑部分的复数个薄膜晶体管等的元件的薄膜集成电路131，以及用作天线的导电膜132。用作天线的导电膜132与薄膜集成电路131电连接。
此外，当在薄膜集成电路上设置薄膜晶体管时，可以适用上述实施方式所示的结构。
此外，在图12B和12C中示出图12A的截面的模式图。可以将用作天线的导电膜132设置在构成存储器部分以及逻辑部分的元件的上方，例如，在上述实施方式所示的半导体装置的上方，可以中间夹绝缘膜130设置用作天线的导电膜132(图12B)。另外，也可以在衬底133上另外设置用作天线的导电膜132之后，与薄膜集成电路131贴合而设置(图12C)。在此，设置在绝缘膜130上的导电膜136与用作天线的导电膜132通过在具有粘合性的树脂135中包含的导电粒子134电连接。
注意，在本实施方式中，示出将用作天线的导电膜132设置为线圈状，且将电磁感应方式或电磁耦合方式适用的例子，但是本发明的半导体装置不局限于此，也可以适用微波方式。在适用微波方式的情况下，可以根据使用的电磁波的波长而适当地确定用作天线的导电膜132的形状。
此外，当适当地使用微波方式(例如UHF带(860至960MHz带)、2.45GHz带等)作为在半导体装置80中的信号传输方式时，可以鉴于用于传输信号的电磁波的波长适当地设定用作天线的导电层的长度等的形状，例如，可以将用作天线的导电膜形成为线状(例如偶极天线(图13A))、平整的形状(例如贴片天线(图13B))、或蝴蝶结形状(图13C和13D)等。此外，用作天线的导电膜132的形状不局限于线状，鉴于电磁波的波长而可以设置成曲线状、蜿蜒形状，或者组合这些的形状。
用作天线的导电膜132通过CVD法、溅射法、印刷法如丝网印刷或凹版印刷等、液滴喷射法、点滴法、涂镀法等由导电材料形成。使用选自铝(Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta)和钼(Mo)中的元素、以这些元素为主要成分的合金材料或化合物材料作为导电材料，并且采用单层结构或叠层结构形成用作天线的导电膜。
例如，当使用丝网印刷法形成用作天线的导电膜132时，可以通过选择性地印刷如下导电胶来形成用作天线的导电膜，即，在该导电胶中，粒径为几nm至几十μm的复数个导体粒子溶解或分散到有机树脂中。作为导体粒子，可以使用银(Ag)、金(Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)、和钛(Ti)等中的任一种或多种的金属粒子、卤化银的微粒子、或者分散性纳米粒子。此外，作为包含在导电胶的有机树脂，可以使用选自用作金属粒子的粘合剂、溶剂、分散剂和覆盖剂的有机树脂中的一个或多个。典型地，可以举出环氧树脂、硅树脂等的有机树脂。此外，当形成导电膜时，优选在挤出导电胶之后进行焙烧。例如，当使用以银为主要成分的微粒子(例如粒径为1至100nm(包含1和100))作为导电胶的材料时，通过以150至300℃的温度范围焙烧而使其固化，可以获得导电膜。此外，也可以使用以焊料或不包含铅的焊料为主要成分的微粒子，在这种情况下优选使用粒径为20μm或更小的微粒子。焊料或不包含铅的焊料具有一个优点就是低成本。
下面，对本实施方式所示的半导体装置的工作进行说明。
半导体装置80具有非接触地互相交换数据的功能，并且包括高频电路81、电源电路82、复位电路83、时钟产生电路84、数据解调电路85、数据调制电路86、控制其它电路的控制电路87、存储电路88、以及天线89(图14A)。高频电路81是从天线89接收信号并且将从数据调制电路86接收的信号从天线89输出的电路。电源电路82是利用接收信号产生电源电位的电路。复位电路83是生成复位信号的电路。时钟产生电路84是基于从天线89输入的接收信号而生成各种时钟信号的电路。数据解调电路85是解调接收信号并且将该信号输出到控制电路87的电路。数据调制电路86是调制从控制电路87接收的信号的电路。此外，作为控制电路87，例如设置有代码抽出电路91、代码判定电路92、CRC判定电路93、以及输出单元电路94。注意，代码抽出电路91是分别抽出包含在被传送到控制电路87的指令中的多个代码的电路。代码判定电路92是将抽出了的代码和相当于参考值的代码比较来判定指令内容的电路。CRC判定电路93是基于判定了的代码检查是否存在发送错误等的电路。
在图14A中，除了控制电路87以外还包括作为模拟电路的高频电路81、电源电路82。
其次，对上述半导体装置的工作的一个例子进行说明。首先，由天线89接收无线信号。无线信号经过高频电路81被传送到电源电路82，而产生高电源电位(以下写为VDD)。VDD被供给于半导体装置80所具有的各个电路。此外，经过高频电路81被传送到数据解调电路85的信号被解调(以下写为解调信号)。而且，通过高频电路81而经由复位电路83和时钟产生电路84的信号以及解调信号被传送到控制电路87。被传送到控制电路87的信号由代码抽出电路91、代码判定电路92、以及CRC判定电路93等分析。然后，根据被分析了的信号，贮存在存储电路88中的半导体装置的信息被输出。被输出了的半导体装置的信息经由输出单元电路94而被编码。此外，被编码了的半导体装置80的信息经由数据调制电路86从天线89作为无线信号被发送。注意，低电源电位(以下写为VSS)在构成半导体装置80的多个电路中是通用的，并且可以将VSS设置为GND。
如此，通过将信号从读取/写入器传送到半导体装置80，并且由读取/写入器接收从该半导体装置80传送来的信号，可以读取半导体装置的数据。
此外，在半导体装置80中，可以不安装电源(电池)而利用电磁波对各电路供给电源电压，或可以安装电源(电池)而利用电磁波和电源(电池)将电源电压供给给各电路。
其次，将说明能够无接触地输入/输出数据的半导体装置的使用形态的一个例子。将读取/写入器3200设置于包括显示部分3210的便携式终端的侧面，并且将半导体装置3230设置于商品3220的侧面(图14B)。当将读取/写入器3200伸向商品3220所包括的半导体装置3230时，与商品有关的信息诸如商品的原材料和原产地、各生产过程的检查结果、流通过程的历史等以及商品的说明等被显示在显示部分3210。此外，当将商品3260由传送带搬运时，可以使用读取/写入器3240和设置于商品3260的半导体装置3250而检查该商品3260(图14C)。像这样，通过将半导体装置适用于***，可以容易地获取信息，并且实现高功能化和高附加价值化。
除了上述以外，利用本发明的半导体装置的用途广泛，只要它为能够无接触地确认对象物的历史等的信息且为有用于生产/管理等的商品，就可以适用于任何东西。例如，可以将本发明的半导体装置设于纸币、硬币、有价证券类、证书类、无记名债券类、包装用容器类、书籍类、记录媒体、个人用品、交通工具类、食品类、衣物类、保健用品类、生活用品类、药品类、以及电子器具等而使用。对这些例子参照图15A至15H而说明。
纸币、硬币是市场上流通的金钱，其包括在特定区域像货币一样通用的东西(兑换券)、纪念币等。有价证券类是指支票、证券、期票等(图15A)。证书类是指驾驶执照、居住卡等(图15B)。无记名债券类是指邮票、米券、各种赠券等(图15C)。包装用容器类是指用于盒饭等的包装纸、塑料瓶等(图15D)。书籍类是指平装书、精装书等(图15E)。记录媒体是指DVD软件、录像磁带等(图15F)。交通工具类是指诸如自行车等的车辆、船舶等(图15G)。个人用品是指包、眼镜等(图15H)。食品类是指食品、饮料等。衣物类是指衣服、鞋等。保健用品类是指医疗器具、健康器具等。生活用品类是指家具、照明器具等。药品类是指医药品、农药等。电子器具是指液晶显示装置、EL显示装置、电视装置(电视接收机、薄型电视接收机)、手机等。
通过在纸币、硬币、有价证券类、证书类、无记名债券类等中设置半导体装置80，可以防止伪造。此外，通过在包装用容器类、书籍类、记录媒体等、个人用品、食品类、生活用品类、电子设备等中设置半导体装置80，可以谋求实现商品检查***、租赁店中的***等的效率化。通过在交通工具类、保健用品类、药品类等中设置半导体装置80，可以防止伪造和失盗，并且当用于药品类时，可以防止服错药。作为半导体装置80的设置方法，将半导体装置贴在物品的表面上或嵌入到物品中。例如，当用于书时，优选将半导体装置嵌入到纸中，并且当用于由有机树脂构成的包装时，优选将半导体装置嵌入到该有机树脂中。
如此，通过在包装用容器类、记录媒体、个人用品、食品类、衣物类、生活用品类、电子器具等中设置半导体装置，可以谋求实现商品检查***、租赁店中的***等的效率化。此外，通过在交通工具类中设置半导体装置，可以防止伪造和失盗。此外，通过将半导体装置嵌入到诸如动物等的生物中，可以容易地识别各个生物。例如通过将具备传感器的半导体装置嵌入到诸如家畜等的生物中，不仅可以容易管理出生年、性别、和种类等，而且还可以容易管理体温等的健康状态。
实施例1
在本实施例中，对本发明的半导体装置的制造结果，将参照图17至20进行说明。图17示出在本实施例中制作到栅电极的状态的半导体装置的顶面的光学显微镜照片。图18示出由在图17中的虚线围绕的区域的模式图。此外，图19A示出沿图18中的虚线A-B的截面的STEM(扫描型透射电子显微镜)照片、图19B示出沿图18中的虚线C-D的截面的STEM照片、图20A示出沿图18中的虚线E-F的截面的STEM照片、图20B示出沿图18中的虚线G-H的截面的STEM照片。在本实施例中，制造一种半导体装置，其具有：在SiON膜1301上形成的Si膜1303；在Si膜1303上形成的栅绝缘膜1302，该栅绝缘膜1302形成为延伸到比Si膜1303的端部外侧的领域；在栅绝缘膜1302上形成的栅电极1304。
首先，在玻璃衬底上形成膜厚为100nm的SiON膜1301，且在SiON膜1301上形成膜厚为66nm的Si膜。其次，在Si膜上形成膜厚为66nm的SiON膜。然后，在SiON膜上形成抗蚀剂，将该抗蚀剂作为掩模对SiON膜以及Si膜进行干蚀刻，来形成岛状Si膜以及栅绝缘膜1302。其次，利用TMAH(四甲基氢氧化铵)进行蚀刻，来形成Si膜后退到栅绝缘膜1302端部的内侧的Si膜1303。然后，在SiON膜上形成膜厚为30nm的TaN膜，并且在TaN膜上形成膜厚为370nm的W膜。然后，对W膜以及TaN膜进行蚀刻，形成栅电极1304。通过上述步骤，形成了半导体装置，其包括：绝缘膜1301、Si膜1303、栅绝缘膜1302、栅电极1304。
根据图19A和19B，可以确认到在Si膜的侧面中形成有被Si膜1303、绝缘膜1301、栅绝缘膜1302围绕的空间1305。此外，Si膜1303与栅电极1304不接触，而没确认到在Si膜1303的侧面上的Si膜1303与栅电极1304的短路。
此外，根据图20A和20B，可以确认到Si膜1303的侧面不接触于栅绝缘膜1302，但接触于Si膜1303的侧面而形成空间1305。
根据上述，涉及本发明的半导体装置，在沟道形成区域侧面中不发生由于栅绝缘膜的覆盖率欠佳而导致的短路和漏电流，而可以提高半导体装置的特性。此外，可以抑制在沟道形成区域的侧面的电场集中，并减少栅电极的电流泄漏，提高栅电极的耐压。
本说明书根据2006年4月28日在日本专利局受理的日本专利申请编号2006-126220而制作，所述申请内容包括在本说明书中。

Claims (12)

1.一种半导体装置，包括：
衬底；
在所述衬底之上形成的具有沟道形成区域的岛状半导体膜；
覆盖所述岛状半导体膜，且在所述岛状半导体膜的侧面的外侧的区域中具有其侧面的栅绝缘膜；
覆盖所述沟道形成区域的导电膜，且所述导电膜和沟道形成区域中间夹着所述栅绝缘膜；以及
由所述岛状半导体膜的侧面、所述栅绝缘膜、以及所述衬底包围的空隙。
2.根据权利要求1的半导体装置，其中，所述岛状半导体膜的侧面不与所述栅绝缘膜以及所述导电膜接触。
3.根据权利要求1的半导体装置，其中，所述导电膜用作栅电极。
4.根据权利要求1的半导体装置，还包括：
连接于所述岛状半导体膜的漏电极和源电极。
5.一种半导体装置，包括：
衬底；
在所述衬底之上形成的具有沟道形成区域的岛状半导体膜；
覆盖所述岛状半导体膜，且在所述岛状半导体膜的侧面的外侧的区域中具有其侧面的栅绝缘膜；
覆盖所述沟道形成区域的导电膜，且所述导电膜和沟道形成区域中间夹着所述栅绝缘膜；以及
由所述岛状半导体膜的侧面、所述栅绝缘膜、所述导电膜以及所述衬底包围的空隙。
6.根据权利要求5的半导体装置，其中，所述岛状半导体膜的侧面不与所述栅绝缘膜以及所述导电膜接触。
7.根据权利要求5的半导体装置，其中，所述导电膜用作栅电极。
8.根据权利要求5的半导体装置，还包括：
连接于所述岛状半导体膜的漏电极和源电极。
9.一种半导体装置，包括：
衬底；
在所述衬底之上形成的具有沟道形成区域的岛状半导体膜；
覆盖所述岛状半导体膜，且在所述岛状半导体膜的侧面的外侧的区域中具有其侧面的栅绝缘膜；
覆盖所述沟道形成区域的导电膜，且所述导电膜和沟道形成区域中间夹着所述栅绝缘膜，；
在所述导电膜之上形成的绝缘膜；以及
由所述岛状半导体膜的侧面、所述栅绝缘膜、所述绝缘膜、以及所述衬底包围的空隙。
10.根据权利要求9的半导体装置，其中，所述岛状半导体膜的侧面不与所述栅绝缘膜以及所述导电膜接触。
11.根据权利要求9的半导体装置，其中，所述导电膜用作栅电极。
12.根据权利要求9的半导体装置，还包括：
连接于所述岛状半导体膜的漏电极和源电极。
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