CN101047182A - 半导体结构及其形成方法 - Google Patents
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Abstract
本发明提供一种半导体结构及其形成方法，特别涉及一种半导体结构，包括：一基底，一第一MOS元件位于该基底的第一区域之上，其中第一MOS元件包括一第一间隙壁衬层。该半导体结构更包括一第二MOS元件位于该第二区域，其中第二MOS元件包括一第二间隙壁衬层。一具有第一厚度的第一应力膜形成在第一MOS元件上，且直接形成在该第一间隙壁衬层之上。一具有第二厚度第二应力膜形成在第二MOS元件之上，且直接形成在该第二间隙壁衬层之上。该第一及该第二应力膜可为不同材料。本发明所述的半导体结构及其形成方法，随着间隙壁移除，相邻两MOS元件间间隙的深宽比减小，因此接触窗蚀刻停止层能提供足够的应力至MOS元件的沟道区域。
Description
技术领域
本发明有关于一种半导体元件，而特别有关于一种半导体结构以及金属氧化物半导体(MOS)元件形成方法。
背景技术
随着超大基底电路尺寸的微缩，更小的集成电路可使半导体晶片上容纳较多的元件，此外，尺寸微缩同样也能改善耗电量以及提升效能。由于电路缩小以及效能提升，因此，元件驱动电流的改善也变得相当重要，可通过改善载流子的移动率来增加元件的驱动电流。一般常用来增加载流子移动率的方法为形成应力沟道区域。应力沟道的形成可提升MOS元件的效能。这种改善方法可在不改变栅极长度的状况下有效提升效能，而不需额外的电路设计也不会增加制程的复杂度。
近来研究结果发现，双轴向或平面张应力场可改善NMOS的效能，而平行于沟道方向的压应力可改善PMOS的效能。常用来施加应力于沟道区域的方法是在MOS元件上形成受力的接触窗蚀刻停止层(contact etch stop layer，CESL)，可将应力导入沟道区域，因此载流子移动率得以改善。一般而言，接触窗蚀刻停止层越厚则可提供较大的应力，因此接触窗蚀刻停止层通常较厚。
但随着集成电路尺寸的缩小，上述用来改善MOS元件效能的方法会产生许多问题。当元件缩小时，元件间的距离也会随之缩小，因此在后续间隙填充的制程中会产生问题。间隙填充问题如图1所示，两相邻MOS元件2及4间的间隙以及深宽比(aspect ratio)可由高度H及宽度W所决定。若间隙具有高深宽比，造成在形成层间介电层(inter-layer dielectric layer)制程中会产生空隙，使后续制程困难度提升，若空隙中填满导电材料则会使电路短路。
其他可能产生的问题如图2A及图2B所示。如图2A所示，两相邻的MOS元件高度为H，间距为W。在MOS元件12及14上形成有一接触窗蚀刻停止层16，两MOS元件间的区域18是用来形成接触插塞(未显示)。由于区域18内的接触窗蚀刻停止层相对平坦，因此较易完成后续接触窗的蚀刻制程，也就是较易完成层间介电层及接触窗蚀刻停止层的蚀刻。
如图2B所示，若两MOS元件间的距离减小，则宽度W也会随之缩小，而区域18也会变窄。若接触窗蚀刻停止层的沉积厚度依然如同图2A所示，则区域18内的接触窗蚀刻停止层会产生很大的厚度变化，因此，后续接触窗蚀刻制程的制程难度提升，造成在某些区域过蚀刻而某些区域蚀刻不足。为了解决蚀刻接触窗时的问题，较佳将接触窗蚀刻停止层的沉积厚度减少，但会使其所能提供的应力减少。
因此业界亟需要一种能解决上述问题的半导体元件。
发明内容
有鉴于此，本发明揭露一种半导体结构，包括：一基底，一第一MOS元件位于该基底的第一区域之上，其中该第一MOS元件包括一L形第一间隙壁衬层。该半导体结构更包括一第二MOS元件位于该第二区域，其中该第二MOS元件包括一L形第二间隙壁衬层。一具有第一厚度的第一应力膜形成在该第一MOS元件上，且直接形成在该第一间隙壁衬层之上。一具有第二厚度第二应力膜形成在该第二MOS元件之上，且直接形成在该第二间隙壁衬层之上。
本发明所述的半导体结构，该第一厚度与该第二厚度之比约介于2-25。
本发明所述的半导体结构，其中该第一间隙壁衬层及该第二间隙壁衬层的厚度约介于30埃-250埃。
本发明所述的半导体结构，该第一及该第二间隙壁衬层的宽度约介于150埃-800埃。
本发明所述的半导体结构，其中该第一MOS元件为一NMOS元件而该第二MOS元件为一PMOS元件，且其中该第一应力膜及该第二应力膜具有张应力。
本发明所述的半导体结构，其中该第一MOS元件为一PMOS元件而该第二MOS元件为一NMOS元件，且其中该第一应力膜及该第二应力膜具有压应力。
本发明所述的半导体结构，其中该第二厚度大于该第一厚度，且其中该第一厚度与该第一间隙壁衬层的宽度之比以及该第二厚度与该第二间隙壁衬层的宽度之比分别约介于0.125-7.5。
本发明所述的半导体结构，该第一应力膜包括一第一上部分以及一第一下部分，且该第一上部分与该第一下部分为不同材料，而该第二应力膜包括一第二上部分以及一第二下部分，且该第二上部分与该第二下部分为不同材料，其中该第一应力膜的该第一下部分及该第二应力膜的该第二下部分为一连续层。
本发明又提供一种半导体结构的形成方法，包括：提供一半导体基底，包括一第一区域及一第二区域；于该第一区域之上形成一第一栅极叠层以及于该第二区域之上形成一第二栅极叠层；于该第一栅极叠层侧壁上形成一第一间隙壁衬层以及于该第二栅极叠层之上形成一第二间隙壁衬层；形成一接触窗蚀刻停止层，具有一第一部分位于该第一区域以及一第二部分位于该第二区域，其中该接触窗蚀刻停止层直接位于该第一及该第二间隙壁衬层之上，且其中该第一部分具有一第一厚度，且该第一厚度大于该第二部分的一第二厚度。
本发明所述的形成半导体结构的方法，其中该接触窗蚀刻停止层的形成方法包括：毯覆性形成一接触窗蚀刻停止层；以及薄化该第二区域上的部分该接触窗蚀刻停止层。
本发明所述的形成半导体结构的方法，其中该第一间隙壁衬层及该第二间隙壁衬层的形成方法包括：毯覆性形成一间隙壁衬层；在该间隙壁衬层上毯覆形成成一间隙壁层；图案化该间隙壁衬层以形成该第一间隙壁衬层及该第二间隙壁衬层；图案化该间隙壁层以分别在该第一间隙壁衬层及该第二间隙壁衬层上形成一第一间隙壁以及一第二间隙壁；以及移除该第一间隙壁及该第二间隙壁。
本发明所述的形成半导体结构的方法，更包括：在形成该接触窗蚀刻停止层之前，于该第一区域及该第二区域上以及该第一间隙壁衬层及该第二间隙壁衬层上形成一介电层，其中该介电层的材料不同于该接触窗蚀刻停止层。
本发明所述的形成半导体结构的方法，其中位于该第一区域的该接触窗蚀刻停止层具有一第一厚度，位于该第二区域的该接触窗蚀刻停止层的一剩余部分具有一第二厚度，且其中该第一厚度及该第二厚度的比率约介于2-25。
本发明所述的形成半导体结构的方法，其中该第一间隙壁衬层及该第二间隙壁衬层的厚度约介于30埃-250埃，其宽度约介于150埃-800埃。
本发明另提供一种半导体结构的形成方法，提供一种半导体结构的形成方法，包括：提供一半导体基底，包括一第一区域及一第二区域；于该第一区域之上形成一第一栅极叠层以及于该第二区域之上形成一第二栅极叠层；于该第一栅极叠层侧壁上形成一第一间隙壁衬层以及于该第二栅极叠层之上形成一第二间隙壁衬层；形成一接触窗蚀刻停止层，具有一第一部分位于该第一区域以及一第二部分位于该第二区域，其中该接触窗蚀刻停止层位于该第一及该第二间隙壁衬层之上，且其中该第一部分具有一第一厚度，且该第一厚度大于该第二部分的一第二厚度。
本发明所述的半导体结构及其形成方法，随着间隙壁移除，相邻两MOS元件间间隙的深宽比减小，因此接触窗蚀刻停止层能提供足够的应力至MOS元件的沟道区域。
附图说明
图1显示形成在接触窗蚀刻停止层内的空隙。
图2A及图2B显示两相邻MOS元件间的距离如何影响接触窗蚀刻停止层的蚀刻制程容许度。
图3显示MOS元件沟道区的应力与接触窗蚀刻停止层张应力间的关系。
图4至图13显示本发明较佳实施例的制程剖面图。
图14显示本发明实施例的变化例。
图15A及图15B本发明的较佳实施例间隙填充能力的改善。
具体实施方式
为了让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图示，作详细说明如下。
沟道应力、栅极间隙壁以及接触窗蚀刻停止层间的关系如图3所示，沿沟道长度方向的沟道应力为接触窗蚀刻停止层应力的函数，线22、24皆为具有间隙壁厚度450埃的MOS元件，而又分别为具有厚度300埃及900埃接触窗蚀刻停止层的MOS元件，线26、28为不具有间隙壁的MOS元件，其中线26、28又分别为具有厚度300埃及900埃接触窗蚀刻停止层的MOS元件。
由线22及24可得知，越厚的接触窗蚀刻停止层可提供沟道区域较大的应力，从线26及28也可获得相同的结果。由线26高于线22可得知，当接触窗蚀刻停止层具有相同厚度及相同应力时，不具有间隙壁的MOS元件可获得较大的应力，同样地，由线24及28也可得相同的结果。
此外，相较于线22、24及26，线28上升的速度明显较快，因此可得知越薄的间隙壁厚度结合较厚的接触窗蚀刻停止层有利于沟道区域应力的供给。
本发明的较佳实施例如图4至图13所示，较佳实施例的变化例也会详述如后，图示中同样的符号表示相同的元件。
如图4所示，基底30包括两元件区域，其中一区域100用来形成NMOS元件，另一区域200用来形成PMOS元件，浅沟槽绝缘区域(STI)形成在基底30中，用来隔离元件区域100及200。在一较佳实施例中，元件区域100及200很接近且由浅沟槽绝缘区隔离。在另一实施例中，元件区域100及200相距较远。基底30较佳为硅，也可为其他常用的材料，例如：SiGe、硅上绝缘层(SOI)、锗化硅上绝缘层或应变硅上绝缘层。栅极叠层包括栅极介电层104以及栅极电极106，形成在NMOS区域100中。在PMOS区域200同样具有一栅极叠层，包括栅极介电层204及栅极电极206。
在NMOS区域上形成并图案化光致抗蚀剂109。以掺杂制程在PMOS区域中掺杂p型杂质，例如：硼，以形成轻掺杂区(LDD)208，并移除光致抗蚀剂109。同样，以光致抗蚀剂(未显示)为遮罩，在NMOS区域中掺杂n型杂质形成轻掺杂区(LDD)108。
接着，在PMOS区域上及NMOS区域上形成虚设层(dummy layer)，如图5所示。在一较佳实施例中，虚设层为一复合层，包括：一第一次层110以及一第二次层112。上述的第一次层以及第二次层较佳为不同蚀刻速率的材质，例如：氧化硅、氮化硅或氮氧化硅。第一次层以及第二次层可以已知的制程技术形成，例如：等离子增强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)或次大气压化学气相沉积(SACVD)等。在一实施例中，第一次层110的厚度小于约250埃，而较佳约介于30埃-250埃，更佳介于30埃-100埃。
如图6显示图案化后的第一次层110及第二次层112，其蚀刻方式例如是湿蚀刻或干蚀刻。第一次层110及第二次层112蚀刻后剩余的部分分别形成区域100内的间隙壁衬层114及间隙壁116，以及区域200内的间隙壁衬层214及间隙壁216，其中间隙壁衬层的宽度W较佳约介于150埃-800埃，厚度较佳约介于30埃-250埃。
图7A显示源极/漏极区域的形成。如同已知技术，源极/漏极区域120及220位于基底30中或形成在基底之上(例如：外延区)。在一较佳实施例中，源极/漏极区域的形成方法是将杂质掺杂至基底30中。间隙壁116及216可用来作为掺杂时的遮罩，使掺杂区大抵对准间隙壁。在掺杂形成源极/漏极时，较佳同时掺杂栅极电极106及206以降低片电阻。当区域100掺杂n型杂质时，则区域200则以光致抗蚀剂遮蔽，同样地，当区域200掺杂p型杂质时，则区域200以光致抗蚀剂作遮蔽。
在另一实施例中，如图7B所示，锗化硅应力源形成在PMOS区域200中。光致抗蚀剂121较佳形成并覆盖NMOS区域100。在基底30中沿着间隙壁216外部边缘形成凹陷。接着将锗化硅应力源218形成在凹陷中。在一较佳实施例中，锗化硅应力源218是利用外延成长。在外延过程中较佳以p型杂质，例如：硼，进行掺杂。最后将光致抗蚀剂121移除。在退火后，锗化硅应力源218会恢复其晶格常数，且大于基底30的晶格常数。由于晶格常数的差异使得PMOS元件中沟道区域中导入压应力，使元件的驱动电流增加。
图8显示形成硅化区域130及230后的结构，如同背景技术，是利用硅化制程在源极/漏极区域以及栅极电极上形成硅化区域130及230。为了形成硅化区域，较佳会先在元件上形成一薄金属层，其材质例如是Co、Ni或Ti等。接着以退火制程在金属层及其下方的硅层间形成硅化物，最后再将未反应的金属层移除。
如图9所示，可以干式或湿式蚀刻制程移除间隙壁116及216。移除制程所使用的蚀刻液较佳能与间隙壁116及216反应但不会与间隙壁衬层114、214以及硅化区域130及230反应。在一较佳实施例中，间隙壁116及216为氮化硅，而间隙壁衬层114及214为氧化硅，因此，HF以及/或H3PO4可用来移除间隙壁116及216。
如图10所示，可选择性形成一介电层32。接着形成一接触窗蚀刻停止层34。介电层32可用来作为接触窗蚀刻停止层34的蚀刻停止层，其中介电层32的厚度较佳介于50埃-250埃，而接触窗蚀刻停止层的厚度约介于300埃-1500埃。接触窗蚀刻停止层可依照不同种类的MOS元件选择不同的材料与制程，以提供其沟道区域所需的张应力或压应力。接触窗蚀刻停止层34常用的材质较佳包括：氮化物、氮氧化物、氧化物、碳化硅或上述材料的组合。介电层32常用的材料较佳包括：氧化硅、氮化硅或氮氧化硅等。在一较佳实施例中，介电层32与接触窗蚀刻停止层34为具有不同蚀刻速率的不同材料。
在一较佳实施例中，如图11A所示，将区域200中的接触窗蚀刻停止层薄化，薄化后区域100及200中剩余的部分分别为134及234。剩余部分234的厚度较佳约小于50埃，而更佳约介于50埃-300埃。接触窗蚀刻停止层134及234的厚度TA及TB之比约介于2-25，而更佳约介于3-9。厚度TA及TB与间隙壁衬层114及214宽度W之比约介于0.125-7.5，较佳约介于0.3-4。在此实施例中，介电层32与接触窗蚀刻停止层较佳具有本征张应力(inherent tensile stress)。当张应力施加至MOS元件的沟道区，使MOS元件的效能得以改善。由于PMOS元件需要一压应力，因此，相较于接触窗蚀刻停止层134，接触窗蚀刻停止层234的厚度较薄，以降低张应力对PMOS元件不良的影响。在此实施例中，由于接触窗蚀刻停止层134对234具有较高的厚度比，因此接触窗蚀刻停止层134的厚度较大。如图8所示，由于间隙壁116的移除，因此可形成较厚的接触窗蚀刻停止层。
在另一实施例中，如图11B所示，将区域100中的接触窗蚀刻停止层34薄化，在此实施例中，介电层32与接触窗蚀刻停止层较佳具有本征压应力(inherent compressive stress)，因此PMOS元件效能得以改善。由于NMOS元件需要张应力才能有效改善其效能表现，较佳将接触窗蚀刻停止层134的厚度薄化至小于234，因此只有少量的压应力施加至NMOS元件的沟道，可减少压应力对其不良的影响。
锗化硅应力源能有效改善PMOS元件的效能，但却无法轻易地改善NMOS元件的效能，因此较佳采用图11A所示的实施例。
图12显示层间介电层36以及接触窗开口的形成。由于接触窗蚀刻停止层134及234厚度差异甚大，因此介电层32较佳用来作为蚀刻接触窗蚀刻停止层134及234时的蚀刻停止层。接着，将介电层32蚀刻，露出下层的硅化区域130及230，由于介电层32相当薄，因此蚀刻制程相当好控制。最后以导电材料填满接触窗开口38，如图13所示。
图14显示本发明的一较佳变化例，本实施例的前段制程步骤类似于图4至图7B的制程。在形成源极/漏极区120及220后以及形成硅化区域130及230之前，可以蚀刻制程移除间隙壁116及216，但保留间隙壁衬层114及214和基底30。在一实施例中，间隙壁衬层114及214是由氧化硅所形成，而间隙壁116及216是由氮化硅所形成，因此，较佳利用HF以及/或H3PO4作为蚀刻液移除间隙壁116及216。接着，形成硅化区域130及230，最后结构如图9所示。
本发明的较佳实施例具有多优点，例如可以图15A及图15B来解释深宽比的改善，如图15A所示，假设间隙壁的厚度为0.05μm而间隙壁间距为0.03μm，且假设栅极的高度为0.1μm，因此深宽比为0.1/0.03(3.3)。由于间隙壁的移除(如图15B所示)间隙壁间距可从原来的0.03μm增加至0.13μm，且深宽比减小至0.8。
本发明的较佳实施例较佳用于具有微小间距的集成电路，例如可用于栅极电极间距小于3000埃的相邻MOS元件。通过降低深宽比可改善间隙的填充能力(gap-filling)，并使接触窗蚀刻制程较易控制。此外，可采用厚度较大的接触窗蚀刻停止层，以降低后续制程的困难度，因此，元件效能得以改善。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下：
MOS元件：2、4、12、14
接触窗蚀刻停止层：16、34
区域：18
线：22、24、26、28
基底：30
区域：100、200
轻掺杂区：108、208
栅极介电层：104、204
栅极电极：106、206
光致抗蚀剂：109、121
次层：110
第二次层：112
间隙壁衬层：114、214
间隙壁：116、216
源极/漏极区域：120、220
锗化硅应力源：218
硅化区域：130、230
介电层：32
层间介电层：36
接触窗开口：38
接触窗蚀刻停止层剩余区域：134、234
Claims (14)
1.一种半导体结构，其特征在于，该半导体结构包括：
一基底，包括一第一区域及一第二区域；
一第一MOS元件位于该第一区域，且该第一MOS元件具有一L形第一间隙壁衬层；
一第二MOS元件位于该第二区域，且该第二MOS元件具有一L形第二间隙壁衬层；
一第一应力膜具有一第一厚度，位于该第一MOS元件以及该第一间隙壁衬层之上，且与该第一间隙壁衬层直接接触；以及
一第二应力膜具有一第二厚度，位于该第二MOS元件以及该第二间隙壁衬层之上，且与该第二间隙壁衬层直接接触。
2.根据权利要求1所述的半导体结构，其特征在于，该第一厚度与该第二厚度之比介于2-25。
3.根据权利要求1所述的半导体结构，其特征在于，该第一间隙壁衬层及该第二间隙壁衬层的厚度介于30埃-250埃。
4.根据权利要求1所述的半导体结构，其特征在于，该第一间隙壁衬层及该第二间隙壁衬层的宽度介于150埃-800埃。
5.根据权利要求1所述的半导体结构，其特征在于，该第一MOS元件为一NMOS元件而该第二MOS元件为一PMOS元件，且其中该第一应力膜及该第二应力膜具有张应力。
6.根据权利要求1所述的半导体结构，其特征在于，该第一MOS元件为一PMOS元件而该第二MOS元件为一NMOS元件，且其中该第一应力膜及该第二应力膜具有压应力。
7.根据权利要求6所述的半导体结构，其特征在于，该第二厚度大于该第一厚度，且其中该第一厚度与该第一间隙壁衬层的宽度之比以及该第二厚度与该第二间隙壁衬层的宽度之比分别介于0.125-7.5。
8.根据权利要求1所述的半导体结构，其特征在于，该第一应力膜包括一第一上部分以及一第一下部分，且该第一上部分与该第一下部分为不同材料，而该第二应力膜包括一第二上部分以及一第二下部分，且该第二上部分与该第二下部分为不同材料，其中该第一应力膜的该第一下部分及该第二应力膜的该第二下部分为一连续层。
9.一种形成半导体结构的方法，其特征在于，该形成半导体结构的方法包括：
提供一半导体基底，包括一第一区域及一第二区域；
于该第一区域之上形成一第一栅极叠层以及于该第二区域之上形成一第二栅极叠层；
于该第一栅极叠层侧壁上形成一L形第一间隙壁衬层以及于该第二栅极叠层之上形成一L形第二间隙壁衬层；
形成一接触窗蚀刻停止层，具有一第一部分位于该第一区域以及一第二部分位于该第二区域，其中该接触窗蚀刻停止层直接位于该第一间隙壁衬层及该第二间隙壁衬层之上，且其中该第一部分具有一第一厚度，且该第一厚度大于该第二部分的一第二厚度。
10.根据权利要求9所述的形成半导体结构的方法，其特征在于，该接触窗蚀刻停止层的形成方法包括：
毯覆性形成一接触窗蚀刻停止层；以及
薄化该第二区域上的部分该接触窗蚀刻停止层。
11.根据权利要求9所述的形成半导体结构的方法，其特征在于，该第一间隙壁衬层及该第二间隙壁衬层的形成方法包括：
毯覆性形成一间隙壁衬层；
在该间隙壁衬层上毯覆形成成一间隙壁层；
图案化该间隙壁衬层以形成该第一间隙壁衬层及该第二间隙壁衬层；
图案化该间隙壁层以分别在该第一间隙壁衬层及该第二间隙壁衬层上形成一第一间隙壁以及一第二间隙壁；以及
移除该第一间隙壁及该第二间隙壁。
12.根据权利要求9所述的形成半导体结构的方法，其特征在于，更包括：在形成该接触窗蚀刻停止层之前，于该第一区域及该第二区域上以及该第一间隙壁衬层及该第二间隙壁衬层上形成一介电层，其中该介电层的材料不同于该接触窗蚀刻停止层。
13.根据权利要求9所述的形成半导体结构的方法，其特征在于，位于该第一区域的该接触窗蚀刻停止层具有一第一厚度，位于该第二区域的该接触窗蚀刻停止层的一剩余部分具有一第二厚度，且其中该第一厚度及该第二厚度的比率介于2-25。
14.根据权利要求9所述的形成半导体结构的方法，其特征在于，该第一间隙壁衬层及该第二间隙壁衬层的厚度介于30埃-250埃，其宽度介于150埃-800埃。
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