CN101005046A - 形成半导体器件的双栅极的方法 - Google Patents

形成半导体器件的双栅极的方法 Download PDF

Info

Publication number
CN101005046A
CN101005046A CNA2006100642916A CN200610064291A CN101005046A CN 101005046 A CN101005046 A CN 101005046A CN A2006100642916 A CNA2006100642916 A CN A2006100642916A CN 200610064291 A CN200610064291 A CN 200610064291A CN 101005046 A CN101005046 A CN 101005046A
Authority
CN
China
Prior art keywords
carry out
cleaning
wet cleaning
clean
polysilicon
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100642916A
Other languages
English (en)
Other versions
CN100505217C (zh
Inventor
金奎显
崔根敏
崔伯一
金东柱
韩智惠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN101005046A publication Critical patent/CN101005046A/zh
Application granted granted Critical
Publication of CN100505217C publication Critical patent/CN100505217C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种用于形成半导体器件的双栅极的方法包括:在半导体衬底的第一区域和第二区域上分别形成用p型杂质离子掺杂的第一多晶硅层和用n型杂质离子掺杂的半导体第二多晶硅层;顺序地使第一和第二多晶硅层的表面经受第一湿法清洁、第二湿法清洁和干法清洁。

Description

形成半导体器件的双栅极的方法
技术领域
本发明涉及半导体器件的制造方法,更具体地涉及在半导体器件中形成由p导电型栅极和n导电型栅极组成的双栅极的方法。
背景技术
通常的互补金属氧化物半导体(CMOS)器件具有其中在一个半导体衬底上形成P沟道型MOS晶体管和n沟道型MOS晶体管以便晶体管以互补方式运行的结构。因为CMOS器件的这种结构有助于提高半导体器件的整体效率和运行速度,所以其普遍地应用于需要高速和高性能的逻辑器件和存储器件。CMOS器件中的PMOS晶体管和NMOS晶体管的栅极掺杂为不同的导电型。该栅极结构叫做“双栅极”。
在下面将简要地说明形成双栅极的一般方法。首先,在半导体衬底上形成栅极绝缘层。然后,在栅绝缘层上形成用n型杂质离子掺杂的栅极导电层,例如,多晶硅层。使用通过其暴露PMOS晶体管区域的第一光致抗蚀剂图案执行离子注入工艺,以向PMOS晶体管区域内的栅极导电层注入p型杂质离子。然后,使用通过其暴露NMOS晶体管区域的第二光致抗蚀剂图案执行离子注入工艺,以向NMOS晶体管区域内的栅极导电层注入n型杂质离子。然后,执行扩散工艺以形成n和p导电型的栅极导电层,之后清洁并干燥以除去形成在n和p导电型的栅极导电层上的自然氧化物层。在n和p导电型的栅极导电层上顺序地形成金属硅化物层和栅极硬掩模层。最后,对得到的结构进行共同的图案化工艺以形成双栅极,其中p和n导电类型的栅极导电层图案分别布置在NMOS和PMOS晶体管区域内。
根据形成双栅极的一般方法,在用于将n和p型杂质离子注入到栅极导电层的离子注入工艺过程之后,执行剥离和清洁以除去第一和第二光致抗蚀剂图案。具体地说,通过使用氧气(O2)等离子体的干法剥离实现剥离。然而,通过使用氧气等离子体的干法剥离不完全地除去其上部由于高浓度离子注入而被硬化的光致抗蚀剂图案,因而之后留下光致抗蚀剂残余物。光致抗蚀剂残余物在随后清洁中不容易除去,并在正常实施随后的栅极图案化工艺过程中充当障碍,引起许多问题,例如,栅极线路的短路和桥接。在严重的情形下,栅极导电层可以保持未被蚀刻。
在形成金属硅化物层之前,根据下面的工序执行清洁以除去自然氧化物层。首先,使用H2SO4和H2O2(4∶1)的硫酸过氧化物混合物(SPM)作为清洗溶液,执行清洁,在120℃下维持大约10分钟。然后,使用超纯水(UPW)执行清洗。使用为NH4OH、H2O2和H2O(1∶4∶20)的混合物的标准清洁剂-1(SC-1)作为清洁溶液,进一步执行清洁,在25℃下保持大约10分钟。随后,使用超纯水(UPW)再一次执行清洗。最后,使用包含NH4F的缓冲氧化物蚀刻剂(BOE)作为清洁溶液,执行清洁,维持大约200秒,之后用超纯水(UPW)清洗并干燥。
在转移到洗涤槽或者干燥器用于清洗或者干燥期间,半导体衬底暴露于空气中,导致在p和n导电类型的栅极导电层的表面上形成水痕。该水痕可以在随后栅极图案化中引起栅极***,在某些情况下,它们成为蚀刻障碍,以致在栅极图案化时栅极导电层保持未被蚀刻。
发明内容
本发明的实施例涉及形成半导体器件的双栅极的方法,通过该方法,在清洁以除去自然的氧化物层期间在不留下任何残余物或者形成水痕的情况下,除去光致抗蚀剂图案。
在一个实施例中,半导体器件的双栅极的形成方法包括分别在半导体衬底的第一区域和第二区域上形成用p型杂质离子掺杂的第一多晶硅层和用n型杂质离子掺杂的第二多晶硅层;顺序地使第一和第二多晶硅层的表面经受第一湿法清洁、第二湿法清洁和干法清洁。
在另一个实施例中,半导体器件的双栅极的形成方法包括分别在半导体衬底的第一区域和第二区域上形成用p型杂质离子掺杂的第一多晶硅层和用n型杂质离子掺杂的第二多晶硅层;顺序地使第一和第二多晶硅层的表面经受湿法清洁、干燥和干法清洁。
在另一个实施例中,半导体器件的双栅极的形成方法包括分别在半导体衬底的第一区域和第二区域上形成用p型杂质离子掺杂的第一多晶硅层和用n型杂质离子掺杂的第二多晶硅层;顺序地使第一和第二多晶硅层的表面经受第一湿法清洁、第二湿法清洁、第三湿法清洁和干法清洁。
附图说明
图1-9是说明根据本发明的实施例的半导体器件的双栅极形成方法的剖面图;
图10是显示在根据本发明的半导体器件的双栅极形成方法中用于除去光致抗蚀剂残余物的自旋型单一清洁器的结构的图解;
图11是说明在根据本发明的半导体器件的双栅极形成方法中剥离光致抗蚀剂的工序的流程图;
图12是说明在根据本发明的半导体器件的双栅极形成方法中剥离光致抗蚀剂的另一个工序的流程图;
图13是说明在根据本发明的半导体器件的双栅极形成方法中除去自然的氧化物层的工序的流程图;
图14是说明在根据本发明的半导体器件的双栅极形成方法中除去自然氧化物层的另一个工序的流程图;
图15是说明在根据本发明的半导体器件的双栅极形成方法中除去自然氧化物层的另一个工序的流程图;和
图16是显示说明在根据本发明的实施例的半导体器件的双栅极形成方法中除去自然氧化物层的工序的图表。
具体实施方式
图1至9是说明根据本发明的实施例的半导体器件的双栅极形成方法的横剖面图,图10是显示在根据本发明半导体器件的双栅极形成方法中用于除去光致抗蚀剂残余物的自旋型单一清洁器的结构的图解,图16示出在根据本发明的实施例的半导体器件的双栅极形成方法中用于除去自然氧化物层的工序的图表。
参照图1,在具有第一区域100和第二区域200的半导体衬底300上形成栅极绝缘层310。第一区域100是其中形成PMOS晶体管的区域,第二区域200是其中形成NMOS晶体管的区域。半导体衬底300是硅衬底,但不限于于此。例如,半导体衬底可以是绝缘体上硅(SOI)衬底。形成在半导体衬底300上的栅极绝缘层310可以是氧化物层的形式。栅极绝缘层310被等离子体氮化以在栅极绝缘层310顶上形成薄氮化物层320。氮化物层320用以防止p型杂质离子(硼(B)离子)在后面的步骤中穿透栅极绝缘层310并进入半导体衬底300。在必要时,可以省略等离子体氮化。使用氩气(Ar)和氮气(N2),在400毫托的压力之下,在大约550℃下,执行等离子体氮化,维持大约70秒。
参照图2,多晶硅层330是在氮化物层320上形成的大约800厚的栅极导电层。多晶硅层330可以不包含杂质离子或者可以用n型杂质离子例如磷(P)离子掺杂。在后者情形下,掺杂到多晶硅层330的n型杂质离子的剂量是大约2.0×1020离子/cm3
参照图3,第一光致抗蚀剂图案341是形成在被第二区域200限定的多晶硅层330的一部分上的掩模图案。光致抗蚀剂图案341具有开口,通过该开口暴露被第一区域100限定的多晶硅层330的一部分。如图中所示的箭头显示,使用第一光致抗蚀剂图案341作为用于离子注入的掩模执行离子注入,以将p型杂质离子注入到多晶硅层330的暴露部分。结果,p型杂质离子注入到被第一区域100限定的多晶硅层330的部分。可以通过用大约5keV的能量以大约1.5×1016离子/cm2的剂量执行p型杂质离子(例如,硼(B)离子)的注入。
在完成p型杂质离子的注入之后,执行剥离以除去第一光致抗蚀剂图案341,如图4所示。使用自旋型单一清洁器执行剥离。具体地说,以图10显示的箭头402的方向将半导体衬底300稳固地设置在旋转的旋转器400上,然后在那上面喷射清洁溶液。因为旋转器400以高速旋转,所以半导体衬底300高速旋转,以使清洁溶液均匀分布在半导体衬底300的整个表面上。
在图11中说明用于剥离第一光致抗蚀剂图案341的工序。如图11所示,在图10显示的自旋型单一清洁器中通过一系列第一清洁和第二清洁完成剥离。首先,使用包含NH4F(大约17wt%)和HF(大约0.06wt%)的BOE,执行第一清洁,维持大约30秒(步骤511)。可以使用稀释的HF(DHF)溶液执行第一清洁。第一清洁引起第一光致抗蚀剂图案341的表面部分地从多晶硅层330剥离。在完成第一清洁之后,使用包含O3热去离子(DI)水执行第二清洁,维持大约1至大约30分钟(步骤512)。第二清洁也在自旋型单一清洁器中执行。将包含O3的热去离子(DI)水控制在40至90℃的温度和O3浓度大约为1%至大约10%。通过一系列第一清洁和第二清洁,可以在不留下任何光致抗蚀剂残余物的情况下剥离第一光致抗蚀剂341,其通过下面的反应1证明:
-CH2-+O3→3O2+CO2+H2O----------------(1)
如反应1所述,O3与是光致抗蚀剂的构成部分的-CH2-反应,生成3O2、CO2和H2O,从而剥离光致抗蚀剂。通过下面的反应2和3具体地描述该过程:
O3→O2+O*---------(2)
3O*+-CH2-→CO2+H2O——(3)
如反应2描述,O3分解生成氧自由基O*,如反应3所述氧自由基O*与-CH2-反应生成CO2和H2O。
在图12中说明用于剥离第一光致抗蚀剂图案341的另一个过程。如图12所示,在图10所示的旋转型单一清洁器中通过一系列第一清洁和第二清洁完成剥离。首先,使用包含O3的BOE执行第一清洁(步骤521)。可以使用包含大约0.01wt%至大约1wt%的浓度的HF的稀释的HF(DHF)溶液执行第一清洁。第一清洁使第一光致抗蚀剂图案341的表面部分地从多晶硅层330剥离。在完成第一清洁之后,使用包含大约1%至大约10%浓度的O3的热去离子(DI)水执行第二清洁,维持1分钟至大约30分钟(步骤522)。将热去离子水控制在40至90℃的温度。第二清洁也在图10显示的自旋型单一清洁器中执行。通过一系列第一清洁和第二清洁,在不留下任何光致抗蚀剂残余物的情况下剥离第一光致抗蚀剂图案341,如上面的反应1证明。
参照图5,第二光致抗蚀剂图案342是形成在多晶硅层330的一部分上的掩模图案,第一光致抗蚀剂图案(图4中的341)从该多晶硅层330完全地除去。第二光致抗蚀剂图案342具有开口,通过该开口暴露被第二区域200限定的多晶硅层330的一部分。如图显示的箭头所示,使用第二光致抗蚀剂图案342作为用于离子注入的掩模执行离子注入,以将n型杂质离子注入到多晶硅层330的暴露部分。结果,将n型杂质离子注入到被第二区域200限定的多晶硅层330的部分中。可以通过用大约5keV的能量以大约1.5×1015离子/cm2的剂量注入n型杂质离子,执行n型杂质离子(例如,磷(P)离子)的注入。
在完成n型杂质离子的注入之后,执行剥离以除去第二光致抗蚀剂图案342,如图6所示。以与第一光致抗蚀剂层图案(图4中的341)基本上相同的方式执行第二光致抗蚀剂层图案342的剥离,如参照图11和12所述。
参照图7,对其中注入了p和n型杂质离子的多晶硅层330执行退火,以活化杂质离子。可通过快速热处理(RTP)完成该退火。在大约950℃下,执行快速热处理,维持大约20秒。通过退火,在被第一区域100和第二区域200限定的部分上分别形成用p型杂质离子掺杂的第一多晶硅层110和用n型杂质离子掺杂的第二多晶硅层210。
然后,执行清洁以除去形成在第一和第二多晶硅层110和210的表面上的自然氧化物层(未显示)。在图10显示的自旋型清洁器中执行该清洁。参照图13具体地说明除去自然氧化物层的过程。如图13所示,使用包含NH4F(大约17wt%)和HF(大约0.06wt%)的BOE作为清洁溶液,执行湿法清洁,持续大约10至500秒(步骤611)。可选地,包含大约0.1wt%至大约5wt%浓度的HF的稀释的HF溶液可以与BOE一起使用。在完成第一清洁之后,使用热去离子水和包含O3的热去离子水执行额外的清洁大约3分钟,以在第一和第二多晶硅层110和210上形成具有预定厚度(例如,3至50)的新的自然氧化物层(未显示)(步骤612)。为了清洁,可以使用包含大约0.1wt%至大约5wt%浓度的HF的HF溶液代替包含O3的热去离子水。其后,执行干燥(步骤613),之后在箱型清洁器中使用无水HF气体进行干法清洁以除去自然氧化物层(步骤614)。通过在干法清洁期间,控制箱型清洁器的温度将晶片的温度维持在大约20℃或者更低。最后的干法清洁避免需要额外的干燥,因而防止形成水痕。
现在将参照图14说明用于除去自然氧化物层的另一个过程。如图14所示,首先,顺序地使用SPM、BOE和SC-1作为清洁溶液执行清洁(步骤621)。SPM包含比率大约为4∶1的H2SO4和H2O2并控制其以具有120℃的温度。执行使用SPM的清洁大约5分钟。BOE包含比率为大约17∶0.06的NH4F和HF。执行使用BOE的清洁大约200秒。SC-1包含比率大约为1∶4∶20的NH4OH、H2O2和H2O并控制其以具有25℃的温度。执行使用SC-1的清洁大约10分钟。在分批式清洁器中执行清洁(步骤621)。在清洁之后,执行干燥(步骤622)和然后在使用无水HF气体的自旋型单一清洁器中执行干法清洁以除去自然氧化物层(步骤623)。
现在将参照图15说明用于除去自然氧化物层的另一过程。如图15所示,首先,执行使用包含O3的去离子水的清洁大约5分钟(步骤631)。然后,使用包含比率大约为17∶0.06的NH4F和HF的BOE执行清洁大约200秒(步骤632)。再一次,使用包含O3的去离子水执行清洁大约5分钟(步骤633)。最后,使用无水HF气体执行于法清洁(步骤634)。
图16显示通过X射线光电子光谱(XPS)对相应的清洗步骤中形成在第一和第二多晶硅层110和210上的自然氧化物层的分析结果。如数字参考“710”显示的图表所示,在清洁之前,自然氧化物(SiO2)层存在于第一和第二多晶硅层110和210上。如通过数字参考“720”显示的图表所示,在使用BOE或者BOE和稀释的HF溶液湿清洁之后,除去了自然氧化物层。如通过数字参考“730”显示的图表所示,通过使用包含O3的热去离子水重新形成自然氧化物层。最后,如通过数字参考“740”显示的图表所示,通过使用无水HF气体的干法清洁完全地除去自然氧化物层。
参照图8,作为金属硅化物层的硅化钨层350和作为栅极硬掩模的硬掩模氮化物360顺序地形成在第一和第二多晶硅层110和210上,从第一和第二多晶硅层110和210除去了自然氧化物层。在大约350至大约450℃下,使用WE6和SiH4作为反应气体形成硅化钨层350。作为选择,使用WF6和SiH2Cl2为反应气体在大约500至大约600℃下形成硅化钨。
参照图9,通过普通技术图案化硬掩模氮化物、硅化钨层、第一和第二层110和210、氮化物320和栅极绝缘层310,以在衬底300的第一区域100和第二区域200上分别形成第一栅极堆叠100G和第二栅极堆叠200G。第一栅极堆叠100G由顺序层叠在衬底300的第一区域100上的第一栅极绝缘层图案311、第一氮化物层图案321、第一多晶硅层图案111、第一硅化钨层图案351和第一硬掩模氮化物层图案361组成。第二栅极堆叠200G由顺序层叠在衬底300的第二区域200上的第二栅极绝缘层图案312、第二氮化物层图案322、第二多晶硅层图案211、第二硅化钨层图案352和第二硬掩模氮化物层图案362组成。
尽管在这里已经参照它的优选实施例详细地描述本发明,但本领域的技术人员应该理解这些实施例不是用于限制本发明,在不脱离权利要求限定的本发明的精神和范围的情况下可以进行多种变化和修改。

Claims (32)

1.一种形成半导体器件的双栅极的方法,所述方法包括:
在半导体衬底的第一区域上形成用p型杂质离子掺杂的第一多晶硅层和在所述半导体衬底的第二区域上形成用n型杂质离子掺杂的第二多晶硅层;
第一湿法清洁所述第一和第二多晶硅层;
第二湿法清洁所述第一和第二多晶硅层;和
干法清洁所述第一和第二多晶硅层。
2.根据权利要求1的方法,还包括:
在所述干法清洁之后,在所述第一和第二多晶硅层上方形成金属硅化物层和栅极硬掩模;和
图案化所述栅极硬掩模、金属硅化物层、和第一和第二多晶硅层以形成第一栅极堆叠和第二栅极堆叠。
3.根据权利要求1的方法,其中形成所述第一和第二多晶硅层还包括:
在所述半导体衬底上方形成栅极绝缘层;
在所述栅极绝缘层上方形成多晶硅层;
形成暴露所述第一多晶硅层的第一光致抗蚀剂图案;
将p型杂质离子注入到暴露的所述第一多晶硅层;
除去所述第一光致抗蚀剂图案;
形成暴露所述第二多晶硅层的第二光致抗蚀剂图案;
将n型杂质离子注入到暴露的所述第二多晶硅层;
除去所述第二光致抗蚀剂图案;和
退火所述第一和第二多晶硅层。
4.根据权利要求3的方法,其中除去所述第一和第二光致抗蚀剂图案还包括:
使用缓冲氧化物蚀刻剂作为第一清洁溶液,第一清洁所述光致抗蚀剂图案;和
使用包含O3的去离子水作为第二清洁溶液,第二清洁所述光致抗蚀剂图案。
5.根据权利要求4的方法,其中缓冲氧化物蚀刻剂包含O3
6.根据权利要求4的方法,其中使用包含浓度为大约1至大约10%的O3的去离子水作为清洁溶液,执行所述第二清洁保持大约1至大约30分钟,同时保持所述半导体衬底的温度在大约40至大约90℃。
7.根据权利要求4的方法,其中在自旋单一清洁器中执行所述第一清洁和第二清洁。
8.根据权利要求3的方法,其中除去所述第一和第二光致抗蚀剂图案还包括:
使用稀释的HF溶液作为第一清洁溶液,第一清洁所述光致抗蚀剂图案;和
使用包含O3的去离子水作为第二清洁溶液,第二清洁所述光致抗蚀剂图案。
9.根据权利要求8的方法,其中稀释的HF溶液包含O3
10.根据权利要求9的方法,其中稀释的HF溶液包含浓度为大约0.01至大约1wt%的HF。
11.根据权利要求8的方法,其中使用包含浓度为大约1至大约10%的O3的去离子水作为清洁溶液,执行所述第二清洁保持大约1至大约30分钟,同时保持所述半导体衬底的温度在大约40至大约90℃。
12.根据权利要求8的方法,其中在自旋型单一清洁器中执行所述第一清洁和第二清洁。
13.根据权利要求1的方法,其中使用缓冲氧化物蚀刻剂作为清洁溶液,执行所述第一湿法清洁保持大约10至大约500秒。
14.根据权利要求1的方法,其中使用缓冲氧化物蚀刻剂和稀释的HF溶液作为清洁溶液,执行所述第一湿法清洁。
15.根据权利要求1的方法,其中使用包含O3的去离子水执行所述第二湿法清洁。
16.根据权利要求1的方法,其中使用包含O3的去离子水和包含O3的稀释的HF溶液执行所述第二湿法清洁。
17.根据权利要求1的方法,其中执行所述第一湿法清洁以除去形成在所述第一和第二多晶硅层上的自然氧化物层,执行所述第二湿法清洁以在所述第一和第二多晶硅层上形成新的自然氧化物层,和执行所述干法清洁以除去形成在所述第二湿法清洁之后的自然氧化物层。
18.根据权利要求17的方法,其中形成在所述第二湿法清洁之后的自然氧化物层具有大约3至大约50的厚度。
19.根据权利要求1的方法,其中在自旋型单一清洁器中执行所述第一湿法清洁和第二湿法清洁。
20.根据权利要求1的方法,其中使用无水HF气体执行所述干法清洁。
21.根据权利要求20的方法,其中执行使用无水HF气体的所述干法清洁,同时保持所述半导体衬底的在大约20℃以下的温度。
22.根据权利要求1的方法,还包括在所述第二湿法清洁之后的干燥。
23.一种形成半导体器件双栅极的方法,所述方法包括:
在半导体衬底的第一区域上形成用p型杂质离子掺杂的第一多晶硅层和在所述半导体衬底的第二区域上形成用n型杂质离子掺杂的第二多晶硅层;
湿法清洁所述第一和第二多晶硅层;
干燥所述第一和第二多晶硅层;和
干法清洁所述第一和第二多晶硅层。
24.根据权利要求23的方法,其中使用硫酸过氧化物混合物、缓冲氧化物蚀刻剂和标准清洁-1作为清洁溶液执行所述湿法清洁。
25.根据权利要求23的方法,其中在分批式清洁器中执行所述湿法清洁。
26.根据权利要求23的方法,其中使用无水HF气体执行所述干法清洁。
27.根据权利要求23的方法,其中在自旋型单一清洁器中执行所述干法清洁。
28.一种形成半导体器件的双栅极的方法,所述方法包括:
在半导体衬底的第一区域上形成用p型杂质离子掺杂的第一多晶硅层和在所述半导体衬底的第二区域上形成用n型杂质离子掺杂的第二多晶硅层;
第一湿法清洁所述第一和第二多晶硅层;
第二湿法清洁所述第一和第二多晶硅层;
第三湿法清洁所述第一和第三多晶硅层;和
干法清洁所述第一和第二多晶硅层。
29.根据权利要求28的方法,其中使用包含O3的去离子水执行所述第一湿法清洁。
30.根据权利要求28的方法,其中使用缓冲氧化物蚀刻剂作为清洁溶液执行所述第二湿法清洁。
31.根据权利要求28的方法,其中使用包含O3的去离子水执行所述第三湿法清洁。
32.根据权利要求28的方法,其中使用无水HF气体执行所述干法清洁。
CNB2006100642916A 2005-12-22 2006-12-22 形成半导体器件的双栅极的方法 Expired - Fee Related CN100505217C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR20050128307 2005-12-22
KR128307/05 2005-12-22
KR88631/06 2006-09-13

Publications (2)

Publication Number Publication Date
CN101005046A true CN101005046A (zh) 2007-07-25
CN100505217C CN100505217C (zh) 2009-06-24

Family

ID=38365860

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006100642916A Expired - Fee Related CN100505217C (zh) 2005-12-22 2006-12-22 形成半导体器件的双栅极的方法

Country Status (4)

Country Link
US (3) US20070148848A1 (zh)
JP (1) JP5153131B2 (zh)
KR (1) KR100811267B1 (zh)
CN (1) CN100505217C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8846483B2 (en) 2011-04-29 2014-09-30 Semiconductor Manufacturing International (Shanghai) Corporation Method of manufacturing a phase change semiconductor device and the phase change semiconductor device
CN104752196A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 光刻胶去除的后处理方法及半导体器件的制作方法
CN102891112B (zh) * 2012-10-25 2016-09-28 上海华虹宏力半导体制造有限公司 改善双栅cmos多晶硅耗尽的方法以及双栅cmos
CN107507761A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种多晶硅沉积方法以及多晶硅沉积设备

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100965220B1 (ko) * 2007-12-28 2010-06-22 주식회사 동부하이텍 반도체 소자의 제조방법
KR101030299B1 (ko) * 2008-08-08 2011-04-20 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
JP2010153809A (ja) * 2008-11-26 2010-07-08 Sumco Corp シリコンウェーハの表面に形成された所定の膜厚を有する層の膜厚分布を均一化する処理方法及びシリコンウェーハの厚み分布を均一化する処理方法
US10658161B2 (en) * 2010-10-15 2020-05-19 Applied Materials, Inc. Method and apparatus for reducing particle defects in plasma etch chambers

Family Cites Families (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6064436A (ja) * 1983-09-19 1985-04-13 Fujitsu Ltd スピンドライヤ
US4749440A (en) * 1985-08-28 1988-06-07 Fsi Corporation Gaseous process and apparatus for removing films from substrates
US4921572A (en) * 1989-05-04 1990-05-01 Olin Corporation Etchant solutions containing hydrogen fluoride and a polyammonium fluoride salt
JP2581268B2 (ja) * 1990-05-22 1997-02-12 日本電気株式会社 半導体基板の処理方法
US6124211A (en) * 1994-06-14 2000-09-26 Fsi International, Inc. Cleaning method
JP2760418B2 (ja) * 1994-07-29 1998-05-28 住友シチックス株式会社 半導体ウエーハの洗浄液及びこれを用いた半導体ウエーハの洗浄方法
JP2630292B2 (ja) * 1995-02-27 1997-07-16 日本電気株式会社 半導体装置の製造方法
JP3393249B2 (ja) * 1995-12-27 2003-04-07 ソニー株式会社 デュアルゲート構造を有する半導体装置およびその製造方法
KR0170902B1 (ko) * 1995-12-29 1999-03-30 김주용 반도체 소자의 제조방법
JPH10199847A (ja) * 1997-01-08 1998-07-31 Sony Corp ウエハの洗浄方法
US5753547A (en) * 1997-01-28 1998-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of a cylindrical polysilicon module in dram technology
US6065481A (en) * 1997-03-26 2000-05-23 Fsi International, Inc. Direct vapor delivery of enabling chemical for enhanced HF etch process performance
JP3222404B2 (ja) * 1997-06-20 2001-10-29 科学技術振興事業団 半導体基板表面の絶縁膜の形成方法及びその形成装置
JP3209164B2 (ja) * 1997-10-07 2001-09-17 日本電気株式会社 半導体装置の製造方法
US6005269A (en) * 1998-02-19 1999-12-21 Texas Instruments - Acer Incorporated DRAM cell with a double-crown shaped capacitor
US6342438B2 (en) * 1998-11-06 2002-01-29 Advanced Micro Devices, Inc. Method of manufacturing a dual doped CMOS gate
KR100332108B1 (ko) * 1999-06-29 2002-04-10 박종섭 반도체 소자의 트랜지스터 및 그 제조 방법
US20020137362A1 (en) * 1999-07-29 2002-09-26 Rajarao Jammy Method for forming crystalline silicon nitride
DE10038219A1 (de) * 1999-08-05 2001-05-03 Tokyo Electron Ltd Reinigungseinrichtung, Reinigungssystem, Behandlungseinrichtung und Behandlungsverfahren
US20040034134A1 (en) * 1999-08-26 2004-02-19 Lamb James E. Crosslinkable fill compositions for uniformly protecting via and contact holes
JP3434750B2 (ja) * 1999-09-30 2003-08-11 Necエレクトロニクス株式会社 洗浄装置のライン構成及びその設計方法
US6634368B1 (en) * 1999-11-12 2003-10-21 Texas Instruments Incorporated Application of ozonated DI water to scrubbers for resist strip and particle removal processes
JP2001332630A (ja) * 2000-05-19 2001-11-30 Sharp Corp 半導体装置の製造方法
US6503333B2 (en) * 2000-11-30 2003-01-07 Taiwan Semiconductor Manufacturing Company, Ltd Method for cleaning semiconductor wafers with ozone-containing solvent
US20020111021A1 (en) * 2001-02-13 2002-08-15 Advanced Micro Devices, Inc. Ozone oxide as a mediating layer in nickel silicide formation
US20020168880A1 (en) * 2001-05-08 2002-11-14 Mitsubishi Materials Silicon Corporation Method for cleaning polysilicon
US6579810B2 (en) 2001-06-21 2003-06-17 Macronix International Co. Ltd. Method of removing a photoresist layer on a semiconductor wafer
US6720271B2 (en) * 2001-07-02 2004-04-13 Stmicroelectronics S.R.L. Process for removing polymers during the fabrication of semiconductor devices
JP4000256B2 (ja) * 2001-12-11 2007-10-31 富士通株式会社 半導体装置及びその製造方法
US20040070050A1 (en) * 2002-10-10 2004-04-15 Taiwan Semiconductor Manufacturing Company Structures of vertical resistors and FETs as controlled by electrical field penetration and a band-gap voltage reference using vertical FETs operating in accumulation through the field penetration effect
JP2003234318A (ja) 2002-02-12 2003-08-22 Asahi Kasei Microsystems Kk 半導体装置の製造方法
US7195986B1 (en) * 2002-03-08 2007-03-27 Caliper Life Sciences, Inc. Microfluidic device with controlled substrate conductivity
US6848455B1 (en) * 2002-04-22 2005-02-01 Novellus Systems, Inc. Method and apparatus for removing photoresist and post-etch residue from semiconductor substrates by in-situ generation of oxidizing species
JP2004006819A (ja) 2002-04-26 2004-01-08 Nec Electronics Corp 半導体装置の製造方法
KR100475272B1 (ko) * 2002-06-29 2005-03-10 주식회사 하이닉스반도체 반도체소자 제조방법
JP2004039866A (ja) * 2002-07-03 2004-02-05 Toshiba Corp 半導体装置及びその製造方法
US6740571B2 (en) * 2002-07-25 2004-05-25 Mosel Vitelic, Inc. Method of etching a dielectric material in the presence of polysilicon
US7101260B2 (en) * 2002-07-29 2006-09-05 Nanoclean Technologies, Inc. Methods for resist stripping and other processes for cleaning surfaces substantially free of contaminants
JP2004152862A (ja) * 2002-10-29 2004-05-27 Fujitsu Ltd 半導体装置の製造方法
KR100482372B1 (ko) * 2002-12-03 2005-04-14 삼성전자주식회사 반도체 소자의 게이트 산화막 형성방법
US6627515B1 (en) * 2002-12-13 2003-09-30 Taiwan Semiconductor Manufacturing Company Method of fabricating a non-floating body device with enhanced performance
JP4055581B2 (ja) * 2003-01-06 2008-03-05 松下電器産業株式会社 Hsg膜の形成方法
US20040238896A1 (en) * 2003-06-02 2004-12-02 Marie Mochizuki Semiconductor device
KR100672933B1 (ko) * 2003-06-04 2007-01-23 삼성전자주식회사 세정 용액 및 이를 이용한 반도체 소자의 세정 방법
KR100505693B1 (ko) * 2003-06-26 2005-08-03 삼성전자주식회사 미세 전자 소자 기판으로부터 포토레지스트 또는 유기물을세정하는 방법
TWI233168B (en) * 2003-09-01 2005-05-21 Macronix Int Co Ltd Method of cleaning surface of wafer by hydroxyl radical of deionized water
KR20050048114A (ko) * 2003-11-19 2005-05-24 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
FR2864457B1 (fr) * 2003-12-31 2006-12-08 Commissariat Energie Atomique Procede de nettoyage par voie humide d'une surface notamment en un materiau de type silicium germanium.
US20050151180A1 (en) * 2004-01-09 2005-07-14 Taiwan Semiconductor Manufacturing Co. Method to reduce a capacitor depletion phenomena
US20060065528A1 (en) * 2004-02-03 2006-03-30 Gabriel Lopez Nanostructured devices for separation and analysis
US7115436B2 (en) * 2004-02-12 2006-10-03 Robert Bosch Gmbh Integrated getter area for wafer level encapsulated microelectromechanical systems
KR100639205B1 (ko) * 2004-04-19 2006-10-30 주식회사 하이닉스반도체 반도체 소자의 제조방법
US6982208B2 (en) * 2004-05-03 2006-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for producing high throughput strained-Si channel MOSFETS
KR100520846B1 (ko) * 2004-05-11 2005-10-12 삼성전자주식회사 플로팅 게이트 형성 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법
US7157327B2 (en) * 2004-07-01 2007-01-02 Infineon Technologies Ag Void free, silicon filled trenches in semiconductors
US20060272677A1 (en) * 2004-07-01 2006-12-07 Lee Nam P Cleaning process for semiconductor substrates
US20060021634A1 (en) * 2004-07-08 2006-02-02 Liu Zhi Lewis Method and apparatus for creating ozonated process solutions having high ozone concentration
KR100618843B1 (ko) * 2004-07-12 2006-09-01 삼성전자주식회사 비휘발성 반도체 메모리 소자 및 그 제조방법
US7448395B2 (en) * 2004-07-19 2008-11-11 Texas Instruments Incorporated Process method to facilitate silicidation
JP2006066520A (ja) * 2004-08-25 2006-03-09 Fujitsu Ltd 半導体装置およびその製造方法
US20060070979A1 (en) * 2004-09-17 2006-04-06 Christenson Kurt K Using ozone to process wafer like objects
KR100641506B1 (ko) * 2004-09-17 2006-11-01 동부일렉트로닉스 주식회사 반도체 소자 세정 방법
US7611943B2 (en) * 2004-10-20 2009-11-03 Texas Instruments Incorporated Transistors, integrated circuits, systems, and processes of manufacture with improved work function modulation
JP2006167849A (ja) * 2004-12-15 2006-06-29 Denso Corp マイクロ構造体の製造方法
KR100882930B1 (ko) * 2004-12-17 2009-02-10 삼성전자주식회사 소오스 및 드레인 영역들을 갖는 씨모스 반도체 소자들 및 그 제조방법들
KR100761576B1 (ko) * 2004-12-24 2007-09-27 다이닛뽕스크린 세이조오 가부시키가이샤 기판 처리장치
KR100678468B1 (ko) * 2005-01-14 2007-02-02 삼성전자주식회사 반도체 기판의 인-시츄 세정방법 및 이를 채택하는 반도체소자의 제조방법
US7645687B2 (en) * 2005-01-20 2010-01-12 Chartered Semiconductor Manufacturing, Ltd. Method to fabricate variable work function gates for FUSI devices
US7521804B2 (en) * 2005-02-03 2009-04-21 Samsung Electronics Co., Ltd. Semiconductor device preventing electrical short and method of manufacturing the same
US8070884B2 (en) * 2005-04-01 2011-12-06 Fsi International, Inc. Methods for rinsing microelectronic substrates utilizing cool rinse fluid within a gas enviroment including a drying enhancement substance
US20060226442A1 (en) * 2005-04-07 2006-10-12 An-Ping Zhang GaN-based high electron mobility transistor and method for making the same
US7176452B2 (en) * 2005-04-15 2007-02-13 The Board Of Trustees Of The Leland Stanford Junior University Microfabricated beam modulation device
US7132322B1 (en) * 2005-05-11 2006-11-07 International Business Machines Corporation Method for forming a SiGe or SiGeC gate selectively in a complementary MIS/MOS FET device
KR100666380B1 (ko) * 2005-05-30 2007-01-09 삼성전자주식회사 포토레지스트 제거방법 및 이를 이용한 반도체 소자의 제조방법.
US20060281271A1 (en) * 2005-06-13 2006-12-14 Advanced Micro Devices, Inc. Method of forming a semiconductor device having an epitaxial layer and device thereof
US7550381B2 (en) * 2005-07-18 2009-06-23 Applied Materials, Inc. Contact clean by remote plasma and repair of silicide surface
US7531434B2 (en) * 2005-10-20 2009-05-12 United Microelectronics Corp. Method of fabricating semiconductor devices
KR100721207B1 (ko) * 2006-05-18 2007-05-23 주식회사 하이닉스반도체 이온주입된 포토레지스트 제거방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8846483B2 (en) 2011-04-29 2014-09-30 Semiconductor Manufacturing International (Shanghai) Corporation Method of manufacturing a phase change semiconductor device and the phase change semiconductor device
CN102891112B (zh) * 2012-10-25 2016-09-28 上海华虹宏力半导体制造有限公司 改善双栅cmos多晶硅耗尽的方法以及双栅cmos
CN104752196A (zh) * 2013-12-31 2015-07-01 中芯国际集成电路制造(上海)有限公司 光刻胶去除的后处理方法及半导体器件的制作方法
CN107507761A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种多晶硅沉积方法以及多晶硅沉积设备

Also Published As

Publication number Publication date
CN100505217C (zh) 2009-06-24
JP5153131B2 (ja) 2013-02-27
US20070148848A1 (en) 2007-06-28
KR100811267B1 (ko) 2008-03-07
JP2007173840A (ja) 2007-07-05
KR20070066844A (ko) 2007-06-27
US20110212610A1 (en) 2011-09-01
US20110212611A1 (en) 2011-09-01

Similar Documents

Publication Publication Date Title
CN100505217C (zh) 形成半导体器件的双栅极的方法
TWI405304B (zh) 藉形成具有不同改質之本身應力的蝕刻阻礙層以於不同通道區域中產生不同機械應力之方法
US5328867A (en) Peroxide clean before buried contact polysilicon deposition
US6927111B2 (en) Method for fabricating semiconductor device
KR20050085415A (ko) 다층 게이트 스택
JP3093620B2 (ja) 半導体装置の製造方法
KR20090071605A (ko) 반도체 장치의 제조 방법 및 반도체 장치
CN101393892B (zh) 半导体器件的制造方法
KR100725711B1 (ko) 반도체 소자 제조 방법
KR100721200B1 (ko) 반도체소자의 듀얼 게이트 형성방법
KR100546397B1 (ko) 게이트 씨닝을 방지할 수 있는 씨모스 트랜지스터의제조방법
KR100869844B1 (ko) 반도체소자의 듀얼게이트 형성방법
US20100159680A1 (en) Method for Manufacturing Semiconductor Device
KR100603512B1 (ko) 폴리사이드막 형성 방법 및 이를 이용한 반도체 장치 제조방법
KR100667904B1 (ko) 반도체 소자의 듀얼 게이트 산화막 형성방법
KR100721619B1 (ko) Cmos 트랜지스터 형성방법
KR20080002602A (ko) 듀얼 게이트를 구비하는 반도체 소자의 게이트 형성방법
KR101168334B1 (ko) 반도체소자의 듀얼 폴리게이트 형성방법
KR20080062010A (ko) 반도체 소자의 제조방법
KR19980060646A (ko) 반도체소자의 금속배선 형성방법
JPH08186082A (ja) 半導体装置の製造方法
KR100861362B1 (ko) 반도체소자의 듀얼 게이트 형성방법
JPH0974143A (ja) 半導体装置及びその製造方法
KR20050051177A (ko) 반도체소자의 트랜지스터 제조방법
CN116322063A (zh) 闪存器件及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090624

Termination date: 20131222