KR0170902B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 오존가스, 무수HF가스, 초순수증기의 혼합상을 이용하여 산화막과 실리콘이 노출된 상태의 웨이퍼를 식감함에 있어서, 그 식각 선택비를 필요에 따라 적절하게 조절하여 식각할 수 있도록 함으로써 반도체 소자의 제조 수율향상 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 제조방법
제1a도 내지 제1d도는 본 발명에 따른 초순수증기의 농도조절에 따른 산화막의 식각률 변화를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명
1 : 열산화막(Thermal Oxide)의 식각률 변화 그래프.
2 : 도핑되지 않은 산화막(MTO)의 식각률 변화 그래프.
3 : 도핑되지 않은 산화막(BPSG)의 식각률 변화 그래프.
4 : 도핑된 산화막(O3-PSG)의 식각률 변화 그래프.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 오존가스, 무수HF가스, 초순수증기의 혼합상을 이용하여 산화막과 다결정실리콘 식각 선택비를 조절하는 반도체 소자의 제조방법에 관한 것이다.
종래의 산화막식각은 불소(F)계의 습식식각(HF, BOE수용액) 방법이나 불소(F)계 케미컬(chemical)(CF4, CHF3...)을 이용한 플라즈마 건식식각방법을 이용하고 있으며, 실리콘막의 식각은 불산, 초산, 질산의 혼합 수용액을 이용한 습식식각방법이나, 플라즈마 건식식각방법을 이용하고 있다.
상기와 같은 방법을 이용하여 산화막이나 실리콘막을 식각할 경우 특히 산화막 식각시 실리콘의 식각은 거의 없고, 실리콘 식각시 산화막식각이 거의 없어 식각선택비가 큰 반면, 산화막 식각의 경우 실리콘막이, 실리콘막 식각의 경우 산화막의 식각이 일정정도 필요한 경우 원하는 식각선택비를 얻을 수 없다는 문제점이 있다.
따라서 산화막과 실리콘막의 식각선택비가 매우 높은 종래의 케미컬로는 식각선택비를 낮게 혹은 비슷한 정도로 조절하기 힘들기 때문에 이러한 문제점을 해결하기 위하여 본 발명은 오존가스, 무수HF가스, 초순수증기(DI water vapor)의 혼합케미컬을 이용하여 산화막과 실리콘막의 식각선택비를 조절할 수 있게하는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
한편, 초순수증기의 유무는 산화막의 식각률(etch rate)에 큰 영향을 미치고 오존가스의 농도는 실리콘막의 산화막형성에 큰 영향을 미치게 되므로 이와같은 두 성질을 이용하여 산화막과 실리콘막의 식각선택비를 조절할 수 있다.
상기 목적을 달성하기 위한 본 발명은 반도체 소자 제조공정중 실리콘과 산화막이 노출된 상태의 웨이퍼를 식각함에 있어서, 오존가스, 무수HF가스, 초순수증기로 이뤄지는 혼합케미컬을 이용하여 산화막과 실리콘막의 식각선택비를 조절할 수 있게하는 것을 특징으로 한다.
이하, 상기 본 발명에 대해 상세히 설명하며 다음과 같다.
먼저, 실리콘막의 식각반응에 대해 설명하기로 한다.
오존가스, 무수HF가스, 초순수증기(DI water vapor)의 혼합케미컬(chemical)을 사용하여 실리콘막 또는 다결정시리콘막(Poly silicon), 비정질실리콘막(Amorphous silicon)등을 식각할 때 식각반응기구는 오존가스에 의한 실리콘의 산화반응으로 실리콘 표면에 산화막이 형성되고 이 산화막이 혼합케미컬중의 무수HF가스와 초순수증기에 의한 식각반응으로 식각됨으로 종국적으로는 실리콘이 식각되는 결과를 얻을 수 있다.
혼합케미컬중의 초순수증기는 오존가스에 의한 실리콘의 산화반응에 일정정도 기여하나 이어지는 HF가스에 의한 식각반응에 비해 그 기여도가 작아 무시할 수 있다. 그러나 오존가스에 의한 산화반응으로 형성된 실리콘표면의 산화막(SiO2)은 혼합케미컬중의 초순수증기의 농도에 매우 큰 영향을 받게 됨으로써 소량의 초순수증기만으로도 식각반응이 빠르게 진행된다. 반명에 혼합케미컬중의 초순수증기가 전혀 없게 되는 경우에 있어서는 무수HF가스만에 의한 산화막 식각반응이 진행되지 않게 되어 실리콘표면에는 얇은 산화막이 형성된 채로 남아 있는 산화막이 오존가스로부터 나오는 발생기산소의 실리콘표면으로 침투를 억제함으로써 더이상의 산화막두께의 증가는 없게된다.
따라서 실리콘막의 손실이 없게 된다. 그러나 혼합케미컬과 웨이퍼의 반응이 진행되는 분위기는 상온, 상압이므로 상기와 같은 결과가 발생하나 그 분위기를 조절할 경우 더 이상의 산화막 형성을 얻을 수 있다.
다음, 산화막의 식각반응에 대해 설명하기로 한다.
혼합케미컬(오존가스, 무수HF가스, 초순수증기)을 사용하여 산화막을 식각하는 경우에 있어서, 오존가스는 무수HF가스와 초순수증기에 의한 식각반응 속도에 거의 영향을 미치지 않는다.
산화막구성상 실리콘이 조금 과한 구조가 산화막내에 존재하게 될 경우 HF에 의한 식각의 경우 식각균일도(etch uniformity)가 나빠지나 오존가스에 의한 산화반응의 기여로 우수한 식각균일도를 얻을 수 있는 부수적 효과는 있다. 산화막의 식각에 있어서는 초순수증기의 농도조절이 식각률에 큰 영향을 미친다. 열산화막(1), 도핑되지 않는 산화막(2)등은 초순수증기의 농도를 0으로 하거나, 미량의 농도만으로는 식각률이 0에 이르나 초순수증기의 양을 증가시킬 경우 그에 따라 산화막의 식각률은 크게 증가한다(제1a도, 제1b도 참조).
이와 반면에, 도핑된 산화막(3,4)의 경우에 있어서는 산화막자체의 수분흡습성으로 대기중의 수분을 흡수하여 초순수증기를 유입하지 않아도 빠른 식각률을 얻을 수 있고 오히려 초순수증기의 양은 증가는 식각반응을 억제하여 식각률을 감소시키게 된다(제1c도, 제1d도 참조).
다음, 혼합케미컬의 농도조절에 의한 산화막과 실리콘막의 식각선택비에 대해 설명하기로 한다.
산화막과 실리콘막을 동시에 식각시키기 위해서는 기존의 습식케미컬(불산계수용액, 불산, 초산, 질산의 혼합수용액)이나 건식케미컬(HF가스, CCl4, CF4, CHF3...)만으로는 어렵다. 일정량의 식각이 이뤄진다해도 원하는 식각선택비를 얻을 수 없다.
본 발명에서는 산화막과 실리콘막을 동시에 식각시키기 위하여 오존가스, 무스HF가스, 초순수증기의 혼합케미컬을 사용한다.
상기 혼합케미컬의 조성비에 따른 특성을 살펴보면, 첫째 오존가스를 1∼5 lpm, 무수HF 50∼300 sccm, 초순수증기 0 lpm의 조성비에서 열산화막의 경우 식각률은 0이며, 다결정실리콘막 혹은 비정질실리콘막의 경우 무수 HF의 증가에 따라 300∼2000A의 실리콘 손실이 생긴다. 이 경우 열산화막에 대한 다결정(혹은 비정질) 실리콘막의 식각선택비는 1:300∼1:∽을 얻을 수 있다.
둘째, 오존가스를 1∼5 lpm, 무수HF 150 sccm, 초순수증기 5 lpm의 조성비에서 열산화막의 경우 식각률은 약 11A/sec이며, 다결정실리콘막의 식각률은 약 17A/sec정도로 1;1.5∼1:2의 식각선택비를 얻을 수 있다.
셋째, 오존가스를 1∼5 lpm, 무수HF 250∼300 sccm, 초순수증기 10 lpm의 조성비에서 열산화막의 경우 식각률은 약 45A/sec이며, 다결정실리콘막의 식각률은 약 46∼50A/sec로서 1:1의 식각선택비를 얻을 수 있다.
이상, 상기와 같은 본 발명의 방법에 의해 종래의 습식케미컬이나, 플라즈마 식각시 이용되는 건식케미컬과는 달리, 오존가스, 무수HF가스, 초순수증기의 혼합케미컬의 조성비를 적절히 조절함으로써 산화막과 실리콘막의 식각선택비를 1:1∼1:∞로 조절할 수 있다.

Claims (3)

  1. 반도체 소자 제조공정중 실리콘과 산화막이 노출된 상태의 웨이퍼를 식각함에 있어서, 오존가스, 무수HF가스, 초순수증기로 이뤄지는 혼합케미컬을 이용하여 산화막과 실리콘막의 식각선택비를 조절할 수 있게하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 혼합 케미컬 중 초순수 증기의 양을 증가시켜 실리콘과 산화막의 식각 선택비를 1:1의 조건으로 만드는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 혼합케미컬 중 초순수 증기의 유입을 차단하고 무수HF가스의 양을 증가시켜 산화막은 거의 식각되지 않고 실리콘만을 식각시키는 것을 특징으로 하는 반도체 소자의 제조방법.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050215063A1 (en) * 1997-05-09 2005-09-29 Bergman Eric J System and methods for etching a silicon wafer using HF and ozone
US7404863B2 (en) * 1997-05-09 2008-07-29 Semitool, Inc. Methods of thinning a silicon wafer using HF and ozone
US6942811B2 (en) * 1999-10-26 2005-09-13 Reflectivity, Inc Method for achieving improved selectivity in an etching process
DE19959558A1 (de) * 1999-12-10 2001-06-21 Messer Griesheim Gmbh Reinigung von Materialoberflächen mit Gasen
US6802911B2 (en) 2001-09-19 2004-10-12 Samsung Electronics Co., Ltd. Method for cleaning damaged layers and polymer residue from semiconductor device
US7297639B2 (en) 2005-09-01 2007-11-20 Micron Technology, Inc. Methods for etching doped oxides in the manufacture of microfeature devices
KR100811267B1 (ko) * 2005-12-22 2008-03-07 주식회사 하이닉스반도체 반도체소자의 듀얼게이트 형성방법
DE102006020825A1 (de) * 2006-05-04 2007-11-08 Siltronic Ag Verfahren zur Herstellung einer Schichtenstruktur
US7993540B2 (en) * 2006-06-29 2011-08-09 Tokyo Electron Limited Substrate processing method and substrate processing apparatus
US8206605B2 (en) * 2006-11-01 2012-06-26 Tokyo Electron Limited Substrate processing method and substrate processing system
JP5524453B2 (ja) * 2008-05-15 2014-06-18 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコンウェーハのエッチング方法及びエッチング装置
US8685272B2 (en) * 2008-08-08 2014-04-01 Samsung Electronics Co., Ltd. Composition for etching silicon oxide layer, method for etching semiconductor device using the same, and composition for etching semiconductor device
KR101316054B1 (ko) * 2008-08-08 2013-10-10 삼성전자주식회사 실리콘 산화막 식각용 조성물 및 이를 이용한 실리콘 산화막의 식각 방법
US9868902B2 (en) 2014-07-17 2018-01-16 Soulbrain Co., Ltd. Composition for etching
JP6922804B2 (ja) * 2018-03-22 2021-08-18 株式会社Sumco ボロンドープｐ型シリコンウェーハのエッチング方法、金属汚染評価方法および製造方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1539700A (en) * 1976-05-14 1979-01-31 Int Plasma Corp Process for etching sio2
US4498953A (en) * 1983-07-27 1985-02-12 At&T Bell Laboratories Etching techniques
US4502915B1 (en) * 1984-01-23 1998-11-03 Texas Instruments Inc Two-step plasma process for selective anisotropic etching of polycrystalline silicon without leaving residue
US4615764A (en) * 1984-11-05 1986-10-07 Allied Corporation SF6/nitriding gas/oxidizer plasma etch system
US4749440A (en) * 1985-08-28 1988-06-07 Fsi Corporation Gaseous process and apparatus for removing films from substrates
US4789426A (en) * 1987-01-06 1988-12-06 Harris Corp. Process for performing variable selectivity polysilicon etch
JPH0194624A (ja) * 1987-10-06 1989-04-13 Hitachi Ltd シリコンのエッチング方法
DE354669T1 (de) * 1988-07-20 1990-11-08 Hashimoto Chemical Industries Co., Ltd., Sakai, Osaka, Jp Einrichtung und verfahren zum trockenaetzen und generator zum erzeugen von wasserfreier, verduennter fluss-saeure, die dafuer benoetigt wird.
US5279705A (en) * 1990-11-28 1994-01-18 Dainippon Screen Mfg. Co., Ltd. Gaseous process for selectively removing silicon nitride film
US5376233A (en) * 1992-02-10 1994-12-27 Texas Instruments Incorporated Method for selectively etching oxides
US5342808A (en) * 1992-03-12 1994-08-30 Hewlett-Packard Company Aperture size control for etched vias and metal contacts
JPH06168922A (ja) * 1992-06-25 1994-06-14 Texas Instr Inc <Ti> シリコンの気相エッチング法
US5393708A (en) * 1992-10-08 1995-02-28 Industrial Technology Research Institute Inter-metal-dielectric planarization process
US5346586A (en) * 1992-12-23 1994-09-13 Micron Semiconductor, Inc. Method for selectively etching polysilicon to gate oxide using an insitu ozone photoresist strip
US5425845A (en) * 1993-06-09 1995-06-20 Texas Instruments Incorporated Method for selective removal of hard trench masks
US5505816A (en) * 1993-12-16 1996-04-09 International Business Machines Corporation Etching of silicon dioxide selectively to silicon nitride and polysilicon
JP3575859B2 (ja) * 1995-03-10 2004-10-13 株式会社東芝 半導体基板の表面処理方法及び表面処理装置
US5567332A (en) * 1995-06-09 1996-10-22 Fsi International Micro-machine manufacturing process
US5783496A (en) * 1996-03-29 1998-07-21 Lam Research Corporation Methods and apparatus for etching self-aligned contacts
US5827437A (en) * 1996-05-17 1998-10-27 Lam Research Corporation Multi-step metallization etch
US5726100A (en) * 1996-06-27 1998-03-10 Micron Technology, Inc. Method of forming contact vias and interconnect channels in a dielectric layer stack with a single mask

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Publication number Publication date
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JPH09190999A (ja) 1997-07-22
JP2828084B2 (ja) 1998-11-25
US5994238A (en) 1999-11-30

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