CN100583637C

CN100583637C - 上拉电路

Info

Publication number: CN100583637C
Application number: CN200480040470A
Authority: CN
Inventors: 里克·F·J·斯托佩尔; 热罗姆·谢
Original assignee: Koninklijke Philips Electronics NV
Current assignee: Koninklijke Philips NV
Priority date: 2004-01-15
Filing date: 2004-12-29
Publication date: 2010-01-20
Anticipated expiration: 2024-12-29
Also published as: EP1709742B1; DE602004022869D1; CN1906853A; EP1709742A1; ATE441249T1; JP2007518179A; WO2005078932A1; US20070152738A1; US7583105B2

Abstract

一种上拉电路，包括构成反馈电路的部件的运算放大器，作用是使上拉电路输出等于参考电压输入。该上拉电路可以构成被用来组合到USB设备中去的USB收发器的部件。当该USB设备的供电电压足够高时，它被用来提供所需的上拉电压，反馈电路包括该运算放大器，该运算放大器只是在该USB设备供电电压不够高以至于无法提供所需上拉电压时才被启动。在这种情况下，该USB总线电压被用来生成作为该反馈电路输入的上述参考电压。

Description

上拉电路

技术领域

本发明涉及一种上拉电路，特别涉及一种适用于USB设备的上拉电路。

背景技术

电子设备可以借助通用串行总线(USB)互相连接，USB规范规定了USB兼容设备的各种必须的特性。

USB规范规定了USB设备的两种可能运行速度，定义为全速和低速。然后，USB规范还进一步规定了USB设备上所提供的、用于连接到相应总线接线的两个引脚，并要求当所述总线接线之一处于空闲状态时，USB设备应当将该总线接线上拉到特定电压。如果D+引脚被上拉到所需的电压，就表示该设备能够全速运行，而当D-引脚被上拉到所需电压时，就表示该设备只能够低速运行。

使电池供电的便携式设备做到USB兼容是合乎需要的，但这些设备通常具有低电压供电，这就使得这些设备很难将所需总线接线拉到规定的电压。

在某些情况下，所需电压能够从该总线电压提供。但是，USB规范也定义了或者能够作为USB主机、或者能够作为外设运行的运行中(OTG)设备。这些设备不能只由总线电压供电，这是因为，当它们作为主机运行时，它们必须提供该总线电压。所以，在USB OTG设备情况下，必须考虑特定的因素。

此外，将上拉电路集成到该USB设备意味着电阻只能够以较大的偏差来实现。这对于上拉电路的构成又施加了进一步限制。

发明内容

根据本发明，提供了一种上拉电路，它包括构成反馈电路的部件的运算放大器，它的作用是使上拉电路的输出等于参考电压输入。

根据本发明的另一个方面，该上拉电路构成了被用来组合到USB设备中去的USB收发器部件。当该USB设备的供电电压足够高时，它被用来提供所需的上拉电压，反馈电路则包括运算放大器，该运算放大器只是在该USB设备的供电电压不够高以至于无法提供所需工作电压时才被启动。在这种情况下，该USB总线电压被用来生成作为该反馈电路输入的参考电压。

附图说明

图1是根据本发明的一个方面的USB OTG设备的示意图。

图2是图1所示USB设备中根据本发明的另一个方面的上拉电路的电路图。

具体实施方式

图1表示根据本发明的第一方面的USB设备。

在本发明的该优选实施例中，该USB设备是双工的运行中(OTG)设备，按照USB规范的定义，这意味着它能够根据它的使用环境作为USB主机或者作为USB外设运行。但是，本发明也同样可以适用于其他USB设备。

于是，图1表示USB OTG设备10，它具有一个功能模块12，该功能模块执行该USB设备的许多希望的操作功能。举例来说，USB设备10可以是微处理器或者数字信号处理器，这时，功能模块12就执行微处理器或数字信号处理器的功能。

USB设备10还包括USB收发器14，它的一个作用是建立USB设备10通过USB总线与其他这类设备的连接。USB设备10还具有某种USB连接，包括总线引脚Vbus以及总线接线D+和D-。D+总线接线16和D-总线接线18上的信号表示USB设备10对其他USB设备的状态。

更具体地讲，当D+总线接线16或D-总线接线18被上拉到范围为2.7V～3.6V的指定电压时，就表示USB设备10作为USB外设运行。当D+总线接线16和D-总线接线18通过闭合开关20、22而被下拉，从而使这些总线接线通过各自的电阻24、26接地时，就表示USB设备10作为USB主机运行。当D+总线接线16被如此上拉或下拉时，就表示USB设备10能够按照USB规范所定义的全速运行。当D-总线接线18被如此上拉或下拉时，就表示USB设备10能够按照USB规范定义的低速运行。

至此所述，USB设备10是一般常规的，所以对该设备的其他功能和特性并未详加说明。

图2更详细地表示了USB收发器14中的上拉电路的形式。在本发明的优选实施例中，该USB收发器可以是集成电路，该电路包括两个这样的上拉电路，而且还包括下拉电阻24、26以及它们的相应开关20、22，再加上从USB设备10的供电电压Vbat构成调整电压Vreg(譬如3.3V)的DC-DC调整器。USB收发器14最好还包括用于执行其他所需特性的其他电路，这可以是某种通常已知类型的电路。举例来说，USB收发器14最好还包括用于形成识别信号的电路以及用于监测和脉动调节(pulsing)该总线接线的电路。

如图1所示，该USB收发器接收总线电压Vbus作为输入，从功能模块12接收偏置电流Ibias，还从功能模块12接收逻辑信号输入PU EN*和IDLE。图2表示连接到D+接线16的上拉电路的形式。因此，在USB收发器14中，存在另一个连接到D-接线18的这类上拉电路。

当USB设备10处于空闲方式时，逻辑信号输入IDLE变高。在这种情况下，要求USB设备应当表明它能够作为USB主机运行还是作为USB外设运行，并表明它能以全速运行还是只能以低速运行。在需要这个上拉电路运行时，逻辑信号输入PU_EN*变低。于是，在该上拉电路被连接到D+接线16的情况下，当该USB设备能够作为USB外设以全速运行时，这个逻辑输入是低信号。

因而，当USB设备10做为USB主机运行时，下拉电阻24、26都通过闭合开关20、22而被激活。然后，该USB设备就能够通过检测哪一个上拉电阻被激活来探测另一个连接的USB设备是以全速运行还是低速运行。当USB设备10做为USB外设运行时，这两个上拉电路之一被激活。当USB设备以全速运行时，连接到D+接线16的上拉电路被激活，而当USB设备以低速运行时，连接到D-接线18的上拉电路被激活。

图2所示的上拉电路被连接到D+接线16，下文将以此为基础进一步加以说明，不过，连接到D-接线18的上拉电路实际上完全相同，尽管需要逻辑信号来保证按照需要去激活适当的电路。

USB设备10的供电电压Vbat被施加到比较器模块32以判断供电电压Vbat是否超过3V。比较器模块32的输出以及逻辑信号输入PU EN*和IDLE被施加到逻辑电路34。当供电电压Vbat低于3V时，逻辑电路34动作，使D+总线接线16上的输出电压由有源上拉电路36从总线电压Vbus生成。但是，当供电电压Vbat超过3V时，不需要有源上拉电路36，D+总线接线16上的输出电压由另一个上拉电路37从供电电压Vbat生成。

有源上拉电路36包括运算跨导(OTA)放大器38，它在其非反相输入端上接收参考电压Vref。参考电压Vref由串联连接在总线电压Vbus和地之间的一串5个二极管40、42、44、46、48生成。众所周知，二极管40、42、44、46、48的电阻取决于它们各自的宽/长(W/L)比，它们可以被调节得使参考电压Vref为一个希望值。举例来说，对5V的标称总线电压而言，3.1V～3.2V范围内的参考电压Vref通常就足敷使用，对于总线电压±10％的波动，可保证参考电压Vref仍然在对D+总线接线16上的上拉电压所规定的2.7V～3.6V范围之内。通常，二极管40、42、44、46、48的电阻足够高，以至于通过这些二极管的是最小泄漏电流(譬如最大2μA)。

OTA放大器38的输出端50被连接到第一NMOS晶体管52的栅极。第一NMOS晶体管52的漏极被连接到总线电压Vbus，第一NMOS晶体管52的源极被连接到D+总线接线16，D+总线接线16又被连接到OTA放大器38的反相输入。

第一PMOS晶体管54的漏极被连接到总线电压Vbus，它的源极被连接到OTA放大器38的输出端50。第一PMOS晶体管54的栅极从逻辑电路34接收逻辑信号，该逻辑信号也被提供给OTA放大器38的使能输入。

另一个上拉电路37包括第二PMOS晶体管56，它的漏极被连接到调整电压Vreg(譬如3.3V)，该电压从USB设备10的供电电压Vbat生成，它的源极经由第一上拉电阻58被连接到D+总线接线16。第二PMOS晶体管56的栅极从逻辑电路34接收第二逻辑信号。

该另一个上拉电路37还包括第三PMOS晶体管60，它的漏极被连接到第二PMOS晶体管56的源极，它的源极经由第二上拉电阻62被连接到D+总线接线16。第三PMOS晶体管60的栅极从逻辑电路34接收第三逻辑信号。

在逻辑电路34中，逻辑信号输入PU_EN*经由第一反相器64被连接到第一OR(“或”)门66的第一输入。逻辑信号输入IDLE被连接到第一OR门66的第二输入。

第一OR门66的输出被连接到NAND(“与非”)门68的第一输入。比较器模块32的输出被连接到NAND门68的第二输入。

比较器模块32的输出还被连接到NOR(“或非”)门70的第一输入。第一OR门66的输出经由第二反相器72被连接到NOR门70的第二输入。

逻辑信号输入PU_EN*还被连接到第二OR门74的第一输入。NOR门70的输出被连接到第二OR门74的第二输入。

NOR门70的输出构成有源上拉电路36的第一逻辑信号输入，具体地说是第一PMOS晶体管54的栅极的输入和OTA 38的使能信号输入。第二OR门74的输出构成另一个上拉电路37的第一逻辑信号输入，具体地说是第二PMOS晶体管56的栅极的输入。NAND门68的输出构成另一个上拉电路37的第二逻辑信号输入，具体地说是第三PMOS晶体管60的栅极输入。

所以逻辑电路的运行方式是，当逻辑信号输入PU_EN*低而逻辑信号输入IDLE高时，该上拉电路被激活，它将2.7V～3.6V范围内的电压加到D+总线接线16，从而表明该USB设备能够作为USB外设以全速运行。

更具体地讲，在该设备运行时，当逻辑信号输入IDLE高而且供电电压Vbat超过3V时，就认为该供电电压足以提供D+总线接线16上的输出电压。于是，当比较器模块32判断供电电压Vbat超过3V时，有源上拉电路36的第一逻辑信号输入，具体地讲是OTA 38的使能信号输入，就变低。所以，OTA 38被禁止。同时，另一个上拉电路37的第一和第二逻辑信号输入，具体地讲分别是第二和第三PMOS晶体管56、60的栅极输入，也变低。结果，PMOS晶体管56、60导通，D+总线接线16上的电压被提高到从供电电压Vbat获得的调整电压Vreg的水平，电阻器58、62的电阻值使它们上面的电压降足够小，从而对供电电压大于3V的所有值而言，D+总线接线16上的电压至少为2.7V。

电阻器58、62上的电压降取决于电阻器58、62的复合电阻以及作为USB主机运行的设备中的下拉电阻器124的电阻值。根据“USB规范修订版2.0，USB工程变更说明”，这个下拉电阻器的值应当在14.25kΩ～24.8kΩ范围之内。这意味着该空闲电压几乎被上拉到调整电压Vreg。

然而，当逻辑信号输入IDLE低时，即该设备处于激活状态而不是空闲状态时，没有必要维持该空闲电压，不过上拉电阻太低是不利的，因为它会反过来影响被传输信号的质量。在这种情况下，该逻辑电路运行使电阻器62从该电路切断，所以该上拉电阻值增加。根据“USB规范修订版2.0，USB工程变更说明”，当该设备处于空闲状态时，上拉电阻值应在900Ω～1575Ω的范围之内，而当所联的USB主机设备处于激活状态时，则在1425Ω～3090Ω的范围之内。

当比较器模块32判断供电电压Vbat低于3V时，另一个上拉电路37的第一和第二逻辑信号输入变高。结果，PMOS晶体管56、60被关断。同时，有源上拉电路36的第一逻辑信号输入，具体地讲是OTA 38的使能信号输入，也变高。所以，OTA 38启动。同时，第一PMOS晶体管54的栅极电压增高，从而使这个晶体管被关断。

所以，OTA 38构成了反馈回路的基础，它的作用是将D+总线接线16上的电压拉到参考电压Vref的水平，因为，通常对于运算放大器，OTA的非反相输入和反相输入必须具有相同的电压水平。更具体地讲，第一NMOS晶体管52作为电流源运行，它由OTA 38控制，所以将D+总线接线16上的电压保持在参考电压Vref的水平。

由于有源上拉电路36包括反馈回路，所以必须考虑它的稳定性。图2将D+总线接线16上的电容表示为电容器76，其电容值为C1。实际中，电容值C1可以是0pF～1000pF之间的任何值，所以反馈回路必须包括一个内部主极点，从而使该反馈回路的稳定性不取决于电容值C1。在本发明的该优选实施例中，这是通过在该OTA中包括一个数值为4.5pF的米勒电容器来实现的。

在本发明的该优选实施例中，图1所示的下拉电阻器24、26也被集成到USB收发器14中。如果USB设备10作为USB主机运行，那么为了使电阻器24、26起作用，就闭合开关20、22。

所以，提供了上拉电路以及相应的USB收发器电路，它们保证即使对低电压设备，USB设备的D+(需要时为D-)总线接线上的电压也能被保持在所需的水平，而不管现有总线电压中的可能波动。

根据本发明的优选实施例的上拉电路判断现有电池电压是否足以提供D+或D-接线上所需的电压，只是在现有电池电压不足时才激活有源上拉电路。不过，对于那些不具有采用电池电压提供D+或D-接线上所需电压的选择功能的USB设备，也采用基于OTA 38的、有源上拉电路。

对于熟悉该技术的人员显而易见的是，对该电路可以做出其他修改而基本不改变它的作用。举例来说，该有源上拉电路中的某些或全部PMOS或NMOS晶体管可以用NMOS或PMOS晶体管来替代，如果这样，对所用的逻辑信号要做适当的变更。

Claims

1、一种上拉电路，包括：

运算放大器(38)，具有连接到其非反相输入的参考电压输入(Vref)；以及

由该运算放大器的输出控制的第一晶体管(52)，该第一晶体管具有被连接到第一供电电压输入(Vbus)的第一接线端，并具有被连接到上拉电路输出(D+)和该运算放大器的反相输入的第二接线端；

从而，当该运算放大器被激活时，它使该上拉电路输出电压等于该参考电压输入上的电压，

可被切换地连接在第二供电电压输入(Vbat)和该上拉电路输出之间的上拉电阻(58，62)；以及

逻辑电路(32，34)，用来判断该第二供电电压输入上的电压是否大于门限电压，当判断该第二供电电压输入上的电压大于该门限电压时，禁止该运算放大器并将该上拉电阻连接到该第二供电电压输入和该上拉电路输出之间，当判断该第二供电电压输入上的电压不大于该门限电压时，激活该运算放大器并切断该上拉电阻。

2、如权利要求1的上拉电路，还包括串联连接在该第一供电电压输入(Vbus)和地之间的多个二极管(40，42，44，46，48)，其中利用所述多个二极管对第一供电电压输入(Vbus)进行分压来产生所述参考电压输入(Vref)。

3、如权利要求1或2的上拉电路，其中该第一晶体管是NMOS晶体管。

4、如权利要求1的上拉电路，还包括：

第二晶体管(54)，具有被连接在该第一供电电压输入和该运算放大器输出之间的导通通路，其被控制成在该运算放大器激活时被关断。

5、如权利要求4所要求的上拉电路，其中第二晶体管是PMOS晶体管。

6、如权利要求1的上拉电路，其中该上拉电阻(58，62)可被切换地连接在从该第二供电电压输入获得的调整电压(Vreg)与该上拉电路输出之间。

7、如权利要求1的上拉电路，其中该上拉电阻(58，62)包括当该上拉电路处于空闲状态时被并联在该第二供电电压输入和该上拉电路输出之间的第一和第二电阻器(58，62)，而且其中上述电阻器之一在该上拉电路处于激活模式时被停用从而增加该上拉电阻。

8、一种USB收发器，包括如权利要求1的上拉电路，其中该第一接线端可以被连接到USB总线电压。

9、一种用于USB设备的USB收发器，该USB收发器包括如权利要求1的上拉电路，其中该第一接线端可以被连接到USB总线电压(Vbus)，而且其中该上拉电路的第二供电电压输入(Vbat)可以被连接到该USB设备的供电电源。

10、如权利要求9的USB收发器，还包括用于从该USB设备的供电电源形成调整电压(Vreg)的DC-DC变换器，其中该上拉电阻(58，62)可以被切换连接到该调整电压和该上拉电路输出之间。

11、如权利要求8的USB收发器，还包括其上拉电路输出被连接到USB设备的D+接线的第一上拉电路，以及其上拉电路输出被连接到USB设备的D-接线的第二上拉电路。

12、如权利要求8～11中任何一项的USB收发器，用于USB运行中设备。

13、一种USB设备，包括如权利要求8～11中任何一项的USB收发器。

14、一种USB运行中设备，包括如权利要求8～11中任何一项的USB收发器。