CN100566170C - 差分电流型相位/频率检测器电路 - Google Patents

差分电流型相位/频率检测器电路 Download PDF

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CN100566170C CNB2005100686002A CN200510068600A CN100566170C CN 100566170 C CN100566170 C CN 100566170C CN B2005100686002 A CNB2005100686002 A CN B2005100686002A CN 200510068600 A CN200510068600 A CN 200510068600A CN 100566170 C CN100566170 C CN 100566170C
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Abstract

一种全差分相位和频率检测器使用多功能差分逻辑门来实现差分“与”(AND)门运算，并提供全差分D触发器。所述多功能差分逻辑门有四个输入，组成两对真值和补值信号。通过选择性地将输入重新指配给不同的信号对，可以令差分逻辑门提供下面所列的运算功能对之一：同时具有的“与”/“与非”(AND/NAND)逻辑运算，或同时具有的“或”/“或非”(OR/NOR)逻辑运算。差分D触发器按照主/从配置实现，并对输入时钟信号、输入复位信号和输入数据信号的真值和补值形式作出反应，而且还提供真值和补值形式的输出信号。相位和频率检测器中的所有部件都以CML(电流型逻辑)电路结构的形式作为示范。

Description

差分电流型相位/频率检测器电路
技术领域
本发明一般涉及用于锁相环(PLL)和延迟锁定环(DLL)的锁定的CMOS(互补金属氧化物半导体)相位和频率检测器(PFD)电路。更具体地说，本发明涉及这种电路的甚高速CMOS逻辑实现。
背景技术
在现代通信***中，高速锁相环(PLL)有许多用途，包括时钟产生和数据恢复，以及重新定时。通常的情况是，锁相环(PLL)的参考输入端的输入信号是差分信号，其中真值信号与其补值信号的交叉点出现时钟信号的跃迁。然而，通常，用于时钟倍增和产生的相位和频率检测器(PFD)电路是单端电路。当需要将差分参考信号加到相位和频率检测器(PFD)的时候，或者进行差分到单相的转换号，或者只将差分信号的一相用于PFD电路。
众所周知，差分CMOS电路，尤其是电流型逻辑(CML)电路，通常比单端CMOS电路更快，并且所产生的噪声电平更低，但由于相位和频率检测器(PFD)电路是单端电路，差分电路的这个优点无法利用。
参考图1，这是一个熟知的相位和频率检测器(PFD)电路结构，它包括两个带异步复位的单端输入、边缘触发的D触发器1和3以及”与”门(AND)5。有一种互补的但是结构类似的利用”或”门(OR)的电路。D触发器1和3通常使用CMOS逻辑电路实现，当然还存在其它使用NFET(N型场效应晶体管)和PFET(P型场效应晶体管)的单端逻辑类器件实现的非互补结构。
发明内容
本发明的目的是提供具有差分结构的相位和频率检测器，使得它能够以最高的可能频率工作并且所产生的噪声低。
本发明的另一个目的是提供差分结构形式的包括相位和频率检测器(PFD)的部件。
在相位和频率检测器(PFD)中来实现上述目的，所述PFD是全差分的，并且最好用电流型逻辑电路(CML)来实现，以便高速低噪声地运行，且较基于电压的电路具有更高的共模噪声容限。本发明的相位和频率检测器(PFD)最好同时既对真值和补值的参考信号(即参考时钟)起作用又对真值和补值的本地时钟信号起作用。为达此目的，本发明提供全差分”与”(AND)门和两个全差分的主/从锁存器，即触发器。
全差分”与”(AND)门最好利用具有两种工作方式并能够从中任意选取一种方式工作的多功能差分逻辑门实现。第一种工作方式是，多功能差分逻辑门能同时实现”与”(AND)和”与非”(NAND)逻辑运算。第二种方式是，多功能差分逻辑门能同时实现”或”(OR)和”或非”(NOR)逻辑运算。最好是将多功能差分逻辑门所拥有的四个输入端组合成两个逻辑输入对，而每个逻辑对包含信号的逻辑真值和逻辑补值的形式。通过选择将四个输入端以不同的方式配对，可以令多功能差分逻辑门提供AND/NAND(“与”/”与非”)或OR/NOR(“或”/”或非”)运算。更佳的做法是，多功能差分逻辑门的结构适合于以CML(电流型逻辑)配置的方式来实现。
本发明最好进一步提供全差分主/从锁存器，即触发器电路。每一个触发器接受输入信号的真值和补值、时钟信号的真值和补值、复位信号的真值和补值以及用于支持CML(电流型逻辑)的偏置信号，并同时提供真值和补值的输出。所述触发器划分为第一级和第二级，两级锁存输入数据并且在输入时钟信号的相反的相位上跟踪输入数据。当两级中的任一级正在跟踪输入数据时，其相应的内部锁存器被复位，而所述被跟踪的数据被转发到相应的真值和补值输出节点。当两级中的任一级正在锁存和保持数据时，所述被锁存数据被转发到它们的真值和补值输出节点，而它们的输入端则被禁止工作。这种工作方式就是，当第一级正在跟踪输入数据并把被跟踪的数据转发到第二级的输入端的时候，由于第二级的输入端被禁止工作，所以不会理睬来自第一级的被跟踪数据，与此同时，将第二级锁存的数据转发到它的输出节点。
结合附图参阅下面的说明及权利要求书，将明白并且理解本发明的其它目的和成果，并且更全面地理解本发明。
附图说明
图1是典型的相位和频率检测器的方框图。
图2是本发明的全差分相位和频率检测器的方框图。
图3是本发明的多功能差分逻辑门的方框图。
图4是图3的多功能差分逻辑门的逻辑图。
图5是图3的多功能差分逻辑门的CML(电流型逻辑)实现方案的器件级示意图。
图6是本发明的差分D触发器的简化方框图。
图7是图6的D触发器的更详细的方框图。
图8是图7的差分D触发器的CML实现的器件级实现方案。
图9是说明图2电路的工作的模拟结果的曲线图。
具体实施方式
下面参考附图对本发明的最佳实施例加以说明。
参考图2，本发明的全差分相位和频率检测器(PFD)20使用全差分”与”门(AND)21和两个全差分D触发器23和25。在本实施例中，将全差分参考时钟(即真值信号Reference Clock_In和补值信号Reference Clock_In_C)与全差分的本地时钟(即真值信号LocalClock_In和补值信号Local Clock_In_C)作比较。D触发器23和25还具有全差分UP/UP_C和DOWN/DOWN_C输出，用于驱动全差分电荷泵。这种电荷泵是人所共知的，例如已经公开在IEEE JSSC 35：6852页，现全文收录于此供参考。差分相位和频率检测器(PFD)20最好用电流型逻辑(CML)实现，这一点下面还要讲到，但其它的差分逻辑技术，例如低电压差分信令(LVDS)也可以使用。
一般来讲，差分逻辑器件要求每个数据逻辑信号具备两个输入值，即数据逻辑信号的真值和数据逻辑信号的补值。因此，差分”与”门(AND)21需要4个逻辑信号输入(InTrue1，InComp1，InTrue2，InComp2)来实现传统意义上的双输入、单端”与”门(AND)的逻辑运算。还有，由于本实施例用电流型逻辑(CML)实现，所以差分”与”门(AND)21还要接收偏置信号BIAS来建立其内部工作点，下面还要说明。类似于双输入单端”与”门(AND)，输入端InTrue1和InTrue2接收真值逻辑信号，但输入端InComp1和InComp2分别接收InTrue1和InTrue2的逻辑补值信号。这就是说，InComp1是InTrue1的逻辑补值，在输入端InComp1用圆圈C1表示，而圆圈C2则表示输入InComp2是输入InTrue2的逻辑补值。
差分”与”门(AND)21还具有两个输出端(真值输出端OutT和补值输出端OutC)，后者是OutT的逻辑补值，见圆圈C3所示。OutT输出的是输入值InTrue1和InTrue2的逻辑”与”(AND)运算结果，因而OutC输出的是输入值InTrue1和InTrue2的逻辑”与非”(NAND)运算结果。
差分D触发器23和25具有类似的输入和执行类似的运算。二者都具有真值逻辑输入D和补值逻辑输入D_C、真值时钟输入CLOCK和补值时钟输入CLOCK_C、真值复位输入RESET和补值复位输入RESET_C、真值输出节点OUTPUT和补值输出节点OUTPUT_C。如上所述，本发明的差分相位和频率检测器(PFD)最好用电流型逻辑电路实现，因此，D触发器23和25还接收输入端BIAS，此值控制各自内部的电流源工作点，这一点下面还要作更详细的说明。还有，CML(电流型逻辑)的逻辑高电平(UP LEVEL)信号被加到D触发器23和25的D输入端，而CML(电流型逻辑)的逻辑低电平(DOWN LEVEL)信号被加到D触发器23和25的补值输入端D_C。
工作时，各差分D触发器在其真值时钟输入CLOCK的上升沿触发下，锁存其真值输入端D和补值输入端D_C的输入数据，并同时将被锁存的真值和补值数据分别传送到真值输出节点OUTPUT和补值输出节点OUTPUT_C。同样地，D触发器23和25在其补值时钟输入CLOCK_C的下降沿触发下，锁存其真值输入端D和补值输入端D_C的输入数据，并同时将被锁存的数据分别传送到真值输出节点OUTPUT和补值输出节点OUTPUT_C。D触发器23和25的上述功能只有在它们的RESET端口处于高电平、RESET_C端口处于低电平时才起作用。如果RESET端口的电平升高，导致RESET_C端口的电平降低，则D触发器的真值输出端OUTPUT复位到逻辑低电平，而将其补值输出端OUTPUT_C电平置为逻辑高，与所有其它输入端的状态无关。
应该明白的是，虽然这是一个差分电路，但是信号的上升沿可以定义为信号电压上升到其补值信号电压之上。或换句话说，信号的真值和补值之差从负值变成正值。信号的下降沿可以定义为信号电压下降到其补值信号电压之下，或换句话说，信号的真值和补值之差从正值变成负值。由于本实施例是用CML(电流型逻辑)实现的，所以真值信号和补值信号的逻辑高与逻辑低电平之间的转变，并不对应于电压从第一电源干线(power rail)摆动到其第二电源干线。而实际情况是，逻辑转变可能对应于由第一电压电平，例如第一电源干线，转变到某中间电压电平，此电平由电路的偏置电流、上拉电阻和第一电源干线共同决定。
差分”与”(AND)门21最好使用多功能差分逻辑门21’实现，如图3所示。差分逻辑门21’有4个输入端A-D和两个输出端O1和O2。取决于输入端A-D的使用方法不同，差分逻辑门21’既可以起到差分”与”(AND)门的作用，也可以具有差分”或”(OR)门的功能。最好将输入端A-D划分为两个差分信号组，每组含有两个输入端。每一组差分信号组由真值信号和其逻辑补值组成。可以指定每一组中任一个输入为真值信号，而所述组中的另外一个输入因而被定义为它的逻辑补值。通过确保每一组中的一个输入端接收真值信号而另一端接收其逻辑补值，可以把差分逻辑门21’的逻辑功能从差分”与”(AND)门转换为差分”或”(OR)门的功能，无须要求多功能差分逻辑门21’的内部结构作任何改变。
在现在这个示例中，输入端A和B组成一个信号组，而输入端C和D组成第二个信号组。如果将第一组中的A指定为真值输入端，同时将第二组中的输入C指定为真值输入端，则第一输出端O1将被指定为真值输出端，产生逻辑运算结果A AND C(A”与”C)，而第二输出端O2将被指定为补值输出端，产生逻辑运算结果A NAND C(A和C的”与非”)。然而，如果将第一组中的B指定为真值输入端，第二组中的D指定为真值输入端，则第二输出O2则成为真值输出端，产生逻辑运算结果B OR D(B”或”D)，而第一输出O1将成为补值输出端，产生逻辑运算结果B NOR D(B和D的”或非”)。
参阅图4，多功能差分逻辑门21’的实现包括单端”与非”门(NAND)31和单端”或非”门(NOR)33。如上面所讨论的那样，本实施例假定，输入端A和B构成第一信号组，而C和D构成第二输入组。这样，输入端A被连接到”与非”门(NAND)31的第一输入端，而输入端B被连接到”或非”门(NOR)33的第一输入端。类似地，输入C被连接到”与非”门(NAND)31的第二输入端，而输入D被连接到”或非”门(NOR)33的第二输入端。”或非”门(NOR)33的输出被连接到第一输出端O1，而”与非”门(NAND)31的输出被连接到第二输出端O2。
如果假定多功能差分逻辑门21’用差分”与”门(AND)实现，则输入端A和C被指定为真值输入端，而输入端B和D被指定为补值输入端。本质上，这意味着输入端A和C被用作单端”与”(AND)门的通常输入端，而输入端B和D必须分别接收输入端A和C的逻辑补值。因此，当输入端A接收逻辑高时，输入端B必须接收逻辑低，而当输入端A接收逻辑低时，输入端B必须接收逻辑高。还有，当输入端C接收逻辑高时，输入端D必须接收逻辑低，而当输入端C接收逻辑低时，输入端D必须接收逻辑高。例如，如果输入端A和C都接收逻辑高信号，意味着输入端B和D都接收逻辑低信号，则”与非”门(NAND)31的输出将为低，而”或非”门(NOR)33的输出将为高，由此产生差分”与”(AND)门的输出O1和O2所期望的逻辑电平。现将这种运算的真值表归纳如下，其中输入端A和C，以及它们的补值B和D分开成组，以便于说明。
真值的真值表                                           补值的真值表
Figure C20051006860000231
O1＝A AND C
O2＝A NAND C
另一方面，如果假定多功能差分逻辑门21’用差分”或”(OR)门实现，则B和D被指定为真值输入端，而A和C被指定为补值输入端。因此，输入端B和D被用作单端”或”(OR)门的通常输入端，而输入端A和C分别接收输入端B和D的补值。这样，当输入端B接收逻辑高的时候，输入端A必须接收逻辑低，而当输入端B接收逻辑低的时候，输入端A必须接收逻辑高。还有，当输入端D接收逻辑高的时候，输入C必须接收逻辑低，而当输入端D接收逻辑低的时候，输入C必须接收逻辑高。现将这种运算的真值表归纳如下，其中输入端B和D，以及它们的互补值A和C分开成组，以便于说明。
真值的真值表                                      补值的真值表
Figure C20051006860000241
O2＝B OR D
O1＝B NOR C
图5中示出图4所示结构的晶体管级、电流型逻辑(CML)实现方案。晶体管41的功能可视为由BIAS信号控制的电流源，BIAS负责建立多功能差分逻辑门21’的工作点。这就是说，晶体管41在BIAS的直流信号偏置下进入饱和状态成为恒流源。流过晶体管41的电流被负载电阻51或53中任一个分流，取决于输入端A和C的真值以及它们对应的逻辑补值B和D。
正如本领域中所共知的，CML(电流型逻辑)电路通过以下方法起作用：控制电流沿着不同通路从第一电源干线40到达第二电源干线50。电流通路所取的方向决定信号的逻辑电平。当电流通路改变时，通常的情况是，至少一个节点的电位将下降到CML逻辑低电平，而另一个节点将升高到CML逻辑高电平。与基于电压的电路不同，CML电路输出不会从一个电源干线摆动到另一个电源干线。而通常的情况是，CML的输出会从第一电源干线摆动到由偏置电流、上拉电阻和第一电源干线共同决定的中间电压。虽然如此，通过识别两个节点电位的改变方向，可以确定电流通路方向，从而确定其逻辑电平。由于逻辑电平是通过识别其电流通路方向决定的，所以这与识别单个节点的电位下降或上升来预先确定电压电平(在传统的、单端的，基于电压的电路就是这样做的)完全不同，电流型逻辑可以在比基于电压的电路产生的噪声低、共模噪声容限高的情况下高速地传递信息。
电阻51和串联晶体管43和45实现”与非”门(NAND)功能，例如图4的”与非”门(NAND)31。如果输入端A或C中的任一个处于逻辑低，则从节点n2流向第二电源干线50的电流通路将被截断，而电阻51将提升节点n2的电位(并且通过直接扩展提升输出端O2的电位)，向更高的电源干线40提升，到达CML(电流型逻辑)的逻辑高电平。O2处真实的电压电平取决于通过电阻51吸入的负载电流大小。与此同时，接收输入端A和C的逻辑补值的输入端B或D之中至少一个将具有逻辑高电平，从而建立从节点n1通过晶体管对47/47’或49/49’，经由电流源41，到达第二电源干线50(即”地”)的电流通路。结果，使电流从节点n1经过节点n3和电流源41流向”地50”，并且使节点n1到达CML逻辑的低电压电平。所述低电压值取决于电阻53的电压驱动器和下拉通路中工作晶体管(47/47’和41或49/49’和41)的电阻。
相反，如果输入端A和C都处于逻辑高，意味着输入端B和D都处于逻辑低，则晶体管43和45将会导通，而晶体管对47/47’和49/49’都会被断开。因此，节点n3的电流通路将会从节点n1转向节点n2，从而在节点n2和输出端O2上建立逻辑低。结果，节点n1的电位被电阻53拉高并由此在节点n1和输出端O1建立逻辑高电平。
由于串联晶体管对47/47’和49/49’每一对中的两只晶体管都一起连接到各自的控制输入端B或D，所以，应该明白的是，每对晶体管中的两只晶体管一致地工作，每个输入端B和C之所以倾向于选用两只晶体管是为了更容易和晶体管43和45保持负载平衡，用这种方法确保O1的低电平与O2的低电平一致。然而，也可以将每一对晶体管替换成一只较大的、阻抗与晶体管43和45平衡的晶体管。
电阻器53连同晶体管对47/47’和49/49’实现”或非”(NOR)功能，这和图4的”或非”(NOR)门相类似。如果输入端B或D处于逻辑高，则建立从节点n1经由节点n3和电流源41到”地”50的电流通路，将输出端O1拉到逻辑低。同时，至少输入端A或C之一将会接收逻辑低(逻辑补值)，从而切断从节点n2到”地”50的电流通路，所以，电阻51将会提升节点n2的电位，结果使输出端O2到达逻辑高电平。然而，如果输入端B和D都处于逻辑低、且输入端A和C都处于逻辑高，则晶体管对47/47’和49/49’转为断开，而晶体管43和45将会导通。其结果是，从节点n1到”地”50的电流通路被切断，而建立从n2到”地”50的电流通路。结果，电阻53将节点n1向更高的电源电位40提升，而节点n2的电位向”地”50下降。这就置输出端O1于逻辑高，输出端O2于逻辑低，这就是我们所期待的结果。
参考图6，差分D触发器23的CML(电流型逻辑)实现方案被划分为第一级STG1和第二级STG2。为了方便说明，表示时用垂直虚线60将STG1和STG2分开。应该明白，差分D触发器25基本上类似于D触发器23，故这里对D触发器23的说明同样适用于D触发器25。
第一级STG1和第二级STG2在真值时钟周期的相反相位期间锁存数据并且保存数据。第一级STG1最好在真值时钟信号的低相位期间跟踪输入数据，在时钟信号CLOCK的上升沿锁存被跟踪的数据，并在时钟信号CLOCK的逻辑高相位期间将被锁存的数据保持。第二级STG2最好在CLOCK信号的下降沿锁存并保持来自STG1级的所保存的数据，在时钟信号CLOCK的逻辑低相位期间将其锁存的数据输出，并在时钟信号CLOCK的逻辑高相位期间，跟踪来自STG1的被锁存的数据并将其传送到其输出端。应该明白的是，上面的做法纯粹是偏好，完全可以把第一级STG1和第二级STG2对真值时钟信号的周期中的低和高相位的响应反转过来，而不会偏离本发明。
如以上参考图2所说明的，D触发器23在真值时钟信号CLOCK的上升沿锁存输入数据，并同时输出有效的数据。还有，触发器23最好在补值时钟信号CLOCK_C为高时(因而真值时钟信号CLOCK为低)跟踪在输入节点D和D_C的输入数据，并且在补值时钟信号CLOCK_C为低时(意味着真值时钟信号CLOCK已经升高，并已锁存任何先前所跟踪的在输入端D和D_C处的数据)令其输入D和D_C进入三态(即停止在节点D和D_C处跟踪输入数据信号)。
参考第一级STG1，真值输入D和补值输入D_C被加到相应的输入放大器INPT1和INPT2。在控制线61的作用下，输入放大器INPT1和INPT2均被断开，即，进入三态。当输入放大器被启动工作，即，没有被断开或进入三态时，它将输出所施加的输入信号的放大后的表示。在本示例中，输入放大器INPT1和INPT2最好是反相放大器，因而产生在其相应的输入端D和D_C上所施加数据信号的反相表示。应该明白，反相输入放大器INPT1和INPT2可以是数字反相器，也可以是”或非”门，两种器件的输出都是数字信号，其输出值是它们输入信号的逻辑反值。
控制线61最好是反相输入放大器INPT1和INPT2的接地线。这样，可以通过将控制线61分别连接到电流源M7和地50或与电流源M7和地50断开来实现启动和禁止输入放大器INPT1和INPT2的工作。最好以在BIAS信号控制下的晶体管形式来实现电流源M7，以便建立D触发器23的第一级STG1的工作点。通过使用接地线61作为输入放大器INPT1和INPT2的控制线，可以很容易地令输入放大器INPT1和INPT2的启动和禁止受补值时钟CLOCK_C的控制。用这个补值时钟控制第一开关SW1，将很容易令线61选择性地连接到电流源M7和”地”50或断开连接。应该明白的是，开关SW1可以是传输门(transmission gate)或任何种类的电流开关器件，例如单晶体管电流通路器件。
上拉电阻即负载电阻R1和R2分别被连接到输入放大器INPT1和INPT2的相应的输出端67和69。应该明白，这样确定输入反相器INPT1和INPT2的大小，以便当启动它们时，它们能够将相应的输出67和69拉高或拉低，而与它们各自的上拉电阻R1和R2的上拉倾向无关。就是说，这样选择上拉电阻R1和R2的数值以及输入放大器INPT1和INPT2的电流泄漏(draining)强度，上拉电阻R1和R2不会在需要拉低它们各自的输出端67和69的时候给输入放大器INPT1和INPT2造成太大的负担。然而，当输入放大器INPT1和INPT2被禁止工作时，也就是进入三态时，上拉电阻R1和R2能有效地拉高输出节点67和69的电平，除非它们被其它器件拉低。这一点下面还要说明。
输入放大器INPT1和INPT2的输出被连接到包括锁存电路的两个交叉连接的反相放大器XINV1和XINV2。具体地说，来自输入反相器INPT1的输出67被连接到交叉连接反相放大器XINV1的输入端以及交叉连接反相放大器XINV2的输出端。类似地，来自输入反相器INPT2的输出69被连接到交叉连接反相放大器XINV2的输入端以及交叉连接反相放大器XINV1的输出端。应该明白的是，反相放大器XINV1和XINV2可以是作为逻辑器件的反相器。最好利用控制线71选择性地启动和禁止(即进入三态)反相放大器XINV1和XINV2的工作。与输入放大器INPT1和INPT2的情况相类似，最好令控制线71成为反相放大器XINV1和XINV2的接地通路，启动或禁止XINV1和XINV2的工作可以分别通过将接地线71连接到电流源M7和”地”50或断开与后者的连接来完成。在本实施例中，接地线71必须通过两个开关SW2和SW4，才能到达电流源M7和地50。这样，只有当开关SW2和SW4同时接通，也就是被激励时，XINV1和XINV2才能被启动并且能够锁存数据。
开关SW2受到补值信号RESET_C的控制，当D触发器23没有被复位时，所述信号处于高电平。因此，在D触发器23正常工作期间，所述补值信号RESET_C通常处于高电平，而当D触发器23没有被复位时，开关SW2接通。
开关SW4受到真值时钟信号CLOCK的控制，因此，当信号CLOCK为高，且D触发器23没有被复位时，控制线71被连接到”地”50(启动锁存反相放大器XINV1和XINV2)。因此，在正常使用时，当信号CLOCK向高电平状态转变时，XINV1和XINV2经由线67和69将加到其输入端的任何数据有效地锁存起来，而当信号CLOCK为低的时候，它们被禁止工作。
当信号CLOCK为低，锁存放大器XINV1和XINV2被禁止工作，因而丢失了先前所锁存的数据。在此期间，补值信号CLOCK_C为高，使输入放大器INPT1和INPT2被启动并分别跟踪其输入节点D和D_C的任何输入数据。由于INPT1和INPT2被启动，所以它们主动输出数据并将数据沿着线67和69加到被禁止工作的反相器XINV1和XINV2，所述数据也是STG1的输出并被连接到STG2的输入端。当补值信号CLOCK_C变为低电平因而禁止输入反相器INPT1和INPT2工作时，真值信号CLOCK变为高电平，启动XINV1和XINV2，允许它们锁住先前所跟踪的数据。启动XINV1和XINV2引起它们锁存任何在它们的输入线67和69上的数据。所述数据被保存，并跨过虚线60被传送到第二级STG2的输入端。
XINV1和XINV2在线69上的输出进一步被选择性地经由开关SW3连接到SW4，这一系列动作是对真值复位信号RESET的响应。真值复位信号通常处于低电平，只有在需要将被锁存在XINV1和XINV2的数据复位到已知数值时才升高。如果真值RESET出现，也就是升高，而信号CLOCK为低，则对XINV1和XINV2的内容没有什么影响，因为由于CLOCK处于低电平，开关SW4断开，反相器XINV1和XINV2已经被禁止工作。在此期间，补值时钟信号CLOCK_C处于高电平，输入放大器INPT1和INPT2主动跟踪任何在输入端D和D_C上的数据。但是，第二级STG2则响应信号RESET，确保输出端OUTPUT和OUTPUT_C被置于已知的复位电平，而不管CLOCK/CLOCK_C处于什么状态。这一点下面还要说明。
如果真值信号RESET被认定，而时钟信号CLOCK为高，则将建立起一条从线69到”地”50的电流通路，它经过开关SW3和SW4，以及晶体管M7。而且，由于RESET信号为高，补值信号RESET_C则为低，这意味着反相放大器XINV1和XINV2将会变成三态，而输入放大器INPT1和INPT2也被CLOCK_C的低电平置为三态。其结果，线69可以借助于从线69通过SW3、SW4和晶体管M7的电流通路被迅速拉低到已知的逻辑低电平，而线67可以被上拉电阻R1拉高到已知的逻辑高电平。当信号RESET被撤走(即变低)且信号RESET_C变为高电平时，XINV1和XINV2的锁存动作被启动，将已知的线69的逻辑低和线67的逻辑高锁存(假定信号CLOCK为高)。
由于加到输入节点D和D_C的真值和补值信号分别被输入放大器INPT1和INPT2反相，所以第一级STG1的输出被跨过虚线60连接到第二级STG2的输入端。这就保证了第二级的真值输入端D’能够接收到被锁存的真值数据信号，而STG2的补值输入端接收的是补值数据信号。通过这样做，就可以维持第二级STG2的结构基本上类似于第一级STG1的结构，不同的是所施加的控制信号CLOCK和CLOCK_C，二者是反相的，确保第二级STG2以与第一级STG1相反的相位工作。第二级STG2的所有元件与第一级STG1相类似，因此用与STG1类似的字符标识，只是额外加上字符[’]，如上面说明的一样。
在第一级STG1，信号CLOCK加到开关SW4上面，以便控制包括XINV1和XINV2的内部锁存器的启动和禁止，而补值时钟信号CLOCK_C则被加到开关SW1来控制对输入数据跟踪部件INPT1和INPT2的启动和禁止。相反，在STG2中，信号CLOCK加到SW1’上面来控制对输入数据跟踪部件INPT1’和INPT2’的启动和禁止，而补值信号CLOCK_C被加到开关SW4’来控制对包括XINV1’和XINV2’的内部锁存器的启动和禁止。
因此，在STG2中这样设置控制信号CLOCK和CLOCK_C，使得当第一级STG1正跟踪在其输入端D和D_C的数据且其内部锁存器(XINV1/XINV2)被禁止时，第二级STG2的输入跟踪部件(INPT1’/INPT2’)被禁止，而其内部锁存器(XINV1’/XINV2’)被启动。因此，在第二级STG2输出锁存的数据的同时，第一级STG1跟踪新的输入数据。类似地，当第一级STG1的输入跟踪部件被禁止并且其内部锁存器被启动以便将其锁存的数据传送到STG2时，第二级STG2的内部锁存器被禁止但其输入跟踪部件被启动以便接收来自第一级的被锁存的数据(并传送到输出端OUTPUT/OUTPUT_C)。这样，D触发器23在信号CLOCK的上升沿锁存处于输入端D和D_C的数据，并在STG2的输出节点OUTPUT和OUTPUT_C保存所述数据的被锁存值。
应该明白，在上面的讨论中，开关SW1到SW4和开关SW1’到SW4’可以用任何传输门和任何其它类型的电流流通控制器件来实现。在当前图7所示的最佳实施例中，图6所示的开关SW1、SW2、SW3、SW4、SW1’、SW2’、SW3’和SW4’分别用NMOS晶体管M3、M21、M19、M6、M8、M13、M15和M17实现。如图所示，从控制线71到晶体管M7和地50的电流通路通过两只NMOS晶体管，或者通过M21和M6，或者通过M19和M6。然而，在图6所示的结构中，控制线61只通过一个开关到达晶体管M7和”地”50，就是SW1。为了平衡STG1中电流控制操作，在控制线61和晶体管M3之间***额外的NMOS晶体管M18，并将它的门极连接到较高的电源干线。这样，从控制线61到晶体管M7和”地”50也通过两只NMOS晶体管，即M18和M3，从而平衡从控制线71到晶体管M7和”地”50的电流通路。类似地，在STG2，在控制线61’和晶体管M8之间额外***一只NMOS晶体管M10，并将它的门极连接到较高的电源干线，形成M10永远导通的结构，来平衡从控制线71’到晶体管M9和”地”50之间的电流通路。
参阅图8，这是图7所示结构的晶体管级实现方案，该方案把电阻R1、R2、R1’和R2’结合到放大器INPT1、INPT2、XINV1、XINV2、INPUT1’、INPT2’和XINV2中，下面还要作更充分的说明。与图7类似的所有的元件以类似的参考字符来标识，其说明与上面一样。
在本实施例中，上拉电阻R1被结合到输入放大器INPT1和反相放大器XINV2的结构中。因此，输入放大器INPT1包括与R1连接的晶体管M0，同时，放大器INPT1的输入节点是M0的控制栅电极，放大器INPT1的输出节点是M0的漏电极。类似地，反相放大器XINV2包括与R1连接的晶体管M5，同时，反相放大器XINV2的输入端是M5的控制栅电极，而XINV2的输出端是M5的漏电极。
上拉电阻R2被结合到输入放大器INPT2和反相放大器XINV1的结构中。因此，输入放大器INPT2包括与R2连接的晶体管M2，同时，放大器INPT2的输入节点是M2的控制栅电极，而INPT2的输出节点是M2的漏电极。类似地，反相放大器XINV1包括与R2连接的晶体管M1，反相放大器XINV1的输入端是M1的控制栅电极，而XINV1的输出端是M1的漏电极。
以类似的方式，上拉电阻R1’被结合到输入放大器INPT1’和反相放大器XINV2’的结构中。输入放大器INPT1’包括与R1’连接的晶体管M4，同时，放大器INPT1’的输入节点是M4的控制栅电极，而INPT1’的输出端是M4的漏电极。类似地，反相放大器XINV2’包括与R1’连接的晶体管M12，同时，反相放大器XINV2’的输入端是M12的控制栅电极，而XINV2’的输出端是M12的漏电极。
最后，上拉电阻R2’被结合到输入放大器INPT2’和反相放大器XINV1’的结构中。输入放大器INPT2’包括与R1’连接的晶体管M11，同时，放大器INPT2’的输入节点是M11的控制栅电极，而INPT2’的输出端是M11的漏电极。类似地，反相放大器XINV1’包括与R2’连接的晶体管M14，同时，反相放大器XINV1’的输入端是M14的控制栅电极，而XINV1’的输出端是M14的漏电极。
还应当指出，在本结构中，在晶体管M19和M6之间需要恒导通结构形式的另一个晶体管M20，以便实现STG1中的平衡电路，并且，在晶体管M15和M17之间需要恒导通结构形式的另一个晶体管M16，以便实现STG2中的平衡电路。
正如上面所说明的，D触发器23包括差分主从时钟驱动锁存器的主/从对，具体化为STG1和STG2。而外部BIAS电压输送到晶体管M7和M9，以便产生两个恒流源，每个锁存器使用一个。
实现第一锁存器的第一级STG1包括晶体管M0、M2、M19、M5、M1、M18、M20、M21、M3、M6和M7，还有上拉电阻R1和R2，起到如下面所讲的主锁存器作用。在CLOCK_C处于高电平期间，数据输入端D和D_C的值分别被M0和M2所跟踪。所述跟踪源于M7的电流，所述电流来自电阻R1或R2，流过M0或M2以及M18和M3。应该明白的是，R1和R2可以组合成单一的电阻R，而电阻R1’和R2’也可以组合成电阻R，或另一个单一电阻。在本示例中，只要M21导通，被跟踪的数值在CLOCK的上升沿通过M6被置入M1和M5。如果没有复位操作发生且RESET_C处于高电平，那么M21将导通。任何时候，只要CLOCK处于高电平，RESET信号的出现将会消除M5和M1中的交叉连接的记忆功能，这是因为M21将会断开，而M19和M20将会导通，引起在第一锁存器的数据值的复位。
实现第二锁存器的第二级STG2包括晶体管M4、M11、M15、M12、M14、M10、M16、M13、M8、M17和M9，还有上拉电阻R1’和R2’，起到如下面所讲的从锁存器的作用。在启动信号CLOCK期间，由M4和M11跟踪在第一锁存器中保存的数据(来自第一级STG1)并将其输送到输出端OUTPUT和OUTPUT_C。在时钟的CLOCK_C相期间并且只要RESET非高以及RESET_C处于高电平，所述值被M12和M14所保存。应当指出，任何时候当CLOCK_C为高，RESET变为高电平，立即通过M13、M15和M16将输出复位。当CLOCK为高，CLOCK_C为低时，STG1的第一锁存器被复位，而它的复位值被立即传送到STG2的输出节点OUTPUT和OUTPUT_C。这样，无论什么时候发生复位动作，OUTPUT和OUTPUT_C值都会复位，也就是说，OUTPUT都会变低而OUTPUT_C会变高，与CLOCK和CLOCK_C信号处于何种状态无关。
参见图9，当以2.5GHz速率的输入时钟速率工作时图2电路的模拟结果表明，它具有高的工作速度和良好的线性。两个输入信号的相对相位差以psec(皮秒)为单位表示，400psec(皮秒)代表一个完整的周期，或相移2π弧度。输出特性表示为输出端UP和DOWN之间的脉冲宽度差，以psec(皮秒)为单位。
已经结合各种最佳实施例，参照附属插图对本发明作了说明。然而，对于本专业的技术人员来说，显然可以在上述说明的基础上作出变更和修改。只要变更和修改的程度落入所附权利要求书的范畴，这种变更和修改将被包括在本发明的范围之内。

Claims (50)

1.一种差分相位和频率检测器，它包括：
第一电源干线和第二电源干线，用于向所述差分相位和频率检测器供电；
差分逻辑门，它具有：用于接收第一门输入信号的第一门输入端；用于接收第二门输入信号的第二门输入端；用于接收第三门输入信号的第三门输入端；用于接收第四门输入信号的第四门输入端；用于产生第一门输出信号的第一门输出端；以及用于产生第二门输出信号的第二门输出端，其中，所述第一和第二门输入信号是互为逻辑补值的信号，所述第三和第四门输入信号是互为逻辑补值的信号，所述第一门输出信号是所述第一和第三门输入信号的逻辑“与”(AND)，而且是所述第二和第四门输入信号的逻辑“或非”(NOR)，而所述第二门输出信号是所述第二和第四门输入信号的逻辑“或”(OR)，而且是所述第一和第三门输入信号的逻辑“与非”(NAND)；
第一差分锁存器，它具有第一锁存输入端、第二锁存输入端、第一时钟输入端、第二时钟输入端、第一复位输入端、第二复位输入端、第一锁存输出端和第二锁存输出端，以及
第二差分锁存器，它具有第三锁存输入端、第四锁存输入端、第三时钟输入端、第四时钟输入端、第三复位输入端、第四复位输入端、第三锁存输出端和第四锁存输出端；
其中：
所述第一和第三锁存输入端连接到逻辑高电平；
所述第二和第四锁存输入端连接到逻辑低电平；
所述第一时钟输入端连接成接收第一频率信号；
所述第二时钟输入端连接成接收第一补值频率信号；所述第一补值频率信号是所述第一频率信号的逻辑补值；
所述第三时钟输入端连接成接收第二频率信号；
所述第四时钟输入端连接成接收第二补值频率信号；所述第二补值频率信号是所述第二频率信号的逻辑补值；
所述第一门输出端连接到所述第一和第三复位输入端，而所述第二门输出端连接到第二和第四复位输入端；
所述第一锁存输出端连接到所述第一门输入端且所述第二锁存输出端连接到所述第二门输入端，所述第二锁存输出是所述第一锁存输出的逻辑补值；以及
所述第三锁存输出端连接到所述第三门输入端且所述第四锁存输出端连接到所述第四门输入端，所述第四锁存输出是所述第三锁存输出的逻辑补值。
2.如权利要求1所述的差分相位和频率检测器，其中所述差分逻辑门包括：
“与非”(NAND)逻辑门，它连接成接收出现在所述第一和第三门输入端的所述第一和第三门输入信号，其中所述“与非”(NAND)逻辑门的输出端就是所述第二门输出端；以及
“或非”(NOR)逻辑门，它连接成接收出现在所述第二和第四门输入端的所述第二和第四门输入信号，其中所述“或非”(NOR)逻辑门的输出端就是所述第一门输出端。
3.如权利要求1所述的差分相位和频率检测器，其中所述差分逻辑门包括：
第一对串联的晶体管，该第一对串联的晶体管中的一个晶体管对所述第一门输入作出反应，该第一对串联的晶体管中的另一个晶体管对所述第三门输入作出反应；
第一导电通路器件，它对所述第二门输入作出反应；
第二导电通路器件，它对所述第四门输入作出反应；所述第一和第二导电通路器件并联连接；
第一上拉负载，它将所述第一对串联的晶体管连接到所述第一电源干线；
第二上拉负载，它将所述第一和第二导电通路器件连接到所述第一电源干线；
其中所述第一上拉负载和所述第一对串联的晶体管的接合点是所述第二门输出端；以及
其中所述第二上拉负载、所述第一导电通路器件和所述第二导电通路器件的接合点是所述第一门输出端。
4.如权利要求3所述的差分相位和频率检测器，其中所述差分逻辑门还包括：
电流源，其中所述第一对串联的晶体管、所述第一导电通路器件和所述第二导电通路器件连接到公共接合点，而所述电流源将所述公共接合点连接到所述第二电源干线。
5.如权利要求3所述的差分相位和频率检测器，其中所述第一导电通路器件包括第二对串联的晶体管，所述第二对串联的晶体管中的每一个晶体管的控制输入端对所述第二门输入作出响应。
6.如权利要求5所述的差分相位和频率检测器，其中第二导电通路器件包括第三对串联的晶体管，所述第三对串联的晶体管中的每一个晶体管的控制输入端对所述第四门输入作出响应。
7.如权利要求6所述的差分相位和频率检测器，其中所述第一、第二和第三对串联的晶体管是场效应晶体管。
8.如权利要求7所述的差分相位和频率检测器，其中所述第一和第二上拉负载是上拉电阻器。
9.如权利要求1所述的差分相位和频率检测器，所述第一差分锁存器包括：
第一输入级放大器，用于连接所述第一锁存输入端；
第二输入级放大器，用于连接所述第二锁存输入端；
第一反相放大器，连接到所述第一输入级放大器的输出端；
第二反相放大器，连接到所述第二输入级放大器的输出端；
其中所述第一和第二反相放大器选择性地配置成交叉连接的反馈回路，从而，所述的第一反相放大器的输出端连接到所述第二反相放大器的输出端，而所述第二反相放大器的输出端连接到所述第一反相放大器的输入端；
回路断裂导电通路器件，用于选择性地断开所述反馈回路，以及
分流上拉负载，用于选择性地将所述第二反相放大器的输入端连接到所述第二电源干线；
其中所述回路断裂导电通路器件和所述分流上拉负载协同工作，使得当所述回路断裂导电通路器件断开所述反馈回路的时候，所述分流上拉负载将所述第二反相放大器的输入端连接到所述第二电源干线。
10.如权利要求9所述的差分相位和频率检测器，其中：
所述第一电源干线的电压高于所述第二电源干线的电压；
所述的第一和第二输入级放大器是反相类型的放大器；
所述第一输入级放大器的输出端直接连接到所述第一反相放大器的输入端；以及
所述第二输入级放大器的输出端直接连接到所述第二反相放大器的输入端。
11.如权利要求9所述的差分相位和频率检测器，其中所述分流上拉负载对第一复位输入作出响应。
12.如权利要求11所述的差分相位和频率检测器，其中所述回路断裂导电通路器件对第二复位输入作出响应。
13.如权利要求12所述的差分相位和频率检测器，其中：
所述第一和第二反相放大器是通过所述第一和第二电源干线供电的；以及
其中所述回路断裂导电通路器件连接所述第一或第二反相放大器中的至少一个，以便在所述反馈回路没有被断开时接受来自所述第一和第二电源干线中的至少一个的电力，而当断开所述反馈回路时，断开所述第一和第二反相放大器中的所述至少一个，以便切断来自所述第一和第二电源干线中的所述至少一个的电力，从而，通过有效地切断所述第一和第二反相放大器中的所述至少一个来断开所述反馈回路。
14.如权利要求13所述的差分相位和频率检测器，其中所述回路断裂导电通路器件将所述第一和第二反相放大器连接到所述第一和第二电源干线中的所述至少一个以及断开所述第一和第二反相放大器与所述第一和第二电源干线中的所述至少一个的连接，以便分别保持和断开所述反馈回路。
15.如权利要求14所述的差分相位和频率检测器，其中：
当通过断开所述反馈回路的所述回路断裂导电通路器件而停止所述第一和第二反相放大器的工作时，所述分流上拉负载将所述第二反相放大器的输入端和所述第一反相放大器的输出端连接到所述第二电源干线；以及
所述第一输入级放大器具有将所述第一输入级放大器的输出端连接到所述第一电源干线的电阻元件，而当所述回路断裂导电通路器件断开所述反馈回路时所述第一和第二输入级放大器被禁止工作，从而，当断开所述反馈回路的所述回路断裂导电通路器件停止所述第一和第二反相放大器的工作时，所述电阻元件将所述第一反相放大器的输入端和所述第二反相电源干线的输出端连接到所述第一电源干线。
16.如权利要求9所述的差分相位和频率检测器，其中所述回路断裂导电通路器件和所述分流上拉负载按照第一时钟输入信号而启动或停止工作。
17.如权利要求16所述的差分相位和频率检测器，其中所述反馈回路还随所述回路断裂导电通路器件停止工作而被断开。
18.如权利要求16所述的差分相位和频率检测器，其中所述第一和第二输入级放大器按照第二时钟输入信号而启动或停止工作。
19.如权利要求9所述的差分相位和频率检测器，其中：
所述第一输入级放大器包括第一上拉电阻器，所述第一上拉电阻器连接到第一输入级晶体管，而所述第一输入级晶体管将其控制输入端连接到所述第一锁存器输入端，所述第一上拉电阻器和所述第一输入级晶体管的接合点就是所述第一输入级放大器的输出端；
所述第二输入级放大器包括第二上拉电阻器，所述第二上拉电阻器连接到第二输入级晶体管，而所述第二输入级晶体管将其控制输入端连接到所述第二锁存器输入端，所述第二上拉电阻器和所述第二输入级晶体管的接合点就是所述第二输入级放大器的输出端；
所述第一反相放大器包括第一导电通路晶体管，所述第一导电通路晶体管的控制输入端连接到所述第一上拉电阻器，以便选择性地将所述第二上拉电阻器连接到所述回路断裂导电通路器件；
所述第二反相放大器包括第二导电通路晶体管，所述第二导电通路晶体管的控制输入端连接到所述第二上拉电阻器，以便选择性地将所述第一上拉电阻器连接到所述回路断裂导电通路器件；
20.如权利要求19所述的差分相位和频率检测器，其中所述第一和第二导电通路晶体管是双极结型晶体管和场效应晶体管中的一种。
21.如权利要求19所述的差分相位和频率检测器，其中：
所述分流上拉负载对第一复位输入信号作出反应；
所述回路断裂导电通路器件对第二复位输入信号作出反应；
所述回路断裂导电通路器件和所述分流上拉负载按照第一时钟输入信号启动和停止工作，且当所述回路断裂导电通路器件停止工作的时候，所述反馈回路自动断开；以及
所述第一和第二输入级放大器按照第二时钟输入信号启动和停止工作；
从而，在所述第一和第二输入级放大器工作期间所述第一和第二反相放大器被第一时钟输入端禁止工作，而在所述第一和第二输入级放大器被禁止工作期间所述反馈回路的断开或建立受到所述回路断裂导电通路器件的控制。
22.如权利要求21所述的差分相位和频率检测器，其中还具有：
连接到所述第一和第二电源干线之一的电流源；
第三导电通路晶体管，它对所述第一时钟输入作出响应，以便选择性地将所述分流上拉负载和所述回路断裂导电通路器件连接到所述电流源；
第四导电通路晶体管，它对所述第二时钟输入作出响应，以便选择性地将所述第一和第二输入级放大器连接到所述电流源；
其中所述分流上拉负载、所述回路断裂导电通路器件、所述第一输入级放大器和所述第二输入级放大器随断开与所述电流源的连接而停止工作。
23.如权利要求9所述的差分相位和频率检测器，其中所述第一输入级放大器、所述第二输入级放大器、所述第一反相放大器、所述第二反相放大器、所述回路断裂导电通路器件和所述分流上拉负载构成第一锁存级，所述第一差分输入锁存器还包括第二锁存级，所述第二锁存级完全复制构成所述第一锁存级的元件，其中：
所述第一锁存级的所述第一输入级放大器的输出端连接到所述第二锁存级的所述第二输入级放大器的输入端；
所述第一锁存级的所述第二输入级放大器的输出端连接到所述第二锁存级的所述第一输入级放大器的输入端；
所述第二锁存级的所述第二输入级放大器的输出端就是所述第一锁存输出端；以及
所述第二锁存级的所述第一输入级放大器的输出端就是所述第二锁存输出端。
24.如权利要求23所述的差分相位和频率检测器，其中：
所述第一锁存级的所述第一反相放大器、所述第二反相放大器、所述回路断裂导电通路器件和所述分流上拉负载是按照所述第一时钟输入来启动和停止工作的；
所述第一锁存级的所述第一输入级放大器和第二输入级放大器是按照所述第二时钟输入来启动和停止工作的，所述第二时钟是所述第一时钟的逻辑补值；
所述第二锁存级的所述第一反相放大器、所述第二反相放大器、所述回路断裂导电通路器件和所述分流上拉负载是按照所述第二时钟输入来启动和停止工作的；以及
所述第二锁存级的所述第一输入级放大器和第二输入级放大器是按照所述第一时钟输入来启动和停止工作的。
25.一种差分相位和频率检测器，它包括：
第一电源干线和第二电源干线，用于向所述差分相位和频率检测器提供电力；
差分“与”门，它具有第一真值“与”(AND)输入端、第二真值“与”(AND)输入端、第一补值“与”(AND)输入端、第二补值“与”(AND)输入端、真值“与”(AND)输出端和补值“与”(AND)输出端；
第一差分锁存器，它具有第一锁存输入端、第二锁存输入端、第一时钟输入端、第二时钟输入端、第一复位输入端、第二复位输入端、第一锁存输出端和第二锁存输出端；以及
第二差分锁存器，它具有第三锁存输入端、第四锁存输入端、第三时钟输入端、第四时钟输入端、第三复位输入端、第四复位输入端、第三锁存输出端和第四锁存输出端；
其中：
所述第一和第三锁存输入端连接到逻辑高电平；
所述第二和第四锁存输入端连接到逻辑低电平；
所述第一时钟输入端连接成接收第一频率信号；
所述第二时钟输入端连接成接收第一补值频率信号；所述第一补值频率信号是所述第一频率信号的逻辑补值；
所述第三时钟输入端连接成接收第二频率信号；
所述第四时钟输入端连接成接收第二补值频率信号，所述第二补值频率信号是所述第二频率信号的逻辑补值；
所述真值“与”(AND)输出端连接到所述第一和第三复位输入端，而所述补值“与”(AND)输出端连接到所述第二和第四复位输入端，补值“与”(AND)输出是真值“与”(AND)输出的逻辑补值；
所述第一锁存输出端连接到所述第一真值“与”(AND)输入端，而所述第二锁存输出端连接到所述第一补值“与”(AND)输入端，所述第二锁存输出是所述第一锁存输出的逻辑补值；以及
所述第三锁存输出端连接到所述第二真值“与”(AND)输入端，而所述第四锁存输出端连接到所述第二补值“与”(AND)输入端，所述第四锁存输出是所述第三锁存输出的逻辑补值。
26.如权利要求25所述的差分相位和频率检测器，其中还包括电流源，所述电流源把所述差分“与”门、所述第一差分锁存器和所述第二差分锁存器连接到电源干线，其中流过所述电流源的电流大小受外部偏置电压的影响。
27.如权利要求26所述的差分相位和频率检测器，其中所述差分相位和频率检测器是电流型逻辑器件。
28.如权利要求25所述的差分相位和频率检测器，其中所述真值“与”(AND)输出是第一和第二真值“与”(AND)输入的逻辑“与”(AND)值，而所述补值“与”(AND)输出是所述第一和第二真值“与”(AND)输入的逻辑“与非”(NAND)值。
29.如权利要求25所述的差分相位和频率检测器，其中
所述差分“与”门包括：
第一对串联的晶体管，该第一对串联的晶体管中的一个晶体管对第一真值“与”(AND)输入作出响应，该第一对串联的晶体管中的另一个晶体管对第二真值“与”(AND)输入作出响应；
第一导电通路器件，它对第一补值“与”(AND)输入作出响应；
第二导电通路器件，它对第二补值“与”(AND)输入作出响应，所述第一和第二导电通路器件是并联连接在一起的；
第一上拉负载，它把所述第一对串联的晶体管连接到所述第一电源干线；
第二上拉负载，它把所述第一和第二导电通路器件连接到所述第一电源干线；
其中所述第一上拉负载、所述第一对串联的晶体管的接合点构成所述补值“与”(AND)输出端；以及
其中所述第二上拉负载、所述第一导电通路器件和第二导电通路器件的接合点构成所述真值“与”(AND)输出端。
30.如权利要求29所述的差分相位和频率检测器，其中所述差分“与”(AND)门还包括连接到公共接合点的电流源、所述第一对串联的晶体管、第一导电通路器件和第二导电通路器件，而所述电流源将所述公共接合点连接到所述第二电源干线。
31.如权利要求29所述的差分相位和频率检测器，其中所述第一导电通路器件包括第二对串联的晶体管，所述第二对串联的晶体管中每个晶体管的控制输入端对所述第一补值“与”(AND)输入作出响应。
32.如权利要求31所述的差分相位和频率检测器，其中所述第二导电通路器件包括第三对串联的晶体管，所述第三对串联的晶体管中每个晶体管的控制输入端对所述第二补值“与”(AND)输入作出响应。
33.如权利要求32所述的差分相位和频率检测器，其中所述第一、第二和第三对串联的晶体管是场效应晶体管。
34.如权利要求33所述的差分相位和频率检测器，其中所述第一、第二上拉负载是上拉电阻器。
35.如权利要求25所述的差分相位和频率检测器，其中所述第一差分锁存器包括：
第一输入级放大器，用于连接所述第一锁存输入端；
第二输入级放大器，用于连接所述第二锁存输入端；
第一反相放大器，它连接到所述第一输入级放大器的输出端；
第二反相放大器，它连接到所述第二输入级放大器的输出端；
其中所述第一和第二反相放大器被选择性地配置到交叉连接的反馈回路内，从而，将所述第一反相放大器的输出端连接到所述第二反相放大器的输入端，而将所述第二反相放大器的输出端连接到所述第一反相放大器的输入端；
回路断裂导电通路器件，用于选择性地断开所述反馈回路；以及
分流上拉负载，用于选择性地将所述第二反相放大器的输入端连接到所述第二电源干线；
其中所述回路断裂导电通路器件和所述分流上拉负载相互协同工作，使得当所述回路断裂导电通路器件断开所述反馈回路的时候，所述分流上拉负载将所述第二反相放大器的输入端连接到所述第二电源干线。
36.如权利要求35所述的差分相位和频率检测器，其中：
所述第一电源干线的电压高于所述第二电源干线的电压；
所述第一和第二输入级放大器是反相型放大器；
所述第一输入级放大器的输出端直接连接到所述第一级反相放大器的输入端；以及
所述第二输入级放大器的输出端直接连接到所述第二反相放大器的输入端。
37.如权利要求35所述的差分相位和频率检测器，其中所述分流上拉负载对第一复位输入作出反应。
38.如权利要求37所述的差分相位和频率检测器，其中所述回路断裂导电通路器件对第二复位输入作出反应。
39.如权利要求38所述的差分相位和频率检测器，其中：
所述第一和第二反相放大器通过所述第一和第二电源干线供电；以及
在所述反馈回路没有被断开的时候，所述回路断裂导电通路器件连接所述第一和第二反相放大器中的至少一个以便接收来自所述第一和第二电源干线中至少一个的电力，而当断开所述反馈回路的时候，断开所述第一和第二反相放大器中的所述至少一个，以便切断来自所述第一和第二电源干线中所述至少一个的电力，从而，通过有效地切断所述第一和第二反相放大器中所述至少一个来断开所述反馈回路。
40.如权利要求39所述的差分相位和频率检测器，其中所述回路断裂导电通路器件把所述第一和第二反相放大器连接到所述第一和第二电源干线中所述至少一个并且把所述第一和第二反相放大器与所述第一和第二电源干线中所述至少一个断开，以便分别维持和断开所述反馈回路。
41.如权利要求40所述的差分相位和频率检测器，其中：
当通过断开所述反馈回路的所述回路断裂导电通路器件停止所述第一和第二反相放大器的工作的时候，所述分流上拉负载将所述第二反相放大器的输入端和所述第一反相放大器的输出端连接到所述第二电源干线；以及
所述第一输入级放大器具有将所述第一输入级放大器的输出端连接到所述第一电源干线的电阻元件，而所述第一和第二输入级放大器在所述回路断裂导电通路器件断开所述反馈回路时停止工作，从而当通过断开所述反馈回路的所述回路断裂导电通路器件停止所述第一和第二反相放大器的工作的时候，所述电阻元件将所述第一反相放大器的输入端和第二反相电源干线的输出端连接到所述第一电源干线。
42.如权利要求35所述的差分相位和频率检测器，其中所述回路断裂导电通路器件和所述分流上拉负载按照第一时钟输入而启动和停止工作。
43.如权利要求42所述的差分相位和频率检测器，其中所述反馈回路还随所述回路断裂导电通路器件停止工作而被断开。
44.如权利要求42所述的差分相位和频率检测器，其中所述第一和第二输入级放大器按照所述第二时钟输入而启动和停止工作。
45.如权利要求35所述的差分相位和频率检测器，其中：
所述第一输入级放大器包括连接到第一输入级晶体管的第一上拉电阻，所述第一输入级晶体管的控制输入端连接到所述第一锁存输入端，所述第一上拉电阻和所述第一输入级晶体管的接合点是所述第一级输入端放大器的输出端；
所述第二输入级放大器包括连接到第二输入级晶体管的第二上拉电阻，所述第二输入级晶体管的控制输入端连接到所述第二锁存输入端，所述第二上拉电阻和所述第二输入级晶体管的接合点是所述第二级输入端放大器的输出端；
所述第一反相放大器包括第一导电通路晶体管，所述第一导电通路晶体管的控制输入端连接到所述第一上拉电阻，以便选择性地将所述第二上拉电阻连接到所述回路断裂导电通路器件；
所述第二反相放大器包括第二导电通路晶体管，所述第二导电通路晶体管的控制输入端连接到所述第二上拉电阻，以便选择性地将所述第一上拉电阻连接到所述回路断裂导电通路器件。
46.如权利要求39所述的差分相位和频率检测器，其中所述第一和第二导电通路晶体管是双极结型晶体管和场效应晶体管中的一种。
47.如权利要求39所述的差分相位和频率检测器，其中：
所述分流上拉负载对所述第一复位输入作出响应；
所述回路断裂导电通路器件对所述第二复位输入作出响应；
所述回路断裂导电通路器件和所述分流上拉负载根据第一时钟输入信号启动和停止工作，而当所述回路断裂导电通路器件停止工作时，所述反馈回路自动断开；以及
所述第一和第二输入级放大器根据第二时钟输入信号启动和停止工作；
从而，在所述第一和第二输入级放大器工作的时候，所述第一和第二反相放大器被所述第一时钟输入禁止工作，当所述第一和第二输入级放大器停止工作的时候，在所述回路断裂导电通路器件的控制下断开或建立所述反馈回路。
48.如权利要求47所述的差分相位和频率检测器，其中还包括：
与所述第一和第二电源干线连接的电流源；
第三导电通路晶体管，它对所述第一时钟输入作出响应，以便选择性地将所述分流上拉负载和所述回路断裂导电通路器件连接到所述电流源；
第四导电通路晶体管，它对所述第二时钟输入作出响应，以便选择性地将所述第一和第二输入级放大器连接到所述电流源；
其中所述分流上拉负载、所述回路断裂导电通路器件、所述第一输入级放大器和所述第二输入级放大器随断开与所述电流源的连接而停止工作。
49.如权利要求35所述的差分相位和频率检测器，其中所述第一输入级放大器、所述第二输入级放大器、所述第一反相放大器、所述第二反相放大器、所述回路断裂导电通路器件和所述分流上拉负载构成第一锁存级，所述第一差分输入锁存器还具有第二锁存级，该第二锁存级复制了构成第一锁存级的元件，其中：
所述第一锁存级的第一输入级放大器的输出端连接到所述第二锁存级的第二输入级放大器的输入端；
所述第一锁存级的第二输入级放大器的输出端连接到所述第二锁存级的第一输入级放大器的输入端；
所述第二锁存级的第二输入级放大器的输出端就是所述第一锁存输出端；以及
所述第二锁存级的第一输入级放大器的输出端就是所述第二锁存输出端。
50.如权利要求49所述的差分相位和频率检测器，其中：
所述第一锁存级的所述第一反相放大器、所述第二反相放大器、所述回路断裂导电通路器件和所述分流上拉负载按照所述第一时钟输入而启动和停止工作；
所述第一锁存级的所述第一输入级放大器和所述第二输入级放大器按照所述第二时钟输入信号而启动和停止工作；所述第二时钟输入信号是所述第一时钟输入端的信号逻辑补值；
所述第二锁存级的所述第一反相放大器、所述第二反相放大器、所述回路断裂导电通路器件和所述分流上拉负载按照所述第二时钟输入信号而启动和停止工作；以及
所述第二锁存级的所述第一输入级放大器和所述第二输入级放大器按照所述第一时钟输入而启动和停止工作。
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