CN100561697C - 一种焊料凸点的制作方法 - Google Patents

一种焊料凸点的制作方法 Download PDF

Info

Publication number
CN100561697C
CN100561697C CNB2006101477884A CN200610147788A CN100561697C CN 100561697 C CN100561697 C CN 100561697C CN B2006101477884 A CNB2006101477884 A CN B2006101477884A CN 200610147788 A CN200610147788 A CN 200610147788A CN 100561697 C CN100561697 C CN 100561697C
Authority
CN
China
Prior art keywords
dry film
salient point
layer
solder bump
film photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB2006101477884A
Other languages
English (en)
Other versions
CN101207047A (zh
Inventor
蒋瑞华
何智清
陈圣琰
陈杰
王重阳
章剑名
孙支柱
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CNB2006101477884A priority Critical patent/CN100561697C/zh
Publication of CN101207047A publication Critical patent/CN101207047A/zh
Application granted granted Critical
Publication of CN100561697C publication Critical patent/CN100561697C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/118—Post-treatment of the bump connector
    • H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
    • H01L2224/11849—Reflowing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/119—Methods of manufacturing bump connectors involving a specific sequence of method steps
    • H01L2224/11912—Methods of manufacturing bump connectors involving a specific sequence of method steps the bump being used as a mask for patterning other parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

一种能够控制底切的凸点的制作方法，包括：在已经形成有焊盘的晶片上形成凸点下金属层；形成干膜光刻胶层；曝光、显影形成光刻胶的凸点开口图案；在开口中电镀铜层和镍层，再在开口中填充凸点材料；去除光刻胶；以凸点为掩模刻蚀凸点下金属；高温回流。该方法可以用于12″晶片，提高凸点下金属刻蚀的制程容许度，以及更容易控制凸点的底切，而且所得到的凸点更坚固。

Description

一种焊料凸点的制作方法
技术领域
本发明涉及半导体制造过程中焊料凸点的制作方法，特别是涉及可以控制底切的焊料凸点的制作方法。
背景技术
尽管倒装焊技术已经存在30年了，但近几年才开始得到量产。衬底技术和材料技术开发的发展加速了采用高级封装技术。随着终端客户对更复杂和更多功能的器件的封装要求的继续快速增长，带来了对更复杂和更多功能器件封装的需求。最早的高级封装技术是晶片凸点的应用，其是以凸点或球的形式将焊料应用于晶片级器件。
晶片凸点取代了金属线连接作为用于组件数量增长的互连的选择。晶片凸点的应用是受性能、波形因数或阵列互连需要的驱动。在典型的电镀焊料凸点工艺流程中。包括凸点下金属淀积、涂光刻胶和曝光、显影、电镀、凸点下金属刻蚀、涂助焊剂、再回流、去除助焊剂等。在该流程中，所用光刻胶是液体光刻胶。在光刻胶形成的开口区域制作电镀焊料凸点。光刻胶层可以去除，以及凸点下金属层可以以电镀焊料凸点为掩模进行刻蚀。因为在12″晶片的应用中普遍采用铜和钛作为凸点下金属层，因此底切的控制总是成为大的问题。在各向同性刻蚀中，底切(undercut)是影响剪切试验结果的主要问题。这是由于溅射淀积的铜层的密度大于电镀铜层的密度，因此位于双层结构铜层上面的电镀铜层容易过度刻蚀，在焊料凸点下面的镍(Ni)隔离层下形成向内凹进的切口。由此对焊料凸点的剪切力测试结果造成负面影响。使焊料凸点和半导体器件的可靠性下降。
在焊料凸点上有一层高熔点的氮化钛氧化物层，因为该氮化钛氧化物层限制焊料凸点的流动，而且严重阻碍焊料对临近连接表面的润湿，因此需要去除。为了去除覆盖在焊料凸点上的高熔点氮化钛氧化物，通常在焊料结构上淀积一层助焊剂，然后对焊料凸点在炉管回流工艺中进行再回流，形成焊料球。
在焊料结构上为了破坏高熔点氮化钛氧化物覆盖该焊料结构而沉积助焊剂，然后焊料凸点在炉内进行回流工艺。该层限制焊料流动以及阻止润湿要结合的邻近表面。
发明内容
本发明所要解决的技术问题是提供一种可以控制底切的焊料凸点的制作方法。
本发明的焊料凸点的制作方法，包括如下步骤：
在已经形成有焊盘的晶片上溅射形成凸点下金属层；
形成干膜光刻胶层；
曝光、显影形成光刻胶的凸点开口图案；
在开口中电镀铜层和镍层；
在开口中填充凸点材料；
去除光刻胶；
以焊料凸点为掩模刻蚀凸点下金属层；
淀积助焊剂；
高温回流。
根据本发明的焊料凸点的制作方法优选用于12″的晶片。
根据本发明的凸点下金属层为铜或钛。
本发明的干膜光刻胶，优选是Asahi CX-A240、TOK Ordyl P-50120。
干膜光刻胶可以用压滚机滚压到晶片上，通常以压力0.2～0.5mPa，温度为80～100℃，速度为0.5～1.5m/min的条件滚压。在这个条件下干膜光刻胶和凸点下金属层之间的粘和较好。干膜光刻胶和凸点下金属层之间的粘和主要取决于滚压的压力，通常滚压压力越高凸点下金属层和干膜光刻胶的粘和越好。如果想要获得轻微的铜渗镀(foot plating)而且在电镀焊料之后干膜光刻胶轮廓仍坚固，则优选滚压压力为0.2～0.3mPa。滚压形成的干膜光刻胶的厚度为100～140μm，优选为120～140μm。
通常本发明的干膜光刻胶层曝光参数为曝光能量和焦距。优选采用g线光，且优选采用能量为200～500mJ/cm2。其轮廓可以通过适宜的焦距调整到倾斜的轮廓。
在电镀凸点材料之前，先电镀一铜层和镍层。优选采用罗门哈斯电子级电镀液电镀铜层和镍层。在电镀铜时，在特定的滚压条件形成的干膜光刻胶轮廓下，电镀液将渗透到干膜光刻胶轮廓的边缘角落，这种现象在此称为“渗镀”。然后用罗门哈斯电子级电镀液进行焊料的电镀，优选焊料凸点材料为锡铅、锡银焊料，更优选凸点材料为锡63％、铅37％的共晶锡铅。
再去除光刻胶层，以凸点为掩模，对多余的凸点下金属进行各向同性刻蚀去除。由于渗镀的存在，刻蚀凸点下金属时会形成较小的底切。
在凸点结构上沉积助焊剂，以防止高熔点氮化钛氧化物形成并覆盖凸点结构，该覆盖层会限制焊料回流和严重阻碍焊料对邻近欲结合表面的润湿。
然后进行高温回流，形成焊料球。
本发明的焊料凸点的制作方法用于12″晶片上，提高凸点下金属刻蚀的制程容许度，以及更容易控制凸点的底切程度，而且所得到的凸点更坚固。本发明应用干膜光刻胶(DRF)，与液体光刻胶比较，具有低成本和高产能的优点。
附图说明
图1是表示本发明的焊料凸点的制作流程的剖面图。
图2是本发明的焊料凸点制作过程中，滚压形成干膜光刻胶层的示意图。
图3A是传统的焊料凸点制作过程中，液体光刻胶膜曝光后的剖面SEM图。
图3B是本发明的焊料凸点制作过程中，干膜光刻胶曝光后的剖面SEM图。
图4A是传统的焊料凸点制作过程中，电镀铜后的剖面SEM图，其中没有渗镀现象。
图4B是本发明的焊料凸点制作过程中，电镀液渗镀到干膜光刻胶下的剖面SEM图。
图5A是传统的焊料凸点制作过程中，刻蚀凸点下金属后的剖面SEM图，其中有很严重的底切产生。
图5B是本发明的焊料凸点制作过程中，刻蚀凸点下金属后的剖面SEM图，产生较小的底切。
图6是本发明的焊料凸点高温回流后的剖面SEM图。
附图标记说明
1    形成有焊盘的晶片
2    凸点下金属溅射铜层
3    干膜光刻胶
31   曝光轮廓
4    开口
5    电镀铜层
6    电镀镍层
7    焊料凸点
9    渗镀
10   底切
3′  液体光刻胶层
31′ 曝光轮廓
4′  开口
5′  电镀铜层
6′  电镀镍层
7′  焊料凸点
9′  无渗镀
10′ 底切
15   压滚机
具体实施方式
下面通过实施例详细介绍本发明。
实施例
以在12″的硅晶片上按照本发明的方法制作锡铅焊料凸点为例进行说明。
图1为表示在已经形成了焊盘的硅晶片上制作焊料凸点的过程剖面图。
如图1A所示，在已经形成了焊盘的硅晶片1上，采用溅射方法形成凸点下金属铜层，厚度为5μm。
如图2所示，用压滚机15，通常以压力0.2～0.5mPa，温度为80～100℃，速度为0.5～1.5m/min，将厚度为100～140μm的干膜光刻胶层滚压到硅晶片3上。干膜光刻胶和凸点下金属层之间的粘和主要取决于滚压的压力。通常滚压压力越高凸点下金属层和干膜光刻胶的粘和越好。如果想要获得轻微的铜渗镀(foot plating)而且在电镀焊料之后干膜光刻胶轮廓仍坚固，则优选滚压压力为0.2～0.3mPa。在这个条件下干膜光刻胶和凸点下金属层之间的粘和较好。
例如，在本实施例中，压力为0.3mPa，温度为105℃，速度为1.0m/min，将干膜光刻胶3，如Asahi CX-A240、TOK Ordyl P-50120干膜光刻胶，滚压到硅晶片1上，厚度为120μm。
通常本发明的干膜光刻胶层曝光参数为曝光能量和焦距。优选采用g线光的能量可以为200～500mJ/cm2。其轮廓可以通过适宜的焦距调整到倾斜的轮廓，如图3B所示。其中31是曝光部分轮廓，从图中可以看出其曝光部分31的侧边倾斜，有利于在后续的电镀铜过程中形成渗镀。然后按照常规方法进行显影，形成将电镀填充焊料的开口4，如图1C所示。
在电镀焊料前，先用罗门哈斯电子级电镀液将铜电镀形成一层铜层5，厚度为5μm。在特定的滚压条件形成的干膜光刻胶轮廓下，电镀液将渗透到干膜光刻胶轮廓的边缘角落，在此称为“渗镀”，如图4B中的9所示，渗镀的厚度为1～2μm。
然后再电镀镍层6，厚度为1μm，以防止铜扩散到焊料凸点中，再电镀共晶锡铅焊料，其中锡铅焊料为锡63％、铅37％。电镀锡铅焊料形成凸点7后，以该焊料凸点7为掩模刻蚀多余的凸点下金属铜，这时由于有1～2μm的电镀铜突出在底部，因此，在进行各向同性刻蚀时，如图5B所示，可以看出产生较小的底切10，其深度只有1～2μm。
淀积助焊剂，并进行高温回流。
图6是该实施例的焊料凸点高温回流后形成的焊料球的剖面SEM图。从图中可以看出经过高温回流后的焊料球外观很好，且其机械性能优异，能够满足如共晶锡铅焊料球的剪切力规格为大于35.4g/凸点的规格要求。
比较例
以在12″的硅晶片上按照传统方法制作锡铅焊料凸点为例进行说明。
在已经形成了焊盘的晶片1上，采用溅射方法形成凸点下金属铜层2，厚度为3000A。
采用旋涂法形成液体光刻胶膜，如LA900PM，厚度为60μm，在预烘烤后进行曝光，形成如图3A所示的光刻胶轮廓。其中，3′是光刻胶层，31′是曝光部分。
从图3A中可以看出，曝光部分的侧边轮廓比较垂直。
通过显影去除曝光部分的光刻胶后，形成开口4′并进行后烘烤。
然后在开口4′中电镀铜层5′，厚度为5μm，再电镀形成一镍层6′，厚度为1μm，以防止铜扩散到焊料凸点中。液体光刻胶形成的膜由于与凸点下金属层的粘和非常好，因此在电镀铜的电镀液中不会产生渗镀。如图4A中的9′所示。
再电镀共晶锡铅焊料形成焊料凸点7′，其中锡铅焊料为Sn63％，Pb37％。电镀锡铅焊料形成凸点7′后，以该焊料凸点7′为掩模刻蚀多余的凸点下金属铜，如图5A所示，可以看出产生较大的底切10′，其深度可以达到5～6μm。
采用干膜光刻胶的本发明的方案与采用液体光刻胶的比较例的方案进行比较，前者不仅产生的底切小和可以控制，而且得到的焊料球足够坚固。
由于干膜贴膜机台的费用是湿膜涂布机台的1/2，干膜贴膜工艺比较容易控制，干膜的原材料成本比湿膜便宜，因此采用本发明的方法可以显著降低制作成本，而且容易量产。
虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种焊料凸点的制作方法，依次包括如下步骤：
在已经形成有焊盘的晶片上溅射形成凸点下金属层；
形成干膜光刻胶层；
曝光、然后显影形成光刻胶的凸点开口图案；
在所述开口中先电镀铜层，然后电镀镍层；所述电镀过程中，采用渗镀方式使电镀液渗透到干膜光刻胶轮廓的边缘角落；
在所述开口中填充焊料凸点材料；
去除光刻胶；
以焊料凸点为掩模刻蚀凸点下金属层；
淀积助焊剂；
高温回流。
2.根据权利要求1所述的方法，其特征在于，所述的晶片是12″晶片。
3.根据权利要求1所述的方法，其特征在于，所述的干膜光刻胶是Asahi CX-A240或TOK Ordyl P-50120。
4.根据权利要求1所述的方法，其特征在于，所述的干膜光刻胶层厚度为100～140μm。
5.根据权利要求4所述的方法，其特征在于，所述的干膜光刻胶层厚度为120～140μm。
6.根据权利要求1～5中的任一项所述的方法，其特征在于，所述的干膜光刻胶层是通过滚压形成。
7.根据权利要求6所述的方法，其特征在于，所述的滚压条件为压力0.2～0.5mPa，温度为80～105℃，速度为0.5～1.5m/min。
8.根据权利要求7所述的方法，其特征在于，所述的滚压条件为压力0.2～0.3mPa，温度为105℃，速度为1m/min。
9.根据权利要求1所述的方法，其特征在于，所述的曝光采用g线光，能量为200～500mJ/cm2。
10.根据权利要求1所述的方法，其特征在于，所述溅射的凸点下金属为铜或钛。
CNB2006101477884A 2006-12-22 2006-12-22 一种焊料凸点的制作方法 Expired - Fee Related CN100561697C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNB2006101477884A CN100561697C (zh) 2006-12-22 2006-12-22 一种焊料凸点的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNB2006101477884A CN100561697C (zh) 2006-12-22 2006-12-22 一种焊料凸点的制作方法

Publications (2)

Publication Number Publication Date
CN101207047A CN101207047A (zh) 2008-06-25
CN100561697C true CN100561697C (zh) 2009-11-18

Family

ID=39567118

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2006101477884A Expired - Fee Related CN100561697C (zh) 2006-12-22 2006-12-22 一种焊料凸点的制作方法

Country Status (1)

Country Link
CN (1) CN100561697C (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101882596B (zh) * 2009-05-08 2012-06-06 中芯国际集成电路制造(上海)有限公司 金属层的刻蚀方法
CN102496580B (zh) * 2011-12-19 2016-02-03 南通富士通微电子股份有限公司 一种焊料凸点的形成方法
CN102496584A (zh) * 2011-12-19 2012-06-13 南通富士通微电子股份有限公司 一种焊料凸点的形成方法
CN110225667B (zh) * 2013-09-11 2023-01-10 花王株式会社 树脂掩模层用洗涤剂组合物及电路基板的制造方法

Also Published As

Publication number Publication date
CN101207047A (zh) 2008-06-25

Similar Documents

Publication Publication Date Title
US6417089B1 (en) Method of forming solder bumps with reduced undercutting of under bump metallurgy (UBM)
US8487432B2 (en) Electronic structures including barrier layers and/or oxidation barriers defining lips and related methods
US9324669B2 (en) Use of electrolytic plating to control solder wetting
KR101688262B1 (ko) 기판 상에 솔더 합금 성막을 형성하는 방법
TWI416639B (zh) 形成ｃ４連接於積體電路晶片和所致元件的方法
US9484293B2 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
US20230091513A1 (en) Wafer-level chip structure, multiple-chip stacked and interconnected structure and fabricating method thereof
US6348401B1 (en) Method of fabricating solder bumps with high coplanarity for flip-chip application
CN107507820B (zh) 半导体器件及制造该半导体器件的方法
KR101187977B1 (ko) 패키지 기판 및 그의 제조방법
CN100561697C (zh) 一种焊料凸点的制作方法
JP5624077B2 (ja) パッケージ基板
US7956472B2 (en) Packaging substrate having electrical connection structure and method for fabricating the same
JP2004501504A (ja) 相互接続構造を形成するための方法及び装置
US6258703B1 (en) Reflow of low melt solder tip C4's
CN100459082C (zh) 铅锡合金凸点制作方法
CN103258791A (zh) 通过制备超细间距微凸点实现金属互连的方法及相应器件
TWI386139B (zh) 具雙面線路之封裝基板及其製法
JP2007258438A (ja) 半導体装置及びその製造方法
TWI419284B (zh) 晶片之凸塊結構及凸塊結構之製造方法
CN106463426A (zh) 半导体器件及其制造方法
JP5277788B2 (ja) 半導体装置およびその製造方法
CN101908516B (zh) 倒装芯片锡银凸块结构及其制造方法
KR101416596B1 (ko) 반도체 패키지 및 그 제조방법
CN105070698A (zh) 晶圆级焊锡微凸点及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Effective date: 20111201

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20111201

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation

Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20091118

Termination date: 20181222