CN100550383C - 半导体装置和电气设备 - Google Patents

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Abstract

本发明提供一种实现高速开关动作和能量损失减少的并存，并且基于由电气设备的电感负荷等产生的反电动势的电流集中耐性优异的半导体装置和电气设备。本发明的半导体装置(100)包括：由第一导电型的宽禁带半导体构成的半导体层(3)；晶体管单元(101T)，其形成有使电荷载流子在半导体层(3)的厚度方向移动的立式电场效应晶体管(102)；和二极管单元(101S)，其形成有肖特基电极(9)与半导体层(3)肖特基接合的肖特基二极管(103)，其中，在半导体层(3)上，在平面视图中，基于假想的分界线(30)划分为多个四边形的子区域(101T、101S)，并且具有作为晶体管单元的子区域(101T)、和作为二极管单元的子区域(101S)。

Description

半导体装置和电气设备
技术领域
本发明涉及半导体装置和电气设备，更详细而言，涉及在各种电气设备的变换器(inverter)控制中使用的功率半导体装置的改良技术。
背景技术
作为从降低能量损失的观点出发的，打破现有的Si功率电场效应晶体管(以下称为“Si-MISFET”)的极限的半导体材料，宽禁带半导体(例如碳化硅：SiC)被人们所关注。
由SiC半导体构成的功率电场效应晶体管(以下称为“SiC-MISFET”)的漂移区域，因为是高带隙所以具有优异的高耐压性能，从而使得确保一定的耐压，并且在由半导体装置的每单位面积的导通电阻(Ron)的降低引起的导通损失的改善中起到重要作用的漂移区域的薄膜化成为可能。
即，由于使用宽禁带半导体，SiC-MISFET的导通电阻远小于Si-MISFET的导通电阻，此外，还可以期待其低于电阻值比该Si-MISFET的导通电阻还下降一位数以上的Si-IGBT的导通电阻，由此，与这些现有的开关元件相比，SiC-MISFET能够抑制其导通动作时的发热，保持低的导通损失。
此外，由于是单极性器件，这样的SiC-MISFET的开关性能与双极性器件(例如IGBT)相比，在高速化上是有利的。
但是，即使是SiC-MISFET，通过由半导体装置内的P型区域和n型区域的PN结而构成的寄生二极管，在从反向偏压时的寄生二极管的导通状态向SiC-MISFET的断开状态的切换中有可能伴有反向恢复时间的延迟。
例如，在开关元件的断开时，作为由电感负荷产生的反电动势的正电压施加在源电极上的情况下，通过寄生二极管，作为少数载流子的空穴被注入至n型区域，从而导致寄生二极管动作的反向恢复时间的延迟。
因此，本发明的发明人等以前开发有一种半导体装置，由SiC材料构成肖特基二极管(Schottky diode)的半导体区域和MISFET的漂移区域，并且将肖特基二极管和MISFET作为单芯片(one chip)装入(参照专利文献1)。
根据在该专利文献1中记载的半导体装置(以下称为“现有的半导体装置”)，在存在于邻接的MISFET的P型阱间的n型外延生长层的表面上，配置有与n型外延生长层肖特基接合的金属电极。该现有的半导体装置在源电极上施加正电压，即使假设作为少数载流子的空穴被注入n型区域的状况，在源电极上施加负电压的瞬间，肖特基二极管能够迅速地吸上少数载流子(空穴)，能够缩短上述寄生二极管的反向恢复时间。
此外，在该现有的半导体装置中，肖特基二极管的正方向的上升电压(1V左右)低于寄生二极管(PN结)的正方向的上升电压(3V)。由此，在源电极上施加正电压时，优先在肖特基二极管(肖特基电极与源电极为相同电压)中流动正方向电流，作为其结果，难以通过寄生二极管产生少数载流子的注入。
再者，该现有的半导体装置因为能够将肖特基二极管和MISFET集成为单芯片，还能够实现节省半导体装置的空间。
但是，在将上述现有的半导体装置作为构成具体的变换器电源电路(例如，空调压缩机等三相电机用的变换器电源电路)的开关元件使用的情况下，在面向这种开关元件的实用化中显现出以下所述问题。
肖特基结的金属电极(肖特基电极)的配置面积虽不会对半导体装置的开关高速化带来大的障碍，但如果在MISFET内存在的寄生二极管和肖特基二极管上施加正向电压，考虑在两者中流过电流的状况，则从确保适当的通电能力的观点出发，可以说是重要的必须考虑的内容。
实际上，当在三相电机用的变换器电源电路中应用专利文献1中记载的技术时，以基于开关元件断开时的电感负荷的反电动势为触发，发现存在由集中在肖特基电极上的电流引起元件的破坏的可能性。
此外，专利文献1的图2所示的肖特基电极按照在平面视图中包围电场效应晶体管区域的方式配置为由细配线连结成的正交格子状。因此，在半导体装置的制造过程中容易诱发细配线的断线，这成为半导体装置的制造成品率的恶化的主要原因。
专利文献1：日本特开2002-203967号公报(图1、图2)
发明内容
本发明鉴于上述情况提出，目的在于提供一种半导体装置和电气设备，能够实现高速开关动作和能量损失降低的并存，并且基于由电气设备的电感负荷等产生的反电动势的电流集中耐性优异。
为了解决上述课题，本发明的半导体装置包括：由第一导电型的宽禁带半导体构成的半导体层；形成有使电荷载流子在上述半导体层的厚度方向移动的立式电场效应晶体管的晶体管单元；和形成有肖特基电极与上述半导体层肖特基接合的肖特基二极管的二极管单元，其中，在上述半导体层上，在平面视图中，基于假想的分界线划分为多个四边形的子区域，并且具有作为上述晶体管单元的上述子区域、和作为上述二极管单元的上述子区域。
而且，上述多个子区域可以在相互正交的两个方向上矩阵状排列。
事实证明根据这样构成的半导体装置，通过使用由宽禁带半导体构成的电场效应晶体管(开关元件)和使用宽禁带半导体的肖特基二极管(内置二极管)，与现有的双极性器件(IGBT)相比，能够实现高速化。
此外，由宽禁带半导体构成的电场效应晶体管的导通电阻与现有的开关元件(Si-MISFET或IGBT)相比足够小，由此能够抑制该电场效应晶体管的导通动作时的发热，保持低的导通损失。
而且，因为肖特基电极能够大范围地占有晶体管单元的大致整个区域，所以，例如以在开关元件断开时的、基于三相电机的电感负荷的反电动势为触发，能够适当地应对由集中在肖特基二极管的电极上的电流引起的元件的破坏。
此处，上述电场效应晶体管也可以具有：设置在上述半导体层的表面的第二导电型的阱；设置在上述阱的内侧的第一导电型的区域；作为除去上述阱和上述区域的上述半导体层的漂移区域；以与上述区域和上述阱连接的方式设置的第一源/漏电极；隔着绝缘层在上述阱上配设的栅电极；和欧姆连接在上述漂移区域的背面的第二源/漏电极。
其中，该“源/漏电极”的标记意味着，这样的电极既能够作为晶体管的源电极起作用，也能够作为漏电极起作用。
此外，上述二极管单元也可以以被上述晶体管单元包围配置。
由此，能够以保证全部的二极管单元的表面积相对全部的子区域的表面积所占的面积比例在适当的范围内的方式，在漂移区域的表面适当地配置二极管单元。
具体而言，全部的上述晶体管单元的平面视图的面积相对全部的上述子区域的平面视图的面积的比例可以超过0.5，且为0.99以下。换言之，全部的上述二极管单元的平面视图的面积相对全部的上述子区域的平面视图的面积的比例可以超过0.01，且为0.5以下。
事实证明即使在将全部的二极管单元的表面积相对全部的子区域的表面积所占的面积比例设定为0.01(1％)和0.5(50％)的情况下，与采用现有的PN结二极管的半导体装置相比，也实现损失的降低。另一方面，当该面积比例在0.01以下的范围时，流过肖特基二极管的电流值超过其容许电流值的可能性很高，当超过0.5的范围时，可发现由电场效应晶体管的面积占有率的减少产生导通电阻增加的倾向。
此外，从兼顾确保沿第二导电型的阱的侧壁表面竖地流过漂移电流的空间出发，也可以使上述晶体管单元所包含的上述阱的平面视图的表面积构成为比上述二极管单元所包含的上述肖特基电极的平面视图的表面积小。
此外，本发明能够应用于构成交流驱动装置的变换器电源电路的半导体装置，例如将上述半导体装置作为ARM模块组装加入的设备。根据这样的电气设备，因为半导体装置的导通损失与电流乘以电压的值(电流×电压)对应，所以与现有的PN结二极管的正向电压相比，能够保持低的肖特基二极管的正向电压，从而与采用PN结二极管的现有的半导体装置相比，半导体装置的损失有所改善。
而且，从半导体装置的导通状态切换到断开状态的速度变快，从而能够减少开关损失。
也可以构成为：基于由上述交流驱动装置内的电感负荷产生的反电动势，施加在上述电场效应晶体管的内置寄生二极管和上述肖特基二极管上的电压，比上述肖特基二极管的正方向的上升电压大，并且比上述内置寄生二极管的正方向的上升电压小。
上述交流驱动装置的一个例子是由上述变换器电源电路驱动的交流电机，通过该交流电机驱动例如空调的压缩器。
本发明的上述目的、其他目的、特征和优点，通过参照附图，以及下述的优选的实施方式的详细说明可变得更加明确。
根据本发明，能够获得一种实现高速开关动作和能量损失降低的并存，并且基于由电气设备的电感负荷等产生的反电动势的电流集中耐性优异的半导体装置和电气设备。
附图说明
图1是表示本发明的实施方式的半导体装置的一个结构例的平面图。
图2是沿图1的A-A线的部分的半导体装置的截面图。
图3是表示将本实施方式的半导体装置应用于三相电机的驱动中的变换器电机驱动***的一个结构例的图。
图4是说明本实施方式的假想的分界线的特定例的图。
符号说明
2  半导体基板
3  SiC层
4  p型阱
4c 沟道区域
5  源极区域
6  源电极
7  栅极绝缘膜
8  栅电极
9  肖特基电极
10 漏电极
11 第一配线
12 栅极配线
20 输入端子
21 高电压供电端子
22 接地端子
30 分界线
30a 横分界线
30b 竖分界线
100 半导体装置
100H 上层ARM模块
100L 下层ARM模块
101T 晶体管单元
101S 二极管单元
102 SiC-MISFET
103 肖特基二极管
105 变换器电机驱动***
106 三相变换器电源电路
107 三相电机
108 相开关电路
110 接线部分
G 栅极端子
S 源极端子
D 漏极端子
H1、H2 接触孔
具体实施方式
以下参照附图说明本发明优选的实施方式。
图1是表示本发明的实施方式的半导体装置的一个结构例的平面图。此外，图2是沿着图1的A-A线的部分的半导体装置的截面图。在以下的说明中，“n”或者“p”表示导电型，标有它们的层或区域分别表示电子或空穴为载流子。此外，“+”表示杂质浓度高，“-”表示杂质浓度低。
如图1和图2所示，在半导体装置100的平面视图中，SiC层3(半导体层)具有下述结构：在由假想的横分界线30a和竖分界线30b构成的多个分界线30相互交叉(此处为正交)的两个方向上，排列有均等(等面积)地划分为矩阵状的多个四边形(此处为正方形)的子区域101T、101S。
在由这样的分界线30分割的子区域101T、101S中存在有，与形成有使电子在SiC层3的厚度方向上移动的立式电场效应晶体管102(参照图2，以下称为“SiC-MISFET102”)的晶体管单元101T对应的子区域，和与形成有与SiC层3(漂移区域3a)肖特基接合的肖特基电极9的二极管单元101S对应的子区域。
其中，从更容易说明专利技术范围和说明书的内容的宗旨出发，使图1中标有双点划线所示的分界线30为以距邻接的各子区域101T的中心为等距离，以及距邻接的子区域101T、101S各自的中心为等距离的方式的在竖方向或横方向上延伸的假想线，并不实际存在于已实现本技术的制品中。此外，依赖于SiC-MISFET102、肖特基二极管103的形状，这样的分界线30的图示也可适当地变更。
但是，即使以这样的假想线划分子区域101T、101S，该子区域101T、101S也都在每个子区域101T、101S中形成有SiC-MISFET102或肖特基电极9。因此，由图1和后述的图4的相关的说明可以容易地理解，如果由栅电极8和肖特基电极9的形状，定出这些电极8、9的中心，则假想的分界线30被决定，作为其结果，能够特定这些子区域101T、101S的外延。
其中此处，作为SiC-MISFET102和肖特基二极管103的实际的排列，如图4所示，假定各种配置图案。为此，使用图4说明对应于图4的各配置图案的、特定上述假想的分界线30的例子。
但是，以简化图4的图示和以下的说明为目的，简称SiC-MISFET102为元件“T”，简称肖特基二极管103为元件“S”。此外，此处从说明的方便性考虑，使横分界线30a的延伸方向作为“X方向”，在该X方向上排列的各元件(但也存在一个的情况)的排列作为行方向排列，使竖分界线30b的延伸方向作为“Y方向”，在该Y方向上排列的各元件(但也存在一个的情况)的排列作为列方向排列。
在图4(a)中例示有以三行和三列的矩阵状配置的正方形的元件T和元件S，这样的元件T、S的配置图案是与图1和图2所示的SiC-MISFET102、肖特基二极管103同类的配置图案。
在图4(a)中例示有正方形的元件S仅存在于中央的第二行×第二列的部位的例子，但这样的形状例、配置例只不过是以说明分界线30的特定例为目的而适当设定的例子。例如，元件T、S的具体方式并非必须为正方形，如它们的中心被适当地确定，也可以为圆形、三角形或五边形以上的多边形。
但是，在例如使元件T为正方形、元件S为三角形，使元件T、S的形状大不相同的混合存在于半导体装置中的情况下，对于由子区域101T的总个数和子区域101S的总个数的比例而求取的后述的面积比例，存在必须基于适当的修正系数进行修正的情况。
因为存在于由三行和三列构成的各部位的元件T、S为正方形，所以如图4(a)所示，这些元件的中心Pij(i＝1～3，j＝1～3)一致地定为该正方形的对角线的交点。
此处，图4(a)所示的横分界线30a是，以距相互在列方向上邻接的一对元件T的中心P11、P21为等距离、以及距相互在列方向上邻接的元件T和元件S的中心P12、中心P22为等距离、以及距相互在列方向上邻接的一对元件T的中心P13、中心P23为等距离的方式，在X方向上延伸的假想线。
图4(a)所示的竖分界线30b是，以距相互在行方向上邻接的一对元件T的中心P11、P12为等距离、以及距相互在行方向上邻接的元件T和元件S的中心P21、P22为等距离、以及距相互在行方向上邻接的一对元件T的中心P31、P32为等距离的方式，在Y方向上延伸的假想线。
其中，图4(a)所示的横分界线30a和竖分界线30b以外的假想的分界线30，由于参照上述说明和图4(a)即能够容易地进行特定，所以在此省略这些分界线30的详细的说明。
图4(b)例示有配置为千鸟状(Z字形(zigzag alignment))的正方形的元件T和元件S。即，构成第二行的排列的元件T或元件S相对于构成第一行和第三行的排列的各元件T，向X方向偏移构成第一行和第三行的排列的各元件T的间距的一半，各元件T、S的配置图案如图4(b)所示，为6列。其结果是，在由三行和六列构成的各部位中的一部分(例如2行×3列的部位)上没有配置元件T、S。
在图4(b)中例示有正方形的元件S仅存在于第二行×第四列的部位的例子，但这样的形状例、配置例只不过是以说明分界线30的特定例为目的而适当设定的例子。例如，元件T、S的具体方式并非必须为正方形，如它们的中心被适当地确定，也可以为圆形、三角形或五边形以上的多边形。
但是，在例如使元件T为正方形、元件S为三角形，使元件T、S的形状大不相同的混合存在于半导体装置中的情况下，对于由子区域101T的总个数和子区域101S的总个数的比例而求取的后述的面积比例，存在必须基于适当的修正系数进行修正的情况。
因为存在于由三行和六列构成的各部位的适当位置的元件T、S为正方形，所以这些元件的中心Pij(i＝1～3，j＝1～6，但是除去P12、P14、P16、P21、P23、P25、P32、P34、P36)一致地定为该正方形的对角线的交点。
此处，图4(b)所示的横分界线30a(在图4(b)中以细的双点划线表示)是，以通过相互在行列方向(倾斜方向)邻接的第一行×第一列的元件T和第二行×第二列的元件T的中心P11、P22间的虚线的Z形线200上的中点(在图4(b)中以黑圆点表示，以下相同)、相互在行列方向邻接的第二行×第二列的元件和第一行×第三列的元件T的中心P22、P13间的Z形线200上的中点、相互在行列方向邻接的第一行×第三列的元件T和第二行×第四列的元件S的中心P13、P24间的Z形线200上的中点、相互在行列方向邻接的第二行×第四列的元件S和第一行×第五列的元件T的中心P24、P15间的Z形线200上的中点、和相互在行列方向邻接的第一行×第五列的元件T和第二行×第六列的元件T的中心P15、P26间的Z形线200上的中点的方式，在X方向延伸的假想线。
图4(b)所示的分界线30b(在图4(b)中以粗的双点划线表示)是，以距相互在行方向上邻接的一对元件T的中心P11、P13为等距离、以及距相互在行方向上邻接的元件T和元件S的中心P22、P24为等距离、以及距相互在行方向上邻接的一对元件T的中心P31、P33为等距离的方式，由在Y方向上延伸的三个Y部分30Y、和连接这些Y部分的端点之间，在X方向延伸的两个X部分30X构成的假想线。
其中，图4(b)所示的横分界线30a和竖分界线30b以外的假想的分界线30，由于参照上述说明和图4(b)即能够容易地进行特定，所以在此省略这些分界线30的详细说明。
在图4(c)中例示有四个在X方向上并排配置的长方形的元件T和元件S。即，各元件T、S构成为在Y方向上不间断的相连的条纹状。
在图4(c)中例示有长方形的元件S仅存在于第三列的部位的例子，但这样的形状例、配置例只不过是以说明分界线30的特定例为目的而适当设定的例子。例如，元件T、S的具体方式并非必须为长方形，如它们的中心被适当地确定，也可以为椭圆形或三角形。
但是，在例如使元件T为长方形、元件S为三角形，使元件T、S的形状大不相同的混合存在于半导体装置中的情况下，对于由子区域101T的总个数和子区域101S的总个数的比例而求取的后述的面积比例，存在必须基于适当的修正系数进行修正的情况。
因为元件T、S为长方形，所以这些元件的中心Pij(i＝1，j＝1～4)一致地定为该长方形的对角线的交点。
此处，图4(c)所示的竖分界线30b是以距相互在行方向上邻接的一对元件T的中心P11、P12为等距离的方式，在Y方向延伸的假想线。
其中，在图4(c)中，不存在相互在列方向上邻接的元件T、S。因此，作为横分界线，选择在Y方向上距在行方向上邻接并排的多个(此处为4个)各元件T的中心P11、P12、P13、P14为等距离的一对假想线。此处，作为这样的假想线的例子，表示为通过各元件T、S的两端面的一对横分界线30a。
其中，图4(c)所示的横分界线30a和竖分界线30b以外的假想的分界线30，由于参照上述说明和图4(c)即能够容易地进行特定，所以在此省略这些分界线30的详细说明。
在图4(d)中例示有配置为矩阵状的正方形的元件T和长方形的元件S。图4(d)所示的元件T、S的配置图案，除了使元件S占据两个子区域，以与横分界线30a交叉的方式在Y方向延伸的结构以外，与图4(a)所例示的元件T、S的配置图案相同。
因而在此省略与该元件S交叉的横分界线30a以外的分界线30的说明。
如图4(d)所示的与元件S交叉的横分界线30a是以距相互在列方向上邻接的一对元件T的中心P21、P31为等距离、以及距相互在列方向上邻接的一对元件T的中心P23、P33为等距离的方式，在X方向上延伸的假想线。即，该横分界线30a可以基于存在于元件S的X方向两侧的一对元件T而定。
但是，在已实现各元件T、S的制品等级中，由于各种外部干扰，不能按设计图纸制造该配置图案、形状的情况很多。例如也存在由元件T、S的制造工序的掩模位置偏离引起的，难以在距各元件T、S间的中心为等距离的位置特定上述分界线的情况。
在这种情况下，例如考虑制造上的元件T、S的配置偏离，也可以不保证该分界线距各元件T、S间的中心为严格的等距离。
即，以上所述的分界线的特定例是假定按设计方案的理想状态形成各元件T、S的情况，对于每个已实现元件T、S的制品，需结合该制品，适当修正分界线的特定。
这样，以使得排列在相互交叉的两个方向上的四边形的各子区域101T、101S的面积相等的方式，通过假想的横分界线30a和竖分界线30b划分各子区域101T、101S，作为其结果，后述的面积比例可通过子区域101T的总个数和子区域101S的总个数的比例而适当地求取。
而且，作为肖特基二极管103起作用的各个二极管单元101S以被作为SiC-MISFET102起作用的晶体管单元101T包围的方式而适当地分散配置，由此，相对晶体管单元101T的个数适当地调整二极管单元101S的个数。
更详细而言，在该半导体装置100中，在使作为肖特基二极管103起作用的二极管单元101S(子区域101S)的总个数为A个，作为SiC-MISFET102起作用的晶体管单元101T(子区域101T)的总个数为B个的情况下，用子区域101S、101T的总个数(A+B)除作为肖特基二极管103起作用的二极管101S的总个数A所得的面积比例的值(A/(A+B))，由于与后述的半导体装置100的导通损失保持平衡，设定在超过“0.01”且“0.5”以下的数值范围内。
该面积比例(A/(A+B))明显地与全部二极管单元101S(子区域101S)的平面视图的面积相对全部的子区域101S、101T的平面视图的面积的比例相当。
此外，基于同一宗旨，将用子区域101T、101S的总个数(A+B)除作为SiC-MISFET102起作用的晶体管101T的总个数B所得的面积比例的值(B/(A+B))，设定在超过“0.5”且“0.99”以下的数值范围内。
该面积比例(B/(A+B))明显地与全部的晶体管单元101T(子区域101T)的平面视图的面积相对全部的子区域101S、101T的平面视图的面积的比例相当。
如图1的局部放大图和图2所示，平面型(planar型)的SiC-MISFET102在晶体管单元101T的内部，具有以下结构：由SiC半导体构成的n+型半导体基板2；在该半导体基板2的表面上通过外延生长法形成为规定的厚度(例如10μm)的n-型SiC层3；设置在该SiC层3的表面的正下方，注入有铝离子等受主，在平面视图中为正方形(参照图1的局部放大图)的p型阱4；在p型阱4的区域内，注入有氮离子等施主，在平面视图中为正方形且环状(参照图1的局部放大图)的n+型的源极区域5；由SiC层3的源极区域5和p型阱区域4以外的部分构成的漂移区域3a；作为位于p型阱4的源极区域5的外周的周围的部分的、在平面视图中为正方形且环状(参照图1的局部放大部)的沟道区域4c；以覆盖沟道区域4c并且跨源极区域5的外周，向源极区域5的内侧延伸的方式覆盖源极区域5的一部分而堆积的、由SiO2材料构成的栅极绝缘膜7；在该栅极绝缘膜7的整个表面区域上以相对沟道区域4c的方式形成的由铝(Al)构成的栅电极8；以覆盖p型阱4的中央部分(位于源极区域5的中央开口部内的部分)，并且跨源极区域5的内周，向源极区域5的内侧延伸的方式以正方形且环状覆盖源极区域5的一部分的、在平面视图中为正方形(参照图1的局部放大图)的源电极6；和以欧姆连接于漏极区域3a的背面的方式形成在半导体基板2的整个背面区域的漏电极10。
作为漏电极10和源电极6的材料，使用例如镍(Ni)。
其中，从图1和图2可容易地理解到，多个SiC-MISFET102共享漂移区域3a和漏电极10，集成为单芯片且并列配置。
此处，从n+型源极区域5向漏电极10的电子，如图2的虚线箭头201所示，在p型阱4的附近存在有在横方向(水平方向)移动的地方，因此，为了确保这样的电子的移动空间，p型阱4的表面积构成为比晶体管单元101T(子区域101T)的表面积小。
此外，栅极绝缘膜7和栅电极8形成在除去接触孔H1、H2的SiC层3的整个表面区域上。另一方面，接触孔H1以位于晶体管单元101T内的方式形成在栅极绝缘膜7上，其中设置有源电极6。
在源电极6和漏电极10与半导体(SiC层3)之间，各自通过源极区域5和p型阱4以及半导体基板2而欧姆连接。
此处，SiC层3(SiC的带隙：3.02eV)由比硅半导体(带隙：1.11eV)和GaAs半导体(带隙：1.43eV)的带隙更宽的宽禁带半导体构成。
宽禁带半导体是指，作为带有半导体性质的特征的材料参数的能隙(energy bandgap)比硅半导体和GaAs半导体等能隙大的半导体，在本说明书中将具有例如2eV以上的带隙的半导体材料总称为宽禁带半导体。
作为宽禁带半导体材料的例子，除了SiC以外，能举出GaN(带隙：3.39eV)或AlN(带隙：6.30eV)等III族氮化物、金钢石。
此外，肖特基二极管103，如图2所示，接触孔H2以位于二极管单元101S内的方式形成在栅极绝缘膜7上，其中以覆盖该二极管单元101S的SiC层3(漂移区域3a)的整个表面区域的方式，具有由图1所示的平面视图中为矩形(此处为正方形)的Ni构成的肖特基电极9(阳极(anode)侧)。其中，从避免电场集中的观点出发，也可以将矩形的肖特基电极9的角变圆。
此处，从肖特基电极9向漏电极10的电流贯穿二极管单元101S的整个区域，沿竖方向(垂直方向)流动，因此肖特基电极9的表面积构成为与二极管单元101S(子区域101S)的表面积大致相等，使得电流充分地大量流动。
而且，上述漏电极10以从晶体管101T跨二极管单元101S的方式，在相对二极管单元101S的半导体基板2的背面延伸设置。通过该漏电极10，向肖特基二极管103的阴极(cathode)侧的半导体(SiC层3)施加电压。
此外，各源电极6彼此的电连接以及源电极6和肖特基电极9之间的电连接通过第一配线11(例如，通过适当的层间绝缘层(未图示)和适当的接触孔(未图示)构建的配线)完成，这些源电极6和肖特基电极9通过设置在半导体封装体(未图示)的适当位置的源极端子S接线于电源的接地电位(负电压)侧。
即，肖特基电极9通过该第一配线11与源电极6电连接。
此外，在平面视图中，在除去接触孔H1、H2(参照图2)的区域的SiC层3的表面的大致整个区域上形成为正交格子状的栅电极8，通过栅极配线12(例如，通过上述层间绝缘层和适当的接触孔(未图示)构建的配线)和设置在半导体封装体的适当位置的栅极端子G，在其与源电极6之间施加规定的控制信号电压。
此外，漏电极10通过设置在半导体封装体的适当位置的漏极端子D接线于电源的开关电压(正电压)侧。
在这样的半导体装置100的SiC-MISFET102中，通过在栅电极8上相对源电极6施加正电压，电子被吸引至沟道区域4c，该部分反转为n型，其结果是形成沟道，由此导通SiC-MISFET102。从源极区域5经由沟道区域4c和SiC层3向漏电极10的电子，主要沿图2的虚线箭头201所示的路径移动，作为其结果是，漂移电流在SiC层3的内部沿竖方向流动。
此外，在存在于SiC-MISFET102的寄生二极管(基于p型阱4和n-型SiC层3之间的PN结的二极管)和肖特基二极管103(源极端子S和漏极端子D之间)上，施加基于例如由三相电机的电感负荷产生的反电动势的正向电压的情况下，由于肖特基二极管103的正方向上升电压(1V左右)低于寄生二极管(PN结)的正方向上升电压(3V)，因此，能够在肖特基二极管103中优先流过正方向电流，适当地避免少数载流子(空穴)注入SiC层3。
由于同样的理由，在半导体装置100上施加浪涌电压等瞬间的过电压时，通过优先在肖特基二极管103中流过由过电压引起的漏电流，能够使该过电压缓和，其结果是，将SiC-MISFET102的绝缘破坏防范于未然。
再者，关于浪涌电压，因为肖特基电极9和P/N结二极管为并列连接的结构，所以与正向电压Vf的低的区域对应的一定程度的电流高速流过肖特基二极管103，而且，与正向电压Vf的高的区域对应的大电流由P/N结二极管流过电流，从而能够抑制肖特基二极管103的电流集中引起的破坏。
即，本实施方式的半导体装置100是对浪涌电压、浪涌电流均具有高耐性的元件。
此外，当P/N结二极管导通时，即使少数载流子被分别注入p型阱4区域、源极区域5，在施加反向偏压之后，紧接着少数载流子被吸入肖特基电极9中，能够迅速使P/N结二极管成为断开状态。因此，在本实施方式的半导体装置100中，能够抑制所谓的闩锁(latch up)状态，即在仅具有现有的P/N结二极管的FET中所担心的不能快速进行断开动作的状态。
此外，作为SiC-MISFET的结构例，有在半导体层上形成平面状的p层和n层的平面型、和制造细而深的槽，埋入栅电极和栅极绝缘膜的沟槽型，但本实施方式的SiC-MISFET102考虑如以下所述的、与肖特基二极管103的关联性等各种理由，具有平面结构。
作为公开有将沟槽型的MISFET和肖特基二极管一体地制作加入的结构的众所周知的公报，例如有日本专利特表2005-501408号公报(以下，称为“先行例”)。
在该先行例中，在沟槽(掘出的槽或孔)的底面形成半导体和金属的肖特基结部分，构成肖特基二极管。沟槽部分本来是构成晶体管单位元件部分的间隙的部分，与晶体管单位元件(基于本实施方式的假想的分界线划分的多个四边形的子区域101S、101T)不同。
与之相对，本实施方式的肖特基二极管103的部分占据基于假想的分界线划分的多个四边形的子区域101S、101T中的一部分的子区域101S的大致整个区域，与上述先行例的在间隙(的沟槽部分)中埋入肖特基电极的结构完全不同。
再者，本实施方式的平面结构的半导体装置100具有能够任意选择在基于假想的分界线划分的多个四边形的子区域101S、101T上，设置SiC-MISFET102或设置肖特基二极管103的结构上的自由度，相对如上述先行例所述的采用沟槽结构的半导体装置具有优异性。即，通过这种结构上的自由度，能够任意设定SiC-MISFET102和肖特基二极管103的部分的面积比的这种本实施方式的设计思想首次得到实现。
此外，在先行例中，必须在沟槽的壁面上隔着栅极绝缘膜形成栅电极，再进一步由层间绝缘膜确保绝缘，并在其上形成肖特基电极。在沟槽壁面上形成上述多层的绝缘/电极/绝缘膜的情况下，在由上述多层膜部分覆盖的沟槽的底面部分上，难以形成大面积的肖特基电极，只有沟槽底面的一部分作为肖特基二极管起作用。因此存在二极管的形成面积被限制得小的问题。与之相对地，在本实施方式这样的平面结构的半导体装置100中，能够适当地消除这种面积制约的问题。
此外，若在先行例的沟槽底面上形成肖特基电极，则成为在接近背面的漏电极的位置上存在肖特基电极的结构，在肖特基电极上引起电场集中仍残存对耐压的担心，但在本实施方式这样的平面结构的半导体装置100中，对于肖特基电极9形成在SiC层9的表面上，相邻的SiC-MISFET102的部分的P阱4形成得很深，不会在肖特基电极9的部分上引起电场集中，适当地确保耐压。
如上所述，采用平面结构的本实施方式的半导体装置100在以下各要点上相对先行例所示的沟槽结构的半导体装置更为有益：能够任意设定SiC-MISFET102和肖特基二极管103的面积比；能够适当地确保耐压；以及使半导体装置100的形成工艺简单化。
此外，从如下所述的二极管的高电流耐性和高电压耐性的观点出发，本实施方式的肖特基二极管103使用由Ni构成的肖特基电极9作为阳极，并且使用宽禁带半导体(此处SiC层3作为其一个例子)作为阴极。
在假设以Ni为阳极、以硅为阴极构成肖特基二极管的情况下，难以在肖特基二极管中流过大电流。即，若在这种肖特基二极管中流过大电流，容易在硅和Ni的界面上形成硅化物层，其结果是，两者被欧姆连接，存在无法发挥作为二极管的功能的情况。
而且如果变成这样，有可能违反通过优先在肖特基电极上流过由过电压引起的漏电流，能够防止SiC-MISFET的绝缘破坏的这种本实施方式的课题解决原理。
与之相对地，在以Ni为阳极、以宽禁带半导体(SiC层3作为一个例子)为阴极构成肖特基二极管的情况下，从通过通常使用的通电动作，难以形成硅化物层且二极管的高电流耐性和高电压耐性的观点出发是适宜的。
即，在本实施方式中，肖特基二极管103的阴极的结构上的差异(硅和SiC中的任一个的差异)，并不仅仅是本行业的从业者的设计事项类问题，而是与解决上述课题的原理直接相关的事项。
再者，在半导体装置100上施加有高电压的半导体装置100的周边部配置有二极管的情况下，与采用Ni为阳极、硅为阴极的肖特基二极管相比，采用Ni为阳极、SiC为阴极的肖特基二极管耐压特性更优异，更有利。
其中PN结二极管的高电流耐性和高电压耐性均优异，但关于采用Ni为阳极、SiC为阴极的PN结二极管，由正向电压Vf上升的量引起的半导体装置的损大增加。
接着参照图2说明本实施方式的半导体装置100的制造方法。
但是此处省略各制造工序过程中的图示。因此，在说明本制造方法时，为了说明的方便，制造工序过程中的各结构部分的参照符号使用图2所示的成品的符号代替。
首先，准备具有以使氮浓度为3×1018cm-3的方式掺杂有氮的n+型4H-SiC(0001)Si面的[11-20]方向8度切余(offcut)面的半导体基板2。
接着，在清洗该半导体基板2之后，在上述切余面上，通过CVD法将作为调整为1.3×1016cm-3浓度的掺杂氮的n-型的外延生长层的SiC层3，调整成膜为厚度10μm。
然后，配置在SiC层3的表面的适当位置开口的掩模(未图示)，向着SiC层3的表面，适当地选择30～700keV范围内的多级离子能量，通过开口以2×1014cm-2浓度的剂量(dose)注入铝离子。通过该离子注入，在SiC层3的表层，岛状地形成深度0.8μm左右的p型阱4。
之后，使用在p型阱4的表面的适当位置开口的其他掩模(未图示)，相对p型阱4以30～180keV的能量，以1.4×1015cm-2浓度的剂量注入氮离子，形成n+型的源极区域5。
接着，将该半导体基板2暴露在Ar气氛中，保持在1700℃的温度，实施约一个小时的热处理，使上述离子注入区域活化。
接着，将该半导体基板2在氧化处理炉内保持在1100℃的温度，实施3个小时的湿氧化。通过该氧化处理，在SiC层3的整个表面区域上形成厚度40nm的氧化硅膜(最终该膜作为栅极绝缘膜7起作用)。
使用光刻技术和蚀刻技术，在该氧化硅膜上成形并形成接触孔H1、H2。
然后，在接触孔H1的内侧的SiC层3的表面设置由Ni构成的源电极6，在半导体基板2的背面设置由Ni构成的漏电极10。而且，在堆积该Ni层之后，实施适宜的热处理，由此，在上述电极6、10与半导体(SiC层3)之间通过源极区域5和p型阱4以及半导体基板2欧姆连接。
此外，在氧化硅膜的表面，选择性地成形形成由Al构成的栅电极8和栅极配线12。
而且，在露出接触孔H2的底部的SiC层3的表面上选择性地成形形成由Ni构成的肖特基电极9。
这样得到半导体装置100(600V耐压，3mm×3mm的四边形)中电流值额定20A)。
这里，说明将本实施方式的半导体装置100应用于作为电气设备的电力电子控制装置的变换器电源电路中的例子。
图3是表示将本实施方式的半导体装置应用于空调用压缩机的三相电机的驱动中的变换器电机驱动***的一个结构例的图。
根据图3，变换器电机驱动***105包括：三相变换器电源电路106和三相(交流)电机107(交流驱动装置)。
三相变换器电源电路106具有将反向并联连接上述SiC-MISFET102和上述肖特基二极管103的电路集成为单芯片而构成的6个上层和下层的ARM模块100H、L(半导体装置)。
更为详细而言，该三相变换器电源电路106是并联连接三个ARM模块对108(以下称为“相开关电路108”)而构成的，而ARM模块对108是将上层ARM模块100H的源极端子S(参照图2)和下层ARM模块100L的漏极端子D(参照图2)上下两层地串联接连而成。
此外，在各个相开关电路108中，上层ARM模块100H的漏极端子D与高电压供电端子21连接，下层ARM模块100L的源极端子S与接地端子22连接。
此外，接线上层ARM模块100H的源极端子S和下层ARM模块100L的漏极端子D的各个接线部分(中点)110，分别与三相电极107的三个输入端子20连接。
而且，各上层和下层ARM模块100H、100L的栅极端子G(参照图2)与包括适宜的变换器用微机的控制电路(未图示)连接。
在上述变换器电机驱动***105中，通过调整设置在各个相开关电路108中的上层ARM模块100H和下层ARM模块100L的导通和断开的时间，能够对相当于相开关电路108的各个中点的接线部分110的电压进行调制。
简言之，如果下层ARM模块100L为导通，且上层ARM模块100H为断开，则接线部分110的电压为接地电位，如果下层ARM模块100L为断开，且上层ARM模块100H为导通，则接线部分110的电压为规定的高电压。
这样，对应于上层和下层ARM模块100H、100L的导通或断开的开关频率，通过接线部分110能够改变由三相变换器电源电路106供电的三相电机107的电源频率，能够自由、连续且效率良好地改变三相电机107的电机旋转速度。
根据这样的变换器电机驱动***105，因为使用SiC-MISFET102(开关元件)和肖特基二极管103(内置二极管)，所以相比现有的双极性器件(IGBT)，能够实现高速化。
因而在短时间内执行从上层和下层ARM模块100H、100L的导通向断开的切换，由此，能够消除三相变换器电源电路106的频率上限值的制约，改善三相变换器电源电路106的开关损失。
作为具体的数据的一个例子，可确认这些上层和下层ARM模块100H、100L(600V耐压，3mm×3mm的四边形中电流值额定20A)的100kHz以上的高频开关动作，在这种情况下的开关损失在5％以下。
此外，SiC-MISFET102的形成区域的离子电阻与现有的开关元件(Si-MISFET或IGBT)相比足够小，由此，抑制变换器电机驱动***105中的SiC-MISFET102的导通动作时的发热，也保持低的导通损失。
再者，在内置于上层和下层ARM模块100H、100L中的肖特基二极管103中，由于肖特基电极9能够大范围地占有二极管单元101S的大致整个区域，所以以开关元件断开时的基于三相电机107的电感负荷的反电动势为触发，能够适当地应对由集中于肖特基电极9的电流引起的元件的破坏。
接着，将全部的二极管单元101S的平面视图的面积(A；二极管单元101S的总个数)相对全部的子区域101T、101S的平面视图的面积(A+B)所占的面积比例(A/(A+B))作为参数，说明已验证变换器电机驱动***105的损失的上层和下层ARM模块100H、100L的动作例。
[面积比例(A/(A+B))＝0.01(1％)的情况]
上层和下层ARM模块100H、100L(600V耐压，3mm×3mm的四边形中电流值额定20A)的肖特基二极管103的形成区域的每单位面积的导通电阻为1mΩcm2左右。
此外，位于SiC-MISFET102的p型阱4的正下方的SiC层3如图2的虚线箭头201所示，未作为通电区域充分发挥作用，另一方面，位于肖特基二极管103的肖特基电极9的正下方的SiC层3在其整个区域上作为通电区域起作用。因此，SiC-MISFET102的形成区域的平均化后的单位面积换算的导通电阻表示为比肖特基二极管103的导通电阻约大一位数的值(10mΩcm2)。
而且，肖特基电极9和SiC层3之间的接触电阻与肖特基二极管103的形成区域的导通电阻相比，约小二位数左右，能够忽视该值。
当由以上所述的SiC-MISFET102和肖特基二极管103的形成区域的导通电阻估算流过SiC-MISFET102和肖特基二极管103中的电流时，在设定面积比例(A/(A+B))＝0.01(二极管单元101S的表面积：子区域101T、101S的表面积≈1∶100)的情況下，如果肖特基二极管103的正向电压Vf包括由肖特基势垒引起的正方向的上升电压(约1V)，约为3V左右(电阻分电流引起的正向电压Vf上升为2V)，则以元件整体的电流密度换算，能够在肖特基二极管103中流过约20A/cm2的电流。
上述电压值(3V)与在内置于SiC-MISFET102中的PN结的寄生二极管中以正方向流过电流时的最低的正向电压(即由PN结的接合障壁的下降电压所引起的)相当。因此，如果在肖特基二极管103中以正方向流过电流时将其正向电压Vf保持在3V以下，则优先在肖特基二极管103中流过电流。
此时，因为上层和下层ARM模块100H、100L的导通损失对应于电流乘以电压的值(电流×电压)，所以与现有的PN结二极管的正向电压Vf相比，能够保持肖特基二极管103的正向电压Vf较低，从而可期待采用肖特基二极管103的上层和下层ARM模块100H、100L的损失相较采用PN结二极管的现有的ARM模块有所改善。
更为具体而言，在将上层和下层ARM模块100H、100L的全部二极管单元101S的表面积(A)相对上层和下层ARM模块100H、100L的全部的子区域101T、101S的表面积(A+B)所占的面积比例(A/(A+B))设定为0.01(1％)的情况下，因为断开速度变快所以开关损失减少，可确认与采用PN结二极管的现有的ARM模块相比，损失减少约2％，即使肖特基二极管103仅占微小(1％)的比例，也能够发挥变换器电机驱动***105的损失改善效果。
此时，SiC-MISFET102的形成区域的平均化后的单位面积换算的导通电阻为10mΩcm2。因此，将正向电压Vf上升作为2V，则估算SiC-MISFET102导通时的电流密度(以下简称为“导通电流密度”)为200A/cm2。而且，该SiC-MISFET102导通时的电流(以下简称为“导通电流”)以相对流过上述肖特基二极管103的电流的相反方向流动。
即，在电流密度为SiC-MISFET102的导通电流密度的约1/10的电流以与导通电流相反的方向流过肖特基二极管103的情况下，如果将面积比例(A/(A+B))设定为0.01(1％)是合适的。
但是，在上层和下层ARM模块100H、100L的连续动作实验中，存在由于上层和下层ARM模块100H、100L的发热引起的上层和下层ARM模块100H、100L的动作不稳定的情况。这可推定为因由流过肖特基二极管103的电流值超过上述容许电流值(20A/cm2)而引起。
因此，考虑到这种上层和下层ARM模块100H、100L的肖特基二极管103的形成区域的电流容量界限，优选上述比例设定为超过0.01的值。
[面积比例(A/(A+B))为0.1(10％)的情况]
在将上层和下层ARM模块100H、100L的全部的二极管101S的表面积(A)相对上层和下层ARM模块100H、100L的全部的子区域101T、101S的表面积(A+B)所占的面积比例(A/(A+B))设定为0.1(10％)的情况下，以元件整体的电流密度换算，流过肖特基二极管103的电流的容许值约为200A/cm2，这样可消除肖特基二极管103的电流容许量不足引起的问题。在这种情况下，与采用PN结二极管的现有的ARM模块比较，可确认损失减少约5％，发挥充分改善变换器电机驱动***105的损失的效果。
此时，SiC-MISFET102的形成区域的平均化后的单位面积换算的导通电阻是10mΩcm2。因此，将正向电压Vf上升作为，则估算SiC-MISFET102的导通电流密度为200A/cm2。而且，该SiC-MISFET102导通电流以相对流过上述肖特基二极管103的电流的相反方向流动。
即，在与SiC-MISFET102的导通电流密度相同的电流密度的电流以与导通电流相反的方向流过肖特基二极管103的情况下，如果将面积比例(A/(A+B))设定为0.1(10％)是合适的。
[面积比例(A/(A+B))为0.5(50％)的情况]
如上所述，SiC-MISFET102的形成区域的平均化后的单位面积换算的导通电阻是10mΩcm2左右，但将来通过SiC-MISFET的沟道电阻的降低等对策，能够使SiC-MISFET102的形成区域的导通电阻减少，作为其结果，该导通电阻接近于肖特基二极管103的形成区域的导通电阻(1mΩcm2)。
而且，虽然SiC-MISFET102的形成区域的导通电阻不会比肖特基二极管103的形成区域的导通电阻小，但存在两者的导通电阻成为相同程度的值的情况。在这种情况下，若使分别流过SiC-MISFET102和肖特基二极管103的导通电流的导通电流密度相同(但是，电流的方向相互反向)，则将面积比例(A/(A+B))设定为0.5(50％)是合适的。
此处，在将上层和下层ARM模块100H、100L的全部二极管单元101S的表面积(A)相对上层和下层ARM模块100H、100L的全部的子区域101T、101S的表面积(A+B)所占的面积比例(A/(A+B))设定为0.5(50％)的情况下，与采用PN结二极管的现有的ARM模块相比，可确认损失减少约1％，即使肖特基二极管103占有大的比例(50％)，也能够发挥变换器电机驱动***105的损失改善效果。
但是，若设定该面积比例(A/(A+B))超过0.5，可发现SiC-MISFET的形成区域的面积占有率的减少引起导通电阻的增加，反而会担心上层和下层ARM模块100H、100L的损失增加。
再者，因为以元件整体的电流密度换算，如果流过肖特基电极9的电流为200～600A/cm2则能够期待稳定的动作，所以该面积比例(A/(A+B))的优选范围为0.1～0.3。
如以上所述，若使分别流过SiC-MISFET102和肖特基二极管103的导通电流的导通电流密度相同时(但是，电流的方向相互反向)，在肖特基二极管103的形成区域的导通电阻为SiC-MISFET102的形成区域的导通电阻的1/10的情况下，设定面积比例(A/(A+B))＝0.1即可，在肖特基二极管103的形成区域的导通电阻为SiC-MISFET102的形成区域的导通电阻的1/3的情况下，设定面积比例(A/(A+B))＝0.3即可。
而且，在上述实施方式的说明中，以N沟道型MISFET为例对SiC-MISFET进行了说明，但以源电极和漏电极相反的P沟道型MISFET也能够构建本实施方式的半导体装置100(ARM模块)。
此外，在上述实施方式的说明中，以由铝构成栅电极为例进行了说明，但取而代之，以多晶硅构成栅电极也可以。在以多晶硅栅电极构成的情况下，也能够获得与上述相同的作用效果。
此外，在本实施方式中，以使用镍(Ni)作为肖特基电极9、源电极6和漏电极10的材料为例进行了说明，但这些电极6、9、10的材料不限于此，也可以使用钛(Ti)、铝(Al)和钼(Mo)等金属。
对本行业的从业者而言，从上述说明中能够明白本发明的很多改良和其他实施方式。因此，上述说明仅为了作为例示进行解释，以向本行业的从业者教导实施本发明的最佳方式为目的而提供。只要不脱离本发明的精神，实质上能够对其结构和/或功能的细节进行变更。
产业上的可利用性
本发明的半导体装置实现高速开关动作和能量损失减少的并存，并且基于由电气设备的电感负荷等引起的反电动势的电流集中耐性优异，例如能够应用在电气设备的高速变换器电源电路的用途中。

Claims (10)

1.一种半导体装置，其特征在于，包括：
由第一导电型的宽禁带半导体构成的半导体层；
多个晶体管单元，其形成有使电荷载流子在所述半导体层的厚度方向移动的立式电场效应晶体管；和
多个二极管单元，其形成有肖特基电极与所述半导体层肖特基接合的肖特基二极管，其中，
在所述半导体层上，在平面视图中，基于假想的分界线划分为多个四边形的子区域，并且具有作为所述晶体管单元的所述子区域、和作为所述二极管单元的所述子区域，设置在所述晶体管单元的所述半导体层的表面的源电极和设置在所述二极管单元的所述半导体层的表面的肖特基电极电连接，多个所述立式的电场效应晶体管和多个所述肖特基二极管集成在同一芯片内，并且并联连接。
2.如权利要求1所述的半导体装置，其特征在于：
所述多个子区域在相互正交的两个方向上矩阵状排列。
3.如权利要求1所述的半导体装置，其特征在于：
所述电场效应晶体管具有：
设置在所述半导体层的表面的第二导电型的区域；
设置在所述第二导电型的区域的内侧的第一导电型的区域；
作为除去所述第二导电型的区域和所述第一导电型的区域的所述半导体层的漂移区域；
以与所述第一导电型的区域和所述第二导电型的区域连接的方式设置的第一源/漏电极；
隔着绝缘层在所述第二导电型的区域上配设的栅电极；和
欧姆连接在所述漂移区域的背面的第二源/漏电极。
4.如权利要求1所述的半导体装置，其特征在于：
所述二极管单元被所述晶体管单元包围配置。
5.如权利要求1所述的半导体装置，其特征在于：
全部的所述晶体管单元的平面视图的面积相对全部的所述子区域的平面视图的面积的比例超过0.5，且为0.99以下。
6.如权利要求1所述的半导体装置，其特征在于：
全部的所述二极管单元的平面视图的面积相对全部的所述子区域的平面视图的面积的比例超过0.01，且为0.5以下。
7.如权利要求3所述的半导体装置，其特征在于：
使所述晶体管单元所包含的所述第二导电型的区域的平面视图的表面积比所述二极管单元所包含的所述肖特基电极的平面视图的表面积小。
8.一种电气设备，其特征在于，包括：
交流驱动装置、和构成所述交流驱动装置的变换器电源电路的如权利要求1～7中任一项所述的半导体装置，其中，
所述半导体装置作为ARM模块而组装加入。
9.如权利要求8所述的电气设备，其特征在于，其构成为：
基于由所述交流驱动装置内的电感负荷产生的反电动势而施加在所述电场效应晶体管的内置寄生二极管和所述肖特基二极管上的电压，比所述肖特基二极管的正方向的上升电压大，并且比所述内置寄生二极管的正方向的上升电压小。
10.如权利要求8所述的电气设备，其特征在于：
所述交流驱动装置是由所述变换器电源电路驱动的交流电机。
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