JP3291441B2 - Dc−dcコンバータ装置 - Google Patents
Dc−dcコンバータ装置Info
- Publication number
- JP3291441B2 JP3291441B2 JP29071396A JP29071396A JP3291441B2 JP 3291441 B2 JP3291441 B2 JP 3291441B2 JP 29071396 A JP29071396 A JP 29071396A JP 29071396 A JP29071396 A JP 29071396A JP 3291441 B2 JP3291441 B2 JP 3291441B2
- Authority
- JP
- Japan
- Prior art keywords
- switching means
- region
- mosfet
- converter
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 claims description 20
- 229910052782 aluminium Inorganic materials 0.000 claims description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 14
- 239000003990 capacitor Substances 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 230000001360 synchronised effect Effects 0.000 claims description 6
- 238000009499 grossing Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims description 3
- 238000007789 sealing Methods 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 2
- 229920005989 resin Polymers 0.000 claims description 2
- 239000000758 substrate Substances 0.000 description 13
- 239000000969 carrier Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- ISWSIDIOOBJBQZ-UHFFFAOYSA-N Phenol Chemical compound OC1=CC=CC=C1 ISWSIDIOOBJBQZ-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000011889 copper foil Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7806—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a Schottky barrier diode
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
- H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
- H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
- H02M3/1588—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load comprising at least one synchronous rectifier element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Dc-Dc Converters (AREA)
Description
ータ装置に関し、特に、同期整流方式のDC−DCコン
バータ装置に関する。
る同期整流型のDC−DCコンバータは、図6に示すよ
うに、直流入力電源をスイッチングする第1のスイッチ
ング手段1と、第1のスイッチング手段1に接続され第
1のスイッチング手段1に同期してスイッチングする第
2のスイッチング手段2と、両スイッチング手段1、2
と接続されたリアクタ3及びコンデンサー4とをから構
成される。
時、第2のスイッチング手段2をOFF状態として、両
スイッチング手段の同期期間を調整し、直流入力電源を
リアクタ3及びコンデンサー4により平滑化することに
より、負荷に所定の直流出力電源を供給する。上記のD
C−DCコンバータは電圧降下が小さく高効率化に大き
く寄与することからスイッチング電源に広く用いられつ
つある。
素は、図示しないが、ガラスエポキシ、セラミックス、
金属等をベースにした配線基板上に実装され、上記第1
のスイッチング手段1はトタンジスタ或いはパワーMO
SFET、第2のスイッチング手段2はパワーMOSF
ETが用いられる。一般的な縦型パワーMOSFET素
子は、図7に示すように、N+/N−基板のN−層11
の表面にP型のベース領域12を多数形成し、ベース領
域12の表面にN+型のソース領域13を形成し、ベー
ス領域12のチャンネル部分の上にゲート電極14を配
置し、ベース領域12とソース領域13の両方にオーミ
ックコンタクトするソース電極15を形成した構造を持
つものである。
チング手段に、例えば、NchMOSFETを用いた場
合、以下の様な問題が確認された。第1のスイッチング
手段1がOFFの時、第2のスイッチング手段2のNc
hFETがONし、電流経路に接続されるリアクタ3の
回生電流は、コンデンサー4、MOSFET素子2(内
蔵ダイオード2A)、リアクタ3というループで流れ、
MOSFET素子2内部に形成された上記内蔵ダイオー
ド2Aにキャリア(電子)が蓄積される。
によって、第2のスイッチング手段2がOFFされ、第
1のスイッチング手段1がONされたとき、キャリアが
完全に放出される時間、即ち、逆回復時間中、直流入力
電源の一部が内蔵ダイオード2Aを介して流れることに
なり、負荷へ供給される電源効率が低下する。また、上
記直流入力電源の一部がOFF状態の第2のスイッチン
グ手段(NchMOSFET)の内蔵ダイオード2Aに
流れると新たなキャリアが蓄積され、このキャリアによ
る逆回復時間の間は、NchMOSFET2のゲートに
ON信号が印加されても、MOSFET素子2がON動
作しない。この逆回復時間は、N−型層11に蓄積され
たキャリア(電子)が内蔵ダイオード2Aを介して完全
に放出され内蔵ダイオード2AのPN接合が回復するま
での時間であり、ベース領域とN−型層とのPN接合が
不可避的にできるパワーMOSFETの寄生ダイオード
によって形成される。
ータ装置の電源効率の低下及び回路全体のスイッチング
タイムを向上することができないという結果になる。上
述した不具合を解決するために、図8に示すように、内
蔵ダイオード2Aと並列にショットキーバリアダイオー
ド(SBD)20を接続し、SBD20の順方向電圧V
FがPNダイオードより低いことを利用して、NchM
OSFETのドレイン電位を速やかにソース電位に落と
すことにより、回路全体のスイッチング速度を向上させ
てDC−DCコンバータの高効率化を向上させている。
回路を各々個別素子で構成するには、部品点数が増大し
電子機器の小型化に障害となる。そこでFETチップと
SBDチップとを1パッケージに収納することも検討し
たが、別個のウェハーで製造するために各々の良品数な
どの問題があり、また組立工程も煩雑になる問題点があ
った。
SBDとをディスクリート部品を用いて構成した場合、
両部品を基板上に実装し、両者を接続する導体パターン
が基板上に形成されるために、この導体パターンがノイ
ズ発生源となり周辺回路に悪影響を及ぼす問題点が及び
部品実装面積が大きくなり、配線基板の小型化に影響を
及ぼし、ひいてはDC−DCコンバータ装置或いはスイ
ッチング電源装置の小型化に影響を及ぼし、ハンディ・
カムコーダ、ディジタルカメラ、ラップトップ型PC等
の電子部品が小型化高密度されるセット製品の小型化に
まで影響を及ぼす。
てなされたもので、DC−DCコンバータを構成する部
品が実装される配線基板を小型化にし、セット製品の小
型化に寄与でき、且つ高効率化したDC−DCコンバー
タ装置を提供することを目的とする。
するため、以下の構成を採用した。即ち、本発明のDC
−DCコンバータ装置は、少なくとも直流入力電源をO
N/OFFする第1のスイッチング手段と、前記第1の
スイッチング手段に同期しOFF/0Nする第2のスイ
ッチング手段と、前記第1、第2のスイッチング手段に
接続され前記直流入力電源を平滑するリアクタ及び前記
リアクタに一端が接続されたコンデンサーとが配線基板
上に実装され前記直流入力電源を所定の直流出力電源に
変換するDC−DCコンバータ装置において、前記第2
のスイッチング手段は、内蔵ダイオードと該内蔵ダイオ
ードに並列に接続されるショットキーバリアダイオード
とを備えたMOSFETであり、該第2のスイッチング
手段と同期制御される前記第1のスイッチング手段とを
一体化した半導体装置を前記配線基板上に実装したこと
を特徴としている。
トランジスタ又はパワーMOSFETからなる半導体素
子であり、前記第1のスイッチング手段と前記第2のス
イッチング手段は、同一の金属板上に実装し一体化され
ることを特徴としている。また、前記第1のスイッチン
グ手段は、トランジスタ又はパワーMOSFETからな
り、前記第1のスイッチング手段と前記第2のスイッチ
ング手段は、同一の半導体素子内に形成し一体化される
ことを特徴としている。
置の第2のスイッチング手段には、内蔵ダイオードと該
内蔵ダイオードに並列に接続されるショットキバリアダ
イオードとを備えたMOSFETであり、該第2のスイ
ッチング手段と同期制御される第1のスイッチング手段
とを一体化することにより、第2のスイッチング手段の
MOSFET内部に形成しSBDを形成しているので蓄
積キャリアを瞬時に引き抜いて完全遮断化を促進し、第
2のスイッチング手段のMOSFETの内蔵ダイオード
に順方向電流が流れた時であってもMOSFETのスイ
ッチングを高速にすることができ、DC−DCコンバー
タ回路の更なる高効率化が可能となる。
ETとSBDとを内蔵すると共に、第1のスイッチング
手段と第2のスイッチング手段とが一体化されることに
より、DC−DCコンバータの構成要素である両スイッ
チング手段のサイズを高機能化して縮小することがで
き、DC−DCコンバータ装置の用いられる配線基板の
小型化に寄与することができる。
バータ装置を図面を参照して詳細に説明する。図1は、
本発明のDC−DCコンバータ装置の等価回路図であ
る。等価回路は、図6に示した従来のDC−DCコンバ
ータ装置と同様に、直流入力電源をスイッチングする第
1のスイッチング手段1と、第1のスイッチング手段1
に接続され第1のスイッチング手段1に同期してスイッ
チングする第2のスイッチング手段2と、両スイッチン
グ手段1、2と接続されたリアクタ3及びコンデンサー
4とをから構成され、少なくともそれらの構成要素が配
線基板上に実装接続される。
タ、MOSFET等の半導体素子が用いられ、入力端子
に入力される所定周期のパルスでスイッチングされ、第
1のスイッチング手段に流れる直流入力電源をON/O
FFする。第2のスイッチング手段2は、パワーMOS
FETが用いられ、第1のスイッチング手段1と同期し
た所定周期のパルスが入力端子に入力されOFF/ON
される。この動作を繰り返し行い直流入力電源をリアク
タ3及びコンデンサー4により平滑化することにより、
負荷に所定の直流出力電源を供給する。
のスイッチング手段1、第2のスイッチング手段2、リ
アクタ3及びコンデンサー4は、ガラスエポキシ基板、
ポリイミド基板、フェノール基板、セラミックス基板、
絶縁処理された金属基板等の配線基板上に銅箔等により
形成された回路パターンに実装接続される。本発明の第
1の特徴は、第1のスイッチング手段1と同期してスイ
ッチングする第2のスイッチング手段2にある。
ング手段2は、例えば、図2に示すように、N+型基板
の上にN−型エピタキシャル層を形成したもの、あるい
はN−型基板にN+型層を拡散により形成したN+/N
ー型の半導体基板21を基体とし、N−型層22の表面
にパワーMOSFET素子23とショットキーバリアダ
イオード素子24(SBD素子と称する)とを形成した
ものである。パワーMOSFET素子23とショットキ
バリアダイオード素子24とを併設することにより、各
々所望の電流容量を持つ素子を1チップ化した半導体素
子である。
共通ドレインとし、N−型層22の表面にP+型のベー
ス領域25を複数形成し、ベース領域25の表面にN+
型のソース領域26を形成し、ソース領域26とN−型
層22とに挟まれたベース領域25のP型層をチャンネ
ル領域27とし、チャンネル領域27の上にゲート酸化
膜28を挟んでポリシリコンゲート電極29を配置し、
ゲート電極29を被覆するPSG酸化膜30に形成した
コンタクトホールを介して、バリアメタル31とアルミ
電極32とがベース領域25とソース領域26とにオー
ミックコンタクトしている。
ドとし、N−型層22の表面にP+型のガードリング領
域33を形成し、ガードリング領域33の上を端とする
酸化膜の開口を介してN−型層22の表面にバリアメタ
ル31がショットキーコンタクトし、その上にアルミ電
極32を形成している。アルミ電極32は、純粋アルミ
またはアルミニウム・シリコン合金が用いられ、MOS
FET素子23では多数のソース領域26を並列接続す
るソース電極となり、SBD素子24ではアノード電極
となる。
る半導体素子の平面図を示す。詳細には図示していない
が、ゲート電極29は格子型のパターンを有し、ベース
領域25は前記格子型パターンの網目の部分に点在する
島状のパターンを持つ。反対にゲート電極29が島状、
ベース領域25が格子型のパターンもある。前記格子型
パターンの網目の各々が単位MOSセルとなり、該MO
Sセルを形成した領域がMOSFET領域23Bであ
る。
が環状のパターンを具備し、該環状パターンの内側でバ
リアメタル31がN−型層22表面にショットキー接触
している。該ガードリング領域を含めた領域が、SBD
領域24Bである。MOSFET領域23B、SBD領
域24Bを囲むようにチップ周囲にはN+型のチャンネ
ルストッパ領域34を形成し、チャンネルストッパ領域
34はMOSFET領域23BとSBD領域24Bとの
間にも延在する。間に延在するチャンネルストッパ領域
34Bは、ベース領域25と、N−型層22と、ガード
リング領域33とで形成する寄生のPNPトランジスタ
の発生を抑制する役割を果たす。
32は、最終パッシベーション膜としてのシリコン窒化
膜(図示せず)で被覆され、該シリコン窒化膜に開口を
形成することによってボンディングパッドを形成する。
アルミ電極32は、MOSFET領域の前記MOSセル
の上部でソース電極パッド35を形成する。ポリシリコ
ンゲート電極29は、ポリシリコン材料をチップ周辺部
分まで延在させ、該延在したポリシリコン材料にアルミ
電極をコンタクトさせることでゲート電極パッド36を
形成する。ゲート電極パッド36はソース電極となるア
ルミ電極32とは電気的に独立し、ポリシリコン層とア
ルミ材料との間にはバリアメタル31は特に必要ない。
ンネルストッパ領域34Bの上方を横断してSBD領域
24Bまで延在し、延在したアルミ電極32はその上の
シリコン窒化膜の一部を開口することによってアノード
電極パッド37を形成する。チャンネルストッパ領域3
4B上を延在するアルミ電極32は、できるだけ電気抵
抗を下げるためおよび後述する熱的結合を強化するため
に、できるだけ幅広い線幅、例えば電極パッド35、3
7の幅より大きい線幅で延在している。
部に、内蔵ダイオード2Aとその内蔵ダイオード2Aと
並列に接続されるショットキバリアダイオードを形成す
ることにより、DC−DCコンバータ装置の外付部品数
を削減できる。本発明の第2の特徴は、上述した第2の
スイッチング手段2と第1のスイッチング手段1とを一
体化して、配線基板5上に実装するところにある。
図1に示すように、第1のスイッチング手段1にPNP
トタンジスタ、第2のスイッチング手段2にNchMO
SFETを用いた場合、MOSFETのドレインとPN
Pトランジスタのコレクタとが共通接続である。従っ
て、図5に示すように、第2のスイッチング手段2であ
るMOS半導体チップをダイボンドした放熱板等からな
るアイランド5上に、隣接して第1のスイッチング手段
1であるPNPトランジスタチップをダイボンドし、P
NPトランジスタ1のエミッタ電極パッド1Eとベース
電極パッド1Bを各々対応する外部接続リードにワイヤ
ボンドして、封止樹脂で封止し一体化し、MOSFET
23とSBD24とを内蔵した第2のスイッチング手段
2と第1のスイッチング手段1とを1パッケージ化す
る。尚、ゲート電極パッド2G、ソース電極パッド2
S、アノード電極パッド2Xは、対応する各々の外部接
続リードにワイヤーボンディングされている。
でき配線基板の小型化を促進することができる。尚、P
NPトランジスタチップは、コレクタとなるP+/P−
基板のP−層側表面にN型のベース領域形成し、該ベー
ス領域の表面にP+型のエミッタ領域を形成し、アルミ
電極に各拡散領域に接続する各電極パッドを形成したも
のである。
1、2を一体化した半導体装置A、リアクタ3、コンデ
ンサー4は、図4に示すように、配線基板5上に形成さ
れた回路パターン6に接続されDC−DCコンバータ装
置が提供される。この実施形態では、図4に示すよう
に、配線基板5上に実装する第1、第2のスッチング素
子は樹脂モールドされているが、半導体チップを直接、
ダイボンディングし周辺の回路パターン等にワイヤでボ
ンディング接続しても良い。
電圧VFは、温度に対して−2mV/℃程度の温度特性
を持ち、高温の方が電圧VFが小さい。従って、MOS
FETとSBDとを1チップ化することにより、MOS
FET素子23のON動作時の発熱が同一チップに形成
されるSBD素子24に瞬時に伝導し、SBD素子24
が加熱されるので、図1に示したDC−DCコンバータ
回路の第1のスイッチング手段1をOFFし、第2にス
イッチング手段2をONした時、第2のスイッチング手
段2のMOSFET素子23の内蔵ダイオード、及びS
BD素子24に順方向電流が流れる。
させて第2のスイッチング手段2をOFFし、OFFか
らON動作させるときであっても、第2のスイッチング
手段2に内蔵されたSBD素子24の順方向電圧VF
は、上記したように、MOSFET素子23の発熱によ
り、更に低減化されるために、MOSFET素子23内
部の蓄積キャリアはSBD素子により瞬時に引き抜いて
完全遮断化を促進することになる。
タ装置の第2のスッチング手段2に上記のMOSFET
とSBDとを内蔵した半導体素子を用いることで、MO
SFET23のスイッチングを高速にすることができ
る。また、DC−DCコンバータ装置の第2のスイッチ
ング手段をMOSFET素子23とSBD素子24とに
1チップ化することにより、SBDを内蔵しているにも
係わらず、第2のスイッチング手段のサイズを最小限と
することができ、実装される配線基板を小型化にでき
る。
グ手段1及び第2のスイッチング手段2を同一アイラン
ド(放熱板)上に実装し、一体化して単一の半導体装置
として配線基板5上に実装したが、更なる小型化を図る
場合には、パワーMOSFETとSBDとが一体化され
る第2のスイッチング手段2と第1のスイッチング手段
1とを同一半導体基板上に形成し1チップ化した半導体
装置とすることで一層の小型化が可能となる。
DCコンバータ装置によれば、DC−DCコンバータ装
置の第2のスイッチング手段には、内蔵ダイオードと該
内蔵ダイオードに並列に接続されるショットキバリアダ
イオードとを備えたMOSFETであり、該第2のスイ
ッチング手段と同期制御される第1のスイッチング手段
とを一体化することにより、第2のスイッチング手段の
MOSFET内部に形成しSBDを形成しているので蓄
積キャリアを瞬時に引き抜いて完全遮断化を促進し、第
2のスイッチング手段のMOSFETの内蔵ダイオード
に順方向電流が流れた時であってもMOSFETのスイ
ッチングを高速にすることができ、DC−DCコンバー
タ回路の更なる高効率化が可能となる。
ETとSBDとを内蔵すると共に、第1のスイッチング
手段と第2のスイッチング手段とが一体化されることに
より、DC−DCコンバータの構成要素である両スイッ
チング手段のサイズを高機能化して縮小することがで
き、DC−DCコンバータ装置の用いられる配線基板の
小型化に寄与することができる。その結果、DC−DC
コンバータ装置自体の小型化が可能となり、DC−DC
コンバータ装置を必要とするセット製品の更なる高密度
小型化が実現できる。
図。
る半導体素子の断面図。
る半導体素子の平面図。
の実装図。
体化した図。
半導体素子の断面図。
Claims (3)
- 【請求項1】 少なくとも直流入力電源をON/OFF
する第1のスイッチング手段と、前記第1のスイッチン
グ手段に同期しON/OFFする第2のスイッチング手
段と、前記第1、第2のスイッチング手段に接続され前
記直流入力電源を平滑するリアクタ及び前記リアクタに
一端が接続されたコンデンサーとが配線基板上に実装さ
れ前記直流入力電源を所定の直流出力電源に変換するDC
−DCコンバータ装置において、前記第2のスイッチン
グ手段は、共通ドレインとなすN−型層の表面にP+型
のベース領域を複数形成し、前記ベース領域の表面にN
+型のソース領域を形成すると共に前記ベース領域とソ
ース領域とにバリアメタル及びアルミ電極をオーミック
コンタクトしたMOSFET素子とカソードとなす前記
N−型層にP+ガードリング領域を形成すると共に前記
ガードリング領域の上に酸化膜の開口を介して前記N−
型層の表面に前記バイアメタルをショットキーコンタク
トし前記MOSFETの内蔵ダイオードに並列に接続さ
れるように形成されたショットキーダイオードとよりな
り、前記MOSFET領域とショットキーダイオード領
域間に延在するN+型のチャンネルストッパ領域を形成
し 、前記第2のスイッチング手段と同期制御される前記
第1のスイッチング手段とを一体化した半導体装置を前
記配線基板上に実装したことを特徴とするDC−DCコ
ンバータ装置。 - 【請求項2】 前記第1のスイッチング手段をPNPト
ランジスタとし、第2のスイッチング手段をNchMO
SFETとし、前記NchMOSFETチップのドレイ
ンをダイボンドした放熱板からなるアイランド上に、隣
接して前記PNPトランジスタチップをダイボンドし、
PNPトランジスタのエミッタ電極パッドとベース電極
パッドを対応する外部接続リードにワイヤボンドして、
封止樹脂で封止し一体化したことを特徴とする請求項1
記載のDC−DCコンバータ。 - 【請求項3】 前記第1、第2のスイチング手段を同一
半導体素子内に一体化形成し、リアクタ及びコンデンサ
と共に配線基板上に形成された回路パターンに設けたこ
とを特徴とする請求項1記載のDC―DCコンバータ装
置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29071396A JP3291441B2 (ja) | 1996-10-31 | 1996-10-31 | Dc−dcコンバータ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29071396A JP3291441B2 (ja) | 1996-10-31 | 1996-10-31 | Dc−dcコンバータ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10136642A JPH10136642A (ja) | 1998-05-22 |
JP3291441B2 true JP3291441B2 (ja) | 2002-06-10 |
Family
ID=17759564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29071396A Expired - Fee Related JP3291441B2 (ja) | 1996-10-31 | 1996-10-31 | Dc−dcコンバータ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3291441B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19953620A1 (de) * | 1998-11-09 | 2000-05-11 | Int Rectifier Corp | Niederspannungs-MOSFET und Verfahren zu seiner Herstellung |
DE10008545A1 (de) * | 2000-02-24 | 2001-08-30 | Bosch Gmbh Robert | Monolithisch integriertes Halbleiterbauelement |
US6621107B2 (en) * | 2001-08-23 | 2003-09-16 | General Semiconductor, Inc. | Trench DMOS transistor with embedded trench schottky rectifier |
EP1906449A4 (en) | 2005-07-08 | 2009-05-06 | Panasonic Corp | SEMICONDUCTOR EQUIPMENT AND ELECTRICAL EQUIPMENT |
EP1909325A4 (en) | 2005-07-25 | 2009-05-06 | Panasonic Corp | SEMICONDUCTOR ELEMENT AND ELECTRICAL DEVICE |
EP1909326A4 (en) | 2005-07-26 | 2009-05-06 | Panasonic Corp | SEMICONDUCTOR ELEMENT AND ELECTRICAL DEVICE |
JP4900662B2 (ja) * | 2006-03-02 | 2012-03-21 | 独立行政法人産業技術総合研究所 | ショットキーダイオードを内蔵した炭化ケイ素mos電界効果トランジスタおよびその製造方法 |
JP5565461B2 (ja) * | 2010-04-28 | 2014-08-06 | 日産自動車株式会社 | 半導体装置 |
-
1996
- 1996-10-31 JP JP29071396A patent/JP3291441B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH10136642A (ja) | 1998-05-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US10204899B2 (en) | Semiconductor device with first and second chips and connections thereof and a manufacturing method of the same | |
US9355991B2 (en) | Integrating multi-output devices having vertically stacked semiconductor chips | |
US8188596B2 (en) | Multi-chip module | |
TWI362112B (en) | A semiconductor device | |
KR100713979B1 (ko) | 반도체장치 | |
US20150162303A1 (en) | Array Based Fabrication of Power Semiconductor Package with Integrated Heat Spreader | |
JP3291441B2 (ja) | Dc−dcコンバータ装置 | |
JP3291439B2 (ja) | Dc−dcコンバータ装置 | |
JP3604843B2 (ja) | Dc−dcコンバータ装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090322 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090322 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100322 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110322 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110322 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120322 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130322 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130322 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140322 Year of fee payment: 12 |
|
LAPS | Cancellation because of no payment of annual fees |