CN100547762C - 形成接触孔的方法 - Google Patents
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Abstract
一种形成接触孔的方法，在光刻胶层中形成图案，转移此图案至含硅光刻胶层，以形成第一开口。然后，在另一光刻胶层中形成另一图案，将其转移至含硅光刻胶层形成第二开口。再将第一开口和第二开口图案转移至在层间介电层和蚀刻停止层中形成接触孔。本发明通过两次曝光、两次蚀刻可以形成间距极小的接触孔。
Description
技术领域
本发明涉及一种形成接触孔的方法，尤指一种利用两次以上曝光、两次以上蚀刻的方式形成接触孔的方法。
背景技术
随着半导体制造技术越来越精密，集成电路也发生重大的变革，使得计算机的运算性能和存储容量突飞猛进，并带动周边产业迅速发展。而半导体产业也如同摩尔定律所预测的，以每18个月增加一倍晶体管数目在集成电路上的速度发展着，同时半导体工艺也已经从1999年的0.18微米、2001年的0.13微米、2003年的90纳米(nm)(0.09微米)，进入到2005年65纳米(0.065微米工艺)并朝向45纳米迈进。因此，伴随着半导体工艺的进步和微电子元件的微小化，单一芯片上的半导体元件的密度越来越大，相对地元件之间的间隔也越来越小。这使得接触洞(contact hole)蚀刻(etch)工艺的制作困难度越来越高。
先前技术中制作接触洞的作法，利用光刻胶层作为蚀刻下方介电层的蚀刻掩模，而在45纳米(nmh)的工艺下，接触孔蚀刻的间距(pitch，即两邻近接触孔中心点间的距离)必须小于155纳米，而且显影后关键尺寸(afterdevelopment inspect critical dimension，ADICD)则必须大约70至80纳米。就现行的黄光机台技术而言，其无法在一次曝光工艺中完成间距小于155纳米的接触孔，所以目前业界常见的作法是利用两个掩模对光刻胶层进行两次曝光后，再进行一次蚀刻，以图案化接触孔。
但是，当接触孔蚀刻的间距小于140纳米时，即使是利用上述两次曝光、一次蚀刻的工艺，也会因为进行第二次曝光显影时，黄光机台无法定义出过小的接触孔图案(pattern)，而无法制作出接触孔间距小于140纳米的接触孔。所以，如何制作出接触孔蚀刻的间距小于140纳米的接触孔为该领域的重要课题。
发明内容
本发明提供一种形成接触孔的方法，以解决上述问题。
本发明的一个优选实施例提供一种形成接触孔的方法，包含提供半导体基材，其上依序覆盖蚀刻停止层、层间介电层、第一含硅光刻胶层。在第一含硅光刻胶层上方形成第一光刻胶图案，接着，利用第一光刻胶图案作为蚀刻掩模，进行第一蚀刻工艺在含硅光刻胶层形成多个第一开口。去除第一光刻胶图案。然后，在含硅光刻胶层上方形成第二光刻胶图案，利用第二光刻胶图案作为蚀刻掩模，进行第二蚀刻工艺在含硅光刻胶层形成多个第二开口，以及利用具有第一开口和第二开口的含硅光刻胶层作为蚀刻掩模，进行蚀刻工艺，在层间介电层和蚀刻停止层中形成接触孔。
本发明的另一优选实施例提供一种形成接触孔的方法，包含提供半导体基材，其上依序覆盖层间介电层、第一含硅光刻胶层。在第一含硅光刻胶层上方形成第一光刻胶图案，再利用第一光刻胶图案作为蚀刻掩模，进行第一蚀刻工艺在第一含硅光刻胶层形成多个第一开口，去除第一光刻胶图案。然后，利用第一开口作为蚀刻掩模，进行蚀刻工艺在层间介电层中形成多个第一接触孔并除去第一含硅光刻胶层，在层间介电层上方形成第二含硅光刻胶层，在第二含硅光刻胶层上方形成第二光刻胶图案，以及利用第二光刻胶图案作为蚀刻掩模，进行蚀刻工艺在层间介电层中形成多个第二接触孔。
和先前技术相较，先前技术是利用两次曝光工艺，曝光在同一层光刻胶层上，所以会因为目前曝光机台无法定义出过小的接触孔图案，造成曝光失败。但是，就本发明而言，本发明先进行一次曝光后，就直接进行蚀刻工艺，将第一次曝光所产生的图案转移至含硅光刻胶层或者是层间介电层中。接着，重新形成一光刻胶层，在不同位置再进行一次曝光，再将新的图案转移至含硅光刻胶层或者是层间介电层中。这种两次曝光、两次蚀刻的方式即可以形成触孔蚀刻的间距小于140纳米的结构。当然本发明在曝光机台允许的情况下，也可以应用于两次以上曝光、两次以上蚀刻，以形成间距更小的接触孔。
附图说明
图1至7为本发明第一实施例的蚀刻接触洞蚀刻停止层的工艺示意图。
图8至15为本发明第二实施例的蚀刻接触洞蚀刻停止层的工艺示意图。
图16至23为本发明第三实施例的蚀刻接触洞蚀刻停止层的工艺示意图。
附图标记说明
102 基底 104 接触洞蚀刻停止层
106 层间介电层 108、1202 抗反射底层
110、1204 含硅光刻胶层 112、312、1206、1802 193nm光刻胶层
114 三层堆叠层 202、402 开口
204 斜角 702 接触孔
1602 金属化合物掩模层
具体实施方式
请参考图1至7，图1至7为本发明第一实施例的蚀刻接触洞蚀刻停止层(contact etch stop layer，CESL)的工艺示意图。如图1所示，首先提供基底102，例如晶片(wafer)或绝缘体上硅(SOI)等的半导体基底，且基底102表面已形成有金属氧化物半导体导体晶体管等各式元件，接着在基底102上方依序形成接触洞蚀刻停止层104、层间介电层(interlayer dielectric，ILD)106、三层堆叠层114。三层堆叠层114包含有抗反射底层(bottom anti-reflectivecoating，BARC)108、含硅光刻胶层110以及193(nm)纳米光刻胶层112。其中，抗反射底层108可利用365纳米光刻胶层，即属于I-line曝光范围的光刻胶层来形成。193nm光刻胶层112则为深紫外光曝光范围。另外，层间介电层106可以包含有未掺杂硅氧层、掺杂硅氧层，如四乙氧基硅烷(tetetra-ethyl-ortho-silicate，TEOS)硅氧层、或硼磷硅玻璃、氟硅氧层、磷硅氧层或硼硅氧层等。而且可利用等离子体增强化学气相沉积工艺等薄膜沉积技术来形成层间介电层106。另外，在第一实施例中，接触洞蚀刻停止层104的厚度为850埃层间介电层106的厚度为3000埃、抗反射底层108的厚度为1800埃、含硅光刻胶层110的厚度为800埃以及193nm光刻胶层112的厚度为2200埃。然后进行曝光工艺和显影工艺，以图案化193nm光刻胶层112。
接着，请参考图2，利用图案化的193nm光刻胶层112作掩模，进行蚀刻工艺，并调整蚀刻气体比例或压力，功率等参数以图案化含硅光刻胶层110以得到具有数个梯型的开口202。每个开口202的侧边都具有斜角(taper)204，通过调整蚀刻参数来改变斜角程度，开口202的底部的宽度较顶口处小。而且开口202的深度仅
所以开口202的底部并未露出抗反射底层108，这样可以保护抗反射底层108结构的完整性。之后，去除残余的193nm光刻胶层112。
请参考图3。接着，重新形成193nm光刻胶层312，而且新形成的193nm光刻胶层312会填满开口202，如图3所示。然后再进行曝光和显影工艺，以图案化193nm光刻胶层312。
请参考图4，以图案化193nm光刻胶层312作为掩模，再进行另一次蚀刻工艺，再次图案化含硅光刻胶层110，形成数个开口402。开口402的底部的宽度也较开口处小，所以开口402的侧边具有斜角204。而且开口202的深度仅
所以开口202的底部并未露出抗反射底层108，以保护抗反射底层108的结构。之后，去除残余的193nm光刻胶层312。
请参考图5，直接对含硅光刻胶层110进行蚀刻，直到蚀刻穿含硅光刻胶层110，暴露出抗反射底层108。接着，继续对抗反射底层108进行蚀刻直到暴露出层间介电层106为止。之后，利用已经被图案化的抗反射底层108作为掩模，利用蚀刻工艺将层间介电层106蚀刻至暴露出接触洞蚀刻停止层104。此时，含硅光刻胶层110已经被耗损完，而抗反射底层108也已经被耗损许多。
请参考图6，去除剩下的抗反射底层108。接着，请参考图7，以图案化后的层间介电层106作为掩模，进行突破(break through)性质的蚀刻工艺以图案化接触洞蚀刻停止层104，形成如图7所示的接触孔702。
请参考图8至15，图8至15为本发明第二实施例的蚀刻接触洞蚀刻停止层的工艺示意图。第二实施例和第一实施例的差别是在于第二实施例多了金属化合物掩模层1602在层间介电层106和抗反射底层108之间。
如图8所示，首先提供已形成有金属氧化物半导体导体晶体管等各式元件的基底102，接着在基底102上方依序形成接触洞蚀刻停止层104、层间介电层106、金属化合物掩模层1602、三层堆叠层114。三层堆叠层114包含有抗反射底层108、含硅光刻胶层110以及193nm光刻胶层112。其中，抗反射底层108可为365nm光刻胶层，而193nm光刻胶层112则为深紫外光曝光范围。另外，在第二实施例中，接触洞蚀刻停止层104的厚度为850埃
层间介电层106的厚度为3000埃、抗反射底层108的厚度为1800埃、含硅光刻胶层110的厚度为800埃以及193nm光刻胶层112的厚度为2200埃。首先，进行曝光工艺和显影工艺，以图案化193nm光刻胶层112。
接着，请参考图9，利用图案化的193nm光刻胶层112作掩模，进行蚀刻工艺以图案化含硅光刻胶层110。蚀刻后所形成的图案化含硅光刻胶层110具有数个梯型的开口202，且开口202的底部的宽度较顶口处小，其侧边具有斜角204。而且开口202的深度仅所以开口202的底部并未露出抗反射底层108，以保护抗反射底层108的结构。之后，去除残余的193nm光刻胶层112。
请参考图10，接着，重新形成193nm光刻胶层312，而且新形成的193nm光刻胶层312会填满开口202中。然后，再进行曝光和显影工艺，以图案化193nm光刻胶层312。然后，请参考图11，以图案化193nm光刻胶层312作为掩模，再进行另一次蚀刻工艺，再次图案化含硅光刻胶层110，形成数个开口402，开口402的侧边具有斜角204，且开口402的底部的宽度也较开口处小。另外，开口202的深度也只有
所以开口202的底部并未露出抗反射底层108，以保护抗反射底层108的结构。之后，去除残余的193nm光刻胶层312。
请参考图12，直接对含硅光刻胶层110进行蚀刻，直到暴露出抗反射底层108。接着，利用图案化后的含硅光刻胶层110作蚀刻掩模，对抗反射底层108进行蚀刻工艺直到暴露出金属化合物掩模层1602。然后，以图案化的抗反射底层108作为掩模，再对金属化合物掩模层1602进行蚀刻以图案化金属层1602。之后，去除掉金属化合物掩模层1602上方所有的光刻胶层。
请参考图13，以图案化后的金属层1602作为掩模，对层间介电层106进行蚀刻，以形成图案化的层间介电层106并暴露出接触洞蚀刻停止层104。
请参考图14，去除图案化后的金属化合物掩模层1602。接着，请参考图15，以图案化后的层间介电层106作为掩模，进行突破性质的蚀刻工艺以图案化接触洞蚀刻停止层104，形成如图15所示的接触孔702。
请参考图16至23，图16至23为本发明第三实施例的蚀刻接触洞蚀刻停止层的工艺示意图。如图16所示，同样地，提供已形成有金属氧化物半导体导体晶体管等各式元件的基底102，且基底102上方依序具有接触洞蚀刻停止层104、层间介电层106、三层堆叠层114。三层堆叠层114包含有抗反射底层108、含硅光刻胶层110以及193nm光刻胶层112。其中，抗反射底层108可为365nm光刻胶层108。另外，在第三实施例中，接触洞蚀刻停止层104的厚度为850埃
层间介电层106的厚度为3000埃、抗反射底层108的厚度为1800埃、含硅光刻胶层110的厚度为800埃以及193nm光刻胶层112的厚度为2200埃。首先，进行曝光工艺和显影工艺，以图案化193nm光刻胶层112。
接着，请参考图17，利用图案化的193nm光刻胶层112作掩模，进行蚀刻工艺，以图案化含硅光刻胶层110，蚀刻后所形成的图案化含硅光刻胶层110具有数个梯型的开口202。每个开口202的侧边都具有斜角204，且开口202的底部的宽度较顶口处小。另外开口202的深度仅
所以开口202的底部并未露出抗反射底层108，以保护抗反射底层108的结构。之后，去除残余的193nm光刻胶层112。
请参考图18，接着，以图案化后的含硅光刻胶层110作为掩模，蚀刻含硅光刻胶层110直到暴露出抗反射底层108。此阶段的蚀刻工艺，使得原本厚度为
的含硅光刻胶层110消耗成厚度仅剩下
在此请特别注意，由于开口202的底部宽度较顶口处小，使得此阶段蚀刻的宽度以开口202底部的宽度为准。之后，继续利用被蚀刻穿的含硅光刻胶层110作为掩模，对抗反射底层108进行蚀刻直到暴露出层间介电层106为止，以图案化抗反射底层108。一般来说，含硅光刻胶层110经过抗反射底层108的蚀刻工艺后，含硅光刻胶层110已经被蚀刻工艺耗损完全。
请参考图19，以图案化后的抗反射底层108作为掩模对层间介电层106进行蚀刻，直到暴露出接触洞蚀刻停止层104并形成数个开口1902。接着，去除层间介电层106上方的抗反射底层108。
请参考图20，重新依序在图案化后的层间介电层106上方形成抗反射底层1202、含硅光刻胶层1204以及193nm光刻胶层1206，而且抗反射底层1202填满每个开口1902中。接着，如同图16一样，对193nm光刻胶层1206进行曝光工艺和显影工艺，以图案化193nm光刻胶层1206，但是其曝光区域和图16的曝光区域不同。
接下来的步骤就如同上述图17至19的步骤。利用图案化的193nm光刻胶层1206作掩模，进行蚀刻工艺，以图案化含硅光刻胶层1204。接着，以图案化后的含硅光刻胶层1204作为掩模，蚀刻含硅光刻胶层1204直到暴露出抗反射底层1202。之后，继续利用被蚀刻穿的含硅光刻胶层1204作为掩模，对抗反射底层1202进行蚀刻直到暴露出层间介电层106为止，以图案化抗反射底层1202。然后，以图案化后的抗反射底层1202作为掩模对层间介电层106进行蚀刻直到暴露出接触洞蚀刻停止层104。此时含硅光刻胶层1204已在蚀刻工艺中消耗完，但是还残余一些抗反射底层1202，形成如图21的结构。
请参考图22，接着，去除层间介电层106上方的抗反射底层1202。然后，请参考图23，以图案化后的层间介电层106作为掩模，进行突破性质的蚀刻工艺以图案化接触洞蚀刻停止层104，形成如图23所示的接触孔702。
和先前技术相较，先前技术是利用两次曝光工艺，曝光在同一层光刻胶层上，所以会因为目前曝光机台无法定义出过小的接触孔图案，造成曝光失败。但是，就本发明而言，本发明先进行一次曝光后，就直接进行蚀刻工艺，将第一次曝光所产生的图案转移至含硅光刻胶层或者是层间介电层中。接着，重新形成光刻胶层，在不同位置再进行一次曝光，再将新的图案转移至含硅光刻胶层或者是层间介电层中。这种两次曝光、两次蚀刻的方式即可以形成触孔蚀刻的间距小于140纳米的结构。当然本发明在曝光机台允许的情况下，也可以应用于两次以上曝光、两次以上蚀刻，以形成间距更小的接触孔。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (20)
1.一种形成接触孔的方法，包含：
提供基底，其上依序覆盖蚀刻停止层、层间介电层、第一含硅光刻胶层；
在该第一含硅光刻胶层上方形成第一光刻胶图案；
利用该第一光刻胶图案作为蚀刻掩模，进行第一蚀刻工艺在该含硅光刻胶层形成多个第一开口；
去除该第一光刻胶图案；
在该含硅光刻胶层上方形成第二光刻胶图案；
利用该第二光刻胶图案作为蚀刻掩模，进行第二蚀刻工艺在该含硅光刻胶层形成多个第二开口；以及
利用具有该第一开口和第二开口的该含硅光刻胶层作为蚀刻掩模，进行蚀刻工艺，在该层间介电层和该蚀刻停止层中形成该接触孔。
2.如权利要求1所述的方法，其中该第一含硅光刻胶层包含有10-30％的硅成分。
3.如权利要求2所述的方法，其中该第一含硅光刻胶层和该层间介电层之间包含365纳米光刻胶层。
4.如权利要求2所述的方法，其中该第一含硅光刻胶层和该层间介电层之间包含抗反射底层。
5.如权利要求3所述的方法，其中该第一光刻胶图案由第一193纳米光刻胶层经由曝光和显影工艺所形成。
6.如权利要求5所述的方法，其中去除该第一光刻胶图案后，又包含以下步骤：
形成第二193纳米光刻胶层在该第一含硅光刻胶层之上并填入该第一开口中；以及
该第二193纳米光刻胶层经由曝光和显影工艺后，形成该第二光刻胶图案。
7.如权利要求6所述的方法，其中该第一开口和第二开口的侧壁皆具有斜角且底部的宽度较顶口处小。
8.如权利要求7所述的方法，其中该接触孔的宽度等同于该第一开口和第二开口的底部的宽度。
9.如权利要求8所述的方法，其中该365纳米光刻胶层和该层间介电层之间包含金属化合物掩模层。
10.如权利要求9所述的方法，其中形成该第二开口后，还包含以下步骤：
利用具有第一开口和第二开口的该第一含硅光刻胶层作为蚀刻掩模，进行蚀刻工艺以图案化该金属化合物掩模层；以及
利用图案化后的该金属化合物掩模层作为蚀刻掩模，对该层间介电层和该蚀刻停止层进行蚀刻，形成该接触孔。
11.如权利要求1所述的方法，其中该基底位于晶片上，而该方法实施于整片该晶片上。
12.一种形成接触孔的方法，包含：
提供基底，其上依序覆盖层间介电层、第一含硅光刻胶层；
在该第一含硅光刻胶层上方形成第一光刻胶图案；
利用该第一光刻胶图案作为蚀刻掩模，进行第一蚀刻工艺在该第一含硅光刻胶层形成多个第一开口；
去除该第一光刻胶图案；
利用该第一开口作为蚀刻掩模，进行蚀刻工艺在该层间介电层中形成多个第一接触孔并除去该第一含硅光刻胶层；
在该层间介电层上方形成第二含硅光刻胶层；
在该第二含硅光刻胶层上方形成第二光刻胶图案；以及
利用该第二光刻胶图案作为蚀刻掩模，进行蚀刻工艺在该层间介电层中形成多个第二接触孔。
13.如权利要求12所述的方法，其中该第一含硅光刻胶层为具有10-30％的硅材质的光刻胶层。
14.如权利要求13所述的方法，其中该第一含硅光刻胶层和该层间介电层之间包含第一365纳米光刻胶层。
15.如权利要求13所述的方法，其中该含硅光刻胶层和该层间介电层之间包含抗反射底层。
16.如权利要求15所述的方法，其中该第一光刻胶图案由第一193纳米光刻胶层经由曝光和显影工艺所形成。
17.如权利要求16所述的方法，其中形成该第一接触孔后，又包含以下步骤：
形成第二365纳米光刻胶层在该层间介电层上方并填入该第一接触孔中；以及
依序形成第二含硅光刻胶层、第二193纳米光刻胶层于该第二365纳米光刻胶层之上；以及
对该第二193纳米光刻胶层进行曝光和显影工艺，形成该第二光刻胶图案。
18.如权利要求17所述的方法，其中该第一开口和第二开口的侧壁皆具有斜角且底部的宽度较顶口处小。
19.如权利要求18所述的方法，其中该接触孔的宽度等同于该第一开口和第二开口的底部的宽度。
20.如权利要求12所述的方法，其中该基底位于晶片上，而该方法实施于整片该晶片上。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |