CN100397634C - 包括再分布图案的半导体封装及其制造方法 - Google Patents

包括再分布图案的半导体封装及其制造方法 Download PDF

Info

Publication number
CN100397634C
CN100397634C CNB2005100817672A CN200510081767A CN100397634C CN 100397634 C CN100397634 C CN 100397634C CN B2005100817672 A CNB2005100817672 A CN B2005100817672A CN 200510081767 A CN200510081767 A CN 200510081767A CN 100397634 C CN100397634 C CN 100397634C
Authority
CN
China
Prior art keywords
insulating barrier
semiconductor packages
ground plate
power panel
packages according
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CNB2005100817672A
Other languages
English (en)
Other versions
CN1722421A (zh
Inventor
白承德
张东铉
李钟周
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1722421A publication Critical patent/CN1722421A/zh
Application granted granted Critical
Publication of CN100397634C publication Critical patent/CN100397634C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05548—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30105—Capacitance

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

公开了一种半导体器件封装，其包括衬底、在衬底的表面上方间隔开的第一和第二芯片焊盘和位于衬底的表面上方的绝缘层。所述绝缘层包括至少由下参考电势线支撑表面部分和上信号线支撑表面部分限定的阶梯状上表面，其中下参考电势线支撑表面部分处的绝缘层的厚度小于上信号线支撑表面部分处的绝缘层的厚度。所述封装还包括电连接到第一芯片焊盘并位于绝缘层的下参考电势支撑表面部分上的导电参考电势线，电连接到第二芯片焊盘并位于上信号线支撑表面部分上的导电信号线，以及分别电连接到导电参考电势线和导电信号线的第一和第二外部端子。

Description

包括再分布图案的半导体封装及其制造方法
技术领域
本发明总体上涉及半导体器件封装和半导体器件封装的制造方法，更具体而言，本发明涉及具有再分布图案(redistribution pattern)的半导体器件封装和具有再分布图案的半导体器件封装的制造方法。
背景技术
在半导体芯片封装中，晶片级封装是公知的，其中外部端子如金属焊球以阵列形式分布在半导体芯片的表面上方。在制造中，在晶片级进行外部端子的形成，之后将晶片切成分离的芯片封装。通常，半导体芯片的焊盘和芯片封装的外部端子没有对准，因此需要焊盘再分布设计(或再布线设计)，其中电性再分布芯片焊盘使其连接到封装的外部端子。
图1是应用在常规晶片级封装中的焊盘再分布设计的示意性平面图，图2A和2B是沿图1的线I-I′和II-II′的截面图。虽然示出了单个晶片级封装，但在制造中，多个上述封装同时形成在晶片上，然后被分离成单个的封装。
同时参照图1、2A和2B，晶片级封装包括衬底1(例如，半导体芯片)、层间电介质层3、芯片焊盘5、钝化层7、和下电介质层9。正如所示出的，通过钝化层7和下电介质层9暴露芯片焊盘5的表面部分。导电再分布图案11形成在下电介质层9上以便将芯片焊盘5电连接到焊球15中相对应的焊球上。焊球15形成在包含于上电介质层13中的开口中，上电介质层13覆盖再分布图案11和下电介质层9。如此，以由焊球15限定的阵列的形式电气再分布芯片焊盘5。
尽管未示出，形成在下电介质层9上的再分布图案11由信号线、电源线和地线组成。如此，由于***的电介质层9，使寄生电容形成在这些线路与芯片或衬底1的内部电路(未示出)之间。这些电容与下电介质层9的厚度9T成反比。
为了减小包含在再分布图案中的信号线的RC延迟时间，希望增加下电介质层9的厚度9T，由此使信号线与衬底1之间的寄生电容最小化。然而，为了增加抗噪声特性，希望降低下电介质层的厚度9T，由此使电源/接地线与芯片1之间的寄生电容最大化。此外，增加下电介质层9的厚度9T会不利地增大物理应力并在封装的加工过程中引起晶片的弯曲。
发明内容
根据本发明的一个方面，提供了一种半导体器件封装，其包括衬底，在衬底的表面上方间隔开的第一和第二芯片焊盘，以及位于所述衬底的表面之上的绝缘层。所述绝缘层包括至少由下表面部分和上表面部分所限定的阶梯状上表面，其中下表面部分处的绝缘层的厚度小于上表面部分处的绝缘层的厚度。所述封装还包括电连接到第一芯片焊盘并基本上位于绝缘层的下表面部分上的导电参考电势线、电连接到第二芯片焊盘并基本上位于上表面部分上的导电信号线、以及分别电连接到导电参考电势线和导电信号线的第一和第二外部端子。
根据本发明的另一方面，提供了一种半导体器件封装，其包括衬底，在所述衬底的表面上方间隔开的第一、第二和第三芯片焊盘，位于衬底上方并包括分别对准第一、第二和第三芯片焊盘上方的第一、第二和第三开口的钝化层，以及位于钝化层上方的绝缘层。所述绝缘层包括至少由(a)下表面部分、(b)第一、第二和第三上部端子支撑表面部分和(c)上表面部分限定的阶梯状上表面，其中下表面部分处的绝缘层的厚度小于上表面部分以及第一、第二和第三上部端子支撑表面部分处的绝缘层的相应厚度。所述封装还包括电连接到第一芯片焊盘的电源板，电连接到第二芯片焊盘的接地板，电连接到第三芯片焊盘并基本上位于绝缘层的上表面部分上的导电信号线，以及分别位于第一、第二和第三上部端子支撑表面部分之上的第一、第二和第三外部端子。电源板和接地板中的至少一个基本上位于绝缘层的下表面部分上，并且第一、第二和第三外部端子分别电连接到电源板、接地板和导电信号线。
根据本发明的又一方面，提供了一种半导体器件封装，其包括衬底和位于衬底表面上方的绝缘层。所述绝缘层包括至少由下表面部分和上表面部分限定的阶梯状上表面，其中下表面部分处的绝缘层的厚度小于上部支撑表面部分处的绝缘层的厚度。导电参考电势线基本上位于绝缘层的下表面部分上，导电信号线基本上位于上表面部分上。
根据本发明的又一方面，提供了一种半导体器件封装的制造方法，该方法包括：在衬底的表面上方形成绝缘层，其中第一和第二芯片焊盘在所述衬底的表面上方间隔开；形成所述绝缘层的上表面的轮廓以获得至少由下表面部分和上表面部分限定的阶梯状上表面，其中下表面部分处的绝缘层的厚度小于在上表面部分处的绝缘层的厚度。该方法还包括基本上在绝缘层的下表面部分上形成电连接到第一芯片焊盘的导电参考电势线，基本上在上表面部分上形成电连接到第二芯片焊盘的导电信号线，以及形成分别电连接到导电参考电势线和导电信号线的第一和第二外部端子。
这里，将从详细的描述和附图中变得明了的是，短语“基本上位于...上”指的是绝缘层的下表面部分是对应的导电线或板的主(但不必排他)支撑表面。
附图说明
通过参照附图的以下详细描述，本发明的以上和其它方面及特征将变得更加明了，其中：
图1是用于常规晶片级封装中的焊盘再分布设计的示意性平面图；
图2A和2B分别是沿图1的线I-I′和II-II′得到的截面图；
图3是根据本发明一实施例的半导体封装的平面图；
图4A和4B分别是沿图3的线IV-IV′和III-III′得到的截面图；
图5A和5B至图9A和9B是用于说明根据本发明一实施例的半导体封装的制造方法的截面图，其中图5A、6A、7A、8A和9A对应于图3的线IV-IV′的截面，图5B、6B、7B、8B和9B对应于图3的线III-III′的截面；
图10和11是用于说明根据本发明一实施例形成电介质层的突起部分的方法的截面图；
图12和13是用于说明根据本发明一实施例形成电介质层的突起部分的方法的截面图；
图14是根据本发明另一实施例的半导体封装的平面图；
图15是沿图14的线V-V′得到的截面图；以及
图16是根据本发明又一实施例的半导体封装的截面图。
具体实施方式
现将通过本发明的优选而非限制性的实施例来描述本发明。
现将参照图3、4A和4B详细描述根据本发明一实施例的半导体封装。在这些图中，图3是半导体封装的平面图，图4A是沿图3的线IV-IV′得到的截面图，4B是沿图3的线III-III′得到的截面图。在该实施例的实例中，半导体封装是晶片级封装。
同时参照图3、4A和4B，本实施例的晶片级封装包括半导体芯片(或衬底)21和形成在芯片21的表面上的层间电介质层(ILD)23。接地焊盘25G、电源焊盘25P和信号焊盘25S分布在ILD 23的上表面之上。接地焊盘25G、电源焊盘25P和信号焊盘25S构成半导体封装的芯片焊盘。钝化层27覆盖ILD 23的上表面。如所示，钝化层27包括暴露接地焊盘25G的上表面部分的接地焊盘窗27G、暴露电源焊盘25P的上表面部分的电源焊盘窗27P和暴露信号焊盘25S的上表面部分的信号焊盘窗27S。
附图标记29′表示形成在钝化层27之上的下电介质层。下电介质层29′由下基础部分(lower base portion)29B和多个上突起部分限定。具有比下基础部分29B的垂直厚度29T′更大的垂直厚度29T的上突起部分包括接地球着陆突起部分29GB、电源球着陆突起部分29PB、信号线支撑突起部分29SL和信号球着陆突起部分29SB。下电介质层29′还由分别在接地焊盘25G、电源焊盘25P和信号焊盘25S上方对准的多个开口限定。
如在图3的平面图所见，信号线支撑突起部分29SL在信号球着陆突起部分29SB和用于信号焊盘25S的下电介质层29′中的各个开口之间延伸。换句话说，每个信号线支撑突起部分29SL的一端优选紧邻用于信号焊盘25S的下电介质层29′中的相应开口，同时每个信号线支撑突起部分29SL的相对一端优选紧邻相应的信号球着陆突起29SB。
导电信号线31SL沿信号线支撑突起部分29SL从信号焊盘25S延伸到信号球着陆突起部分29SB。正如所示出的，信号线31SL优选与信号焊盘25S的整个暴露的表面部分交叠。第一导电电源板31P和第一导电接地板31G位于下电介质层29′的下基础部分29B上。在本实施例的该实例中，第一电源板31P和第一接地板31G形成在器件的相对侧上并基本上共同覆盖下芯片21的整个表面区域。
上电介质层33基本上覆盖到此所述的结构，并包括多个开口，所述多个开口暴露信号线31SL、第一接地板31G和第一电源板31P的焊球着陆区。定位在这些着陆区内的分别是信号焊球39SB、接地焊球39GB和电源焊球39PB。
尽管可以选择，但是该实施例的该实例还包括上电介质层33表面上的第二接地板35G和第二电源板35P。总的来说，第二接地板35G和第二电源板35P基本上交叠芯片21的整个表面区域。同样，正如所示出的，第二接地板35G位于第一电源板31P的上方，第二电源板35P位于第一接地板31G上方。第二接地板35G通过上电介质层33中的开口电耦合到接地焊盘25G，第二电源板35P通过上电介质层33中的另一开口电耦合到电源板25P。最后，附加电介质层37覆盖第二接地板35G和第二电源板35P，并包括围绕焊球39GB、39PB和39SB对准的开口。
如图4A和4B中所示，电容Cps表示信号线31SL和芯片21之间的寄生电容，电容Cpg1表示第一接地板31G和芯片21之间的寄生电容，电容Cpp1表示第一电源板31P与芯片21之间的寄生电容。如前面所述，信号线支撑突起部分29SL的厚度29T大于下基础部分29B的垂直厚度29T′的厚度29T′。如此，归因于下电介质层29′的电容Cps小于同样归因于下电介质层29′的电容Cpg1和Cpp1。下电容Cps有利地减小了信号线31SL的RC延迟时间，同时较高的电容Cpg1和Cpp1增强了接地板31G和电源板31P的抗噪声特性。
图4A的电容Cpg2表示第一接地板31G和第二电源板35P之间的寄生电容，图4B的电容Cpp2表示第一电源板31P和第二接地板35G之间的寄生电容。注意电容Cpp1和Cpp2并行电连接，电容Cpg1和Cpg2并行电连接，由于第二接地板35G和第二电源板35P的存在而进一步增强了器件的抗噪声特性。此外，由于大部分电介质层29′的厚度相对较小，所以在制造过程中避免了应力的引入和晶片的弯曲。
如本领域的技术人员所理解的那样，可以在多个不同方面修改图3、4A和4B的实施例。例如，如已经建议的，可以省去第二接地板35G和/或第二电源板35P，在这种情况下，可以省去附加的电介质层37。作为另一实施例，第二接地板35G和/或第二电源板35P可以位于钝化层27和下电介质层29′之间。
现在参照图5A和5B至图9A和9B描述制造图3、4A和4B的器件的示例性实施例。图5A、6A、7A、8A和9A对应于图3的线IV-IV′的剖面，图5B、6B、7B、8B和9B对应于图3的线III-III′的剖面。
首先参照图5A和5B，附图标记21表示含有内部电路(未显示)的衬底。例如，衬底21是包含在晶片中的多个半导体芯片中的一个。如图中所示，衬底21被层间电介质层(ILD)23覆盖，芯片焊盘25S(信号焊盘)、25G(接地焊盘)和25P(电源焊盘)形成在ILD 23的上表面上。尽管没有示出，但芯片焊盘25S、25G和25P连接到衬底21的内部电路。钝化层27形成在所得结构上，然后对其构图以限定暴露相应芯片焊盘25S、25G和25P的上表面部分的焊盘窗27S、27G和27P。例如，钝化层27可以形成为氧化硅层和氮化硅层的复合层。
转到图6A和6B，具有厚度29T的下电介质层29形成在钝化层27之上。在本实施例的本实例中，下电介质层29由包含光敏化合物(photo activecompound)的聚合物材料形成。聚合物材料的实例包括苯并环丁烯(BCB)、聚苯并噁唑(poly-benzo-oxazol，PBO)、聚酰亚胺和环氧树脂。光敏化合物的实例是重氮萘奎宁(diazo naphta quinine，DNQ)。接着使下电介质层经受两次曝光处理。在一次曝光处理中，形成掩模(未示出)以便覆盖接地球着陆突起部分29GB、电源球着陆突起部分29PB、信号线支撑突起部分29SL和信号球着陆突起部分29SB。接着将所得结构暴露于足以在下电介质层29内将曝光区域29E′限定到深度D的光能。在另一曝光处理中，在具有在芯片焊盘25S、25G和25P上方对准的开口的下电介质层29的上表面上形成另一掩模(未示出)。接着将所得结构暴露于足以在下电介质层29内将曝光区域29E″限定到深度29T(＞D)的光能。注意在每个光处理之后除去相应的掩模。
参照图7A和7B，通过化学显影剂溶液除去曝光区域29E′和29E″。如此，开口29S、29G和29P限定在下电介质层29′内，这些开口分别暴露信号焊盘25S、接地焊盘25G和电源焊盘25P。此外，形成下基础部分29B、接地球着陆突起部分29GB、电源球着陆突起部分29PB、信号线支撑突起部分29SL和信号球着陆突起部分29SB。如所示，下基础部分29B具有厚度29T′，而接地球着陆突起部分29GB、电源球着陆突起部分29PB、信号线支撑突起部分29SL和信号球着陆突起部分29SB都具有厚度29T。
现在参照图8A和8B，用金属导电层覆盖前面的结构(图7A和7B)，该金属导电层接着被构图以形成信号线31SL、接地板31G和电源板31P。接着将上电介质层33淀积在所得结构上。例如，上电介质层33可以由聚合物形成。作为另一实例，上电介质层33是通过等离子体化学气相淀积所淀积的二氧化硅的共形层。
参照图9A和9B，构图上电介质层33以暴露信号线31SL、接地板31G和电源板31P的焊球着陆区。接着将焊球39SB、39GB和39PB放置在信号线31SL、接地板31G和电源板31P的相应着陆区中。
在这个阶段，在省去可选的第二接地板35G和第二电源板35P并且衬底21是半导体晶片的多个芯片中的一个的情况下，晶片被分离成(例如，划片)多个晶片极封装。
在包括板35G和35P中的一个或两个的情况下，在形成焊球39SB、39GB和39PB之前，在上电介质层33上形成附加的板层。构图附加的板层以限定第二接地板35G和/或第二电源板35P。另一电介质层37形成在所得结构上，然后对其构图以限定其中形成焊球39SB、39GB和39PB的开口。电介质层37可选择地由与上电介质层33相同的材料形成。在形成焊球39SB、39GB和39PB之后，在衬底21是半导体晶片的多个芯片中的一个的情况下，将晶片分割成(例如，划片)多个晶片级封装。
在上述的方法中，通过进行两次掩模曝光处理(图6A和6B)然后是化学显影去除(图7A和7B)，来形成下电介质层29′的图案化突起部分。现在参照图10和11描述形成下电介质层29′的这些突起部分的可选的方法。
参照图10，诸如图5B所示的结构被第一下电介质层41覆盖。也就是说，第一下电介质层41形成在钝化层27和芯片焊盘25G和25P之上，而钝化层27和芯片焊盘25G和25P又形成在位于衬底或芯片21上的ILD23上。构图第一下电介质层41以形成暴露接地焊盘25G和电源焊盘25P的上表面部分的通孔41G和41P。尽管在图10的截面图中没有显示，但同样形成通孔以暴露位于ILD 23上的信号焊盘的上表面部分。可以通过光刻对电介质层构图。通过热处理硬化图案化的电介质层41，然后在所得结构上淀积第二下电介质层43。接着，第二下电介质层43经曝光处理，其中形成掩模(未示出)以覆盖接地球着陆突起部分43GB、电源球着陆突起部分43PB、信号线支撑突起部分43SL和信号球着陆突起部分43SB。接着将所得结构暴露于足以将暴露区域43E限定在第二下电介质层43内的光能。
参照图11，通过化学显影剂溶液除去曝光区域43E。如此，获得了具有与前面描述的图7B中所说明的表面轮廓相类似的表面轮廓的结构。
现在参照图12和13描述用于获得下电介质层的图案化突起部分的另一可选择的方法。
参照图12，诸如图5B所示的结构被下电介质层51覆盖。也就是说，下电介质层51形成在钝化层27和芯片焊盘25G和25P上，而钝化层27和芯片焊盘25G和25P又形成在位于衬底或芯片21上的ILD 23上。例如，下电介质层51可以由通过等离子体化学气相淀积或原子层淀积而淀积的无机绝缘材料(例如，氧化硅)形成。作为另一实例，下电介质层51由缺少光敏化合物的聚合物形成。在淀积下电介质层51之后，在其上形成光致抗蚀剂掩模(未示出)以覆盖接地球着陆突起部分51GB、电源球着陆突起部分51PB、信号线支撑突起部分51SL和信号球着陆突起部分51SB。接着所得结构经蚀刻处理以部分地去除图12中由附图标记R表示的下电介质层51的区域。
参照图13，构图另一光致抗蚀剂掩模(未示出)并进行另一蚀刻处理以便在下电介质层51中限定通孔51G和51P。如所示，通孔51G和51P暴露接地焊盘25G和电源焊盘25P的各自的表面部分。如此，去除光致抗蚀剂掩模，获得具有与前面描述的图7B中所说明的表面轮廓相类似的表面轮廓的结构。
现在参照图14和15说明本发明的另一实施例。图14是该实施例的器件的平面图，图15是沿图14的线V-V′得到的截面图。该实施例的器件可以是晶片级封装。
同时参照图14和15，本实施例的晶片级封装包括半导体芯片(或衬底)61和形成在芯片61表面上的层间电介质层(ILD)63。接地焊盘65G、电源焊盘65P和信号焊盘65S分布在ILD 63的上表面之上。接地焊盘65G、电源焊盘65P和信号焊盘65S构成半导体封装的芯片焊盘。钝化层67覆盖ILD 63的上表面。如所示，钝化层67包括暴露接地焊盘65G、电源焊盘65P和信号焊盘65S的上表面部分的多个窗口。
附图标记69表示下电介质层，其形成在钝化层67之上并包括暴露接地焊盘65G、电源焊盘65P和信号焊盘65S的上表面部分的多个开口。
除了对准在信号焊盘65S和电源焊盘65P上方的开口之外，接地板71G基本与整个芯片61交叠。注意接地板71G接触接地焊盘65G，如所示那样。
如所示，在下电介质层69上还形成分别接触信号焊盘65S和电源焊盘65P的附加信号和电源焊盘71S和71P。
中间电介质层73形成在接地板71G之上，并且由下基础部分73B和多个上突起部分限定。具有大于下基础部分73B的垂直厚度73T′的垂直厚度73T的上突起部分包括接地球着陆突起部分73GB、电源球着陆突起部分73PB、信号线支撑突起部分73SL和信号球着陆突起部分73SB。中间电介质层73还由分别对准在接地焊盘65G、电源焊盘65P和信号焊盘65S之上的多个开口限定。
信号线支撑突起部分73SL在信号球着陆突起部分73SB与用于信号焊盘65S的下电介质层73中的各个开口之间延伸。换句话说，每个信号线支撑突起部分73SL的一端优选紧邻用于信号焊盘65S的下电介质层73中的相应开口，同时每个信号线支撑突起部分73SL的相对一端优选紧邻相应的信号球着陆突起73SB。
导电信号线75SL沿信号线支撑突起部分73SL从与信号焊盘65S交叠的导电线71S延伸到信号球着陆突起部分73SB。如所示，信号线75SL优选与整个信号焊盘65S交叠。同样，接地线75G从与接地焊盘65G交叠的导电线71G延伸到接地球着陆突起部分73GB。另外，接地线75G优选与整个接地焊盘65G交叠。
导电电源板75P位于中间电介质层73的下基础部分73B上，并基本上与下芯片61的整个表面区域交叠，除了信号线支撑突起部分73SL、信号球着陆突起部分73SB和接地线75G之外。
如图15进一步所示，上电介质层77形成在上述结构之上，另一接地板79G形成在其上。除了信号线支撑突起部分73SL、信号球着陆突起部分73SB、接地球着陆部分73GB和电源球着陆部分73PB之外，接地板79G基本上与下芯片61的整个表面交叠。同样，如所示，接地板79G经由包含在上电介质层77中的开口77H中的导电层与导电线75G接触。另外，上电介质层77包括多个开口77S、77G和77P，其暴露信号线75SL、接地板75G和电源板75P的焊球着陆部分。
该结构基本上被另一电介质层81覆盖，其包括所个开口，所述多个开口暴露信号线75SL、接地板75G和电源板75P的焊球着陆区。定位在这些着陆区之内的分别是信号焊球83S、接地焊球83G和电源焊球83P。
由于具有本发明的初始实施例，图14和15的实施例通过控制相对厚度73T和73T′而改善了信号线的RC延迟时间。也就是说，相对较大的厚度73T减小了器件的寄生电容Cps，由此减小了RC延迟时间，相对较小的厚度73T′增加了寄生电容Cpp1，因而增加了抗噪声特性。同样，寄生电容Cpp2的存在进一步提高了抗噪声特性。
图14和15的实施例的替换例是省去第二接地板79G。在这种情况下，单一上电介质层82位于电源板75P上，并具有分别暴露焊球83G、83S和83P的焊球着陆区的开口82G、82S和82P。
图14和15的实施例的另一替换例是将电源板75P变为接地板，并将接地板71G和79G变为电源板。在这种情况下，附图标记65G、71G、75G、79G和83G将表示电源电势元件，而附图标记65P、71P、75P和83P将表示接地电势元件。
图16表示了另一个可选择的实施例。除了省去下绝缘层69、下接地板71G、附加电源焊盘71P和附加信号焊盘71S之外，该实施例与图15所示的相同。用与图15所用的相同的附图标记表示器件的其余对应元件，因此，这里省去对其的详细说明以避免重复。
另外，通过使用接地板79G作为电源板，电源板75P作为接地板可以修改图16的实施例。在这种情况下，附图标记65G、75G、79G和83G将表示电源电势元件，附图标记65P、75P和83P将表示接地电势元件。
制造图14、15和16的实施例的方法与前面结合本发明的初始实施例所描述的相似。也就是说，该制造方法一般包括淀积/构图电介质和导电层的交替步骤。可以使用前面描述的方法中的任何一种来获得电介质层73的突起部分。
在前述的本发明的不同实例中，半导体封装是晶片级半导体封装。然而，本发明不局限于此。例如，本发明的再分布技术也可用于所谓的倒装芯片键合封装结构，其中半导体芯片经导电凸点的二维阵列附着到载体衬底上，由此使芯片的有源表面向下面对载体衬底。该芯片可以包括本发明的再分布技术以使芯片焊盘与载体衬底的导电凸点电对准。作为另一实例，再分布技术可以应用于美国专利申请公开No.2003/0011068中描述的封装类型，即应用到包括多个堆叠芯片的半导体封装。
同样地，本发明不局限于使用作为外部电极的焊球和/或焊料凸点。例如，可以用键合线代替外部端子。
如此，尽管上面已结合其优选实施例描述了本发明，但本发明并不局限于此。相反，对优选实施例的各种变化和修改对于本领域普通技术人员而言都是显而易见的。因此，本发明不局限于上述的优选实施例。相反，由所附权利要求限定本发明的真正精神和范围。

Claims (57)

1.一种半导体器件封装，包括：
衬底；
在所述衬底的表面上方间隔开的第一和第二芯片焊盘；
位于所述衬底的所述表面上方的绝缘层，所述绝缘层包括至少由下表面部分和上表面部分限定的阶梯状上表面，其中所述下表面部分处的绝缘层的厚度小于所述上表面部分处的绝缘层的厚度；
电连接到所述第一芯片焊盘并基本上位于所述绝缘层的所述下表面部分上的导电参考电势线；
电连接到所述第二芯片焊盘并基本上位于所述绝缘层的所述上表面部分上的导电信号线；以及
分别电连接到所述导电参考电势线和所述导电信号线的第一和第二外部端子。
2.根据权利要求1所述的半导体器件封装，其中所述导电参考电势线是接地板和电源板中的一个。
3.根据权利要求2所述的半导体器件封装，其中所述接地板和电源板中的一个基本上与所述衬底的整个表面区域交叠。
4.根据权利要求1所述的半导体器件封装，其中所述导电参考电势线是接地板，其中所述封装还包括第三芯片焊盘和电源板，其中所述电源板电连接到所述第三芯片焊盘并基本上位于所述绝缘层的下表面部分上。
5.根据权利要求4所述的半导体器件封装，其中所述接地板和所述电源板基本上共面，其中所述导电信号线位于所述接地板和电源板的平面之上。
6.根据权利要求5所述的半导体器件封装，其中所述接地板和所述电源板基本上与所述衬底的表面区域交叠。
7.根据权利要求1所述的半导体器件封装，其中所述绝缘层是第一绝缘层，其中所述封装还包括位于所述第一绝缘层上方的第二绝缘层、导电参考电势线和导电信号线，其中所述第一和第二外部端子通过所述第二绝缘层电接触所述导电参考电势线和所述导电信号线。
8.根据权利要求7所述的半导体器件封装，其中所述导电参考电势线是接地板和电源板中的一个，其中所述封装还包括位于所述第二绝缘层上方的接地板和电源板中的另一个。
9.根据权利要求8所述的半导体器件封装，其中所述接地板或所述电源板各自与所述衬底的整个表面区域基本上交叠。
10.根据权利要求8所述的半导体器件封装，还包括位于所述第二绝缘层上方的第三绝缘层以及所述接地板和所述电源板中的另一个。
11.根据权利要求8所述的半导体器件封装，其中所述导电参考电势线是第一接地板，其中所述封装还包括第三芯片焊盘和电源板，其中所述电源板电连接到所述第三芯片焊盘并位于所述第一绝缘层的下表面部分上。
12.根据权利要求11所述的半导体器件封装，其中所述电源板是第一电源板，其中所述封装还包括位于所述第二绝缘层上方的第二接地板和第二电源板，其中所述第一和第二接地板通过所述第二绝缘层电连接，其中所述第一和第二电源板通过所述第二绝缘层电连接。
13.根据权利要求12所述的半导体器件封装，其中所述第一接地板和所述第一电源板与所述衬底的表面区域基本上交叠，其中所述第二接地板与所述第一电源板基本上交叠，其中所述第二电源板与所述第一接地板基本上交叠。
14.根据权利要求1所述的半导体器件封装，还包括层间电介质层和位于所述衬底和所述绝缘层之间的钝化层。
15.根据权利要求14所述的半导体器件封装，还包括位于所述钝化层和所述绝缘层之间的另一绝缘层；和
位于所述绝缘层和所述另一绝缘层之间的接地板和电源板中的至少一个。
16.根据权利要求1所述的半导体器件封装，其中所述半导体封装是晶片级封装。
17.根据权利要求1所述的半导体器件封装，其中所述第一和第二外部端子是焊球结构。
18.根据权利要求1所述的半导体器件封装，其中所述第一和第二外部端子是焊料凸点结构。
19.根据权利要求1所述的半导体器件封装，其中所述第一和第二外部端子是键合线。
20.一种半导体器件封装，包括：
衬底；
在所述衬底的表面上方间隔开的第一、第二和第三芯片焊盘；
位于所述衬底上方并包括第一、第二和第三开口的钝化层，所述第一、第二和第三开口分别对准所述第一、第二和第三芯片焊盘上方；
位于所述钝化层上方的绝缘层，所述绝缘层包括至少由(a)下表面部分、(b)第一、第二和第三上部端子支撑表面部分和(c)上表面部分限定的阶梯状上表面，其中所述下表面部分处的绝缘层的厚度小于所述上表面部分以及所述第一、第二和第三上部端子支撑表面部分处的绝缘层的相应厚度；
电连接到所述第一芯片焊盘的电源板和电连接到所述第二芯片焊盘的接地板，其中所述电源板和所述接地板中的至少一个位于所述绝缘层的所述下表面部分上；
电连接到所述第三芯片焊盘的导电信号线，其中所述导电信号线位于所述绝缘层的所述上表面部分上；
分别位于所述第一、第二和第三上部端子支撑表面部分上方的第一、第二和第三外部端子，其中所述第一、第二和第三端子分别电连接到所述电源板、所述接地板和所述导电信号线。
21.根据权利要求20所述的半导体器件封装，其中所述接地板和所述电源板两者基本上位于所述绝缘层的所述下表面部分上。
22.根据权利要求20所述的半导体器件封装，其中所述接地板和所述电源板各自与所述衬底的整个表面区域基本上交叠。
23.根据权利要求21所述的半导体器件封装，其中所述接地板和所述电源板与所述衬底的表面区域基本上交叠。
24.根据权利要求23所述的半导体器件封装，其中所述接地板和所述电源板分别是第一接地板和第一电源板，其中所述封装还包括位于所述绝缘层上方的第二接地板和第二电源板中的至少一个。
25.根据权利要求24所述的半导体器件封装，其中所述第一接地板和所述第一电源板两者基本上位于所述绝缘层的所述下表面部分上。
26.根据权利要求25所述的半导体器件封装，其中所述第一接地板和所述第一电源板与所述衬底的相对表面区域基本交叠，其中所述封装包括所述第二接地板和所述第二电源板两者，其中所述第二接地板与所述第一电源板基本交叠，其中所述第二电源板与所述第一接地板基本交叠。
27.根据权利要求22所述的半导体器件封装，其中所述接地板和所述电源板中的一个位于所述绝缘层的所述下表面部分上，所述接地板和所述电源板中的另一个位于所述绝缘层的上方。
28.根据权利要求20所述的半导体器件封装，其中所述绝缘层是绝缘材料的单层。
29.根据权利要求20所述的半导体器件封装，其中所述绝缘层包括绝缘材料的多层。
30.根据权利要求20所述的半导体器件封装，还包括层间电介质层和位于所述衬底和所述绝缘层之间的钝化层。
31.根据权利要求30所述的半导体器件封装，还包括位于所述钝化层和所述绝缘层之间的另一绝缘层，其中所述接地板和所述电源板中的至少一个位于所述绝缘层与所述另一绝缘层之间。
32.根据权利要求20所述的半导体器件封装，其中所述半导体封装是晶片级封装。
33.根据权利要求20所述的半导体器件封装，其中所述第一和第二外部端子是焊球结构。
34.根据权利要求20所述的半导体器件封装，其中所述第一和第二外部端子是焊料凸点结构。
35.根据权利要求20所述的半导体器件封装，其中所述第一和第二外部端子是键合线。
36.一种半导体器件封装，包括：
衬底；
位于所述衬底的表面上方的绝缘层，所述绝缘层包括至少由下表面部分和上表面部分限定的阶梯状上表面，其中所述下表面部分处的绝缘层的厚度小于所述上表面部分处的绝缘层的厚度；
基本上位于所述绝缘层的下表面部分上的导电参考电势线；以及
基本上位于所述绝缘层的所述上表面部分上的导电信号线。
37.根据权利要求36所述的半导体器件封装，其中所述导电参考电势线是接地板和电源板中的一个。
38.根据权利要求37所述的半导体器件封装，其中所述导电参考电势线是接地板，其中所述封装还包括基本上位于所述绝缘层的所述下表面部分上的电源板。
39.根据权利要求38所述的半导体器件封装，其中所述接地板和所述电源板基本上共面，其中所述导电信号线相对于所述衬底而位于所述接地板和电源板的平面之上。
40.根据权利要求39所述的半导体器件封装，其中所述接地板和所述电源板与所述衬底的表面区域基本交叠。
41.根据权利要求36所述的半导体器件封装，其中所述绝缘层是第一绝缘层，其中所述封装还包括位于所述第一绝缘层上方的第二绝缘层、导电参考电势线和导电信号线。
42.根据权利要求41所述的半导体器件封装，其中所述导电参考电势线是接地板和电源板中的一个，其中所述封装还包括位于所述第二绝缘层上方的接地板和电源板中的另一个。
43.根据权利要求42所述的半导体器件封装，其中所述电源板和所述接地板各自与所述衬底的整个表面区域基本交叠。
44.根据权利要求36所述的半导体器件封装，其中所述半导体封装是晶片级封装。
45.一种半导体器件封装的制造方法，包括：
在衬底的表面上方形成绝缘层，其中第一和第二芯片焊盘在所述衬底的表面上方间隔开；
形成所述绝缘层上表面的轮廓以获得至少由下表面部分和上表面部分限定的阶梯状上表面，其中所述下表面部分处的绝缘层的厚度小于所述上表面部分处的绝缘层的厚度；
在所述绝缘层的所述下表面部分上形成电连接到所述第一芯片焊盘的导电参考电势线；
在所述绝缘层的所述上表面部分上形成电连接到所述第二芯片焊盘的导电信号线；以及
形成分别电连接到所述导电参考电势线和所述导电信号线的第一和第二外部端子。
46.根据权利要求45所述的方法，其中所述导电参考电势线形成为接地板和电源板中的一个。
47.根据权利要求46所述的方法，其中所述绝缘层是第一绝缘层，其中所述方法还包括：
形成位于所述第一绝缘层、所述导电参考电势线和所述导电信号线上方的第二绝缘层；以及
使所述第一和第二外部端子通过所述第二绝缘层分别与所述导电参考电势线和所述导电信号线电接触。
48.根据权利要求47所述的方法，其中所述导电参考电势线是接地板和电源板中的一个，其中所述方法还包括在所述第二绝缘层的上方形成接地板和电源板中的另一个。
49.根据权利要求48所述的方法，还包括在所述第二绝缘层和所述接地板和电源板的另一个上方形成第三绝缘层。
50.根据权利要求45所述的方法，其中所述绝缘层形成为绝缘材料的单层。
51.根据权利要求45所述的方法，其中所述绝缘层形成为绝缘材料的多层。
52.根据权利要求45所述的方法，其中通过使所述绝缘层经受至少一个掩模光刻处理来形成所述绝缘层上表面的轮廓。
53.根据权利要求52所述的方法，其中所述至少一个掩模光刻处理包括：
第一曝光处理，其包括在所述绝缘层的上方形成第一掩模图案，通过所述第一掩模图案中的开口将所述绝缘层曝光至第一深度，以及除去所述掩模图案；
第二曝光处理，其包括在所述绝缘层的上方形成第二掩模图案，通过所述第二掩模图案中的开口将所述绝缘层曝光至小于第一深度的第二深度，以及除去所述第二掩模图案；以及
使用显影剂溶液除去在所述第一和第二曝光处理中被曝光的所述绝缘层的部分。
54.根据权利要求52所述的方法，其中所述绝缘层由第一绝缘层和第二绝缘层形成，其中所述至少一个掩模光刻处理包括：
在形成所述第二绝缘层之前构图所述第一绝缘层从而通过所述第一绝缘层暴露所述第一和第二芯片焊盘；
在图案化的第一绝缘层上方形成所述第二绝缘层；
在所述第二绝缘层上方形成掩模图案，通过所述掩模图案中的开口曝光所述第二绝缘层，并除去所述掩模图案；以及
使用显影剂溶液除去所述第二绝缘层的曝光部分。
55.根据权利要求54所述的方法，其中通过光刻构图所述第一绝缘层，其中所述方法还包括在曝光所述第二绝缘层之前使图案化的第一绝缘层经受热处理。
56.根据权利要求45所述的方法，其中通过使所述绝缘层经受至少一个掩模蚀刻处理来形成所述绝缘层上表面的轮廓。
57.根据权利要求56所述的方法，其中所述至少一个掩模蚀刻处理包括：
第一蚀刻处理，其包括在所述绝缘层的上方形成第一掩模图案，使用所述第一掩模图案作为蚀刻掩模将所述绝缘层蚀刻至第一深度，以及除去所述第一掩模图案；以及
第二蚀刻处理，其包括在所述绝缘层的上方形成第二掩模图案，使用所述第二掩模图案作为蚀刻掩模将所述绝缘层蚀刻至大于第一深度的第二深度，以及除去所述第二掩模图案。
CNB2005100817672A 2004-06-08 2005-06-08 包括再分布图案的半导体封装及其制造方法 Active CN100397634C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR41963/04 2004-06-08
KR1020040041963A KR100583966B1 (ko) 2004-06-08 2004-06-08 재배치된 금속 배선들을 갖는 집적회로 패키지들 및 그제조방법들
US11/137,803 2005-05-26

Publications (2)

Publication Number Publication Date
CN1722421A CN1722421A (zh) 2006-01-18
CN100397634C true CN100397634C (zh) 2008-06-25

Family

ID=35446775

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100817672A Active CN100397634C (zh) 2004-06-08 2005-06-08 包括再分布图案的半导体封装及其制造方法

Country Status (3)

Country Link
US (1) US7274097B2 (zh)
KR (1) KR100583966B1 (zh)
CN (1) CN100397634C (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
KR100537892B1 (ko) * 2003-08-26 2005-12-21 삼성전자주식회사 칩 스택 패키지와 그 제조 방법
KR100728988B1 (ko) * 2006-06-29 2007-06-15 주식회사 하이닉스반도체 웨이퍼 레벨 패키지 및 그의 제조방법
KR100843213B1 (ko) * 2006-12-05 2008-07-02 삼성전자주식회사 메모리 칩과 프로세서 칩이 스크라이브 영역에 배열된관통전극을 통해 연결된 다중 입출력 반도체 칩 패키지 및그 제조방법
TWI356481B (en) * 2007-05-18 2012-01-11 Taiwan Tft Lcd Ass Bump structure
KR100910231B1 (ko) 2007-11-30 2009-07-31 주식회사 하이닉스반도체 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법
KR100971211B1 (ko) * 2007-12-28 2010-07-20 주식회사 동부하이텍 크랙 방지를 위한 반도체 칩 패키지 및 그 제조 방법
US7880297B2 (en) * 2007-12-31 2011-02-01 Mediatek Inc. Semiconductor chip having conductive member for reducing localized voltage drop
TWI341628B (en) 2008-02-12 2011-05-01 Taiwan Tft Lcd Ass Contact structure and bonding structure
US7683495B2 (en) * 2008-02-27 2010-03-23 Broadcom Corporation Integrated circuit package substrate having configurable bond pads
CN101527288B (zh) * 2008-03-04 2011-06-15 台湾薄膜电晶体液晶显示器产业协会 接点结构以及接合结构
US20110075392A1 (en) 2009-09-29 2011-03-31 Astec International Limited Assemblies and Methods for Directly Connecting Integrated Circuits to Electrically Conductive Sheets
KR101652386B1 (ko) * 2009-10-01 2016-09-12 삼성전자주식회사 집적회로 칩 및 이의 제조방법과 집적회로 칩을 구비하는 플립 칩 패키지 및 이의 제조방법
KR20130044052A (ko) * 2011-10-21 2013-05-02 에스케이하이닉스 주식회사 적층 반도체 패키지
US10204876B2 (en) * 2013-03-07 2019-02-12 Maxim Integrated Products, Inc. Pad defined contact for wafer level package
CN104157624A (zh) * 2013-05-14 2014-11-19 肖步文 凸点芯片及其制作工艺
US9484308B2 (en) * 2014-06-25 2016-11-01 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device
CN104617069A (zh) * 2014-12-19 2015-05-13 南通富士通微电子股份有限公司 半导体圆片级封装结构
JP6019367B2 (ja) * 2015-01-13 2016-11-02 株式会社野田スクリーン 半導体装置
US10518172B2 (en) * 2016-03-07 2019-12-31 Htc Corporation Accessory management of virtual reality system
CN106960829B (zh) * 2017-05-11 2019-07-12 北京工业大学 一种缓解芯片封装应力的结构及其制作方法
KR102428328B1 (ko) * 2017-07-26 2022-08-03 삼성전자주식회사 반도체 장치
US10762319B2 (en) * 2018-01-30 2020-09-01 Taiwan Semiconductor Manufacturing Co., Ltd. Fingerprint sensor and manufacturing method thereof
KR102540961B1 (ko) 2018-07-05 2023-06-07 삼성전자주식회사 반도체 칩, 및 이를 가지는 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665650A (en) * 1996-05-30 1997-09-09 International Business Machines Corporation Method for manufacturing a high density electronic circuit assembly
US6211576B1 (en) * 1998-09-18 2001-04-03 Hitachi, Ltd. Semiconductor device
US6462423B1 (en) * 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
US6608377B2 (en) * 2001-01-30 2003-08-19 Samsung Electronics Co., Ltd. Wafer level package including ground metal layer

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4866507A (en) * 1986-05-19 1989-09-12 International Business Machines Corporation Module for packaging semiconductor integrated circuit chips on a base substrate
US5135889A (en) * 1991-12-09 1992-08-04 Micron Technology, Inc. Method for forming a shielding structure for decoupling signal traces in a semiconductor
JP3316103B2 (ja) * 1995-05-31 2002-08-19 株式会社東芝 半導体集積回路及びその製造方法
US6333556B1 (en) * 1997-10-09 2001-12-25 Micron Technology, Inc. Insulating materials
US6326701B1 (en) * 1999-02-24 2001-12-04 Sanyo Electric Co., Ltd. Chip size package and manufacturing method thereof
JP3287346B2 (ja) 1999-11-29 2002-06-04 カシオ計算機株式会社 半導体装置
TW567532B (en) * 2000-04-25 2003-12-21 Hannstar Display Corp Method of concurrently defining holes with different etching depths
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
JP4126891B2 (ja) * 2001-08-03 2008-07-30 セイコーエプソン株式会社 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5665650A (en) * 1996-05-30 1997-09-09 International Business Machines Corporation Method for manufacturing a high density electronic circuit assembly
US6211576B1 (en) * 1998-09-18 2001-04-03 Hitachi, Ltd. Semiconductor device
US6462423B1 (en) * 2000-08-31 2002-10-08 Micron Technology, Inc. Flip-chip with matched lines and ground plane
US6608377B2 (en) * 2001-01-30 2003-08-19 Samsung Electronics Co., Ltd. Wafer level package including ground metal layer

Also Published As

Publication number Publication date
CN1722421A (zh) 2006-01-18
US20050269684A1 (en) 2005-12-08
KR20050116736A (ko) 2005-12-13
KR100583966B1 (ko) 2006-05-26
US7274097B2 (en) 2007-09-25

Similar Documents

Publication Publication Date Title
CN100397634C (zh) 包括再分布图案的半导体封装及其制造方法
US6559531B1 (en) Face to face chips
US12009289B2 (en) Semiconductor package and manufacturing method thereof
US6848177B2 (en) Integrated circuit die and an electronic assembly having a three-dimensional interconnection scheme
US7285867B2 (en) Wiring structure on semiconductor substrate and method of fabricating the same
TW577160B (en) Semiconductor device and manufacturing method thereof
US7777345B2 (en) Semiconductor device having through electrode and method of fabricating the same
KR20190017266A (ko) 반도체 패키지 및 그 제조방법
US7084500B2 (en) Semiconductor circuit with multiple contact sizes
US11735571B2 (en) Semiconductor package including a redistribution structure
US20080048322A1 (en) Semiconductor package including redistribution pattern and method of manufacturing the same
US20230053721A1 (en) Bonding structure and manufacturing method therefor
US8173539B1 (en) Method for fabricating metal redistribution layer
US20220037279A1 (en) Semiconductor package
US6803304B2 (en) Methods for producing electrode and semiconductor device
KR20220132337A (ko) 반도체 패키지 및 그 제조 방법
US20210118788A1 (en) Redistribution substrate and semiconductor package including the same
US20220130781A1 (en) Circuit substrate structure and manufacturing method thereof
US20240038642A1 (en) Semiconductor package
US20230268197A1 (en) Substrate structure, and fabrication and packaging methods thereof
US20220157810A1 (en) Semiconductor package with redistribution substrate
KR100829789B1 (ko) 반도체 장치 및 이의 제조 방법
TW202407937A (zh) 凸塊結構及其製作方法
TW202306092A (zh) 半導體封裝
CN113540028A (zh) 具有硅穿孔结构的半导体组件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant