KR100728988B1 - 웨이퍼 레벨 패키지 및 그의 제조방법 - Google Patents

Abstract

본 발명은 파워 라인을 강화시킨 웨이퍼 레벨 패키지 및 그의 제조방법을 개시하며, 개시된 본 발명의 웨이퍼 레벨 패키지는, 상면 중앙에 2열로 제1 및 제2 본딩패드들이 배열된 반도체칩; 상기 반도체칩 상에 상기 제1 및 제2 본딩패드들을 노출시키도록 형성된 제1절연막; 상기 제1절연막 상에 상기 제1본딩패드와 연결되게 형성된 연결배선 및 상기 제2본딩패드의 외측에 배치되게 형성된 파워 플레인; 상기 연결배선 및 파워 플레인을 포함한 제1절연막 상에 상기 연결배선의 일부분 및 제2본딩패드를 노출시키도록 형성된 제2절연막; 상기 제2절연막 상에 노출된 연결배선 부분 및 제2본딩패드와 각각 연결되게 형성된 금속배선; 상기 금속배선을 포함한 제2절연막 상에는 상기 금속배선의 일부분을 노출시키도록 형성된 제3절연막; 및 상기 노출된 금속배선 부분 상에 부착된 솔더볼;을 포함하는 것을 특징으로 한다.

Description

웨이퍼 레벨 패키지 및 그의 제조방법{Wafer level package and method for fabricating the same}

도 1a 및 도 1b는 종래 웨이퍼 레벨 패키지의 파워 라인 보강방법을 설명하기 위한 도면.

도 2는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지를 도시한 단면도.

도 3a 내지 도 3h는 본 발명의 실시예에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도.

* 도면의 주요 부분에 대한 부호의 설명 *

20 : 웨이퍼 레벨 패키지 21 : 반도체칩

22a : 제1본딩패드 22b : 제2본딩패드

23 : 제1절연막 24a : 연결배선

24b : 파워 플레인 25 : 제2절연막

26 : 금속배선 27 : 제3절연막

28 : 솔더볼 31 : 제1금속씨드층

32 : 제1감광막패턴 33 : 제2금속씨드층

34 : 제2감광막패턴

본 발명은 웨이퍼 레벨 패키지에 관한 것으로, 보다 상세하게는, 파워 라인을 강화시킨 웨이퍼 레벨 패키지 및 그의 제조방법에 관한 것이다.

기존의 패키지는 웨이퍼를 절단하여 개개의 반도체칩들로 분리시킨 다음, 개개의 반도체칩별로 패키징 공정을 실시하는 것에 의해 제조되었다. 그러나, 상기의 패키징 공정은 자체적으로 많은 단위 공정들, 즉, 칩 부착, 와이어 본딩, 몰딩, 트림/포밍 등의 공정들을 포함하고 있는 바, 반도체칩별로 각각의 패키징 공정이 수행되어야 하는 기존의 패키지 제조방법은, 하나의 웨이퍼에서 얻어지는 반도체 칩의 수를 고려할 때, 모든 반도체 칩에 대한 패키징에 소요되는 시간이 너무 많다는 문제점을 안고 있다.

이에, 최근에는 웨이퍼 상태에서 패키징 공정을 우선적으로 실시한 다음, 웨이퍼를 절단하여 개개의 패키지들로 분리시켜 다수의 패키지를 제조하는 방법이 제안되었다. 이와같은 방법으로 제조된 패키지를 웨이퍼 레벨 패키지(Wafer Level Package)라 칭하며, 이러한 웨이퍼 레벨 패키지는 패드 재배열이 필수적으로 이루어져야 한다.

한편, 고집적회로 및 고속 소자 제품을 구현하기 위해서는 안정적인 전원공급이 필수적이며, 이러한 안정적인 전원공급을 위해서는 일정한 캐패시턴스 값을 확보하여야 한다. 이에, 종래의 웨이퍼 레벨 패키지에서는 파워 라인(power line)을 강화시키기 위한 방법으로서, 도 1a에 도시된 바와 같이, 각각의 파워 핀(power pin; 2)을 하나의 파워 플레인(power plane; 3)으로 연결시키는 방법, 또는, 도 1b에 도시된 바와 같이, 반도체칩(1)의 여유면적에 파워 플레인(3)을 형성하는 방법 등을 이용하고 있다.

그러나, 종래의 파워 라인 강화방법은 반도체칩의 크기가 감소되고 있고, 반면, I/O 단자의 수가 증가하고 있는 추세에서 그 이용에 제약이 있다. 다시말해, 상기한 종래의 파워 라인 강화방법으로는 고집적 및 고속 소자 제품을 구현함에 어려움이 있다.

따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 파워 라인을 강화시킨 웨이퍼 레벨 패키지 및 그의 제조방법을 제공함에 그 목적이 있다.

또한, 본 발명은 파워 라인을 강화시킴으로써 고집적 및 고속 소자 제품을 구현할 수 있는 웨이퍼 레벨 패키지 및 그의 제조방법을 제공함에 그 다른 목적이 있다.

상기와 같은 목적을 달성하기 위하여, 본 발명은, 상면 중앙에 2열로 제1 및 제2 본딩패드들이 배열된 반도체칩; 상기 반도체칩 상에 상기 제1 및 제2 본딩패드들을 노출시키도록 형성된 제1절연막; 상기 제1절연막 상에 상기 제1본딩패드와 연결되게 형성된 연결배선 및 상기 제2본딩패드의 외측에 배치되게 형성된 파워 플레인; 상기 연결배선 및 파워 플레인을 포함한 제1절연막 상에 상기 연결배선의 일부 분 및 제2본딩패드를 노출시키도록 형성된 제2절연막; 상기 제2절연막 상에 노출된 연결배선 부분 및 제2본딩패드와 각각 연결되게 형성된 금속배선; 상기 금속배선을 포함한 제2절연막 상에는 상기 금속배선의 일부분을 노출시키도록 형성된 제3절연막; 및 상기 노출된 금속배선 부분 상에 부착된 솔더볼;을 포함하는 웨이퍼 레벨 패키지를 제공한다.

상기 연결배선 및 파워 플레인은 제1금속씨드층과 Cu막의 적층막으로 이루어지며, 상기 제1금속씨드층은 Ti로 이루어진 것을 특징으로 한다.

상기 금속배선은 제2금속씨드층과 Cu막의 적층막으로 이루어지며, 상기 제2금속씨드층은 Ti로 이루어진 것을 특징으로 한다.

또한, 본 발명은, 상면 중앙에 2열로 제1 및 제2 본딩패드가 배열된 반도체칩들을 포함하는 웨이퍼 상에 상기 제1 및 제2 본딩패드를 노출시키도록 제1절연막을 형성하는 단계; 상기 제1절연막 상에 제1본딩패드와 연결되는 연결배선 및 제2본딩패드의 외측에 배치되는 파워 플레인을 형성하는 단계; 상기 연결배선 및 파워 플레인을 포함한 제1절연막 상에 상기 연결배선의 일부분 및 제2본딩패드를 노출시키도록 제2절연막을 형성하는 단계; 상기 제2절연막 상에 노출된 연결배선 부분 및 제2본딩패드와 각각 연결되게 금속배선을 형성하는 단계; 상기 금속배선을 포함한 제2절연막 상에 상기 금속배선의 일부분을 노출시키도록 제3절연막을 형성하는 단계; 및 상기 노출된 금속배선 부분 상에 솔더볼을 부착하는 단계;를 포함하는 웨이퍼 레벨 패키지 제조방법을 제공한다.

여기서, 상기 연결배선 및 파워 플레인을 형성하는 단계는, 상기 노출된 본 딩패드들을 포함한 제1절연막 상에 제1금속씨드층을 형성하는 단계; 상기 제1금속씨드층 상에 제1본딩패드와 연결되는 연결배선이 형성될 부분과 파워 플레인이 형성될 부분을 노출시키는 제1감광막패턴을 형성하는 단계; 상기 노출된 제1금속씨드층 부분 상에 Cu막을 형성하는 단계; 및 상기 제1감광막패턴 및 그 아래의 제1금속씨드층 부분을 제거하는 단계;를 포함하는 것을 특징으로 한다.

상기 제1금속씨드층은 Ti로 형성하고, 상기 Cu막은 전해도금 공정을 이용해 5∼10㎛의 두께로 형성하는 것을 특징으로 한다.

상기 금속배선을 형성하는 단계는, 상기 노출된 연결배선 부분 및 제2본딩패드를 포함한 제2절연막 상에 제2금속씨드층을 형성하는 단계; 상기 제2금속씨드층 상에 금속배선이 형성될 영역을 노출시키는 제2감광막패턴을 형성하는 단계; 상기 노출된 제2금속씨드층 부분 상에 Cu막을 형성하는 단계; 및 상기 제2감광막패턴 및 그 아래의 제2금속씨드층 부분을 제거하는 단계;를 포함하는 것을 특징으로 한다.

상기 제2금속씨드층은 Ti로 형성하고, 상기 Cu막은 전해도금 공정을 이용해 5∼10㎛의 두께로 형성하는 것을 특징으로 한다.

(실시예)

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 보다 상세하게 설명하도록 한다.

먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 다층 구조를 이용하여 패키지 내부에 파워 플레인을 형성해준다. 즉, 본 발명은 각각의 파워 핀을 하나로 연결시키거나 반도체칩의 여유면적에 파워 플레인을 형성하는 방법 대신에 패드 재 배열 공정시 다층 구조를 이용해서 내부에 파워 플레인을 형성해준다.

이렇게 함에 따라, 본 발명의 웨이퍼 레벨 패키지는 파워 플레인 형성을 위한 별도의 공간이 필요치 않으며, 또한, 각각의 파워 핀을 하나로 연결시키는 것 또한 필요치 않으므로, 반도체칩의 크기가 감소되고, I/O 단자가 증가하는 추세에도 매우 유리하게 파워 라인을 강화시킬 수 있다.

구체적으로, 도 2는 본 발명의 실시예에 따른 파워 라인을 강화시킨 웨이퍼 레벨 패키지를 도시한 단면도로서, 이를 설명하면 다음과 같다.

도시된 바와 같이, 본 발명의 웨이퍼 레벨 패키지(20)는 중앙에 2열로 본딩패드들(22a, 22b)이 배열된 반도체칩(21) 상에 상기 본딩패드들(22a, 22b)을 노출시키도록 제1절연막(23)이 형성되고, 상기 제1절연막(23) 상에 좌측의 제1본딩패드(22a)와 연결되게 연결배선(24a)을 형성함과 아울러 우측의 제2본딩패드(22b)의 외측으로 배치되게 파워 플레인(24b)이 형성되며, 상기 연결배선(24a) 및 파워 플레인(24b)을 포함한 제1절연막(23) 상에는 상기 연결배선(24a)의 일부분 및 우측의 제2본딩패드(22b)를 노출시키도록 제2절연막(25)이 형성되고, 상기 제2절연막(25) 상에 노출된 연결배선 부분 및 제2본딩패드(22b)와 각각 연결되게 금속배선(26)이 형성되며, 상기 금속배선(26)을 포함한 제2절연막(25) 상에는 상기 금속배선(26)의 볼랜드 부분을 노출시키도록 제3절연막(27)이 형성되고, 그리고, 상기 노출된 금속배선(26)의 볼랜드 상에 솔더볼(28)이 부착된 구조를 갖는다.

여기서, 상기 연결배선(24a)은, 예컨데, 반도체칩(21)의 좌측에 배치된 제1본딩패드(22a)와 연결되게 형성되며, 상기 파워 플레인(24b)은 상기 연결배선(24a) 이 배치되지 않는 반도체칩(21)의 우측에 배치된다.

이와같은 구조를 갖는 본 발명의 웨이퍼 레벨 패키지(20)는 다층 구조를 통해 파워 플레인(24b)을 형성하므로 파워가 안정적으로 공급되도록 할 수 있으며, 이에 따라, 소자 처리 속도를 개선시킬 수 있다.

특히, 본 발명의 웨이퍼 레벨 패키지는 다층 구조를 이용해 그 내부에 파워 플레인을 형성하므로, 상기 파워 플레인을 형성하기 위한 별도의 공간이 필요치 않고, 아울러, 각각의 파워 핀을 하나로 연결시킬 필요가 없어서, 칩 크기가 감소되고, I/O 단자의 수가 증가되는 추세에 매우 유리하게 대처할 수 있다.

이하에서는 전술한 바와 같은 본 발명의 실시예에 따른 파워 라인을 강화시킨 웨이퍼 레벨 패키지의 제조방법을 도 3a 내지 도 3h를 참조하여 설명하도록 한다. 여기서, 각 도면은 하나의 반도체칩에 대해서만 도시하였다.

도 3a를 참조하면, 소자 제조 공정이 끝난 다수의 반도체칩(21)을 포함하는 웨이퍼를 마련한다. 이때, 상기 반도체칩(21)은 그 상부면 중앙에 2열로 본딩패드(22a, 22b)가 배열된다. 이러한 본딩패드는 통상 알루미늄으로 이루어진다.

여기서, 설명의 편의상 좌측에 배치된 본딩패드를 제1본딩패드(22a)라 칭하며, 우측에 배치된 본딩패드를 제2본딩패드(22b)라 칭한다. 상기 반도체칩(21) 상에 제1절연막(23)을 증착한 후, 이를 상기 제1 및 제2 본딩패드(22a, 22b)를 노출시키도록 패터닝한다.

도 3b를 참조하면, 노출된 제1 및 제2 본딩패드(22a, 22b)를 포함한 제1절연막(23) 상에 파워 플레인을 형성하기 위하여 제1금속씨드층(31)을 형성한다. 상기 제1금속씨드층(31)으로서는 Ti층을 이용한다.

이어서, 상기 제1금속씨드층(31) 상에 제1본딩패드(22a)와 연결되는 연결배선이 형성될 영역 및 파워 플레인이 형성될 영역을 노출시키는 제1감광막패턴(32)을 형성한다.

도 3c를 참조하면, 제1감광막패턴(32)으로부터 노출된 제1금속씨드층 부분 상에 전해도금 방식을 이용해서 Cu막을 형성하고, 이를 통해, 상기 제1본딩패드(22a)와 연결되는 연결배선(24a)과 상기 제2본딩패드(22b)의 외측으로 배치되는 플로팅(floating)된 파워 플레인(24b)을 형성한다. 여기서, 상기 연결배선(24a)을 포함한 파워 플레인(24b)은, 예컨데, Cu막을 5∼10㎛의 두께로 도금하여 형성한다.

한편, 상기에서 연결배선(24a) 및 파워 플레인(24b)의 형성은, 보다 정확하게는, 이후에 수행될 제1감광막패턴(32) 제거 및 그 아래의 제1금속씨드층 부분을 제거하는 것을 통해 완성된다.

도 3d를 참조하면, 공지의 공정에 따라 제1감광막패턴을 제거한 후, 상기 제1감광막패턴이 제거되어 노출된 제1금속씨드층 부분을 제거한다. 이어서, 상기 연결배선(24a) 및 파워 플레인(24b)을 포함한 제1절연막(23) 상에 제2절연막(25)을 증착한 후, 이를 제1본딩패드(22a)의 상부에 배치된 연결배선 부분을 노출시킴과 아울러 제2본딩패드(22b)를 노출시키도록 패터닝한다.

도 3e를 참조하면, 노출된 제1연결배선 부분 및 제2본딩패드(22b)를 포함한 제2절연막(25) 상에 금속배선을 형성하기 위한 제2금속씨드층(33)을 형성하고, 그런다음, 상기 제2금속씨드층(33) 상에 금속배선이 형성될 제2금속씨드층 부분을 노 출시키는 제2감광막패턴(34)을 형성한다.

도 3f를 참조하면, Cu 전해도금 공정을 이용해서 노출된 제2금속씨드층 부분 상에 5∼10㎛의 두께로 Cu막을 형성한다. 그런다음, 공지의 공정에 따라 제2감광막패턴을 제거한 후, 상기 제2감광막패턴이 제거되어 노출된 제2금속씨드층 부분을 제거해서 연결배선(24a) 및 제2본딩패드(22b)와 각각 연결되는 금속배선(26)을 형성한다.

도 3g를 참조하면, 금속배선(26)이 형성된 제2절연막 상에 제3절연막(27)을 형성한다. 그런다음, 상기 제3절연막(27)을 금속배선(26)의 볼랜드 부분을 노출시키도록 패터닝한다. 여기서, 상기 제3절연막(27)은 BGA 타입 패키지에서의 볼랜드 형성을 위한 솔더 마스크로 이해될 수 있다.

도 3h를 참조하면, 노출된 금속배선(26)의 볼랜드 상에 솔더볼(28)을 부착시킨 후, 상기 부착된 솔더볼(28)에 대한 리플로우를 실시한다.

이후, 상기한 바와 같은 공정들을 통해 제조된 웨이퍼 레벨의 패키지들을 유니트 레벨(unit level)의 패키지들로 분리시킨다.

전술한 바와 같이, 본 발명의 웨이퍼 레벨 패키지는 다층 구조를 이용해 그 내부에 파워 플레인을 형성하므로, 파워 라인의 강화시킬 수 있고, 그래서, 고집적 및 고속 동작이 가능한 소자를 구현할 수 있다.

한편, 전술한 본 발명의 실시예에서는 웨이퍼 레벨 패키지에 대해서도 도시하고 설명하였지만, 와이어 본딩 방식을 채택하는 패키지를 제외한 모든 패키지, 예컨데, 솔더 범프를 이용한 플립 칩 패키지에서의 솔더 범프 형성 이전에 다층 구 조를 이용해 파워 플레인을 형성할 수 있다.

이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

이상에서와 같이, 본 발명은 웨이퍼 레벨 패키지 제조시 패드 재배열 공정에서 다층 구조를 이용해 내부에 파워 플레인을 형성해줌으로써 파워 라인을 강화시켜 고집적 및 고속 소자를 구현할 수 있다.

또한, 본 발명은 패키지 내부에 파워 플레인을 형성해줌으로써 반도체칩의 크기가 감소되고, I/O 단자의 수가 증가되는 추세에 매우 유리하게 대처할 수 있다.

Claims (14)

1. 상면 중앙에 2열로 제1 및 제2 본딩패드들이 배열된 반도체칩;

   상기 반도체칩 상에 상기 제1 및 제2 본딩패드들을 노출시키도록 형성된 제1절연막;

   상기 제1절연막 상에 상기 제1본딩패드와 연결되게 형성된 연결배선 및 상기 제2본딩패드의 외측에 배치되게 형성된 파워 플레인;

   상기 연결배선 및 파워 플레인을 포함한 제1절연막 상에 상기 연결배선의 일부분 및 제2본딩패드를 노출시키도록 형성된 제2절연막;

   상기 제2절연막 상에 노출된 연결배선 부분 및 제2본딩패드와 각각 연결되게 형성된 금속배선;

   상기 금속배선을 포함한 제2절연막 상에는 상기 금속배선의 일부분을 노출시키도록 형성된 제3절연막; 및

   상기 노출된 금속배선 부분 상에 부착된 솔더볼;

   을 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지.
2. 제 1 항에 있어서, 상기 연결배선 및 파워 플레인은 제1금속씨드층과 Cu막의 적층막으로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지.
3. 제 1 항에 있어서, 상기 제1금속씨드층은 Ti로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지.
4. 제 1 항에 있어서, 상기 금속배선은 제2금속씨드층과 Cu막의 적층막으로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지.
5. 제 1 항에 있어서, 상기 제2금속씨드층은 Ti로 이루어진 것을 특징으로 하는 웨이퍼 레벨 패키지.
6. 상면 중앙에 2열로 제1 및 제2 본딩패드가 배열된 반도체칩들을 포함하는 웨이퍼 상에 상기 제1 및 제2 본딩패드를 노출시키도록 제1절연막을 형성하는 단계;

   상기 제1절연막 상에 제1본딩패드와 연결되는 연결배선 및 제2본딩패드의 외측에 배치되는 파워 플레인을 형성하는 단계;

   상기 연결배선 및 파워 플레인을 포함한 제1절연막 상에 상기 연결배선의 일부분 및 제2본딩패드를 노출시키도록 제2절연막을 형성하는 단계;

   상기 제2절연막 상에 노출된 연결배선 부분 및 제2본딩패드와 각각 연결되게 금속배선을 형성하는 단계;

   상기 금속배선을 포함한 제2절연막 상에 상기 금속배선의 일부분을 노출시키도록 제3절연막을 형성하는 단계; 및

   상기 노출된 금속배선 부분 상에 솔더볼을 부착하는 단계;

   를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
7. 제 6 항에 있어서, 상기 연결배선 및 파워 플레인을 형성하는 단계는,

   상기 노출된 본딩패드들을 포함한 제1절연막 상에 제1금속씨드층을 형성하는 단계;

   상기 제1금속씨드층 상에 제1본딩패드와 연결되는 연결배선이 형성될 부분과 파워 플레인이 형성될 부분을 노출시키는 제1감광막패턴을 형성하는 단계;

   상기 노출된 제1금속씨드층 부분 상에 Cu막을 형성하는 단계; 및

   상기 제1감광막패턴 및 그 아래의 제1금속씨드층 부분을 제거하는 단계;

   를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
8. 제 7 항에 있어서, 상기 제1금속씨드층은 Ti로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
9. 제 7 항에 있어서, 상기 Cu막은 전해도금 공정으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
10. 제 9 항에 있어서, 상기 Cu막은 5∼10㎛의 두께로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
11. 제 7 항에 있어서, 상기 금속배선을 형성하는 단계는,

    상기 노출된 연결배선 부분 및 제2본딩패드를 포함한 제2절연막 상에 제2금속씨드층을 형성하는 단계;

    상기 제2금속씨드층 상에 금속배선이 형성될 영역을 노출시키는 제2감광막패턴을 형성하는 단계;

    상기 노출된 제2금속씨드층 부분 상에 Cu막을 형성하는 단계; 및

    상기 제2감광막패턴 및 그 아래의 제2금속씨드층 부분을 제거하는 단계;

    를 포함하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
12. 제 11 항에 있어서, 상기 제2금속씨드층은 Ti로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
13. 제 11 항에 있어서, 상기 Cu막은 전해도금 공정으로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.
14. 제 13 항에 있어서, 상기 Cu막은 5∼10㎛의 두께로 형성하는 것을 특징으로 하는 웨이퍼 레벨 패키지 제조방법.

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