CN100386880C - 半导体器件与cmos集成电路器件 - Google Patents

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Abstract

一种半导体器件包括在半导体衬底上形成的应力积聚绝缘膜，以覆盖栅电极和侧壁绝缘膜，该应力积聚绝缘膜在其中积聚应力，其中该应力积聚绝缘膜包括：覆盖栅电极和侧壁绝缘膜的沟道部分；以及在沟道部分之外延伸的外部分，该应力积聚绝缘膜在沟道部分中与在外部分中相比具有增大的厚度。

Description

半导体器件与CMOS集成电路器件
相关申请的交叉参考
本申请基于2004年7月8日所提交的日本优先权申请第2004-202201号，这里通过参考并入其全部内容。
技术领域
本发明一般地涉及半导体器件，特别地涉及一种含有CMOS电路的超高速半导体器件。
背景技术
CMOS电路具有串联连接n沟道MOS晶体管和p沟道MOS晶体管的构造，并且在各种超高速处理器中被用作高速逻辑电路的基本元件。
在当前的超高速处理器中，构成COMS电路的p沟道MOS晶体管和n沟道MOS晶体管的栅极长度被减小到0.1μm或以下。由此，制造出具有例如90nm或以下(比如50nm)的栅极长度的MOS晶体管。
利用这种为了与当前CMOS电路一起使用而设计出的具有90nm或以下栅极长度的超高速MOS晶体管，众所周知，载流子迁移率(carrier mobility)随着作用于其沟道区域的应力(stress)而显著变化。在沟道区域中的这种应力主要是由SiN蚀刻阻止膜造成的，该SiN蚀刻阻止膜通常被设置用来覆盖栅电极，用于形成通路接触(via contact)。
图1表示具有SiN膜的MOS晶体管10的示意性构造。
参照图1，经由栅极绝缘膜12，对应于沟道区域，在硅衬底11上形成栅电极13，并且在栅电极13的两个横侧上，在硅衬底11中形成LDD区域11a和11b。
此外，在所述栅电极的两个横侧处，形成侧壁绝缘膜13A和13B，并且以与LDD区域11a和11b重叠的关系，分别在侧壁绝缘膜13A和13B的外侧处，形成源-漏极扩散区域11c和11d。
此外，在源/漏极扩散区域11c和11d的表面部分上，形成硅化物层14A和14B，并且在栅电极13上形成硅化物层14C。
此外，利用图1的构造，在硅衬底11上形成SiN膜15(其中积聚有张力强度)，以覆盖含有栅电极13、侧壁绝缘膜13A和13B、以及硅化物层14的栅极结构。
应当注意，这种张拉(tensile)应力膜15实现将栅电极13推向硅衬底11的功能，并且作为结果，在栅电极13的下方，产生了在垂直方向上作用的压缩(compressive)应力yy和在横向方向上作用的张拉应力xx。
图2表示在压缩力由此作用于沟道区域的情形中n沟道MOS晶体管和p沟道MOS晶体管的饱和漏极电流的变化率。
参照图2，在MOS晶体管是n沟道MOS晶体管时，MOS晶体管的饱和漏极电流的变化率取正值，由此，n沟道MOS晶体管的电流驱动性(drivability)随着SiN膜15的厚度增大而增大。另一方面，在MOS晶体管是p沟道MOS晶体管时，该变化率取负值，并且电流驱动性随着SiN膜15的厚度增大而稍微减小。此外能够看出，与MOS晶体管是p沟道MOS晶体管时相比，在MOS晶体管是n沟道MOS晶体管时，电流变化量相对于SiN膜15厚度而言的大小要大得多。
尽管图2未用尺度表示，但是有研究报告表明，通过对于SiN膜15，利用积聚1.5GPa张拉应力的薄膜，并且通过形成厚度为80nm的这种SiN膜，饱和漏极电流能够增大约10％。
(非专利参考文件1)Ghani，T.等人，IEDM 03，978-980，2003年6月10日
(非专利参考文件2)K.Mistry等人，Delaying Forever：90nm CMOS技术中的单轴应变硅晶体管(关于VLST技术的2004座谈会，pp.50-51)
发明内容
图2的结果表明，在n沟道MOS晶体管情况下，通过SiN膜15的厚度，控制在垂直于衬底表面的方向上作用于沟道区域的压缩应力，能够进一步增大沟道区域的载流子迁移率，因此增大MOS晶体管的工作速率。
另一方面，在压缩应力像这样作用于沟道区域时，如图2所示，出现载流子迁移率在p沟道MOS晶体管中有所减小的问题。
由此，在图1的构造(其中，在MOS晶体管之上均匀地形成SiN张拉应力膜15)中，当半导体集成电路器件不仅包括n沟道MOS晶体管而且包括p沟道晶体管时，出现这样的情形，电流驱动性在n沟道MOS晶体管和p沟道MOS晶体管之间变得不均衡，并且构造CMOS电路变得可能。
例如，当将其中积聚1.5GPa张拉应力的SiN膜用作80nm厚度的SiN膜15时，造成p沟道MOS晶体管中的漏极电流减小量约为3％。
此外，在利用SiN膜15产生这种压缩应力时，本发明的发明人在使用仿真和构成本发明基础的研究中发现，沟道区域中产生的应力值在起始点随着SiN膜的厚度增大，但是增加量在SiN膜的厚度超过约20nm时开始减小，如图3所示。当厚度超过80nm时产生基本饱和。
参照图3，纵轴表示图1结构的沟道区域中的应力大小，同时横轴表示SiN膜15的厚度。此外，在图3中，“xx”表示图1所示的张拉应力，即在衬底的平面内方向上作用的张拉应力，同时“yy”表示在垂直方向(即垂直于衬底表面的方向)上作用的压力。
由此，在图1的构造中，当SiN膜的厚度增大到超过80nm厚度时，电流驱动性在n沟道MOS晶体管中未获得实质上的增加。
此外，与图1的MOS晶体管10通常以集成电路的形式而形成于硅晶片上的情形有关，以较大厚度在MOS晶体管上形成积聚张拉应力的SiN膜，可能会引起如图4所示的问题，因为形成厚SiN膜15造成平坦硅晶片W变得弯曲。特别地，利用当前被用于大规模生产半导体集成电路的300nm直径的硅晶片，会产生大的弯曲，导致各种严重的问题，比如晶片破裂或晶片处理(比如晶片传送)的困难。
图5表示300nm直径的硅晶片的弯曲量和SiN膜15的厚度，在该硅晶片上形成有图1的MOS晶体管10。
参照图5，能够看出，当SiN膜15的厚度超过110nm时，弯曲量超过60μm的容许限度值(由晶片处理要求确定)。
图5的结果表明，在具有SiN膜15的图1MOS晶体管中，不能够将SiN膜15的厚度增大到超过110nm，因而在栅电极13正下方无法实现超过0.4GPa的压缩应力。与此相关联，利用n沟道MOS晶体管10，无法实现器件特性的改进。
在本发明的第一方案中，提供一种半导体器件，包括：
半导体衬底；
栅电极，经由栅极绝缘膜，形成于所述半导体衬底内的沟道区域上；以及
一对扩散区域，在所述栅电极的两个横侧处，形成于所述半导体衬底中，
一对侧壁绝缘膜，形成于所述栅电极的两个侧壁表面上，
应力积聚绝缘膜，形成于所述半导体衬底上，以覆盖所述栅电极和所述侧壁绝缘膜，所述应力积聚绝缘膜在其中积聚应力，
所述应力积聚绝缘膜包括：覆盖所述栅电极和所述侧壁绝缘膜的沟道部分；以及在所述沟道部分之外延伸的外部分，
与在所述外部分中相比，所述应力积聚绝缘膜在所述沟道部分中具有增大的厚度。
在本发明的另一方案中，提供一种CMOS集成电路器件，包括：
半导体衬底，被器件隔离区域限定有第一器件区域和第二器件区域；
n沟道MOS晶体管，形成于所述第一器件区域中；以及
p沟道MOS晶体管，形成于所述第二器件区域中，
所述n沟道MOS晶体管包括：第一栅电极，经由第一栅极绝缘膜，形成于所述第一器件区域中的第一沟道区域上；一对第一侧壁绝缘膜，分别覆盖所述第一栅电极的两个侧壁表面；以及一对n型扩散区域，在所述第一栅电极的两个横侧处，形成于所述半导体衬底中；
所述p沟道MOS晶体管包括：第二栅电极，经由第二栅极绝缘膜，形成于所述第二器件区域中的第二沟道区域上；一对第二侧壁绝缘膜，分别覆盖所述第二栅电极的两个侧壁表面；以及一对p型扩散区域，在所述第二栅电极的两个横侧处，形成于所述半导体衬底中；
其中，在所述第一器件区域中，形成应力积聚绝缘膜，来覆盖所述第一栅电极和所述第一侧壁绝缘膜，该应力积聚绝缘膜在其中积聚张拉应力，
所述应力积聚绝缘膜包括：覆盖所述第一栅电极和所述第一侧壁绝缘膜的沟道部分；以及在所述沟道部分之外的外部分，
与在所述外部分中相比，所述应力积聚绝缘膜在所述沟道部分中具有增大的厚度。
在本发明的又一方案中，提供一种半导体器件，包括：
半导体衬底；
栅电极，经由栅极绝缘膜，形成于所述半导体衬底中的沟道区域上；以及
一对扩散区域，在所述栅电极的两侧处，形成于所述半导体衬底中，
其中，在所述栅电极的两个侧壁表面上形成侧壁绝缘膜，以及
其中，形成有应力积聚绝缘膜，来覆盖所述栅电极和所述侧壁绝缘膜，该应力积聚绝缘膜在其中积聚应力，所述应力积聚绝缘膜具有层叠结构，在该层叠结构中层叠有多个绝缘膜，每个所述绝缘膜积聚应力。
按照本发明，通过与覆盖栅电极的一部分相对应，局部增大所形成的应力积聚绝缘膜的厚度以覆盖栅电极，能够选择性地将应力作用于栅极电正下方的沟道区域。由此，增大了MOS晶体管的电流驱动性，提高了工作速度。此外，当在相同半导体器件上设置具有相反导电性沟道的其他MOS晶体管时，这种构造能够减少或消除这些其他MOS晶体管的电流驱动性降低的问题，该问题是源于应力积聚绝缘膜的应力所造成的。
此外，按照本发明，在具体导电类型沟道的MOS晶体管的栅电极附近，选择性和局部地在半导体衬底上形成应力积聚绝缘膜。由此，抑制了其上形成有这些MOS晶体管的半导体晶片的弯曲，同时与常规器件相比，允许以增大的厚度来形成应力积聚绝缘膜。
此外，因为前述应力积聚绝缘膜以较小厚度形成，或者除了在覆盖栅电极的部分之外根本不形成，所以存在这样的可能性，当在将接触孔形成于扩散区域时将这样的应力积聚绝缘膜用于蚀刻阻止膜时，扩散区域的表面可能在形成接触孔时被破坏。由此，为了避免这种问题，本发明在作为蚀刻阻止膜的应力积聚绝缘膜上，形成起到蚀刻阻止层的作用的另一绝缘膜。
特别地，按照本发明，在CMOS半导体集成电路器件(其中，在共同半导体衬底上集成n沟道MOS晶体管和p沟道MOS晶体管)中，通过在n沟道MOS晶体管的栅电极附近，局部地形成积聚张拉应力的应力积聚绝缘膜以覆盖栅电极，能够改进n沟道MOS晶体管的特性，而不恶化p沟道MOS晶体管的特性。特别地，通过利用SiGe混合晶体，形成p沟道MOS晶体管的扩散区域，能够产生横向作用于p沟道MOS晶体管沟道区域的压缩应力，并且能够改进p沟道MOS晶体管的工作速度。由此，能够实现p沟道MOS晶体管和n沟道MOS晶体管特性得到均衡的CMOS器件。
在这种情况下，通过形成可用作蚀刻阻止层的另一绝缘膜，从而该另一绝缘膜覆盖n沟道MOS晶体管和p沟道MOS晶体管，还能够稳定和高产地进行这样的工艺，该工艺将接触孔形成到n沟道MOS晶体管和p沟道MOS晶体管的各扩散区域。
特别地，通过以薄应力积聚绝缘膜单元(element)的叠层形式，形成应力积聚绝缘膜，能够增大该膜中所积聚的应力，因而增大了作用于沟道区域的应力，而不增大应力积聚绝缘膜的整体厚度。
从结合附图来阅读的如下具体描述中，本发明的其他目的和进一步特征将变得明显。
附图说明
图1是表示具有应力积聚绝缘膜的常规MOS晶体管的构造图；
图2是对于n沟道MOS晶体管和p沟道MOS晶体管定性地表示应力积聚绝缘膜的厚度与饱和漏极电流变化率之间关系的图；
图3是表示应力积聚绝缘膜的厚度与图1结构的沟道区域中所引入的应力之间关系的图；
图4是说明与形成应力积聚绝缘膜相关联的硅晶片弯曲问题的图；
图5是表示应力积聚绝缘膜的厚度与硅晶片的弯曲量之间关系的图；
图6A和6B是表示与常规构造相对照的按照本发明第一实施例的n沟道MOS晶体管的构造图；
图7是表示按照第一实施例含有层间绝缘膜和接触塞的n沟道MOS晶体管的构造图；
图8是对于图7的n沟道MOS晶体管表示应力积聚绝缘膜的厚度与沟道应力之间关系的图；
图9是表示与图1的常规MOS晶体管相对照的对于图6和图7中n沟道MOS晶体管的饱和漏极电流(Idsat)与阈值电压之间关系的图；
图10A-10E是表示图7的n沟道MOS晶体管的制造工艺图；
图11是表示在图1MOS晶体管的制造工艺中所遇到的问题的图；
图12A和12B是说明本发明第一实施例如何避免图11问题的图；
图13是以平面视图表示图7n沟道MOS晶体管的构造的图；
图14是表示在大量图7的n沟道MOS晶体管彼此紧密集成时的饱和漏极电流图；
图15是表示按照本发明第二实施例的CMOS器件的构造图；
图16是表示在形成层间绝缘膜和接触塞的状态下图15CMOS器件的图；
图17是表示图15CMOS器件的改型图；
图18是表示按照本发明第三实施例的CMOS器件的构造图；
图19A-19C是表示本发明第四实施例的原理图；
图20是表示第四实施例的另一原理图；
图21是表示第四实施例的又一原理图；
图22A-22D是表示按照本发明第四实施例的n沟道MOS晶体管的制造工艺图；
图23是表示按照本发明第五实施例的n沟道MOS晶体管的构造图。
具体实施方式
[第一实施例]
图6A表示按照本发明第一实施例具有37nm栅极长度的n沟道MOS晶体管20的构造，同时为进行比较，也为了说明图6A的MOS晶体管20，图6B表示与图1的MOS晶体管10具有相同构造的n沟道MOS晶体管20A的构造，其中应当注意，图6B通过利用与图6A所用相同的标号来表示晶体管20A。
参照图6A，通过STI型器件隔离区域21B，在硅衬底21上，为n沟道MOS晶体管20限定器件区域21A，并且经由SiON栅极绝缘膜22，在器件区域21A上形成栅电极23。
此外，在栅电极23的两个横侧处，在硅衬底21中形成n型LDD区域21a和21b，并且在栅电极23的两个侧壁表面上所形成的侧壁绝缘膜23A和23B的外侧处，在硅衬底21中形成n+型源极和漏极扩散区域21c和21d。
此外，在n+型扩散区域21c和21d的表面上，还在栅电极23上，分别形成硅化钴层24A、24B和24C。
此外，在图6A的MOS晶体管中，例如通过在600℃的衬底温度下进行LPCVD(低压CVD)工艺，同时提供SiCl2H2和NH3的混合气体作为源气体，形成了其中积聚有1.0GPa或以上(通常为1.5GPa或以上)张拉应力的SiN膜25，从而SiN膜25覆盖栅极结构23G，该栅极结构由其上承载有硅化钴层24C和侧壁绝缘膜23A、23B的栅电极23形成。
这样具有强大张拉应力的SiN膜25发生作用，以促使栅极结构23G朝向硅衬底21与之接触，如图6A中箭头所示，并且作为结果，压缩应力作用于在栅电极23正下方的硅衬底21中所形成的沟道区域，从而该压缩应力垂直于衬底表面发生作用。
在图6A的构造中，应当注意，通过利用后述掩模工艺，在覆盖该栅极结构的部分之外，蚀刻SiN膜25，并且作为结果，SiN膜25在紧接于栅电极23上方的部分中具有厚度a的同时，在前述外面部分中具有小于前述厚度a的减小厚度b(a＞b)。由此，应当注意，前述外面部分中的厚度b可为零，在这种情况下，SiN膜25在这样的外面部分中被蚀刻掉。在所示实例中，SiN膜25以60nm厚度沉积，并且在前述外面部分中被蚀刻40nm厚度。结果，在图6A的实例中，厚度a取值60nm，同时厚度b取值20nm。
在图6A的构造中，具有压缩应力的SiN膜沿着栅极结构23G的侧壁表面，在大体垂直于衬底21表面的方向上延伸，因而栅极结构23G在垂直于衬底21表面的方向上经受大的应力。由此在栅电极23正下方的器件区域21A中形成大的压缩应力yy，从而压缩应力yy垂直于衬底21的表面发生作用。
与此相反，在具有常规结构的图6B的n沟道MOS晶体管20A中，应当注意，SiN膜25的厚度在覆盖栅极结构23G的部分中和在覆盖栅极结构23G外部区域的部分中大体相等，因而厚度a变得大体等于厚度b。
因此在这种结构中，通过在栅极结构23G之上向上凸出的一部分SiN膜25中所积聚的张拉应力，在大体垂直于衬底21表面的方向上，必定产生将栅极结构23G推向衬底21的推动力，同时，在低于前述凸出部分的一部分SiN膜25中，张拉应力主要在大体平行于衬底表面的方向上起作用，并且作为结果，与图6A的情况相比，对于垂直于衬底表面起作用的压缩应力yy，仅获得很小值。
此外，如前边参照图3所述，当SiN膜25的厚度增加到超过80nm时，在压缩应力yy中出现饱和，基本不能实现饱和漏极电流的增加。
另一方面，在图6A的结构中，由于覆盖n型扩散区域21c和21d的前述外面部分中的SiN膜25的厚度减少，出现这种情况，在将接触孔形成到扩散区域21c或21d时，SiN膜25无法用作有效的蚀刻阻止层。
由此，在本发明中，以与SiN膜25的形状相一致的大体均匀厚度，在图6A的结构上形成第二SiN膜26，作为有效的蚀刻阻止膜。
参照图7，SiN膜26可以是与膜25(其中积聚有1.5GPa的张拉应力)相同的SiN膜，其中，从SiN膜26用作有效蚀刻阻止层的目的来看，SiN膜26优选地具有30nm或以上的厚度。在所示实例中，SiN膜26以80nm厚度形成。
此外，在图7的构造中，在SiN膜26上形成层间绝缘膜27，并且在层间绝缘膜27中形成通路塞28A和28B，它们经由SiN膜26和SiN膜25(当厚度b非0时)，分别与覆盖扩散区域21c和21d的硅化物层24A和24B相接触。
与图3的结果相对照，图8表示当SiN膜25的厚度在图7的构造中在40-80nm范围内不同地变化时在沟道区域中所引入的垂直压缩应力yy和水平张拉应力xx。在图8中应当注意，作为在前述外面部分中进行40nm厚度蚀刻的结果，在SiN膜25具有40nm厚度时除去了SiN膜25。
参照图8可看出，在与沟道区域中所形成的衬底表面垂直地起作用的压力yy，从图3情况的0.4GPa值显著增加到0.6-0.7GPa值。可认为该该效果是作为将厚度a设置得大于图6A构造的厚度b的结果而实现的。
与具有图1结构的n沟道MOS晶体管的饱和漏极电流相对照，图9是表示图7的n沟道MOS晶体管的饱和漏极电流图。在图9中，应当注意，纵轴表示单位栅极宽度的饱和漏极电流，同时横轴表示阈值电流。
参照图9，作为形成这种应力积聚绝缘膜25以使SiN膜25局部位于栅极附近的结果，应当注意，与形成图6B(其中，应力积聚绝缘膜25在整个衬底表面之上)的应力积聚绝缘膜25的情况相对照，饱和漏极电流增加3％。在图9中，应当注意，■和◆分别表示形成有和未形成第二SiN膜26的情况。
在图7的构造中，应当注意，SiN膜26不必是积聚张拉应力的薄膜。这样，能够使用无应力薄膜或积聚压缩应力的薄膜，用于薄膜26。
接下来，将参照图10A-10E，说明本实施例的n型MOS晶体管20的制造工艺。
参照图10A，本实施例首先形成图6B的结构，并且形成具有宽度LR的抗蚀图案R1，该宽度LR使得抗蚀图案R1覆盖栅极结构23G。由此宽度LR被设定为大于栅电极23宽度G与SiN膜25厚度值两倍之和(LR＞G+2a)。例如，在栅电极宽度G是40nm、厚度a是60nm的情况下，抗蚀图案R1的宽度LR被设定为160nm或以上，比如170nm。
接下来，在图10B的步骤中，通过各向异性的等离子体蚀刻工艺，同时利用抗蚀图案R1作为掩模，去除SiN膜25，并且对应于前述外面部分，SiN膜25的厚度从图6A的厚度a减小到厚度b。
最后，在图10C的步骤中，去除图10B的抗蚀图案R1，并且通过LPCVD工艺，将第二SiN膜25沉积为例如80nm的厚度，从而在该薄膜中积聚1.5GPa的张拉应力。
此外，在图10D的步骤中，在图10C的结构上沉积层间绝缘膜27，随后通过CMP工艺，进行平坦化工艺。此外，通过利用干蚀刻法，选择性作用于SiN膜26，同时利用未示出的抗蚀图案作为掩模，与源极和漏极扩散区域21c和21d相对应，在层间绝缘膜27中形成接触孔27A和27B。
此外，在图10E的步骤中，利用相同的抗蚀图案作为掩模，并且通过干蚀刻法，选择性应用于硅化物层24A和硅衬底21，去除SiN膜26和25。由此，分别在接触孔27A和27B的底部露出硅化物层24A和24B。
此外，通过将导体(比如钨)填充接触孔27A和27B，获得了参照图7所述的结构。
[第二实施例]
同时，在半导体集成电路(其中，大量地排列n沟道MOS晶体管，其方式为，扩散区域21c和21d被相邻n沟道MOS晶体管共享)中，当SiN膜25的厚度相对于n沟道MOS晶体管的重复节距而言较大时，在利用图10A和10B的工艺来图案化SiN膜25时，有必要减小图11所示相邻抗蚀图案R1之间的间隔。在这种情况下，出现这样的问题，由于临近效应，难以曝光这种紧密邻接的抗蚀图案R1。
在这种情况下，通过限制SiN膜25的厚度，能够图案化各抗蚀图案R1(如图12A所示)。由此，可减小位于相邻MOS晶体管之间的部分中的SiN膜厚度。
图12B表示按照本发明第二实施例的结构，其中，通过利用图12A的抗蚀图案R1，图案化SiN膜25。
参照图12B，请注意在本实施例中，SiN膜25从扩散区域21c和21d中去除，这些扩散区域被硅化物层24A或24B覆盖和相邻MOS晶体管所共享，并且作为结果，SiN膜25在各栅极结构23G上形成离散图案。
在图12B中，优选地，在以200nm的节距将重复形成n沟道MOS晶体管的情况下，将SiN膜25的厚度限制为80nm或以下。
图13是表示图12B的n沟道MOS晶体管之一的平面图，同时，对于当在器件隔离区域于硅衬底上所限定的器件区域中，以320nm的节距形成五个这种n沟道MOS晶体管的情况下，图14以比率的形式表示各MOS晶体管的饱和漏极电流值。
参照图13，能够看出，与扩散区域21c和21d相对应，在SiN图案25的两个横侧处，形成硅化物区域24A和24B，其中硅化物区域24A和24B被虚线所表示的SiN膜26覆盖。此外，经过SiN膜26，接触塞28A和28B从硅化物区域24A和24B在向上方向上延伸。此外，类似的接触被形成于栅电极23的端部。
参照图14，可以预期，当SiN膜25所产生的应力在相邻晶体管之间相互作用时，在器件区域中心部分处的器件与器件区域***部分处的器件之间，出现饱和漏极电流差异，同时，图14的结果清楚地表明，饱和漏极电流在不同器件之间基本无差异。由此，图14的结果表明，在具有图12B结构的器件之中，该器件中的SiN图案所形成的应力或多或少被限制于该器件正下方的区域。
[第三实施例]
图15表示按照本发明第三实施例的CMOS器件40的构造。
参照图15，在硅衬底41上形成CMOS器件40，其中，通过STI型器件隔离结构41I，硅衬底41与用于n沟道MOS晶体管的器件区域41A和用于p沟道MOS晶体管的器件区域41B一起形成。
在器件区域41A上，经由SiON栅极绝缘膜42A，对应于n沟道MOS晶体管40A的沟道区域，形成了掺杂为n+型的栅电极43A；在栅电极43A的两个横侧处，在器件区域41A中形成n型的LDD区域41a和41b。
此外，在栅电极43A的两个侧壁表面上，形成侧壁绝缘膜43a和43b，并且在侧壁绝缘膜43a和43b的外侧处，在器件区域41A中形成n+型扩散区域41c和41d，分别作为n沟道MOS晶体管40A的源极和漏极区域。
在n沟道MOS晶体管40A中，在由栅电极43A和侧壁绝缘膜43a、43b所形成的第一栅极结构43GA上，形成SiN膜45，其中应当注意，在栅极结构43GA的外面部分中，SiN膜45减少其在器件区域41A上的厚度。此外，应当注意，SiN膜45越过器件隔离结构41I，朝向器件区域41B延伸。
此外，在器件区域41A中，分别在n+型扩散区域41c、41d的表面和栅电极43A的表面上，形成硅化物层44A、44B、44C，并且硅化物层44A-44C被SiN膜45覆盖。
另一方面，在器件区域41B上，经由SiON栅极绝缘膜42B，对应于p沟道MOS晶体管的沟道区域，形成了掺杂为p+型的栅电极43B，其中，在栅电极43B的两个横侧处，在器件区域41B中形成p型LDD区域41e和41f。
此外，在栅电极43B的各侧壁表面上，形成侧壁绝缘膜43c和43d，并且在侧壁绝缘膜43c、43d的各外侧处，在器件区域41B中形成p+型扩散区域41g和41h，作为p沟道MOS晶体管40B的源极和漏极区域。
此外，在p沟道MOS晶体管40B中，在由栅电极43B和侧壁绝缘膜43c、43d所形成的栅极结构43GB上，形成了从n沟道MOS晶体管40A的器件区域41A起延伸的SiN膜45，其具有与覆盖第一栅极结构43GA外部区域的该部分SiN膜45的厚度相同的厚度。
此外，在器件区域41B中，分别在p+型扩散区域41g、41h的表面和栅电极43B的表面上，形成硅化物层44D、44E和44F。由此，也通过SiN膜45覆盖硅化物层44D-44F。
此外，在图15的CMOS器件40中，设置第二SiN膜46，用作蚀刻阻止膜，从而SiN膜46连续地覆盖器件区域41A和41B。
此外，如图16所示，在SiN膜46上形成层间绝缘膜47，其中，层间绝缘膜47包括接触塞48A、48B、48C和48D，它们分别与n沟道MOS晶体管40A和p沟道MOS晶体管40B的源极和漏极区域41c、41d、41e和41f相接触。
在图15和图16的CMOS器件40中，具有强张拉应力的SiN膜45仅在n沟道MOS晶体管40A的栅极结构43GA附近具有较大厚度，由此减少了硅衬底41上作用较大张拉应力的位置数量。由此，减少了其上形成有CMOS器件的硅晶片的弯曲问题。
换句话说，在图15和图16的构造中，只要硅晶片的弯曲在容许范围中，就能够增加SiN膜45的厚度或该膜中的张拉应力。由此，能够进一步增大作用于n沟道MOS晶体管沟道区域的压缩应力。
此外，利用图15和图16的构造(其中，对于覆盖p沟道MOS晶体管40B中栅极结构43GB的部分，则减少SiN膜45的厚度)，减少了在p沟道MOS晶体管40B的沟道区域中垂直作用于衬底表面的压缩应力，并且减少了晶体管40B的特性降级。
作为图15和图16的CMOS器件40的改型，还能够消除在n沟道MOS晶体管40A的栅极结构45GA外部区域中的SiN膜45，如图17所示。在该改型中，构成栅极结构43GA的侧壁绝缘膜43a和43b与SiN膜45发生接触，同时，在p沟道MOS晶体管40B中，构成栅极结构43GB的侧壁绝缘膜43c和43d与SiN蚀刻阻止膜46发生直接接触。
按照图17的构造，积聚强大张拉应力的SiN膜45被限制于n沟道MOS晶体管40A的栅极结构43GA上，由此进一步减小了不希望的压缩应力，该压缩应力在p沟道MOS晶体管的沟道区域中垂直作用于衬底，并且导致孔迁移率降低。此外，减小了硅晶片的弯曲，在该硅晶片上形成有包含CMOS器件40的半导体集成电路器件，同时，这使得进一步增大n沟道MOS晶体管的SiN膜45中的应力，只要硅晶片的弯曲不会超出预定容许限度。
[第四实施例]
图18表示按照本发明第四实施例的CMOS器件60的构造，其中与前述部分相对应的部分用相同标号来表示，并且省略其描述。
参照图18，CMOS器件60包括n沟道MOS晶体管60A和p沟道MOS晶体管60B，它们分别在硅衬底41的器件区域41A和器件区域41B上。由此请注意，尽管n沟道MOS晶体管60A和p沟道MOS晶体管60B具有类似于n沟道MOS晶体管40A和p沟道MOS晶体管40B的构造，但存在区别，在栅电极43B的两个横侧处，在p沟道MOS晶体管60B的器件区域41B中，外延地形成SiGe层61A和61B。
应当注意，这样的SiGe层61A和61B比构成硅衬底41的Si具有更大的晶格常数，由此在栅电极43B正下方所形成的p沟道MOS晶体管沟道区域中，存在平行作用于衬底表面的压缩应力。
平行作用于衬底表面的压力造成p沟道MOS晶体管60B的沟道区域中孔迁移率的增大，作为结果，造成p沟道MOS晶体管60B中漏极饱和电流的增大，并且因此造成p沟道MOS晶体管60B工作速度的增大。
[第五实施例]
此外通过仿真，对于SiN应力积聚膜15由多个SiN膜单元的叠层形成的情况，本发明的发明人基于图1的常规MOS晶体管结构，研究了在MOS结构中出现的应力分布。
图19A-19C表示该应力分析的结果，其中，图19A表示SiN应力积聚膜15由单个SiN膜形成的情况，同时，图19B表示SiN膜15由两个SiN膜单元的叠层形成的情况。此外，图19C表示SiN膜15由五个SiN膜单元的叠层形成的情况。在任一情况中，在SiN应力积聚膜15具有100nm的总厚度、并且每个SiN膜单元在其中积聚张拉应力的条件下，进行该仿真。在任何这些模型中，每个SiN膜单元可在与前述相似的条件下通过LPCVD工艺来形成。由此，每当形成SiN膜单元时，该衬底可从处理室中被取出送到相邻的衬底传送室，并且将该衬底冷却到室温。
参照图19A-19C，应当注意，即使SiN膜15的总厚度相同，栅电极正下方的MOS结构中的应力分布会依据SiN膜15是由单个SiN膜形成还是以多个SiN膜的叠层形式形成而显著变化。
对于SiN膜15由(a)单个SiN膜、(b)两个SiN膜单元的叠层和(c)五个SiN单元的叠层形成的各种情况，图20表示：在沟道区域中所引入的平行于衬底表面的张拉应力xx；以及在沟道区域中所引入的垂直于衬底表面的压缩应力yy，其中，在图20中，SiN膜15的总厚度在20-140nm范围之内变化。
参照图20，随着SiN膜15总厚度的增大，自然地出现应力xx和应力yy大小的增大，其中还应当注意，与相同厚度的SiN膜由单个SiN层形成的情况相比照，该应力大小在SiN膜15由多个薄SiN膜单元的叠层形成的情况下有所增大。
对于为不同厚度的SiN膜15而改变SiN膜单元数量的情况，图21表示在垂直于衬底表面的方向上在沟道区域中引入的压缩应力yy大小。
参照图21可看出，通过增大构成SiN膜15的SiN膜单元的数量，压缩应力yy的大小显著增大。此外看出，随着SiN膜15总厚度的增大，构成SiN膜15的SiN膜单元的增大所造成的应力增大的效果有所增强。
图20和图21的结果表明，在应力积聚绝缘膜25或45在每个前述实施例中以大量SiN膜单元的叠层形式形成的情况下，在n沟道MOS晶体管的沟道区域中，垂直于衬底表面发生作用的压缩应力大小将会增加。
图22A-22D表示按照本发明第五实施例的n沟道MOS晶体管的制造工艺，其中考虑了前述效果，那些前述部分被相同标号表示，并且省略其描述。
参照图22A，SiN膜25a-25c(均在其中积聚1.5GPa的张拉应力)被形成于硅衬底21上，以形成SiN膜25，从而SiN膜25例如以120nm的总厚度，覆盖栅极结构23G。此外，在图22B的步骤中，通过利用抗蚀图案R1，在栅极结构的外面部分处，去除SiN膜25。
此外，在图22C的步骤中，SiN膜25被均匀沉积于图22B的结构上，作为蚀刻阻止层，并且在图22D的步骤中，在图22C的结构上形成层间绝缘膜27，以覆盖SiN膜26。此外，在利用SiN膜26作为蚀刻阻止层的同时，对应于扩散区域21c和21d，在层间绝缘膜27中形成接触孔，并且扩散区域21c和21d在各接触孔中露出。此外，在这些接触孔之一中形成导电塞28A，从而使导电塞28A经由硅化物层21A，与扩散区域21c发生接触，并且在其他接触孔中形成其他导电塞28B，从而导电塞28B经由硅化物层21B，与扩散区域21d发生接触。
在本实施例的n沟道MOS晶体管中，即使在SiN膜25具有相对较小的厚度时，仍然能够在沟道区域中产生较大的压缩应力，由此，即使在衬底上以较小的重复节距形成n沟道MOS晶体管时，也能够减少参照图14所述的问题。换句话说，利用本实施例，能够在衬底上以很小的节距重复地形成n沟道MOS晶体管。在图21中，示出了各种情形，其中，在SiN膜25的总厚度在20-140nm的范围之内变化的条件下，构成SiN膜的SiN膜单元的数量在1-5的范围之内变化。在任一这些情形中，能够看出，可获得SiN膜25多层构造的效果。此外，从图21可明显看出，前述效果并不限于SiN膜单元的数量在1-5范围中的情况。此外，也明显看出，前述效果不限于SiN膜25的总厚度在20-140nm范围中的情况。
此外，本实施例的n沟道MOS晶体管的相似构造也可应用于前述CMOS器件40或60的情况。
[第六实施例]
图23表示按照本发明第六实施例的n沟道MOS晶体管100的构造，其中前述图23的部分由相同的标号表示，并且省略其描述。
参照图23，请注意，本实施例具有前述图6B的构造，不同之处在于，SiN膜25由SiN膜25a、25b和25c的叠层形成。
每个SiN膜25a、25b和25c积聚张拉应力，由此能够在垂直于衬底表面的方向上，在栅电极正下方的沟道区域中，在硅衬底21中产生较大的压缩应力，且目前为止不会达到很大的大小。
此外，本发明并不限于前述实施例，在不脱离本发明的范围，可进行各种变化和改型。

Claims (20)

1.一种半导体器件，包括：
半导体衬底；
栅电极，经由栅极绝缘膜，形成于所述半导体衬底内的沟道区域上；以及
一对扩散区域，在所述栅电极的两个横侧处，形成于所述半导体衬底中，
一对侧壁绝缘膜，形成于所述栅电极的两个侧壁表面上，
应力积聚绝缘膜，形成于所述半导体衬底上，以覆盖所述栅电极和所述侧壁绝缘膜，所述应力积聚绝缘膜在其中积聚应力，
所述应力积聚绝缘膜包括：覆盖所述栅电极和所述侧壁绝缘膜的沟道部分；以及在所述沟道部分之外延伸的外部分，
与在所述外部分中相比，所述应力积聚绝缘膜在所述沟道部分中具有增大的厚度。
2.如权利要求1所述的半导体器件，其中：所述应力具有超过1GPa的绝对值。
3.如权利要求1所述的半导体器件，其中：所述应力积聚绝缘膜具有在其中层叠有多个膜单元的层叠结构。
4.如权利要求1所述的半导体器件，其中：所述应力积聚绝缘膜在所述沟道部分中具有20至140nm的总厚度。
5.如权利要求1所述的半导体器件，其中：所述应力积聚绝缘膜在所述外部分中具有80nm或以下的厚度。
6.如权利要求1所述的半导体器件，其中：所述应力积聚绝缘膜在所述外部分处被去除。
7.如权利要求1所述的半导体器件，其中：所述应力积聚绝缘膜是SiN膜。
8.如权利要求1所述的半导体器件，其中：所述一对扩散区域由n型扩散区域形成。
9.如权利要求1所述的半导体器件，其中：另一绝缘膜和层间绝缘膜相继地形成于所述应力积聚绝缘膜上；以及其中，一对接触塞穿过所述另一绝缘膜，形成于所述层间绝缘膜中，分别与所述一对扩散区域相接触。
10.一种CMOS集成电路器件，包括：
半导体衬底，被器件隔离区域限定有第一器件区域和第二器件区域；
n沟道MOS晶体管，形成于所述第一器件区域中；以及
p沟道MOS晶体管，形成于所述第二器件区域中，
所述n沟道MOS晶体管包括：第一栅电极，经由第一栅极绝缘膜，形成于所述第一器件区域中的第一沟道区域上；一对第一侧壁绝缘膜，分别覆盖所述第一栅电极的两个侧壁表面；以及一对n型扩散区域，在所述第一栅电极的两个横侧处，形成于所述半导体衬底中；
所述p沟道MOS晶体管包括：第二栅电极，经由第二栅极绝缘膜，形成于所述第二器件区域中的第二沟道区域上；一对第二侧壁绝缘膜，分别覆盖所述第二栅电极的两个侧壁表面；以及一对p型扩散区域，在所述第二栅电极的两个横侧处，形成于所述半导体衬底中；
其中，在所述第一器件区域中，形成应力积聚绝缘膜，来覆盖所述第一栅电极和所述第一侧壁绝缘膜，该应力积聚绝缘膜在其中积聚张拉应力，
所述应力积聚绝缘膜包括：覆盖所述第一栅电极和所述第一侧壁绝缘膜的沟道部分；以及在所述沟道部分之外的外部分，
与在所述外部分中相比，所述应力积聚绝缘膜在所述沟道部分中具有增大的厚度。
11.如权利要求10所述的CMOS集成电路器件，其中：所述应力积聚绝缘膜具有在其中层叠有多个膜单元的层叠结构。
12.如权利要求10所述的CMOS集成电路器件，其中：所述应力积聚绝缘膜在所述沟道部分中具有20至140nm的总厚度。
13.如权利要求10所述的CMOS集成电路器件，其中：所述应力积聚绝缘膜在所述外部分中具有80nm或以下的厚度。
14.如权利要求10所述的CMOS集成电路器件，其中：所述应力积聚绝缘膜进一步覆盖所述第二器件区域中的所述第二栅电极和所述第二侧壁绝缘膜，与在所述第一器件区域中的所述沟道部分中相比，所述应力积聚绝缘膜在所述第二器件区域中具有减小的厚度。
15.如权利要求10所述的CMOS集成电路器件，其中：所述应力积聚绝缘膜在所述外部分和所述第二器件区域处被去除。
16.如权利要求10所述的CMOS集成电路器件，其中：所述应力积聚绝缘膜是SiN膜。
17.如权利要求15所述的CMOS集成电路器件，其中：与所述应力积聚绝缘膜的形状相一致，还与所述半导体衬底的表面形状、以及所述第二器件区域中由所述第二栅电极和所述第二侧壁绝缘膜所形成的第二栅电极结构的形状相一致，另一绝缘膜设置于所述应力积聚绝缘膜上的所述第一器件区域中；层间绝缘膜形成于所述另一绝缘膜上，其中所述层间绝缘膜形成有穿过所述另一绝缘膜以与所述n型扩散区域接触的一对接触塞和与所述p型扩散区域接触的一对其他接触塞。
18.如权利要求17所述的CMOS集成电路器件，其中所述另一绝缘膜与所述第二器件区域中的所述第二侧壁绝缘膜发生直接接触。
19.如权利要求10所述的CMOS集成电路器件，其中所述第二器件区域的所述p型扩散区域包括SiGe混合晶体。
20.一种半导体器件，包括：
半导体衬底；
栅电极，经由栅极绝缘膜，形成于所述半导体衬底中的沟道区域上；以及
一对扩散区域，在所述栅电极的两侧处，形成于所述半导体衬底中，
其中，在所述栅电极的两个侧壁表面上形成侧壁绝缘膜，以及
其中，形成有应力积聚绝缘膜，来覆盖所述栅电极和所述侧壁绝缘膜，该应力积聚绝缘膜在其中积聚应力，所述应力积聚绝缘膜具有层叠结构，在该层叠结构中层叠有多个绝缘膜，每个所述绝缘膜积聚应力。
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