CN100367462C - 在体硅衬底具有增强自对准介电区域的soi半导体器件的制造方法 - Google Patents
在体硅衬底具有增强自对准介电区域的soi半导体器件的制造方法 Download PDFInfo
- Publication number
- CN100367462C CN100367462C CNB038128373A CN03812837A CN100367462C CN 100367462 C CN100367462 C CN 100367462C CN B038128373 A CNB038128373 A CN B038128373A CN 03812837 A CN03812837 A CN 03812837A CN 100367462 C CN100367462 C CN 100367462C
- Authority
- CN
- China
- Prior art keywords
- gate electrode
- body substrate
- dielectric regions
- oxygen
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 95
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims description 21
- 229910052710 silicon Inorganic materials 0.000 title claims description 21
- 239000010703 silicon Substances 0.000 title claims description 21
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title description 17
- 239000010410 layer Substances 0.000 claims abstract description 57
- 238000000034 method Methods 0.000 claims abstract description 51
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 34
- 239000001301 oxygen Substances 0.000 claims abstract description 27
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 27
- 230000008569 process Effects 0.000 claims abstract description 25
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 24
- 239000011241 protective layer Substances 0.000 claims abstract description 22
- 239000000377 silicon dioxide Substances 0.000 claims abstract description 17
- 235000012239 silicon dioxide Nutrition 0.000 claims abstract description 17
- 125000004430 oxygen atom Chemical group O* 0.000 claims abstract description 6
- 238000005516 engineering process Methods 0.000 claims description 25
- 238000000137 annealing Methods 0.000 claims description 19
- 238000002347 injection Methods 0.000 claims description 13
- 239000007924 injection Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 6
- 229920005591 polysilicon Polymers 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 150000002926 oxygen Chemical class 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 235000021419 vinegar Nutrition 0.000 claims description 3
- 239000000052 vinegar Substances 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 claims description 2
- 239000002184 metal Substances 0.000 claims description 2
- 239000007943 implant Substances 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 3
- FYROCJHJRRSDSW-UHFFFAOYSA-N 6-benzyl-5-chloro-7-oxo-1h-pyrazolo[1,5-a]pyrimidine-3-carboxylic acid Chemical compound OC(=O)C1=CNN(C2=O)C1=NC(Cl)=C2CC1=CC=CC=C1 FYROCJHJRRSDSW-UHFFFAOYSA-N 0.000 description 11
- 239000012212 insulator Substances 0.000 description 11
- 239000000463 material Substances 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 230000009467 reduction Effects 0.000 description 5
- 239000000428 dust Substances 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000010276 construction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000012774 insulation material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000036039 immunity Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Thin Film Transistor (AREA)
- Element Separation (AREA)
Abstract
在某一说明性实施例中，本方法包含：在具有体衬底(bulksubstrate)、埋入绝缘层(30B)与有源层(30C)的SOI衬底(30)上形成栅极电极(34)，栅极电极(34)具有形成其上的保护层(34A)；以及在形成栅极电极(34)后，在体衬底(30A)中形成复数个介电区域(45)，该介电区域(45)关于栅极电极(34)自对准，且该介电区域(45)的介电常数小于该体衬底(30A)的介电常数。在一个进一步的实施例中，该方法包含：在具有体衬底(30A)、埋入绝缘层(30B)与有源层(30C)的SOI衬底(30)上形成栅极电极(34)，栅极电极(34)具有形成其上的保护层(34A)；在形成栅极电极(34)与保护层(34A)之后，执行至少一次氧注入工艺，使氧原子得以导入体衬底(30A)之中，由此在体衬底(30A)中形成复数个氧掺杂区域(52)；以及执行至少一次退火工艺，使氧植入区域(52)得以在体衬底(30A)中转换为由二氧化硅所构成的介电区域(45)。在某一说明性实施例中，该器件包含形成在SOI结构(30)上的栅极电极(34)以及形成于体衬底(30A)中的由二氧化硅所构成的复数个介电区域(45)，其中该SOI结构(30)具有体衬底(30A)、埋入绝缘层(30B)及有源层(30C)，该介电区域(45)关于栅极电极(34)自对准。
Description
技术领域
本发明关于半导体制造技术，尤其关于在体硅(bulk silicon)衬底具有增强自对准介电区域的绝缘体上硅(SOI)型半导体器件的制造方法。
背景技术
半导体产业一直不断地在提升集成电路器件，例如微处理器、存储器件等等的操作速度。这种驱动的力量主要源自于消费者对计算机及电子器件操作速度的需求。这种对于提升速度的需求导致了半导体器件例如晶体管的尺寸不断地缩小。也就是，典型的场效应晶体管(Field Effect Transistor；简称FET)的许多部件的尺寸，例如沟道长度、结深、栅极绝缘体厚度等等，均须缩小。举例来说，当所有条件均相等时，晶体管的沟道长度越短，晶体管的操作速度就越快。因此，需要不断地缩小典型的晶体管部件的尺寸或尺度以提高晶体管以及运用此种晶体管的集成电路器件的整体速度。
因为晶体管石以连续的方式按比例缩小以满足于科技进步的要求，故器件的可靠度支配着相关的电源供应电压的降低。因此，科技世代的交替之间往往附带着晶体管操作电压的降低。已知，与在体硅(bulk silicon)衬底上所制造的类似尺寸的晶体管相比，在绝缘体上硅型(SOI)衬底上所制造的晶体管器件在较低的操作电压下具有较好的性能。SOI器件在较低操作电压下所具有的较佳性能，主要是因为SOI器件较之于类似尺寸的体硅器件具有较低的结电容。在SOI器件中所埋入的氧化物层，将有源晶体管区域与体硅衬底分开，故降低了结电容。
图1说明了在一个例示绝缘体上硅型(SOI)衬底11上制造一个例示晶体管10的范例。如图所示，该SOI衬底11包含体衬底11A、埋入绝缘层11B以及有源层11C。该晶体管10包含栅极绝缘层14、栅极电极16、侧壁间隔19、漏极区域18A以及源极区域18B。在该有源层11C处形成复数个沟槽隔离区域17。图1还显示在绝缘材料层21处形成复数个导电接触20。该导电接触20提供漏极与源极18A、18B的电性连接。如所构成的，该晶体管10在该栅极绝缘层14下的有源区域11C中，定义了沟道区域12。该体衬底11A一般均掺有适当的掺杂剂材料，例如，像用以形成NMOS器件的硼或二氟化硼的P型掺杂剂，或者像是用以形成PMOS器件的砷或磷的N型掺杂剂。一般说来，体衬底11A的掺杂浓度大约在1015离子/立方公分的范围。所埋入的绝缘层11B可由二氧化硅构成，且其厚度约为50至360纳米(500至3600埃)。有源层11C可由掺杂的硅构成，且其厚度约为5至30纳米(50至300埃)。
在SOI衬底上所制造的晶体管比在体硅衬底上所制造的晶体管具有许多性能上的优势。例如，在SOI衬底上所制造的互补式金属氧化物半导体(complementary-metal-oxide-semiconductor；简称CMOS)则较不倾向于将电容性耦合关闭，这称之为闩锁(latch-up)。此外，一般说来在SOI衬底上所制造的晶体管均具有较大的驱动电流及较高的跨导(transconductance)值。另外，若与类似尺寸的体硅晶体管作比较，深亚微米SOI晶体管对于短沟道效应具有较佳的免疫性。
虽然与类似尺寸的体硅器件相比，SOI器件在性能上具有一定的优势，但是SOI器件页具有与所有薄膜型晶体管相同的特定性能问题。例如，SOI晶体管的有源组件制造在薄膜有源层11C之中。将薄膜晶体管的尺寸按比例缩小需要有源层11C的厚度也跟着降低。然而，在降低有源层11C的厚度之后，相对地提高了有源层11的电阻。如此可能对晶体管的性能造成负面的冲击，因为在具有高电阻的导电体的中制造晶体管组件导致了晶体管10驱动电流的降低。再者，当SOI器件的有源层11C厚度持续地降低，则造成器件阈值电压(VT)的改变。简单地说，当有源层11C的厚度降低时，器件的阈值电压就会变得不稳定。如此，即使可能也很难在例如微处理器、存储器件、逻辑器件等等的现代集成电路器件中使用这类的不稳定器件。
另外，在集成电路的设计中时常需要考虑到开路漏电流(off-stateleakage current)，因为这类的电流将增加功耗。这种功耗的增加，对许多采用集成电路的现代的便携消费型设备而言，例如便携式计算机，具有不良的影响。最后，在完全耗尽的SOI结构持续降低其器件尺寸时，可能造成随之增加的短沟道效应。也就是说，在这类完全耗尽器件中，至少某些漏极18A电场的电力线可通过相对较厚(200至360nm)的埋入绝缘层11B而与晶体管10的沟道区域12相耦合。就理论上而言，这类问题可通过降低埋入绝缘层11B的厚度及/或通过增加体硅衬底11A的掺杂浓度来解决。然而，如果这么做的话，将导致漏极18A、源极18B与体衬底11A之间的结电容的增加，故失去了SOI技术的主要优势，也就是降低这种结电容。
本发明关于一种能够解决或至少降低以上所提及的某些或全部问题的器件，以及制造这类器件的方法。
发明内容
一般说来本发明关于一种制造SOI半导体器件的方法，该器件在体硅衬底中具有增加的自对准介电区域。在某一说明性实施例中，本方法包含：在具有体衬底(bulk substrate)、埋入绝缘层与有源层的SOI衬底上形成栅极电极，栅极电极具有形成其上的保护层；以及在形成栅极电极后，在体衬底中形成复数个介电区域，该介电区域关于栅极电极自对准，且该介电区域的介电常数小于该体衬底的介电常数。在一个进一步的实施例中，该方法包含：在具有体衬底、埋入绝缘层与有源层的SOI衬底上形成栅极电极，栅极电极具有形成其上的保护层；在形成栅极电极与保护层之后，执行至少一次氧注入工艺通过该埋入绝缘层，使氧原子得以导入体衬底之中，由此在体衬底中形成复数个氧掺杂区域；以及执行至少一次退火工艺，使氧植入区域得以在体衬底中转换为由二氧化硅所构成的介电区域。
在某一说明性实施例中，该器件包含形成于SOI结构上的栅极电极以及形成于体衬底中复数个介电区域，其中该SOI结构具有体衬底、埋入绝缘层及有源层，该介电区域关于栅极电极自对准并具有小于体衬底介电常数的介电常数。在进一步的实施例中，该介电区域由二氧化硅所构成。
附图说明
本发明可通过参考以下的描述并配合所附图式而加以理解，其中相同的参考数字标示相同的组件，且其中：
图1是用以说明现有技术中在SOI衬底上所制作的半导体器件的剖面示意图；
图2是依照本发明一个说明性实施例的半导体器件的剖面示意图；以及
图3A至图3C是用以说明本发明在SOI衬底上形成半导体器件的方法的剖面示意图。
本发明虽具有不同的修饰及替代形式，但所附图式仅是以列举范例的方式来显示本发明的特殊实施例，并已详细说明。然而，应当理解的是，在此对特殊实施例的描述并不意图将本发明局限于所揭露的特定形式，相反地，其意图在于将本发明的所有修改、等同及替代形式均涵盖于本发明的精神与范畴之内，如随附的权利要求所定义的那样。
具体实施方式
以下将描述本发明的说明性实施例。为了清楚起见，并非所有的实际施行状况均描述于本说明书中。当然，应理解的是，在发展任何这种实际实施例时，必须做出许多与实际状况有关的决定以达到开发者的特定目标，例如须考虑与***相关及与企业相关的限制条件，因此对于某种实施情形而言将不同于另外一种实施情形。此外，应当理解的是，这类的开发过程可能十分复杂且费时，然而对于本领域普通技术人员而言，在获知本发明所揭露的内容后，这种开发的过程将仅仅是一项例行的事务。
现在通过参考所附图式来说明本发明。虽然图式中所显示的半导体器件的不同区域与结构均具有非常精确而清晰的形态与轮廓，本领域技术人员应知道，事实上这些区域与结构并无法如图式般地精确。此外，与所制造的器件的特点及区域尺寸相比，图式中所显示的各项特点及掺杂区域的相对尺寸可能被放大或缩小。然而，所附录的图式是用于方便描述及解释本发明的说明性实施例。此处所使用的文字或词汇应理解及解释为与相关领域技术人员所理解的文字与词汇具有一致的意义。专有名词及词汇没有特别定义时，即不同于本领域技术人员所理解的正常与习惯的意义，不另行对专有名词或词汇另行定义。在需要使用一个具有特殊意义的专有名词或词汇时，也就是具有不同于本领域技术人员所理解的意义，则以直接且毫不含糊地提供该项专有名词或词汇的特殊定义的方式，将这种特殊的意义阐明及定义在本说明书之内。
一般说来，本发明关于一种在体硅衬底中具有增加的自对准介电区域的SOI半导体器件的制造方法。虽然本发明一开始将以揭露NMOS晶体管的形成作为范例，然而本领域技术人员在完全阅读完本案之后应当理解，本发明并不具有如此的局限性。更确切地说，本发明可用于各种不同的技术，例如NMOS、PMOS、CMOS等等，并可用于各种不同类型的器件，例如存储器件、微处理器、逻辑器件等等。
图2说明依照本发明的一个实施例所形成的NMOS晶体管32。如图所示，该晶体管32形成于SOI衬底30之上。在一个说明性实施例中，该SOI衬底30由体衬底30A、埋入绝缘层30B以及有源层30C所构成。当然，图2仅说明了整个衬底或晶圆的一小部份。在该说明性实施例中，在形成NMOS晶体管的部位可将体衬底30A以P型掺杂材料例如，硼或二氟化硼等等来进行掺杂，并具有大约1015离子/立方公分的掺杂浓度。在一个实施例中，该埋入绝缘层30B的厚度约为5至50纳米(50至500埃)，并可由例如二氧化硅所构成。该有源层30C的厚度约为5至30纳米(50至300埃)，且在NMOS器件的情况下，可用P型掺杂材料来进行掺杂。然而，该SOI衬底30的细部结构不应视为是对本发明的限制，除非明确地将这样的局限性阐明于附录的权利要求之中。
如图2所示，该晶体管32由栅极绝缘层36、栅极电极34、侧壁间隔44及源极/漏极区域42所构成。图2中还显示形成于该有源层30C中的隔离区域48以及形成于绝缘材料层31中的复数个导电接触46。本领域技术人员应理解，该接触46是用于提供与晶体管32的源极/漏极区域42建立电性接触的手段。
根据本发明，在该体衬底30A中被源极/漏极区域42所占据的区域下方形成复数个介电区域45。在完全阅读完本发明之后应理解，该介电区域45关于栅极电极34而自对准，关于这一点将于下文中进行更进一步的描述。该介电区域45可由不同的材料构成，且可通过不同的技术来形成。在某说明性实施例中，介电区域45在体衬底30A的表面39下方的深度47的范围约为10至200纳米，且由二氧化硅所构成。
图3A至图3C是说明可用于形成此处所描述的半导体器件方法的某一说明性实施例。图3A说明在某一制造阶段的器件，其中在有源层30C中已形成沟槽隔离区域48，并在该有源层30C的上方已形成栅极绝缘层36与栅极电极34。图3A中还显示有形成于该栅极电极34上方的保护层34A。该保护层34A将在后续的氧注入工艺期间作为保护栅极电极34之用，以下将对此作进一步的说明。
该沟槽隔离区域48、栅极绝缘层36与栅极电极34可由各种不同的材料所构成，而且这些部件可通过各种不同的已知技术而形成。例如，该栅极绝缘层36可由热成长的二氧化硅层所构成。该栅极电极34可由掺杂的多晶硅或金属所构成。该栅极电极34可通过沉积一层例如多晶硅材料，并通过在所沉积的材料层上执行一次或多次的蚀刻工艺以由此定义该栅极电极34的方式而形成。该保护层34A可为完成后的器件的固定部分，或者在本质上即可被牺牲，也就是，其可在执行以下的氧注入工艺之后而予以移除。该保护层34A页可用于其它的工艺，例如，其页可作为形成于多晶硅层上方的抗反射镀膜层，以降低步进器曝光工艺期间的反射，该步进器曝光工艺用于在多晶硅层上形成图案化的光刻胶层。一般说来，该保护层34A可由各种不同的材料所构成，例如氮化硅、氮氧化硅、氧化物、聚亚醯膜(polyimide)、有机抗反射镀膜层等等，且其厚度范围约为20至300纳米。该保护层34A可通过各种不同的技术而形成，例如通过化学气相沉积工艺。
接着，如图3B所示，在形成栅极电极34之后，即进行如箭头50所指示的离子注入工艺，以在体衬底30A之中注入氧原子。这种注入工艺对于栅极电极34与沟槽隔离区域48自对准。该注入工艺50可通过使用剂量约为1e17至5e18离子/平方公分的氧，并在能级范围约为10至100k电子伏特的条件下进行。这将导致在体衬底30A中形成复数个氧掺杂区域52。该氧注入工艺50可以在栅极电极34形成后的任何时间进行。
在图3C中所显示的结构说明了一个处理点，其中已进行至少一次退火工艺，以将该氧掺杂区域52(请见图3B)转换成二氧化硅介电区域45。在某一实施例中，该退火工艺是在温度范围大约1100至1400℃并维持大约1至6小时的条件下进行。该退火工艺可在传统的炉内进行。假使将进行一次退火工艺以形成二氧化硅介电区域45，则可能在形成至少一些器件的其它掺杂区域(例如源极/漏极区域42)之前即进行该退火工艺。此后，即进行传统的半导体制造操作，以完成如图2所示的晶体管32的形成。也就是说，该侧壁间隔44、源极/漏极区域42及接触46可使用各种不同的技术及材料来形成。
通过对本发明的使用，可在器件尺度持续缩小的情形下，减低或避免在源极/漏极区域42与体衬底30A之间的寄生电容所产生的负面冲击。在本发明中，这是由在体衬底30A中形成局部的介电区域45来实现的，其中该区域45较之于体衬底30A具有较低的介电常数。更确切地说，在该说明性实施例中，该区域45是以自对准的方式形成在该体衬底30A之中，使得该区域45置于体衬底30A的将由该晶体管32的源极/漏极区域42所占据的区域下方。
本发明一般涉及在体硅衬底具有增加的自对准介电区域的绝缘体上硅(SOI)型半导体器件的制造方法。在某一说明性实施例中，该方法包含：在由体衬底、埋入绝缘层及有源层所构成的SOI衬底上形成栅极电极，该栅极电极具有在其上形成的保护层；以及在形成栅极电极后，在体衬底上形成复数个介电区域，该介电区域关于该栅极电极而自对准，而该介电区域的介电常数小于该体衬底的介电常数。在进一步实施例中，该方法包含：在由体衬底、埋入绝缘层及有源层所构成的SOI衬底上形成栅极电极，该栅极电极具有在其上形成的保护层；在形成该栅极电极与该保护层之后即进行至少一次氧注入工艺，以在体衬底中导入氧原子，并由此在体衬底中形成复数个氧掺杂区域；以及进行至少一次的退火工艺，以在体衬底中将氧掺杂区域转换成由二氧化硅所构成的介电区域。
在某一说明性实施例中，该器件包含形成在SOI结构上的栅极电极，该SOI结构由体衬底、埋入绝缘层及有源层所构成，并在该体衬底中形成复数个介电区域，该介电区域关于栅极电极而自对准，并较之于该体衬底具有较小的介电常数。在进一步实施例中，该介电区域由二氧化硅所构成。
以上所揭露的特殊实施例仅作为说明的目的，因为本领域技术人员在获悉此处所揭露的内容后，可轻易地修改本发明而以不同但却均等的方式实施本发明。例如，以上所阐明的工艺步骤可通过不同的次序来执行。此外，除了如以下的权利要求所描述者外，本发明并不意图将其内容局限于此处所显示的细部结构或设计。因此，可以对以上所揭露的说明性实施例进行替换或修改，而所有这样改变均视为涵盖于本发明的范围与精神之内。据此，本发明所寻求的专利保护阐明于以下的权利要求中。
Claims (16)
1.一种方法，包含：
在由体衬底(30A)、埋入绝缘层(30B)及有源层(30C)所构成的SOI衬底(30)上形成栅极电极(34)，该栅极电极在其上形成有保护层(34A)；以及
在形成栅极电极(34)后即在该体衬底(30A)上形成复数个介电区域(45)，该介电区域(45)关于该栅极电极(34)而自对准，而该介电区域(45)的介电常数小于该体衬底(30A)的介电常数。
2.如权利要求1的方法，其中在形成栅极电极后即在该体衬底上形成复数个介电区域，该介电区域关于该栅极电极而自对准，而该介电区域的介电常数小于该体衬底的介电常数，包含：
在形成该栅极电极(34)与该保护层(34A)之后即进行至少一次氧注入工艺通过该埋入绝缘层，以在体衬底(30A)中导入氧原子，并由此在体衬底(30A)中形成复数个氧掺杂区域(54)；以及
进行至少一次的退火工艺，以在体衬底(30A)中将氧掺杂区域(54)转换成由二氧化硅所构成的介电区域(45)。
3.如权利要求1的方法，其中形成栅极电极(34)包含形成由多晶硅及金属的至少一个所构成的栅极电极(34)。
4.如权利要求1的方法，其中该保护层(34A)由氮化硅、氮氧化硅、氧化物、聚亚醯膜、有机抗反射镀膜的至少一个所构成。
5.如权利要求2的方法，其中进行至少一次氧注入工艺通过该埋入绝缘层包含以剂量为1e17至5e18离子/平方厘米的氧并在能级范围为10至100千电子伏特的条件下进行至少一次氧注入工艺通过该埋入绝缘层。
6.如权利要求2的方法，其中进行至少一次退火工艺包含在温度范围1100至1400℃的条件下进行至少一次退火工艺。
7.如权利要求2的方法，其中进行至少一次退火工艺包含在维持1至6小时的条件下进行至少一次退火工艺。
8.如权利要求2的方法，其中进行至少一次的退火工艺，以在该体衬底中将氧掺杂区域转换成由二氧化硅所构成的介电区域，包含进行至少一次的退火工艺，以在该体衬底中将氧掺杂区域转换成由二氧化硅所构成的介电区域，该介电区域具有范围为10至200纳米的深度。
9.一种方法，包含：
在由体衬底(30A)、埋入绝缘层(30B)及有源层(30C)所构成的SOI衬底(30)上形成由多晶硅所构成的栅极电极(34)，该栅极电极(34)在其上形成有保护层(34A)；
在形成栅极电极(34)与该保护层(34A)后即进行至少一次氧注入工艺通过该埋入绝缘层，以将氧原子导入该体衬底(30A)，并由此在该体衬底(30A)中形成复数个氧掺杂区域(52)；以及
进行至少一次退火工艺，以在该体衬底(30A)中将该氧掺杂区域(52)转换为由二氧化硅所构成的介电区域(45)，该介电区域(45)关于该栅极电极(34)而自对准，且在该体衬底(30A)表面下方具有范围为10至200纳米的深度。
10.如权利要求9的方法，其中进行至少一次氧注入工艺通过该埋入绝缘层包含以剂量为1e17至5e18离子/平方厘米的氧并在能级范围为10至100千电子伏特的条件下进行至少一次氧注入工艺通过该埋入绝缘层。
11.如权利要求9的方法，其中进行至少一次退火工艺包含在温度范围1100至1400℃的条件下进行至少一次退火工艺。
12.如权利要求9的方法，其中进行至少一次退火工艺包含在维持1至6小时的条件下进行至少一次退火工艺。
13.一种半导体器件，包含：
栅极电极(34)，形成在由体衬底(30A)、埋入绝缘层(30B)及有源层(30C)所构成的SOI衬底(30)上；以及
复数个形成在该体衬底(30A)中的介电区域(45)，该介电区域(45)关于该栅极电极(34)而自对准，且该介电区域(45)的介电常数小于该体衬底(30A)的介电常数。
14.如权利要求13的器件，其中该介电区域(45)由二氧化硅所构成。
15.如权利要求13的器件，其中该介电区域(45)在该体衬底(30A)表面下方具有范围为10至200纳米的深度。
16.如权利要求13的器件，进一步包含位于该栅极电极(34)上方的保护层(34A)，该保护层由氮化硅、氮氧化硅、氧化物、聚亚醯膜、有机抗反射镀膜的至少一个所构成。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/162,299 | 2002-06-04 | ||
| US10/162,299 US6884702B2 (en) | 2002-06-04 | 2002-06-04 | Method of making an SOI semiconductor device having enhanced, self-aligned dielectric regions in the bulk silicon substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1659687A CN1659687A (zh) | 2005-08-24 |
| CN100367462C true CN100367462C (zh) | 2008-02-06 |
Family
ID=29583580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB038128373A Expired - Lifetime CN100367462C (zh) | 2002-06-04 | 2003-05-28 | 在体硅衬底具有增强自对准介电区域的soi半导体器件的制造方法 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6884702B2 (zh) |
| EP (1) | EP1509950A2 (zh) |
| JP (1) | JP2005528797A (zh) |
| KR (1) | KR20050004285A (zh) |
| CN (1) | CN100367462C (zh) |
| AU (1) | AU2003240569A1 (zh) |
| TW (1) | TWI278025B (zh) |
| WO (1) | WO2003103040A2 (zh) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4412710B2 (ja) * | 2003-11-25 | 2010-02-10 | キヤノン株式会社 | 光電変換装置の設計方法 |
| EP1756673A1 (en) * | 2004-05-27 | 2007-02-28 | E.I.Du pont de nemours and company | Developer for a photopolymer protective layer |
| JP5113999B2 (ja) * | 2004-09-28 | 2013-01-09 | シャープ株式会社 | 水素イオン注入剥離方法 |
| US7250351B2 (en) * | 2005-04-14 | 2007-07-31 | International Business Machines Corporation | Enhanced silicon-on-insulator (SOI) transistors and methods of making enhanced SOI transistors |
| US20070069300A1 (en) * | 2005-09-29 | 2007-03-29 | International Business Machines Corporation | Planar ultra-thin semiconductor-on-insulator channel mosfet with embedded source/drain |
| KR100724560B1 (ko) * | 2005-11-18 | 2007-06-04 | 삼성전자주식회사 | 결정질 반도체층을 갖는 반도체소자, 그의 제조방법 및그의 구동방법 |
| DE102006027969A1 (de) * | 2006-06-17 | 2007-12-20 | X-Fab Semiconductor Foundries Ag | Verfahren zur selektiven Entspiegelung einer Halbleitergrenzfläche durch eine besondere Prozessführung |
| US7550330B2 (en) * | 2006-11-29 | 2009-06-23 | International Business Machines Corporation | Deep junction SOI MOSFET with enhanced edge body contacts |
| US8053327B2 (en) * | 2006-12-21 | 2011-11-08 | Globalfoundries Singapore Pte. Ltd. | Method of manufacture of an integrated circuit system with self-aligned isolation structures |
| US7998815B2 (en) * | 2008-08-15 | 2011-08-16 | Qualcomm Incorporated | Shallow trench isolation |
| DE102009010843B4 (de) * | 2009-02-27 | 2014-04-10 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Substrate und Halbleiterbauelemente hergestellt unter Einsatz einer Verformungstechnologie unter Anwendung eines piezoelektrischen Materials und Verfahren zum Einsatz einer derartigen Verformungstechnolgie |
| US20140197461A1 (en) * | 2013-01-14 | 2014-07-17 | International Rectifier Corporation | Semiconductor Structure Including A Spatially Confined Dielectric Region |
| US20140197462A1 (en) * | 2013-01-14 | 2014-07-17 | International Rectifier Corporation | III-Nitride Transistor with High Resistivity Substrate |
| DE102015211087B4 (de) * | 2015-06-17 | 2019-12-05 | Soitec | Verfahren zur Herstellung eines Hochwiderstands-Halbleiter-auf-Isolator-Substrates |
| KR101921627B1 (ko) * | 2017-06-16 | 2018-11-26 | 한국과학기술연구원 | 전계 효과 트랜지스터, 이를 구비한 바이오 센서, 전계 효과 트랜지스터의 제조방법 및 바이오 센서의 제조방법 |
| US11189566B2 (en) * | 2018-04-12 | 2021-11-30 | International Business Machines Corporation | Tight pitch via structures enabled by orthogonal and non-orthogonal merged vias |
| US20240162232A1 (en) * | 2022-11-13 | 2024-05-16 | Globalfoundries U.S. Inc. | Integrated structure with trap rich regions and low resistivity regions |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510640A (en) * | 1990-04-17 | 1996-04-23 | Cannon Kabushiki Kaisha | Semiconductor device and process for preparing the same |
| US20010020722A1 (en) * | 2000-03-07 | 2001-09-13 | Chien-Kuo Yang | Step-like silicon on isolation structure |
| US6313505B2 (en) * | 1998-09-02 | 2001-11-06 | Advanced Micro Devices, Inc. | Method for forming shallow source/drain extension for MOS transistor |
| US20020063286A1 (en) * | 2000-11-29 | 2002-05-30 | De-Yuan Wu | SOI device and method of fabrication |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5278077A (en) * | 1993-03-10 | 1994-01-11 | Sharp Microelectronics Technology, Inc. | Pin-hole patch method for implanted dielectric layer |
| JPH0778994A (ja) * | 1993-09-07 | 1995-03-20 | Hitachi Ltd | Ｍｏｓ型半導体装置及びその製造方法 |
| JP2000208393A (ja) * | 1999-01-12 | 2000-07-28 | Asahi Kasei Microsystems Kk | 半導体装置の製造方法 |
| US6103569A (en) * | 1999-12-13 | 2000-08-15 | Chartered Semiconductor Manufacturing Ltd. | Method for planarizing local interconnects |
| US6407428B1 (en) * | 2001-06-15 | 2002-06-18 | Advanced Micro Devices, Inc. | Field effect transistor with a buried and confined metal plate to control short channel effects |
-
2002
- 2002-06-04 US US10/162,299 patent/US6884702B2/en not_active Expired - Fee Related
-
2003
- 2003-05-28 JP JP2004510024A patent/JP2005528797A/ja active Pending
- 2003-05-28 KR KR10-2004-7019743A patent/KR20050004285A/ko not_active Application Discontinuation
- 2003-05-28 CN CNB038128373A patent/CN100367462C/zh not_active Expired - Lifetime
- 2003-05-28 WO PCT/US2003/017917 patent/WO2003103040A2/en active Application Filing
- 2003-05-28 EP EP03731586A patent/EP1509950A2/en not_active Withdrawn
- 2003-05-28 AU AU2003240569A patent/AU2003240569A1/en not_active Abandoned
- 2003-05-29 TW TW092114516A patent/TWI278025B/zh active
-
2005
- 2005-03-04 US US11/072,661 patent/US7544999B2/en not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5510640A (en) * | 1990-04-17 | 1996-04-23 | Cannon Kabushiki Kaisha | Semiconductor device and process for preparing the same |
| US6313505B2 (en) * | 1998-09-02 | 2001-11-06 | Advanced Micro Devices, Inc. | Method for forming shallow source/drain extension for MOS transistor |
| US20010020722A1 (en) * | 2000-03-07 | 2001-09-13 | Chien-Kuo Yang | Step-like silicon on isolation structure |
| US20020063286A1 (en) * | 2000-11-29 | 2002-05-30 | De-Yuan Wu | SOI device and method of fabrication |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1659687A (zh) | 2005-08-24 |
| WO2003103040A2 (en) | 2003-12-11 |
| TWI278025B (en) | 2007-04-01 |
| US7544999B2 (en) | 2009-06-09 |
| TW200401349A (en) | 2004-01-16 |
| AU2003240569A1 (en) | 2003-12-19 |
| US20030223258A1 (en) | 2003-12-04 |
| JP2005528797A (ja) | 2005-09-22 |
| US20050151133A1 (en) | 2005-07-14 |
| AU2003240569A8 (en) | 2003-12-19 |
| EP1509950A2 (en) | 2005-03-02 |
| WO2003103040A3 (en) | 2004-03-18 |
| US6884702B2 (en) | 2005-04-26 |
| KR20050004285A (ko) | 2005-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100367462C (zh) | 在体硅衬底具有增强自对准介电区域的soi半导体器件的制造方法 | |
| US7180136B2 (en) | Biased, triple-well fully depleted SOI structure | |
| JP4470011B2 (ja) | ゲート電極を備えたトランジスタを有するデバイス及びその形成方法 | |
| US7396713B2 (en) | Structure and method for forming asymmetrical overlap capacitance in field effect transistors | |
| US5438007A (en) | Method of fabricating field effect transistor having polycrystalline silicon gate junction | |
| US6441431B1 (en) | Lateral double diffused metal oxide semiconductor device | |
| US7282752B2 (en) | MOSFET with a thin gate insulating film | |
| US20100032756A1 (en) | Buried floating layer structure for improved breakdown | |
| KR101035452B1 (ko) | 드레인 확장 반도체 장치 및 대칭 드레인 확장 반도체 장치를 제조하는 방법 | |
| JP2002530873A (ja) | オフセット・ドレイン型フェルミ閾値電界効果トランジスタ | |
| US6600205B2 (en) | Method for making low voltage transistors with increased breakdown voltage to substrate having three different MOS transistors | |
| US6903424B2 (en) | Semiconductor device and its manufacturing method | |
| JP2003007847A (ja) | 半導体装置の製造方法 | |
| US6544853B1 (en) | Reduction of negative bias temperature instability using fluorine implantation | |
| US5795807A (en) | Semiconductor device having a group of high performance transistors and method of manufacture thereof | |
| JPH07335837A (ja) | 半導体装置および論理回路 | |
| US6060767A (en) | Semiconductor device having fluorine bearing sidewall spacers and method of manufacture thereof | |
| EP0463067B1 (en) | Fermi threshold field effect transistor | |
| JP2005217436A (ja) | 半導体装置および半導体集積回路装置 | |
| JPH08139327A (ja) | 半導体装置 | |
| TW202230473A (zh) | 半導體元件及其製造方法 | |
| JP2005123647A (ja) | 半導体装置 | |
| JPH08213595A (ja) | 半導体装置 | |
| JPH08139324A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: GLOBALFOUNDRIES SEMICONDUCTORS CO., LTD Free format text: FORMER OWNER: ADVANCED MICRO DEVICES CORPORATION Effective date: 20100721 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: CALIFORNIA STATE, THE USA TO: GRAND CAYMAN ISLAND, BRITISH CAYMAN ISLANDS |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20100721 Address after: Grand Cayman, Cayman Islands Patentee after: GLOBALFOUNDRIES Inc. Address before: California, USA Patentee before: ADVANCED MICRO DEVICES, Inc. |
|
| TR01 | Transfer of patent right | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210331 Address after: California, USA Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd. Address before: Greater Cayman Islands, British Cayman Islands Patentee before: GLOBALFOUNDRIES Inc. |
|
| CX01 | Expiry of patent term |
Granted publication date: 20080206 |
|
| CX01 | Expiry of patent term |