CN100340063C - 半导体集成电路 - Google Patents

Abstract

低泄漏组合电路11、12由用低阈值电压的晶体管构成的逻辑电路和在该逻辑电路中根据控制信号导通、截止的晶体管构成。根据控制信号EN1、EN2只在被连接在低泄漏组合电路11、12的输出端上的触发电路13、14取入数据时，根据控制信号EN1、EN2把低泄漏组合电路11、12激活。因而，因为低泄漏组合电路11、12只在输出数据时被提供电源，在其它时间不被提供电源，所以可以削减泄漏电流。

Description

半导体集成电路

技术领域

本发明涉及例如适用于用便携终端等的电池驱动的电子机器的半导体集成电路。

背景技术

随着加工工艺的微细化以及电源电压的降低，晶体管的阈值电压降低。这样，通过使阈值电压降低，可以使晶体管高速动作，但相反存在在待机时的晶体管的泄漏电流增大的问题。

特别是在被安装在用便携式电池驱动的电子机器内的LSI中，因为需要用掉许多等待时间，所以消减待机电流很重要。为了消减该待机电流，以往采用MT(多阈值)-CMOS电路，或者在待机时关断LSI的电源来消减停止中的电流。

图13展示上述MT-CMOS电路的一例。该MT-CMOS电路，由低阈值电压电路块1、P沟道MOS晶体管Q1、N沟道MOS晶体管Q2构成。低阈值电压电路块1，由被连接在虚拟电源线VDD1和虚拟接地线VSS1相互间的阈值电压低的多个晶体管构成。即，该低阈值电压电路块1，包含由未图示的多个逻辑电路组成的元件。上述晶体管Q1被连接在虚拟电源线VDD1和电源线VDD的相互间，上述晶体管Q2被连接在虚拟接地线VSS1和接地线VSS相互间。这些晶体管Q2、Q1由控制信号E分别控制。

在激活(动作)时，如果控制信号E被激活，则晶体管Q1、Q2导通。因此，通过这些晶体管Q1、Q2向低阈值电压电路块1提供电源电压。低阈值电压电路块1因为由阈值电压低的晶体管构成所以高速动作。

另外，在待机时，如果控制信号E未被激活，则晶体管Q1、Q2截止。因此，从电源线VDD至接地线VSS的总线被切断，可以防止产生泄漏电流。

图13所示的MT-CMOS电路，用晶体管Q1、Q2控制对于低阈值电压电路块1整体的电源供给。对此，考虑只把逻辑电路中的一部分元件用阈值电压低的晶体管构成。

图14展示用阈值电压低的晶体管只构成门电路2内的例如构成关键路径的用斜线表示的逻辑电路，和门电路2前后的触发电路(都用斜线表示)的例子。通过设置成这种构成，因为可以消减低阈值电压的晶体管的数目，所以在可以消减待机时的泄漏电流的同时，可以高速动作。

发明内容

可是，泄漏电流不只在半导体芯片或者门电路停止时流动，而且在动作中也流动。近来，半导体集成电路的低消耗电力得到发展，在动作中的泄漏电流与原本的动作消耗电流相比，占到了不能忽视的相当大的比例。

但是，上述图13、图14所示的电路，在激活时经过低阈值电压的晶体管流过泄漏电流。作为削减激活时的泄漏电流的方法，除了提高晶体管的阈值电压以外没有别的方法。但是，当把阈值电压设定得高的情况下，因为电路的动作速度降低所以是下策。

发明内容

本发明就是为了解决上述问题而提出的，其目的在于提供一种即使在电路动作的情况下，也可以削减泄漏电流，并可以大幅度削减消耗电流的半导体集成电路。

本发明，通过把在电路停止时削减泄漏电流的方法适用于动作的电路，就可以削减动作时的泄漏电流。

根据本发明的一方面，提供一种半导体集成电路，包含：提供有输入信号和控制信号的组合电路，所述组合电路在根据所述控制信号提供有电源的动作状态和切断电源的非动作状态之间切换；以及连接到上述组合电路的触发电路，所述触发电路根据时钟信号存储输入信号，其中所述组合电路仅在所述触发电路存储所述输入信号时被所述控制信号设置于工作状态。

根据本发明的另一方面，提供一种半导体集成电路，包含：第一触发电路，提供有输入信号，时钟信号输入端提供有时钟信号，所述第一触发电路根据所述时钟信号来存储所述输入信号；与所述第一触发电路相连的组合电路，所述组合电路具有提供有电源时的动作状态和切断电源的非动作状态，所述组合电路根据控制信号而被设置于所述动作状态达所述时钟信号的仅一个时钟，从而在所述触发电路存储所述输入信号时，保持所述第一触发电路的数据，所述组合电路具有保持电路。

根据本发明的另一方面，提供一种半导体集成电路，包含：第一触发电路，提供有输入信号，时钟信号输入端提供有时钟信号，所述第一触发电路根据所述时钟信号来存储所述输入信号；与所述第一触发电路相连的组合电路，所述组合电路具有提供有电源时的动作状态和切断电源的非动作状态，所述组合电路根据控制信号而被设置于所述动作状态达所述时钟信号的仅一个时钟，从而在所述触发电路存储所述输入信号时，保持所述第一触发电路的数据，所述组合电路具有旁路电路。

根据本发明的另一方面，提供一种半导体集成电路，包含：第一触发电路，根据第一控制信号来保持第一输入数据；第二触发电路，根据第二控制信号来保持第二输入数据；与所述第一和第二触发电路相连的组合电路，所述组合电路具有提供有电源的动作状态和切断所述电源的非动作状态，所述组合电路根据第三控制信号而被设置于所述动作状态达所述时钟信号的仅一个时钟，从而在所述第一和第二触发电路保持所述第一和第二输入信号时，分别保持所述第一和第二触发电路的数据，所述组合电路具有保持电路。

根据本发明的另一方面，提供一种半导体集成电路，包含：第一触发电路，根据第一控制信号来保持第一输入数据；第二触发电路，根据第二控制信号来保持第二输入数据；与所述第一和第二触发电路相连的组合电路，所述组合电路具有提供有电源的动作状态和切断所述电源的非动作状态，所述组合电路根据第三控制信号而被设置于所述动作状态达所述时钟信号的仅一个时钟，从而在所述第一和第二触发电路保持所述第一和第二输入信号时，分别保持所述第一和第二触发电路的数据，所述组合电路具有旁路电路。

根据本发明的另一方面，提供一种半导体集成电路，包含：多路转换器，它具有输入信号的第一和第二输入端以及一个输出端，所述多路转换器根据控制信号选择所述第一或第二输入端之一；触发电路，其输入端与所述多路转换器的所述输出端相连，而其输出端与所述多路转换器的所述第二输入端相连，所述触发电路根据时钟信号保持所述多路转换器的输出信号；组合电路，其输入端与所述触发电路的输出相连，所述组合电路由所述控制信号驱动。

本发明的第一逻辑电路例如为“与”电路，第二、第四和第五逻辑电路例如为“与非”电路，第三逻辑电路例如为“或”电路。

附图说明

图1是本发明的实施方案1的构成图。

图2是展示图1动作的时间图。

图3是展示图1所示的低泄漏组合电路的一例的电路构成图。

图4是具体地展示图3所示的电路构成的电路图。

图5是展示本发明的实施方案2的构成图。

图6是展示图2的时间图。

图7是展示图5所示的低泄漏组合电路的一例的电路构成图。

图8是展示图5所示的低泄漏组合电路的另一例子的电路构成图。

图9是展示本发明的实施方案3的构成图。

图10是展示本发明的实施方案4的构成图。

图11是展示选通时钟方式的构成图。

图12是展示反馈方式的数据转送电路的构成图。

图13是MT-CMOS电路的一例的电路图。

图14是用低阈值电压的晶体管构成门电路中的一部分逻辑电路的以往的电路图。

具体实施方式

以下，参照附图说明本发明的实施方案。

(实施方案1)

图1展示了本发明的实施方案1，展示半导体集成电路内的门电路的一部分。在图1中，低泄漏组合电路11、12，是由阈值电压低的晶体管构成的逻辑电路。对该逻辑电路的供电由控制信号EN1、EN2控制。向低泄漏组合电路11的输入端提供数据DT1、DT2。在这些低泄漏组合电路11、12的输出端上，连接有触发电路13、14的输入端D。从上述触发电路13的输出端Q输出的信号，和数据DT3一同，被提供给上述低泄漏组合电路12的输入端。

另外，向“与”电路15的输入端提供时钟脉冲信号CLK和控制信号EN1。该“与”电路15的输出信号，被提供给上述触发电路13的时钟脉冲信号输入端CK。进而，向“与”电路16的输入端上提供时钟脉冲信号CLK和控制信号EN2。该“与”电路16的输出信号，被提供给上述触发电路14的时钟脉冲信号输入端CK。

上述控制信号EN1、EN2，由未图示的控制电路，或者未图示的组合电路发生。

图3展示上述低泄漏组合电路11的一例，图4是具体地展示图3的电路图。在图3、图4中，低泄漏组合电路11，例如用“与非”电路11a构成。该“与非”电路11a由阈值电压低的晶体管构成。

在“与非”电路11a和电源线VDD相互之间，连接阈值电压高的P沟道MOS晶体管11b。在该晶体管11b的栅上经过倒相器11c提供控制信号EN1。另外，在“与非”电路11a和接地线VSS相互之间，连接阈值电压高的N沟道MOS晶体管11d。向该晶体管11d的栅上提供控制信号EN1。因而，当控制信号EN1是低电平时，因为晶体管11b、11d都截止，所以不能向“与非”电路11a提供电源。另外，当控制信号EN1是高电平时，因为晶体管11b、11d都导通，所以向“与非”电路11a提供电源。

低泄漏组合电路11不仅限于“与非”电路11a，还可以使用其它的逻辑电路。另外，低泄漏组合电路12，是和低泄漏组合电路11同样的构成，或者用其它的逻辑电路构成。

在上述构成中，参照图2说明图1的动作。

如图2所示，当控制信号EN1、EN2都是低电平时，不向低泄漏组合电路11、12提供电源。因此，低泄漏组合电路11、12截止，不产生泄漏电流。

在这种状态中，例如因为对触发电路13取入数据，所以如果控制信号EN1被设置成高电平，则靠该控制信号EN1，低泄漏组合电路11被激活。因此，向低泄漏组合电路11提供数据DT1、DT2。控制信号EN1，例如具有和时钟脉冲信号CLK的1个周期相同的脉冲宽度，比时钟脉冲信号CLK的上升沿上升的快些。因此，被提供时钟脉冲信号CLK以及控制信号EN1的“与”电路15的输出信号CK1，在控制信号EN1上升后，在时钟脉冲信号CLK上升的时刻变为高电平。

触发电路13根据“与”电路15的输出信号CK1，取入低泄漏组合电路11的输出信号。低泄漏组合电路11的输出信号，在控制信号EN1上升后，至时钟脉冲信号CLK上升的期间T1内确定。因而，触发电路13，可以可靠保持低泄漏组合电路11的输出信号。

低泄漏组合电路12，也根据控制信号EN2和时钟脉冲信号CLK，进行和低泄漏组合电路11相同的动作。

进而，在实施方案1的情况下，低泄漏组合电路11、12的构成是，在触发电路13、14取入数据时被激活，在输出数据确定之后，触发电路13、14取入数据。因此，低泄漏组合电路11、12，在动作停止的泄漏减低状态中，输出数据即使不定也没有问题。

如果采用上述实施方案1，则由用低阈值电压的晶体管构成的逻辑电路，和根据控制信号使该逻辑电路导通、截止的晶体管11b、11d构成低泄漏组合电路11、12，在被连接在各低泄漏组合电路11、12的输出端上的触发电路13、14取入数据时，把低泄漏组合电路11、12激活。因而，因为低泄漏组合电路11、12只在输出数据时提供电源，其他时候不提供电源，所以可以削减泄漏电流。

而且，因为低泄漏组合电路由低阈值电压的晶体管构成，所以可以高速动作。

(实施方案2)

图5展示本发明的实施方案2。实施方案1在被设置在低泄漏组合电路的输出端的触发电路取入数据时，把低泄漏组合电路设置成激活状态。与此相反，实施方案2的特征是，在被设置在低泄漏组合电路的输入端的触发电路取入数据时，把低泄漏组合电路设置成激活状态。

在图5中，向触发电路21的输入端D提供数据DT1。从该触发电路21的输出端Q输出的数据DT1和另一数据DT2被提供给低泄漏组合电路22。时钟脉冲信号CLK和控制信号EN1被提供给“与”电路23的输入端，该“与”电路23的输出信号CK被提供给上述触发电路21的时钟脉冲信号输入端CK。

另外，上述控制信号EN1被提供给触发电路24的输入端D，时钟脉冲信号CLK被提供给触发电路24的时钟脉冲信号输入端CK。从该触发电路24的输出端D输出的控制信号MTE被提供给上述低泄漏组合电路22。

该低泄漏组合电路22的输出信号，被提供给触发电路25的输入端D。时钟脉冲信号CLK和控制信号EN2被提供给“与”电路26的输入端，该“与”电路26的输出信号被提供给触发电路25的时钟脉冲信号输入端CK。

上述低泄漏组合电路22，如后述，在未提供电源的泄漏降低状态中，具有保持此前动作时的输出数据的功能。

在上述构成中，参照图6说明图5所示的电路的动作。

“与”电路23在把控制信号EN1设置成激活的状态中，产生与时钟脉冲信号CLK同步的控制信号CK。根据该控制信号CK触发电路21保持数据DT1。

另外，触发电路24根据时钟脉冲信号CLK保持1个周期的控制信号EN1。低泄漏组合电路22，根据从触发电路24输出的控制信号MTE被激活，接受从触发电路21的输出端D提供的数据DT1，和从未图示的另一电路提供的数据DT2，输出输出信号。

低泄漏组合电路22，根据从触发电路24提供的控制信号MTE，只在时钟脉冲信号CLK的1个周期期间被激活，切断电源。因此，需要保持已确定的数据。被保持在该低泄漏组合电路22中的数据，如果控制信号EN2被设置成高电平，并经过“与”电路26使触发电路25动作，则被保持在触发电路26中。

图7展示低泄漏组合电路22的一例。在图7中，在和图3、图4相同的部分上标注同一符号并只说明不同的部分。

低泄漏组合电路22，例如在“与非”电路11a的输出端上连接数据保持电路31。该数据保持电路31，由被连接在“与非”电路11a的输出端上的倒相器31a，和被连接在该倒相器31a的输出端和“与非”电路11a的输出端之间的时钟倒相器电路31b构成。该时钟倒相器电路31b由控制信号/MTE控制。

在根据控制信号MTE晶体管11b、11d导通，低泄漏组合电路22被激活时，上述时钟倒相器电路31b，不保持“与非”电路11a的输出数据。另一方面，如果晶体管11b、11d被截止，则保持此前的“与非”电路11a的输出数据。

图8展示低泄漏组合电路22的另一例子。在图8中，在和图3、图4相同的部分上标注相同的符号并只说明不同的部分。

该低泄漏组合电路22，代替图7所示的数据保持电路22具有旁路电路32。该旁路电路32，被设置成和“与非”电路11a相同的构成，并与“与非”电路11a并联连接。该旁路电路32被直接连接在电源线VDD和接地线VSS相互间。和“与非”电路11a由阈值电压低的晶体管构成相反，该旁路电路32由阈值电压高的晶体管构成。

和“与非”电路11a在晶体管11b、11d导通时被激活相反，旁路电路32始终被激活。因此，在晶体管11b、11d导通时，“与非”电路11a和旁路电路32都输出同样的逻辑信号。

另一方面，在晶体管11b、11d截止时，“与非”电路11a不动作，但旁路电路32在半导体芯片或者门电路被激活时，因为始终被提供电源所以继续动作。因而，用旁路电路32继续输出以前的输出数据。

如果采用上述实施方案2，则只在被设置在低泄漏组合电路22的前级的触发电路21的数据被更新的1个周期期间，控制信号MTE变为高电平，把低泄漏组合电路22激活。因此，低泄漏组合电路22，只在时钟脉冲信号CLK的1个周期期间提供电流，被激活。因而，即使半导体芯片或者门电路处于激活状态中，也因为低泄漏组合电路22的激活期间短，所以可以降低消耗电流。

另外，低泄漏组合电路22具有数据保持功能。因此，被设置在低泄漏组合电路22的后级上的触发电路25，可以根据在任意时刻提供的控制信号EN2，接受低泄漏组合电路22的数据。

(实施方案3)

图9展示本发明的实施方案3。图9所示的电路是图5所示的电路的变形。因而，在和图5相同的部分上标注相同符号，并只说明不同的部分。

在图9中，数据DT2被提供给触发电路27的输入端D。控制信号EN3，和时钟脉冲信号CLK一同提供给“与”电路28。该“与”电路28的输出信号CK2，被提供给触发电路27的时钟脉冲信号输入端CK。从该触发电路27的输出端Q提供的数据DT2被提供给低泄漏组合电路22。

另外，上述控制信号EN1、EN3经过“或”电路29提供给上述触发电路24的输入端D。

说明在上述构成中的动作。在图9所示的情况下，触发电路21、27根据控制信号EN1、EN3，分别保持数据DT1、DT2。触发电路24，在控制信号EN1、EN3都被设置在高电平时，根据“或”电路29的输出信号与时钟脉冲信号CLK的1个周期对应地产生控制信号MTE。因此，低泄漏组合电路22根据控制信号MTE在时钟脉冲信号CLK的1个周期期间被激活，接受从触发电路21、27输出的数据DT1、DT2。该低泄漏组合电路22，在激活期结束后，保持此前数据停止。

即使采用上述实施方案3，也可以得到和实施方案2同样的效果。

进而，在实施方案3的情况下，即使在低泄漏组合电路22的后级具有多个***的时钟脉冲信号的情况下，也可以用同样的控制方法实现。

(实施方案4)

图10展示本发明的实施方案4。图10所示的电路，是图1所示的电路的变形，在和图1相同的部分上标注相同的符号并只说明不同的部分。

上述实施方案1至实施方案3，说明了半导体芯片或者门电路在动作时泄漏电流的降低。实施方案4，不仅在半导体芯片或者门电路动作时，而且在待机时也可以降低泄漏电流。

在图10中，向“与”电路41提供控制信号EN1，和表示待机的待机信号/STBY。从该“与”电路41的输出端输出的控制信号EN1S，被提供给低泄漏电路11。另外，向“与”电路42提供控制信号EN2、待机信号/STBY。从该“与”电路42的输出端输出的控制信号EN2S被提供给低泄漏组合电路12。该待机信号/STBY，例如是把半导体芯片或者门电路设定为待机状态的信号。

说明在上述构成中的动作。在动作时，待机信号/STBY被设置成高电平。因此，图10所示的电路，根据控制信号EN1、EN2，和图1所示的电路同样地动作。

与此相反，在待机信号/STBY被设置成低电平，处于待机状态时，从“与”电路41、42输出的控制信号EN1S、EN2S被设置成低电平。因此，低泄漏组合电路11、12，被强制设置成非动作状态，设定在低泄漏状态。

如果采用实施方案4，则用待机信号/STBY，把低泄漏组合电路11、12设定为非动作状态。因而，不仅在动作时而且在待机时，也可以降低泄漏电流。

进而，上述实施方案1至实施方案4，说明了把本发明适用于图11所示的一般的选通时钟方式的电路的情况。即，如图11所示，用控制对触发电路51的时钟信号的输入的控制信号，控制低泄漏组合电路52，但并不限定与此。

例如也可以把本发明适用于图12所示的反馈方式的数据转送电路。这种情况下，只要把提供给被设置在组合电路61和触发电路62相互之间的多路转换器(MUX)63的控制信号提供给低泄漏组合电路64，与多路转换器(MUX)63的动作连动地控制低泄漏组合电路64即可。

另外，本发明也可以组合实施方案1和实施方案2、3实施。进而，也可以把实施方案4与给实施方案1至3组合实施。

除此以外，在不改变本发明的主旨的范围内可以有各种各样的实施是毋庸质疑的。

以上，如上所述如果采用本发明，则即使在电路动作的情况下，也可以消减泄漏电流，可以大幅度消减消耗电流，而且可以提供可以高速动作的半导体集成电路。

Claims (22)

1.一种半导体集成电路，包含：

提供有输入信号和控制信号的组合电路，所述组合电路在根据所述控制信号提供有电源的动作状态和切断电源的非动作状态之间切换；以及

连接到上述组合电路的触发电路，所述触发电路根据时钟信号存储输入信号，

其中所述组合电路仅在所述触发电路存储所述输入信号时被所述控制信号设置于工作状态。

2.根据权利要求1的电路，还包含第一逻辑电路，在其输入端输入所述控制信号和所述时钟信号，其输出端与所述触发电路的时钟信号输入端相连，所述控制信号的宽度等于所述时钟信号的周期，且在所述时钟信号上升前立即上升，在所述控制信号激活时，所述第一逻辑电路输出一个周期的所述时钟信号。

3.根据权利要求1的电路，其中所述组合电路包含：

第二逻辑电路，由第一种导电类型的多个第一晶体管和第二种导电类型的多个第二晶体管构成；

所述第一种导电类型的第三晶体管，具有连接于所述第二逻辑电路与第一电源线之间的电流通路以及提供有所述控制信号的栅极；

所述第二种导电类型的第四晶体管，具有连接于所述第二逻辑电路与第二电源线之间的电流通路以及提供有所述控制信号的互补信号的栅极，

其中，所述第一和第二晶体管的阈值电压被设置为低于所述第三和第四晶体管的阈值电压。

4.根据权利要求2的电路，还包含中断电路，其输入端提供有所述控制信号和设置待机状态的待机信号，其输出端与所述组合电路相连，所述中断电路根据所述待机信号使所述控制信号中断。

5.一种半导体集成电路，包含：

第一触发电路，提供有输入信号，时钟信号输入端提供有时钟信号，所述第一触发电路根据所述时钟信号来存储所述输入信号；

与所述第一触发电路相连的组合电路，所述组合电路具有提供有电源的动作状态和切断电源的非动作状态，所述组合电路根据控制信号而被设置于所述动作状态达所述时钟信号的仅一个时钟，从而在所述触发电路存储所述输入信号时，保持所述第一触发电路的数据，所述组合电路具有保持电路。

6.一种半导体集成电路，包含：

第一触发电路，提供有输入信号，时钟信号输入端提供有时钟信号，所述第一触发电路根据所述时钟信号来存储所述输入信号；

与所述第一触发电路相连的组合电路，所述组合电路具有提供有电源时的动作状态和切断电源的非动作状态，所述组合电路根据控制信号而被设置于所述动作状态达所述时钟信号的仅一个时钟，从而在所述触发电路存储所述输入信号时，保持所述第一触发电路的数据，所述组合电路具有旁路电路。

7.根据权利要求5或6的电路，还包含第一逻辑电路，其输入端提供有所述控制信号和所述时钟信号，其输出端与所述触发电路的所述时钟信号输入端相连，所述控制信号的宽度等于所述时钟信号的周期，所述控制信号在所述时钟信号上升之前立即上升，当所述控制信号激活时，所述第一逻辑电路输出一个周期的所述时钟信号。

8.根据权利要求5或6的电路，还包含第二触发电路，其输入端提供有所述控制信号，其时钟信号输入端提供有所述时钟信号，其输出端与所述组合电路相连。

9.根据权利要求5的电路，其中所述组合电路包含：

第二逻辑电路，由第一种导电类型的多个第一晶体管和第二种导电类型的多个第二晶体管构成；

所述第一种导电类型的第三晶体管，具有连接于所述第二逻辑电路与第一电源线之间的电流通路以及提供有所述控制信号的栅极；

第二种导电类型的第四晶体管，具有连接于所述第二逻辑电路与第二电源线之间的电流通路以及提供有所述控制信号的互补信号的栅极，所述第一和第二晶体管的阈值电压被设置为低于所述第三和第四晶体管的阈值电压；

与所述第二逻辑电路的输出端相连的保持电路，当所述第三和第四晶体管根据所述控制信号而被截止时，所述保持电路保持所述第二逻辑电路的输出信号。

10.根据权利要求6的电路，其中所述组合电路包含：

第二逻辑电路，由第一种导电类型的多个第一晶体管和第二种导电类型的多个第二晶体管构成；

所述第一种导电类型的第三晶体管，具有连接于所述第二逻辑电路与第一电源线之间的电流通路以及提供有所述控制信号的栅极；

所述第二种导电类型的第四晶体管，具有连接于所述第二逻辑电路与第二电源线之间的电流通路以及提供有所述控制信号的互补信号的栅极，所述第一和第二晶体管的阈值电压被设置为低于所述第三和第四晶体管的阈值电压；

与所述第二逻辑电路并联的旁路电路，总是提供有电源，所述旁路电路由多个具有所述第二阈值电压的第三晶体管构成。

11.根据权利要求10的电路，其中所述旁路电路是由与所述第二逻辑电路相同的逻辑电路构成的。

12.一种半导体集成电路，包含：

第一触发电路，根据第一控制信号来保持第一输入数据；

第二触发电路，根据第二控制信号来保持第二输入数据；

与所述第一和第二触发电路相连的组合电路，所述组合电路具有提供有电源的动作状态和切断所述电源的非动作状态，所述组合电路根据第三控制信号而被设置于所述动作状态达所述时钟信号的仅一个时钟，从而在所述第一和第二触发电路保持所述第一和第二输入信号时，分别保持所述第一和第二触发电路的数据，所述组合电路具有保持电路。

13.一种半导体集成电路，包含：

第一触发电路，根据第一控制信号来保持第一输入数据；

第二触发电路，根据第二控制信号来保持第二输入数据；

与所述第一和第二触发电路相连的组合电路，所述组合电路具有提供有电源的动作状态和切断所述电源的非动作状态，所述组合电路根据第三控制信号而被设置于所述动作状态达所述时钟信号的仅一个时钟，从而在所述第一和第二触发电路保持所述第一和第二输入信号时，分别保持所述第一和第二触发电路的数据，所述组合电路具有旁路电路。

14.根据权利要求12或13的电路，还包含第一逻辑电路，其输入端提供有所述第一控制信号和时钟信号，其输出端与所述第一触发电路的时钟信号输入端相连，所述第一控制信号的宽度等于所述时钟信号的周期，且在所述时钟信号上升之前立即上升，当所述第一控制信号激活时，所述第一逻辑电路输出一个周期的所述时钟信号。

15.根据权利要求12或13的电路，还包含第二逻辑电路，其输入端提供有所述第二控制信号和时钟信号，其输出端与所述第二触发电路的时钟信号输入端相连，所述第二控制信号的宽度等于所述时钟信号的周期，且在所述时钟信号上升之前立即上升，当所述第二控制信号激活时，所述第二逻辑电路输出一个周期的所述时钟信号。

16.根据权利要求12或13的电路，还包含：

提供有所述第一和第二控制信号的第三逻辑电路；

第三触发电路，其输入端与所述第三逻辑电路相连，其时钟信号输入端提供有时钟信号，其输出端与所述组合电路相连，所述第三触发电路根据所述时钟信号接收由所述第三逻辑电路馈送的信号，而输出所述第三控制信号。

17.根据权利要求12的电路，其中所述组合电路包含：

第四逻辑电路，由第一种导电类型的多个第一晶体管和第二种导电类型的多个第二晶体管构成；

所述第一种导电类型的第三晶体管，具有连接于所述第四逻辑电路与第一电源线之间的电流通路以及提供有所述控制信号的栅极；

所述第二种导电类型的第四晶体管，具有连接于所述第四逻辑电路与第二电源线之间的电流通路以及提供有所述控制信号的互补信号的栅极，所述第一和第二晶体管的阈值电压被设置为低于所述第三和第四晶体管的阈值电压；

与所述第四逻辑电路的输出端相连的保持电路，当所述第三和第四晶体管根据所述控制信号而被截止时，所述保持电路保持所述第四逻辑电路的输出信号。

18.根据权利要求13的电路，其中所述组合电路包含：

第五逻辑电路，由第一种导电类型的多个第一晶体管和第二种导电类型的多个第二晶体管构成；

所述第一种导电类型的第三晶体管，具有连接于所述第五逻辑电路与第一电源线之间的电流通路以及提供有所述控制信号的栅极；

所述第二种导电类型的第四晶体管，具有连接于所述第五逻辑电路与第二电源线之间的电流通路以及提供有所述控制信号的互补信号的栅极，所述第一和第二晶体管的阈值电压被设置为低于所述第三和第四晶体管的阈值电压；

与所述第五逻辑电路并联的旁路电路，总被提供有电源，所述旁路电路由所述第一种导电类型的多个第五晶体管和所述第二种导电类型的多个第六晶体管构成，这两种晶体管都具有所述第二阈值电压。

19.根据权利要求18的电路，其中所述旁路电路是由与所述第五逻辑电路相同的逻辑电路构成的。

20.一种半导体集成电路，包含：

多路转换器，它具有输入信号的第一和第二输入端以及一个输出端，所述多路转换器根据控制信号选择所述第一或第二输入端之一；

触发电路，其输入端与所述多路转换器的所述输出端相连，而其输出端与所述多路转换器的所述第二输入端相连，所述触发电路根据时钟信号保持所述多路转换器的输出信号；

组合电路，其输入端与所述触发电路的输出相连，所述组合电路由所述控制信号驱动。

21.根据权利要求20的电路，其中所述组合电路包含：

第二逻辑电路，由多个第一种导电类型的第一晶体管和多个第二种导电类型的第二晶体管构成；

所述第一种导电类型的第三晶体管，具有连接于所述第二逻辑电路与第一电源线之间的电流通路以及提供有所述控制信号的栅极；以及

所述第二种导电类型的第四晶体管，具有连接于所述第二逻辑电路与第二电源线之间的电流通路以及提供有所述控制信号的互补信号的栅极，

其中，所述第一和第二晶体管的阈值电压被设置为低于所述第三和第四晶体管的阈值电压。

22.根据权利要求20的电路，其中所述组合电路包含：

第二逻辑电路，由多个第一种导电类型的第一晶体管和多个第二种导电类型的第二晶体管构成；

所述第一种导电类型的第三晶体管，具有连接于所述第二逻辑电路与第一电源线之间的电流通路以及提供有所述控制信号的栅极；

所述第二种导电类型的第四晶体管，具有连接于所述第二逻辑电路与第二电源线之间的电流通路以及提供有所述控制信号的互补信号的栅极，所述第一和第二晶体管的阈值电压被设置为低于所述第三和第四晶体管的阈值电压；以及

与所述第二逻辑电路的输出端相连的保持电路，当所述第三和第四晶体管根据所述控制信号而被截止时，所述保持电路保持所述第二逻辑电路的输出信号。

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