JP3372052B2 - 境界走査集積回路 - Google Patents
境界走査集積回路Info
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Description
ができる様にする技術を利用した集積回路、並びに表面
取付け(SMT)、特定用途向けの集積回路(ASI
C)、プログラマブル集積回路及びシステムの様な高密
度技術を用いた回路基板の設計等の用途に、境界走査検
査技術及びその応用を利用する集積に関する。 【0002】 【従来の技術及び課題】表面取付け(SMT)又はその
他の高密度の環境(TAB,PCB)に取付けられる集
積回路又は一群の集積回路の特定の区域に対し、この回
路又はその回路が入っているシステムにハードウェアの
変更をせず又は追加の物理的な接続をせずに、特定のI
C又は通路の動作が正しいことを試験して検証すること
がユーザにできる様にする改良されたアクセス能力を持
たせることが望ましい場合が多い。試験アクセス用のハ
ードウェアは、回路の正常の動作に影響を与えてはなら
ないし、或いは余分な遅延或いは性能上の問題を招いて
もならないし、個々の集積回路及びシステムを動作時の
環境に取付けたままで試験することができる様に、非破
壊的に行なわれなければならない。こう云う種類の試験
能力を持つアクセスに対する必要から、破壊的な試験ハ
ードウェアを用いずに、集積回路のピンにアクセスがで
きる様にする境界走査技術が開発された。更に、システ
ムの場合に、異なる売り主によって製造された集積回路
を試験する必要の為に、境界走査の用途に対する標準試
験バス、即ち、JTAG(共同試験動作グループ)基準
バスが開発される様になった。今日では、JTAGバス
はIEEE基準1149.1によって統制されている。 【0003】回路板、集積回路又はシステムに境界走査
試験を組込み、JTAGバスを使おうとする設計技術者
は、最初に境界走査通路を構成し、特定の用途又はシス
テムに合せてその形式を定めなければならない。このタ
スクは、設計技術者が、JTAGに合致しないメモリ又
はその他の棚卸しの部品を使おうとする時、特に困難に
なる。特定の用途の為のハードウェア又は注文製の集積
回路を設計する高いコストと、この様なハードウェア又
は注文製の集積回路を設計、試験及び製造するのに要す
る時間の長さとを併せて考えると、どんな用途に対して
もJTAGバスを用いて、境界走査通路を構成して試験
する為に使うことができる汎用の万能的なプログラム可
能な集積回路に対する需要がある。 【0004】この発明の範囲を制約するつもりはない
が、この発明の背景を、組込みの境界走査能力を持たな
い集積回路装置(IC)を試験し且つそれと連絡する為
に使われる境界走査技術について説明する。特定の実施
例は、JTAG標準バスを使うことを前提としている
が、当業者であれば明らかに分かる様に、その代りの通
信装置を用いてもよい。 【0005】従来、この分野では、システム設計技術者
によって種々の境界走査技術が使われてきた。然し、各
々の設計技術者は夫々の用途の為に特に設計された走査
バスを構成しなければならなかった。システム毎にハー
ドウェア又は注文製の集積回路を設計、試験及び製造す
る時間とコストは禁止的である。更に、各々のシステム
が異なる境界走査方法を用いている様な幾つかの異なる
システムを1つの動作環境で使うと、能力が低下し、追
加の変換ハードウェア又はバス結合器の必要が生じる
が、これは余分の設計及び試験時間を必要とし、システ
ム全体の性能を低下させることがある。 【0006】 【課題を解決するための手段及び作用】一般的に云う
と、本発明の一形式では、当該複数個のI/Oピン制御
回路及びピン全体に対する走査通路のアクセスを持たせ
る様にそのI/Oピン制御回路が直列結合されている様
なI/Oピン制御回路に夫々結合された複数個の入力/
出力バッファと、進行中の試験中ではない正常の動作に
影響を与えずに、直列結合された他のプログラム可能な
集積回路に連絡する方法を持たせるバイパス回路と、J
TAGバスからの直列データ及び指令を受取る命令復号
ブロックとからなるプログラム可能な集積回路が、1組
の命令を復号し、それに応答して入力/出力バッファ及
びバイパス論理回路を制御する。集積回路を標準JTA
Gバスに結合するJTAG試験アクセス・ポート回路も
説明する。 【0007】この装置を持つ各々のI/Oピン(ここで
説明する例では64個ある)は独立にプログラム可能で
あり、この為、試験の用途でこの装置を使って、被試験
装置に試験ベクトル・データを送り込んだり又はそれか
らの試験ベクトル・データを感知することができる。各
々のI/Oピンは関連する2つの境界走査ビットを持っ
ていて、出力駆動器を付能又は不作動状態に構成するこ
とができる様にすると共に、出される論理レベルをピン
毎に論理1又は論理0の何れかにすることができるよう
にする。全ての駆動器が3状態モードに構成されるリセ
ット状態を設けて、電源投入の時又は初期プログラミン
グの間、被試験装置との衝突を防止する。 【0008】装置のアーキテクチャを用途の論理回路に
も構成して、試験能力を改善する為に、そうしなければ
JTAGの観察能力の低い区域でも試験が可能であると
云う機能を持たせることができる。 【0009】ここで説明するその他の実施例は、集積回
路又は回路板を試験する為の試験治具の一部分として境
界走査集積回路を使うものである。多数の万能境界走査
駆動器/センサICを、被試験装置に対する接続の為の
必要な数のI/Oピンが得られるまで、直列に相互接続
する。この方式は、余分のハードウェアの設計又は製造
費の負担をかけずに、試験される任意の装置に対する試
験治具を敏速に構成する方法となるのが有利である。 【0010】図面では、特に断らない限り、夫々の図で
同様の部分には同じ参照数字及び記号を用いている。 【0011】 【実施例】図1には、境界走査センサ/駆動器回路1を
含む集積回路の回路図が示されている。複数個のI/O
制御回路3が示されており、各々がそれに一番近い隣り
のものに直列結合され、夫々がI/Oバッファ5に結合
され、バッファ5は入力バッファ、イネーブル(付能)
線を持つ出力バッファ及びパッドで構成されている。走
査通路の出力は、順位の一番高いI/O制御ブロック
(今の場合は、例として64個あり、0から63までの
番号が付いている)から出力され、試験データ出力(T
DO)選択及び再同期回路11に結合される。 【0012】JTAGバスがJTAG試験アクセス・ポ
ート(TAP)回路13に結合される。JTAGバスか
らのデータ入力信号TDIが順位が一番低いI/O制御
回路3、バイパス回路7及び命令レジスタ回路9に結合
される。 【0013】動作について説明すると、JTAGバスが
TMS,TRST_及びTCK線を介して境界走査駆動
器/センサICとのハンドシェイクすることにより、指
令及びデータのメッセージを送る。指令がTDI線に直
列データとして送られ、デコード(復号)の為に命令レ
ジスタ9にシフトして入る。JTAGバスを介しての指
令及びデータの伝送の詳細及びタイミングについては、
IEEE基準1149.1のJTAGバス仕様を参照さ
れたい。 【0014】一旦指令が命令ブロック9にシフトして入
ってデコードされると、境界走査センサICがその命令
を実行して、JTAGバスからのデータをI/O制御回
路3にシフト作用によって入れると共に、捕捉されてい
たデータをTDO選択及び再同期回路11を介してJT
AGバスにシフトして出し、I/O線に存在するデータ
をI/O制御回路3に捕捉するか、或いはI/Oバッフ
ァ5を介してI/O線にデータを駆動する。この発明の
範囲内で、当業者にも明らかな色々な強化策を用いるこ
とができるが、例として、ここではこれら4つの動作を
これから詳しく説明する。 【0015】図2はI/O制御ブロック及びI/Oバッ
ファ回路の内部回路を示す。各々のI/O制御ブロック
は2つのフリップフロップ・レジスタ及び2つのラッ
チ、即ち、データ・レジスタ15と、データ・ラッチ2
5と、制御レジスタ17と、制御ラッチ23とで構成さ
れる。更に、データレジスタ及び制御レジスタは何れも
入力マルチプレクサ、即ち、データ入力マルチプレクサ
19及び制御入力マルチプレクサ21を有する。制御ラ
ッチ23の出力が、ナンド(NAND)・ゲート31に
より入力信号TESTMODEを用いてゲートされ、こ
の為、出力駆動器27は、TESTMODEが真であっ
て、制御ラッチ23の出力が真である時にだけイネーブ
ルとされる。出力駆動器27がI/Oパッド29に結合
され、入力駆動器33は、被試験装置からのデータがデ
ータ入力マルチプレクサ19を介して走査通路に戻され
る際の通路を作る。 【0016】走査通路は、I/O制御ブロック当たり2
つのビット、即ちデータに対する1つのビットと制御の
為の1つのビットとを有する。特定のピンをプログラム
するには、ユーザは、各々の試験ベクトルに対し、その
ピンが出力として使われるか入力として使われるかを決
定し、出力ピンに対してはどんな論理値を出すかを決定
する。その後、JTAGバスの指令に応答して、試験ア
クセス・ポート回路から供給されるDRSHIFT及び
SCANCK入力を用いて、これらの2ビットがI/O
制御ブロックのデータレジスタ15及び制御レジスタ1
7に夫々シフト作用によって入れられる。TD(N)入
力線を使って、各々のI/O制御ブロックを走査通路内
のその1つ前のブロックに結合する。データ・レジスタ
15の出力が制御入力マルチプレクサ21を介して制御
レジスタ17に結合され、制御レジスタ17の出力がT
D(N+1)出力に結合されて、その次の隣接するI/
O制御ブロックへのTD(N)入力に結合される。一旦
各々のI/O制御ブロックに対するレジスタが、走査動
作によって正しく構成されると、DRHOLD線が作動
状態になり、出力として構成されたI/O制御ブロック
が出力ラッチ25からのデータを出力駆動器27に供給
し、制御線が制御ラッチ23に加えられ、ゲート31を
介して出力駆動器27の出力付能に供給される。試験ベ
クトルが出された後、DRHOLD線を使って、次の試
験ベクトルを境界走査通路に走査している間、駆動器に
対する制御ビットをラッチすることができる。 【0017】データを被試験装置からの入力データとし
て、入力バッファ33、入力マルチプレクサ19を介し
て捕捉し、SCANCK入力に応答して、データ・レジ
スタ15に入れることもできる。その後、上に述べた走
査動作を使って、TDO選択及び再同期ブロック及びT
DO出力ピン(図1参照)を介して、JTAGバスに捕
捉されたデータを伝送する。 【0018】図3はJTAGバスに必要なバイパス回路
に使われる内部論理回路を示す。バイパス回路はレジス
タ37に結合された2対1マルチプレクサ35を有し、
レジスタ37の出力が2対1出力マルチプレクサ39に
結合される。 【0019】動作について説明すると、DRSHIFT
線が、TDI入力を入力マルチプレクサ35を介してレ
ジスタ37に通すかどうかを制御し、SCANSEL入
力が、レジスタにあるデータをレジスタ37から出力マ
ルチプレクサ39を介して出力信号BORに通すかどう
かを制御する。SCANSEL入力は、I/O制御ブロ
ックを通る境界走査通路を使っている時出力マルチプレ
クサ39に対してTD(64)入力を選択し、バイパス
回路が作用している時レジスタ37の出力を選択する。
BOR信号が、TDO出力ピンのソースとして、TDO
選択及び再同期論理回路(図1参照)に結合される。こ
うして現在のJTAD動作に使われない境界走査駆動器
/センサをバイパスすることができ、入ってくるデータ
はレジスタ37をシフトしてTDOピンに出て行き、J
TAGチェーンに沿って設けられた別の装置で使われ
る。 【0020】図4は命令レジスタの内部回路を示す。こ
こで説明している好ましい実施例の命令レジスタは、J
TAGデータ線から供給されたビットを、走査によって
入れることができる様に直列にリンク結合された2つレ
ジスタ43,47と、走査によって入れたビットをTE
STMODE及びSCANSEL制御線として送出する
ことができる様にした2つのラッチ49,51と、レジ
スタにディフォルト命令をロードすることができる様
に、又は入ってくる命令を走査によって入れることがで
きる様にする2つの入力マルチプレクサ41,45とで
構成される。出力IR(0)がTDO選択及び再同期回
路に結合され、ビットを走査してTDOピン(図1参
照)に出すことにより、レジスタの内容を読取ることが
できる様になっている。 【0021】動作について説明すると、JTAG試験ア
クセス・ポート回路は、命令レジスタがプログラムされ
て使われる時、制御線IRHOLDZ及びIRSHIF
TZを制御する。入力マルチプレクサ41,45がIR
SHIFTZに応答して、TDI直列データをシフトに
よって命令レジスタのフリップフロップ43,47に入
れることができる様にする。IRHOLDZ入力が出さ
れると、最後に作用した命令ラッチ49,45にラッチ
する。一旦ロードされた時、IRHOLDZ入力を取消
すことによって命令を付能し、レジスタ内の新しい命令
をラッチ49,51に通すことができる。新しい命令デ
ータが、この後、SCANSEL及びTESTMODE
出力に現われ、それが前に述べたI/O制御ブロック内
の論理回路を制御する。 【0022】命令レジスタが2ビット幅であるから、I
Rビットの1及び0の値に基づいて4つの異なる命令を
利用し得ることは容易に明らかである。これらの命令
は、EXTEST(‘00’)、サンプル/プリーロー
ド(‘01’)、信号発生及びバイパス(‘10’)及
びバイパス(‘11’)である。各々の命令を後で説明
するが、I/O制御ブロックの回路の詳細については図
2、バイパス・ブロックにある回路の詳細については図
3、そしてTDO選択及び再同期ブロックの詳細につい
ては図5を参照されたい。 【0023】EXTEST命令により、SCANSEL
及びTESTMODE出力の両方が論理1になる。SC
ANSEL出力がI/O制御ブロックに対するSCAN
CK信号を付能し、この為、I/O制御ブロックの内部
にあるデータ・レジスタがクロックを受取り、最初に入
力信号を標本化し、その後標本化した値をシフトによっ
て出しながら、新しい1組の発生信号及び制御ビットを
シフトによって入れる。TESTMODE信号が1であ
る時、I/O制御出力バッファを付能して、(対応する
出力付能ビットも1であれば)装置のピンが駆動される
様にする。 【0024】サンプル/プリーロード指令により、TE
STMODE信号が0になり、SCANSEL信号は1
となる。I/O制御ブロックの出力バッファは再び3状
態になり、これに対してI/O制御ブロックにあるレジ
スタに対するSCANCK入力が付能され、この為入っ
てくるデータを標本化することができ、又はI/O制御
ブロックを通る走査通路は、走査通路に次の試験ベクト
ルをプリーロードする様に動作させることができる。 【0025】信号発生及びバイパス指令により、TES
TMODE信号が論理1になり、SCANSEL信号が
論理0である。TESTMODE信号が、I/Oピンに
データを出す出力付能駆動器として構成されたI/O制
御ブロックを付能し、これに対して論理0のSCANS
EL信号の値により、I/O制御ブロック内のレジスタ
はクロック作用を受けることができず、この為その中に
記憶されている値は一定のままである。SCANSEL
信号はバイパス・レジスタの出力をTDブロックに対す
るソースとしても選択し、この為、DRSHIFTZ線
が信号発生及びバイパス指令の間に作動されると、TD
線のデータがバイパス・レジスタをシフトするデータに
なる。 【0026】バイパス指令により、TESTMODE信
号が論理0になり、SCANSEL信号も論理0にな
る。この結果、I/O制御ブロックは前の状態に保持さ
れ、SCANCK信号が不作動で、TESTMODE信
号が低であって出力バッファを不作動にするから、出力
が3状態になる。SCANSEL信号が低であることに
より、バイパス・レジスタの出力がTD出力ピンに現わ
れることができる。TAPブロックによってシフト動作
が開始されると、シフトによってTDI入力に入ったデ
ータがシフトしてTDO出力へ出て行き、この為現在の
JTAG処理ではこの部分は作用しない。 【0027】JTAGバスのリセット状態に応答して、
JTAG TAP論理回路によってSTRAPZ入力が
出され、リセットの時、ディフォルト指令BYPASS
を発生する。 【0028】図5は試験データ出力(TDO)選択及び
再同期ブロック回路を示す。入力マルチプレクサ53が
バイパス・レジスタからの出力信号BOR又は命令レジ
スタからの出力信号IR(0)の何れかをレジスタ55
に結合する。レジスタ55は、動作をJTAGバスのク
ロックTCKと再同期させるバッファ信号TCKZを用
いてクロック作用を受ける。出力駆動器57が入力TD
OENAZによって制御されて、レジスタにあるビット
をJTAGバスに出し、パッド59の信号TDOとして
他の装置に伝送される様にする。 【0029】図6はJTAG試験アクセス・ポート(T
AP)ブロックの内部回路を示す。JTAG試験アクセ
ス・ポートは、JTAGバスを集積回路に結合する為に
使われるテキサス・インスツルメンツ社のASICライ
ブラリーの標準的な部品である。試験アクセス・ポート
はJTAGプロトコルを用いる状態装置であり、それが
前に述べた論理ブロックに対しSTRAPZ,TDOE
NAZ,SELECT,IRSHIFTZ,IRCK,
IRHOLDZ,DRSHIFTZ,DRCK及びDR
HOLDZの制御信号を供給する。試験アクセス・ポー
トの標準セルが、「TSC500シリーズ,1−μm
CMOS標準セル」と云う名称のテキサス・インスツル
メンツ社のデータの付録D−2に記載されており、この
説明を付属として入れてある。 【0030】表1には、相異なるパッケージ及びピンア
ウト形式における境界走査駆動器/センサICの種々の
形式が述べられている。例えば、ここでは1個のICに
合計64個のI/O制御回路を想定しているが、クロッ
ク及び制御線に対して必要なファンアウト及びバッファ
作用を越えたハードウェアの変更をせずに、これより大
きな形式も可能である。他の色々な形式も可能であっ
て、この発明の範囲内であることは当業者に明らかであ
る。表1に記載した形式は単なる例であって、この発明
の範囲を制限するつもりはない。 【0031】例えば、表1の行1には、18個のI/O
制御ブロック回路及びI/Oピンと、JTAGバスに専
用の5個のピンと、2個のVCCピンと、3個のGND
ピンを持つ28ピンのPDIPパッケージが記載されて
いる。 【0032】 【表1】 図7は、JTAGバス能力を持たずに組立てられた任意
の回路基板、システム又はICの試験治具を構成する為
に境界走査センサ/駆動器ICを使うことを示してい
る。試験制御システム85はJTAGバスと両立性を持
つ制御装置であって、ユーザが、JTAGバスを用い
て、境界走査IC 87と連絡することができる様にす
る。被試験装置89は試験される回路基板、システム又
はICである。 【0033】JTAG能力を持たない部品を用いて回路
基板を設計する時、設計技術者は、図7に示す様に、所
望の長さを持つ走査通路になるまで部分を直列に相互接
続することにより、試験しようとする信号をJTAGバ
スに結合するのに必要なだけの数の境界走査センサ/駆
動器ICを使うことができる。その後、JTAGバスを
使って、これらの部分から供給され且つそれによって使
われるデータを試験並びに観測することができる。境界
走査センサ/駆動器ICを使うと、現存の試験のできな
いICを使いながら、余分のハードウェアの設計をせず
に、高級な試験能力及び観察能力を持つ回路板又はシス
テムを設計することができるのが有利である。 【0034】図7は1個のICであっても回路板であっ
てもシステムであっても、試験能力が要求される任意の
装置に対するJTAG試験治具を構成する為に幾つかの
駆動器/センサICを使うことを示している。ユーザ
は、十分な数のI/Oピンが利用できる様になるまで、
多数の駆動器/センサICを一緒に結合し、境界駆動器
ICのI/Oを被試験装置に接続し、境界走査センサ/
駆動器ICのJTAGポートを試験制御システムに結合
されたJTAGバスに並列に結合することによって、簡
単に試験治具を作ることができる。この為、余分のハー
ドウェアの複雑さ又は設計を必要とせずに、JTAGを
用いて試験治具を速やかに設計することができる。 【0035】以上、幾つかの好ましい実施例を詳しく説
明した。この発明の範囲が、特許請求の範囲内に含まれ
るが、ここで説明したものとは異なる実施例も包括する
ことは云うまでもない。 【0036】この発明を図示の実施例について説明した
が、この説明はこの発明を制約するものと解してはなら
ない。当業者には、以上の説明から、図示の実施例の種
々の変更や組合せ並びにその他のこの発明の実施例が容
易に考えられよう。従って、特許請求の範囲は、この様
な変更又は実施例をも含むものであることを承知された
い。 【0037】以上の説明に関連して、この発明は更に下
記の実施態様を有する。 (1) 複数個の入出力ピンと、該入出ピンに結合され
た複数個の入出力バッファと、何れも1つの入出力バッ
ファに結合されていて、夫々隣接する入出力制御回路に
直列結合されて直列走査通路を形成する複数個の入出力
ピン制御回路と、直列試験バスに結合された境界走査試
験アクセス・ポート回路と、該境界走査試験アクセス・
ポート回路に結合されていて、入出力ピン制御回路及び
試験データ出力回路の機能を制御する様にプログラムし
得る命令レジスタ回路とを有し、境界走査センサ/駆動
器集積回路が、直列試験バスに供給された命令及びデー
タに応答して、入出力ピンに選択的にデータを出し並び
に該データを捕捉する様に作用し得る万能境界走査セン
サ/駆動器集積回路。 【0038】(2) (1)項に記載した万能境界走査
センサ/駆動器集積回路に於て、境界走査試験アクセス
・ポート回路が、入力−出力制御回路を接続する直列走
査通路を選択的にバイパスする様に作用し得る別のバイ
パス・レジスタを有する万能境界走査センサ/駆動器集
積回路。 【0039】(3) (1)項に記載した万能境界走査
センサ/駆動器集積回路に於て、境界走査試験アクセス
・ポート回路が、IEEE 1149.1 JTAGバ
ス基準と合致する回路を有する万能境界走査センサ/駆
動器集積回路。 【0040】(4) (1)項に記載した万能境界走査
センサ/駆動器集積回路に於て、入力−出力ピン制御回
路が、データを記憶する第1のメモリと、該第1のメモ
リに結合されていて、記憶されているデータを選択的に
伝送する様に作用し得るデータ記憶用の第2のメモリ
と、制御作用を記憶する為の第3のメモリと、該第3の
メモリに結合されていて出力バッファを選択的に付能す
る第4のメモリとを有する万能境界走査センサ/駆動器
集積回路。 【0041】(5) (4)項に記載した万能境界走査
センサ/駆動器集積回路に於て、第1のメモリに結合さ
れた第1の入力マルチプレクサと、第3のメモリ及び第
1のメモリの出力に結合されていて、第1のメモリから
のデータを制御入力に応答して第3のメモリにシフトす
る様に作用し得る第2の入力マルチプレクサとを有する
万能境界走査センサ/駆動器集積回路。 【0042】(6) (5)項に記載した万能境界走査
センサ/駆動器集積回路に於て、第1のマルチプレクサ
に結合されていて、隣接する入力−出力ピン制御回路か
らの走査データを選択的に受取って第1のメモリに入れ
る入力と、第3のメモリに結合されていて、走査データ
出力を隣接する入力−出力制御回路に伝送する様に作用
し得る出力とを有する万能境界走査センサ/駆動器集積
回路。 【0043】(7) (1)項に記載した万能境界走査
センサ/駆動器集積回路に於て、命令レジスタ回路が、
直列データ入力のデータを選択的に受取る様に直列に結
合された第1及び第2のメモリと、直列データ又は特定
の欠落値パターンを第1及び第2のメモリに選択的にロ
ードする様に作用し得る第1及び第2の入力マルチプレ
クサと、第1及び第2のメモリに夫々結合されていて、
他の論理回路に伝送する為に、命令ビットを選択的に記
憶する様に作用し得る第3及び第4のメモリとを有する
万能境界走査センサ/駆動器集積回路。 【0044】(8) 境界走査試験能力を特徴として有
する回路板に於て、その幾つか或いは全ては境界走査能
力又は特徴を持たない第一の複数個の集積回路と、該第
一の複数個の集積回路の内の或るもの又は全てに結合さ
れた複数個のデータ及び制御ピンと、直列境界走査バス
と、該直列境界走査バス及び幾つかの又は全てのデータ
及び制御線に結合されていて、該直列バスの指令に応答
して前記データ及び制御線を観測すると共に信号を出す
様に作用し得る複数個の万能境界走査センサ/駆動器集
積回路とを有する回路板。 【0045】(9) (8)項に記載した回路板に於
て、直列境界走査バスがIEEE 1149.1 JT
AGバス基準の条件を満たす回路板。 【0046】(10) (8)項に記載した回路板に於
て、各々の万能境界走査センサ/駆動器集積回路が、複
数個の入力−出力ピンと、該入力−出力ピンに結合され
た複数個の入力−出力バッファと、何れも1つの入力−
出力バッファに結合されていて、夫々隣接する入力−出
力制御回路に直列に結合されて直列走査通路を形成する
複数個の入力−出力ピン制御回路と、直列試験バスに結
合された境界走査試験アクセス・ポート回路と、境界走
査試験アクセス・ポート回路に結合されていて、入力−
出力ピン制御回路及び試験データ出力回路の機能を制御
する様にプログラムし得る命令レジスタ回路とを有し、
境界走査センサ/駆動器集積回路が、直列試験バスに供
給された命令及びデータに応答して入力−出力ピンに選
択的にデータを出し且つ該データを捕捉する様に作用し
得る回路板。 【0047】(11) (10)項に記載した回路板に
於て、境界走査試験アクセス・ポート回路が、入力−出
力制御回路を接続する直列走査通路を選択的にバイパス
する様に作用し得る別のバイパス・レジスタを有する回
路板。 【0048】(12) (10)項に記載した回路板に
於て、境界走査試験アクセス・ポート回路が、IEEE
1149.1 JTAGバス基準と合致する回路を有
する回路板。 【0049】(13) (10)項に記載した回路板に
於て、入力−出力ピン制御回路が、データを記憶する第
1のメモリと、該第1のメモリに結合されていて、記憶
されているデータを選択的に伝送する様に作用し得るデ
ータ記憶用の第2のメモリと、制御作用を記憶する為の
第3のメモリと、該第3のメモリに結合されていて出力
バッファを選択的に付能する第4のメモリとを有する回
路板。 【0050】(14) (13)項に記載した回路板に
於て、第1のメモリに結合された第1の入力マルチプレ
クサと、第3のメモリ及び第1のメモリの出力に結合さ
れていて、第1のメモリからのデータを制御入力に応答
して第3のメモリにシフトする様に作用し得る第2の入
力マルチプレクサとを有する回路板。 【0051】(15) (14)項に記載した回路板に
於て、第1のマルチプレクサに結合されていて、隣接す
る入力−出力ピン制御回路からの走査データを選択的に
受取って第1のメモリに入れる入力と、第3のメモリに
結合されていて、走査データ出力を隣接する入力−出力
制御回路に伝送する様に作用し得る出力とを有する回路
板。 【0052】(16) (10)項に記載した回路板に
於て、命令レジスタ回路が、直列データ入力のデータを
選択的に受取る様に直列に結合された第1及び第2のメ
モリと、直列データ又は特定の欠落値パターンを第1及
び第2のメモリに選択的にロードする様に作用し得る第
1及び第2の入力マルチプレクサと、第1及び第2のメ
モリに夫々結合されていて、他の論理回路に伝送する為
に、命令ビットを選択的に記憶する様に作用し得る第3
及び第4のメモリとを有する回路板。 【0053】(17)集積回路又は回路板に対する試験
治具に於て、データ及び制御線に結合された被試験装置
と、直列試験バスに結合された直列試験バス制御器と、
前記データ及び制御線に結合されていて、直列試験バス
に受取った指令及びデータに応答して、前記データ及び
制御線のデータを観測すると共に該線にデータを出す様
に作用し得る複数個の境界走査センサ/駆動器集積回路
とを有する試験治具。 【0054】(18) (17)項に記載した試験治具
に於て、直列試験バスがIEEE1149.1 JTA
Gバス基準の条件を満たす試験治具。 【0055】(19) (17)項に記載した試験治具
に於て、境界走査センサ/駆動器集積回路が、複数個の
入力−出力ピンと、該入力−出力ピンに結合された複数
個の入力−出力バッファと、何れも1つの入力−出力バ
ッファに結合されていて、夫々隣接する入力−出力制御
回路に直列に結合された直列走査通路を形成する複数個
の入力−出力ピン制御回路と、直列試験バスに結合され
た境界走査試験アクセス・ポート回路と、境界走査試験
アクセス・ポート回路に結合されていて、入力−出力ピ
ン制御回路及び試験データ出力回路の機能を制御する様
にプログラムし得る命令レジスタ回路とを有し、境界走
査センサ/駆動器集積回路が、直列試験バスに供給され
た命令及びデータに応答して入力−出力ピンに選択的に
データを出すと共に該データを捕捉する様に作用し得る
試験治具。 【0056】(20) 回路板及びシステムに境界走査
試験能力を追加し、こうして非侵入形の手段を用いてこ
う云うシステムの正して動作を試験及び検証する能力を
改善する為の回路及び方式を説明した。入力出力バッフ
ァ5、命令レジスタ9及び直列試験アクセス・ポート回
路13の直列通路で構成された集積回路を説明した。こ
の集積回路を多数の入力及び出力信号0−63に結合
し、その後直列試験バスを試験アクセス・ポート及び命
令レジスタ回路と共に用いて、集積回路のピンに存在す
る任意の又は全ての信号を観測又は制御する。各々のピ
ン0−63は特定の動作に対する入力又は出力としてプ
ログラムすることができる。集積回路がプログラム可能
であって、任意のシステムに用いることができるので、
特殊な試験用のハードウェアを設計する必要がなくな
り、ユーザは任意のシステムに境界走査能力を組込むこ
とができる。これは、その多くがこう云う能力を持たな
い棚卸しの部品の配列で構成される装置に試験能力を加
えようとする時、特に重要である。 【0057】付記 著作権*M*テキサス・インスツルメンツ・インコーポ
レーテッド1991年。この特許文章の開示の一部分
は、著作権及びマスク業務としての保護を受ける様な資
料を含んでいる。この著作権及びマスク業務の所有者
は、特許及び商標局の特許ファイル又は記録に現われる
限りの特許文書又は特許開示を誰であってもファクシミ
リによって再生することに異議を唱えるものではない
が、その他の点では、いかなる形にせよ、全ての著作権
及びマスク事業の権利を保留する。
の回路図。 【図7】駆動器/センサICを装置試験治具に用いた場
合のブロック図。 【符号の説明】 3 I/Oピン制御回路 5 入出力バッファ 7 バイパス回路 9 命令レジスタ回路 11 試験で出力(TDO)選択及び再同期回路 13 JTAG試験アクセス・ポート回路
Claims (1)
- (57)【特許請求の範囲】 【請求項1】 双方向性のターミナルを有する集積回路
コンポーネントの境界走査試験のための境界走査試験直
列走査チェーンでの使用に適切な境界走査回路セル(1
1)であって、該境界走査回路セル(11)は、 双方向性入力/出力ターミナルと、 データ走査入力線(TD(N))と、 データ走査出力線(TD(N+1))と、 走査クロック線(SCANCLK)と、 データレジスタシフト線(DRSHIFT)と、 前記データ走査入力線と前記データ走査出力線との間に
直列に接続された第1、第2のレジスタ(15,17)
であって、前記走査クロック線から受信したクロックパ
ルスに応答して前記第1、第2のレジスタを介して順次
境界データを前記データ走査入力線から前記データ走査
出力線にシフトする前記第1、第2のレジスタ(15,
17)と、 前記第1、第2のレジスタの一つと前記入力/出力ター
ミナルとに接続された出力駆動器(27)であって、イ
ネーブル信号に応答して前記出力駆動器に接続された方
のレジスタから受信したバイナリデータに基づいて選択
的に前記入力/出力ターミナルを駆動する出力駆動器
(27)と、 前記出力駆動器に接続された方のレジスタと、前記入力
/出力ターミナルと、前記データ走査入力線とに接続さ
れた第1のマルチプレクサ(19)であって、前記デー
タレジスタシフト線で受信した信号に基づいて、前記デ
ータ走査入力線から逐次的にシフトされたバイナリデー
タまたは前記入力/出力ターミナルの状態のいずれか一
方を前記出力駆動器に接続された方のレジスタに選択的
に送信する第1のマルチプレクサ(19)と、 前記第1、第2のレジスタのうち前記出力駆動器に接続
されていない方のレジスタと前記出力駆動器とに接続さ
れた制御回路(31)であって、該制御回路に接続され
た方のレジスタから受け取ったバイナリデータに基づい
てイネーブル信号を選択的に前記出力駆動器に配送する
制御回路(31)と、 前記制御回路に接続された方のレジスタと前記出力駆動
器に接続された方のレジスタとに接続された第2のマル
チプレクサ(21)であって、逐次的にシフトされた、
前記出力駆動器に接続された方のレジスタの内容または
前記制御回路に接続された方のレジスタの内容を、デー
タレジスタシフト線で受信した信号に基づいて前記制御
回路に接続された方のレジスタに選択的に送信する第2
のマルチプレクサ(21)とを含む。
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