CH672391B5 - REFERENCE VOLTAGE GENERATOR. - Google Patents

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CH672391B5
CH672391B5 CH1928/85A CH192885A CH672391B5 CH 672391 B5 CH672391 B5 CH 672391B5 CH 1928/85 A CH1928/85 A CH 1928/85A CH 192885 A CH192885 A CH 192885A CH 672391 B5 CH672391 B5 CH 672391B5
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Kanji Yoh
Osamu Yamashiro
Satoshi Meguro
Koichi Nagasawa
Kotaro Nishimura
Harumi Wakimoto
Kazutaka Narita
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Hitachi Ltd
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Description

BESCHREIBUNG DESCRIPTION

Die Erfindung betrifft einen Referenzspannungserzeuger. The invention relates to a reference voltage generator.

Beim Erzeugen von Bezugs- bzw. Referenzspannungen bei verschiedenen elektronischen Halbleiterschaltkreisen ist es unbedingt erforderlich, eine physikalische Größe zu verwenden, deren Dimension der Dimension der Spannung entspricht. Als solche physikalische Größen verwendet man bis jetzt ausschliesslich den Vorwärtsspannungsabfall VF oder die Gegenrichtungs-Durchbruchspannung bzw. Zener-Span-nung Vz einer Diode mit einem PB-Übergang, die Schwellenspannung Vth eines Isolierschicht-Feldeffekttransistors der häufig als IGFET- oder MOSFET-Transistor bezeichneten Art oder dergleichen. When generating reference or reference voltages for various electronic semiconductor circuits, it is absolutely necessary to use a physical quantity whose dimension corresponds to the dimension of the voltage. Up until now, such physical quantities have been used exclusively as the forward voltage drop VF or the reverse direction breakdown voltage or Zener voltage Vz of a diode with a PB junction, the threshold voltage Vth of an insulating layer field effect transistor, which is often referred to as an IGFET or MOSFET transistor Kind or the like.

Diese physikalischen Größen liefern jedoch keine absolut feststehenden Spannungswerte, sondern die betreffenden Spannungswerte sind auf verschiedene Faktoren zurückzuführenden Schwankungen ausgesetzt. Sollen diese physikalischen Grössen bei den Bezugsspannungsgeneratoren verschiedener elektronischer Schaltungen nutzbar gemacht werden, müssen daher die Faktoren beachtet werden, die zu Schwankungen der Spannungswerte führen, und man muss die zulässige Schwankungsbreite berücksichtigen. However, these physical quantities do not provide absolutely fixed voltage values, but the relevant voltage values are exposed to fluctuations due to various factors. If these physical quantities are to be used in the reference voltage generators of various electronic circuits, the factors that lead to fluctuations in the voltage values must be taken into account and the permissible fluctuation range must be taken into account.

Zunächst ist bezüglich der Temperaturabhängigkeit der physikalischen Grössen, d. h. der Spannungen VF und Vth zu beachten, dass gewöhnlich eine Temperaturabhängigkeit von 2 bis 3 mV/ C vorhanden ist. Die durch Temperaturänderungen hervorgerufenen Schwankungen der Bezugsspannung können ein solches Ausmass erreichen, dass man in manchen Fällen auf die Ausnutzung der betreffenden physikalischen Grösse verzichten muss. First, with regard to the temperature dependence of the physical quantities, i. H. of the voltages VF and Vth note that there is usually a temperature dependency of 2 to 3 mV / C. The fluctuations in the reference voltage caused by temperature changes can reach such an extent that in some cases one does not have to use the relevant physical quantity.

Wenn z. B. ein Batterieprüfer, der ein Warnsignal erzeugen soll, wenn die Batteriespannung bis unter einen vorbestimmten Bezugswert zurückgegangen ist. in einer elektronischen Uhr verwendet werden soll, zu der als Spannungsquelle eine Silberoxidbatterie mit einer Nennspannung von 1,5 V gehört, muss sich die Tatsache, ob die Batteriespannung hoch oder niedrig ist, beim Erreichen eines Bezugsspannungswertes von etwa 1,4 V nachweisen lassen. If e.g. B. a battery tester to generate a warning signal when the battery voltage has dropped below a predetermined reference value. In an electronic watch that uses a silver oxide battery with a nominal voltage of 1.5 V as the voltage source, the fact whether the battery voltage is high or low must be demonstrated when a reference voltage value of approximately 1.4 V is reached.

Besteht die Absicht, einen Bezugsspannungsgenerator zu schaffen, bei dem vom Schwellenwert Vth eines MOSFET oder dem Vorwärtsspannungsabfalls VF einer Diode mit dem Wert von etwa 0,5 V Gebrauch gemacht werden soll, ergibt sich für den angestrebten Nachweispegel von 1,4 V eine Temperaturabhängigkeit von If the intention is to create a reference voltage generator in which use is to be made of the threshold value Vth of a MOSFET or the forward voltage drop VF of a diode with the value of approximately 0.5 V, the desired detection level of 1.4 V results in a temperature dependence of

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

{yj x (2 bis 3 (mV/°C)) - 4,67 bis 7,0 (mV/°C) {yj x (2 to 3 (mV / ° C)) - 4.67 to 7.0 (mV / ° C)

672 391 G 672 391 G

Selbst wenn man für die Praxis einen engen Betriebstemperaturbereich von 0: bis 50 C annimmt, variiert der An-sprech- oder Nachweispegel um 1,23 bis 1,57 V, so dass die Schaffung eines brauchbaren Batterieprüfers unmöglich ist. Even if a narrow operating temperature range of 0: to 50 C is assumed in practice, the response or detection level varies by 1.23 to 1.57 V, making it impossible to create a usable battery tester.

Ferner ergeben sich im Verlauf der Herstellung Abweichungen bezüglich der physikalischen Grössen. Beispielsweise beträgt die Abweichung der Schwellenspannung Vth eines MOSFET etwa ±0,2 V und ist somit grösser als die temperaturabhängige Abweichung. Wenn man einen solchen Batterieprüfer als integrierten Schaltkreis ausbildet, bei dem von der Spannung Vth Gebrauch gemacht wird, muss man daher nicht nur äussere Bauteile und äussere Anschlussstifte zum Einstellen der Bezugsspannung vorsehen, sondern nach der Herstellung des integrierten Schaltkreises müssen besondere Einstellarbeiten durchgeführt werden. Furthermore, there are deviations in the physical quantities in the course of production. For example, the deviation of the threshold voltage Vth of a MOSFET is approximately ± 0.2 V and is therefore larger than the temperature-dependent deviation. If one designs such a battery tester as an integrated circuit, which uses the voltage Vth, it is therefore not only necessary to provide external components and external connecting pins for setting the reference voltage, but special setting work must be carried out after the integrated circuit has been manufactured.

Die Untergrenze der Zener-Spannung Vz Hegt bei etwa 3 V, und es" ist unmöglich, eine Bezugsspannung zum Gebrauch in einem niedrigen Spannungsbereich von 1 bis 3 V zu erzeugen. Soll die Zener-Spannung oder der Vorwärtsspannungsabfall einer Diode als Bezugsspannung verwendet werden, muss ein Strom in der Grössenordnung von mehreren Milliampere oder sogar von mehreren Zehnteln eines Milliamperes fliessen, und dies ist nicht mit der Notwendigkeit vereinbar, den Stromverbrauch eines Bezugsspannungsgenerators möglichst niedrig zu halten. The lower limit of the Zener voltage Vz is around 3 V, and "it is impossible to generate a reference voltage for use in a low voltage range of 1 to 3 V. If the Zener voltage or the forward voltage drop of a diode is to be used as a reference voltage, a current of the order of several milliamperes or even several tenths of a milliamper must flow, and this is not compatible with the need to keep the power consumption of a reference voltage generator as low as possible.

Wenn man die Temperaturabhängigkeit, die Fertigungstoleranzen, den Energieverbrauch, den Spannungspegel usw. berücksichtigt, ist es gemäss den vorstehenden Ausführungen nicht in allen Anwendungsfällen möglich, die bekannten Bezugsspannungsgeneratoren zu verwenden, bei denen mit den Spannungen Vth, VF und Vz gearbeitet wird. In Fällen, in denen sehr hohe Anforderungen bezüglich der Genauigkeit gestellt werden, muss man daher häufig auf die Vorteile der Massenfertigung verzichten. If one takes into account the temperature dependency, the manufacturing tolerances, the energy consumption, the voltage level, etc., it is not possible in accordance with the above statements to use the known reference voltage generators in which the voltages Vth, VF and Vz are used in all applications. In cases where there are very high requirements with regard to accuracy, one often has to forego the advantages of mass production.

Zum Stand der Technik wird ferner auf folgende Veröffentlichungen hingewiesen: The following publications are also referred to regarding the state of the art:

USA-Patentschrift 3 975 648 U.S. Patent 3,975,648

USA-Patentschrift 3 919 008 U.S. Patent 3,919,008

Japanische Patentveröffentlichung Nr. 50-14 508 Japanese Patent Publication No. 50-14 508

Im Hinblick auf die vorstehenden Ausführungen, die zeigen, dass sich bezüglich einer Verbesserung der bis jetzt bekannten Bezugsspannungsgeneratoren physikalische Einschränkungen ergeben, besteht die Aufgabe der Erfindung darin, eine Bezugsspannungsgeneratorschaltung zu schaffen, die auf einem neuen Grundgedanken beruht, und die Massenfertigung entsprechender elektronischer Schaltkreise zu ermöglichen. In view of the above statements, which show that there are physical restrictions with regard to an improvement of the reference voltage generators known hitherto, the object of the invention is to create a reference voltage generator circuit which is based on a new basic idea, and to mass-produce corresponding electronic circuits enable.

Zu diesem Zweck zeichnet sich die vorliegende Erfindung nach dem Wortlaut des Anspruchs 1 aus. For this purpose, the present invention is characterized according to the wording of claim 1.

Sie beruht somit auf einem Rückgriff auf den Ausgangspunkt der Physik der Halbleiter sowie auf der besonderen Berücksichtigung des Bandabstandes Eg, der Fermi-Niveaus Efusw. It is based on a recourse to the starting point of the physics of semiconductors and on the special consideration of the band gap Eg, the Fermi levels Efusw.

Bekanntlich weisen Halbleiter Bandabstände Eg und verschiedene Pegel oder Niveaus, z. B. Donator-, Akzeptor-und Fermi-Niveaus auf. Jedoch sind bis jetzt keine Beispiele für einen Bezugsspannungsgenerator bekannt geworden, bei denen von dem Bandabstand Eg und dem Fermi-Niveau Ef Gebrauch gemacht wird, obwohl sich seit der Entdeckung der Halbleiter bemerkenswerte Entwicklungen auf diesem umfassenden Gebiet abgespielt haben. As is known, semiconductors have band gaps Eg and different levels or levels, e.g. B. Donor, acceptor and Fermi levels. However, no examples of a reference voltage generator using the bandgap Eg and the Fermi level Ef have become known so far, although remarkable developments have occurred in this extensive field since the discovery of semiconductors.

Ausführungsbeispiele der Erfindung werden im folgenden beispielsweise anhand schematischer Figuren näher erläutert. Exemplary embodiments of the invention are explained in more detail below, for example using schematic figures.

Es zeigt: It shows:

Fig. 1 eine graphische Darstellung der Bandabstände Eg bei Galliumarsenid, Silizium und Germanium sowie ihrer Temperaturabhängigkeit; 1 shows a graphical representation of the bandgaps Eg for gallium arsenide, silicon and germanium and their temperature dependence;

Fig. 2a bis 2d jeweils eine Darstellung der Bandstrukturen und Fermi-Niveaus Ef von Halbleitern, wobei Fig. 2a und 2b ein Beispiel für einen n-Halbleiter und Fig. 2c und 2d ein Beispiel für einen p-Halbleiter zeigen; 2a to 2d each show the band structures and Fermi levels Ef of semiconductors, FIGS. 2a and 2b showing an example of an n-type semiconductor and FIGS. 2c and 2d showing an example of a p-type semiconductor;

Fig. 3 in einer graphischen Darstellung die Temperaturabhängigkeit der Fermi-Niveaus bei n- bzw. p-Silizium, wobei die Störstoffdichte ein Parameter ist; 3 shows a graphical representation of the temperature dependence of the Fermi levels for n- and p-silicon, the impurity density being a parameter;

Fig. 4a, 4b und 4c jeweils eine Darstellung der Verteilung der Energieniveaus bei Germanium-, Silizium- und Gallium-arsenid-Halbleitern in Verbindung mit verschiedenen Donator- und Akzeptorstörstoffen; 4a, 4b and 4c each show the distribution of the energy levels in germanium, silicon and gallium arsenide semiconductors in connection with various donor and acceptor contaminants;

Fig. 5a und 5b jeweils eine Darstellung des Energiezustandes und der Zustände von Ladungen bei einer Halbleiteranordnung mit einem p+-Halbleiter, einem Isolator und einem n-Halbleiter, während Fig. 5c und 5d jeweils den Energiezustand bzw. die Zustände von Ladungen einer Halbleiteranordnung mit einem n+-Halbleiter, einem Isolator und einem n-Halbleiter zeigen; 5a and 5b each show the energy state and the states of charges in a semiconductor arrangement with a p + semiconductor, an insulator and an n-type semiconductor, while FIGS. 5c and 5d each show the energy state and the states of charges in a semiconductor arrangement show an n + semiconductor, an insulator and an n semiconductor;

Fig. 6a und 6b die Kennlinien bzw. den Schaltungsaufbau einer MOS-Diodenschaltung zum Gewinnen der Vth-Differenz zweier Feldeffekttransistoren mit ungleichen Schwellenspannungen VthJ 6a and 6b show the characteristic curves and the circuit structure of a MOS diode circuit for obtaining the Vth difference between two field effect transistors with unequal threshold voltages VthJ

Fig. 7 eine graphische Darstellung, die für den Fall gilt, dass eine Schwellenspannung durch Ionenimplantation geändert wird; 7 is a graphical representation that applies to the case where a threshold voltage is changed by ion implantation;

Fig. 8 und 9 jeweils den Aufbau einer Ausführungsform einer Bezugsspannungsgeneratorschaltung, bei der die Differenz zwischen den Schwellenspannungen Vth ausgenutzt wird; 8 and 9 each show the structure of an embodiment of a reference voltage generator circuit in which the difference between the threshold voltages Vth is used;

Fig. 10a den Aufbau einer Bezugsspannungsgenerator-schaltung, bei der es sich um eine Ausführungsform der Erfindung handelt, während Fig. 10b die beim Betrieb der Schaltung nach Fig. 10a auftretenden Wellenformen zeigt; Fig. 10a shows the structure of a reference voltage generator circuit which is an embodiment of the invention, while Fig. 10b shows the waveforms which occur during operation of the circuit according to Fig. 10a;

Fig. IIa ein weiteres Ausführungsbeispiel einer Bezugs-spannungsgeneratorschaltung, während Fig. IIb die Wellenformen der zugehörigen Zeitsteuersignale wiedergibt; Fig. IIa shows another embodiment of a reference voltage generator circuit, while Fig. IIb shows the waveforms of the associated timing signals;

Fig. 12 eine weitere Ausführungsform einer erfindungs-gemässen Bezugsspannungsgeneratorschaltung; 12 shows a further embodiment of a reference voltage generator circuit according to the invention;

Fig. 13 eine erfindungsgemässe Operationsverstärker-schaltung mit einer versetzten Spannung; 13 shows an operational amplifier circuit according to the invention with an offset voltage;

Fig. 14 eine Bezugsspannungsgeneratorschaltung, bei der die Operationsverstärkerschaltung nach Fig. 13 verwendet wird; Fig. 14 shows a reference voltage generator circuit using the operational amplifier circuit shown in Fig. 13;

Fig. 15,16 und 17 jeweils eine Bezugsspannungsgenerator Schaltung, wobei in Verbindung mit diesen Schaltungen weitere Ausführungsformen von Operationsverstärkerschaltungen verwendet werden; 15, 16 and 17 each show a reference voltage generator circuit, further embodiments of operational amplifier circuits being used in connection with these circuits;

Fig. 18 und 19 jeweils eine Spannungsdetektorschaltung, bei der jeweils mit einer Bezugsspannung gearbeitet wird, die einer erfindungsgemässen Bezugsspannungsgeneratorschal-tung entnommen wird; 18 and 19 each show a voltage detector circuit, in each of which a reference voltage is used, which is taken from a reference voltage generator circuit according to the invention;

Fig. 20 eine Spannungsdetektorschaltung mit einer erfindungsgemässen Operationsverstärkerschaltung, die mit einer Offset-Spannung arbeitet; 20 shows a voltage detector circuit with an operational amplifier circuit according to the invention, which operates with an offset voltage;

Fig. 21 einen Spannungskomparator, bei dem gemäss der Erfindung zwei MOSFETs mit unterschiedlichen Schwellenspannungen Vth zu einem Differentialverstärker vereinigt sind; 21 shows a voltage comparator in which, according to the invention, two MOSFETs with different threshold voltages Vth are combined to form a differential amplifier;

Fig. 22 eine erfindungsgemässe Differentialverstärkerschaltung mit MOSFETs mit unterschiedlichen Schwellenspannungen Vth; 22 shows a differential amplifier circuit according to the invention with MOSFETs with different threshold voltages Vth;

Fig. 23 in einer graphischen Darstellung die Beziehung zwischen dem Kollektorstrom und der Gatterspannung der beiden MOS-Transistoren der Differentialverstärkerschaltung nach Fig. 22; Fig. 23 is a graph showing the relationship between the collector current and the gate voltage of the two MOS transistors of the differential amplifier circuit shown in Fig. 22;

Fig. 24 eine Spannungskomparatorschaltung vom Off-set-Typ mit einer Spannungskomparatorschaltung und Schwellenfolgekreisen, bei der gemäss der Erfindung zwei 24 shows an off-set type voltage comparator circuit with a voltage comparator circuit and threshold follower circuits, in which two according to the invention

4 4th

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

5 5

672 391 G 672 391 G

MOSFETs mit unterschiedlicher Schwellenspannung verwendet werden; MOSFETs with different threshold voltages are used;

Fig. 25 eine Spannungskomparatorschaltung vom Off-set-Typ mit einer Spannungskomparatorschaltung und geerdete Quellen aufweisenden Schaltkreisen, bei der gemäss der Erfindung zwei MOSFETs mit unterschiedlichen Schwellenspannungen verwendet werden; 25 shows an off-set type voltage comparator circuit with circuits having a voltage comparator circuit and grounded sources, in which two MOSFETs with different threshold voltages are used according to the invention;

Fig. 26 ein Ausführungsbeispiel einer zum Erzeugen eines konstanten Stroms dienenden Schaltung, die bei der Spannungskomparatorschaltung vom Offset-Typ nach Fig. 24 verwendet wird; Fig. 26 shows an embodiment of a constant current generating circuit used in the offset type voltage comparator circuit of Fig. 24;

Fig. 27 eine Bezugsspannungsgeneratorschaltung mit der Differentialverstärkerschaltung nach Fig. 22; FIG. 27 shows a reference voltage generator circuit with the differential amplifier circuit according to FIG. 22;

Fig. 28 weitere Einzelheiten der Spannungskomparatorschaltung vom Offset-Typ nach Fig. 24, wobei zu einer Be-zugsspannungsgeneratorschaltung eine solche Spannungskomparatorschaltung gehört; 28 shows further details of the voltage comparator circuit of the offset type according to FIG. 24, such a voltage comparator circuit belonging to a reference voltage generator circuit;

Fig. Î9 eine einen konstanten Strom liefernde Schaltung, bei der gemäss der Erfindung die unterschiedlichen Schwellenspannungen zweier MOSFETs ausgnutzt werden; Fig. Î9 a circuit providing a constant current, in which according to the invention the different threshold voltages of two MOSFETs are used;

Fig. 30 eine einen konstanten Strom liefernde Schaltung mit einer Bezugsspannungsgeneratorschaltung, die eine Bezugsspannung auf der Basis der Differenz zwischen den Schwellenspannungen zweier MOSFETs erzeugt; 30 is a constant current supply circuit with a reference voltage generator circuit that generates a reference voltage based on the difference between the threshold voltages of two MOSFETs;

Fig. 31 eine einen konstanten liefernde Schaltung, bei der der Schaltung nach Fig. 30 eine Stromspiegelschaltung hinzugefügt ist, 31 is a constant supply circuit in which a current mirror circuit is added to the circuit of FIG. 30;

Fig. 32 und 33 jeweils eine stabilisierte Stromversorgungsschaltung mit einer Bezugsspannungsgeneratorschal-tung, die eine Bezugsspannung auf der Basis der Differenz zwischen den Schwellenspannungen zweier MOSFETs erzeugt; 32 and 33 each show a stabilized power supply circuit with a reference voltage generator circuit that generates a reference voltage based on the difference between the threshold voltages of two MOSFETs;

Fig. 34 eine stabilisierte Stromversorgungsschaltung mit einem Operationsverstärker, bei dem gemäss der Erfindung die Differenz zwischen den Schwellenspannungen von MOSFETs als Offset-Spannung verwendet wird; 34 shows a stabilized power supply circuit with an operational amplifier in which, according to the invention, the difference between the threshold voltages of MOSFETs is used as the offset voltage;

Fig. 35a ein Schaltbild zur Erläuterung der Wirkungsweise eines Spannungsreglers mit einer erfindungsgemässen Operationsverstärkerschaltung vom Offset-Typ, während Fig. 35b in einer graphischen Darstellung die zugehörigen Kennlinien zur Erläuterung der Wirkungsweise des Spannungsreglers wiedergibt; 35a is a circuit diagram for explaining the mode of operation of a voltage regulator with an operational amplifier circuit of the offset type according to the invention, while FIG. 35b shows the associated characteristic curves for explaining the mode of operation of the voltage regulator in a graphical representation;

Fig. 36a ein Schaltbild zur Erläuterung der Wirkungsweise eines weiteren erfindungsgemässen Spannungsreglers, während Fig. 36b zur Erläuterung der Wirkungsweise dieses Spannungsreglers die zugehörigen elektrischen Kennlinien wiedergibt; 36a shows a circuit diagram to explain the mode of operation of a further voltage regulator according to the invention, while FIG. 36b shows the associated electrical characteristics to explain the mode of operation of this voltage regulator;

Fig. 37 den Aufbau einer Schaltung, bei der die Erfindung bei einer Detektorschaltung für die Lebensdauer einer Batterie angewendet ist; 37 shows the construction of a circuit in which the invention is applied to a detector circuit for the life of a battery;

Fig. 38 die Schaltung einer weiteren Ausführungsform eines durch einen Taktgenerator gesteuerten Batterieprüfers; 38 shows the circuit of a further embodiment of a battery tester controlled by a clock generator;

Fig. 39 eine Bezugsspannungsgeneratorschaltung, bei der eine Feineinstellung der Bezugsspannung mit Hilfe eines Widerstandes ausserhalb eines integrierten Schaltkreises möglich ist; 39 shows a reference voltage generator circuit in which fine adjustment of the reference voltage is possible with the aid of a resistor outside an integrated circuit;

Fig. 40a eine Schmitt-Triggerschaltung, bei der der Grundgedanke der Erfindung angewendet ist, während Fig. 40b die Hysterese dieser Schaltung erkennen lässt; 40a shows a Schmitt trigger circuit to which the basic idea of the invention is applied, while FIG. 40b shows the hysteresis of this circuit;

Fig. 41 eine weitere Ausführungsform einer erfindungsgemässen Schmitt-T riggerschaltung; 41 shows a further embodiment of a Schmitt trigger circuit according to the invention;

Fig. 42 und 43 jeweils einen Schwingkreis mit einer Schmitt-Triggerschaltung nach der Erfindung; 42 and 43 each show an oscillating circuit with a Schmitt trigger circuit according to the invention;

Fig. 44 einen Differentialverstärker mit MOSFETs; 44 shows a differential amplifier with MOSFETs;

Fig. 45 eine erfindungsgemässe TTL-MOS-Signalpegel-Verschiebungsschaltung; 45 shows a TTL-MOS signal level shift circuit according to the invention;

Fig. 46 eine logische Schwellenwert-Stabilisierungsschaltung; 46 shows a logic threshold stabilization circuit;

Fig. 47 eine Substrat-Vorspannungsgeneratorschaltung nach der Erfindung; 47 shows a substrate bias generator circuit according to the invention;

Fig. 48 eine erfindungsgemässe Schaltung zum Einstellen eines Zustandes; 48 shows a circuit according to the invention for setting a state;

Fig. 49 eine Zustandseinstellschaltung bekannter Art; 49 shows a state setting circuit of a known type;

Fig. 50 einen MOS-Speicher, bei dem die Substrat-Vorspannungsgenerator Schaltung nach Fig. 47 verwendet wird; Fig. 50 shows a MOS memory using the substrate bias generator circuit shown in Fig. 47;

Fig. 51 eine Speicherzelle des MOS-Speichers nach Fig. 50; FIG. 51 shows a memory cell of the MOS memory according to FIG. 50;

Fig. 52 einen erfindungsgemässen Halbleiterspeicher mit direktem Zugriff; 52 shows a semiconductor memory according to the invention with direct access;

Fig. 53a eine Spannungsdetektorschaltung, die bei dem Speicher nach Fig. 52 verwendet wird, während Fig. 53b die Betriebswellenformen der Spannungsdetektorschaltung wiedergibt; Fig. 53a shows a voltage detector circuit used in the memory of Fig. 52, while Fig. 53b shows the operating waveforms of the voltage detector circuit;

Fig. 54 eine elektronische Uhr mit dem Batterieprüfer nach Fig. 20; 54 shows an electronic watch with the battery tester according to FIG. 20;

Fig. 55 eine elektronische Uhr mit einem ähnlichen Batterieprüfer; 55 shows an electronic watch with a similar battery tester;

Fig. 56 eine elektronische Uhr mit dem Spannungsregler nach Fig. 36a; 56 shows an electronic watch with the voltage regulator according to FIG. 36a;

Fig. 57 eine elektronische Uhr mit einem ähnlichen Spannungsregler; 57 shows an electronic watch with a similar voltage regulator;

Fig. 58 im Schnitt zwei MOSFETs nach der Erfindung mit unterschiedlichen Schwellenspannungen; 58 shows in section two MOSFETs according to the invention with different threshold voltages;

Fig. 59 im Schnitt p+-Gatter- und n+-Gatter-MOSFETs zum Ermitteln der Differenz (Efn—Efp) der Fermi-Niveaus von n-und p-Halbleitern, wobei die linke Hälfte einen p-Kanal-FET und die rechte Hälfte einen n-Kanal-FET zeigt; 59 shows p + -gate and n + -gate MOSFETs in section for determining the difference (Efn-Efp) of the Fermi levels of n- and p-semiconductors, the left half being a p-channel FET and the right half shows an n-channel FET;

Fig. 60 im Schnitt p+-Gatter- und n+-Gatter-MOSFETs zum Ermitteln der Differenz (Efn —Efp) der Fermi-Niveaus von n- und p-Halbleitern, wobei die linke Hälfte einen p-Kanal-FET und die rechte Hälfte einen n-Kanal-FET zeigt; 60 shows a section of p + gate and n + gate MOSFETs for determining the difference (Efn -Efp) of the Fermi levels of n- and p-semiconductors, the left half being a p-channel FET and the right half shows an n-channel FET;

Fig. 61 im Schnitt zwei p-Kanal-MOSFETs mit unterschiedlichen Schwellenspannungen; 61 shows an average of two p-channel MOSFETs with different threshold voltages;

Fig. 62 und 63 jeweils im Schnitt die wesentlichen Teile von MOSFETs, die für den Aufbau einer erfindungsgemässen Schaltung benötigt werden und Gatterelektroden mit unterschiedlichen Fermi-Niveaus aufweisen; 62 and 63 each show in section the essential parts of MOSFETs which are required for the construction of a circuit according to the invention and which have gate electrodes with different Fermi levels;

Fig. 64 im Schnitt die wesentlichen Teile von MOSFETs, die einen erfindungsgemässen Bezugsspannungsgenerator bilden; 64 shows in section the essential parts of MOSFETs which form a reference voltage generator according to the invention;

Fig. 65a und 65b in der Draufsicht bzw. im Schnitt einen MOSFET mit n+-Gatter und p-Kanal, wobei der Schnitt längs der Linie B — B in Fig. 65a verläuft; 65a and 65b in plan view and in section a MOSFET with n + gate and p-channel, the section running along the line BB in FIG. 65a;

Fig. 66a und 66b jeweils in der Draufsicht bzw. im Schnitt einen MOSFET mit p+-Gatter und p-Kanal; 66a and 66b each show a top view or a section of a MOSFET with p + gate and p-channel;

Fig. 67a und 67b jeweils in der Draufsicht bzw. im Schnitt einen MOSFET mit p+-Gatter und p-Kanal; 67a and 67b each show a top view or a section of a MOSFET with p + gate and p-channel;

Fig. 68a und 68b jeweils in der Draufsicht bzw. im Schnitt einen MOSFET mit i-Gatter und p-Kanal; 68a and 68b each show a top view or a section of a MOSFET with i-gate and p-channel;

Fig. 69a und 69b jeweils im Grundriss bzw. im Schnitt einen MOSFET mit n+-Gatter und p-Kanal; 69a and 69b each show a MOSFET with n + gate and p-channel in plan and in section;

Fig. 70a und 70b in der Draufsicht bzw. im Schnitt einen MOSFET mit n+-Gatter und n-Kanal; 70a and 70b in plan view and in section, a MOSFET with n + gate and n-channel;

Fig. 71a und 71b jeweils in der Draufsicht bzw. im Schnitt einen MOSFET mit i-Gatter und n-Kanal; 71a and 71b each show a top view or a section of a MOSFET with an i-gate and an n-channel;

Fig. 72a und 72b jeweils in der Draufsicht bzw. im Schnitt einen MOSFET mit p+-Gatter und n-Kanal; 72a and 72b each show a top view or a section of a MOSFET with p + gate and n-channel;

Fig. 73a bis 73f Darstellungen, die erkennen lassen, dass p-Kanal-MOSFETs mit n+-Gatter (Teil B) bzw. p+-Gatter (Teil A) gemeinsam mit einem p-Kanal-FET (Teil C) und einem n-Kanal-FET (Teil D) hergestellt werden, welch letztere eine komplementäre MOS-Vorrichtung bekannter Art bilden; 73a to 73f representations that show that p-channel MOSFETs with n + gate (part B) or p + gate (part A) together with a p-channel FET (part C) and an n- Channel FET (part D) are produced, the latter forming a complementary MOS device of known type;

Fig. 74a bis 74d, 75 bis 75d, 76a bis 76d und 77a bis 77d jeweils im Schnitt die Hauptschritte der Herstellung zweier 74a to 74d, 75 to 75d, 76a to 76d and 77a to 77d each in section the main steps of producing two

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

672 391 G 672 391 G

6 6

erfmdungsgemässer MOSFETs in Verbindung mit einer komplementären MOS-Vorrichtung; MOSFETs according to the invention in connection with a complementary MOS device;

Fig. 78a bis 78e jeweils im Schnitt die verschiedenen Schritte zum Herstellen eines n-Kanal-MOSFETs; 78a to 78e each show in section the different steps for producing an n-channel MOSFET;

Fig. 79a bis 79e, 80a bis 80d und 81a bis 81d jeweils im Schnitt verschiedene Schritte zur Erläuterung eines erfindungsgemässen Verfahrens zum Herstellen von MOSFETs zur Verwendung bei einer erfindungsgemässen Bezugsspan-nungsgeneratorschaltung; und 79a to 79e, 80a to 80d and 81a to 81d each show different steps in section to explain a method according to the invention for producing MOSFETs for use in a reference voltage generator circuit according to the invention; and

Fig. 82a und 82b sowie Fig. 83a bis 83d jeweils im Schnitt einen von mehreren Schritten zur Erläuterung eines weiteren erfindungsgemässen Verfahrens zum Herstellen von MOSFETs zur Verwendung bei einer Bezugsspannungsge-neratorschaltung nach der Erfindung. 82a and 82b and FIGS. 83a to 83d each show in section one of several steps for explaining a further method according to the invention for producing MOSFETs for use in a reference voltage generator circuit according to the invention.

Die Physik der Halbleiter, die mit dem Kristallgefüge von Halbleitern beginnt und sich heute auch auf die Bandabstände von Halbleitern und andere Erscheinungen erstreckt, welche durch Donator- und Akzeptor-Störstoffe hervorgerufen werden, ist in zahlreichen Fachveröffentlichungen erläutert. The physics of semiconductors, which begins with the crystal structure of semiconductors and now extends to the bandgaps of semiconductors and other phenomena caused by donor and acceptor contaminants, is explained in numerous specialist publications.

Bekanntlich weisen Halbleiter von unterschiedlicher Zusammensetzung Bandabstände Eg unterschiedlicher Art auf, die in eV ausgedrückt werden und somit die Dimension einer Spannung haben. Wie erwähnt, besteht jedoch bis jetzt kein Anzeichen dafür, dass davon Kenntnis genommen wurde, dass bei einem Halbleiter von Natur aus ein Bandabstand Eg vorhanden ist, welcher nur in geringem Masse temperaturabhängig ist, und dass diese Eigenschaft ausgenutzt wurde, um eine Bezugsspannungsquelle zu schaffen. It is known that semiconductors of different compositions have band gaps Eg of different types, which are expressed in eV and thus have the dimension of a voltage. As mentioned, however, so far there is no indication that it was noted that a semiconductor has a band gap Eg inherently, which is only slightly temperature-dependent, and that this property has been used to create a reference voltage source .

Die Erfindung beruht auf diesen Grundlagen der Halbleiterphysik. Im Hinblick hierauf wird zunächst auf diese Grundlagen näher eingegangen. Zwar sind die wesentlichen Eigenschaften von Halbleitern in zahlreichen Fachveröffentlichungen eingehend dargestellt worden, doch soll im folgenden eine kurze Erläuterung anhand des Werks «Physics of Semiconductor Devices» von S. M. SZE, Verlag John Wiley & Sons, 1969, gegeben werden, wobei insbesondere auf das Kapitel 2, «Physics and Properties of Semiconductors», S. 11 bis 65, Bezug genommen wird. The invention is based on these fundamentals of semiconductor physics. In view of this, these basics are first discussed in more detail. The essential properties of semiconductors have been described in detail in numerous specialist publications, but the following is a brief explanation based on the work "Physics of Semiconductor Devices" by SM SZE, published by John Wiley & Sons, 1969, with particular reference to the chapter 2, “Physics and Properties of Semiconductors”, pp. 11 to 65.

Ausnutzung des Bandabstandes Eg Utilization of the band gap Eg

Es gibt Halbleiter der verschiedensten Zusammensetzung. Zu den typischen Halbleitern, die gegenwärtig im industriellen Massstab verwendet werden, gehören keine chemischen Verbindungen enthaltende Halbleiter aus Germanium oder Silizium sowie Verbindungs-Halbleiter aus Gal-liumarsenid. Die Beziehungen zwischen den Bandabständen Eg dieser Halbleiter und der Temperatur sind in dem genannten Werk auf Seite 24 in einem Diagramm dargestellt, das in Fig. 1 wiedergegeben ist. There are semiconductors of various compositions. Typical semiconductors that are currently used on an industrial scale include non-chemical compound semiconductors made of germanium or silicon and compound semiconductors made of gallium arsenide. The relationships between the bandgaps Eg of these semiconductors and the temperature are shown in the cited work on page 24 in a diagram which is shown in FIG. 1.

Gemäss Fig. 1 betragen die Bandabstände Eg von Germanium, Silizium und Galliumarsenid bei der Normaltemperatur von 300 K jeweils 0,80 eV bzw. 1,12 eV bzw. 1,43 eV. Die Temperaturabhängigkeit beträgt jeweils 0,39 bzw. 0,24 bzw. 0,43 meV/K. Wenn man Spannungen erzeugt, deren Werte den Bandabständen Eg entsprechen bzw. sich ihnen nähern, ist es somit möglich, Bezugsspannungsgeneratoren zu schaffen, deren Temperaturabhängigkeit um eine Grössenordnung niedriger ist als bei der Ausnutzung des Vorwärtsspannungsabfalls Vr einer Diode mit einem pn-Übergang bzw. der Schwelleuspannung Vth eines IGFET, worauf eingangs bereits hingewiesen wurde. Ferner wird eine zu erzeugende Spannung durch den natürlichen Bandabstand des Halbleiters bestimmt. Beipielsweise beträgt die genannte Spannung bei Silizium etwa 1,12 V bei der Normaltemperatur, und sie ist von sonstigen Faktoren im wesentlichen unabhängig. Somit ist es möglich, eine Bezugsspannung zu erhalten, die durch Fertigungstoleranzen usw. nicht beeinflusst wird. 1, the band gaps Eg of germanium, silicon and gallium arsenide at the normal temperature of 300 K are 0.80 eV, 1.12 eV and 1.43 eV, respectively. The temperature dependence is 0.39, 0.24 and 0.43 meV / K, respectively. If voltages are generated whose values correspond to or approach the band gaps Eg, it is thus possible to create reference voltage generators whose temperature dependency is an order of magnitude lower than when utilizing the forward voltage drop Vr of a diode with a pn junction or the Threshold voltage Vth of an IGFET, which was already pointed out at the beginning. Furthermore, a voltage to be generated is determined by the natural band gap of the semiconductor. For example, the voltage mentioned for silicon is about 1.12 V at normal temperature and is essentially independent of other factors. It is thus possible to obtain a reference voltage that is not influenced by manufacturing tolerances, etc.

Im folgenden wird an einem Beispiel erläutert, nach welchem Prinzip eine Spannung gewonnen werden kann, die dem Bandabstand Eg eines Halbleiters entspricht. In the following, an example is used to explain the principle by which a voltage can be obtained that corresponds to the band gap Eg of a semiconductor.

Anwendung der Differenz zwischen Fermi-Niveaus (Arbeitsfunktionen) bei n-, i- und p-Halbleitern Application of the difference between Fermi levels (work functions) for n, i and p semiconductors

Die Zustände von Energieniveaus, die sich beim Dotieren von Halbleitern mit Donator- und Akzeptorstörstoffen ergeben, sind bekannt. Für die Erfindung ist von besonderer Bedeutung die Erscheinung, dass die Energieniveaus, bei denen die Fermi-Energien von n- und p-Halbleitern hegen, in Richtung eines Leitfähigkeitsbandes und in Richtung eines Valenzbandes gegenüber dem Fermi-Energieniveau E; eines Eigenhalbleiters getrennt sind. Bei der Tendenz, bei der sich die Energieniveaus weiter von dem Fermi-Niveau E; des Eigenhalbleiters entfernen, wenn die Dichte der Akzentor- und Donatorstörstoffe zunimmt, nähert sich das Fermi-Niveau Efp des p-Halbleiters dem oberen Wert Ev des Valenzbandes, während sich das Fermi-Niveau Ef„ des n-Halbleiters dem unteren Wert Ec.des Leitfähigkeitsbandes nähert. Wenn man die Differenz Efn—Elp der beiden Fermi-Niveaus berücksichtigt, entspricht die Energieniveaudifferenz im wesentlichen annähernd dem Bandabstand des Halbleiters, und ihre Temperaturabhängigkeit ist ebenfalls nahezu gleich derjenigen des Bandabstandes Eg. Das gleiche gilt für die Differenzen Efn—Ei und Ei—Efp zwischen den Fermi-Niveaus des p-Halbleiters und des Eigenhalbleiters bzw. zwischen den Fermi-Niveaus des n-Halbleiters und des Eigenhalbleiters. In diesem Fall nähert sich jedoch der Absolutwert dem Wert Eg/2. Im folgenden werden die Unterschiede bezüglich des Eigenhalbleiters nicht im einzelnen behandelt, denn die Differenzen werden halb so gross wie die Differenz zwischen dem p-Typ und dem n-Typ. Wie im folgenden näher ausgeführt, wird die Temperaturabhängigkeit von Ef„—Efp um so geringer, je höher die Störstoffkonzentration ist. Um eine grosse Energieniveaudifferenz annähernd gleich dem Bandabstand Eg und eine geringe Temperaturabhängigkeit zu erreichen, ist es daher zweckmässig, eine Störstoffdichte zu wählen, die der Sättigungsdichte möglichst weitgehend nahekommt. The states of energy levels that result when semiconductors are doped with donor and acceptor impurities are known. Of particular importance for the invention is the phenomenon that the energy levels at which the Fermi energies of n- and p-semiconductors are in the direction of a conductivity band and in the direction of a valence band compared to the Fermi energy level E; of a semiconductor are separated. With the tendency where the energy levels continue from the Fermi level E; of the intrinsic semiconductor, if the density of the accent and donor impurities increases, the Fermi level Efp of the p-type semiconductor approaches the upper value Ev of the valence band, while the Fermi level Ef "of the n type semiconductor approaches the lower value Ec.des Conductivity band is approaching. If one takes into account the difference Efn-Elp of the two Fermi levels, the energy level difference corresponds approximately to the bandgap of the semiconductor and its temperature dependence is also almost equal to that of the bandgap Eg. The same applies to the differences Efn-Ei and Ei-Efp between the Fermi levels of the p-type semiconductor and the self-semiconductor or between the Fermi levels of the n-type semiconductor and the self-semiconductor. In this case, however, the absolute value approaches Eg / 2. In the following, the differences regarding the self-semiconductor are not dealt with in detail, because the differences become half the size of the difference between the p-type and the n-type. As explained in more detail below, the higher the concentration of contaminants, the lower the temperature dependence of Ef "-Efp. In order to achieve a large energy level difference approximately equal to the bandgap Eg and a low temperature dependence, it is therefore advisable to choose a density of contaminants that comes as close as possible to the saturation density.

Die Fermi-Niveaus Efn und Efp beeinflussen nicht nur die Dichte der Donator- oder Akzeptorstörstoffe, sondern auch die Pegel Ed und Ea der Donator- und Akzeptorstörstoffe, wobei sich dieser Einfluss in Abhängigkeit von den verwendeten Störstoffen ändert. Wenn das Niveau Ed bzw. Ea ein Energieniveau hat, das dem Leitfahigkeitsband oder dem Valenzband näher benachbart ist, rückt das Fermi-Niveau Efd bzw. Efa näher heran. Mit anderen Worten, wenn die Störstoffniveaus Ed und Ea des Donators bzw. des Akzeptors niedriger liegen, nähert sich die Differenz Efn—Efp der Fermi-Niveaus stärker dem Bandabstand Eg des Halbleiters an. The Fermi levels Efn and Efp influence not only the density of the donor or acceptor interfering substances, but also the Ed and Ea levels of the donor and accepting interfering substances, this influence changing depending on the interfering substances used. If the level Ed or Ea has an energy level that is closer to the conductivity band or the valence band, the Fermi level Efd or Efa approaches. In other words, if the impurity levels Ed and Ea of the donor and the acceptor are lower, the difference Efn-Efp of the Fermi levels approaches the bandgap Eg of the semiconductor more closely.

Wenn der Störstoffpegel Ed bzw. Ea des Donators bzw. des Akzeptors dem Fermi-Niveau Ei des Eigenhalbleiters angenähert, d. h. gesenkt wird, entfernt sich die Differenz Efn—EfP der Fermi-Niveaus weiter von dem Bandabstand Eg des Halbleiters. Dies bedeutet jedoch nicht, dass sich die Temperaturabhängigkeit verschlechtert, sondern es bedeutet, dass sich der Absolutwert der Differenz Ef„—Efp der Fer-mi-Niveaus verkleinert. Somit ist diese Differenz der Fermi-Niveaus bzw. die Differenz der Arbeitsfunktionen eine naturgegebene physikalische Eigenschaft des Halbleitermaterials, des Störstoffs usw. Von einem anderen Standpunkt ausgehend, könnte man eine Bezugsspannungsquelle parallel zum Bandabstand Eg des Halbleiters oder auf ähnliche Weise schaffen. Mit anderen Worten, die Differenz Efn—Efp der If the impurity level Ed or Ea of the donor or the acceptor approximates the Fermi level Ei of the self-semiconductor, i. H. is reduced, the difference Efn-EfP of the Fermi levels moves further away from the bandgap Eg of the semiconductor. However, this does not mean that the temperature dependence worsens, but it means that the absolute value of the difference Ef "-Efp of the Fer-mi levels decreases. Thus, this difference in Fermi levels or the difference in work functions is a natural physical property of the semiconductor material, the contaminant, etc. From another point of view, one could create a reference voltage source parallel to the bandgap Eg of the semiconductor or in a similar way. In other words, the difference Efn-Efp the

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

672 391 G 672 391 G

Fermi-Niveaus kann als solche zu einer Bezugsspannungsquelle werden, bei der die Temperaturabhängigkeit geringer ist und bei der eine geringere Gefahr einer Beeinflussung durch Fertigungstoleranzen besteht, als es bei der Ausnutzung des Vorwärtsspannungsabfalls VF eines pn-Übergangs s und der Schwellenspannung Vti, eines IGFET der Fall ist. As such, Fermi levels can become a reference voltage source where the temperature dependence is less and where there is less risk of being affected by manufacturing tolerances than when exploiting the forward voltage drop VF of a pn junction s and the threshold voltage Vti, an IGFET which Case is.

Somit ermöglicht es die Ausnutzung der Differenz Efn—Efp der Fermi-Niveaus unter Verwendung von Störstoffen mit niedrigeren Donator- und Akzeptorpegeln Ed und Ea, ein Verfahren zum Gewinnen einer Spannung zu schaffen, deren 10 Wert sich im wesentlichen dem Bandabstand Eg des Halbleiters nähert. In Fällen, in denen eine verhältnismässig hohe Bezugsspannung erzeugt werden soll, die dem Bandabstand des Halbleiters gleichwertig ist, kann man andererseits Störstoffe verwenden, die seichte Pegel aufweisen, während is dann, wenn eine verhältnismässig niedrige Bezugsspannung erzeugt werden soll, Störstoffe mit tiefen Pegeln verwendet werden können. Thus, taking advantage of the difference Efn-Efp of the Fermi levels using impurities with lower donor and acceptor levels Ed and Ea enables a method to be obtained for a voltage whose value substantially approaches the bandgap Eg of the semiconductor. In cases where a relatively high reference voltage is to be generated which is equivalent to the bandgap of the semiconductor, on the other hand one can use impurities which have shallow levels, whereas if a relatively low reference voltage is to be generated, impurities with low levels are used can be.

20 20th

Konkrete Beispiele für die Wahl von Störstoffen Specific examples of the choice of contaminants

Die Beziehungen zwischen dem Fermi-Niveau Ef, dem Donator-Niveau Ed, dem Akzeptor-Niveau Ea, der Donatordichte Nd, der Akzeptordichte Na und der Temperatur T werden im folgenden anhand von Fig. 2 und 3 näher erläu- 25 tert. Zunächst soll jedoch auf Angaben Bezug genommen werden, die sich auf Seite 30 des vorstehend genannten Werks finden und die in Fig. 4 wiedergegeben sind, um zu erläutern, welche Niveaus verschiedene Störstoffe den Germanium-, Silizium und Galliumarsenid-Halbleitern darbie- 30 ten, und um zu zeigen, auf welche Weise die Störstoffe gemäss der Erfindung verwendet werden. The relationships between the Fermi level Ef, the donor level Ed, the acceptor level Ea, the donor density Nd, the acceptor density Na and the temperature T are explained in more detail below with reference to FIGS. 2 and 3. First of all, however, reference should be made to information which can be found on page 30 of the abovementioned work and which is reproduced in FIG. 4 in order to explain the levels of different impurities present in the germanium, silicon and gallium arsenide semiconductors, and to show how the contaminants according to the invention are used.

Fig. 4a, 4b und 4c sind schematische Darstellungen, welche die Energieverteilungen verschiedener Störstoffe bei Germanium, Silizium und Galliumarsenid zeigen. In den 35 Darstellungen geben die Zahlenwerte die Energieunterschiede Ec—Ed vom untersten Wert Ec eines Leitfähigkeitsbandes bis zu den Niveaus an, die über der als gestrichelte Linie gezeichneten Mittellinie eines Bandabstandes oder dem Fermi-Niveau liegen, und zwar für einen Eigenhalbleiter Ej, und sie 40 geben Energieunterschiede Ea — Ev zwischen dem obersten Wert Ev eines Valenzbandes und den Niveaus an, die unter der Mittellinie Ej liegen, wobei in beiden Fällen eV als Einheit gewählt ist. 4a, 4b and 4c are schematic representations showing the energy distributions of various impurities in germanium, silicon and gallium arsenide. In the 35 representations, the numerical values indicate the energy differences Ec — Ed from the lowest value Ec of a conductivity band to the levels which lie above the center line of a band gap or the Fermi level drawn as a broken line, for a self-semiconductor Ej, and so on 40 indicate energy differences Ea - Ev between the uppermost value Ev of a valence band and the levels which lie below the center line Ej, eV being selected as the unit in both cases.

Somit ist ein Störstoff, dem ein niedriger Zahlenwert zu- 45 geordnet ist, von solcher Art, dass sein Niveau dem untersten Wert Ec des Leitfähigkeitsbandes bzw. dem obersten Wert Ev des Valenzbandes nahe benachbart ist, und dieser Störstoff ist geeignet, eine dem Bandabstand Eg nahe benachbarte Spannung zu erzeugen. Beispielsweise sind bei Si- 50 lizium, das gegenwärtig am häufigsten verwendet wird, die Niveaudifferenzen Ec—Ed und Ea—Ev der Donatorstörstoffe Lithium, Antimon, Phosphor, Arsen und Wismut sowie der Thus, an interfering substance to which a low numerical value is assigned is of such a type that its level is close to the lowest value Ec of the conductivity band or the highest value Ev of the valence band, and this interfering substance is suitable, one of the bandgap Eg to generate nearby neighboring voltage. For example, in silicon, which is currently the most commonly used, the level differences Ec-Ed and Ea-Ev of the donor impurities lithium, antimony, phosphorus, arsenic and bismuth as well as

Akzeptorstörstoffe Bor. Aluminium und Gallium am kleinsten, und beide Niveaudifferenzen liegen um etwa 6% niedriger als der Bandabstand Eg von Silizium. Wird eine Temperaturänderung gegenüber O K unberücksichtigt gelassen, nimmt die Differenz Efd - Efa der Fermi-Niveaus von n- und p-Silizium, bei dem diese Störstoffe verwendet werden, einen Wert entsprechend 94 bis 97% des Bandabstandes Eg von Silizium an, wobei dieser Wert annähernd gleich Eg ist. Als Donatorstörstoff sowie als Akzeptorstörstoff, welche nächst den vorgenannten Störstoffen die kleinsten Niveaudifferenzen Ec — Ed und Ea — Ev zeigen, seien Schwefel mit etwa 16% von Eg und Indium mit etwa 14% von Eg genannt. Die Differenz Efd—Efa der Fermi-Niveaus von n- und p-Silizium, bei dem die betreffenden Störstoffe verwendet werden, nimmt bei O K etwa den Wert 0,85 Eg an, und die Abweichung vom Bandabstand Eg von Silizium erreicht einen Wert von bis zu etwa 15%. Somit ist die Abweichung erheblich grösser als bei den weiter oben genannten Störstoffen. Acceptor interferences boron. Aluminum and gallium are the smallest, and both level differences are about 6% lower than the bandgap Eg of silicon. If a temperature change compared to OK is not taken into account, the difference Efd - Efa of the Fermi levels of n- and p-silicon, in which these contaminants are used, takes on a value corresponding to 94 to 97% of the bandgap Eg of silicon, this value is approximately equal to Eg. Sulfur with about 16% of Eg and indium with about 14% of Eg are mentioned as donor and as acceptor, which show the smallest level differences Ec - Ed and Ea - Ev next to the above mentioned contaminants. The difference Efd-Efa of the Fermi levels of n- and p-silicon, in which the relevant contaminants are used, takes about 0.85 Eg at OK, and the deviation from the bandgap Eg of silicon reaches a value of to about 15%. This means that the deviation is considerably larger than for the above-mentioned interfering substances.

Somit ist es möglich, einen Donatorstörstoff aus der Lithium, Antimon, Phosphor, Arsen und Wismut umfassenden Gruppe und einen Akzeptorstörstoff aus der Bor, Aluminium und Gallium umfassenden Gruppe als Störstoffe für p- und n-Silizium zu verwenden, um eine Spannung zu erhalten, die im wesentlichen gleich dem Bandabstand Eg von Silizium ist. Die übrigen Störstoffe ermöglichen die Erzeugung von Spannungen, die erheblich niedriger sind als der Bandabstand Eg von Silizium. It is thus possible to use a donor impurity from the group comprising lithium, antimony, phosphorus, arsenic and bismuth and an acceptor impurity from the group comprising boron, aluminum and gallium as impurities for p- and n-silicon in order to obtain a voltage, which is substantially equal to the bandgap Eg of silicon. The other interfering substances enable the generation of voltages that are considerably lower than the band gap Eg of silicon.

Physik des Fermi-Niveaus Ef Physics of the Fermi level Ef

Im folgenden wird die Differenz Ef„ — EfP der Fermi-Niveaus auf der Basis der physikalischen Eigenschaften anhand von Fig. 2a bis 2d näher erläutert, wo die Energieniveaus von Halbleitern dargestellt sind. Fig. 2a und 2b zeigen das Energieniveaumodell eines n-Halbleiters und die entsprechende Temperaturabhängigkeit, während Fig. 2c und 2d das Energieniveaumodell eines p-Halbleiters und die zugehörige Temperaturabhängigkeit zeigen. The difference Ef "-EfP of the Fermi levels is explained in more detail below on the basis of the physical properties with reference to FIGS. 2a to 2d, where the energy levels of semiconductors are shown. 2a and 2b show the energy level model of an n-type semiconductor and the corresponding temperature dependency, while FIGS. 2c and 2d show the energy level model of a p-type semiconductor and the associated temperature dependency.

Die in einem Halbleiter vorhandenen Träger umfassen die Summe der Elektronen nd, die durch die Ionisation von Donatorstörstoffen Nd erzeugt werden, und von aus dem Valenzband angeregten Paaren von Elektronenlöchern. Ist die Dichte Nd des Donatorstörstoffs ausreichend hoch, ist die Anzahl der erregten Elektronenlochpaare vernachlässigbar gering, und für die Anzahl der Leitungselektronen n gilt n " "d (1) The carriers present in a semiconductor comprise the sum of the electrons nd which are generated by the ionization of donor impurities Nd and pairs of electron holes excited from the valence band. If the density Nd of the donor interfering substance is sufficiently high, the number of excited electron hole pairs is negligibly small, and n "" d (1) applies to the number of conduction electrons n

Hierbei ergeben sich nj und n aus der Wahrscheinlichkeit, mit der Elektronen durch das Donatorniveau festgehalten werden, sowie aus der Anzahl von Elektronen, die in einem Leitungsband vorhanden sind; somit gelten die folgenden Gleichungen: Here nj and n result from the probability with which electrons are held by the donor level and from the number of electrons that are present in a conduction band; thus the following equations apply:

55 55

»d " Nd (1 »D" Nd (1st

1 + exp ( 1 + exp (

Ed " Ed "

kT kT

- N - N

d * d *

ef " Ed 1 + exp ( \T d) ef "Ed 1 + exp (\ T d)

und and

E„ - E n - Nq . exp (——£)> E "- E n - Nq. exp (—— £)>

(2) (2)

(3) (3)

672 391 G 672 391 G

8 8th

Hierbei erhält man für die effektive Dichte der Zustände in dem Leitungsband Nc: Here one obtains for the effective density of the states in the conduction band Nc:

N - 2(2^m*kT)3/2 c hz N - 2 (2 ^ m * kT) 3/2 c hz

Hierin bezeichnet h die Plancksche Konstante, m die wirksame Elektronenmasse, k die Boltzmann-Konstante und und Here h denotes the Planck constant, m the effective electron mass, k the Boltzmann constant and and

Da angenommen ist, dass das Fermi-Niveau dem unteren Rand des Leitungsbandes Ec benachbart ist, kann man Since it is assumed that the Fermi level is adjacent to the lower edge of the conduction band Ec, one can

Aus Gleichung (6) ist folgendes ersichtlich: Wenn die Störstoffkonzentrationsdichte Nd hoch ist, nähert sich nicht nur bei einer niedrigen Temperatur, sondern auch bei der Normaltemperatur Nc/N<j dem Wert 1, und geht nach Null, so dass das Fermi-Niveau Ef an einem Punkt zwischen dem unteren Rand Ec des Leitungsbandes und dem Donatorniveau Ed liegt und dass die Temperaturabhängigkeit im wesentlichen gleich der Temperaturkennlinie von Ec wird. The following can be seen from equation (6): If the impurity concentration density Nd is high, not only approaches the value 1 at a low temperature but also at the normal temperature Nc / N <j, and goes to zero, so that the Fermi level Ef lies at a point between the lower edge Ec of the conduction band and the donor level Ed and that the temperature dependence becomes substantially equal to the temperature characteristic of Ec.

In Fällen jedoch, in denen die Temperatur hinreichend hoch geworden ist, herrschen die aus dem Valenzband erregten Elektronenlochpaare vor, die Einflüsse der Störstoffe verringern sich, und das Fermi-Niveau Epn des n-Halbleiters nähert sich dem Niveau Ej des Eigenhalbleiters an. Diese Beziehung ist in Fig. 2b dargestellt. However, in cases where the temperature has become sufficiently high, the electron hole pairs excited from the valence band predominate, the influences of the interfering substances decrease, and the Fermi level Epn of the n-type semiconductor approaches the level Ej of the self-semiconductor. This relationship is shown in Fig. 2b.

Ziemlich das Gleiche gilt für den Fall eines p-Halbleiters, der nur einen Akzentorstörstoff enthält, wie es in Fig. 2c gezeigt ist, wenn die Temperatur niedrig ist, sowie dann, wenn die Dichte des Akzeptorstörstoffs hoch ist; hierbei liegt das Fermi-Niveau Efp bei dem p-Halbleiter im wesentlichen in der Mitte zwischen dem oberen Rand Ev des Valenzbandes und dem Akzeptorniveau Ea. Bei einer Erhöhung der Temperatur erfolgt eine Annäherung an das Fermi-Niveau Ej des Eigenhalbleiters. Quite the same applies to the case of a p-type semiconductor that contains only one accentor impurity, as shown in FIG. 2c, when the temperature is low and when the density of the acceptor impurity is high; the Fermi level Efp for the p-type semiconductor lies essentially in the middle between the upper edge Ev of the valence band and the acceptor level Ea. When the temperature rises, the Fermi level Ej of the semiconductor is approximated.

Die Temperaturabhängigkeit des Fermi-Niveaus Efp für einen p-Halbleiter ist in Fig. 2d dargestellt. The temperature dependence of the Fermi level Efp for a p-type semiconductor is shown in FIG. 2d.

Beziehung zwischen der Temperaturkennlinie des Fermi-Niveaus Ef und der Störstoffdichte (konkretes Beispiel) Relationship between the temperature characteristic of the Fermi level Ef and the impurity density (concrete example)

Die Beziehungen zwischen der Temperaturabhängigkeit der Fermi-Niveaus Efp und Efn sowie der Störstoffdichte wurden vorstehend auf der Basis der physikalischen Eigenschaften erläutert. Um ein konkretes Beispiel zu geben, wird im folgenden von einem Siliziumhalbleiter gesprochen, wie er gegenwärtig in der Praxis in den meisten Fällen verwendet The relationships between the temperature dependence of the Fermi levels Efp and Efn and the impurity density were explained above on the basis of the physical properties. In order to give a concrete example, the following is referred to as a silicon semiconductor, which is currently used in practice in most cases

T die Gittertemperatur. Aus den Gleichungen (1), (2) und (3) ergibt sich: T the grid temperature. From equations (1), (2) and (3) we get:

(4) (4)

(5) (5)

das erste Glied von Gleichung (5) vernachlässigen, so dass neglect the first term of equation (5) so that

(6) (6)

wird, und die Differenz der Fermi-Niveaus Ef„—Efp sowie 30 ihre Temperaturabhängigkeit beim praktischen Gebrauch werden anhand von Angaben erläutert, die auf Seite 37 des eingangs genannten Werks zu finden und in Fig. 3 wiedergegeben sind. and the difference between the Fermi levels Ef "-Efp and their temperature dependence in practical use are explained on the basis of information which can be found on page 37 of the work mentioned at the outset and is shown in FIG. 3.

Bei bekannten Verfahren zum Herstellen eines Silizium-35 halbleiters in Form eines IC werden als Störstoffe ausschliesslich Bor und Phosphor verwendet. Hierbei wird mit hohen Störstoffdichten von IQ20 Atomen/cm3 gearbeitet. Selbst wenn jedoch gemäss Fig. 3 die Werte Nd und Na der Donator- und Akzeptordichte auf 1018 Atome/cm3 herabge-40 setzt werden, so dass sie um zwei Grössenordnungen niedriger sind, ergibt sich die Differenz Efn—Efp der Fermi-Ni-veaus des n-Halbleiters und des p-Halbleiters bei 300 K mit 0,5—(—0,5) = 1,0 eV, und dieser Wert ist dem Bandabstand Eg von etwa 1,1 eV bei der gleichen Temperatur nahe 45 benachbart. In dem Temperaturbereich von 200 K bis 400 K bzw. —70 3C bis 130 CC betragen die Veränderungen der Differenz in Abhängigkeit von der Temperatur etwa 1,04 bis 0,86 eV, und die Änderungsgeschwindigkeit beträgt 0,9 mWTC. Dies ist ein kleiner Wert, der annähernd einem Drit-50 tel des Wertes von 2 bis 3 mV/' C der Änderungsgeschwindigkeit in Abhängigkeit von der Temperatur bei der Schwellenspannung V,h eines IGFET bzw. des Vorwärtsspannungsabfalls VF einer Diode entspricht, wie es weiter oben erläutert wurde. In known methods for producing a silicon 35 semiconductor in the form of an IC, only boron and phosphorus are used as interfering substances. Here, high impurity densities of IQ20 atoms / cm3 are used. However, even if, according to FIG. 3, the values Nd and Na of the donor and acceptor density are reduced to 1018 atoms / cm 3, so that they are two orders of magnitude lower, the difference Efn-Efp of the Fermi-Ni levels results of the n-type semiconductor and the p-type semiconductor at 300 K with 0.5 - (- 0.5) = 1.0 eV, and this value is adjacent to the band gap Eg of approximately 1.1 eV at the same temperature close to 45. In the temperature range from 200 K to 400 K or -70 3C to 130 CC, the changes in the difference depending on the temperature are about 1.04 to 0.86 eV, and the rate of change is 0.9 mWTC. This is a small value which corresponds approximately to a third of the value of 2 to 3 mV / 'C of the rate of change as a function of the temperature at the threshold voltage V, h of an IGFET or the forward voltage drop VF of a diode, as follows was explained above.

55 Liegen die Werte der Störstoffdichte bei IO20 cm3 oder darüber, wird die Fermi-Niveaudifferenz im wesentlichen gleich dem für Silizium geltenden Bandabstand (Eg)si !, 1 V, und die Änderungsgeschwindigkeit in Abhängigkeit von der Temperatur nimmt den Wert von etwa 0,2 mV/cC 6o an, der hinreichend niedrig ist. 55 If the values of the impurity density are IO20 cm3 or above, the Fermi level difference becomes essentially equal to the band gap (Eg) si!, 1 V, which applies to silicon, and the rate of change depending on the temperature takes the value of about 0.2 mV / cC 6o, which is sufficiently low.

Wenn die Werte der Störstoffkonzentration bei etwa 10'5 Atomen/cm3 oder höher liegen, lässt sich somit eine Tempe-raturabhängigkeit erreichen, die im Vergleich zum Stand der Technik mindestens auf die Hälfte bis auf ein Drittel verrin-65 gert ist. Vorzugsweise liegen die Störstoffkonzentrationen bei IO20 Atomen/cm3 oder darüber, wobei sich eine Verbesserung um bis zu etwa '/io ergibt, und insbesondere wird die Sättigungsdichte oder die Entartungsdichte bevorzugt. If the values of the impurity concentration are around 10'5 atoms / cm3 or higher, a temperature dependency can be achieved which is reduced by at least half to a third compared to the prior art. Preferably, the impurity concentrations are IO20 atoms / cm3 or above, with an improvement of up to about 10 / 10o, and in particular the saturation density or the degeneracy density is preferred.

EF * EF *

Nc • exP < kT > - Nc • exP <kT> -

N N

EF " Ed 1 + exp (-£ S) EF "Ed 1 + exp (- £ S)

kT kT

N. E_ - E„ 2E„ - E, - E / - exp + exp ( F kTd £> N. E_ - E "2E" - E, - E / - exp + exp (F kTd £>

20 20th

Ep - 1/2 (Ed + Ec) - 1/2 kTlnjjS Ep - 1/2 (Ed + Ec) - 1/2 kTlnjjS

d d

9 9

672 391 G 672 391 G

Prinzip der Gewinnung der Differenz von Fermi-Niveaus mit Beispiel Nunmehr stellt sich die Frage, nach welchem Prinzip es möglich ist, die Spannung zu erhalten, die der Differenz der Fermi-Niveaus Ef„-Efp und Efn — E; entspricht. Ein Beispiel s hierfür ist die Verwendung der Differenz der Schwellenspannungen Vth von zwei MOSFETs mit Kanälen vom gleichen Leitfähigkeitstyp, zu denen Halbleiter-Steuerelektroden gehören, die auf Gatterisolierfilmen angeordnet sind, welche unter im wesentlichen gleichen Bedingungen auf verschiede- io nen Flächen ein und desselben Halbleiterkörpers erzeugt worden sind und aus dem gleichen Halbleitermaterial, z. B. Silizium, bestehen, sich jedoch bezüglich ihres Leitfähigkeitstyps unterscheiden. Im folgenden wird ein konkretes Beispiel beschrieben. is Principle of obtaining the difference between Fermi levels with an example Now the question arises, according to which principle it is possible to obtain the voltage which corresponds to the difference between the Fermi levels Ef "-Efp and Efn - E; corresponds. An example of this is the use of the difference in threshold voltages Vth of two MOSFETs with channels of the same conductivity type, which include semiconductor control electrodes, which are arranged on gate insulating films and which are in substantially the same conditions on different areas of one and the same semiconductor body have been generated and made of the same semiconductor material, e.g. As silicon exist, but differ in terms of their conductivity type. A concrete example is described below. is

Fig. 59 und 60 zeigen im Schnitt den Aufbau der betreffenden Feldeffekttransistoren, die zu einem komplementären integrierten MOS-Schaltkreis (CMOSIC) gehören. Der Einfachheit halber wird im folgenden der MOS-Transistor, dessen Gatterelektrode aus einem Halbleiter vom p+-Typ besteht, als «p+-Gatter-MOS» bezeichnet, während der MOS-Transistor, dessen Gatterelektrode aus einem Halbleiter vom n+-Typ besteht, als «n+-Gatter-MOS» bezeichnet wird; der MOS-Transistor, dessen Gatterelektrode aus einem Eigenhalbleiter oder einem Halbleiter vom i-Typ besteht, wird als «i-Gatter-MOS» bezeichnet. Die linke Hälfte von Fig. 60 zeigt p-Kanal-MOS-Transistoren mit p+- bzw. i- bzw. n+-Gatter. 59 and 60 show in section the structure of the relevant field effect transistors which belong to a complementary integrated MOS circuit (CMOSIC). For the sake of simplicity, the MOS transistor whose gate electrode consists of a p + -type semiconductor is referred to below as "p + gate MOS", while the MOS transistor, whose gate electrode consists of a n + -type semiconductor, as “N + gate MOS” is referred to; the MOS transistor, whose gate electrode consists of an intrinsic semiconductor or an i-type semiconductor, is referred to as an “i-gate MOS”. The left half of FIG. 60 shows p-channel MOS transistors with p + - or i- or n + gates.

In der folgenden Tabelle sind die Differenzen der Schwellenspannungen bei den MOSFETs, d. h. (Qi) — (Q3) und (Q4)-(Qs) angegeben. The following table shows the differences in threshold voltages for the MOSFETs, i. H. (Qi) - (Q3) and (Q4) - (Qs).

(Einheit: Volt) (Unit: volt)

Fig. 73a bis 73f, auf die weiter unten näher eingegangen wird, zeigen jeweils im Schnitt die wichtigsten Herstellungsschritte und lassen erkennen, dass man den p+-Gatter-MOS und den n+-Gatter-MOS herstellen kann, ohne im Vergleich zu einem bekannten Verfahren zum Herstellen eines CMOSIC eine Änderung vorzunehmen oder zusätzliche Schritte durchzuführen. FIGS. 73a to 73f, which will be discussed in more detail below, each show the most important manufacturing steps in section and show that the p + gate MOS and the n + gate MOS can be produced without compared to a known method make a change to make a CMOSIC or take additional steps.

Fig. 65a und 65b sowie 66a und 66b zeigen jeweils in der Draufsicht bzw. im Schnitt p-Kanal-MOS-Transistoren mit n+- bzw. p+-Gatter, die zur Verwendung bei Schaltkreisen geeignet sind. 65a and 65b and 66a and 66b each show a top view or a section of p-channel MOS transistors with n + or p + gates which are suitable for use in circuits.

Gemäss Fig. 65a, 65b bzw. 66a, 66b wird zur Erzeugung einer sich selbst abgleichenden Struktur ein p-Störstoff in die beiden Endabschnitte Es und Ed der Gatterelektrode G, die aus einem i-Halbleiter oder einem Eigenhalbleiter besteht, welche einer Quelle S bzw. einem Kollektor D nahe benachbart sind, sowohl bei dem p+-Gatter-MOS als auch bei dem n^-Gatter-MOS hineindiffundiert, da es sich in diesem Fall um einen MOS-Transistor mit p-Kanal handelt. In einen zentralen Teil Cp des Gatters G wird für den p+-Gatter-MOS ein p-Störstoff und für den n+-Gatter-MOS ein n-Störstoff hineindiffundiert. Ein Bereich i, in dem kein Störstoff vorhanden ist, befindet sich zwischen dem zentralen Bereich und den beiden Endabschnitten Es und Ed in der Nähe der Quelle bzw. des Kollektors. Somit besteht der Unterschied zwischen dem p+-Gatter-MOS und dem n+-Gatter-MOS nur darin, ob der Bereich des zentralen Teils Cp des Gatters aus einem p-Halbleiter oder einem n-Halbleiter besteht. According to FIGS. 65a, 65b and 66a, 66b, a p-type impurity is generated in the two end sections Es and Ed of the gate electrode G, which consists of an i-semiconductor or a self-semiconductor, which is a source S or are closely adjacent to a collector D, both in the p + gate MOS and in the n ^ gate MOS, since in this case it is a p-channel MOS transistor. A p-type impurity is diffused into a central part Cp of the gate G for the p + -gate MOS and an n-type impurity is diffused into the n + gate MOS. An area i in which no contaminant is present is located between the central area and the two end sections Es and Ed in the vicinity of the source or the collector. Thus, the difference between the p + gate MOS and the n + gate MOS is only whether the area of the central part Cp of the gate consists of a p-type semiconductor or an n-type semiconductor.

In Fig. 65a, 65b bzw. 66a, 66b erkennt man ein n"-Silizi-umsubstrat 101, einen p+-Quellenbereich 108, einen p+-Kollektorbereich 113, einen Gatteroxidfilm 105, einen Dickfeldoxidfilm 104 und einen weiteren Oxidfilm 111. Wie aus Fig. 65a oder 66a ersichtlich, sind mehrere p+-Quellenbereiche 108 miteinander elektrisch durch eine Verbindungsschicht 114 verbunden, mehrere p+-Kollektorbereiche 113 65a, 65b and 66a, 66b, one can see an n "silicon substrate 101, a p + source region 108, a p + collector region 113, a gate oxide film 105, a thick field oxide film 104 and a further oxide film 111. As shown in FIG 65a or 66a, a plurality of p + source regions 108 are electrically connected to one another by a connecting layer 114, a plurality of p + collector regions 113

sind miteinander durch eine Verbindungsschicht 112 elektrisch verbunden, und mehrere Gatter G sind miteinander 35 durch eine Verbindungsschicht 115 elektrisch verbunden. are electrically connected to each other by a connection layer 112, and a plurality of gates G are electrically connected to each other 35 by a connection layer 115.

Um die Schwankungen der effektiven Länge der Kanäle möglichst weitgehend zu verringern, die sich bei den MOS-Transistoren daraus ergeben, dass die mit dem p-Störstoff angereicherten Zonen an den beiden Endabschnitten Es und 40 ED der sich deckenden Gatterelektroden G eine Verlagerung nach links bzw. nach rechts, d. h. zur Quellenseite bzw. zur Kollektorseite, erfahren, was auf einen Maskendeckungsfehler bei der Herstellung zurückzuführen ist, werden die Säulen der Quellenbereiche und der Kollektorbereiche miteinander 45 abwechselnd angeordnet, und die Anordnung wird so gewählt, dass man die linke Hälfte und die rechte Hälfte in Liniensymmetrie gegenüber der gesamten Kanalrichtung bringen kann. Selbst wenn eine Verlagerung der Maske gegenüber der Kanalrichtung nach links oder rechts erfolgt, so 50 dass sich eine Veränderung der wirksamen Kanallänge bei den Feldeffekttransistoren in den betreffenden Säulen ergibt, werden die Änderungen bezüglich der mittleren wirksamen Kanallänge bei dem p+-Gatter-MOS und dem n+-Gatter-MOS innerhalb der betreffenden, parallelgeschalteten Säu-55 len im ganzen ausgeglichen, so dass sich eine im wesentlichen konstante Kanallänge ergibt. In order to reduce as far as possible the fluctuations in the effective length of the channels, which result in the case of the MOS transistors from the fact that the zones enriched with the p-type impurity at the two end sections Es and 40 ED of the overlapping gate electrodes G shift to the left or to the right, d. H. to the source side and to the collector side, respectively, which is due to a masking error in manufacture, the columns of the source regions and the collector regions are arranged alternately with one another, and the arrangement is chosen such that the left half and the right half are in line symmetry can bring against the entire channel direction. Even if the mask is shifted to the left or right with respect to the channel direction, so that there is a change in the effective channel length for the field effect transistors in the relevant columns, the changes with regard to the mean effective channel length in the p + gate MOS and the n + gate MOS within the relevant, parallel connected columns balanced overall so that there is an essentially constant channel length.

Fig. 73a bis 73f zeigen, auf welche Weise der p+-Gatter-MOS und der n+-Gatter-MOS unter Anwendung des bekannten Verfahrens zum Herstellen eines CMOS-IC mit Sili-60 ziumgatter hergestellt wird. 73a to 73f show the manner in which the p + gate MOS and the n + gate MOS are produced using the known method for producing a CMOS IC with silicon gate.

Fig. 73a zeigt einen n-Siliziumhalbleiter 101 mit einem spezifischen Widerstand von 1 bis 8 Ohm cm, auf dem auf thermischem Wege ein Oxidationsfilm 102 mit einer Stärke von etwa 4000 bis 16 000 Â gezüchtet wird. Ein Bereich des 65 Films wird mit Hilfe des Photoätzverfahrens mit einem Fenster für eine selektive Diffusion versehen. Bor als p-Störstoff wird im Wege der Ionenimplantation in einer Menge von etwa 10" bis 1013 cm"2 bei einer Energie von 50 bis 200 keV FIG. 73a shows an n-silicon semiconductor 101 with a specific resistance of 1 to 8 ohm cm, on which an oxidation film 102 with a thickness of approximately 4000 to 16 000 Å is thermally grown. A region of the film is provided with a window for selective diffusion using the photoetching process. Boron as a p-type impurity is obtained by ion implantation in an amount of approximately 10 "to 1013 cm" 2 with an energy of 50 to 200 keV

672 391 G 672 391 G

10 10th

eingebracht, woraufhin 8 bis 10 Stunden lang eine thermische Diffusion durchgeführt wird, um einen versenkten p~-Bereich 103 als Substrat für einen n-Kanal-MOS-Transistor zu erzeugen. is introduced, whereupon thermal diffusion is carried out for 8 to 10 hours in order to produce a buried p-region 103 as a substrate for an n-channel MOS transistor.

Gemäss Fig. 73b wird der thermisch erzeugte Oxidati- 5 onsfilm 102 vollständig entfernt, es wird ein neuer Oxidati-onsfilm 104 mit einer Stärke von etwa 1 bis 2 Mikrometer auf thermischem Wege erzeugt, und ein Bereich dieses Films, welcher der Quelle, dem Kollektor und dem Gatter des MOS-Transistors entspricht, wird durch Ätzen entfernt. io Hierauf wird ein Gateroxidfilm 105 mit einer Stärke von etwa 300 bis 1500 Â erzeugt. Auf dem so hergestellten Substrat wird eine Schicht 106 aus polykristallinem Silizium vom i-Typ oder aus einem Eigenhalbleiter mit einer Stärke von 2000 bis 6000 Â gezüchtet. Diese Schicht wird durch 15 Ätzen so entfernt, dass nur der Gatterteil G des MOS-Tran-sistors zurückbleibt. According to FIG. 73b, the thermally produced oxidation film 102 is completely removed, a new oxidation film 104 with a thickness of approximately 1 to 2 micrometers is thermally produced, and a region of this film which is the source, the collector and corresponds to the gate of the MOS transistor is removed by etching. A gate oxide film 105 with a thickness of approximately 300 to 1500 Â is then produced. A layer 106 of i-type polycrystalline silicon or of an intrinsic semiconductor with a thickness of 2000 to 6000 Å is grown on the substrate produced in this way. This layer is removed by 15 etching so that only the gate part G of the MOS transistor remains.

Gemäss Fig. 73c wird dann durch Aufdampfen ein Maskenoxidfilm 107 erzeugt, bei dem die Bereiche, unter denen ein p-Störstoff eindiffundiert werden soll, mit Hilfe des Pho- 20 toätzverfahrens entfernt werden. Hierauf wird Bor als p-Störstoff mit einer hohen Dichte von etwa IO20 bis 1021 Atome/cm3 eindiffundiert, um einen Quellenbereich 108 und einen Kollektorbereich 113 des p-Kanal-MOS-Transistors und gleichzeitig eine Gatterelektrode aus einem p-Halbleiter 25 zu erzeugen. 73c, a mask oxide film 107 is then produced by vapor deposition, in which the areas under which a p-type impurity is to be diffused are removed with the aid of the photoetching method. Boron is then diffused in as a p-type impurity with a high density of approximately IO20 to 1021 atoms / cm 3 in order to produce a source region 108 and a collector region 113 of the p-channel MOS transistor and at the same time a gate electrode made of a p-type semiconductor 25.

K K

-q VQ + q tFp+ + 3A + -q VQ + q tFp + + 3A +

^ ~ ^ ~ ^ ~ ^ ~

Gemäss Fig. 73d wird dann in der beschriebenen Weise ein Maskenoxidfilm 109 aufgedampft, und die Bereiche dieses Films, unter denen ein n-Störstoff eindiffundiert werden soll, werden mit Hilfe des Photoätzverfahrens entfernt. Hierauf wird als n-Störstoff Phosphor mit einer hohen Dichte von etwa IO20 bis 1021 Atome/cm3 eindiffundiert, um einen Quellenbereich 110 und einen Kollektorbereich 116 des n-Kanal-MOS-Transistors und gleichzeitig eine Gatterelektrode aus einem n-Halbleiter zu erzeugen. 73d, a mask oxide film 109 is then evaporated in the manner described, and the areas of this film under which an n-type impurity is to be diffused are removed using the photoetching method. Phosphorus is then diffused in as an n-type impurity with a high density of approximately IO20 to 1021 atoms / cm 3 in order to produce a source region 110 and a collector region 116 of the n-channel MOS transistor and at the same time a gate electrode made of an n-semiconductor.

Gemäss Fig. 73e wird der Oxidfilm 109 entfernt. Dann wird ein Oxidfilm 111 mit einer Stärke von etwa 4000 bis 8000 Â aufgedampft, woraufhin der Bereich des Films, der einem elektrischen Anschlussabschnitt entspricht, mit Hilfe des Photoätzverfahrens entfernt wird. Nunmehr wird ein Metall (Aluminium) zur Verdampfung gebracht, und mit Hilfe des Photoätzverfahrens wird ein Elektrodenverbindungsteil 112 erzeugt. 73e, the oxide film 109 is removed. Then, an oxide film 111 having a thickness of about 4000 to 8000 Å is evaporated, and then the area of the film corresponding to an electrical connection portion is removed by the photoetching method. A metal (aluminum) is then evaporated and an electrode connection part 112 is produced using the photoetching method.

Gemäss Fig. 73f wird die so erhaltene Anordnung mit einem aufgedampften Oxidfilm mit einer Stärke von 1 bis 2 Mikrometer bedeckt. 73f, the arrangement thus obtained is covered with a vapor-deposited oxide film with a thickness of 1 to 2 micrometers.

Im folgenden wird anhand von Fig. 5a bis 5d die Schwellenspannung des MOS-Transistors erläutert, bei dem die Gatterelektrode aus dem Halbleitermaterial besteht. Bezüglich des p+-Gatter-MOS ergibt sich aus dem in Fig. 5a wiedergegebenen Energiebanddiagramm folgendes: The threshold voltage of the MOS transistor in which the gate electrode consists of the semiconductor material is explained below with reference to FIGS. 5a to 5d. With regard to the p + gate MOS, the following results from the energy band diagram shown in FIG. 5a:

q X - q V0 + q ^ q X - q V0 + q ^

+ +

q% + - q 6X q% + - q 6X

'Si 'Si

Hierin bezeichnet Inscribed here

Vg die Potentialdifferenz zwischen einem Halbleitersubstrat und einer Gatterelektrode (p+-Halbleiter) die Elektronenaffinität Vg is the potential difference between a semiconductor substrate and a gate electrode (p + semiconductor) the electron affinity

Eg den Bandabstand Eg the band gap

0srf das Oberflächenpotential eines n-Halbleitersubstrats 0fp das Fermi-Potential eines p-Halbleiters gegenüber dem 0srf the surface potential of an n-type semiconductor substrate 0fp the Fermi potential of a p-type semiconductor compared to that

Fermi-Potential eines Eigenhalbleiters 0b das Fermi-Potential des n-Halbleitersubstrats gegenüber dem Fermi-Potential des Eigenhalbleiters q die Einheitsladung des Elektrons V0 die an einen Isolator angelegte Potentialdifferenz Fermi potential of an intrinsic semiconductor 0b the Fermi potential of the n-semiconductor substrate compared to the Fermi potential of the intrinsic semiconductor q the unit charge of the electron V0 the potential difference applied to an insulator

Ec den unteren Rand eines Leitungsbandes Ec the bottom of a conduction band

Ev den oberen Rand eines Valenzbandes Ev the upper edge of a valence band

Ej das Fermi-Niveau des Eigenhalbleiters Ej the Fermi level of the semiconductor

In der Gleichung (7) ist die Arbeitsfunktion der Gatterelektrode mit 0mp+ bezeichnet, während die Arbeitsfunktion des Halbleiters entsprechend mit 0s bezeichnet ist. Somit gilt In equation (7) the work function of the gate electrode is designated 0mp +, while the work function of the semiconductor is correspondingly designated 0s. Thus applies

<!HP+ <! HP +

x x

E _£ E _ £

2q 2q

40 40

Si Si

Daher ist V0 = Therefore V0 =

7' + 7 '+

2q 2q

- * - *

-Vg + 0MP-I— 0si — 0srf -Vg + 0MP-I-0si - 0srf

(7) (7)

(9) (9)

(10) (10)

Aus der Beziehung der Ladungen nach Fig. 5b ergibt sich —Cqx • Vo + Qss + Qi + Qb = O (11) The relationship of the charges according to FIG. 5b results in —Cqx • Vo + Qss + Qi + Qb = O (11)

«<FP+ «<FP +

Hierin bezeichnet Cox die Kapazität des Isolators je Flächeneinheit Qss feste Ladungen in dem Isolator Qb feste Ladungen als Folge der Ionisation von Störstoffen im Halbleitersubstrat Qi einen Kanal bildende Träger Herein, Cox denotes the capacitance of the insulator per unit area Qss fixed charges in the insulator Qb fixed charges as a result of the ionization of impurities in the semiconductor substrate Qi a channel-forming carrier

Aus den Gleichungen (lO)und(ll) ergibt sich From the equations (lO) and (ll) follows

—Cox (—Vq + 0mpH— 0si — 0srf) —Cox (—Vq + 0mpH— 0si - 0srf)

+ Qss + Qi + Qd = o (12) + Qss + Qi + Qd = o (12)

Die Gatterspannung Vg im Augenblick der Bildung des Kanals Qi ist die Schwellenspannung. Bezeichnet man die (8) Schwellenspannung des p+-Gatter-MOS mit VthP-K erhält man The gate voltage Vg at the time the channel Qi is formed is the threshold voltage. If one designates the (8) threshold voltage of the p + gate MOS with VthP-K one obtains

60 60

w - w -

q—0 q-0

Q Q

Si Si

Srf Srf

SS 'OX SS 'OX

Q Q

ü ü

:ox : ox

(13) (13)

11 11

672 391 G 672 391 G

In diesem Zeitpunkt ist 0srf = 2 0f. At this time, 0srf = 2 0f.

Bei dem n+-Gatter-MOS-Transistor unterscheidet sich entsprechend die Arbeitsfunktion 0mn + der Gatterelektrode wie folgt: In the case of the n + gate MOS transistor, the work function 0mn + of the gate electrode differs accordingly as follows:

**MN+ ** MN +

- ^ + - ^ +

E E

_a _a

2q 2q

**FN+ ** FN +

(14) (14)

Somit erhält man für die Schwellenspannung Vthn+ des n '-Gatter-MOS die folgende Gleichung: The following equation is thus obtained for the threshold voltage Vthn + of the n 'gate MOS:

Vthn+ " - *Si Vthn + "- * Si

Hierin ist 0srf = 2 0f. Here 0srf = 2 0f.

Somit ergibt sich die Differenz VthP-l— thn+ der Schwellenspannungen der MOS-Transistoren mit p+- bzw. n ""-Gatter wie folgt: The difference VthP-I-thn + of the threshold voltages of the MOS transistors with p + or n "" gates thus results as follows:

VthpH Vthn+ = 0MpH 0MN + VthpH Vthn + = 0MpH 0MN +

= 0FP+ — 0FN+ (16) = 0FP + - 0FN + (16)

Diese Differenz ist gleich der Differenz der Fermi-Poten-tiale der Halbleiter, aus denen die Gatterelektroden bestehen. Dies wird anhand der Tatsache leicht verständlich, dass gemäss einem Vergleich zwischen Fig. 5a und Fig. 5c die Gatterspannung in dem Zeitpunkt, in dem das gleiche Ladungsprofil besteht, gleich der Differenz der Arbeitsfunktionen der Gatterelektroden und der Differenz der Fermi-Ni-veaus ist. This difference is equal to the difference in the Fermi potentials of the semiconductors that make up the gate electrodes. This can be easily understood from the fact that, according to a comparison between FIGS. 5a and 5c, the gate voltage at the time when the same charge profile exists is equal to the difference in the work functions of the gate electrodes and the difference in the Fermi-Ni levels .

Zwar gilt die vorstehende Beschreibung für einen p -Kanal-MOS-Transistor, doch gilt Entsprechendes auch für den n -Kanal-MOS-Transistor. Although the above description applies to a p-channel MOS transistor, the same applies to the n-channel MOS transistor.

- 6 - 6th

Q Q

Srf Srf

SS SS

:ox : ox

D D

:ox : ox

(15) (15)

Aus der vorstehenden Beschreibung ist ersichtlich, dass es möglich ist. eine Spannung, die im wesentlichen gleich dem Bandabstand Eg ist, als Differenz der Schwellenspannungen des p+-Gatter-MOS und des n+-Gatter-MOS zu gewinnen. Gemäss einem anderen Verfahren kann die Spannung des Bandabstandes Eg als Differenz der Schwellenspannung eines MOS-Transistors, dessen Gatterelektrode aus einem Eigenhalbleiter besteht (im folgenden als «i-Gatter-MOS» bezeichnet), und der Schwellenspannung des p+-Gatter-MOS oder des n+-Gatter-MOS gewonnen werden. It can be seen from the above description that it is possible. to obtain a voltage which is substantially equal to the band gap Eg as the difference between the threshold voltages of the p + gate MOS and the n + gate MOS. According to another method, the voltage of the bandgap Eg can be defined as the difference between the threshold voltage of a MOS transistor whose gate electrode consists of an intrinsic semiconductor (hereinafter referred to as “i-gate MOS”) and the threshold voltage of the p + gate MOS or the n + gate MOS can be obtained.

Bezeichnet man die Schwellenspannung des i-Gatter-MOS mit Vthi und berücksichtigt man, dass das Fermi-Niveau des Eigenhalbleiters gleich Null ist, da das Fermi-Niveau des Eigenhalbleiters den Bezugswert bildet, ergibt sich für die Differenz der Schwellenspannungen des i-Gatter-MOS und des p+-Gatter-MOS die folgende Gleichung: If one designates the threshold voltage of the i-gate MOS with Vthi and one takes into account that the Fermi level of the self-semiconductor is zero, since the Fermi level of the self-semiconductor forms the reference value, the difference between the threshold voltages of the i-gate results in MOS and the p + gate MOS the following equation:

thi thi

- vthP+l " 1° - «W"! 1/2 E - vthP + l "1 ° -« W "! 1/2 E

g G

(17) (17)

Als Differenz der Schwellenspannungen des i-Gatter- MOS und des n^-Gatter-MOS ergibt sich: The difference between the threshold voltages of the i-gate MOS and the n ^ gate MOS results in:

f vthi " Vthn+H «W " 0 ' 1/2 E f vthi "Vthn + H« W "0 '1/2 E

g G

(18) (18)

Es ist ersichtlich, dass man als Differenzen eine Spannung erhält, die gerade der Hälfte eines Bandabstandes Eg entspricht. It can be seen that the difference obtained is a voltage which corresponds to exactly half of a band gap Eg.

Die Spannung, die sich infolge des Unterschiedes der Schwellenspannungen des i-Gatter-MOS und des p+-Gatter-oder des n+-Gatter-MOS ergibt, ist sehr gut brauchbar, The voltage resulting from the difference in the threshold voltages of the i-gate MOS and the p + gate or the n + gate MOS is very useful,

denn sie beträgt etwa 0,55 V und ist zur Verwendung als niedrige Bezugsspannung geeignet; wie im folgenden erläutert, lässt sich hierbei leicht eine Bezugsspannung von hoher Genauigkeit gewinnen, und zwar nicht nur unter Anwendung von Verfahren zum Herstellen integrierter CMOS-Schaltkreise, sondern auch bei der Herstellung integrierter MOS-Schaltkreise, denn die Dotierung der Gatterelektroden 50 mit einem Störstoff lässt sich mittels eines einzigen Arbeitsschritts durchführen. because it is about 0.55 V and is suitable for use as a low reference voltage; As explained below, a reference voltage of high accuracy can easily be obtained here, not only using methods for producing integrated CMOS circuits, but also in the production of integrated MOS circuits, because the gate electrodes 50 are doped with an impurity can be carried out in a single step.

Fig. 67a und 67b bis Fig. 72a und 72b zeigen jeweils in der Draufsicht bzw. im Schnitt längs einer Schnittlinie A —A in der Draufsicht p+-Gatter-, i-Gatter- und n+-Gatter- 55 FIGS. 67a and 67b to 72a and 72b show p + -gate, i-gate and n + -gate 55 in plan view and in section along a section line A - A in plan view, respectively

MOS-Transistoren mit p- bzw. n-Kanal zur praktischen Verwendung bei Schaltkreisen. MOS transistors with p- or n-channel for practical use in circuits.

Ähnlich wie in den Fällen von Fig. 65a und 65b bzw. 66a und 66b werden gemäss den genannten Figuren p- oder n-Bereiche einer Quelle bzw. eines Kollektors durch Eindiffun- m dieren eines Störstoffs unter Verwendung polykristallinen Siliziums als Maske erzeugt. Um einen Toleranzbereich für das Ausrichten der Maske zwischen der Maske zum selektiven Eindiffundieren eines p- oder eines n-Störstoffs und den Quellen- und Kollektorbereichen zu schaffen, wird der glei- s5 che Störstoff wie bei den Quellen- und Kollektorbereichen in die beiden Endabschnitte Es und ED einer Gatterelektrode G in der Nähe der Quelle S und des Kollektors D sowohl bei dem p+-Gatter-MOS als auch bei dem n+-Gatter-MOS ein-diffundiert. Beispielsweise wird bei dem p-Kanal-MOS als p-Störstoff Bor eindiffundiert. In einen mittleren Teil der Gatterelektrode wird für den p+-Gatter-MOS ein p-Störstoff und bei dem n+-Gatter-MOS ein n-Störstoff eindiffundiert. Similar to the cases of FIGS. 65a and 65b or 66a and 66b, according to the figures mentioned, p or n regions of a source or a collector are produced by diffusing an impurity using polycrystalline silicon as a mask. In order to create a tolerance range for the alignment of the mask between the mask for the selective diffusion of a p- or an n-impurity and the source and collector areas, the same impurity as for the source and collector areas becomes in the two end sections Es and ED of a gate electrode G in the vicinity of the source S and the collector D diffuses in both the p + gate MOS and the n + gate MOS. For example, boron is diffused into the p-channel MOS as p-type impurity. A p-type impurity is diffused into a central part of the gate electrode for the p + -gate MOS and an n-type impurity is diffused into the n + gate MOS.

Fig. 67a, 67b bzw. 68a, 68b bzw. 69a, 69b zeigen jeweils in der Draufsicht bzw. in einem Schnitt p-Kanal-MOS-Transistoren mit p+- bzw.i- bzw. n+-Gatter, während Fig. 70a, 70b bzw. 71a, 71b bzw. 72a, 72b n-Kanal-MOS-Transistoren mit n-- bzw. i- bzw. p+-Gatter zeigen. 67a, 67b or 68a, 68b or 69a, 69b each show a top view or a section of p-channel MOS transistors with p + or i or n + gates, while FIG. 70b or 71a, 71b or 72a, 72b show n-channel MOS transistors with n-- or i- or p + gates.

Um die Unterschiede bezüglich der wirksamen Kanallänge der MOS-Transistoren möglichst weitgehend zu verringern, die darauf zurückzuführen sind, dass diejenigen Bereiche an den beiden Endabschnitten Es und Ed der Gatterelektroden G, welche zur Selbstausrichtung dienen und innerhalb welcher der gleiche Störstoff eindiffundiert wird wie bei den Quellen- und Kollektorbereichen entweder nach links oder nach rechts in Richtung auf die Quellenseite bzw. in Richtung auf die Kollektorseite während der Herstellung oder infolge eines Fehlers bezüglich der Anordnung der Maske verlagert werden, werden die senkrechten Reihen der Quellenbereiche und der Kollektorbereiche miteinander abwechselnd angeordnet, und die Anordnung der senkrechten Reihen ist derart, dass man die linke Hälfte und die rechte Hälfte in Liniensymmetrie zu der gesamten Kanalrichtung anordnen kann. Selbst wenn eine Verlagerung der Maske gegenüber der Kanalrichtung nach links oder rechts zu einer Veränderung der wirksamen Kanallänge der Feldeffekttransistoren in den betreffenden senkrechten Reihen führt, werden bei den p~-, i- und n "-Gatter-MOS die mittleren wirksamen Kanallängen innerhalb der betreffenden parallelge40 In order to reduce the differences in the effective channel length of the MOS transistors as much as possible, which can be attributed to the fact that those areas at the two end sections Es and Ed of the gate electrodes G which are used for self-alignment and within which the same impurity is diffused as in the case of the Source and collector areas are shifted either to the left or to the right towards the source side or towards the collector side during manufacture or due to an error in the arrangement of the mask, the vertical rows of the source areas and the collector areas are alternately arranged, and the arrangement of the vertical rows is such that the left half and the right half can be arranged in line symmetry to the entire channel direction. Even if a shift of the mask with respect to the channel direction to the left or to the right leads to a change in the effective channel length of the field effect transistors in the relevant vertical rows, the mean effective channel lengths within the .mu concerned parallelge40

45 45

672 391 G 672 391 G

12 12

schalteten Reihen im ganzen ausgeglichen, so dass sich im wesentlichen konstante Kanallängen ergeben. switched rows balanced overall, so that essentially constant channel lengths result.

Fig. 74a bzw. 74d zeigen, auf welche Weise die p+- und die n+-Gatter-MOS bei dem üblichen Verfahren zum Herstellen von Silizium-Gatter-CMOS aufgebaut werden. 74a and 74d respectively show the manner in which the p + and n + gate MOS are constructed in the customary method for producing silicon gate CMOS.

In Fig. 74a bezeichnet die Bezugszahl 101 einen n-Silizi-umhalbleiter mit einem spezifischen Widerstand von 1 bis 8 Ohm cm, auf dem mittels thermischer Oxidation ein Film 102 mit einer Stärke von etwa 4000 Â bis 16 000 Â gezüchtet worden ist. Ein Teil des Films wird mit Hilfe des Photoätzverfahrens mit einem Fenster zum selektiven Eindiffundieren eines Störstoffs versehen. Als p-Störstoff wird Bor durch Ionenimplantation in einer Menge von etwa IO11 bis 1013 Atomen/cm3 bei einer Energie von 50 bis 200 keV eingebracht, woraufhin es etwa 8 bis 20 Stunden lang thermisch eindiffundiert wird, um eine P"-Einsinkung 103 zu erzeugen, die ein Substrat für einen n-Kanal-MOS-Transistor bildet. In Fig. 74a, reference numeral 101 denotes an n-type silicon semiconductor having a resistivity of 1 to 8 ohm cm, on which a film 102 having a thickness of about 4,000 to 16,000 Å has been grown by thermal oxidation. Part of the film is provided with a window for the selective diffusion of an impurity using the photo-etching process. Boron is introduced as the p-type impurity by ion implantation in an amount of approximately IO11 to 1013 atoms / cm 3 at an energy of 50 to 200 keV, whereupon it is thermally diffused in for approximately 8 to 20 hours to produce a P "sink 103 which forms a substrate for an n-channel MOS transistor.

Gemäss Fig. 74b wird dann der thermisch erzeugte Oxidfilm 102 vollständig entfernt, es wird mittels thermischer Oxidation ein neuer Film 104 mit einer Stärke von 1 bis 2 Mikrometer erzeugt, und durch Ätzen werden der Quelle, dem Kollektor und dem Gatter des MOS-Transistors entsprechende Bereiche dieses Films entfernt. Danach wird ein Gatteroxidfilm 105 mit einer Stärke von etwa 300 bis 1500 Â hergestellt. Auf diesem Substrat wird ein polykristalliner i-Silizium-Film 106 oder eine Eigenhalbleiterschicht mit einer Stärke von etwa 2000 bis 6000 Â gezüchtet. Diese Schicht wird durch Ätzen in der Weise entfernt, dass der Gatterteil G des MOS-Transistors zurückbleibt. 74b, the thermally produced oxide film 102 is then completely removed, a new film 104 with a thickness of 1 to 2 micrometers is produced by means of thermal oxidation, and the source, the collector and the gate of the MOS transistor are correspondingly produced by etching Removed areas of this movie. Then, a gate oxide film 105 with a thickness of about 300 to 1500 Â is produced. A polycrystalline i-silicon film 106 or an intrinsic semiconductor layer with a thickness of approximately 2000 to 6000 Å is grown on this substrate. This layer is removed by etching in such a way that the gate part G of the MOS transistor remains.

Gemäss Fig. 74c wird als Maske ein Oxidfilm 107 aufgedampft, und die Bereiche dieses Films, unter denen ein p-Störstoff eindiffundiert werden soll, werden mit Hilfe des Photoätzverfahrens entfernt. Dann wird als p-Störstoff Bor mit einer hohen Dichte von etwa IO20 bis 1021 Atomen/cm3 eindiffundiert, um einen Quellenbereich 108 und einen Kollektorbereich 113 des p-Kanal-MOS-Transistors und gleichzeitig eine Gatterelektrode aus einem p-Halbleiter herzustellen. 74c, an oxide film 107 is evaporated as a mask, and the areas of this film under which a p-type impurity is to be diffused are removed using the photoetching method. Then boron is diffused in as a p-type impurity with a high density of approximately IO20 to 1021 atoms / cm 3 in order to produce a source region 108 and a collector region 113 of the p-channel MOS transistor and at the same time a gate electrode made of a p-type semiconductor.

Gemäss Fig. 74d wird wie zuvor als Maske ein Oxidfilm 109 aufgedampft, und die Bereiche dieses Films, unter denen ein n-Störstoff eindiffundiert werden soll, werden mit Hilfe des Photoätzverfahrens beseitigt. Hierauf wird als n-Störstoff Phosphor mit einer hohen Konzentration von etwa IO20 bis 1021 Atomen/cm3 eindiffundiert, um einen Quellenbereich 110 und einen Kollektorbereich 116 des n-Kanal-MOS-Transistors und gleichzeitig eine Gatterelektrode aus einem n-Halbleiter zu erzeugen. As shown in FIG. 74d, an oxide film 109 is deposited as a mask, and the areas of this film under which an n-type impurity is to be diffused are removed with the aid of the photoetching process. Phosphorus is then diffused in as a n-type impurity at a high concentration of approximately IO20 to 1021 atoms / cm 3 in order to produce a source region 110 and a collector region 116 of the n-channel MOS transistor and at the same time a gate electrode made of an n-semiconductor.

Nunmehr wird der Oxidfilm 109 entfernt. Dann wird ein Oxidfilm mit einer Stärke von etwa 4000 bis 8000 Â aufgedampft, und der Teil dieses Films, der einem Anschlusselek-trodenteil entspricht, wird mit Hilfe des Photoätzverfahrens entfernt. Nunmehr wird ein Metall (Aluminium) aufgedampft, woraufhin mit Hilfe des Photoätzverfahrens ein Elektrodenverbindungsteil erzeugt wird. The oxide film 109 is now removed. Then an oxide film with a thickness of about 4000 to 8000 Â is evaporated, and the part of this film, which corresponds to a connecting electrode part, is removed by means of the photoetching process. A metal (aluminum) is then vapor-deposited, whereupon an electrode connecting part is produced using the photoetching method.

Danach wird das Substrat mit einem Oxidfilm versehen, der bis zu einer Stärke von 1 bis 2 Mikrometer aufgedampft wird. The substrate is then provided with an oxide film which is evaporated to a thickness of 1 to 2 micrometers.

Zu der Anordnung nach Fig. 74d gehören zwei MOS-Transistoren Qb und Q4, die einen CMOS-Inverter bekannter Art bilden, sowie zwei Transistoren Qi und Q; in Form von p+- und n+-Gatter-MOS-Transistoren zum Erzeugen einer Bezugsspannung. The arrangement according to FIG. 74d includes two MOS transistors Qb and Q4, which form a CMOS inverter of a known type, and two transistors Qi and Q; in the form of p + and n + gate MOS transistors for generating a reference voltage.

Fig. 75a bis 75d zeigen jeweils im Schnitt das Verfahren zum Herstellen eines mit einem p-Kanal versehenen p+-Gatter- und eines i-Gatter-MOS-Transistors. Bei diesem Beispiel sind die bis zu Fig. 75c durchgeführten Schritte die gleichen wie bei der Anordnung nach Fig. 74c. Gemäss Fig. 75d wird jedoch der n-Störstoff eindiffundiert, ohne dass der das FIGS. 75a to 75d each show in section the method for producing a p + gate transistor provided with a p-channel and an i-gate MOS transistor. In this example, the steps performed up to Fig. 75c are the same as in the arrangement of Fig. 74c. 75d, however, the n-type impurity is diffused in without the

Gatter des MOSFET Q2 überdeckende Oxidfilm 109b entfernt wird. Gate of MOSFET Q2 covering oxide film 109b is removed.

Fig. 76a bis 76d zeigen jeweils im Schnitt die Herstellung von mit einem n-Kanal versehenen p+-Gatter- und n+-Gatter-MOS-Transistoren. 76a to 76d each show in section the manufacture of p + -gate and n + -gate MOS transistors provided with an n-channel.

Fig. 77a bis 77d zeigen jeweils im Schnitt die Herstellung von n-Kanal-MOS-Transistoren mit n+- bzw. i-Gatter. 77a to 77d each show in section the production of n-channel MOS transistors with n + or i-gates.

Im folgenden wird anhand von Fig. 78a bis 78e ein Verfahren zum Herstellen eines integrierten Schaltkreises mit einem n-Kanal-MOS-Halbleiter erläutert. A method for producing an integrated circuit with an n-channel MOS semiconductor is explained below with reference to FIGS. 78a to 78e.

1. Zunächst wird ein p-Halbleitersubstrat 101 mit einem spezifischen Widerstand von 8 bis 20 Ohm/cm bereitgestellt und mittels thermischer Oxidation mit einem Film 102 mit einer Stärke von 1 Mikrometer versehen. 1. First, a p-type semiconductor substrate 101 with a specific resistance of 8 to 20 ohm / cm is provided and provided with a film 102 with a thickness of 1 micrometer by means of thermal oxidation.

2. Um die Oberfläche des Halbleitersubstrats freizulegen, die Teilen entspricht, innerhalb welcher MISFETs erzeugt werden sollen, werden bestimmte Teile des thermisch oxi-dierten Films geätzt. 2. To expose the surface of the semiconductor substrate that corresponds to parts within which MISFETs are to be produced, certain parts of the thermally oxidized film are etched.

3. Dann wird auf der freigelegten Fläche des Halbleitersubstrats ein Gatteroxidfilm 103 mit einer Stärke von 750 bis 1000 Â erzeugt, wie es in Fig. 78a gezeigt ist. 3. Then, a gate oxide film 103 with a thickness of 750 to 1000 Å is formed on the exposed surface of the semiconductor substrate, as shown in Fig. 78a.

4. Derjenige Teil des Gatteroxidfilms 103, welcher in direkte Berührung mit einer polykristallinen Siliziumschicht kommen soll, wird selektiv geätzt, um gemäss Fig. 78b ein Loch 103a zum Herstellen einer direkten Berührung zu erzeugen. 4. The part of the gate oxide film 103 which is to come into direct contact with a polycrystalline silicon layer is selectively etched in order to produce a hole 103a according to FIG. 78b for producing direct contact.

5. Mit Hilfe eines chemischen Aufdampfverfahrens wird Silizium auf die gesamte Oberseite des Halbleitersubstrats 101 aufgebracht, das mit dem Oxidfilm 102, dem Gatteroxidfilm 103 und dem Kontaktloch 103a versehen worden ist, um eine polykristalline Siliziumschicht mit einer Stärke von 3000 bis 5000 Â zu erzeugen. 5. Using a chemical vapor deposition method, silicon is applied to the entire upper surface of the semiconductor substrate 101, which has been provided with the oxide film 102, the gate oxide film 103 and the contact hole 103a, in order to produce a polycrystalline silicon layer with a thickness of 3000 to 5000 Å.

6. Gemäss Fig. 78c werden bestimmte Teile der polykristallinen Siliziumschicht 104 vom i-Typ oder aus einem Eingenhalbleiter geätzt. 6. According to FIG. 78c, certain parts of the polycrystalline silicon layer 104 of the i-type or from a single semiconductor are etched.

7. Auf die gesamte Oberseite des Halbleitersubstrats 101 wird auf chemischem Wege ein Siliziumdioxid-Maskenfilm mit einer Stärke von 2000 bis 3000 Â aufgebracht. 7. A silicon dioxide mask film with a thickness of 2000 to 3000 Å is chemically applied to the entire top of the semiconductor substrate 101.

8. Der Siliziumdioxid-Maskenfilm 105 wird selektiv nur innerhalb der einen hohen Widerstand aufweisenden Teile belassen, z. B. gemäss Fig. 78d an Speicherzellen-Belastungswiderständen sowie der polykristallinen Siliziumschicht der eigenleitenden Gatterabschnitte 104a. 8. The silicon dioxide mask film 105 is selectively left only within the high resistance parts, e.g. B. 78d on memory cell load resistors and the polycrystalline silicon layer of the intrinsically conductive gate sections 104a.

9. In das Halbleitersubstrat 101 wird Phosphor eindiffundiert, um Quellen- und Kollektorbereiche 106 mit einer Störstoffdichte von IO20 Atomen/cm3 zu erzeugen. Hierbei wird der Störstoff gleichzeitig in die polykristalline Siliziumschicht eingeführt, um Gatterelektroden 104b, einen Direktkontakt 104c und einen Verbindungsabschnitt 104d aus polykristallinem Silizium zu erzeugen, wie es in Fig. 78d gezeigt ist. 9. Phosphorus is diffused into the semiconductor substrate 101 in order to produce source and collector regions 106 with an impurity density of IO20 atoms / cm 3. Here, the impurity is simultaneously introduced into the polycrystalline silicon layer to produce gate electrodes 104b, a direct contact 104c and a connection section 104d made of polycrystalline silicon, as shown in Fig. 78d.

10. Auf der gesamten Oberseite des Halbleitersubstrats 101 wird ein Film 107 aus Phosphorsilikatglas mit einer Stärke von 7000 bis 9000 Â erzeugt. 10. A film 107 of phosphorus silicate glass with a thickness of 7000 to 9000 Å is produced on the entire upper side of the semiconductor substrate 101.

11. Nunmehr wird Aluminium auf die gesamte Oberfläche des Halbleitersubstrats 101 aufgedampft, um einen Aluminiumfilm 108 mit einer Stärke von 1 Mikrometer zu erzeugen. 11. Aluminum is now evaporated onto the entire surface of the semiconductor substrate 101 to produce an aluminum film 108 with a thickness of 1 micron.

12. Der Aluminiumfilm wird selektiv geätzt, um gemäss Fig. 78e Verbindungsbereiche 108 herzustellen. 12. The aluminum film is selectively etched to produce connection regions 108 as shown in FIG. 78e.

Im folgenden wird erneut eine kurze Erläuterung des Grundgedankens der eingangs beschriebenen Gewinnung der Differenz der Fermi-Niveaus gegeben, und es werden praktische Beispiele beschrieben. Bei den in Fig. 58 dargestellten Transistoren Qi und Q; handelt es sich um p-Kanal-Anreicherungs-MISFETs, die auf einem n-Halbleitersub-strat 1 erzeugt worden sind. Die Gatterelektroden der Transistoren bestehen aus Leiterschichten, die so ausgebildet In the following, a brief explanation of the basic idea of the extraction of the difference between the Fermi levels described at the beginning is given, and practical examples are described. The transistors Qi and Q shown in FIG. 58; are p-channel enhancement MISFETs that have been produced on an n-semiconductor substrate 1. The gate electrodes of the transistors consist of conductor layers which are formed in this way

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

13 13

672 391 G 672 391 G

sind, dass polykristalline Siliziumschichten mit Halbleiterstörstoffen verschiedenen Leitfähigkeitstyps dotiert sind. Die Transistoren Qi und Q2 werden in der nachstehend beschriebenen Weise hergestellt. Gemäss Fig. 58 werden p+-Halblei-terbereiche 4 und 5 für die Quellen und die Kollektoren der 5 MISFETs selektiv auf einem n-Halbleitersubstrat erzeugt. Gatterisolierfilme 2 werden innerhalb von Teilen der Oberfläche des Halbleitersubstrats zwischen den einander gegenüberliegenden Quellenabschnitten 4 und den Kollektorabschnitten 5 hergestellt, und polykristalline Siliziumschichten 10 6 und 6' werden auf die Gatterisolierfilme 2 aufgebracht. Die polykristalline Siliziumschicht, welche das Gatter 6' des MISFET Qi bilden soll, wird mit einem Halbleiterstörstoff vom gleichen Leitfähigkeitstyp wie das Substrat (n-Typ) dotiert. Die polykristalline Siliziumschicht, die das Gatter 6 des 15 anderen MISFET Q2 bilden soll, wird mit einem Halbleiterstörstoff dotiert, dessen Leitfähigkeitstyp demjenigen des Substrats entgegengesetzt ist (p-Typ). are that polycrystalline silicon layers are doped with semiconductor contaminants of different conductivity types. The transistors Qi and Q2 are manufactured in the manner described below. 58, p + semiconductor regions 4 and 5 for the sources and the collectors of the 5 MISFETs are selectively produced on an n-type semiconductor substrate. Gate insulating films 2 are formed within parts of the surface of the semiconductor substrate between the opposing source portions 4 and the collector portions 5, and polycrystalline silicon layers 10 6 and 6 'are applied to the gate insulating films 2. The polycrystalline silicon layer, which is to form the gate 6 'of the MISFET Qi, is doped with a semiconductor impurity of the same conductivity type as the substrate (n-type). The polycrystalline silicon layer, which is to form the gate 6 of the other 15 MISFET Q2, is doped with a semiconductor impurity whose conductivity type is opposite to that of the substrate (p-type).

Die Schwellenspannungen VthQi und VthQ2 der Transistoren Qi und Q2 ergeben sich für die beschriebene Anordnung 20 aus den folgenden Gleichungen: The threshold voltages VthQi and VthQ2 of the transistors Qi and Q2 result for the arrangement 20 described from the following equations:

V - A 1 QS3 QP V - A 1 QS3 QP

thQl 0Mn + C + C (19) ox ox thQl 0Mn + C + C (19) ox ox

25 25th

v Ai. ^s.a 4. v Ai. ^ p. 4.

thQ2 " % * + C~ (20) ox ox thQ2 "% * + C ~ (20) ox ox

3° 3 °

Hierin bezeichnen 0Mn und 0Mp die Arbeitsfunktionen zwischen den Gattern der betreffenden MISFETs und dem Substrat, Cox die Gatterkapazität je Flächeneinheit, Qss die Oberflächenladung und QD die Ladung einer Sperrschicht des Substrats. 3s Herein 0Mn and 0Mp denote the work functions between the gates of the relevant MISFETs and the substrate, Cox the gate capacitance per unit area, Qss the surface charge and QD the charge of a barrier layer of the substrate. 3s

Wenn man die Differenz der Schwellenspannungen der beiden Transistoren ermittelt, erhält man die Differenz (0Mp—0Mn) zwischen den Arbeitsfunktionen, welche die ersten Glieder auf der rechten Seite der Gleichungen (19) und (20) bilden, und diese Differenz kann als eine Spannung 40 abgeleitet werden, die dem Bandabstand von Silizium entspricht. Da diese Spannung zu einer Spannung wird, die durch den Bandabstand von Silizium bestimmt ist, führen Abweichungen bei der Herstellung nicht zu einer Veränderung. Ausserdem ergibt sich eine äusserst geringe Tempera- 45 turabhängigkeit. Der Grund dafür, dass die Schwellenspannungen von MISFETs erhebliche Schwankungen zeigen, besteht darin, dass die zweiten und dritten Glieder (Qss/Qox) und (Qd/Cox) auf der rechten Seite der Gleichungen (19) und (20) in Abhängigkeit von den Herstellungsbedingungen so schwanken. Bei diesem Ausführungsbeispiel werden die Transistoren Qi und Q2 unter den gleichen Bedingungen hergestellt, so dass die zweiten und dritten Glieder auf der rechten Seite der beiden Gleichungen im wesentlichen gleich gross werden. Bei der Ermittlung der Differenz zwischen den 55 Gliedern auf der rechten Seite heben sich die zweiten und dritten Glieder auf. Somit wird eine Grösse, die dem Bandabstand gleichwertig ist, als Ausgangsspannung verwendet. If one determines the difference in the threshold voltages of the two transistors, one obtains the difference (0Mp-0Mn) between the work functions which form the first terms on the right side of equations (19) and (20), and this difference can be taken as a voltage 40 can be derived, which corresponds to the bandgap of silicon. Since this voltage becomes a voltage that is determined by the bandgap of silicon, deviations in production do not lead to a change. In addition, there is an extremely low temperature dependency. The reason that the threshold voltages of MISFETs show significant fluctuations is that the second and third terms (Qss / Qox) and (Qd / Cox) on the right side of equations (19) and (20) depending on the Manufacturing conditions fluctuate so. In this embodiment, the transistors Qi and Q2 are manufactured under the same conditions, so that the second and third elements on the right side of the two equations become substantially the same size. When determining the difference between the 55 links on the right side, the second and third links cancel each other out. Thus, a quantity that is equivalent to the band gap is used as the output voltage.

Da bei dem Transistor Q2 die Quelle, der Kollektor und die Gatterelektrode unter Verwendung eines Halbleiterstör- 60 stoffs vom gleichen Leitfähigkeitstyp hergestellt werden, ist es möglich, das übliche Verfahren zum Herstellen eines Sili-ziumgatter-MISFET anzuwenden, bei dem der Halbleiterstörstoff für die Quelle, den Kollektor und die Gatterelektrode gleichzeitig eindiffundiert wird. Andererseits kann 65 man die Gatterelektrode des Transistors Qi nicht gleichzeitig mit der Quelle und dem Kollektor herstellen, und daher muss ein gesonderter Arbeitsschritt durchgeführt werden. In transistor Q2, since the source, the collector and the gate electrode are made using a semiconductor impurity of the same conductivity type, it is possible to use the usual method of making a silicon gate MISFET in which the semiconductor impurity is used for the source , the collector and the gate electrode are diffused in simultaneously. On the other hand, the gate electrode of the transistor Qi cannot be made simultaneously with the source and the collector, and therefore a separate operation has to be carried out.

Hierfür kommt ein Verfahren in Frage, bei dem die beiden Transistoren zwar nach dem beschriebenen bekannten Verfahren hergestellt werden, bei dem jedoch ein Gatterisolierfilm und ein Feldisolierfilm als Maske verwendet werden. Alternativ kann man eine in Fig. 61 dargestellte Massnahme anwenden. Genauer gesagt, werden diejenigen Teile 6a und 6a' der Gatterelektroden 6 und 6' der MISFETs, welche Quellen und Kollektoren benachbart sind, zu Gatterelektrodenteilen gemacht, bei denen ein p-Halbleiterstörstoff vom gleichen Leitfähigkeitstyp wie bei den Quellen und Kollektoren eindiffundiert wird. Die mittleren Teile der Gatterelektroden, die nicht mit irgendeinem Halbleiterstörstoff dotiert sind, d. h. die aus dem Eigenhalbleiter (i-Typ) bestehen, werden selektiv mit einem Gatterelektrodenabschnitt 6b versehen, in den ein p-Störstoff eindiffundiert wird, sowie mit einem Gatterelektrodenabschnitt 6b', in den ein n-Halbleiter-störstoff eindiffundiert wird. Gemäss der Erfindung werden die Teile, die nicht mit einem Halbleiterstörstoff dotiert sind, unter Berücksichtigung des Deckungsfehlers der Maske bei der Herstellung der Gatterelektroden 6b und 6b' aus den verschiedenen Halbleiterstörstoffen in den gewählten Bereichen angeordnet. Bei diesem Verfahren werden die Gatterelektrodenteile 6a und 6b des Transistors Q2 mit Hilfe des gleichen Arbeitsschritts hergestellt, bei dem der Diffusionsvorgang bei der Quelle und dem Kollektor durchgeführt wird. A method is possible for this, in which the two transistors are manufactured according to the known method described, but in which a gate insulating film and a field insulating film are used as a mask. Alternatively, one can use a measure shown in FIG. 61. More specifically, those parts 6a and 6a 'of the gate electrodes 6 and 6' of the MISFETs which are adjacent sources and collectors are made gate electrode parts in which a p-type semiconductor impurity of the same conductivity type as that of the sources and collectors is diffused. The middle parts of the gate electrodes that are not doped with any semiconductor impurity, i. H. which consist of the intrinsic semiconductor (i-type) are selectively provided with a gate electrode section 6b into which a p-type impurity is diffused, and with a gate electrode section 6b 'into which an n-type semiconductor impurity is diffused. According to the invention, the parts that are not doped with a semiconductor interfering substance are arranged in the selected areas, taking into account the misregistration of the mask during the production of the gate electrodes 6b and 6b 'from the different semiconductor interfering substances. In this method, the gate electrode parts 6a and 6b of the transistor Q2 are manufactured using the same step in which the diffusion process is carried out at the source and the collector.

Bei jedem MISFET der vorstehend beschriebenen Art ist eine Gatterelektrode vorhanden, die sich aus mehreren Gatterelektrodenteilen zusammensetzt, welche miteinander verbunden sind, und die Differenz der Schwellenspannungen der beiden Transistoren wird gewonnen, so dass sich die Schwellenspannungskomponenten, die auf den Elektrodenabschnitten gleicher Art beruhen (Gatterelektrodenabschnitt 6a und 6a' sowie Elektrodenabschnitte vom i-Typ), bei beiden Transistoren gegenseitig aufheben. Wegen des Vorhandenseins der Gatterelektrodenteile 6b und 6b' bei den Transistoren heben sich die zweiten und dritten Glieder auf der rechten Seite der Gleichungen (19) und (20) nicht auf. Als Differenzspannung erhält man die Spannung, welche dem Bandabstand bei Silizium entspricht, d. h. der Differenz der Arbeitsfunktionen zwischen den mittleren Teilen 6b, 6b' der Gatterelektroden und dem Substrat, wie es weiter oben beschrieben ist, wobei sich eine Spannung von etwa 1,1 V ergibt. Each MISFET of the type described above has a gate electrode which is composed of a plurality of gate electrode parts which are connected to one another, and the difference in the threshold voltages of the two transistors is obtained, so that the threshold voltage components which are based on the electrode sections of the same type (gate electrode section 6a and 6a 'and electrode sections of the i-type), cancel each other out with both transistors. Because of the presence of the gate electrode parts 6b and 6b 'in the transistors, the second and third terms on the right side of equations (19) and (20) do not cancel each other out. The difference voltage is the voltage which corresponds to the band gap for silicon, i. H. the difference in the work functions between the middle parts 6b, 6b 'of the gate electrodes and the substrate, as described above, resulting in a voltage of approximately 1.1 V.

Fig. 62 zeigt eine weitere Ausführungsform der Erfindung in Gestalt eines integrierten Schaltkreises, der als komplementärer Feldeffekttransistor mit isoliertem Gatter ausgebildet ist. Hierbei sind p-Kanal-MOS-Transistoren A, B und C auf einem n-Silizium-Körper 1 angeordnet, während n-Kanal-MOS-Transistoren D, E und F auf einer Einsen-kungsschicht 2 angeordnet sind, in die ein p-Störstoff mit einer niedrigen Konzentration eindiffundiert wurde. Um einen Bezugsspannungsgenerator zu schaffen, kann man die Differenz der Schwellenspannungen der MOS-Transistoren A und B, der MOS-Transistoren A und C oder der MOS-Transistoren B und C oder aber die Differenz der Schwellenspannungen der MOS-Transistoren D und E, der MOS-Transistoren D und F oder der MOS-Transistoren E und F ausnutzen. Gemäss Fig. 62 sind ein dicker Siliziumdioxid-Feldfilm 3 und ein Siliziumdioxid-Gatterfilm 4 vorhanden. Die Bezugszahl 5 bezeichnet einen p-Halbleiterbereich für die Quelle oder den Kollektor des p-Kanal-MOSFET und die Bezugszahl 6 einen n-Halbleiterbereich für die Quelle bzw. den Kollektor des n-Kanal-MOSFET. Die Bezugszahl 7 bezeichnet polykristallines p-Silizium, die Bezugszahl 8 polykristallines n-Silizium und die Bezugszahl 9 den Eigenhalbleiter bzw. polykristallines i-Silizium. Der Bezugsspannungsgene- FIG. 62 shows a further embodiment of the invention in the form of an integrated circuit which is designed as a complementary field effect transistor with an insulated gate. Here, p-channel MOS transistors A, B and C are arranged on an n-silicon body 1, while n-channel MOS transistors D, E and F are arranged on a depression layer 2, into which a p -Interference agent has been diffused in at a low concentration. To create a reference voltage generator, the difference in the threshold voltages of the MOS transistors A and B, the MOS transistors A and C or the MOS transistors B and C or the difference in the threshold voltages of the MOS transistors D and E, the Utilize MOS transistors D and F or the MOS transistors E and F. 62, there is a thick silicon dioxide field film 3 and a silicon dioxide gate film 4. The reference number 5 denotes a p-type semiconductor region for the source or the collector of the p-channel MOSFET and the reference number 6 denotes an n-type semiconductor region for the source or the collector of the n-channel MOSFET. The reference number 7 denotes polycrystalline p-silicon, the reference number 8 polycrystalline n-silicon and the reference number 9 the self-semiconductor or polycrystalline i-silicon. The reference voltage gen

672 391 G 672 391 G

14 14

rator liefert die Fermi-Niveaudifferenz zwischen den Materialien 7, 8 und 9 in Form einer Spannung. rator provides the Fermi level difference between materials 7, 8 and 9 in the form of a voltage.

Fig. 63 zeigt eine Ausführungsform, bei der es sich um eine weitere Verbesserung der Ausführungsform nach Fig. 62 handelt. Gemäss Fig. 63 sind p-Störstoffschichten 10 unter dem Gatteroxidfilm 4 so angeordnet, dass sie die mittleren Teile 8 und 9 der Gatterelektroden der Transistoren B und C nach Fig. 62 überlappen, und der Transistor A ist ebenfalls mit einer p-Störstoffschicht 10 versehen, so dass er die gleiche wirksame Kanallänge aufweist wie die Transistoren B und C. Ferner sind gemäss Fig. 63 n-Störstoffschich-ten 11 unter den Gatteroxidfilmen 4 so angeordnet, dass sie die mittleren Teile 7 und 9 der Gatterelektroden der Transistoren E und F nach Fig. 62 überlappen, und der Transistor D ist ebenfalls mit einer n-Störstoffschicht 11 versehen, so dass er die gleiche wirksame Kanallänge aufweise wie die Transistoren E und F. Man kann die wirksame Kanallänge der Transistoren A, B und C bzw. der Transistoren D, E und F im wesentlichen gleich gross machen, indem man die p-Störstoffschichten 10 bzw. die n-Störstoffschichten 11 vorsieht. Somit werden die Kennlinien zwischen den Kollektorströmen und den Gatterspannungen der Transistoren A, B und C bzw. der Transistoren D, E und F zu Kurven, die parallel zueinander verlaufen und sich in Richtung der Gatterspannungsachse entsprechend den Differenzen der Fermi-Niveaus der polykristallinen Siliziummaterialien in den mittleren Teilen der Gatterelektroden dieser Transistoren verlagern. Daher ist es möglich, die Differenzen der Schwellenspannungen der Transistoren bei noch zu beschreibenden Bezugsspannungsgeneratorschaltungen mit hoher Genauigkeit zu gewinnen. 63 shows an embodiment which is a further improvement of the embodiment according to FIG. 62. 63, p-type impurity layers 10 are arranged under the gate oxide film 4 so that they overlap the middle parts 8 and 9 of the gate electrodes of the transistors B and C in FIG. 62, and the transistor A is also provided with a p-type impurity layer 10 , so that it has the same effective channel length as the transistors B and C. Furthermore, according to FIG. 63, n-impurity layers 11 are arranged under the gate oxide films 4 in such a way that they cover the middle parts 7 and 9 of the gate electrodes of the transistors E and F 62 overlap, and the transistor D is also provided with an n-impurity layer 11, so that it has the same effective channel length as the transistors E and F. You can the effective channel length of the transistors A, B and C and the Make transistors D, E and F essentially the same size by providing the p-impurity layers 10 and the n-impurity layers 11, respectively. Thus, the characteristic curves between the collector currents and the gate voltages of the transistors A, B and C or of the transistors D, E and F become curves which run parallel to one another and in the direction of the gate voltage axis corresponding to the differences in the Fermi levels of the polycrystalline silicon materials in shift the middle parts of the gate electrodes of these transistors. Therefore, it is possible to obtain the differences in the threshold voltages of the transistors in reference voltage generator circuits to be described with high accuracy.

Die Temperaturabhängigkeit der Differenzen der Schwellenspannungen bei den drei IGFET-Arten sind sehr gering, da die Temperaturabhängigkeit der Differenzen der Fermi-Niveaus bei den Gatterelektrodenhalbleitern gering sind. The temperature dependence of the differences in the threshold voltages in the three types of IGFET is very small, since the temperature dependence in the differences in the Fermi levels in the gate electrode semiconductors is small.

Fig. 79a bis 79e zeigen ein Verfahren zum Herstellen des CMOSIC-Transistors nach Fig. 63. 79a to 79e show a method for producing the CMOSIC transistor according to FIG. 63.

a) Ein n-Siliziumkörper 101 wird mit Hilfe des bekannten selektiven Diffusionsverfahrens mit einem vertieften p-Bereich 102 von geringer Konzentration versehen. Dann wird ein Feldoxidfilm 103 erzeugt. Nach der Erzeugung eines Gatteroxidfilms 104 in Aussparungen des Films 103 werden p-Störstoffschichten 105 und n-Störstoffschichten 106 mit Hilfe bekannter selektiver Ionenimplantationsverfahren hergestellt. a) An n-silicon body 101 is provided with the aid of the known selective diffusion method with a recessed p-region 102 of low concentration. Then a field oxide film 103 is formed. After a gate oxide film 104 has been formed in recesses in the film 103, p-type impurity layers 105 and n-type impurity layers 106 are produced using known selective ion implantation methods.

b) Polykristalline Siliziumgatterelektroden 107 werden mit Hilfe des bekannten chemischen Aufdampfverfahrens und des Photoätzverfahrens aufgebracht. In diesem Stadium bestehen die Elektroden 107 aus dem Eigenhalbleiter. b) Polycrystalline silicon gate electrodes 107 are applied using the known chemical vapor deposition method and the photoetching method. At this stage, the electrodes 107 consist of the self-semiconductor.

c) Auf gewählten Flächen wird mit Hilfe des chemischen Aufdampfverfahrens ein Maskenoxidfilm 108 erzeugt. Unter Benutzung dieser Maske werden Quellen- und Kollektorschichten 109 von p-Kanal-MOSFET-Transistoren hergestellt, und polykristalline p-Schichten 110 werden durch selektives Eindiffundieren eines p-Störstoffs erzeugt. c) A mask oxide film 108 is produced on selected surfaces using the chemical vapor deposition process. Using this mask, source and collector layers 109 of p-channel MOSFET transistors are fabricated, and polycrystalline p-layers 110 are created by selectively diffusing a p-type impurity.

d) Auf gewählten Flächen wird erneut mit Hilfe des chemischen Aufdampfverfahrens ein Maskenoxidfilm 108' hergestellt. Unter Verwendung dieser Maske werden Quellen-und Kollektorschichten 111 von n-Kanal-MOSFET-Transi-storen und polykristalline n-Schichten 112 durch selektives Eindiffundieren eines n-Störstoffs erzeugt. d) A mask oxide film 108 'is again produced on selected areas with the aid of the chemical vapor deposition process. Using this mask, source and collector layers 111 of n-channel MOSFET transistors and polycrystalline n layers 112 are produced by selective diffusion of an n-type impurity.

e) Nunmehr wird ein Film 113 aus Phosphorsilikatglas aufgebracht, der mit Kontaktlöchern versehen wird, und Aluminiumelektroden 114 werden hergestellt, womit der Aufbau der Vorrichtung abgeschlossen ist. e) Now a film 113 made of phosphorus silicate glass is applied, which is provided with contact holes, and aluminum electrodes 114 are produced, whereby the construction of the device is completed.

Fig. 64 zeigt eine weitere Ausführungsform von IGFET-Transistoren, die einen erfindungsgemässen Bezugsspannungsgenerator bilden, und bei denen Gatterelektroden mit unterschiedlichen Fermi-Niveaus vorhanden sind. In diesem Fall haben IGFET-Transistoren A, B und C eine Gatterelektrode 7 aus p-Silizium bzw. eine Gatterelektrode, deren beide Enden aus p-Silizium 7 bestehen und deren mittleren Teil aus eigenleitendem Silizium 4 hergestellt ist, bzw. eine Gatterelektrode, deren beide Enden aus p-Silizium 7 bestehen, während der mittlere Teil 12 aus Aluminium hergestellt ist. Diese Gatterelektroden überdecken die aus Siliziumdioxid bestehenden Gatteroxidfilme 3, die auf verschiedene Flächen eines einheitlichen Körpers 1 aus n-Silizium im wesentlichen unter den gleichen Bedingungen aufgebracht worden sind. Ferner weisen die IGFET-Transistoren Quellen* und Kollektorschichte 8 auf. Wenn man dafür sorgt, dass die Schwellenspannung Vth des Transistors A den Wert —0,8 V erhält, nimmt die Schwellenspannung des Transistors B annähernd den Wert —1,40 V und diejenige des Transistors C annähernd den Wert —1,95 V an. Diese Spannungen erzeugen Differenzen, die im wesentlichen gleich den Differenzen der Fermi-Niveaus der Silizium- und Aluminiummaterialien in den mittleren Teilen der Gatterelektroden sind. 64 shows a further embodiment of IGFET transistors which form a reference voltage generator according to the invention and in which gate electrodes with different Fermi levels are present. In this case, IGFET transistors A, B and C have a gate electrode 7 made of p-silicon or a gate electrode, the two ends of which consist of p-silicon 7 and the middle part of which is made of intrinsically conductive silicon 4, or a gate electrode whose both ends are made of p-silicon 7, while the middle part 12 is made of aluminum. These gate electrodes cover the gate oxide films 3 made of silicon dioxide, which have been applied to different surfaces of a uniform body 1 made of n-silicon essentially under the same conditions. Furthermore, the IGFET transistors have sources * and collector layers 8. When the threshold voltage Vth of the transistor A is made to be -0.8 V, the threshold voltage of the transistor B becomes approximately -1.40 V and that of the transistor C approximately -1.9 V. These voltages produce differences that are substantially equal to the differences in the Fermi levels of the silicon and aluminum materials in the central parts of the gate electrodes.

Bei dieser Ausführungsform wurde berücksichtigt, dass die Temperaturabhängigkeit der Differenz von etwa 1,15 eV zwischen den Fermi-Niveaus des hochkonzentrierten p-Sili-ziums und des Aluminiums oder die Differenz von etwa 0,60 eV zwischen den Fermi-Niveaus des eigenleitenden Siliziums und des Aluminiums klein ist. In this embodiment, it was considered that the temperature dependence of the difference of about 1.15 eV between the Fermi levels of the highly concentrated p-silicon and the aluminum or the difference of about 0.60 eV between the Fermi levels of the intrinsically conductive silicon and of the aluminum is small.

Fig. 80a bis 80d zeigen ein erfindungsgemässes Verfahren zum Herstellen eines integrierten Schaltkreises mit p-Kanal-IGFET-Transistoren, zu dem sämtliche in Fig. 64 dargestellten Transistoren A, B und C gehören. 80a to 80d show a method according to the invention for producing an integrated circuit with p-channel IGFET transistors, to which all transistors A, B and C shown in FIG. 64 belong.

a) Ein dicker Feldoxidfilm 2 aus Siliziumdioxid mit Aussparungen wird auf der Oberfläche eines n-Siliziumkörpers 1 erzeugt; in den Aussparungen wird ein Gatteroxidfilm 3 hergestellt, und eine polykristalline Siliziumschicht 4 wird mit Hilfe des chemischen Aufdampfverfahrens aufgebracht. Die polykristalline Siliziumschicht 4 besteht aus eigenleitendem Halbleitermaterial. Ferner wird ein Maskenoxidfilm 6 auf einem Teil der Schicht 4 mit Hilfe des chemischen Aufdampf-verfahrens angeordnet. a) A thick field oxide film 2 made of silicon dioxide with cutouts is produced on the surface of an n-silicon body 1; A gate oxide film 3 is produced in the recesses, and a polycrystalline silicon layer 4 is applied by means of the chemical vapor deposition process. The polycrystalline silicon layer 4 consists of intrinsically conductive semiconductor material. Furthermore, a mask oxide film 6 is arranged on part of the layer 4 by means of the chemical vapor deposition process.

b) Die polykristalline Siliziumschicht wird mit Hilfe des bekannten Photoätzverfahrens selektiv entfernt, und ein p-Störstoff, z. B. Bor, wird thermisch eindiffundiert, um Quellen- und Kollektorschichten 8 sowie polykristalline p-Silizi-umschichten 7 zu erzeugen. Hierbei wird der von dem Oxidfilm 6 überdeckte Teil der polykristallinen Siliziumschicht 4 im eigenleitenden Zustand gehalten. b) The polycrystalline silicon layer is selectively removed using the known photoetching process, and a p-type impurity, e.g. B. boron is thermally diffused in order to generate source and collector layers 8 and polycrystalline p-silicon layers 7. The part of the polycrystalline silicon layer 4 covered by the oxide film 6 is kept in the intrinsically conductive state.

c) Nunmehr wird wegen der Anwendung des chemischen Aufdampfverfahrens ein isolierender Film 9 aufgebracht, der z. B. aus Phorphorsilikatglas besteht und mit Kontaktlöchern versehen wird. Hierbei wird auch ein Kontaktloch 10 im mittleren Teil einer Gatterelektrode innerhalb eines Bereichs ausgebildet, wo der Transistor C entstehen soll. c) Now an insulating film 9 is applied because of the application of the chemical vapor deposition process, which z. B. consists of phosphor silicate glass and is provided with contact holes. Here, a contact hole 10 is also formed in the central part of a gate electrode within an area where the transistor C is to be formed.

d) Es werden Aluminiumelektroden 11 und 12 hergestellt, und es wird eine Wärmebehandlung bei 380 bis 540 C mit einer Dauer von 30 min bis 3 Stunden durchgeführt. Dann diffundiert das polykristalline Silizium an dem Kontaktloch 10 in Richtung auf die Oberseite der Aluminiumschicht, da eine Legierungsreaktion mit dem Aluminium stattfindet, so dass man einen Aufbau erhält, bei dem das Aluminium in direkter Berührung mit dem Gatteroxidfilm steht. Das in Fig. 80a bis 80d dargestellte Verfahren zum Herstellen integrierter Schaltkreise mit p-Kanal-IGFET-Transistoren lässt sich auch zur Herstellung einer integrierten Schaltung mit komplementären MIS-Transistoren im wesentlichen ohne Abänderung anwenden. d) Aluminum electrodes 11 and 12 are produced and a heat treatment is carried out at 380 to 540 ° C. for a period of 30 minutes to 3 hours. Then, the polycrystalline silicon diffuses at the contact hole 10 toward the top of the aluminum layer since an alloy reaction with the aluminum takes place, so that a structure is obtained in which the aluminum is in direct contact with the gate oxide film. The method shown in FIGS. 80a to 80d for producing integrated circuits with p-channel IGFET transistors can also be used essentially without modification for the production of an integrated circuit with complementary MIS transistors.

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

'55 '55

60 60

65 65

15 15

672 391 G 672 391 G

Die Legierungsreaktion kann durch ein Verfahren ersetzt werden, bei dem der mittlere Teil der Gatterelektrode mit Hilfe des Photoätzverfahrens entfernt wird, woraufhin Aluminium in direkte Berührung mit dem Gatterisolierfilm gebracht wird. The alloying reaction can be replaced by a method in which the central part of the gate electrode is removed by the photoetching method, whereupon aluminum is brought into direct contact with the gate insulating film.

Der so hergestellte Bezugsspannungsgenerator weist eine geringe Temperaturabhängigkeit auf und wird durch Fertigungstoleranzen wenig beeinflusst, so dass er bei verschiedenen elektronischen Schaltungen verwendbar ist. The reference voltage generator produced in this way has a low temperature dependency and is little influenced by manufacturing tolerances, so that it can be used in various electronic circuits.

Fig. 8Id zeigt den Aufbau von IGFET-Transistoren A, B, C und D, mit Schwellenspannungsdifferenzen auf der Basis der Fermi-Niveaudifferenzen von Gatterelektroden, wobei es sich um eine weitere Ausführungsform der Erfindung handelt. Der Transistor A ist als p-Kanal-MOSFET-Transi-stor mit einer Gatterelektrode 11 aus p-Silizium ausgebildet, während der Transistor B ein p-Kanal-MOSFET-Transistor mit einer Gatterelektrode ist, bei der beide Endabschnitte aus p-Silizium 11 bestehen, während der mittlere Teil 8 aus n-Silizium hergestellt ist. Der Transistor C ist ein n-Kanal-MOSFET-Transistor mit einer Gatterelektrode 8 aus n-Sili-zium, während der Transistor D ein n-Kanal-MOSFET-Transistor ist, bei dem eine Gatterelektrode an beiden Enden aus n-Silizium besteht, während der mittlere Teil 11 aus p-Silizium hergestellt ist. Um einen Bezugsspannungsgenerator herzustellen, wird eine Spannung verwendet, die auf der Differenz der Schwellenspannungen der MOSFET-Transistoren A und B oder der MOSFET-Transistoren C und D basiert. 8Id shows the construction of IGFET transistors A, B, C and D, with threshold voltage differences based on the Fermi level differences of gate electrodes, which is a further embodiment of the invention. The transistor A is designed as a p-channel MOSFET transistor with a gate electrode 11 made of p-silicon, while the transistor B is a p-channel MOSFET transistor with a gate electrode in which both end sections made of p-silicon 11 exist, while the middle part 8 is made of n-silicon. The transistor C is an n-channel MOSFET transistor with a gate electrode 8 made of n-silicon, while the transistor D is an n-channel MOSFET transistor in which a gate electrode consists of n-silicon at both ends, while the middle part 11 is made of p-silicon. To produce a reference voltage generator, a voltage is used that is based on the difference in the threshold voltages of the MOSFET transistors A and B or the MOSFET transistors C and D.

Fig. 81a bis 8ld zeigen ein Verfahren zum Herstellen eines integrierten MOS-Schaltkreises mit den IGFET-Transistoren A, B, C und D. 81a to 8ld show a method for producing an integrated MOS circuit with the IGFET transistors A, B, C and D.

a) Ein vertiefter Bereich 2 vom p-Typ wird in einem Körper 1 aus n-Silizium erzeugt, auf den ein dicker Feldoxidfilm 3 mit Aussparungen aufgebracht wird. Dann wird in den Aussparungen des Oxidfilms 3 ein Gatteroxidfilm 4 hergestellt, und ein Film 5 aus polykristallinem Silizium, das den Eigenhalbleiter bildet, wird aufgebracht und mit Hilfe des Photoätzverfahrens bearbeitet. a) A recessed region 2 of the p-type is produced in a body 1 made of n-silicon, to which a thick field oxide film 3 with cutouts is applied. Then, a gate oxide film 4 is produced in the recesses of the oxide film 3, and a film 5 made of polycrystalline silicon, which forms the self-semiconductor, is applied and processed using the photoetching method.

b) Auf gewählten Flächen wird mit Hilfe des chemischen Aufdampfverfahrens ein Maskenoxidfilm 6 erzeugt. Unter Benutzung dieser Maske wird ein n-Störstoff, z. B. Phosphor, in gewählte Bereiche eindiffundiert, so dass n-Bereiche 7 für die Quellen und Kollektoren von n-Kanal-MOSFET-Transistoren und polykristalline n-Schichten 8 entstehen. b) A mask oxide film 6 is produced on selected surfaces with the aid of the chemical vapor deposition process. Using this mask, an n-type contaminant, e.g. B. phosphorus, diffused into selected areas, so that n-areas 7 for the sources and collectors of n-channel MOSFET transistors and polycrystalline n-layers 8 are formed.

c) Mit Hilfe des chemischen Aufdampfverfahrens wird auf gewählten Flächen ein Maskenoxidfilm 9 erzeugt, mittels dessen ein p-Störstoff, z. B. Bor, durch Ionenimplantation eingebracht wird, so dass p-Bereiche 10 für die Quellen und Kollektoren von p-Kanal-MOSFET-Transistoren und polykristalline p-Siliziumschichten 11 entstehen. Bei der Verwendung von Bor erhält der Oxidfilm 9 eine Stärke von etwa 3000 Â, und es wird mit einer Implantationsenergie von 30 bis 50 keV und einer Implantationsmenge von 2 x 10ìs bis c) With the help of the chemical vapor deposition process, a mask oxide film 9 is generated on selected surfaces, by means of which a p-type impurity, e.g. B. boron, is introduced by ion implantation, so that p regions 10 for the sources and collectors of p-channel MOSFET transistors and polycrystalline p-silicon layers 11 are formed. When using boron, the oxide film 9 has a thickness of about 3000 Â, and it with an implantation energy of 30 to 50 keV and an implantation amount of 2 x 10ìs to

1 x 1016 Atomen/cm3 gearbeitet. Die Aktivierung der implantierten Ionen erfolgt zweckmässig durch eine Wärmebehandlung bei 900 C mit einer Dauer von 10 min bis zu 1000 C bei einer Dauer von 30 min. 1 x 1016 atoms / cm3 worked. The implantation of the implanted ions is expediently carried out by a heat treatment at 900 C with a duration of 10 min to 1000 C with a duration of 30 min.

Die Diffusion des n-Störstoffs gemäss dem Schritt b) The diffusion of the n-impurity according to step b)

kann auch nach dem Schritt c) durchgeführt werden. In diesem Fall würde das Eindiffundieren des n-Störstoffs gemäss dem Schritt b) zweckmässiger als Ionenimplantation von Phosphor oder dergl. durchgeführt werden. Bei der Verwendung von Phosphor erhält der Oxidfilm 6 eine Stärke von etwa 3000 À, und es wird mit einer Implantationsenergie von 60 bis 100 keV und einer Implantationsmenge von 2 x 101= bis 1 x 1016 Atomen/cm3 gearbeitet. Zur Aktivierung der implantierten Ionen ist eine Wärmebehandlung bei 900 C mit einer Dauer von 10 min bis zu 1000 C mit einer Dauer von 30 min geeignet. Wenn man die Dotierung mit dem p- can also be carried out after step c). In this case, the diffusion of the n-type impurity according to step b) would be more conveniently carried out than ion implantation of phosphorus or the like. When using phosphorus, the oxide film 6 has a thickness of about 3000 À, and an implantation energy of 60 to 100 keV and an implantation amount of 2 x 101 = to 1 x 1016 atoms / cm3 are used. A heat treatment at 900 C with a duration of 10 min up to 1000 C with a duration of 30 min is suitable for activating the implanted ions. If you dope with the p-

Störstoff auf diese Weise durchführt, kann man die Wärmebehandlung nach dem Dotieren mit dem p-Störstoff abschwächen, so dass verhindert werden kann, dass die Kanalteile mit dem p-Störstoff dotiert werden. If the impurity is carried out in this way, the heat treatment after doping with the p-type impurity can be weakened, so that the channel parts can be prevented from being doped with the p-type impurity.

d) Nach dem Aufbringen eines Phosphorsilikatglasfilms 12 mit Hilfe des chemischen Aufdampfverfahrens werden Kontaktlöcher hergestellt und Aluminiumelektroden 13 erzeugt, womit die Herstellung der Vorrichtung abgeschlossen ist. d) After the application of a phosphorus silicate glass film 12 by means of the chemical vapor deposition process, contact holes are produced and aluminum electrodes 13 are produced, which completes the production of the device.

Unter erneuter Bezugnahme auf Fig. 58 wird im folgenden eine weitere Ausführungsform der Erfindung beschrieben. Gemäss Fig. 58 weist der p-Kanal-MOSFET-Transistor QI eine Gatterelektrode aus polykristallinem n-Silizium 6' auf, während zu dem p-Kanal-MOSFET-Transistor Q2 eine Gatterelektrode 6 aus polykristallinem p-Silizium gehört. 58, another embodiment of the invention will be described below. 58, the p-channel MOSFET transistor QI has a gate electrode made of polycrystalline n-silicon 6 ', while the p-channel MOSFET transistor Q2 has a gate electrode 6 made of polycrystalline p-silicon.

Da diese Feldeffekttransistoren unter im wesentlichen gleichen Bedingungen hergestellt werden, wenn man vom Leitfähigkeitstyp der Gatterelektroden absieht, wird die Differenz der Schwellenspannungen Vth der beiden Transistoren im wesentlichen gleich der Differenz der Fermi-Niveaus von p-Silizium und n-Silizium. Die Gatterelektroden werden mit den betreffenden Störstoffen in der Nähe ihrer Sättigungsdichte dotiert, und die genannte Differenz wird im wesentlichen gleich dem Bandabstand Eg von Silizium, der etwa 1,1V beträgt. Man kann die Differenz mit hoher Genauigkeit nutzbar machen, indem man für die Kanäle der beiden Feldeffekttransistoren die gleichen Abmessungen wählt, so dass eine Verwendung der Anordnung als Bezugsspannungsquelle möglich ist. Since these field-effect transistors are manufactured under essentially the same conditions, apart from the conductivity type of the gate electrodes, the difference in the threshold voltages Vth of the two transistors becomes substantially equal to the difference in the Fermi levels of p-silicon and n-silicon. The gate electrodes are doped with the relevant impurities in the vicinity of their saturation density, and the said difference becomes substantially equal to the bandgap Eg of silicon, which is approximately 1.1V. The difference can be used with high accuracy by choosing the same dimensions for the channels of the two field effect transistors, so that the arrangement can be used as a reference voltage source.

Da ein solcher Bezugsspannungsgenerator eine geringe Temperaturabhängigkeit zeigt und durch Fertigungsabweichungen nur wenig beeinflusst wird, lässt er sich bei den verschiedensten elektronischen Schaltungen verwenden. Since such a reference voltage generator shows little dependence on temperature and is only slightly influenced by manufacturing deviations, it can be used in a wide variety of electronic circuits.

In Fig. 58 bezeichnet die Bezugszahl 1 einen Körper aus n-Silizium, die Bezugszahl 3 einen dicken Feldoxidfilm, die Bezugszahl 2 einen Gatteroxidfilm, die Bezugszahl 4 einen Quellenbereich vom p-Typ und die Bezugszahl 5 einen Kollektorbereich vom p-Typ. Im vorliegenden Fall ist das Gatter 6' aus polykristallinem n-Silizium sowohl mit einem n-Störstoff als auch mit einem p-Störstoff dotiert, wobei die Dichte des n-Störstoffs um das 1,5-fache oder mehr die Dichte des p-Störstoffs überschreitet. Alternativ erfolgt eine Dotierung mit einem n-Störstoff, wobei nahezu kein p-Stör-stoff vorhanden ist und wobei trotzdem eine Selbstangleichung an die Quelle und den Kollektor besteht. In Fig. 58, reference numeral 1 denotes an n-silicon body, reference numeral 3 denotes a thick field oxide film, reference numeral 2 denotes a gate oxide film, reference numeral 4 denotes a p-type source region and reference numeral 5 denotes a p-type collector region. In the present case, the gate 6 'made of polycrystalline n-silicon is doped with both an n-type and a p-type, the density of the n-type being 1.5 times or more the density of the p-type exceeds. Alternatively, doping with an n-type impurity is carried out, whereby there is almost no p-type impurity and nevertheless there is a self-adaptation to the source and the collector.

Die Dichte des n-Störstoffs muss aus dem folgenden Grund um mindestens das 1,5-fache höher sein als die Dichte des p-Störstoffs: Bei den üblichen Dotierungsverfahren, bei denen ein Störstoff mit hoher Dichte eingebracht wird, ergeben sich bei der Regelung der Dichte Abweichungen von + 20% vom Sollwert. Somit erhält man für das Verhältnis zwischen den Abweichungen bezüglich der Dichte des n-Störstoffs und des p-Störstoffs den Ausdruck (1,5 ± 0,3)/ (1,1 ± 0,2). Da der kleinste Wert dieses Verhältnisses zu 1/1 wird, ergeben sich erhebliche Unterschiede bezüglich des Fermi-Niveaus des polykristallinen Siliziums, das mit n- und p-Störstoffen dotiert ist. The density of the n-type impurity must be at least 1.5 times higher than the density of the p-type impurity for the following reason: In the usual doping processes in which an impurity with a high density is introduced, the control results in Dense deviations of + 20% from the target value. Thus, for the relationship between the deviations in the density of the n-type and the p-type, the expression (1.5 ± 0.3) / (1.1 ± 0.2) is obtained. Since the smallest value of this ratio becomes 1/1, there are considerable differences in the Fermi level of the polycrystalline silicon which is doped with n- and p-impurities.

Damit gewisse Schwankungen bei der Fertigung zugelassen werden können, muss daher in jedem Fall das Verhältnis zwischen den Störstoffdichtewerten mindestens 1,5 betragen. So that certain fluctuations in production can be permitted, the ratio between the impurity density values must be at least 1.5 in any case.

Fig. 82a und 82b zeigen ein Verfahren zum Herstellen von IGFET-Transistoren zum Einstellen des Verhältnisses der Störstoffdichte werte auf 1,5 oder darüber. 82a and 82b show a method of manufacturing IGFET transistors for setting the ratio of the impurity density values to 1.5 or above.

a) Ein n-Siliziumkörper 1 mit einer relativ niedrigen Störstoffdichte von z. B. unter 5 x 1016 Atomen/cm' wird oxi-diert, um einen dicken Oxidfilm 2 für isolierende Elemente zu erzeugen. Nach der Herstellung eines Gatteroxidfilms 3 in Vertiefungen des Films 2 wird ein eigenleitender polykristal- a) An n-silicon body 1 with a relatively low impurity density of z. B. under 5 x 1016 atoms / cm 'is oxidized to produce a thick oxide film 2 for insulating elements. After the production of a gate oxide film 3 in depressions in the film 2, an intrinsically conductive polycrystalline

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

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672 391 G 672 391 G

16 16

liner Siliziumfilm 6 bzw. 6' mit Hilfe des chemischen Aufdampfverfahrens aufgebracht. Ferner wird ein Maskenoxid-film 7 mit Hilfe des chemischen Aufdampfverfahrens auf einer gewählten Fläche erzeugt. Unter Benutzung des Oxidfilms 7 als Maske wird der polykristalline Siliziumfilm 6' mit einem n-Störstoff, z. B. Phosphos oder Arsenid, selektiv dotiert, und zwar mit einer hohen Dichte von z. B. über 5 x 1018 Atomen/cm3. Auf diese Weise entsteht der polykristalline n-Siliziumfilm 6'. Lining silicon film 6 or 6 'applied using the chemical vapor deposition process. Furthermore, a mask oxide film 7 is produced on a selected surface with the aid of the chemical vapor deposition process. Using the oxide film 7 as a mask, the polycrystalline silicon film 6 'with an n-type, e.g. B. phosphos or arsenide, selectively doped, with a high density of z. B. over 5 x 1018 atoms / cm3. In this way, the polycrystalline n-silicon film 6 'is formed.

b) Nach dem Entfernen des Maskenoxidfilms 7 wird mit Hilfe des Photoätzverfahrens eine Gatterelektrode aus polykristallinem Silizium hergestellt, und es werden Quellen- und Kollektor-Störstoffschichten 4 und 5 mit einer geringen Dichte von z. B. weniger als 3,3 x 1018 Atomen/cm3 durch thermisches Eindiffundieren eines p-Störstoffs, z. B. von Bor, hergestellt. Hierbei wird die Dichte des n-Störstoffs, mit dem der polykristalline Film 6' während des Schritts a) dotiert wird, so gewählt, dass sie um mindestens das 1,5-fache höher ist als die Dichte des p-Störstoffs, mit dem der polykristalline Siliziumfilm 6' dotiert wird, während bei dem Schritt b) der p-Störstoff eindiffundiert wird, so dass die n-Leitfähigkeit des polykristallinen Siliziumgatters 6' erhalten bleibt. b) After the mask oxide film 7 has been removed, a gate electrode made of polycrystalline silicon is produced using the photoetching method, and source and collector impurity layers 4 and 5 with a low density of, for. B. less than 3.3 x 1018 atoms / cm3 by thermal diffusion of a p-type impurity, e.g. B. made of boron. Here, the density of the n-type impurity with which the polycrystalline film 6 'is doped during step a) is selected such that it is at least 1.5 times higher than the density of the p-type impurity with which the polycrystalline silicon film 6 'is doped, while in step b) the p-type impurity is diffused in, so that the n-conductivity of the polycrystalline silicon gate 6' is retained.

Fig. 83a bis 83d zeigen ein weiteres Verfahren nach der Erfindung, wobei Fig. 83a den gleichen Schritt zeigt wie Fig. 82a. FIGS. 83a to 83d show a further method according to the invention, FIG. 83a showing the same step as FIG. 82a.

b) Nach dem Entfernen des Maskenoxidfilms 7 wird bei einer polykristallinen Siliziumgatterelektrode das Photoätzverfahren angewendet. Danach wird unter Benutzung der polykristallinen Siliziumgatter 6 und 6' als Maske der Gatteroxidfilm, der Teile überdeckt, welche zu erzeugenden Quellen und Kollektoren entspricht, entfernt, woraufhin der Siliziumkörper einer Oxidation in Dampf bei 750 bis 900 CC auf die Dauer von 60 bis 600 sec unterzogen wird. Bei dieser Oxidation richtet sich die Wachstumsgeschwindigkeit des Oxidfilms auf der Oberfläche des Siliziums nach der Dichte des Störstoffs in dem Silizium. Insbesondere dann, wenn die Störstoffdichte mindestens 5 x 1018 Atome/cm3 und vorzugsweise IO20 Atome/cm3 oder mehr beträgt, erreicht die Wachstumsgeschwindigkeit des Oxidfilms einen sehr hohen Wert. Daher werden verhältnismässig dünne Oxidfilme 8 und 10 mit einer Stärke von 20 bis 40 Â auf den Teilen erzeugt, die der Quelle und dem Kollektor entsprechen und eine relativ niedrige Störstoffdichte aufweisen, sowie auf dem eigenleitenden polykristallinen Silizium 6. Andererseits wird ein verhältnismässig dicker Oxidfilm 9 mit einer Stärke von 70 bis 200 Â auf dem polykristallinen n-Siliziumgatter 6' erzeugt, bei dem die Störstoffdichte verhältnismässig hoch ist. b) After the mask oxide film 7 has been removed, the photoetching process is used for a polycrystalline silicon gate electrode. Thereafter, using the polycrystalline silicon gates 6 and 6 'as a mask, the gate oxide film covering parts corresponding to sources and collectors to be generated is removed, whereupon the silicon body oxidizes in steam at 750 to 900 CC for a period of 60 to 600 seconds is subjected. With this oxidation, the growth rate of the oxide film on the surface of the silicon depends on the density of the impurity in the silicon. Especially when the impurity density is at least 5 x 1018 atoms / cm3 and preferably IO20 atoms / cm3 or more, the growth rate of the oxide film reaches a very high value. Therefore, relatively thin oxide films 8 and 10 with a thickness of 20 to 40 Â are formed on the parts that correspond to the source and the collector and have a relatively low impurity density, and on the intrinsically conductive polycrystalline silicon 6. On the other hand, a relatively thick oxide film 9 with a thickness of 70 to 200 Â produced on the polycrystalline n-silicon gate 6 ', in which the impurity density is relatively high.

c) Bor kann bei thermischer Diffusion einen Oxidfilm mit einer Stärke von höchstens 40 Â durchdringen, wird jedoch durch einen Oxidfilm mit einer Stärke von mindestens 70 Â zurückgehalten. Daher wird Bor danach etwa 20 min lang bei 950 bis 1000 :C thermisch eindiffundiert. Hierbei durchdringt das Bor die relativ dünnen Oxidfilme 8 und 10, um die p-Störstoffschichten 4 und 5 sowie die polykristalline p-Sili-ziumschicht 6 zu bilden. Hierbei wird die polykristalline n-Siliziumschicht 6' durch den relativ dicken Oxidfilm 9 geschützt und nicht mit Bor dotiert. Alternativ ist es möglich, vor dem thermischen Eindiffundieren von Bor die Oxidfilme 60 sec lang mit einem Ätzmittel zu ätzen, das Fluorwasserstoff und Wasser im Verhältnis von 1 : 99 enthält, um die Oxidfilme 8 und 10 zu beseitigen, wobei ein Oxidfilm 9 mit einer Stärke von 40 bis 150 Â zurückbleibt. Hierauf erfolgt das thermische Eindiffundieren von Bor. Auf diese Weise ergibt sich ein ähnlicher Aufbau. c) Boron can penetrate an oxide film with a thickness of at most 40 Â on thermal diffusion, but is retained by an oxide film with a thickness of at least 70 Â. Boron is therefore thermally diffused in at 950 to 1000: C for about 20 minutes. Here, the boron penetrates the relatively thin oxide films 8 and 10 to form the p-impurity layers 4 and 5 and the polycrystalline p-silicon layer 6. Here, the polycrystalline n-silicon layer 6 'is protected by the relatively thick oxide film 9 and is not doped with boron. Alternatively, before the thermal diffusion of boron, it is possible to etch the oxide films for 60 seconds with an etchant containing hydrogen fluoride and water in a ratio of 1:99 in order to remove the oxide films 8 and 10, an oxide film 9 having a thickness remains from 40 to 150 Â. This is followed by the thermal diffusion of boron. This leads to a similar structure.

d) Schliesslich wird ein Film 11 aus Phosphorsilikatglas hergestellt, es werden Kontaktlöcher erzeugt, und es werden d) Finally, a film 11 is made of phosphorus silicate glass, contact holes are created, and there are

Aluminiumelektroden 12 aufgebracht, womit die Herstellung der Vorrichtung abgeschlossen ist. Aluminum electrodes 12 applied, which completes the manufacture of the device.

Zwar wurde das erfindungsgemässe Verfahren bezüglich der Herstellung von Siliziumgatter-p-Kanal-MOSFET-Transistoren beschrieben, doch lässt sich das Verfahren weitgehend in der gleichen Weise bei p-Kanal-MOSFET-Transistoren einer Siliziumgatter-CMOSIC-Anordnung anwenden. Although the method according to the invention has been described with regard to the production of silicon gate p-channel MOSFET transistors, the method can be used largely in the same way for p-channel MOSFET transistors of a silicon gate CMOSIC arrangement.

Im folgenden werden erfindungsgmeässe Schaltungen zum Gewinnen der Differenz der Schwellenspannungen Vth von MOS-Transistoren beschrieben. In the following, circuits according to the invention for obtaining the difference between the threshold voltages Vth of MOS transistors are described.

Zwar ermöglichen es die nachstehend beschriebenen Schaltungen, die Differenzen der Fermi-Niveaus (Efn—Efp), (Efn—E;) und (Ej—Efp) zu gewinnen, doch lassen sie sich auch als Bezugsspannungsgeneratorschaltungen verwenden, bei denen allgemein als Bezugsspannung von einer Spannung Gebrauch gemacht wird, die auf der Differenz der Schwellenspannungen Vth von Feldeffekttransistoren basiert, welche ungleiche Schwellenspannungswerte aufweisen. Although the circuits described below make it possible to obtain the differences in Fermi levels (Efn-Efp), (Efn-E;) and (Ej-Efp), they can also be used as reference voltage generator circuits, which are generally referred to as the reference voltage of a voltage is used which is based on the difference of the threshold voltages Vth of field effect transistors which have unequal threshold voltage values.

Fig. 6b zeigt eine Schaltung, die Spannungen erzeugt, welche den Schwellenspannungen von MOS-Transistoren entsprechen. Die Transistoren T1 und T2 bilden die sogenannten MOS-Dioden, bei denen die Kollektoren und Gatter miteinander verbunden sind. Figure 6b shows a circuit that generates voltages that correspond to the threshold voltages of MOS transistors. The transistors T1 and T2 form the so-called MOS diodes, in which the collectors and gates are connected to one another.

Io bezeichnet eine Quelle für einen konstanten Strom, und T1 und T2 bezeichnen MOSFET-Transistoren, die gemäss Fig. 6a ungleiche Schwellenspannungen Vthi und Vth2 und im wesentlichen gleiche gegenseitige Leitfähigkeiten ß aufweisen. Bezeichnet man die Kollektorspannungen der Transistoren mit V] und V2, erhält man lo - 1/2 ß - Vthl)2 Io denotes a source for a constant current, and T1 and T2 denote MOSFET transistors which, according to FIG. 6a, have unequal threshold voltages Vthi and Vth2 and essentially the same mutual conductivities ß. If one designates the collector voltages of the transistors with V] and V2, one obtains lo - 1/2 ß - Vthl) 2

- 1/2 a (V2 - vth2>2 (21) - 1/2 a (V2 - vth2> 2 (21)

Daher ist vi " vthi + V'2 Io/® Hence vi "vthi + V'2 Io / ®

V2 " Vth2 4 V2 lo/& (22) V2 "Vth2 4 V2 lo / & (22)

Durch Entnehmen der Differenz der Kollektorspannungen ist es möglich, die Differenz der Schwellenspannungen zu gewinnen. By taking the difference in the collector voltages, it is possible to obtain the difference in the threshold voltages.

Als Quellen für konstante Ströme kann man hinreichend grosse Widerstände verwenden. Wenn ihre Kennlinien gleichmässig sind, kann man Diffusionswiderstände verwenden, ferner polykristalline Silizium-Widerstände, durch Ionenimplantation erzeugte Widerstände oder aus MOS-Transistoren gebildete grosse Widerstände. Sufficiently large resistances can be used as sources for constant currents. If their characteristics are uniform, diffusion resistors can be used, furthermore polycrystalline silicon resistors, resistors produced by ion implantation or large resistors formed from MOS transistors.

Wenn man bei dieser Schaltung als Transistoren T1 und T2 die vorstehend anhand von Fig. 58 und 59 beschriebenen n+-Gatter-p-Kanal-MOS- und p+-Gatter-p-Kanal-MOS-Transistoren verwendet, ist es möglich, die Differenz (Efn —Efp) der Fermi-Niveaus des n-Halbleiters und des p-Halbleiters, deren Wert im wesentlichen gleich der Differenz der Schwellenspannungen ist, zu gewinnen. Using the n + gate p-channel MOS and p + gate p channel MOS transistors described above with reference to FIGS. 58 and 59 in this circuit as transistors T1 and T2, it is possible to determine the difference (Efn -Efp) of the Fermi levels of the n-type semiconductor and the p-type semiconductor, the value of which is substantially equal to the difference in the threshold voltages.

Durch die Verwendung von Gatterelektroden von ungleicher Zusammensetzung ist es möglich, die ungleichen Schwellenspannungen z. B. dadurch hervorzurufen, dass man Ionen in die Kanäle implantiert, die Dicke eines dotier- By using gate electrodes of unequal composition, it is possible to adjust the unequal threshold voltages e.g. B. by implanting ions in the channels, the thickness of a doped

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

17 17th

672 391 G 672 391 G

ten Gatteroxid- oder Gatterisolierfilms verändert, oder dergleichen. Wird eine solche Massnahme bei der Schaltung nach Fig. 6b angewendet, kann man die Differenz von Schwellenspannungen, die den implantierten Ionenmengen entsprechen, oder die Differenz von Schwellenspannungen, die den Störstoffmengen entsprechen, mit denen die Gatterisolierfilme dotiert sind, oder die der Dicke der Gatterisolierfilme entsprechen, auf ähnliche Weise als Bezugsspannung gewinnen. changed gate oxide or gate insulating film, or the like. If such a measure is used in the circuit according to FIG. 6b, one can see the difference in threshold voltages which correspond to the amounts of ions implanted, or the difference in threshold voltages which correspond to the amounts of impurities with which the gate insulating films are doped, or the thickness of the gate insulating films correspond, gain as reference voltage in a similar manner.

Beispielsweise lässt sich bei der Ionenimplantation eine erhebliche höhere Genauigkeit bezüglich der Störstoffkonzentration erreichen als bei dem gebräuchlichen Diffusionsverfahren, da sich die implantierte Menge in Form eines Stroms überwachen lässt. Dies ist in Fig. 7 dargestellt. Selbst wenn die mit T1 bezeichneten Kennlinien von MOS-Transi-storen vor der Implantation von Ionen bei der Herstellung einzeln verlagert worden sind und wenn die Schwellenspannungswerte infolge der Ionenimplantation einzeln um AVth th2 For example, with ion implantation, a considerably higher accuracy with regard to the concentration of impurities can be achieved than with the usual diffusion method, since the amount implanted can be monitored in the form of a current. This is shown in FIG. 7. Even if the characteristics of MOS transistors marked T1 before the implantation of ions were individually shifted during manufacture and if the threshold voltage values due to the ion implantation were shifted individually by AVth th2

* *

MS MS

- 2 - 2nd

verändert worden sind, wird die Grösse AVth, d. h. die Differenz der beiden Schwellenspannungen, durch die Menge der implantierten Ionen bestimmt, so dass sich nur äusserst geringe Abweichungen ergeben. Daher lässt sich diese Diffe-s renz auf ähnliche Weise als Bezugsspannung verwenden, da sich bei der Herstellung nur geringe Abweichungen ergeben. Bezeichnet man mit Vthi die Schwellenspannung des MOS-Transistors Tl, der keiner Ionenimplantation unterzogen wird, erhält man entsprechend der Gleichung (15) have been changed, the size AVth, i. H. the difference between the two threshold voltages, determined by the amount of the implanted ions, so that there are only very small deviations. This difference can therefore be used as a reference voltage in a similar way, since there are only slight deviations during manufacture. If Vthi denotes the threshold voltage of the MOS transistor Tl, which is not subjected to ion implantation, one obtains according to equation (15)

10 10th

thl thl

- 6 - 6th

MS MS

- 2 - - 2 -

WB WB

COX (23) COX (23)

Bezeichnet AQb einen Teilbetrag fester Änderungen des Substrats als Folge der Ionenimplantation, erhält man für die Schwellenspannung Vth2 des der Ionenimplantation unterzogenen MOS-Transistors T2 die folgende Gleichung: If AQb denotes a partial amount of fixed changes in the substrate as a result of the ion implantation, the following equation is obtained for the threshold voltage Vth2 of the MOS transistor T2 subjected to the ion implantation:

Qß +ÀQ, Qß + ÀQ,

B B

COX COX

(24) (24)

Somit ist So is

A.Q A.Q

Vthl "" Vth2 Vthl "" Vth2

B B

COX COX

(25) (25)

Die Temperaturabhängigkeit dieser Differenzspannung zwischen den Schwellenspannungen ist äusserst gering, da 30 Qb bei Temperaturänderungen nahezu keiner Änderung unterliegt. The temperature dependency of this differential voltage between the threshold voltages is extremely low, since 30 Qb is subject to almost no change when the temperature changes.

Weitere Vorteile bestehen darin, dass man die Bezugsspannung mit Hilfe der Menge der implantierten Ionen frei wählen kann und dass sich die Vorrichtung sogar mit Hilfe 35 eines Verfahrens zum Herstellen von MOS-Transistoren mit nur einem Kanal leicht herstellen lässt. Further advantages are that the reference voltage can be freely selected with the aid of the amount of the implanted ions and that the device can even be easily manufactured with the aid of a method for producing MOS transistors with only one channel.

Fig. 8 und 9 zeigen Beispiele von Schaltungen, bei denen wie bei den Anordnungen nach Fig. 6a und 6b ein n+-Gatter-Feldeffekttransistor Tl und ein p+-Gatter-Feldef- 40 fekttransistor T2 verwendet werden, wobei der Transistor Tl als MOS-Diode geschaltet und mit dem Transistor T2 in Reihe geschaltet ist, um die Differenz der Schwellenspannungen zu gewinnen. Hierbei ist angenommen, dass der Transistor Tl die Schwellenspannung Vthi und der Transi- 45 stor T2 die Schwellenspannung Vth2 hat. 8 and 9 show examples of circuits in which, as in the arrangements according to FIGS. 6a and 6b, an n + gate field effect transistor T1 and a p + gate field effect transistor T2 are used, the transistor T1 being used as a MOS transistor. Diode connected and connected in series with transistor T2 in order to gain the difference in the threshold voltages. It is assumed here that the transistor T1 has the threshold voltage Vthi and the transistor 45 has the threshold voltage Vth2.

Hat ein Widerstand R1 eine ausreichende Grösse im Vergleich zum Blindwiderstand von Tl, und hat ein Widerstand R2 eine ausreichende Grösse im Vergleich zum Blindwiderstand von T2, gelten die folgenden Gleichungen: 50 If a resistor R1 is of a sufficient size compared to the reactance of T1, and if a resistor R2 is of a sufficient size compared to the reactance of T2, the following equations apply: 50

v - v û* v vl 2 Vthl v - v û * v vl 2 Vthl

- V - V

so dass th2 so that th2

v -f v - v 2 thl th2 v -f v - v 2 thl th2

(26) (26)

(27) (27)

(28) (28)

60 60

Fig. 1 la zeigt eine Schaltung, bei der Spannungen, die den Schwellenspannungen eines n+-Gatter-MOS-Transi-stors Tl und eines p+-Gatter-MOS-Transistors T2 entsprechen, an beide Klemmen eines Kondensators Cl angelegt werden, der mit den MOS-Transistoren verbunden ist, wobei eine durch den Kondensator festgehaltene Spannung als Dif- 65 ferenzspannung entnommen wird. Fig. 1 lb zeigt die bei der Schaltung nach Fig. 1 la auftretenden Wellenformen. Die Transistoren T5 und T6 werden durch einen Taktimpuls 0i eingeschaltet, um die Differenzspannung der Schwellenspannungen Vthi und Vth2 dieser MOSFET-Transistoren dem Kondensator Cl zuzuführen. Fig. 1 la shows a circuit in which voltages, which correspond to the threshold voltages of an n + gate MOS transistor T1 and a p + gate MOS transistor T2, are applied to both terminals of a capacitor Cl, which with the MOS transistors is connected, a voltage held by the capacitor being taken as the differential voltage. Fig. 1 lb shows the waveforms occurring in the circuit of Fig. 1 la. The transistors T5 and T6 are switched on by a clock pulse 0i in order to supply the differential voltage of the threshold voltages Vthi and Vth2 of these MOSFET transistors to the capacitor C1.

Nach dem Abschalten der MOSFET-Transistoren T5 und T6 durch den Impuls 0i wird ein MOSFET-Transistor T3 durch einen Taktimpuls 02 eingeschaltet, um den Kondensator Cl bei der Schwingungsart (1) nach Fig. 1 lb zu erden. Da in diesem Zeitpunkt die Differenzspannung der Schwellenspannungen in dem Kondensator Cl festgehalten wird, erscheint das Differenzpotential bei der Schwingungsart (2) des Kondensators in unveränderter Form. Bei der noch zu erläuternden Verwendung bei einer Spannungsdetektorschaltung kann das Potential der Schwingungsart (2) in diesem Zeitpunkt in der vorliegenden Form als Bezugsspannung verwendet werden. Um jedoch eine allgemeinere Verwendung zu ermöglichen, werden die Übertragungsgatter T6 und T7 durch einen Taktimpuls 03 innerhalb einer Zeitspanne eingeschaltet, innerhalb welcher das einen hohen Pegel aufweisende Taktsignal 02 eintrifft; das Potential wird in einem Kondenator C2 festgehalten, der mit dem nicht invertierenden Eingang (+) eines Operationsverstärkers 5 verbunden ist, un das Potential wird von einem sogenannten Spannungsfolgeglied aufgenommen, bei dem 100% eines Ausgangssignals negativ zu dem invertierenden Eingang ( —) des Operationsverstärkers 5 zurückgeleitet werden. Dann wird als Ausgangssignal des Spannungsfolgegliedes die Differenz der Schwellenspannungen der Transistoren Tl und T2 als Bezugsspannung gewonnen, wobei der innere Widerstand hinreichend niedrig ist. After the MOSFET transistors T5 and T6 have been switched off by the pulse 0i, a MOSFET transistor T3 is switched on by a clock pulse 02 in order to ground the capacitor C1 in the mode of oscillation (1) according to FIG. 1b. Since the differential voltage of the threshold voltages is held in the capacitor C1 at this time, the differential potential appears unchanged in the mode of vibration (2) of the capacitor. In the case of the use to be explained in the case of a voltage detector circuit, the potential of the type of oscillation (2) can be used in the present form as the reference voltage. However, to enable more general use, the transfer gates T6 and T7 are turned on by a clock pulse 03 within a period of time within which the high level clock signal 02 arrives; the potential is held in a capacitor C2, which is connected to the non-inverting input (+) of an operational amplifier 5, and the potential is picked up by a so-called voltage follower, in which 100% of an output signal is negative to the inverting input (-) of the operational amplifier 5 be returned. The difference between the threshold voltages of the transistors T1 and T2 is then obtained as the reference voltage as the output signal of the voltage follower, the internal resistance being sufficiently low.

Fig. 10a zeigt den Aufbau einer erfindungsgemässen dynamischen Differenzspannungs-Ausgabeschaltung, bei der die Differenz der Schwellenspannungen eines n+-Gatter-n-Kanal-MOS-Transistors QI und eines p+-Gatter-n-Kanal-MOS-Transistors Q2 ausgenutzt wird. 10a shows the structure of a dynamic differential voltage output circuit according to the invention, in which the difference between the threshold voltages of an n + gate n-channel MOS transistor QI and a p + gate n-channel MOS transistor Q2 is used.

Bei dieser Schaltung sind die Gatter und Kollektoren der MISFET-Transistoren QI und Q2 miteinander verbunden, und sie sind über Widerstände R1 und R2 an eine Quelle für eine Spannung —Vdd angeschlossen. Zwischen den Gatterund Kollektoranschlüssen ist ein Kondensator C angeordnet, und die Differenzkomponente zwischen den Schwellenspannungen der beiden Transistoren wird in dem Kondensator gespeichert, so dass ein Ausgangssignal zur Verfügung steht. Genauer gesagt, ist ein durch einen Taktimpuls 0 betätigbarer p-Kanal-MISFET-Transistor Q3 zwischen dem Gatter und der Quelle des MISFET-Transistors QI für die In this circuit, the gates and collectors of the MISFET transistors QI and Q2 are connected together and are connected to a source for a voltage -Vdd via resistors R1 and R2. A capacitor C is arranged between the gate and collector connections, and the difference component between the threshold voltages of the two transistors is stored in the capacitor, so that an output signal is available. More specifically, a p-channel MISFET transistor Q3 operated by a clock pulse 0 is between the gate and the source of the MISFET transistor QI for the

672 391 G 672 391 G

18 18th

niedrigere Schwellenspannung angeordnet. Die betreffenden Belastungswiderstände der Transistoren QI und Q2 sowie der Einschaltwiderstand des Transistors Q3 werden hinreichend kleiner gemacht als die Einschaltwiderstände der Transistoren QI und Q2. Wenn bei dieser Schaltung gemäss den in Fig. 10b dargestellten Wellenformen der Taktimpuls 0 einen niedrigen Pegel annimmt, um den Transistor Q3 einzuschalten, erscheint die Differenz — (V2—Vi) zwischen den Kollektorspannungen bzw. den Schwellenspannungen Vi und V2 der beiden Transistoren am Kollektor des MIS-FET-Transistors Q2 oder an der von dem Transistor Q3 abgewandten Klemme des Kondensators C. Man erhält ähnlich wie bei den weiter oben beschriebenen Schaltungen die Differenzspannung als Ausgangssignal durch Abfragen entsprechend dem Taktsignal 0. lower threshold voltage arranged. The relevant load resistances of transistors QI and Q2 and the on-resistance of transistor Q3 are made sufficiently smaller than the on-resistances of transistors QI and Q2. In this circuit, according to the waveforms shown in FIG. 10b, if the clock pulse 0 assumes a low level in order to switch on the transistor Q3, the difference - (V2-Vi) appears between the collector voltages or the threshold voltages Vi and V2 of the two transistors on the collector of the MIS-FET transistor Q2 or at the terminal of the capacitor C facing away from the transistor Q3. Similar to the circuits described above, the differential voltage is obtained as an output signal by interrogation in accordance with the clock signal 0.

Fig. 12 zeigt eine Bezugsspannungsgeneratorschaltung, bei der auf ähnliche Weise ein n+-Gatter-MOS-Transistor Tl und ein p+-Gatter-MOS-Transistor T2 und ein Kondensator C2 verwendet werden. Ein MOSFET-Transistor T8 wird durch ein Taktsignal 0i eingeschaltet. In diesem Zeitpunkt ist ein MOSFET-Transistor T9 abgeschaltet, da ein Taktsignal 02 vorhanden ist. Das Potential einer Schwingungsart bzw. eines Knotens (6) wird niedriger als dasjenige eines Knotens (5), und zwar um die Schwellenspannung Vthi des MOSFET-Transistors Tl, und das Potential eines Knotens (7) wird niedriger als dasjenige des Knotens (5), und zwar um die Schwellenspannung Vth2 des MOSFET-Transistors T2. Somit wird die Differenzspannung der beiden Schwellenspannungen Vthi und Vth2 an den Kondensator C2 angelegt. Danach wird der MOSFET-Transistor T8 durch das Taktsignal 0i abgeschaltet, während der MOSFET-Transistor T9 durch das Taktsignal 02 eingeschaltet wird. Hierauf erscheint die Differenz der Schwellenspannungen an dem Knotenpunkt (7). Fig. 12 shows a reference voltage generator circuit in which an n + gate MOS transistor T1 and a p + gate MOS transistor T2 and a capacitor C2 are similarly used. A MOSFET transistor T8 is turned on by a clock signal 0i. At this point in time, a MOSFET transistor T9 is switched off because a clock signal 02 is present. The potential of a mode of oscillation or of a node (6) becomes lower than that of a node (5), namely by the threshold voltage Vthi of the MOSFET transistor T1, and the potential of a node (7) becomes lower than that of the node (5) , namely by the threshold voltage Vth2 of the MOSFET transistor T2. The differential voltage of the two threshold voltages Vthi and Vth2 is thus applied to the capacitor C2. Thereafter, the MOSFET transistor T8 is switched off by the clock signal 0i, while the MOSFET transistor T9 is switched on by the clock signal 02. The difference in the threshold voltages at the node (7) then appears.

Fig. 13 zeigt einen erfindungsgemässen Operationsverstärker mit zwei einen Differentialverstärker bildenden Transistoren Tl und T2 sowie aktiven Lasten T12 und T13 für den Differentialverstärker. Ein Transistor Tll bildet zusammen mit Transistoren T14 und T16 eine Quelle für einen konstanten Strom. Die Transistoren T15 und T16 bilden eine zur Pegelverschiebung dienende Ausgangspufferschaltung, bei welcher der Transistor T16 die mit einem konstanten Strom arbeitende Last bildet. Zwar zeigt Fig. 13 eine Schaltung mit CMOS-Transistoren, doch könnte man natürlich auch Einkanal-MOS-Transistoren verwenden. 13 shows an operational amplifier according to the invention with two transistors T1 and T2 forming a differential amplifier and active loads T12 and T13 for the differential amplifier. A transistor T11 together with transistors T14 and T16 form a source for a constant current. The transistors T15 and T16 form an output buffer circuit used for level shifting, in which the transistor T16 forms the load operating with a constant current. 13 shows a circuit with CMOS transistors, one-channel MOS transistors could of course also be used.

Bei diesem Operationsverstärker weisen die den Differentialverstärker bildenden Transistoren Tl und T2 ungleiche Schwellenspannungen Vthi und Vth2 auf der Basis der Fermi-Niveaudifferenz der Gatterelektroden auf, und es ist möglich, die Differenz der Schwellenspannungen als Bezugsspannung zu verwenden oder zu entnehmen. Hierbei handelt es sich um eine bis jetzt nicht bekannte Form der Anwendung eines Operationsverstärkers. In this operational amplifier, the transistors T1 and T2 forming the differential amplifier have unequal threshold voltages Vthi and Vth2 based on the Fermi level difference of the gate electrodes, and it is possible to use or extract the difference of the threshold voltages as a reference voltage. This is a hitherto unknown form of using an operational amplifier.

Fig. 14 zeigt schematisch nur den Differentialteil eines gewöhnlichen Operationsverstärkers. Hierbei ist angenommen, dass die MOS-Transistoren Tl und T2 ungleiche Schwellenspannungen Vthi und Vth2 haben und dass die übrigen Merkmale, z. B. die gegenseitige Leitfähigkeit, gleich sind. Der invertierende Eingang ist mit einem Minuszeichen und der nicht invertierende Eingang mit einem Pluszeichen bezeichnet. Fig. 14 schematically shows only the differential part of an ordinary operational amplifier. It is assumed here that the MOS transistors T1 and T2 have unequal threshold voltages Vthi and Vth2 and that the other features, e.g. B. the mutual conductivity are the same. The inverting input is marked with a minus sign and the non-inverting input with a plus sign.

Bezeichnet man eine Eingangsspannung des Transistors Tl mit V] und eine Eingangsspannung des Transistors T2 mit V2, erhält man If one designates an input voltage of the transistor T1 with V] and an input voltage of the transistor T2 with V2, one obtains

Vi — Vthi = v2 — vth2 Vi - Vthi = v2 - vth2

d. h. d. H.

V, - V2 = V,h, - Vth2 (29) V, - V2 = V, h, - Vth2 (29)

Der Ausgangspegel ändert sich innerhalb der durch diese Eingangsspannungen gegebenen Grenzen. The output level changes within the limits given by these input voltages.

Der Operationsverstärker ist mit einer Eingangsversetzung versehen, die der Differenz der Schwellenspannungen entspricht. Wird der invertierende Eingang oder der nicht invertierende Eingang geerdet oder durch eine Spannungsquelle mit einem Bezugspotential versorgt, ist ein Betrieb als Spannungskomparator möglich, dessen Bezugsspannung, durch die Versetzungsspannung gebildet wird. Wenn dagegen der Ausgang mit dem invertierenden Eingang (—) verbunden wird, so dass man eine Spannungsfolgeschaltung erhält, und wenn der nicht invertierende Eingang (+) gemäss Fig. 14 geerdet wird, erscheint am Ausgang die Differenz der Schwellenspannungen. Damit in diesem Fall der Operationsverstärker betrieben werden kann, muss man als Transistor T2 einen MOSFET-Transistor der Verarmungsbauart bzw. mit Sperrschicht verwenden. Verwendet man z. B. einen p+-Gatter-MOS-Transistor Tl und einen n+-Gatter-MOS-Transistor T2, kann man die Kanalteile beider Transistoren einer Ionenimplantation unter gleichen Bedingungen unterziehen, um sie mit einer Sperrschicht zu versehen. The operational amplifier is provided with an input offset that corresponds to the difference in the threshold voltages. If the inverting input or the non-inverting input is grounded or supplied with a reference potential by a voltage source, operation as a voltage comparator is possible, the reference voltage of which is formed by the offset voltage. If, on the other hand, the output is connected to the inverting input (-), so that a voltage sequence circuit is obtained, and if the non-inverting input (+) is grounded according to FIG. 14, the difference in the threshold voltages appears at the output. So that the operational amplifier can be operated in this case, a MOSFET transistor of the depletion type or with a barrier layer must be used as the transistor T2. If you use e.g. B. a p + gate MOS transistor T1 and an n + gate MOS transistor T2, the channel parts of both transistors can be subjected to an ion implantation under the same conditions in order to provide them with a barrier layer.

Fig. 15 zeigt eine Schaltung, die es nach Wunsch ermöglicht, eine Bezugsspannung mit Hilfe des Operationsverstärkers nach Fig. 14 einzustellen. Hierbei wird das Ausgangssignal zum invertierenden Eingang (—) über einen Spannungsteiler R.5, Rf) zurückgeleitet. Bezeichnet man das Span-nungsteilungsverhältnis Rö/(Rs + Rö) nüt r, erhält man die folgende Ausgangsspannung V0: FIG. 15 shows a circuit which, if desired, makes it possible to set a reference voltage with the aid of the operational amplifier according to FIG. 14. The output signal is fed back to the inverting input (-) via a voltage divider R.5, Rf). If one designates the voltage division ratio Rö / (Rs + Rö) only, the following output voltage V0 is obtained:

Der Spannungsteiler soll vorzugsweise aus linearen Widerständen bestehen, doch könnte man auch beliebige andere Widerstände verwenden, wenn ihre Kennlinien hinreichend gleichmässig sind. The voltage divider should preferably consist of linear resistors, but you could also use any other resistors if their characteristics are sufficiently uniform.

Während bei den Schaltungen nach Fig. 14 und 15 Sperrschicht-MOS-Transistoren verwendet werden, werden bei den Schaltungen nach Fig. 16 und 17 Anreicherungs-MOS-Transistoren verwendet, die man natürlich auch durch Sperrschicht-MOS-Transistoren ersetzen könnte. While the circuits of FIGS. 14 and 15 use junction MOS transistors, the circuits of FIGS. 16 and 17 use enhancement MOS transistors, which of course could also be replaced by junction MOS transistors.

Wie bei dem Ausführungsbeispiel nach Fig. 14 wird bei der Schaltung nach Fig. 16 ein Ausgangssignal direkt zu dem invertierenden Eingang (—) zurückgeleitet. Bezeichnet man die Speisespannung mit Vdd, erhält man das Ausgangssignal V0 wie folgt: As in the exemplary embodiment according to FIG. 14, in the circuit according to FIG. 16 an output signal is fed back directly to the inverting input (-). If the supply voltage is designated Vdd, the output signal V0 is obtained as follows:

V0 = VDD - (Vth, - Vth2) (31) V0 = VDD - (Vth, - Vth2) (31)

Bei den Schaltungen nach Fig. 14 und 15 muss mindestens einer der beiden den Differentialverstärker bildenden Transistoren nach dem Verarmungsverfahren arbeiten, so dass man in manchen Fällen eine grössere Zahl von Fertigungsschritten durchführen muss. Jedoch ermöglichen es die Schaltungen, die Differenz der Schwellenspannungen gegenüber dem Erdpotential zu gewinnen. 14 and 15, at least one of the two transistors forming the differential amplifier must operate according to the depletion process, so that in some cases a large number of production steps have to be carried out. However, the circuits make it possible to obtain the difference in the threshold voltages from the earth potential.

Bei den Schaltungen nach Fig. 16 und 18 wird dagegen die zu gewinnende Differenzspannung nicht auf das Erdpotential bezogen, jedoch gilt für den Betrieb der Feldeffekttransistoren nicht die genannte Bedingung. 16 and 18, on the other hand, the differential voltage to be obtained is not related to the ground potential, but the condition mentioned does not apply to the operation of the field-effect transistors.

Die Wahl der zu benutzenden Schaltung richtet sich nach der Beurteilung der jeweiligen Vor- und Nachteile. The choice of the circuit to be used depends on the assessment of the respective advantages and disadvantages.

Ebenso wie bei der Anordnung nach Fig. 15 wird bei der Schaltung nach Fig. 17 ein Ausgangssignal zu einem invertierenden Eingang (—) über einen Spannungsteiler R7, Rg zurückgeleitet. Hierbei ergibt sich das Ausgangssignal wie folgt: As in the arrangement according to FIG. 15, in the circuit according to FIG. 17 an output signal is fed back to an inverting input (-) via a voltage divider R7, Rg. The output signal is as follows:

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

19 19th

672 391 G 672 391 G

V_ - V V_ - V

thl thl

- V - V

th2 th2

DD DD

(32) (32)

Fig. 18 zeigt eine Spannungsdetektorschaltung, bei der 5 eine Bezugsspannung Vr aus einem erfindungsgemässen Bezugsspannungsgenerator RVG, bei welchem die Differenz der Quellenspannungen Vth ausgenutzt wird, einem Eingang eines Spannungskomparators VC zugeführt wird, während eine nachzuweisende Spannung Vd dem anderen Eingang io zugeführt wird, so dass die Höhe der nachzuweisenden Spannung VD gegenüber der Bezugsspannung VR ermittelt werden kann. 18 shows a voltage detector circuit in which 5 a reference voltage Vr from a reference voltage generator RVG according to the invention, in which the difference between the source voltages Vth is used, is fed to an input of a voltage comparator VC, while a voltage Vd to be detected is fed to the other input io, so that the level of the voltage VD to be detected can be determined in relation to the reference voltage VR.

Fig. 19 zeigt eine Spannungsdetektorschaltung, bei der eine Bezugsspannung VR aus einem Bezugsspannungsgene- 15 rator RVG, bei dem die Differenz der Schwellenspannungen Vth entsprechend der Fermi-Niveaudifferenz von Gatterelektroden gemäss der Erfindung ausgenutzt wird, einem Eingang eines Spannungskomparators VC zugeführt wird, während eine Spannung, die durch Teilen einer nachzuweisenden 20 Spannugn Vd mittels eines Spannungsteilers R9, Rio gewonnen wird, dem anderen Eingang zugeführt wird. Bezeichnet man das Spannungsteilungsverhältnis mit r, die Bezugsspannung mit Vref und den Nachweispegel mit Vsense, erhält man: FIG. 19 shows a voltage detector circuit in which a reference voltage VR from a reference voltage generator RVG, in which the difference in the threshold voltages Vth corresponding to the Fermi level difference of gate electrodes according to the invention is used, is fed to an input of a voltage comparator VC, while a Voltage which is obtained by dividing a voltage Vd to be detected by means of a voltage divider R9, Rio, is fed to the other input. If you designate the voltage division ratio with r, the reference voltage with Vref and the detection level with Vsense, you get:

25 25th

ref sense ref sense

(33) (33)

Der Nachweispegel Vsense kann mit Hilfe des Spannungs-teilungsverhältnisses r nach Wunsch eingestellt werden. The detection level Vsense can be set as desired using the voltage division ratio r.

30 30th

Fig. 20 zeigt eine Spannungsdetektorschaltung, bei der der Operationsverstärker verwendet wird, wobei die Versetzung der Differenz der Schwellenspannungen Vth entspricht, 35 wie es anhand von Fig. 13 beschrieben wurde, und wobei die Versetzungsspannung in der beschriebenen Weise als Bezugsspannung verwendet wird. Die Widerstände Rh und R12 bilden wie bei der Schaltung nach Fig. 19 einen Spannungsteiler. 40 FIG. 20 shows a voltage detector circuit using the operational amplifier, the offset corresponding to the difference of the threshold voltages Vth, 35 as described with reference to FIG. 13, and the offset voltage being used as the reference voltage in the manner described. The resistors Rh and R12 form a voltage divider, as in the circuit shown in FIG. 19. 40

Handelt es sich bei der zu erfassenden Spannung Vd um die Spannung einer Batterie, kann man bei den Ausführungsbeispielen nach Fig. 18, 19 und 20 die Spannungsdetektorschaltung als Batterieprüfer bei einer Anordnung verwenden, bei der eine Batterie als Spannungsquelle dient. Ein 45 konkretes Beispiel, bei dem die Spannungsdetektorschaltung nach Fig. 20 als Batterieprüfer für eine elektronische Uhr verwendet wird, ist in Fig. 54 dargestellt und wird weiter unten erläutert. If the voltage Vd to be detected is the voltage of a battery, the voltage detector circuit can be used in the exemplary embodiments according to FIGS. 18, 19 and 20 as a battery tester in an arrangement in which a battery serves as a voltage source. A concrete example in which the voltage detector circuit according to FIG. 20 is used as a battery tester for an electronic watch is shown in FIG. 54 and is explained further below.

Fig. 21 zeigt eine weitere Ausführungsform eines Opera- 50 tionsverstärkers, bei dem ein Differentialverstärker mit n-Kanal-MOSFET-Transistoren QI und Q2 vorhanden ist, die ungleiche Schwellenspannungen Vth auf der Basis der Differenz der Fermi-Niveaus von Gatterelektroden gemäss der Erfindung aufweisen. Die MOSFET-Transistoren Q3 und 55 Q4 arbeiten als Belastungs-Feldeffekttransistoren der den Differentialverstärker bildenden Transistoren QI und Q2, und ein weiterer MOSFET-Transistor Q5 bildet eine einen konstanten Strom liefernde Quelle für den Differentialverstärker QI, Q2. 60 21 shows another embodiment of an operational amplifier in which there is a differential amplifier with n-channel MOSFET transistors QI and Q2 which have unequal threshold voltages Vth based on the difference in the Fermi levels of gate electrodes according to the invention . The MOSFET transistors Q3 and 55 Q4 function as load field effect transistors of the transistors QI and Q2 forming the differential amplifier, and another MOSFET transistor Q5 forms a constant current supply source for the differential amplifier QI, Q2. 60

Fig. 22 zeigt eine Differentialverstärkerschaltung, bei der die Versetzungsspannung durch die Differenz der Schwellenspannungen Vth von MOS-Transistoren QI und Q2 gebildet wird. 22 shows a differential amplifier circuit in which the offset voltage is formed by the difference of the threshold voltages Vth of MOS transistors QI and Q2.

Fig. 23 zeigt die Kollektorstrom-Gatterspannungs-Kenn-linien der MOS-Transistoren QI und Q2 nach Fig. 22. FIG. 23 shows the collector current-gate voltage characteristics of the MOS transistors QI and Q2 according to FIG. 22.

In diesem Fall sind die Steilheitswerte der MOS-Transistoren, die den Differentialverstärker bilden, so gewählt, In this case, the slope values of the MOS transistors that form the differential amplifier are selected so

dass sie gleich gross werden. Wenn der Strom einer einen konstanten Strom abgebenden Quelle CS nacheinander die Werte I0,10- und I0 • annimmmt, ergeben sich gegenüber der Kennlinie VGs — Ids des Transistors QI die Punkte 1, 1' und 1", und die Schnittpunkte mit dieser Kennlinie des Transistors Q2 gehen in die Punkte 2,2' und 2" über. Zunächst werden die Spannungen Vgi und Vg2 an die Gatter der Transistoren QI und Q2 angelegt, um die Differentialver-stärkerschaltung in den abgeglichenen Zustand zu bringen. Selbst wenn der Strom der einen konstanten Strom liefernden Quelle CS von I0 auf I0- oder I0- übergegangen ist, und zwar in Abhängigkeit von der Temperatur, wird gemäss der Erfindung die Differenz der die Differentialschaltung abgleichenden Spannungen Vgi und Voa im wesentlichen konstant gehalten. In der Praxis spiegelt die Differenzspannung die Differenz (Vthi — Vth2) der Schwellenspannungen der Transistoren QI und Q2 wider. Infolgedessen erscheint die Temperaturkennlinie der Schwellenspannungen dieser Transistoren unverändert als die Differenz (VGi — VG2) der Spannungen, die an die Gatter der Transistoren QI und Q2 angelegt werden müssen, um diese Transistoren in den abgeglichenen Zustand zu bringen. that they will be the same size. If the current of a source CS emitting a constant current successively assumes the values I0,10- and I0 •, the points 1, 1 'and 1 "result from the characteristic VGs - Ids of the transistor QI, and the intersections with this characteristic of Transistors Q2 go into points 2.2 'and 2 ". First, voltages Vgi and Vg2 are applied to the gates of transistors QI and Q2 to bring the differential amplifier circuit into the balanced state. According to the invention, even if the current of the source CS supplying a constant current has changed from I0 to I0- or I0-, depending on the temperature, the difference between the voltages Vgi and Voa balancing the differential circuit is kept substantially constant. In practice, the differential voltage reflects the difference (Vthi - Vth2) of the threshold voltages of the transistors QI and Q2. As a result, the temperature characteristic of the threshold voltages of these transistors appears unchanged as the difference (VGi - VG2) of the voltages that must be applied to the gates of the transistors QI and Q2 in order to bring these transistors into the trimmed state.

Verwendet man als Transistoren QI und Q2 die weiter oben beschriebenen p+-Gatter- und n+-Gatter-n-Kanal-MOS-Transistoren, erhält man die dem Bandabstand entsprechende Spannung von etwa 1,1V. Bei dem Siliziumhalbleiter hat diese Differenzspannung bezüglich der Temperaturabhängigkeit einen Gradienten von —0,24 mV/cC. If the p + -gate and n + -gate n-channel MOS transistors described above are used as transistors QI and Q2, the voltage corresponding to the band gap of approximately 1.1 V is obtained. In the silicon semiconductor, this differential voltage has a gradient of -0.24 mV / cC with respect to the temperature dependence.

Man kann die Temperaturabhängigkeit der Differenz-spannung der Gatterspannungen dadurch beseitigen, dass man für die Leitfähigkeit der Transistoren QI und Q2 ungleiche Werte wählt. The temperature dependency of the differential voltage of the gate voltages can be eliminated by choosing unequal values for the conductivity of the transistors QI and Q2.

Es sei als Beispiel angenommen, dass die Temperaturabhängigkeit der Konstantstromquelle CS der Differentialschaltung einen positiven Gradienten hat, während die Differenz (Vthi — Vth2) der Schwellenspannungen der Transistoren QI und Q2 eine Temperaturabhängigkeit mit einem negativen Gradienten aufweist. Wie in Fig. 23 bei Qi und Qi dargestellt, ist die Leitfähigkeit bei Qr geringer als bei Qi, so dass die Gatterspannung des Transistors Q2 im abgeglichenen Zustand in der bei 3, 3' und 3" dargestellten Weise in Abhängigkeit von der Temperatur variiert, und dass die Temperaturabhängigkeit der Differenz der Gatterspannungen der Transistoren QI und Q2" auf der Basis der Differenz der Leitfähigkeitswerte dieser beiden Transistoren einen positiven Gradienten hat. Durch geeignetes Kombinieren der Leitfähigkeitswerte kann man die gesamte Temperaturabhängigkeit auf Null bringen oder mindestens verbessern. As an example, assume that the temperature dependency of the constant current source CS of the differential circuit has a positive gradient, while the difference (Vthi - Vth2) of the threshold voltages of the transistors QI and Q2 has a temperature dependency with a negative gradient. As shown in FIG. 23 for Qi and Qi, the conductivity for Qr is lower than for Qi, so that the gate voltage of the transistor Q2 in the balanced state varies in the manner shown at 3, 3 'and 3 "depending on the temperature, and that the temperature dependency of the difference in the gate voltages of the transistors QI and Q2 "has a positive gradient based on the difference in the conductivity values of these two transistors. By appropriately combining the conductivity values, the overall temperature dependence can be brought to zero or at least improved.

Wenn die Temperaturabhängigkeit der Konstantstromquelle der Differentialschaltung einen negativen Gradienten hat, wählt man für den Transistor Q2" eine höhere Leitfähigkeit als für den Transistor QI, so dass man die Temperaturabhängigkeit bis auf Null verringern kann. If the temperature dependence of the constant current source of the differential circuit has a negative gradient, a higher conductivity is selected for the transistor Q2 "than for the transistor QI, so that the temperature dependency can be reduced to zero.

Beim abgeglichenen Zustand gelten die nachstehenden Beziehungen zwischen dem Strom I0 der Konstantstromquelle, den Schwellenspannungen Vthi, Vth2, die Steilheiten ßi, ßi und die Gatterspannungen Vgi und Vq2 der Transistoren QI und Q2: In the balanced state, the following relationships apply between the current I0 of the constant current source, the threshold voltages Vthi, Vth2, the slopes βi, βi and the gate voltages Vgi and Vq2 of the transistors QI and Q2:

65 65

ß. ß.

2 2nd

(VG1 " Vthl* ~ T (VG1 "Vthl * ~ T

<VG2 " W <VG2 "W

(34) (34)

672 391 G 672 391 G

20 20th

VG1 " Vthl + IPV»! VG1 "Vthl + IPV»!

V02 " Vth2 + \! 2 Io/82 V02 "Vth2 + \! 2 Io / 82

(35) (35)

(36) (36)

V « V m V «V m

Gl G2 Eq G2

Ist in der Gleichung (37) ßi > ß2, ist Is in equation (37) ßi> ß2, is

1- L- 1- L-

ß« " ß„ ß «" ß "

< 0, und wenn ßi < ßs ist, ist <0, and if ßi <ßs is

1__ 1_ 1__ 1_

ß- ß. ß- ß.

(Vthl ~ Vth2 (Vthl ~ Vth2

)+\/2 l {—JU -L) (37) ) + \ / 2 l {—JU -L) (37)

° K ° K

einer Operationsverstärkerschaltung CMPi den Wert 0 V annimmt. Beim abgeglichenen Zustand gelten die nachste-15 henden Beziehungen zwischen den Schwellenspannungen Vthi, Vth2, den Steilheitswerten ßi, ß2, den Gatterspannungen Vgi, VG2, den Quellenspannungen Vi, V2 und den Kollektorströmen Ii, It der MOSFET-Transistoren QI und Q2: an operational amplifier circuit CMPi assumes the value 0 V. In the balanced state, the following relationships apply between the threshold voltages Vthi, Vth2, the slope values βi, β2, the gate voltages Vgi, VG2, the source voltages Vi, V2 and the collector currents Ii, It of the MOSFET transistors QI and Q2:

Ì ßl <VG1 " Vthl " V Ì ßl <VG1 "Vthl" V

> 0. Daher kann der Temperaturgradient des zweiten Glie- 25 des der Gleichung (37) sowohl positiv als auch negativ werden. > 0. Therefore, the temperature gradient of the second term of equation (37) can become both positive and negative.

Fig. 24 und 25 zeigen erfindungsgemässe Anwendungsschaltungen für Spannungskomparatoren, die geeignet sind, die Temperaturabhängigkeit auf der Basis des beschriebenen 30 Grundgedankens zu verringern. 24 and 25 show application circuits according to the invention for voltage comparators which are suitable for reducing the temperature dependency on the basis of the basic idea described.

Bei der Schaltung nach Fig. 24 werden MOSFET-Transi-storen QI und Q2, die ungleiche Schwellenspannungen Vth haben, da gemäss der Erfindung ein Unterschied zwischen den Fermi-Niveaus von Gatterelektroden vorhanden ist, als 35 Quellenfolgetransistoren betrieben. Der abgeglichene Zustand entspricht dem Zeitpunkt, in dem die Differentialeingangsspannung einer Spannungskomparatorschaltung oder t "a (vgi - vth2 " V In the circuit of FIG. 24, MOSFET transistors QI and Q2, which have unequal threshold voltages Vth, because according to the invention there is a difference between the Fermi levels of gate electrodes, are operated as 35 source follower transistors. The balanced state corresponds to the time at which the differential input voltage of a voltage comparator circuit or t "a (vgi - vth2" V

vi " V2 vi "V2

Somit gilt Thus applies

•V, • V,

Gl Eq

G2 G2

thl thl

+ V, + V,

Vth2 + V2 Vth2 + V2

2 Ij/ßj 2 Ij / ßj

+ ^2 I2/ß2 + ^ 2 I2 / ß2

(38) (38)

(39) (39)

(40) (40)

(41) (41)

VG1 ~ VG2 VG1 ~ VG2

(V (V

thl thl

~ ^th2^ + ^ *1^1 ~ fVV ~ ^ th2 ^ + ^ * 1 ^ 1 ~ fVV

(42) (42)

Nimmt man an, dass I] = I2 = I, kann man die Temperaturabhängigkeit von (Vgi — VG2) dadurch auf Null bringen, dass man ßi und ß2 entsprechend der Temperaturabhängigkeit von I und der Temperaturabhängigkeit von Assuming that I] = I2 = I, the temperature dependence of (Vgi - VG2) can be brought to zero by ßi and ß2 according to the temperature dependence of I and the temperature dependence of

(Vthi — Vth2) auf ähnliche Weise einstellt wie bei der Diffe-45 rentialschaltung. (Vthi - Vth2) is set in a similar manner to that of the differential circuit.

Nimmt man bei diesem Ausführungsbeispiel an, dass ßi = ß2 = ß, erhält die Gleichung (42) die folgende Form: Assuming in this embodiment that ßi = ß2 = ß, equation (42) takes the following form:

VG1 ~ VG2 VG1 ~ VG2

Vthl ~ Vth2 + /2/,ß ^ ^1 " Jl2 ) Vthl ~ Vth2 + / 2 /, ß ^ ^ 1 "Jl2)

(43) (43)

Selbst wenn die Ströme Ii und I2 auf ungleiche Werte eingestellt werden, kann man die Temperaturabhängigkeit der Differenz (Vgi — Vg2) auf ähnliche Weise auf Null bringen. 55 Similarly, even if the currents Ii and I2 are set to unequal values, the temperature dependence of the difference (Vgi - Vg2) can be brought to zero. 55

Fig. 26 zeigt eine erfindungsgemässe Konstantstromquelle. Wenn zwischen den Leitfähigkeitswerten der Feldeffekttransistoren Q2 und Q3 das Verhältnis 1 : n besteht, kann man erreichen, dass ein Strom, der durch den Transistor Q3 fliesst, im Vergleich zu einem durch die Transistoren Q1 und 60 Q2 fliessenden Strom I den Wert nl annimmt. 26 shows a constant current source according to the invention. If there is a ratio of 1: n between the conductivity values of the field effect transistors Q2 and Q3, it can be achieved that a current which flows through the transistor Q3 takes on the value n1 in comparison to a current I which flows through the transistors Q1 and 60 Q2.

Somit kann man die Ströme Ii und I2 in der Gleichung (43) leicht dadurch erhalten, dass man bei der beschriebenen Konstantstromschaltung das Verhältnis n entsprechend verändert. 65 Thus, the currents Ii and I2 in equation (43) can easily be obtained by changing the ratio n accordingly in the constant current circuit described. 65

Fig. 27 zeigt als konkretes Ausführungsbeispiel eine Be-zugsspannungsgeneratorschaltüng auf der Basis der Differentialschaltung nach Fig. 22. FIG. 27 shows a reference voltage generator circuit based on the differential circuit according to FIG. 22 as a concrete exemplary embodiment.

Die in Fig. 27 in gestrichelte Linien eingeschlossenen Transistoren QI, Q2, Q3 und Q9 bilden eine Konstantstromschaltung ähnlich derjenigen nach Fig. 26, während die Transistoren Q4, Q5, Q6, Q7 und Q3 eine Differentialschaltung ähnlich derjenigen nach Fig. 22 bilden. Der Transistor Q6 ist ein p+-Gatter-n-Kanal-MOS-Transistor, während der Transistor Q7 ein n+-Gatter-n-Kanal-MOS-Transistor ist. Transistors QI, Q2, Q3 and Q9 enclosed in dashed lines in FIG. 27 form a constant current circuit similar to that of FIG. 26, while transistors Q4, Q5, Q6, Q7 and Q3 form a differential circuit similar to that of FIG. 22. Transistor Q6 is a p + gate n-channel MOS transistor, while transistor Q7 is an n + gate n-channel MOS transistor.

Die Pfeile bei den Gattern bezeichnen das n+-Gatter bzw. das p+-Gatter. The arrows at the gates denote the n + gate and the p + gate.

Bei den MOS-Transistoren Q6 und Q7 werden die Schwellenspannungen um gleich grosse Beträge mit Hilfe der Ionenimplantation oder dergl. verschoben, und als MOS-Transistor Q7 wird ein Sperrschicht-MOS-Transistor verwendet. In the MOS transistors Q6 and Q7, the threshold voltages are shifted by the same amount by means of ion implantation or the like, and a junction MOS transistor is used as the MOS transistor Q7.

Ein Ausgangssignal auf der Basis der Transistoren Q8 und Q9 wird negativ zum Gatter des Transistors Q6 rückge- An output signal based on transistors Q8 and Q9 is fed back negatively to the gate of transistor Q6

21 , 672 391 G 21, 672 391 G.

koppelt. Die Versetzungsspannung der Transistoren Q6 und man die Ausgangsspannung mit V0 und nimmt man bei der couples. The offset voltage of the transistors Q6 and the output voltage with V0 and one takes at

Q7 kann als Bezugsspannung verwendet werden. Bezeichnet Gleichung (37) an, dass Q7 can be used as a reference voltage. Denotes equation (37) that

. VG1 " V VG2 " 0î Vthl " Vthn» Vth2 " Vthp+' . VG1 "V VG2" 0î Vthl "Vthn» Vth2 "Vthp + '

ß1 - ß6; ß2 - ßj, erhält man: ß1 - ß6; ß2 - ßj, you get:

V„ - V+ll„+ - Vth + + |/2 I (—— - —— (44) V "- V + ll" + - Vth + + | / 2 I (—— - —— (44)

o tbn thp V o . ^ o tbn thp V o. ^

In diesem Fall ist (Vthi - Vtw) die Differenz zwischen Bezeichnet man die Steilheit des Transistors QI mit ßi den Schwellenspannungen der p+- und n+-Gatter-n-Kanal- und nimmt man an, dass die Kollektorspannung des Transi- In this case (Vthi - Vtw) is the difference between designating the steepness of the transistor QI with ßi the threshold voltages of the p + and n + gates n-channel and assuming that the collector voltage of the transistor

MOS-Transistoren, die im wesentlichen gleich der Bandab- 15 stors Q2 im wesentlichen gleich der Schwellenspannung Vthn standspannung von 1,1V wird. Die Ausgangsspannung V0 ist, erhält man: MOS transistors, which is essentially the same as the Bandab- stors Q2 15 substantially equal to the threshold voltage Vthn voltage of 1.1V. The output voltage V0 is:

hat die Form, bei der die Korrekturspannung des zweiten Gliedes zu der Bandabstandspannung addiert ist. has the form in which the correction voltage of the second link is added to the bandgap voltage.

^ - ai«VDD - Vthn)(VDD - Vthp> - è <VDD " Vthp>2) <«> ^ - ai «VDD - Vthn) (VDD - Vthp> - è <VDD" Vthp> 2) <«>

Ausserdem gilt Also applies

ßj «■ ßgp (W/L)jJ ßg «■ ßgjj ßy *" Bqjj (W/L)g ßj «■ ßgp (W / L) jJ ßg« ■ ßgjj ßy * "Bqjj (W / L) g

Hierin bezeichnen ß0p und ß0N die Steilheitswerte je Flä- man für die Ausgangsspannung: Here ß0p and ß0N denote the slope values per flan for the output voltage:

cheneinheit der n- und p-MOS-Transistoren. Somit erhält Chen unit of the n and p-MOS transistors. Thus receives

Vo " vthn+ " Vthp+ + I fe • MLh • Vo "vthn +" Vthp + + I fe • MLh •

'ON 'ON

thp thp

(W/L)7 - W/6 (V/L)g . (W/L)7 (W / L) 7 - W / 6 (V / L) g. (W / L) 7

* ((VDD " Vthn> <VDD " Vthp> " \ <VDD " Vthp)2) (46) * ((VDD "Vthn> <VDD" Vthp> "\ <VDD" Vthp) 2) (46)

Differenziert man die Gleichung (46) nach der Temperatur T, erhält man: Differentiating equation (46) according to temperature T gives:

45 45

- JL (y + _ y +) + /^P - JL (y + _ y +) + / ^ P

<fT thn thp ' +Vß <fT thn thp '+ Vß

ON ON

^ /öj7ü7 - ^ / öj7ü7 -

1 /W/L)g (W/L)7 1 / W / L) g (W / L) 7

* W-((VDD-Vthn)(VDD-Vthp> " I(VDD-Vthp)2' <47> * W - ((VDD-Vthn) (VDD-Vthp> "I (VDD-Vthp) 2 '<47>

Man kann (W/L)6 und (W/L)7 so wählen, dass 5V0/ôT = 6o 0 gehalten werden kann. You can choose (W / L) 6 and (W / L) 7 so that 5V0 / ôT = 6o 0 can be maintained.

Fig. 28 zeigt eine Ausführungsform einer Bezugsspan-nungsgeneratorschaltung, die auf der Konstruktion nach Fig. 24 beruht. Die in Fig. 28 in gestrichelte Linien eingeschlossene Schaltung bildet die Komparatorschaltung CMPi es nach Fig. 24. FIG. 28 shows an embodiment of a reference voltage generator circuit based on the construction of FIG. 24. The circuit enclosed in dashed lines in FIG. 28 forms the comparator circuit CMPi es according to FIG. 24.

Die Transistoren QI, Q2, Q4 und Q6 bilden eine Konstantstromschaltung. Man kann die Ströme, die durch die The transistors QI, Q2, Q4 and Q6 form a constant current circuit. One can see the currents flowing through the

Transistoren Q3 und Q5 fliessen sollen, auch dadurch ungleich machen, dass man verschiedene Verhältnisse der Leit-fähigkeitswerte der Transistoren Q4 und Q6 gegenüber der Leitfähigkeit des Transistors Q2 wählt. Transistors Q3 and Q5 should flow, also make them unequal by choosing different ratios of the conductivity values of the transistors Q4 and Q6 compared to the conductivity of the transistor Q2.

In diesem Fall werden als Transistoren Q3 und Q5 ein n+-Gatter-n-Kanal- und ein p+-Gatter-n-Kanal-MOS-Transistor verwendet. In this case, an n + gate n-channel and a p + gate n-channel MOS transistor are used as transistors Q3 and Q5.

Wie zuvor wird die Ausgangsspannung V0 zum Gatter des Transistors Q3 negativ rückgekoppelt, so dass man eine As before, the output voltage V0 is fed back negatively to the gate of transistor Q3, so that one

672 391 G 672 391 G

22 22

Spannungsfolgeschaltung erhält, und das Erdpotential wird an den Transistor Q5 angelegt. Receives voltage follower circuit, and the ground potential is applied to the transistor Q5.

Man kann die Temperaturabhängigkeit der Ausgangsspannung auf Null bringen, indem man die Leitfähigkeitswerte der Transistoren Q3 und Q5 oder diejenigen der Transistoren Q4 und Q6 entsprechend einer der Gleichungen (42) und (43) verschieden gross macht oder indem man beide Massnahmen kombiniert. The temperature dependence of the output voltage can be brought to zero by making the conductivity values of the transistors Q3 and Q5 or those of the transistors Q4 and Q6 different in accordance with one of the equations (42) and (43) or by combining both measures.

" vthn+ "vthn +

Als Beispiel sei angenommen, dass die Leitfahigkeitswer-te der Transistoren Q3 und Q5 beide gleich ß sind, dass durch den Transistor QI der Strom IQ fliessen soll und dass das Verhältnis der Leitfähigkeitswerte der Transistoren Q2 und Q4 den Wert 1 : n hat, während das Verhältnis der Leit-fahigkeitswerte der Transistoren Q2 und Q6 den Wert 1 : n' hat. Dann erhält man die Ausgangsspannung V0 wie folgt: As an example it is assumed that the conductivity values of the transistors Q3 and Q5 are both the same, that the current IQ should flow through the transistor QI and that the ratio of the conductivity values of the transistors Q2 and Q4 has the value 1: n while the Ratio of the conductivity values of the transistors Q2 and Q6 has the value 1: n '. Then the output voltage V0 is obtained as follows:

" Vthp+ + "Vthp ++

Iii Iii

ß ß

( ){n ™ - </rT ) () {n ™ - </ rT)

(48) (48)

Durch Einstellen der Werte von n' und n kann man die Temperaturabhängigkeit der Ausgangsspannung V0 prak- is tisch auf Null bringen. Als Schaltung, die eine Bezugsspannung erzeugt und es ermöglicht, die Temperaturabhängigkeit der Bezugsspannung zu verringern bzw. auf Null zu bringen, kann man neben den vorstehend beschriebenen Schaltungen die Schaltung nach Fig. 25 betrachten, bei de- 20 ren Betrieb die Quellen der Transistoren QI und Q2 geerdet sind. By setting the values of n 'and n, the temperature dependency of the output voltage V0 can be brought to practically zero. As a circuit which generates a reference voltage and makes it possible to reduce the temperature dependence of the reference voltage or to bring it to zero, one can consider the circuit according to FIG. 25, in addition to the circuits described above, the sources of the transistors QI during their operation and Q2 are grounded.

Fig. 29 zeigt eine Konstantstromschaltung, die gemäss der Erfindung durch die Differenz der Schwellenspannungen von MOSFET-Transistoren Tl und T2 gesteuert wird. 25 29 shows a constant current circuit which, according to the invention, is controlled by the difference in the threshold voltages of MOSFET transistors T1 and T2. 25th

Die MOSFET-Transistoren Tl und T2 haben gleiche Steilheitswerte ß und gemäss der Erfindung wegen der Differenz der Fermi-Niveaus der Gatterelektroden unterschiedliche Schwellenspannungen Vthi und Vth2- Ist der Widerstand R20 im Vergleich zum Blindwiderstand von T1 hinreichend 30 gross, wird die Kollektorspannung Vi von Tl, die gleich der Gatterspannung ist, im wesentlichen gleich Vthi. The MOSFET transistors T1 and T2 have the same slope values β and, according to the invention, because of the difference in the Fermi levels of the gate electrodes, different threshold voltages Vthi and Vth2. If the resistance R20 is sufficiently large compared to the reactance of T1, the collector voltage Vi of T1 , which is equal to the gate voltage, is substantially equal to Vthi.

Befindet sich T2 im Sättigungsbereich, fliesst durch T2 der Strom I2 nach der folgenden Gleichung: If T2 is in the saturation range, current I2 flows through T2 according to the following equation:

IOÜT ~ 2 ^Vthl ~ Vth2^ IOÜT ~ 2 ^ Vthl ~ Vth2 ^

(49) (49)

Fig. 30 zeigt eine Konstantstromschaltung mit einem Bezugsspannungsgenerator RVG, der eine Bezugsspannung VrEF (gleich Vthi — V^) erzeugt, welche durch die Differenz der Schwellenspannungen der MOSFET-Transistoren bestimmt wird, die gemäss der Erfindung den Fermi-Niveaus der zugehörigen Gatterelektroden entspricht; ferner ist ein gewöhnlicher Operationsverstärker VC vorhanden. Bei der Konstantstromschaltung wird ein Spannungsabfall IoutR-21 auf der Basis eines Stroms I, der durch einen MOSFET-Transistor T22 fliesst, mit einer Bezugsspannung Vref verglichen und die Gatterspannung von Tl wird so geregelt, dass beide stets die gleiche Grösse haben können. 30 shows a constant current circuit with a reference voltage generator RVG, which generates a reference voltage VrEF (equal to Vthi - V ^), which is determined by the difference in the threshold voltages of the MOSFET transistors, which according to the invention corresponds to the Fermi levels of the associated gate electrodes; there is also an ordinary operational amplifier VC. In the constant current circuit, a voltage drop IoutR-21 based on a current I flowing through a MOSFET transistor T22 is compared with a reference voltage Vref and the gate voltage of Tl is regulated so that both can always be the same size.

Aus der Gleichung ergibt sich From the equation follows

I0UTR21 I0UTR21

LOUT LOUT

REF REF

50 50

55 55

REF R REF R

(50) (50)

In diesem Fall kann man die Bezugsspannung dadurch so gewinnen, dass man bei dem Operationsverstärker VC eine Versetzung vorsieht und den nicht invertierenden Eingang (+) des Operationsverstärkers wie bei der Schaltung nach Fig. 13 und 14 erdet. In this case, the reference voltage can be obtained by providing a displacement in the operational amplifier VC and grounding the non-inverting input (+) of the operational amplifier as in the circuit according to FIGS. 13 and 14.

Fig. 31 zeigt als Ausführungsbeispiel eine Konstant- ss stromschaltung, bei der die sogenannte Stromspiegelschaltung angewendet ist, bei welcher die MOS-Transistoren T31 und T33 gleiche Kennlinien haben. 31 shows as an exemplary embodiment a constant current circuit in which the so-called current mirror circuit is used, in which the MOS transistors T31 and T33 have the same characteristics.

Fig. 32 zeigt eine Ausführungsform, bei der eine Bezugsspannung Vref, die durch die Differenz der Schwellenspannungen von MOSFET-Transistoren entsprechend der Differenz der Fermi-Niveaus der Gatterelektroden der MOSFET-Transistoren gemäss der Erfindung zur Schaffung einer stabilisierten Stromquelle ausgenutzt wird. Ein Bezugsspannungsgenerator RVG ist gemäss der Erfindung nach einem der vorstehend behandelten Verfahren aufgebaut. Eine durch einen Spannungsteiler R13, R14 geteilte Spannung, die einem stabilisierten Ausgang entnommen wird, und eine Bezugsspannung werden verglichen, und die Gatterspannung eines zur Regelung dienenden MOSFET-Transistors T20 wird so geregelt, dass eine Übereinstimmung herbeigeführt wird, um die Ausgangsspannung V0ut zu stabilisieren. Es kann jeder Operationsverstärker verwendet werden, der geeignete Kennlinien aufweist. 32 shows an embodiment in which a reference voltage Vref, which is used by the difference in the threshold voltages of MOSFET transistors corresponding to the difference in Fermi levels of the gate electrodes of the MOSFET transistors according to the invention, is used to create a stabilized current source. A reference voltage generator RVG is constructed according to the invention using one of the methods discussed above. A voltage divided by a voltage divider R13, R14, which is taken from a stabilized output, and a reference voltage are compared, and the gate voltage of a regulating MOSFET transistor T20 is regulated so that a match is brought about in order to stabilize the output voltage Vout . Any operational amplifier that has suitable characteristics can be used.

Fig. 33 zeigt eine Schaltung, bei welcher der gemäss Fig. 32 als Transistor T20 verwendete MOS-Transistor durch einen bipolaren Transistor TRI ersetzt ist. FIG. 33 shows a circuit in which the MOS transistor used as transistor T20 according to FIG. 32 is replaced by a bipolar transistor TRI.

Bei der in Fig. 34 gezeigten Schaltung wird der Operationsverstärker VC gemäss dem Ausführungsbeispiel nach Fig. 13 und 14 verwendet, wobei die Versetzungsspannung auf der Differenz der Schwellenspannungen Vth der MOS-FET-Transistoren beruht und wobei der nicht invertierende Eingang (+) geerdet ist. Bei T21 kann es sich um einen MOS-Transistor, einen bipolaren Transistor oder einen Übergangs-Feldeffekttransistor handeln. In the circuit shown in FIG. 34, the operational amplifier VC according to the exemplary embodiment according to FIGS. 13 and 14 is used, the offset voltage being based on the difference between the threshold voltages Vth of the MOS-FET transistors and the non-inverting input (+) being grounded . T21 can be a MOS transistor, a bipolar transistor or a transition field effect transistor.

Fig. 35a zeigt einen erfindungsgemässen Spannungsregler, bei dem es sich um eine weitere Verbesserung der stabilisierten Stromquellen nach Fig. 32, 33 und 34 handelt; Fig. 35b zeigt die Kennlinien dieses Spannungsreglers. 35a shows a voltage regulator according to the invention, which is a further improvement of the stabilized current sources according to FIGS. 32, 33 and 34; 35b shows the characteristics of this voltage regulator.

Die Schaltung nach Fig. 35a ist als vergleichender Spannungsregler aufgebaut. Sie unterscheidet sich von einem Spannungskomparator bekannter Art dadurch, dass die Eingangskennlinien eines Operationsverstärkers VC, bei dem es sich um einen Spannungskomparator handelt, an einem nicht invertierenden Eingang (+) und einem invertierenden Eingang (—) asymmetrisch sind. Mit anderen Worten, dieser Spannungskomparator bewirkt keinen Abgleich, wenn die Spannungspegel am nicht invertierenden Eingang (+) und am invertierenden Eingang (—) einander gleich sind, und ein Abgleich wird herbeigeführt, wenn eine vorbestimmte Eingangsspannung mit einem hohen Absolutwert an den invertierenden Eingang (—) angelegt wird. Mit anderen Worten, bei diesem Spannungskomparator weisen die Eingangspegel des nicht invertierenden Eingangs (+) und des invertierenden Eingangs (—) eine Versetzung gegenüber dem Abgleichpunkt auf. The circuit according to FIG. 35a is constructed as a comparative voltage regulator. It differs from a known voltage comparator in that the input characteristics of an operational amplifier VC, which is a voltage comparator, are asymmetrical at a non-inverting input (+) and an inverting input (-). In other words, this voltage comparator does not perform an adjustment if the voltage levels at the non-inverting input (+) and at the inverting input (-) are equal to each other, and an adjustment is made when a predetermined input voltage with a high absolute value is applied to the inverting input ( -) is created. In other words, in this voltage comparator, the input levels of the non-inverting input (+) and the inverting input (-) are offset from the adjustment point.

Wenn dagegen bei einem Spannungsregler bekannter Art die Eingangsspannung V,-n hoch ist, richtet sich die Ausgangsspannung Vout nach einer Bezugsspannung Vref, die durch den Bezugsspannungsgenerator RVG erzeugt wird, und es ergibt sich eine grosse Differenz Vout — Vin, während bei einer niedrigen Eingangsspannung Vj„ der Wert von Vout lediglich von V-, abhängt, wobei sich für den Betrag der Dif On the other hand, when the input voltage V, -n is high in a voltage regulator of a known type, the output voltage Vout depends on a reference voltage Vref generated by the reference voltage generator RVG, and there is a large difference Vout-Vin, while at a low input voltage Vj "the value of Vout depends only on V-, whereby the amount of Dif

23 23

672 391 G 672 391 G

ferenz Vin - Vom ein kleiner Wert ergibt. Gemäss der Erfindung wird der Übergangspunkt P zwischen diesen beiden Fällen dorthin verlegt, wo Vin = V! ist, wobei Vi die niedrigste Betriebsspannung der Reglerlast L angibt. ferenz Vin - Vom gives a small value. According to the invention, the transition point P between these two cases is moved to where Vin = V! is, where Vi indicates the lowest operating voltage of the regulator load L.

Wenn bei diesem erfindungsgemässen Spannungsregler die Eingangsspannung Vin höher ist als die niedrigste Betriebsspannung Vi, wird die Last L mit einer Ausgangsspannung Vout betrieben, die höher ist als die niedrigste Betriebsspannung Vi, jedoch niedriger als die Eingangsspannung Vjn, und daher wird der Energieverbrauch verringert, wobei die Betriebsfähigkeit erhalten bleibt. Ist die Eingangsspannung Vin niedrig, wird die Last L mit der Ausgangsspannung betrieben, die im wesentlichen gleich der Eingangsspannung Vin oder etwas niedriger ist, und daher wird eine Spannung in der Nähe der niedrigsten Betriebsspannung Vi der Last L für die Eingangsspannung Vin zugeführt. Da die Ausgangsspannung Vom auf einen Wert verringert wird, der bei der hohen Eingangsspannung Vjn für die Last L geeignet ist, ermöglicht der Spannungsregler eine Verringerung des Energieverbrauchs der Last L, und es ist ein Betrieb innerhalb eines grossen Bereichs von Eingangsspannungen Vin möglich. In this voltage regulator according to the invention, if the input voltage Vin is higher than the lowest operating voltage Vi, the load L is operated with an output voltage Vout which is higher than the lowest operating voltage Vi but lower than the input voltage Vjn, and therefore the energy consumption is reduced, whereby operability remains intact. If the input voltage Vin is low, the load L is operated with the output voltage which is substantially equal to or slightly lower than the input voltage Vin, and therefore a voltage in the vicinity of the lowest operating voltage Vi is supplied to the load L for the input voltage Vin. Since the output voltage Vom is reduced to a value suitable for the load L at the high input voltage Vjn, the voltage regulator enables the power consumption of the load L to be reduced and operation within a wide range of input voltages Vin is possible.

Diese gemäss der Erfindung erzielbare Wirkung wird im folgenden anhand von Fig. 35b näher erläutert und mit der Wirkungsweise eines Spannungen vergleichenden Spannungsreglers verglichen, bei dem keine Versetzung vorhanden ist. This effect which can be achieved according to the invention is explained in more detail below with reference to FIG. 35b and compared with the mode of operation of a voltage regulator comparing voltages in which there is no offset.

In Fig. 35b ist die Eingangsspannung Vin auf der Abszissenachse aufgetragen, während auf der Ordinatenachse die Ausgangsspannung Vout und die Bezugsspannung Vref aufgetragen sind. Die gerade Linie ai gilt für den Fall, dass Vout gleich Vin ist; somit handelt es sich um eine gedachte Kurve für den Fall, dass die Last L direkt mit der Eingangsspannung Vin betrieben wird, ohne dass der Spannungsregler zur Wirkung kommt. In Fig. 35b, the input voltage Vin is plotted on the abscissa axis, while the output voltage Vout and the reference voltage Vref are plotted on the ordinate axis. The straight line ai applies when Vout is Vin; it is therefore an imaginary curve in the event that the load L is operated directly with the input voltage Vin without the voltage regulator having an effect.

Die Kurve c bezeichnet eine Bezugsspannung Vren, die mit Hilfe eines Bezugsspannungsgenerators beliebiger Art erzeugt wird. Je nach dem Verlauf dieser Kurve werden bei dem Bezugsspannungsgenerator RVG bestimmte Parameter von Halbleitervorrichtungen verwendet, z. B. die Schwellenspannung Vth eines MOSFET-Transistors, die Steilheit gm, die Vorwärtsspannung Vf oder die Rückwärts-Zener-Span-nung Vz eines pn-Übergangs oder der Stromgewinn hfe eines bipolaren Transistors. Daher richtet sich die Bezugsspannung Vren nach der Speisespannung Vin entsprechend der Spannungsabhängigkeit des Parameters (Vren = f (Vin)). Curve c denotes a reference voltage Vren, which is generated with the aid of a reference voltage generator of any kind. Depending on the course of this curve, certain parameters of semiconductor devices are used in the reference voltage generator RVG, e.g. B. the threshold voltage Vth of a MOSFET transistor, the slope gm, the forward voltage Vf or the reverse zener voltage Vz of a pn junction or the current gain hfe of a bipolar transistor. Therefore, the reference voltage Vren depends on the supply voltage Vin in accordance with the voltage dependency of the parameter (Vren = f (Vin)).

Wenn eine solche Bezugsspannung Vren als Bezugsspannung des Spannungskomparators VC verwendet wird und wenn bei diesem Komparator gemäss der vorstehenden Beschreibung keine Versetzung vorhanden ist, wird die Ausgangsspannung Vout gleich der Bezugsspannung, d. h. sie stimmt mit der Kurve c überein. Da die Bezugsspannung Vren nicht höher wird als die Eingangsspannung Vin, wird die Ausgangsspannung Vout niedriger als die Eingangsspannung Vjn, und zwar in jedem Bereich. Daher wird die Eingangs-spannung Vjn in dem Zeitpunkt, in dem die Ausgangsspannung Vout gleich der niedrigsten Betriebsspannung Vi der Last wird (Punkt R in Fig. 35b), auf den Wert V2 gebracht, der grösser ist als Vj. Somit ergibt sich bezüglich des nutzbaren Bereichs der Eingangsspannungen Vjn bei Betrachtung von der Last L aus ein Spannungskomponentenverlust, der entspricht. When such a reference voltage Vren is used as the reference voltage of the voltage comparator VC and when there is no offset in this comparator as described above, the output voltage Vout becomes equal to the reference voltage, i.e. H. it agrees with curve c. Since the reference voltage Vren does not become higher than the input voltage Vin, the output voltage Vout becomes lower than the input voltage Vjn in every range. Therefore, at the time when the output voltage Vout becomes equal to the lowest operating voltage Vi of the load (point R in Fig. 35b), the input voltage Vjn is brought to the value V2 which is larger than Vj. Thus, with regard to the usable range of the input voltages Vjn when viewed from the load L, there is a voltage component loss that corresponds.

Um diesen Verlust zu verkleinern, bewirkt bei dem erfindungsgemässen Spannungsregler nach Fig. 35a der den Spannungskomparator bildende Operationsverstärker VC In order to reduce this loss, in the voltage regulator according to the invention according to FIG. 35a, the operational amplifier VC forming the voltage comparator effects

einen Abgleich, wenn an dem invertierenden Eingang (—) eine Spannung erschienen ist, die um die Versetzungsspannung AV0ff höher ist als die Spannung an dem nicht invertierenden Eingang (+). an adjustment if a voltage has appeared at the inverting input (-) which is higher than the voltage at the non-inverting input (+) by the offset voltage AV0ff.

Angesichts der Versetzungsspannung AV0ff des Operationsverstärkers VC wird eine Bezugsspannung Vrec (Kurve d), die niedriger ist als die virtuelle Bezugsspannung Vren und die eine ähnliche Kennlinie aufweist, als tatsächliche Bezugsspannung Vref verwendet. Die Werte von Vrec und AV0lr werden so gewählt, dass eine erhebliche Vergleichsspannung (VreD + AVoff) bei einer Eingangsspannung V3 während des normalen Betriebs gleich der virtuellen Bezugsspannung Vren werden (d. h. mit einem gewünschten Betriebspunkt S übereinstimmen) kann. In view of the offset voltage AV0ff of the operational amplifier VC, a reference voltage Vrec (curve d) which is lower than the virtual reference voltage Vren and which has a similar characteristic is used as the actual reference voltage Vref. The values of Vrec and AV0lr are chosen so that a significant comparison voltage (VreD + AVoff) at an input voltage V3 can become equal to the virtual reference voltage Vren during normal operation (i.e. it can coincide with a desired operating point S).

Der als Spannungsfolgeschaltung arbeitende Spannungskomparator VC bewirkt einen Abgleich, wenn Vom = Vreß + AV0ff ist, denn Eingangsspannungen Vin, die dem Abgleichzustand entsprechen, müssen stets höher sein als VreG + AV0ff. The voltage comparator VC, which operates as a voltage follower circuit, brings about an adjustment if Vom = Vreß + AV0ff, because input voltages Vin which correspond to the adjustment state must always be higher than VreG + AV0ff.

Ist die Eingangsspannung V;„ niedriger als (Vren + AVot-f), wird die Ausgangsspannung Vout ebenfalls niedriger als diese, so dass der Spannungskomparator VC bestrebt ist, die Ausgangsspannung Vout zu erhöhen. Diese Rückkopplungsregelung wird jedoch begrenzt, wenn die Ausgangsspannung Vout gleich der Eingangsspannung Vin geworden ist. If the input voltage V is lower than (Vren + AVot-f), the output voltage Vout also becomes lower than this, so that the voltage comparator VC tends to increase the output voltage Vout. However, this feedback control is limited when the output voltage Vout has become equal to the input voltage Vin.

Somit wird an dem Wendepunkt P bei Vjn = Vreß + V0ff die Ausgangsspannung Vout auf Vreo + AV0fr (Kurve bi) verringert bzw. begrenzt, wenn die Eingangsspannung Vjn über dem Wendepunkt P liegt, und sie wird im wesentlichen gleich der Eingangsspannung Vjn (Kurve a2) gemacht, wenn Vjn unter dem Wendepunkt liegt. Thus, at the inflection point P at Vjn = Vreß + V0ff, the output voltage Vout is reduced or limited to Vreo + AV0fr (curve bi) when the input voltage Vjn is above the inflection point P, and it becomes substantially equal to the input voltage Vjn (curve a2 ) made when Vjn is below the inflection point.

Wenn der Wendepunkt P mit der niedrigsten Betriebsspannung V1 (Punkt Q) gegenüber der Eingangsspannung Vj„ (auf der Abszissenachse) zusammenfällt oder darüber liegt, kann der vorstehend genannte Verlust vermieden werden. If the inflection point P coincides with the lowest operating voltage V1 (point Q) with respect to the input voltage Vj "(on the abscissa axis) or lies above it, the aforementioned loss can be avoided.

Dies hat seinen Grund darin, dass die Kurve bi wegen AVoff einen Schnittpunkt mit der geraden Linie ai hat. Wenn bei dem Operationsverstärker die Versetzungsspannung AVotr nicht vorgesehen ist und wenn wie bei der Kurve d kein Schnittpunkt mit der geraden Linie ai vorhanden ist, lässt sich eine solche Wirkung nicht erzielen. The reason for this is that the curve bi has an intersection with the straight line ai because of AVoff. If the offset voltage AVotr is not provided in the operational amplifier and if, as with curve d, there is no point of intersection with the straight line ai, such an effect cannot be achieved.

Zwar arbeitet gemäss Fig. 35a der MOSFET-Transistor TC als Quellenfolgeeinrichtung, doch handelt es sich um einen nach dem Verarmungsverfahren arbeitenden n-Kanal-Feldeffekttransistor, so dass er die Beziehung Vout = Vjn ermöglicht, wenn Vin kleiner ist als (Vreo + AV0ff), und dass bei der Schwellenspannung Vth kein Verlust auftritt. Somit ergibt sich diese Wirkung, wenn die Eingangsspannung Vin niedrig ist. 35a, the MOSFET transistor TC operates as a source follower device, but it is a depletion mode n-channel field effect transistor, so that it enables the relationship Vout = Vjn if Vin is less than (Vreo + AV0ff) , and that there is no loss at the threshold voltage Vth. Thus, this effect occurs when the input voltage Vin is low.

Hierdurch wird jedoch die Verwendung eines Quellenfol-ge-Feldeffekttransistors der Anreicherungsbauart nicht unmöglich gemacht. Ein Anreicherungs-Feldeffekttransistor erweist sich dann als sehr zweckmässig, wenn die Eingangs-spannung hoch ist und der Vth-Verlust kein ernstliches Problem darstellt und wenn die Anwendung eines Verfahrens zum Herstellen eines Verarmungs-Feldeffekttransistors schwierig ist. In diesem Fall wird die Kurve ai (Vout = V;n). welche niedrigere Ausgangsspannungen Vout unterhalb des Wendepunktes P bestimmt, lediglich um Vth nach unten verschoben (Vout = Vjn — V,h), und es ist auf ähnliche Weise möglich, die oben beschriebene Wirkung auf die Ausgangsspannung Vout hervorzurufen. However, this does not make it impossible to use an enhancement-type source sequence field effect transistor. An enhancement field effect transistor is very useful when the input voltage is high and the Vth loss is not a serious problem and when a method of manufacturing a depletion field effect transistor is difficult. In this case the curve is ai (Vout = V; n). which determines lower output voltages Vout below the inflection point P, only shifted down by Vth (Vout = Vjn-V, h), and it is similarly possible to produce the above-described effect on the output voltage Vout.

Bei der Schaltung nach Fig. 35a kann man den n-Kanal-Feldeffekttransistor durch einen p-Kanal-Feldeffekttransi-stor ersetzen. In diesem Fall arbeitet der p-Kanal-Feldeffekt-transistor mit geerdeter Quelle, und der beschriebene V,h-Verlust tritt nicht auf. In the circuit according to FIG. 35a, the n-channel field effect transistor can be replaced by a p-channel field effect transistor. In this case, the p-channel field effect transistor works with a grounded source, and the V, h loss described does not occur.

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

672 391 G 672 391 G

Es macht keinen wesentlichen Unterschied, ob die Quelle geerdet ist oder ob eine Quellenfolgeschaltung verwendet wird. Jedoch ist bei geerdeter Quelle keine Berücksichtigung des Verlustes bezüglich der Schwellenspannung Vth wie bei dem Verarmungs-Feldeffekttransistor erforderlich. Wenn bei der Quellenfolge der Betrieb des Spannungskomparators zyklisch abgefragt werden muss, z. B. wenn der Komparator durch Taktsignale betätigt wird, um den Energieverbrauch niedrig zu halten, erweist sich ein solcher Feldeffekttransistor als zweckmässig, da er als Spannungsfolgeelement arbeitet. Dies ist darauf zurückzuführen, dass die Ausgangsspannung durch die Gatterspannung bestimmt wird, wenn die Steilheit gm des Feldeffekttransistors hinreichend hoch ist. It makes no significant difference whether the source is grounded or whether a source sequencer is used. However, with the source grounded, loss of threshold voltage Vth loss is not required, as in the depletion field effect transistor. If the operation of the voltage comparator must be queried cyclically in the source sequence, e.g. B. if the comparator is actuated by clock signals to keep energy consumption low, such a field effect transistor proves to be useful because it works as a voltage follower element. This is due to the fact that the output voltage is determined by the gate voltage if the slope gm of the field effect transistor is sufficiently high.

Es ist ferner möglich, einen bipolaren Transistor als Steuerstransistor zu verwenden. It is also possible to use a bipolar transistor as the control transistor.

Es ist nicht notwendigerweise unmöglich, dass die Versetzungsspannung AVoff zu einer Funktion der Eingangs-spannung Vin wird. Beim Einstellen des Wendepunktes P ist es jedoch zweckmässig, dass AV0ff gegenüber V;„ konstant ist. It is not necessarily impossible for the offset voltage AVoff to become a function of the input voltage Vin. When setting the inflection point P, however, it is expedient that AV0ff is constant with respect to V; ".

Wird eine Bezugsspannung, die einen schwankenden Faktor ähnlich demjenigen der Last L hat, als Bezugsspannung Vref2 verwendet, kann man Ausgangsspannungen Vout gewinnen, die der Kennlinie der Last L entsprechen, was sich ebenfalls als zweckmässig erweist. Wird in diesem Fall Vref2 auf die niedrigste Spannung eingestellt, mit der die Last L betrieben werden kann, ist es in einem gewissen Ausmass möglich, AVotf zu verwenden. If a reference voltage which has a fluctuating factor similar to that of the load L is used as the reference voltage Vref2, output voltages Vout can be obtained which correspond to the characteristic of the load L, which also proves to be expedient. In this case, if Vref2 is set to the lowest voltage with which the load L can be operated, it is possible to a certain extent to use AVotf.

Zwar wird weiter unten eine erfindungsgemässe Schaltung beschrieben, bei der mit der Versetzungsspannung AVoff gearbeitet und die Differenz der Schwellenspannungen von zwei MOSFET-Transistoren ausgenutzt wird, doch wird zunächst anhand von Fig. 36a und 36b ein weiteres Verfahren beschrieben, gemäss welchem die Kurve der Ausgangsspannung Vom mit einem Wendepunkt versehen wird. Although a circuit according to the invention is described below, in which the offset voltage AVoff is used and the difference in the threshold voltages of two MOSFET transistors is used, another method is first described with reference to FIGS. 36a and 36b, according to which the curve of the output voltage Is provided with a turning point.

Bei den im folgenden genannten Spannungen handelt es sich jeweils um Absolutwerte. The voltages mentioned below are absolute values.

In Fig. 36a bezeichnet Q107 einen Regeltransistor in Form eines n-Kanal-Verarmungs-Feldeffekttransistors. Stromspiegelschaltungen werden durch n-Kanal-Feldeffekt-transistoren Q101 und Q102 sowie p-Kanal-Feldeffekttran-sistoren Q103 und Q106 gebildet. Ein Kollektorstrom, der annähernd gleich dem Kollektorstrom des Transistors Q103 ist, fliesst durch einen Diodenschaltungs-p-Kanal-Feldef-fekttransistor Q104 und den Diodenschaltungs-n-Kanal-Feldeffekttransistor Q105. Die Quellenkollektor-Spannungsabfälle VDs der Diodenschaltungs-Transistoren Q104 und Q105 werden etwa gleich den zugehörigen Schwellenspannungen Vthp und Vthn, was auf die Lasten Q102 und Q106 mit hohem Blindwiderstand zurückzuführen ist. Somit werden die Spannungen VthP und (Vout — Vthn) dem nicht invertierenden Eingang (+) bzw. dem invertierenden Eingang (—) eines Operationsverstärkers VC zugeführt, der einen Spannungskomparator bildet, für den die Kurven d und b in Fig. 36b gelten. In Fig. 36a, Q107 denotes a control transistor in the form of an n-channel depletion field effect transistor. Current mirror circuits are formed by n-channel field-effect transistors Q101 and Q102 and p-channel field-effect transistors Q103 and Q106. A collector current, which is approximately equal to the collector current of transistor Q103, flows through a diode circuit p-channel field effect transistor Q104 and the diode circuit n-channel field effect transistor Q105. The source collector voltage drops VDs of the diode switching transistors Q104 and Q105 become approximately equal to the associated threshold voltages Vthp and Vthn due to the high reactance loads Q102 and Q106. Thus, the voltages VthP and (Vout - Vthn) are supplied to the non-inverting input (+) and the inverting input (-) of an operational amplifier VC which forms a voltage comparator for which the curves d and b in Fig. 36b apply.

Nimmt man den Fall an, dass bei dem Operationsverstärker VC keine Versetzung vorhanden ist, erfolgt der Abgleich, wenn die Eingangssignale für den nicht invertierenden Eingang und den invertierenden Eingang einander gleich sind. Somit lautet die Gleichgewichtsbedingung (Vout Vthn) = Vthp, d. h. Vout = Vthp Vthn* Die Aus-gangsspannung Vom wird auf (VthP + Vthn) begrenzt, wenn Vin grösser ist als (VthP + Vthn), und sie wird im wesentlichen gleich Vjn, wenn Vin Meiner ist als (Vthp + V,hn). Besteht die Last L aus einem integrierten komplementären MOS-Schalt-kreis (CMOSIC), wird die Betriebsuntergrenzenspannung der CMOS-Schaltung gewöhnlich zu (Vthp + Vjhn), und diese Spannung kann durch die Ausgangsspannung Vout ausgeglichen werden. Assuming that there is no offset in the operational amplifier VC, the adjustment takes place when the input signals for the non-inverting input and the inverting input are equal to one another. Thus the equilibrium condition (Vout Vthn) = Vthp, i.e. H. Vout = Vthp Vthn * The output voltage Vom is limited to (VthP + Vthn) if Vin is greater than (VthP + Vthn), and it becomes substantially equal to Vjn if Vin is mine than (Vthp + V, hn) . If the load L consists of an integrated complementary MOS circuit (CMOSIC), the operating lower limit voltage of the CMOS circuit usually becomes (Vthp + Vjhn) and this voltage can be compensated for by the output voltage Vout.

Zwar liegt die Schwellenspannung, die mit Hilfe der Diodenschaltungstransistoren Q104 und Q105 gewonnen werden soll, nahe bei der natürlichen Schwellenspannung, doch ist sie nicht gleich dieser, und sie folgt dem Kollektorstrom der Schaltung. Natürlich ist es vorteilhaft, die Ausgangsspannung Vout am Gleichgewichtspunkt etwas grösser zu machen als den natürlichen Wert (Vthp + Vthn)- Zu diesem Zweck kann man die Steilheit des Feldeffekttransistors Q103 im voraus auf einen kleinen Wert bringen, um den Strom, der durch jede MOS-Diode Q104 bzw. Q105 fliesst, auf einen kleinen Wert zu bringen. While the threshold voltage to be obtained using the diode circuit transistors Q104 and Q105 is close to the natural threshold voltage, it is not the same and follows the collector current of the circuit. Of course, it is advantageous to make the output voltage Vout at the equilibrium point somewhat larger than the natural value (Vthp + Vthn) - For this purpose, the steepness of the field effect transistor Q103 can be brought to a small value in advance in order to reduce the current through each MOS -Diode Q104 or Q105 flows to bring it to a small value.

Die Gewinnung der angenäherten Schwellenspannung mit Hilfe der MOS-Dioden setzt das Fliessen des Kollektorstroms voraus. Daher muss die Schaltung so aufgebaut sein, dass die Ströme durch beide Dioden fliessen können, wenn die Eingangsspannung Vjn niedrig wird. Obtaining the approximate threshold voltage with the help of the MOS diodes requires the flow of the collector current. Therefore, the circuit must be designed so that the currents can flow through both diodes when the input voltage Vjn goes low.

Der erfindungsgemässe Bezugsspannungsgenerator ist geeignet, die Differenzspannung der Schwellenspannungen von MOS-Transistoren als Bezugsspannung zu erzeugen, und er kann daher aus MISFET-Transistoren aufgebaut werden. Daher lässt sich die Schaltung bei verschiedenen Konstantspannungsquellen von monolithischen integrierten Schaltkreisen für elektronische Tischrechner, elektronische Uhren usw. verwenden, die aus MISFET-Transistoren aufgebaut sind. Beispielsweise zeigt Fig. 37 eine Lebensdauerdetektorschaltung für eine Batterie, bei der das Ausgangssignal des Bezugsspannungsgenerators (n+-Gatter-n-Kanal-MOS QI, p+-Gatter-n-Kanal-MOS Q2, Widerstand Rl) des vorstehend beschriebenen Ausführungsbeispiels einem Eingang einer Spannungskomparatorschaltung 7 als Bezugsspannung zugeführt wird, wobei dem anderen Eingang eine Spannung zugeführt wird, die man erhält, wenn man eine Batteriespannung Vdd mittels Spannungsteilerwiderständen RIO und Rll teilt. The reference voltage generator according to the invention is suitable for generating the differential voltage of the threshold voltages of MOS transistors as a reference voltage, and it can therefore be constructed from MISFET transistors. Therefore, the circuit can be used with various constant voltage sources of monolithic integrated circuits for electronic desktop computers, electronic clocks, etc., which are made up of MISFET transistors. For example, Fig. 37 shows a battery life detection circuit in which the output of the reference voltage generator (n + gate-n-channel MOS QI, p + -gate n-channel MOS Q2, resistor R1) of the above-described embodiment has one input Voltage comparator circuit 7 is supplied as a reference voltage, the other input being supplied with a voltage which is obtained when a battery voltage Vdd is divided by means of voltage divider resistors RIO and R11.

Da in diesem Fall die Batteriespannung nicht plötzlich zurückgeht, ist es zweckmässig, die Schaltung zum Erzeugen einer konstanten Spannung, die Spannungsteilerschaltung und die Spannungskomparatorschaltung mit Taktimpulsen zu betreiben, um den Stromverbrauch zu verringern. Wird die konstante Ausgangsspannung nicht ständig benötigt, kann die Schaltung zum Erzeugen einer konstanten Spannung in der erwähnten Weise durch Taktimpulse betätigt werden. In this case, since the battery voltage does not suddenly drop, it is preferable to operate the constant voltage generating circuit, the voltage divider circuit and the voltage comparator circuit with clock pulses to reduce the power consumption. If the constant output voltage is not constantly required, the circuit for generating a constant voltage can be actuated in the manner mentioned by clock pulses.

Die Schaltung dieser Ausführungsform zum Gewinnen der Differenz der Schwellenspannungen der Transistoren QI und Q2 kann in der verschiedensten Weise abgeändert werden. The circuit of this embodiment for obtaining the difference in the threshold voltages of the transistors QI and Q2 can be modified in various ways.

Fig. 38 zeigt eine weitere Ausführungsform, bei der die Erfindung bei einem Batterieprüfer angewendet ist. 38 shows another embodiment in which the invention is applied to a battery tester.

Die Transistoren QI, Q2, Q7 und Q9 bilden einen Schaltkreis zum Erzeugen eines konstanten Stroms. Die Transistoren Q3, Q5, Q4, Q6 und Q7 bilden eine Differentialschaltung. Die Transistoren Qll und Q10 erzeugen die Taktimpulse, die eine Verringerung des Energieverbrauchs ermöglichen. Transistors QI, Q2, Q7 and Q9 form a circuit for generating a constant current. The transistors Q3, Q5, Q4, Q6 and Q7 form a differential circuit. The transistors Q11 and Q10 generate the clock pulses, which enable a reduction in energy consumption.

Die Widerstände Rl und R2 bilden einen Batteriespannungsteiler zum Einstellen des Nachweispegels für die Batteriespannung. Die Gatter Gj und G2 dienen zum Verriegeln eines Ausgangssignals der Transistoren Q8 und Q9. The resistors R1 and R2 form a battery voltage divider for setting the detection level for the battery voltage. Gates Gj and G2 serve to latch an output signal of transistors Q8 and Q9.

Bei den Transistoren Q4 und Q6 handelt es sich um einen n+-Gatter-p-Kanal- bzw. einen p+-Gatter-n-Kanal-MOS-Transistor. Durch die Ionenimplantation gleicher Mengen wird erreicht, dass der Transistor Q6 als Verarmungstransistor arbeitet. Transistors Q4 and Q6 are an n + gate p-channel and a p + gate n channel MOS transistor, respectively. The ion implantation of equal quantities ensures that the transistor Q6 works as a depletion transistor.

• Die Schaltung nach Fig. 38 dient als Batterieprüfer für eine Uhr. Wenn der Nachweispegel auf einen Wert zwischen 38 serves as a battery tester for a clock. If the detection level is between

24 24th

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

25 25th

672 391 G 672 391 G

1,3 und 1,5 V eingestellt ist, hat ein durch den Transistor Q7 fliessender Strom einen positiven Temperaturgradienten, und die Differenz, d. h. die Bandabstandspannung von etwa 1,1V der Schwellenspannungen der Transistoren Q4 und Q6 hat einen negativen Temperaturgradienten. Daher wird das Dimensionsverhältnis der MOSFET-Transistoren so eingestellt, dass die Leitfähigkeit von Q6 niedriger werden kann als diejenige von Q4. 1.3 and 1.5 V is set, a current flowing through transistor Q7 has a positive temperature gradient, and the difference, i. H. the bandgap voltage of about 1.1V of the threshold voltages of transistors Q4 and Q6 has a negative temperature gradient. Therefore, the aspect ratio of the MOSFET transistors is set so that the conductivity of Q6 can become lower than that of Q4.

Fig. 39 zeigt eine mit hoher Genauigkeit arbeitende Be-zugsspannungsgeneratorschaltung der Spannungsfolgebauart mit einem Operationsverstärker. Als Transistoren Q4 und Q5 werden n-Kanal-MOSFET-Transistoren mit p+-bzw. n+-Gatter verwendet. Ferner haben die Feldeffekttransistoren unterschiedliche Leitfähigkeitswerte, damit eine versetzte Spannung erzeugt wird. Mit Hilfe eines Widerstandes Rl ausserhalb eines integrierten Schaltkreises wird ein konstanter Strom eingestellt, der durch eine Konstantstromquelle Q6 fliesst, um die Versetzungsspannung einzustellen. Auf diese Weise wird eine Feineinstellung der Bezugsspannung ermöglicht. 39 shows a high-precision reference voltage generator circuit of the voltage sequence type with an operational amplifier. As transistors Q4 and Q5, n-channel MOSFET transistors with p + or. n + gate used. Furthermore, the field effect transistors have different conductivity values so that an offset voltage is generated. With the help of a resistor R1 outside an integrated circuit, a constant current is set which flows through a constant current source Q6 in order to set the offset voltage. In this way, a fine adjustment of the reference voltage is made possible.

Fig. 40a zeigt eine Schmitt-Triggerschaltung mit MIS-FET-Transistoren, bei der die Anzahl der benötigten Schaltungselemente herabgesetzt ist; diese Schaltung ist in der Japanischen Patentanmeldung 52-147 085 vom 9. Dezember 1977 beschrieben. 40a shows a Schmitt trigger circuit with MIS-FET transistors, in which the number of circuit elements required is reduced; this circuit is described in Japanese Patent Application 52-147,085 dated December 9, 1977.

Bei der Schaltung nach Fig. 40a bilden zwei Inverter eine Kaskadenschaltung, und ein MISFET-Transistor T3, der einen positiven Rückkopplungskreis bildet, ist zwischen dem Eingang und dem Ausgang des Inverters auf der Ausgangsseite angeordnet. Bei dieser Schaltung variiert die Breite einer Hysteresekurve (Differenz zweier logischer Schwellenwerte VTL1 und Vjlj) infolge von Schwankungen einer Speisespannung (Vdd), der Schwellenspannungen (Vth) von MISFET-Transistoren oder dergleichen. Wenn die Schaltung bei einem Oszillator angewendet wird, dessen Ausgangssignal innerhalb der Spannungsbreite schwingt, ergeben sich nachteilige Abweichungen der Frequenz. In the circuit of FIG. 40a, two inverters form a cascade connection, and a MISFET transistor T3, which forms a positive feedback circuit, is arranged between the input and the output of the inverter on the output side. In this circuit, the width of a hysteresis curve (difference between two logical threshold values VTL1 and Vjlj) varies due to fluctuations in a supply voltage (Vdd), the threshold voltages (Vth) of MISFET transistors or the like. If the circuit is applied to an oscillator whose output signal oscillates within the voltage range, there are disadvantageous deviations in the frequency.

Gemäss der Erfindung werden MISFET-Transistoren verwendet, zu deren Herstellung ein Verfahren dient, bei dem die Schwellenspannung des Transistors T2, der bei der Schaltung nach Fig. 40a den Inverter der ersten Stufe bildet, höher gemacht wird als diejenige des anderen MISFET-Transistors, der einen Kanal vom gleichen Leitfähigkeitstyp aufweist, und zwar um eine Spannungskomponente, die auf der Differenz der Fermi-Niveaus beruht. Hierdurch wird angestrebt, dass die Breite der Hysteresekurve der Schmitt-Triggerschaltung, d. h. die Differenz von zwei logischen Schwellenspannungen, einer festen Spannung entspricht, d. h. einer Spannung, die im wesentlichen gleich der Fermi-Niveaudifferenz ist und die gegenüber der Speisespannung nur wenig schwankt und durch Abweichungen bei der Herstellung der Transistoren, Temperaturänderungen und dergl. nur wenig beeinflusst wird. According to the invention, MISFET transistors are used, for the manufacture of which a method is used in which the threshold voltage of transistor T2, which in the circuit according to FIG. 40a forms the inverter of the first stage, is made higher than that of the other MISFET transistor, that has a channel of the same conductivity type, namely a voltage component based on the difference in Fermi levels. The aim is that the width of the hysteresis curve of the Schmitt trigger circuit, i. H. the difference of two logical threshold voltages, corresponds to a fixed voltage, d. H. a voltage which is essentially equal to the Fermi level difference and which fluctuates only slightly compared to the supply voltage and is only slightly influenced by deviations in the manufacture of the transistors, temperature changes and the like.

Im folgenden wird die Erfindung anhand eines konkreten Ausführungsbeispiels erläutert. Gemäss Fig. 40a gehören zu der Schmitt-Triggerschaltung ein Inverter 1, dem ein Eingangssignal Vj zugeführt wird, ein Inverter 2 zum Aufnehmen des Ausgangssignals des Inverters 1 als Eingangssignal und zum Erzeugen eines Ausgangssignals V0 sowie ein MISFET-Transistor T3, der zwischen einem Eingang und einer Erdungsklemme des Inverters 2 liegt und durch das Ausgangssignal V0 gesteuert wird. The invention is explained below on the basis of a specific exemplary embodiment. 40a, the Schmitt trigger circuit includes an inverter 1, to which an input signal Vj is supplied, an inverter 2 for receiving the output signal of the inverter 1 as an input signal and for generating an output signal V0, and a MISFET transistor T3, which is between an input and a ground terminal of the inverter 2 and is controlled by the output signal V0.

Der MISFET T3 dient zur positiven Rückkopplung des Ausgangssignals des Inverters 2. Die zwangsläufige Zufuhr des Eingangssignals des Inverters 2 zu dessen Ausgangssignal ist untrennbar von der Arbeitsweise des das Eingangssignal erzeugenden Inverters 1. Die Wirkungsweise der Schaltung wird leichter verständlich, wenn man sie bezüglich des The MISFET T3 is used for positive feedback of the output signal of the inverter 2. The inevitable supply of the input signal of the inverter 2 to its output signal is inseparable from the mode of operation of the inverter 1 generating the input signal. The mode of operation of the circuit is easier to understand if one regards it with regard to the

Inverters 1 auf der Eingangsseite beschreibt. Daher wird im folgenden entsprechend vorgegangen. Inverters 1 on the input side describes. The following procedure is therefore used accordingly.

Wenn sich das Eingangssignal V, auf einem hohen Pegel befindet (Erdpotential), nimmt das Ausgangssignal des Inverters 1 auf der Eingangsseite einen niedrigen Pegel — Vdd an, da der n-Kanal-MISFET Tl eingeschaltet und der p-Kanal-MISFET T2 abgeschaltet ist. Der n-Kanal-MISFET T4 des Inverters 2 auf der Ausgangsseite, dem dieses Ausgangssignal des Inverters 1 zugeführt wird, wird abgeschaltet, während der p-Kanal-MISFET T5 eingeschaltet wird, so dass das Ausgangssignal des Inverters 2 auf der Ausgangsseite einen hohen Pegel (Erdpotential) annimmt. Daher geht der p-Kanal-MISFET T3 in den abgeschalteten Zustand über. When the input signal V is at a high level (ground potential), the output signal of the inverter 1 on the input side assumes a low level - Vdd, since the n-channel MISFET T1 is switched on and the p-channel MISFET T2 is switched off . The n-channel MISFET T4 of the inverter 2 on the output side, to which this output signal of the inverter 1 is supplied, is switched off, while the p-channel MISFET T5 is switched on, so that the output signal of the inverter 2 on the output side is at a high level (Earth potential) assumes. Therefore, the p-channel MISFET T3 goes into the off state.

Wenn unter diesen Umständen das Eingangssignal V bestrebt ist, auf den niedrigen Pegel überzugehen, liefert der Ausgang des Inverters 1 ein Ausgangssignal, das sich nach dem Pegel des Eingangssignals V; richtet und das durch das Impedanzverhältnis der MISFETs Tl und T2 bestimmt wird, da der MISFET T3 abgeschaltet ist. Der Eingangspegel des Inverters 2 auf der Ausgangsseite geht von dem niedrigen Pegel auf den hohen Pegel über. Under these circumstances, if the input signal V tends to go to the low level, the output of the inverter 1 provides an output signal which depends on the level of the input signal V; directs and that is determined by the impedance ratio of the MISFETs T1 and T2, since the MISFET T3 is switched off. The input level of the inverter 2 on the output side changes from the low level to the high level.

Wenn das Ausgangssignal des Ausgangsinverters 2 von dem hohen Pegel auf den niedrigen Pegel übergeht und dieses Ausgangssignal V0 die Schwellenspannung des MISFET T3 überschritten hat, beginnt dieser MISFET den Einschaltvorgang. Daher wird der Ausgangspegel des Eingangsinver-ters i durch das Impedanzverhältnis zwischen dem MISFET Tl und den parallelgeschalteten MISFETs T2 und T3 bestimmt, und es wird in Richtung auf einen höheren Pegel verlagert. Mit anderen Worten, beim Einschalten des MISFET T3, das durch das Ausgangssignal des Ausgangsinverters 2 gesteuert wird, wird die positive Rückkopplung, bei der der Eingangspegel des Ausgangsinverters 2 auf den hohen Pegel gebracht wird, auf das Eingangssignal des Ausgangsinverters 2 angewendet. Dann ändert sich das Ausgangssignal V0 plötzlich. Somit wird der logische Schwellenwert Vjl2 nach Fig. 40b durch die Schwellenspannungen VîhI und Vth2 sowie die Steilheitswerte ßi und ß2 der MISFETs Tl und T2 nach Fig. 40a bestimmt, und es gilt When the output signal of the output inverter 2 changes from the high level to the low level and this output signal V0 has exceeded the threshold voltage of the MISFET T3, this MISFET starts the switch-on process. Therefore, the output level of the input inverter i is determined by the impedance ratio between the MISFET T1 and the parallel connected MISFETs T2 and T3, and it is shifted toward a higher level. In other words, when the MISFET T3, which is controlled by the output signal of the output inverter 2, is turned on, the positive feedback, in which the input level of the output inverter 2 is brought to the high level, is applied to the input signal of the output inverter 2. Then the output signal V0 suddenly changes. The logical threshold value Vjl2 according to FIG. 40b is thus determined by the threshold voltages VîhI and Vth2 as well as the steepness values βi and β2 of the MISFETs Tl and T2 according to FIG. 40a, and it applies

VDD " Vthl + / ßf Vth2 VTH2 " T== VDD "Vthl + / ßf Vth2 VTH2" T ==

> • fy "" > • fy ""

Wenn sich dagegen das Eingangssignal Vi auf dem niedrigen Pegel befindet, ist der n-Kanal-MISFET Tl des Ein-gangsinverters 1 abgeschaltet, der p-Kanal-MISFET T2 ist eingeschaltet, der n-Kanal-MISFET T4 des Ausgangsinverters 2 ist eingeschaltet, der p-Kanal-MISFET T5 ist abgeschaltet, und der p-Kanal-MISFET T3 ist wegen des niedrigen Pegels des Ausgangssignals V0 eingeschaltet, so dass das Ausgangssignal des Eingangsinverters 1 durch das Impedanzverhältnis zwischen dem MISFET Tl und den parallelgeschalteten MISFETs T2 und T3 bestimmt wird. If, on the other hand, the input signal Vi is at the low level, the n-channel MISFET T1 of the input inverter 1 is switched off, the p-channel MISFET T2 is switched on, the n-channel MISFET T4 of the output inverter 2 is switched on, the p-channel MISFET T5 is switched off and the p-channel MISFET T3 is switched on because of the low level of the output signal V0, so that the output signal of the input inverter 1 is determined by the impedance ratio between the MISFET T1 and the parallel-connected MISFETs T2 and T3 becomes.

Wenn das Eingangssignal Vi von dem niedrigen Pegel auf den hohen Pegel übergeht und wenn das Eingangssignal Vi nicht einen Pegel annimmt, der höher ist als die logische Schwellenspannung VTL: bei dem vorausgegangenen Betriebsvorgang, geht das Ausgangssignal des Eingangsinverters 1 nicht auf den niedrigen Pegel über. Sobald jedoch dieses Ausgangssignal, d. h. das Eingangssignal für den Aus-gangsinverter 2, begonnen hat, sich in Richtung auf den If the input signal Vi changes from the low level to the high level and if the input signal Vi does not assume a level higher than the logic threshold voltage VTL: in the previous operation, the output signal of the input inverter 1 does not change to the low level. However, once this output signal, i.e. H. the input signal for the output inverter 2, has started to move towards the

5 5

ÎQ ÎQ

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

672 391 G 672 391 G

26 26

niedrigen Pegel zu ändern und das Ausgangssignal des Ausgangsinverters 2 auf einen hohen Pegel zu bringen, vergrös-sert sich die Impedanz des MISFET T3. Daher wird die positive Rückkopplung, bei der die Änderung des Ausgangssignals des Eingangsinverters 1, d. h. des Eingangssignals des 5 Ausgangsinverters 2, gefördert wird, durchgeführt, und das Ausgangssignal V0 erfährt eine plötzliche Änderung. Wenn bei dem p-Kanal-MISFET T2 die Gatterelektrode aus einem Halbleiter besteht, dessen Leitfähigkeitstyp (n-Typ) dem Leitfähigkeitstyp (p-Typ) des Gatters des konventionellen p- 10 Kanal-MISFET T3 entgegengesetzt ist, oder wenn sie aus einem Eigenhalbleiter (i-Typ) hergestellt ist, weist der Transistor eine Schwellenspannung auf, die höher ist als die Schwellenspannung VTH des gewöhnlichen MISFET T3, und zwar um eine Spannung, die der Differenz der Fermi-Ni- 15 veaus entspricht, z. B. der Differenz der natürlichen Niveaus bzw. der Fermi-Niveaus. To change the low level and to bring the output signal of the output inverter 2 to a high level increases the impedance of the MISFET T3. Therefore, the positive feedback, in which the change in the output signal of the input inverter 1, i.e. H. of the input signal of the 5 output inverter 2, is carried out, and the output signal V0 undergoes a sudden change. If the gate electrode of the p-channel MISFET T2 consists of a semiconductor whose conductivity type (n-type) is opposite to the conductivity type (p-type) of the gate of the conventional p-10 channel MISFET T3, or if it consists of an intrinsic semiconductor (i-type), the transistor has a threshold voltage that is higher than the threshold voltage VTH of the ordinary MISFET T3, by a voltage that corresponds to the difference in Fermi levels, e.g. B. the difference in natural levels or Fermi levels.

Daher lässt sich die logische Schwellenspannung Vtli nach Fig. 40b annähernd wie folgt ausdrücken: The logical threshold voltage Vtli according to FIG. 40b can therefore be expressed approximately as follows:

VDD " Vthl + VDD "Vthl +

th3 th3

20 20th

25 25th

TL1 TL1

(52) (52)

30 30th

Damit p2 = ß3 gehalten wird, erhalten die MISFETs Tl und T2 gleich grosse Abmessungen. Daher erhält man für die Differenz (Vtl2 — VTli) der beiden logischen Schwellen- 35 werte die folgende Gleichung: In order to keep p2 = β3, the MISFETs T1 and T2 are given the same dimensions. The following equation is therefore obtained for the difference (Vtl2 - VTli) between the two logical threshold values:

TL2 ~ vTL1- TL2 ~ vTL1-

40 40

1 + 1 +

(V (V

th2 th2

Vth3) Vth3)

(53) (53)

45 45

Daher nimmt die Differenz (Vtl2 — Vtli) der logischen Schwellenwerte nach Fig. 40b den Wert einer festen Span- so nung an, die zu der Differenz (Vth2 — Vth3) der Schwellenspannungen des MISFET 2 und des MISFET 3, d. h. der Differenz der Fermi-Niveaus der Gatterelektroden dieser beiden Transistoren, proportional ist. Therefore, the difference (Vtl2 - Vtli) of the logic threshold values according to FIG. 40b assumes the value of a fixed voltage, which corresponds to the difference (Vth2 - Vth3) of the threshold voltages of the MISFET 2 and the MISFET 3, i. H. the difference in the Fermi levels of the gate electrodes of these two transistors is proportional.

Ein Beispiel für die Gewinnung der Spannung, die der 55 Differenz der Fermi-Niveaus entspricht, besteht in der Verwendung der Differenz der Schwellenspannungen Vth von zwei MOSFET-Transistoren mit Halbleitergatterelektroden, die sich bezüglich ihres Leitfahigkeitstyps unterscheiden und go auf Gatterisolierfilmen angeordnet sind, welche mit Hilfe des gleichen Verfahrens auf einem gleichartigen Halbleitersubstrat erzeugt worden sind. Im folgenden wird ein konkretes Beispiel erläutert. An example of obtaining the voltage that corresponds to the difference in Fermi levels is to use the difference in threshold voltages Vth of two MOSFET transistors with semiconductor gate electrodes, which differ in terms of their conductivity type and are arranged on gate insulation films which are arranged with Using the same method have been generated on a similar semiconductor substrate. A concrete example is explained below.

Fig. 59, auf die bereits Bezug genommen wurde, zeigt im 65 Schnitt den grundsätzlichen Aufbau der betreffenden Feldeffekttransistoren, die mit Hilfe des in Fig. 73a bis 73f dargestellten Verfahrens für die Herstellung von MOS-Transistoren hergestellt werden können. Der Kürze halbe wird im folgenden der MOS-Transistor, dessen Gatterelektrode aus einem p+-Halbleiter besteht, als p+-Gatter-MOS bezeichnet, während der MOS-Transistor, dessen Gatterelektrode aus einem n+-Halbleiter besteht, als n+-Gatter-MOS-Transistor bezeichnet wird. FIG. 59, to which reference has already been made, shows in section 65 the basic structure of the field-effect transistors in question, which can be produced with the aid of the method illustrated in FIGS. 73a to 73f for the production of MOS transistors. For the sake of brevity, the MOS transistor whose gate electrode consists of ap + semiconductor is referred to below as p + gate MOS, while the MOS transistor whose gate electrode consists of n + semiconductor is referred to as n + gate MOS. Transistor is called.

Die Differenz (Vthp-i VthN+) der Schwellenspannungen der beiden genannten Transistoren wird zur Differenz der Fermi-Potentiale von Halbleitern, aus denen die Gatterelektroden bestehen, wie es aus der Gleichung (16) ersichtlich ist. The difference (Vthp-i VthN +) of the threshold voltages of the two transistors mentioned becomes the difference of the Fermi potentials of semiconductors from which the gate electrodes consist, as can be seen from equation (16).

Zwar gilt die vorstehende Beschreibung für einen p+-Kanal-MOS-Transistor, doch gilt im wesentlichen das Gleiche für einen n+-Kanal-MOS-Transistor. Ferner gilt das Gleiche im wesentlichen für einen i-Gatter-MOS-Transistor, dessen Gatterelektrode aus einem Eigenhalbleiter besteht. Although the above description applies to a p + -channel MOS transistor, essentially the same applies to an n + -channel MOS transistor. Furthermore, the same applies essentially to an i-gate MOS transistor whose gate electrode consists of an intrinsic semiconductor.

Fig. 41 zeigt eine weitere Ausführungsform einer erfindungsgemässen Schmitt-Triggerschaltung. Der Unterschied gegenüber der Ausführungsform nach Fig. 40a besteht darin, dass ein Eingangsinverter 11 vorhanden ist; zu diesem gehören ein p+-Gatter-p-Kanal-MOS-Transistor TI 1 vom Verarmungstyp als Last, ein p+-Gatter-p-Kanal-MOS-Transistor T12 der Anreicherungsbauart als Treiber sowie ein n+-Gatter-p-Kanal-MOS-Transistor der Anreicherungsbauart für die Rückkopplung; zu dem Ausgangsinverter 12 gehören ein p+-Gatter-p-Kanal-MOS-Transistor vom Verarmungstyp (T14) als Last und ein p+-Gatter-p-Kanal-MOS-Transistor T15 vom Anreicherungstyp als Treiber. Die beiden Schaltungen stimmen insofern überein, als die Differenz logischer Schwellenwerte zu einer konstanten Spannung wird, die proportional zur Differenz der Fermi-Niveaus der Gatterelektroden der MISFET-Transistoren T12 und T13 wird. 41 shows a further embodiment of a Schmitt trigger circuit according to the invention. The difference compared to the embodiment according to FIG. 40a is that an input inverter 11 is present; this includes a depletion-type p + gate p-channel MOS transistor TI 1 as a load, an enhancement-type p + gate p-channel MOS transistor T12 as a driver, and an n + gate p-channel MOS -Enrichment type transistor for feedback; The output inverter 12 includes a depletion-type p + gate p-channel MOS transistor (T14) as a load and an enhancement type p + gate p-channel MOS transistor T15 as a driver. The two circuits match in that the difference in logic thresholds becomes a constant voltage which becomes proportional to the difference in Fermi levels of the gate electrodes of MISFET transistors T12 and T13.

Im folgenden wird ein Oszillator als Anwendungsbeispiel für eine erfindungsgemässe Schmitt-Triggerschaltung beschrieben. An oscillator is described below as an application example for a Schmitt trigger circuit according to the invention.

Fig. 42 zeigt den Aufbau eines solchen Oszillators. In Fig. 42 ist der die Schmitt-Triggerschaltung bildende Teil in gestrichelte Linien eingeschlossen. Ein Ausgangssignal der Triggerschaltung STC wird zu einem Eingangssignal eines Inverters 3, während das Ausgangssignal dieses Inverters einem Eingang der Triggerschaltung zugeführt wird. 42 shows the structure of such an oscillator. In Fig. 42, the part forming the Schmitt trigger circuit is enclosed in broken lines. An output signal of the trigger circuit STC becomes an input signal of an inverter 3, while the output signal of this inverter is fed to an input of the trigger circuit.

Beim Zuführen einer Speisespannung geht der Pegel an dem Punkt d allmählich auf den Pegel — VDD über. Sobald die Schwellenspannung VTl2 der Triggerschaltung überschritten worden ist, geht das Potential des Punktes f auf das Erdpotential über, und an dem Punkt g geht das Potential in die Speisespannung — VDd über. Da der Punkt g den Eingang des Inverters 3 bildet, wird der MISFET T4 eingeschaltet, und das Potential an dem Punkt d ändert sich sofort in Richtung auf das Erdpotential. Sobald der Pegel des Punktes d unter der logischen Schwellenspannung VTu der Triggerschaltung STC liegt, geht das Potential des Punktes f auf das Erdpotential über, und an dem Punkt g erscheint die Speisespannung —Vdd- Daher wird der MISFET T4 des nachgeschalteten Inverters 3 abgeschaltet, und der Pegel des Punktes d wird gemäss einer Zeitkonstante CR geändert, die durch einen an den Punkt d angeschlossenen Widerstand R und einen Kondensator C bestimmt wird. Wenn sich das Potential des Punktes d allmählich der Speisespannung — VDd nähert und schliesslich die Schwellenspannung Vjl2 der Schmitt-Triggerschaltung überschreitet, geht das Potential des Punktes f in das Erdpotential und das Potential des Punktes gin die Speisespannung — Vdd über. Danach werden die Umkehrungsvorgänge auf ähnliche Weise wiederholt, um ein Schwingen herbeizuführen. Da das Potential des Punktes d zwischen den beiden logischen Schwellenspannungen Vtli und VTli der Triggerschaltung STC schwankt, When a supply voltage is supplied, the level at point d gradually changes to the level - VDD. As soon as the threshold voltage VTl2 of the trigger circuit has been exceeded, the potential of point f changes to the earth potential, and at point g the potential changes to the supply voltage - VDd. Since the point g forms the input of the inverter 3, the MISFET T4 is switched on and the potential at the point d changes immediately towards the earth potential. As soon as the level of point d is below the logic threshold voltage VTu of the trigger circuit STC, the potential of point f changes to the ground potential, and at point g the supply voltage appears -Vdd-. Therefore, the MISFET T4 of the downstream inverter 3 is switched off, and the level of point d is changed according to a time constant CR, which is determined by a resistor R connected to point d and a capacitor C. When the potential of the point d gradually approaches the supply voltage - VDd and finally exceeds the threshold voltage Vjl2 of the Schmitt trigger circuit, the potential of the point f changes to the earth potential and the potential of the point gin the supply voltage - Vdd. Thereafter, the reversing operations are repeated in a similar manner to cause oscillation. Since the potential of the point d fluctuates between the two logic threshold voltages Vtli and VTli of the trigger circuit STC,

27 27th

672 391 G 672 391 G

wird die Schwingungsfrequenz des Oszillators durch die Geschwindigkeit bestimmt, mit der Ladungen von dem Kondensator C aufgenommen oder abgegeben werden, und zwar über den Widerstand R bzw. den MISFET T4. Nimmt man jetzt an, dass der Widerstandswert des Widerstandes R hinreichend höher ist als die Impedanz des MISFET T4, wird die Schwingungsfrequenz des Oszillatorskreises nur durch R und C bestimmt, und sie wird nicht durch Schwankungen der Speisespannung, Temperaturänderungen, Fertigungstoleranzen oder dergl. beeinflusst. the oscillation frequency of the oscillator is determined by the speed at which charges are picked up or released by the capacitor C, specifically via the resistor R or the MISFET T4. Assuming that the resistance value of the resistor R is sufficiently higher than the impedance of the MISFET T4, the oscillation frequency of the oscillator circuit is only determined by R and C, and it is not influenced by fluctuations in the supply voltage, temperature changes, manufacturing tolerances or the like.

Ist der Widerstand R ausserhalb des integrierten Schalt- . kreises angeordnet, braucht man für den Oszillatorkreis nur einen Anschlussstift vorzusehen, wobei sich ein stabiles Schwingungsverhalten verwirklichen lässt. Is the resistance R outside the integrated switching. arranged in a circle, you only need to provide one pin for the oscillator circuit, whereby a stable vibration behavior can be realized.

Bei dem Widerstand R kann es sich um einen Diffusionswiderstand, einen durch einen MISFET gebildeten Widerstand oder dergl. handeln. Wenn es möglich ist, einen Widerstand von ausreichender Genauigkeit in einem integrierten Schaltkreis unterzubringen, befinden sich alle Teile der Oszillatorschaltung innerhalb des Schaltkreises. The resistor R can be a diffusion resistor, a resistor formed by an MISFET or the like. If it is possible to house a resistor of sufficient accuracy in an integrated circuit, all parts of the oscillator circuit are within the circuit.

Fig. 43 zeigt eine Oszillatorschaltung, bei der von der Schmitt-Triggerschaltung STC nach Fig. 41 Gebrauch gemacht wird, wobei die Breite der Hysteresekurve gemäss der Erfindung konstant ist. Ein dritter Inverter 3 ist an den Eingang der Triggerschaltung STC angeschlossen, ein vierter In-verter 4 ist mit dem Ausgang der Triggerschaltung verbunden, und ein Widerstand R sowie ein Kopplungskondensator C zum Bestimmen der Schwingungsfrequenz sind an den Eingang des dritten Inverters 3 angeschlossen. 43 shows an oscillator circuit in which use is made of the Schmitt trigger circuit STC according to FIG. 41, the width of the hysteresis curve according to the invention being constant. A third inverter 3 is connected to the input of the trigger circuit STC, a fourth inverter 4 is connected to the output of the trigger circuit, and a resistor R and a coupling capacitor C for determining the oscillation frequency are connected to the input of the third inverter 3.

Regelung der Schwellenspannung s Die Schwellenspannungen V,h von MOSFET-Transistoren, die bei einem integrierten MOS-Schaltkreis diskrete Elemente bilden, stellen einen wichtigen Parameter dar, der die Merkmale der Grossintegration bestimmt. Die Schwellenspannung V,h unterliegt erheblichen Abweichungen, die sich io bei den angewendeten Herstellungsverfahren ergeben, sie ist in hohem Masse temperaturabhängig, und ihre Regelung erweist sich bei der Herstellung grossintegrierter MOS-Schalt-kreise als schwierig. Regulation of the threshold voltage s The threshold voltages V, h of MOSFET transistors, which form discrete elements in an integrated MOS circuit, represent an important parameter which determines the features of the large scale integration. The threshold voltage V, h is subject to considerable deviations, which result in the manufacturing processes used, it is highly temperature-dependent, and it is difficult to regulate it in the manufacture of large-scale integrated MOS circuits.

Wie in Fig. 50 gezeigt, wird gemäss der Erfindung eine 15 Vorspannung VBß an das Siliziumsubstrat eines MOS-Spei-cher-IC angelegt, um parasitäre Kapazitäten zu verringern. Zum Erzeugen der Vorspannung VHb dient eine Generatorschaltung SBGC, deren Aufbau aus Fig. 47 hervorgeht. As shown in Fig. 50, according to the invention, a bias voltage VBß is applied to the silicon substrate of a MOS memory IC to reduce parasitic capacitance. A generator circuit SBGC, the structure of which is shown in FIG. 47, is used to generate the bias voltage VHb.

Gemäss der Erfindung wird der Komparator, bei dem 20 die Differenz der Arbeitsfunktionen der Gatterelektroden von MISFET-Transistoren in der beschriebenen Weise ausgenutzt wird, bei der Schaltung SBGC zum Erzeugen der Vorspannung für das Substrat in der Weise verwendet, dass V,h zu einer konstanten Spannung wird. According to the invention, the comparator, in which the difference in the work functions of the gate electrodes of MISFET transistors is used in the manner described, is used in the SBGC circuit for generating the bias voltage for the substrate in such a way that V, h becomes constant Tension becomes.

25 Vth ändert sich in Abhängigkeit von der Substratvorspannung VBB und lässt sich durch die folgende Gleichung ausdrücken: 25 Vth changes depending on the substrate bias VBB and can be expressed by the following equation:

th th

- vtho+ K <2 <>F + IW -2 V - vtho + K <2 <> F + IW -2 V

Hierin bezeichnet Vth0 die Spannung Vth für den Fall, Here, Vth0 denotes the voltage Vth in the case

dass die Substratvorspannung VBB = 0 V ist; K bezeichnet die Substrateffektkonstante und 0f das Fermi-Niveau. Daher lässt sich Vth durch Variieren der Substratvorspannung VBB regeln. Zu der Substratvorspannungs-Generatorschal-tung SBGC nach Fig. 47 gehören ein Vth-Fühlteil 471, ein Komparator 472, ein Oszillatorkreis 473 und ein Wellenformer 474. Man kann den Oszillatorkreis 473 durch einen anderen Oszillatorkreis ersetzen. Zu dem Wellenformer 474 gehören zwei MOS-Dioden Qi und Q2 sowie ein Kondensator Ci, und dieser Teil dient dazu, Ladungen von VBs durch eine Pumpwirkung zum Erdungspunkt herauszuziehen. Wegen dieser Pumpwirkung wird Vbb in Richtung auf eine negative Spannung gezogen. Der maximale Wert Vbbm von Vbb wird durch einen Punkt bestimmt, an dem die auf die Pumpwirkung zurückzuführende Ausziehspannung und der Verluststrom des Substrats stabilisiert werden. Solange der Schwingkreis arbeitet, wird VBB auf dem stabilen Punkt VBBM gehalten. Sobald jedoch der Betrieb des Oszillators beendet wird, entweichen die Ladungen des Substrats, da ein Substratleckstrom auftritt, und VBß nähert sich dem Erdpotential. Wenn sich Vbb dem Erdpotential angenähert hat, geht Vth zurück. that the substrate bias VBB = 0 V; K denotes the substrate effect constant and 0f the Fermi level. Therefore, Vth can be controlled by varying the substrate bias VBB. 47 includes a Vth sensing part 471, a comparator 472, an oscillator circuit 473 and a wave shaper 474. The oscillator circuit 473 can be replaced by another oscillator circuit. The wave shaper 474 includes two MOS diodes Qi and Q2 and a capacitor Ci, and this part is used to pull charges from VBs to the grounding point by pumping action. Because of this pumping action, Vbb is pulled towards a negative voltage. The maximum value Vbbm of Vbb is determined by a point at which the pull-out voltage due to the pumping action and the leakage current of the substrate are stabilized. As long as the resonant circuit is working, VBB is kept at the stable point VBBM. However, as soon as the operation of the oscillator is stopped, the charges of the substrate escape because a substrate leakage current occurs, and VBß approaches the ground potential. When Vbb approaches earth potential, Vth goes back.

Bei dem Komparatorteil 472 nach Fig. 47 wird die Differenz der Fermi-Niveaus der Gatterelektroden ausgenutzt; Fig. 21 zeigt ein Beispiel für das n-Kanal-Verfahren. Bei dem Komparatorteil 472 wird als Transistor QI nach Fig. 21 ein eigenleitender Siliziumgatter-MOS-Transistor und als Transistor Q2 ein n-Gatter-MOS-Transistor verwendet. Hierbei handelt es sich um Verarmungs-MOS-Transistoren. Daher bewirkt dieser Komparator die Inversion, wenn eine Spannung von Eg/2 = 0,55 V dem invertierenden Eingang (—) zugeführt worden ist. Der Vth-Fühlteil 471 nach Fig. 47 setzt sich aus einem Widerstand und einem Diodenschaltungs-MOSFET Q3 zusammen. Hierbei kann der Widerstand als eindiffundierte Schicht aus polykristallinem Silizium oder als MOS-Widerstand ausgebildet sein, dessen Widerstandswert In the comparator part 472 according to FIG. 47, the difference in the Fermi levels of the gate electrodes is used; 21 shows an example of the n-channel method. In the comparator part 472, an intrinsically conducting silicon gate MOS transistor is used as the transistor QI according to FIG. 21 and an n-gate MOS transistor is used as the transistor Q2. These are depletion MOS transistors. Therefore, this comparator causes the inversion when a voltage of Eg / 2 = 0.55 V has been applied to the inverting input (-). The Vth sensing part 471 of Fig. 47 is composed of a resistor and a diode circuit MOSFET Q3. The resistor can be designed as a diffused-in layer of polycrystalline silicon or as a MOS resistor, the resistance value of which

BBI BBI

so gewählt ist, dass sich eine Ausgangsspannung von 0,55 V ergibt, wenn Vth von Q3 den Wert 0,55 V angenommen hat. Wenn die Substratvorspannung VEb nahe beim Erdpotential 35 liegt und Vth von Q3 niedriger ist als 0,55 V, nimmt die Spannung am Eingang (—) des Komparatorteils einen Wert unter 0,55 V an, das Ausgangssignal des Komparators wird zu «1», und der Schwingkreis arbeitet weiter. Wenn sich die Substratvorspannung VBB der Spannung VBem nähert und Vth ansteigt, um 0,55 V zu überschreiten, nimmt das Ausgangssignal des Komparators den Wert «0» an, der Schwingungsvorgang wird beendet, und die Substratvorspannung VBB nähert sich infolge der Kriech Verluste dem Erdpotential an. Da eine Rückkopplungsschleife vorhanden ist, wird Vth « durch die Schaltung SBGC zum Erzeugen der Substratvorspannung stabil gehalten. Die im Komparatorteil 472 gewonnene Spannung von 0,55 V entspricht dem halben Bandabstand, und sie wird durch Temperaturänderungen, Fertigungstoleranzen und Schwankungen der Speisespannung so nur wenig beeinflusst. Daher ist es möglich, V,h mit sehr hoher Genauigkeit zu regeln, und es ist möglich, MOS-LSI-Schaltkreise herzustellen, die durch Temperaturänderungen, Fertigungstoleranzen und Schwankungen der Speisespannung nur wenig beeinflusst werden. Wie im folgenden erläu-55 tert, ist es möglich, den MOS-Transistor QI des Komparatorteils 472 mit eigenleitendem Siliziumgatter mittels eines Verfahrens herzustellen, das weitgehend dem Verfahren entspricht, mittels dessen eine grosse Widerstandslast R bei einer Speicherzelle nach Fig. 51 hergestellt wird, so dass sich 60 Vth mit Hilfe des bekannten Verfahrens leicht regeln lässt. is selected so that an output voltage of 0.55 V results when Vth of Q3 has assumed the value 0.55 V. If the substrate bias VEb is close to the ground potential 35 and Vth of Q3 is lower than 0.55 V, the voltage at the input (-) of the comparator part takes a value below 0.55 V, the output signal of the comparator becomes «1», and the resonant circuit continues to work. When the substrate bias VBB approaches the voltage VBem and Vth rises to exceed 0.55 V, the output of the comparator becomes "0", the oscillation stops, and the substrate bias VBB approaches the ground potential due to the leakage at. Since there is a feedback loop, Vth is held stable by the SBGC circuit for generating the substrate bias. The voltage of 0.55 V obtained in the comparator part 472 corresponds to half the band gap, and it is only slightly influenced by changes in temperature, manufacturing tolerances and fluctuations in the supply voltage. It is therefore possible to control V, h with very high accuracy, and it is possible to manufacture MOS-LSI circuits which are only slightly influenced by temperature changes, manufacturing tolerances and fluctuations in the supply voltage. As explained below, it is possible to produce the MOS transistor QI of the comparator part 472 with an intrinsically conductive silicon gate by means of a method which largely corresponds to the method by means of which a large resistive load R is produced in a memory cell according to FIG. 51, so that 60 Vth can be easily regulated using the known method.

Pegelverschiebungsschaltung Wenn man bei einem MOS-LSI-Schaltkreis eine Quelle für eine Spannung von 5 V und als Eingangssignale die Si-65 gnale einer logischen TTL-Schaltung verwendet, erhält man als starke Ausgangssignale solche mit einem Pegel von 2,0 V und als schwache Ausgangssignale solche mit einem Pegel • von 0,8 V. Um die TTL-Signale auf die MOS-Pegel zu brin- Level shift circuit If a source for a voltage of 5 V and Si-65 signals of a logical TTL circuit are used in a MOS-LSI circuit and input signals, those with a level of 2.0 V and a weak one are obtained as strong output signals Output signals are those with a level of 0.8 V. To bring the TTL signals to the MOS level

672 391 G 672 391 G

gen, ist es bis jetzt üblich, die Verhältnisse von Invertern bei einem Eingangsteil zu verwenden und sie in die MOS-Pegel zu verwandeln. Hierbei ergibt sich jedoch das Problem, dass der Eingangspegelbereich klein wird, was auf die Abweichungen bei Vth und Temperaturänderungen zurückzuführen ist. gen, it has been common until now to use the ratios of inverters on an input part and convert them to the MOS levels. However, there arises a problem that the input level range becomes small due to the deviations in Vth and temperature changes.

Fig. 45 zeigt eine TTL-MOS-Signalpegelwandlerschal-tung, bei der eine Bezugsspannung Vief verwendet wird, die durch eine Bezugsspannungsgeneratorschaltung erzeugt wird, bei welcher gemäss der Erfindung in der beschriebenen Weise die Differenz der Fermi-Niveaus der Gatterelektroden ausgenutzt wird. Die Schaltung nach Fig. 45 wird vorzugsweise bei den Adressenpufferschaltungen XAB und YAB des in Fig. 50 dargestellten MOS-Speichers verwendet. Als Bezugsspannung Vref wird eine Spannung von 1,4 V mit Hilfe der Bezugsspannungsgeneratorschaltung nach Fig. 15 erzeugt. Ein Differentialverstärker nach Fig. 44 mit MOSFET-Transistoren wird gemäss Fig. 45 als Verstärker AMP verwendet, und es ist ein Eingangspuffer vorhanden, mittels dessen die logische Schwellenspannung als Eingangssignal von 1,4 V gleich der Bezugsspannung Vref erzeugt wird. Auf diese Weise erhält man eine TTL-MOS-Signalpegelwandler-schaltung. 45 shows a TTL-MOS signal level converter circuit in which a reference voltage Vief is used which is generated by a reference voltage generator circuit in which, according to the invention, the difference in the Fermi levels of the gate electrodes is used in the manner described. 45 is preferably used in the address buffer circuits XAB and YAB of the MOS memory shown in FIG. 50. A voltage of 1.4 V is generated as the reference voltage Vref with the aid of the reference voltage generator circuit according to FIG. 15. A differential amplifier according to FIG. 44 with MOSFET transistors is used as amplifier AMP according to FIG. 45, and an input buffer is provided, by means of which the logic threshold voltage is generated as an input signal of 1.4 V equal to the reference voltage Vref. In this way, a TTL-MOS signal level converter circuit is obtained.

Alternativ kann man eine Signalpegelwandlerschaltung aufbauen, bei der die logische Schwellenspannung 1,4 V beträgt, indem man bei der Schaltung nach Fig. 45 die in Fig. 13 gezeigte Verstärkerschaltung AMP verwendet. Der phasengleiche Eingang (+) bzw. (2) ist gemäss Fig. 14 geerdet, und ein Adressensignal Ao—A4 wird dem gegenphasigen Eingang (—) zugeführt. Als Transistoren Tl und T2 werden Verarmungs-MOSFET-Transistoren verwendet. Dadurch, dass die Schwellenspannungen Vthi und Vth2 der Feldeffekttransistoren ungleich gemacht werden, arbeitet der Operationsverstärker mit einer Eingangsversetzungsspannung von 1,4 V. Alternatively, a signal level converter circuit in which the logic threshold voltage is 1.4 V can be constructed by using the amplifier circuit AMP shown in FIG. 45 in the circuit of FIG. 45. The in-phase input (+) or (2) is grounded according to FIG. 14, and an address signal Ao-A4 is fed to the in-phase input (-). Depletion MOSFET transistors are used as transistors T1 and T2. By making the threshold voltages Vthi and Vth2 of the field effect transistors unequal, the operational amplifier operates with an input offset voltage of 1.4 V.

Logische Schwellenwertstabilisierungsschaltung Logical threshold stabilization circuit

Fig. 46 zeigt eine Schaltung, die dazu dient, die logischen Schwellenspannungen logischer Schaltkreise, z. B. von Invertern, trotz Schwankungen der Speisespannung, der Schwellenspannungen von MOS-Transistoren, Temperaturänderungen usw. konstant zu halten. Fig. 46 shows a circuit used to control the logic threshold voltages of logic circuits, e.g. B. of inverters, despite fluctuations in the supply voltage, the threshold voltages of MOS transistors, temperature changes, etc. to keep constant.

Zu der Schaltung nach Fig. 46 gehören ein Inverter 1 mit Transistoren Q2 und Q3 sowie ein Inverter 2 mit Transistoren Q5 und Q6, wobei MOS-Feldeffekttransistoren QI und Q4 zur Regelung der logischen Schwellenspannungen dienen. 46 includes an inverter 1 with transistors Q2 and Q3 and an inverter 2 with transistors Q5 and Q6, MOS field-effect transistors QI and Q4 being used to regulate the logic threshold voltages.

Eine logische Schwellenwertdetektorschaltung 3 mit einem Steuer-MOSFET Q7 und einem Inverter mit Transistoren Q8 und Q9, bei dem der Eingang mit dem Ausgang verbunden ist, ähnelt den vorstehend beschriebenen Invertern 1 und 2, d. h. die Mustergrössenverhältnisse der MOSFETs sind gleich. Da der Eingang und der Ausgang des Inverters (Q8, Q9) miteinander verbunden sind, wird gerade die logische Schwellenspannung gewonnen. A logic threshold detector circuit 3 with a control MOSFET Q7 and an inverter with transistors Q8 and Q9, in which the input is connected to the output, is similar to the inverters 1 and 2 described above, i. H. the pattern size ratios of the MOSFETs are the same. Since the input and the output of the inverter (Q8, Q9) are connected to each other, the logic threshold voltage is being obtained.

In Fig. 46 bezeichnet CMPi die schon anhand von Fig. 13 und 14 beschriebene Komparatorschaltung, bei der die Bezugsspannung Vref der Versetzung der Differentialschaltung entspricht. Die Komparatorschaltung CMPi vergleicht die logische Schwellenspannung mit der Bezugsspannung und regelt die Gatterspannung des Steuer-MOSFET Q7 so, dass die Differenz der beiden Spannungen im wesentlichen gleich Null werden kann. In FIG. 46, CMPi denotes the comparator circuit already described with reference to FIGS. 13 and 14, in which the reference voltage Vref corresponds to the offset of the differential circuit. The comparator circuit CMPi compares the logic threshold voltage with the reference voltage and regulates the gate voltage of the control MOSFET Q7 so that the difference between the two voltages can become essentially zero.

Ist die logische Schwellenspannung höher als die Bezugsspannung Vref, nimmt das Ausgangssignal von CMPi einen hohen Pegel an, und der äquivalente Widerstand von Q7 nimmt zu. und dieser Transistor arbeitet im Sinne einer Senkung der logischen Schwellenspannung. Ist die logische If the logic threshold voltage is higher than the reference voltage Vref, the output signal from CMPi goes high and the equivalent resistance of Q7 increases. and this transistor works in the sense of lowering the logic threshold voltage. Is the logical one

Schwellenspannung niedriger als die Bezugsspannung Vref, gilt das Gegenteil. Beide Spannungen gehen in den Gleichgewichtszustand über, wenn sie gleich sind. Threshold voltage lower than the reference voltage Vref, the opposite applies. Both tensions go into equilibrium if they are the same.

Die Gatterspannungen der Steuer-MOSFETs QI und Q4 stimmen mit der Gatterspannung des Steuer-MOSFET Q7 überein, und zwischen den beiden ersten Transistoren und dem letzteren Transistor besteht eine ähnliche Beziehung. Somit werden die logischen Schwellenspannungen der Inverter 1 und 2 gleich der Bezugsspannung, und die Inverter arbeiten mit einer sehr hohen Stabilität. The gate voltages of the control MOSFETs QI and Q4 match the gate voltage of the control MOSFET Q7, and there is a similar relationship between the first two transistors and the latter transistor. Thus, the logic threshold voltages of the inverters 1 and 2 become the reference voltage, and the inverters operate with a very high stability.

Wie weiter oben erwähnt, beschränkt sich dies nicht nur auf die Inverter, sondern es gilt ähnlich auch für andere logische Schaltungen wie NAND- und NOR-Gatter. As mentioned above, this is not just limited to the inverters, but similarly applies to other logic circuits such as NAND and NOR gates.

Dies lässt sich leicht bei Invertern und ähnlichen logischen Schaltungen der üblichen Art mit nur einem Kanal anwenden, jedoch nicht bei CMOS-Schaltungen. This is easily applied to inverters and similar logic circuits of the usual type with only one channel, but not to CMOS circuits.

Diese Schaltungen sind als Eingabeschaltungen verwendbar, die geeignet sind, Signale auf zuverlässige Weise digital zu verarbeiten, insbesondere bei kleinen Bereichen der Eingangspegel und der logischen Amplituden. These circuits can be used as input circuits which are suitable for digitally processing signals in a reliable manner, especially in the case of small ranges of the input levels and the logical amplitudes.

Im folgenden werden konkrete Beispiele beschrieben, bei denen ein erfindungsgemässer Bezugsspannungsgenerator bei einer Zustandseinsteilschaltung bzw. einer automatischen Löschschaltung für elektronische Vorrichtungen verwendet wird. Concrete examples are described below in which a reference voltage generator according to the invention is used in a state setting circuit or an automatic cancellation circuit for electronic devices.

Fig. 48 zeigt als Ausführungsbeispiel eine Zustandseinsteilschaltung in Form einer Kippschaltung mit zwei Invertern, zu denen jeweils zwei MOSFETs gehören. Wenn die Potentiale an den Punkten a und b gleich Null sind, gehen die Transistoren Tl und T3 beim Zuführen einer Spannung —Vdd in den Einschaltzustand über, da es sich um n-Kanal-MOSFETs handelt. Gleichzeitig gehen beim Zuführen der Speisespannung die Punkte a und b auf die Speisespannung —Vdd über. In diesem Zeitpunkt unterscheiden sich die Fermi-Niveaus der Gatterhalbleiter der n-Kanal-MOSFETs Tl und T3 voneinander, und die Schwellenspannung Vth3 des Transistors T3 ist um etwa das Dreifache höher als die Schwellenspannung Vthi des Transistors Tl; beispielsweise gilt Vthi = 0,45 V und Vth3 1 1,25 V. Während des Rückgangs der Speisespannung wird daher der Transistor T3 frühzeitig abgeschaltet. Da der Transistor Tl eingeschaltet bleibt, werden die Punkte b und a bei — Vdd bzw. dem Erdpotential stabilisiert. 48 shows an exemplary embodiment of a state setting circuit in the form of a flip-flop with two inverters, each of which includes two MOSFETs. If the potentials at points a and b are equal to zero, the transistors T1 and T3 go into the on state when a voltage -Vdd is applied, since they are n-channel MOSFETs. At the same time, when the supply voltage is supplied, points a and b change to the supply voltage —Vdd. At this time, the Fermi levels of the gate semiconductors of the n-channel MOSFETs Tl and T3 differ, and the threshold voltage Vth3 of the transistor T3 is approximately three times higher than the threshold voltage Vthi of the transistor Tl; for example, Vthi = 0.45 V and Vth3 1 1.25 V. During the drop in the supply voltage, the transistor T3 is therefore switched off early. Since the transistor T1 remains switched on, the points b and a are stabilized at -Vdd and the ground potential.

Ist die Quelle für die Spannung — Vdd abgeschaltet, befindet sich der Punkt a auf 0 V, und bleiben die Ladungen am Punkt b bei etwa 1 V, ist der Transistor T3 abgeschaltet, bis während des Rückgangs der Speisespannung Vdd = Vth3 wird, und der Transistor Tl geht bei Vdd = Vthi in den Einschaltzustand über. Selbst wenn sich der Punkt a auf 0 V und der Punkt b auf etwa 1. V (oder bis zu VthN von T3) befand, was für den Anfangszustand gilt, erscheint Vdd an dem Punkt b, und im stabilen Zustand erscheint 0 V an dem Punkt a. Da bei der Schaltung nach Fig. 48 alle Transistoren als Anreicherungs-MOSFETs ausgebildet sind, ist der Stromverbrauch im stabilen Zustand nahezu gleich Null. If the source for the voltage - Vdd is switched off, point a is at 0 V, and if the charges at point b remain at approximately 1 V, transistor T3 is switched off until Vdd = Vth3 during the drop in supply voltage, and the Transistor Tl changes to the on state at Vdd = Vthi. Even if point a was at 0 V and point b was around 1. V (or up to VthN from T3), which is true for the initial state, Vdd appears at point b and 0 V appears at the stable state Point a. Since all the transistors in the circuit according to FIG. 48 are designed as enhancement MOSFETs, the current consumption in the stable state is almost zero.

Fig. 49 zeigt ein Beispiel für eine Zustandseinstellschal-tung bekannter Art. Bei dieser Schaltung sind die Schwellenspannungen Vth von zwei MOSFETs T2 und T4 einander gleich, und es wird ein n-Kanal-Verarmungs-MOSFET Tl verwendet, um die Stabilität einer Verriegelungsschaltung zu erhöhen. Beim Schliessen der Quelle für die Spannung —Vdd geht die Spannung an dem Punkt a gleichzeitig in jedem Fall zurück, und an dem Punkt b erscheint keine Spannung, wenn die Speisespannung nicht auf Vth des MOSFET T4 zurückgeht, so dass beim stabilen Zustand an den Punkten a und b die Spannungen — Vdd und 0 V erscheinen. Da jedoch bei dieser Schaltung der Verarmungs-MOSFET zwischen den Punkten a und — Vdd angeordnet ist, wird der P- Fig. 49 shows an example of a state setting circuit of a known type. In this circuit, the threshold voltages Vth of two MOSFETs T2 and T4 are equal to each other, and an n-channel depletion MOSFET T1 is used to improve the stability of a latch circuit increase. When the source for the voltage -Vdd is closed, the voltage at point a simultaneously decreases in any case, and no voltage appears at point b if the supply voltage does not return to Vth of MOSFET T4, so that at the points in the stable state a and b the voltages - Vdd and 0 V appear. However, since in this circuit the depletion MOSFET is located between points a and - Vdd, the P-

28 28

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

29 29

672 391 G 672 391 G

MOSFET T3 eingeschaltet, wenn danach aus irgendeinem Grund der Zustand hergestellt wird, bei dem an dem Punkt b die Spannung — Vdd und an dem Punkt a die Spannung 0 V (Rücksetzen) erscheint, wobei Tl und T3 einen Gleichstromleitungsweg bilden, so dass sich ein hoher Stromverbrauch ergibt. Im Gegensatz hierzu ist es bei der erfindungsgemässen Zustandseinstellschaltung nach Fig. 48 möglich, den gewünschten Zustand zuverlässig einzustellen, und der Stromverbrauch ist aus den genannten Gründen sehr gering, so dass eine vorteilhafte Zustandseinstellvorrichtung zur Verfügung steht. MOSFET T3 is turned on when thereafter, for any reason, the state is established in which the voltage - Vdd appears at point b and the voltage 0 V (reset) appears at point a, whereby Tl and T3 form a DC conduction path so that a high power consumption results. In contrast to this, in the state setting circuit according to the invention according to FIG. 48, it is possible to set the desired state reliably, and the power consumption is very low for the reasons mentioned, so that an advantageous state setting device is available.

Im folgenden wird ein Ausführungsbeispiel beschrieben, bei dem die Erfindung bei einem Halbleiterspeicher mit direktem Zugriff angewendet ist. An embodiment is described below in which the invention is applied to a semiconductor memory with direct access.

Bei einer Speichervorrichtung in Form eines statischen Speichers mit direktem Zugriff wird die Speisespannung gewöhnlich herabgesetzt, um den Stromverbrauch zu verringern, während der Speicher nicht benutzt ist und sich nur im Bereitschaftszustand befindet. Dies wird als Betriebsart zum Festhalten von Daten bezeichnet. In the case of a memory device in the form of a direct access static memory, the supply voltage is usually reduced in order to reduce the power consumption while the memory is not in use and is only in the standby state. This is called the data retention mode.

In diesem Fall wird eine Signalspannung gleichzeitig mit der Speisespannung herabgesetzt. Da eine Speisespannungsleitung eine grössere Zeitkonstante hat als eine Signalleitung, geht die Signalspannung schneller auf einen bestimmten Wert zurück. Bei einem Halbleiterspeicher mit direktem Zugriff wird gewöhnlich ein Lesesteuersignal auf einen Speisespannungspegel, ein Schreibsteuersignal auf einen Bezugsspannungspegel und ein Chip-Wählsignal auf einen Bezugspotentialpegel eingestellt. In this case, a signal voltage is reduced simultaneously with the supply voltage. Since a supply voltage line has a longer time constant than a signal line, the signal voltage drops back to a certain value more quickly. In a direct access semiconductor memory, a read control signal is usually set to a supply voltage level, a write control signal to a reference voltage level and a chip select signal to a reference potential level.

Bei der Betriebsart zum Festhalten von Daten geht daher der Pegel des Steuersignals schneller zurück als die Speisespannung, so dass das Lesesteuersignal augenblicklich zu dem Schreibsteuersignal wird und dass das Chip-Wählsignal entsteht. Daher wird der Schreibvorgang augenblicklich durchgeführt, und die Information eines in diesem Zeitpunkt gewählten Bits wird zerstört. In the data retention mode, therefore, the level of the control signal drops faster than the supply voltage, so that the read control signal instantaneously becomes the write control signal and the chip select signal is generated. Therefore, the writing operation is carried out instantaneously, and the information of a bit selected at that time is destroyed.

Um dieses Problem zu lösen, wird bei einem aus Feldeffekttransistoren aufgebauten Speicher mit direktem Zugriff, bei dem die Transistoren nur einen Kanal haben, eine Zeitkonstantenschaltung vorgesehen, um die Zeitkonstante der Signalleitung zu vergrössern. Diese Massnahme erfordert jedoch die Verwendung eines äusseren Schaltkreises, und die Steuersignale werden nachteilig beeinflusst. In order to solve this problem, a time constant circuit is provided in a direct access memory constructed from field effect transistors, in which the transistors have only one channel, in order to increase the time constant of the signal line. However, this measure requires the use of an external circuit and the control signals are adversely affected.

Bei einem integrierten CMOS-Schaltkreis besteht die Gefahr, dass sich als Folge seines Aufbaus ein p-n-p-n-Element bildet. Wenn die Signalspannung höher gemacht wird als die Speisespannung, tritt daher ein solches Element in Tätigkeit, so dass zwischen der Speisespannung und dem Bezugspotential ein starker Strom fliesst. Daher muss man bei einem CMOS-Speicher eine Zeitkonstantenschaltung verwenden, bei der die Signalspannung und die Speisespannung gleichzeitig gesenkt werden. With an integrated CMOS circuit, there is a risk that a p-n-p-n element will form as a result of its construction. If the signal voltage is made higher than the supply voltage, such an element therefore comes into operation, so that a strong current flows between the supply voltage and the reference potential. Therefore, a time constant circuit must be used in a CMOS memory, in which the signal voltage and the supply voltage are reduced at the same time.

Diese Tatsachen führen bei Konstruktion und Herstellung von Speichern in Form von Speicherchips zu erheblichen Schwierigkeiten. These facts lead to considerable difficulties in the design and manufacture of memories in the form of memory chips.

Somit ist es erwünscht, dass der den Speicher mit direktem Zugriff enthaltende Chip mit einer Schaltung zum Fühlen des Rückgangs der Speisespannung versehen ist. Jedoch sind auf dem Halbleiterchip angeordnete MOSFETs dem Einfluss der Temperaturabhängigkeit der Schwellenspannungen Vth, von Fertigungsabweichungen usw. ausgesetzt, und es ist schwierig, mit hoher Genauigkeit eine für den Fühlvorgang benötigte Nachweisspannung zu gewinnen. Thus, it is desirable that the chip containing the direct access memory be provided with a circuit for sensing the drop in the supply voltage. However, MOSFETs disposed on the semiconductor chip are subject to the influence of the temperature dependency of the threshold voltages Vth, manufacturing variations, etc., and it is difficult to obtain a detection voltage required for the sensing operation with high accuracy.

Im folgenden ist eine entsprechende Ausführungsform der Erfindung beschrieben. A corresponding embodiment of the invention is described below.

Fig. 52 zeigt in einem Blockschaltbild einen integrierten Schaltkreis in Form eines statischen Halbleiterspeichers nach der Erfindung. 52 shows in a block diagram an integrated circuit in the form of a static semiconductor memory according to the invention.

Zu dieser Schaltung gehört eine Speichermatrix für 64 x 64 Bits, die aus statischen Speicherzellen aufgebaut ist. This circuit includes a memory matrix for 64 x 64 bits, which is made up of static memory cells.

Ferner ist eine X-Decodierschaltung 2 vorhanden, die ein Informationsmuster erkennt, das durch ein Reihenwählsignal (Ao—A4) zugewiesen und über eine Pufferschaltung BX zugeführt wird, um eine X-Reihenleitung von '/m zuzuweisen. There is also an X decoder circuit 2 which detects an information pattern assigned by a row select signal (Ao-A4) and supplied through a buffer circuit BX to assign an X row line of '/ m.

Weiterhin gehört zu der Schaltung eine Y-Decodier- und Eingabe/Ausgabe-Schaltung 3, die ein Informationsmuster erkennt, das durch ein Spaltenwählsignal (A5 — A9) zugewiesen und über eine Pufferschaltung BY zugeführt wird, um eine Y-Spaltenleitung von '/64 zuzuweisen. Ausserdem werden der zugewiesenen Spaltenleitung der Speichermatrix Eingangsdaten über Gatter WB zugeführt. Schliesslich werden von der zugewiesenen Spaltenleitung aus Ausgangsdaten über Gatter RB zu Klemmen l/Oi — I/O4 geleitet. The circuit also includes a Y decoding and input / output circuit 3 which recognizes an information pattern which is assigned by a column select signal (A5-A9) and is supplied through a buffer circuit BY by a Y column line of '/ 64 assign. In addition, input data are fed to the assigned column line of the memory matrix via gates WB. Finally, output data are passed from the assigned column line via gates RB to terminals I / Oi-I / O4.

Bei 4 ist eine Eingangsdaten-Steuerschaltung angeordnet, die der Eingabe/Ausgabe-Schaltung die zu schreibenden Eingabedaten zuführt. Die Eingabe/Ausgabe-Klemmen sind mit 1 /Oi bis I/O4 bezeichnet. CS bezeichnet ein Chipwählsignal, das die Wahl dieses Chips durch den O-Pegel, d. h. den Bezugspotentialpegel anzeigt. An input data control circuit is arranged at 4, which supplies the input / output circuit with the input data to be written. The input / output terminals are labeled 1 / Oi to I / O4. CS denotes a chip select signal which indicates the choice of this chip by the O level, i.e. H. indicates the reference potential level.

WE bezeichnet ein Schreib/Lese-Steuersignal, das den Schreibvorgang bezeichnet, wenn es sich auf dem O-Pegel, d. h. dem Bezugspotentialpegel, befindet, und das den Lesevorgang bezeichnet, wenn es sich auf dem 1-Pegel, d. h. dem Speisespannungspegel befindet. WE denotes a read / write control signal, which denotes the write process when it is at the O level, i.e. H. the reference potential level, and that denotes the read operation when it is at the 1 level, i.e. the H. the supply voltage level.

Weiterhin sind Gatterschaltungen 5 und 6 vorhanden, die durch die Steuersignale abwechselnd gesteuert werden. There are also gate circuits 5 and 6 which are alternately controlled by the control signals.

Nur wenn CS gleich 0 ist, werden die Gatterschaltungen durch den Pegel 0 oder 1 von WE gesteuert, um einen Schreib- oder Lesevorgang durchzuführen. Only when CS is 0 are the gate circuits controlled by the level 0 or 1 of WE to perform a write or read.

Eine Spannungsdetektorschaltung 7 weist die Betriebsart zum Festhalten der Daten aufgrund der Tatsache nach, dass die Speisespannung bis unterhalb eines bestimmten Wertes zurückgegangen ist, und sie steuert die Gatterschaltung 5 so, dass das Signal WE in diesem Zeitpunkt gesperrt wird. Auf diese Weise wird die weiter oben beschriebene Betriebsstörung vermieden. Ein Beispiel für den konkreten Aufbau der Spannungsdetektorschaltung 7 ist in Fig. 53a dargestellt. A voltage detector circuit 7 detects the mode of holding the data based on the fact that the supply voltage has dropped below a certain value, and controls the gate circuit 5 so that the signal WE is blocked at this time. In this way, the malfunction described above is avoided. An example of the concrete structure of the voltage detector circuit 7 is shown in FIG. 53a.

In Reihe geschaltete Widerstände Rl und R2 bilden eine Schaltung zum Teilen einer Speisespannung Vcc. Die Spannungsteilerschaltung führt einen Teil a der Spannung dem Gatter eines n-Kanal-MISFET Q2 zu. Die Speisespannung Vcc wird an das Gatter eines n-Kanal-MISFET Q4 angelegt. Resistors R1 and R2 connected in series form a circuit for dividing a supply voltage Vcc. The voltage divider circuit supplies a portion a of the voltage to the gate of an n-channel MISFET Q2. The supply voltage Vcc is applied to the gate of an n-channel MISFET Q4.

Dem Gatter eines MISFET Q5 wird von d aus eine geeignete Vorspannung zugeführt, so dass dieser Transistor eine Konstantstromquelle bildet. Zusammen mit Belastungs-MISFETs QI und Q3 sowie den beiden Differential-Eingangs-MISFETs Q2 und Q4 bildet er einen Operationsverstärker. A suitable bias voltage is applied to the gate of a MISFET Q5, so that this transistor forms a constant current source. Together with load MISFETs QI and Q3 and the two differential input MISFETs Q2 and Q4, it forms an operational amplifier.

Die Differential-Eingangs-MISFETs Q2 und Q4 werden z. B. auf n-Siliziumschichten von gleicher Leitfähigkeit erzeugt, und die zugehörigen Gatterelektroden werden aus verschiedenen Stoffen hergestellt, so dass sich die Schwellenspannungen unterscheiden. Die Gatterelektroden der Transistoren Q2 und Q4 werden z. B. aus Silizium so hergestellt, dass sie sich bezüglich ihres Leitfähigkeitstyps unterscheiden. Der Transistor Q2 hat ein n-Silizium-Gatter und der Transistor ein p-Silizium-Gatter. Daher wird die Schwellenspannung V,h4 des Transistors Q4 höher als die Schwellenspannung Vth2 des Transistors Q2, und zwar um die Differenz der Fermi-Niveaus der p- und n-Silizium-Gatter. The differential input MISFETs Q2 and Q4 are e.g. B. on n-silicon layers of the same conductivity, and the associated gate electrodes are made of different materials, so that the threshold voltages differ. The gate electrodes of transistors Q2 and Q4 are e.g. B. made of silicon so that they differ in terms of their conductivity type. The transistor Q2 has an n-silicon gate and the transistor has a p-silicon gate. Therefore, the threshold voltage V, h4 of transistor Q4 becomes higher than the threshold voltage Vth2 of transistor Q2 by the difference in the Fermi levels of the p- and n-silicon gates.

Infolgedessen hat der Operationsverstärker eine Versetzungsspannung, die gleich der Differenz der Schwellenspannungen ist. As a result, the operational amplifier has an offset voltage that is equal to the difference in threshold voltages.

Bei dem Zustand, bei dem die Speisespannung Vcc verhältnismässig hoch ist, befindet sich bei der Schaltung nach In the state in which the supply voltage Vcc is relatively high, the circuit is downstream

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

672 391 G 672 391 G

Fig. 53a der MISFET Q4 im Einschaltzustand, während Q2 abgeschaltet ist und sich der Punkt c auf einem niedrigen Potential befindet. Wegen der Senkung der Speisespannung Vcc ändert sich das Potential an dem Punkt a entsprechend der Kurve a in Fig. 53b. Wenn wegen der Senkung der Speisespannung die Potentialdifferenz zwischen der Speisespannung Vcc und dem Potential an dem Punkt a kleiner geworden ist als die Versetzungsspannung, geht der MISFET Q4 in den Abschaltzustand über, und Q2 wird eingeschaltet. Daher ändern sich die Potentiale an den Punkten b und c der Schaltung nach Fig. 53 entsprechend den Kurven b und c in Fig. 53b. Dies bedeutet, dass das Potential des Punktes c den hohen Pegel annimmt, wenn die Speisespannung Vcc bis auf einen bestimmten Wert zurückgegangen ist. 53a shows the MISFET Q4 in the on state while Q2 is off and the point c is at a low potential. Because of the lowering of the supply voltage Vcc, the potential at point a changes according to curve a in Fig. 53b. If, due to the lowering of the supply voltage, the potential difference between the supply voltage Vcc and the potential at point a has become smaller than the offset voltage, the MISFET Q4 goes into the cut-off state and Q2 is switched on. Therefore, the potentials at points b and c of the circuit of FIG. 53 change according to curves b and c in FIG. 53b. This means that the potential of point c assumes the high level when the supply voltage Vcc has decreased to a certain value.

Wie erwähnt, wird der Nachweispegel der Schaltung nach Fig. 53a wegen des Vorhandenseins der Transistoren Q2 und Q4 durch die Versetzungsspannung und die geteilte . Spannung durch die Widerstände Rl und R2 bestimmt. Dieser Pegel wird nicht durch die Schwellenspannungen der betreffenden MISFETs beeinflusst. As mentioned, the detection level of the circuit of Fig. 53a is due to the presence of transistors Q2 and Q4 by the offset voltage and the divided. Voltage determined by the resistors Rl and R2. This level is not affected by the threshold voltages of the MISFETs concerned.

Die Versetzungsspannung ist mit einer relativ hohen Genauigkeit festgelegt, da sie durch die Differenz der Fermi-Niveaus der Gatterelektroden der Transistoren Q2 und Q4 bestimmt wird. Da bei einem integrierten Halbleïterschalt-kreis die relativen Werte der Widerstände mit relativ hoher Genauigkeit eingehalten werden, wird bei den Widerständen Rl und R2 das Spannungsteilungsverhältnis mit einer verhältnismässig hohen Genauigkeit eingehalten. The offset voltage is set with a relatively high accuracy because it is determined by the difference in the Fermi levels of the gate electrodes of transistors Q2 and Q4. Since the relative values of the resistors are maintained with a relatively high accuracy in an integrated semiconductor circuit, the voltage division ratio is maintained with a relatively high accuracy in the resistors R1 and R2.

Somit lässt sich der Nachweispegel der Schaltung nach Fig. 53a relativ genau einstellen. The detection level of the circuit according to FIG. 53a can thus be set relatively precisely.

In Fig. 53b bezeichnet die Wellenform d' das Ausgangssignal der Gatterschaltung 5 bei der Betriebsart zum Festhalten der Daten, bei der die Gatterschaltung 5 nicht durch das Nachweisausgangssignal gesteuert wird. In Fig. 53b, the waveform d 'denotes the output signal of the gate circuit 5 in the data freezing mode in which the gate circuit 5 is not controlled by the detection output signal.

Bei der Betriebsart zum Festhalten der Daten schwächen sich die Eingabesteuersignale US und WE schneller ab als die In the operating mode for holding the data, the input control signals US and WE weaken faster than that

Speisespannung Vcc der Gatterschaltung 5. Wenn die Differenz der beiden Spannungen den logischen Schwellenwert überschritten hat, wird daher die Ausgangswellenform d' erzeugt, welche die Ursache der vorstehend beschriebenen Betriebsstörung bildet. Supply voltage Vcc of the gate circuit 5. When the difference between the two voltages has exceeded the logic threshold, the output waveform d 'is therefore generated, which forms the cause of the malfunction described above.

Bei der erfindungsgemässen Schaltung wird jedoch das Steuersignal c dem Eingang der Gatterschaltung 5 zugeführt, so dass die Entstehung der Wellenform d' verhindert wird. Auf diese Weise kann eine irrtümliche Eingabe von Daten bei der Betriebsart zum Festhalten von Daten verhindert werden, so dass keine in dem Matrixspeicher enthaltenen Daten zerstört werden. In the circuit according to the invention, however, the control signal c is fed to the input of the gate circuit 5, so that the generation of the waveform d 'is prevented. In this way, an erroneous input of data in the data retention mode can be prevented, so that no data contained in the matrix memory is destroyed.

Bei der vorstehend beschriebenen Schaltung kann eine irrtümliche Dateneingabe bei der Betriebsart zum Festhalten von Daten vollständig verhindert werden. Ferner kann die Detektorschaltung auf einfache Weise aufgebaut unt mit dem Speicherchip vereinigt werden. Somit braucht der Benutzer der Halbleiterspeichervorrichtung nicht mit Betriebsstörungen zu rechnen. With the circuit described above, erroneous data input in the data hold mode can be completely prevented. Furthermore, the detector circuit can be constructed in a simple manner and combined with the memory chip. Thus, the user of the semiconductor memory device need not expect malfunctions.

Beispielsweise kann das Chipwählsignal der Gatterschaltung zugeführt werden, die durch das Ausgangssignal des Spannungsdetektors gesteuert wird. Sämtliche Speicherzellen-Wählsignale können gesperrt werden, so dass keine Speicherzelle gewählt wird. For example, the chip select signal can be fed to the gate circuit which is controlled by the output signal of the voltage detector. All memory cell selection signals can be blocked so that no memory cell is selected.

Dies hat seinen Grund darin, dass eine irrtümliche Dateneingabe verhindert werden kann, wenn eine der für die Ausführung des Schreibvorgangs erforderlichen Bedingungen gesperrt wird. The reason for this is that erroneous data entry can be prevented if one of the conditions required for the execution of the write operation is blocked.

Bei der Spannungsteilerschaltung, die bei dem vorstehenden Ausführungsbeispiel verwendet wird, kann man anstelle von Widerstandselementen auch durch MISFETs gebildete Widerstände verwenden. Es ist zweckmässig, den Widerstand der Spannungsteilerschaltung gross zu machen, um den Stromverbrauch niedrig zu halten. In the voltage divider circuit used in the above embodiment, resistors formed by MISFETs can be used instead of resistance elements. It is expedient to make the resistance of the voltage divider circuit large in order to keep the current consumption low.

Die beiden MISFETs der vorstehend beschriebenen Schaltung, bei denen die Siliziumgatterelektroden vom entgegengesetzten Leitfähigkeitstyp sind, werden als Bestandteile eines monolithischen integrierten Siliziumhalbleiterschaltkreises hergestellt. Da diese Feldeffekttransistoren unter im wesentlichen gleichen Bedingungen hergestellt werden, wenn man vom Leitfähigkeitstyp der Gatterelektroden absieht, wird die Differenz der Schwellenspannungen Vth beider Feldeffekttransistoren annähernd gleich der Differenz der Fermi-Niveaus von p- und n-Silizium. Die p- und n-Gatter-elektroden werden mit den betreffenden Störstoffen bis in die Nähe der Sättigungsdichte dotiert, und die Differenz wird annähernd gleich dem Bandabstand Eg von Silizium, der etwa 1,1V beträgt und als Bezugsspannungsquelle verwendet wird. The two MISFETs of the circuit described above, in which the silicon gate electrodes are of the opposite conductivity type, are manufactured as components of a monolithic silicon semiconductor integrated circuit. Since these field effect transistors are manufactured under essentially the same conditions, apart from the conductivity type of the gate electrodes, the difference in the threshold voltages Vth of both field effect transistors becomes approximately equal to the difference in the Fermi levels of p- and n-silicon. The p- and n-gate electrodes are doped with the relevant impurities close to the saturation density, and the difference becomes approximately equal to the bandgap Eg of silicon, which is approximately 1.1V and is used as a reference voltage source.

Ein solcher Bezugsspannungsgenerator weist nur eine geringe Temperaturabhängigkeit auf und wird durch Fertigungstoleranzen nur wenig beeinflusst. Such a reference voltage generator has only a low temperature dependency and is only slightly influenced by manufacturing tolerances.

Die Spannungsdetektorschaltung 7 lässt sich in der verschiedensten Weise abändern. The voltage detector circuit 7 can be changed in a wide variety of ways.

Mit anderen Worten, die Bezugsspannungsquellen, bei denen die Differenz der Fermi-Niveaus von Halbleitern nutzbar gemacht wird, welche die Gatterelektroden von zwei MOSFETs bilden, wie es in Fig. 6b, 8,9,10a, 1 la, 12,13,14, 15,16 und 17 gezeigt ist, sind als Bezugsspannungsquellen für die erfindungsgemässe Spannungsdetektorschaltung geeignet. In other words, the reference voltage sources, in which the difference in the Fermi levels is made use of by semiconductors which form the gate electrodes of two MOSFETs, as is shown in FIGS. 6b, 8,9,10a, 1 la, 12,13,14 , 15, 16 and 17 are suitable as reference voltage sources for the voltage detector circuit according to the invention.

Zu diesem Zweck kann man zwei Feldeffekttransistoren verwenden, zu denen Halbleitergatterelektroden von unterschiedlichem Leitfähigkeitstyp gehören, wie es bereits z. B. anhand von Fig. 59 erläutert wurde, z. B. einen MOS-Tran-sistor mit einer Gatterelektrode aus einem p+-Halbleiter oder einen p+-Gatter-MOS-Transistor und einen MOS-Transistor mit einer Gatterelektrode aus einem n+-Halblei-ter oder einen n+-Gatter-MOS-Transistor. Wie bereits anhand von Fig. 73a bis 73f erläutert, kann man die beiden genannten Feldeffekttransistoren unter Anwendung des konventionellen Verfahrens zum Herstellen von CMOS-Transi-storen herstellen, ohne dass irgendwelche Arbeitsschritte geändert oder zusätzlich durchgeführt werden müssen. For this purpose, one can use two field effect transistors, which include semiconductor gate electrodes of different conductivity types, as already described for. B. was explained with reference to Fig. 59, z. B. a MOS transistor with a gate electrode made of a p + semiconductor or a p + gate MOS transistor and a MOS transistor with a gate electrode made of an n + semiconductor or an n + gate MOS transistor. As already explained with reference to FIGS. 73a to 73f, the two field-effect transistors mentioned can be produced using the conventional method for producing CMOS transistors, without any work steps having to be changed or additionally carried out.

Bei der Anwendung des bekannten CMOS-Herstellungs-verfahrens ergibt sich die aus Fig. 65a, 65b, 66a und 66b ersichtliche Selbstausrichtungsanordnung in der nachstehend erläuterten Weise. Da in diesem Fall die MOS-Transistoren einen p-Kanal haben, wird in beide Endabschnitte einer Gatterelektrode, die der Quelle und dem Kollektor bei den p+-und n+-Gatter-MOS-Transistoren benachbart sind, ein Störstoff vom p-Typ eindiffundiert, In einen zentralen Teil der Gatterelektrode wird für den p+-Gatter-MOS-Transi-stor ein p-Störstoff und für den n+-Gatter-MOS-Transistor ein n-Störstoff eindiffundiert. Zwischen dem zentralen Bereich und den der Quelle und dem Kollektor benachbarten Endabschnitten befinden sich Bereiche i, in die kein Störstoff eingebracht wird. Somit kann man sagen, dass der Unterschied zwischen den MOS-Transistoren mit p+- bzw. n+-Gatter nur im Leitfahigkeitstyp (p oder n) des den zentralen Bereich des Gatters bildenden Halbleiters besteht. When using the known CMOS production method, the self-alignment arrangement shown in FIGS. 65a, 65b, 66a and 66b results in the manner explained below. In this case, since the MOS transistors have a p-channel, a p-type impurity is diffused into both end portions of a gate electrode, which are adjacent to the source and the collector in the p + and n + gate MOS transistors, A p-type impurity is diffused into a central part of the gate electrode for the p + -gate MOS transistor and an n-type impurity is diffused for the n + -gate MOS transistor. Between the central area and the end sections adjacent to the source and the collector there are areas i into which no interfering substance is introduced. It can thus be said that the difference between the MOS transistors with p + or n + gate only exists in the conductivity type (p or n) of the semiconductor forming the central region of the gate.

Um eine möglichst weitgehende Verringerung der Unterschiede bezüglich der wirksamen Kanallänge bei den MOS-Transistoren zu erreichen, die auf die Tatsache zurückzuführen sind, dass die Bereiche der Gatter, die zur Selbstausrichtung dienen und welche der p-Störstoff eindiffundiert wird, nach links oder rechts, d. h. zur Quellenseite oder zur Kollektorseite bei der Herstellung verlagert werden, was auf Fehler beim Ausrichten der Maske zurückzuführen ist, werden die senkrechten Reihen der Quellenbereiche und der In order to achieve the greatest possible reduction in the differences in the effective channel length for the MOS transistors, which are due to the fact that the regions of the gates which are used for self-alignment and which the p-type impurity is diffused to the left or right, d. H. to the source side or to the collector side during manufacture, which is due to errors in aligning the mask, the vertical rows of the source areas and the

30 30th

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

31 31

672 391 G 672 391 G

Kollektorbereiche miteinander abwechselnd angeordnet, und die linke Hälfte und die rechte Hälfte werden liniensymmetrisch zur gesamten Kanalrichtung angeordnet. Selbst wenn eine Verlagerung der Maske gegenüber der Kanalrichtung nach links oder rechts eintritt, was zu einer Veränderung der wirksamen Kanallänge der Feldeffekttransistoren in den betreffenden Reihen führt, wird die mittlere wirksame Kanallänge der p+- und n+-Gatter-MOS-Transistoren innerhalb der parallelgeschalteten Reihen insgesamt abgeglichen, so dass sich eine im wesentlichen konstante mittlere Kanallänge ergibt. Collector areas alternately arranged with each other, and the left half and the right half are arranged in line symmetry to the entire channel direction. Even if the mask is shifted to the left or right in relation to the channel direction, which leads to a change in the effective channel length of the field effect transistors in the relevant rows, the mean effective channel length of the p + and n + gate MOS transistors within the parallel-connected rows calibrated overall so that there is an essentially constant mean channel length.

Neben der Verwendung von Gatterelektroden unterschiedlicher Zusammensetzung ist es möglich, ungleiche Schwellenspannungen dadurch zu erhalten, dass man Ionen in bestimmte Kanäle implantiert, wie es anhand von Fig. 7 beschrieben wurde, dass man ein dotiertes Gatteroxid verwendet, dass man die Dicke der Gatterisolierfilme ändert usw. In addition to using gate electrodes of different compositions, it is possible to obtain unequal threshold voltages by implanting ions in certain channels, as described with reference to Fig. 7, using a doped gate oxide, changing the thickness of the gate insulation films, etc .

Fig. 54 zeigt ein Ausführungsbeispiel, bei dem der Batterieprüfer nach Fig. 20 bei einer elektronischen Uhr verwendet wird. Fig. 54 shows an embodiment in which the battery tester of Fig. 20 is used in an electronic watch.

Die Transistoren TI, T2 und T41 bis T49 sowie die Widerstände R41 und R42 bilden eine Schaltung zum Prüfen des Spannungspegels einer Quecksilberbatterie El mit einer Nennspannung von 1,5 V. Bei den Transistoren Tl und T2 eines Differential teils handelt es sich um einen p+-Gatter-n-Kanal- und einen n+-Gatter-n-Kanal-MOS-Transistor, in deren Kanalteile Ionen so implantiert sind, dass die Schwellenspannungen beider Transistoren innerhalb des Bereichs von 1,0 bis 1,5 V liegen, der dem Stromversorgungsbereich der elektrischen Uhr entspricht. The transistors TI, T2 and T41 to T49 and the resistors R41 and R42 form a circuit for checking the voltage level of a mercury battery El with a nominal voltage of 1.5 V. The transistors Tl and T2 of a differential part are p + - Gate n-channel and an n + gate n-channel MOS transistor, in the channel parts of which ions are implanted so that the threshold voltages of both transistors are within the range of 1.0 to 1.5 V, that of the power supply area corresponds to the electric clock.

Bei einem Siliziumhalbleiter beträgt die Differenz der Schwellenspannungen, die als Bezugsspannung dienen soll, etwa 1,1V. Um bei etwa 1,4 V einen Pegel festzulegen, der es ermöglicht, nachzuweisen, dass die Spannung der Batterie El zurückgegangen ist, wird ein Widerstandsverhältnis mit Hilfe der Widerstände R41 und R42 eingestellt. In the case of a silicon semiconductor, the difference in the threshold voltages which is to serve as the reference voltage is approximately 1.1V. In order to establish a level at approximately 1.4 V which makes it possible to demonstrate that the voltage of the battery E1 has decreased, a resistance ratio is set using the resistors R41 and R42.

Damit sich in der Praxis ein vernachlässigbar geringer Stromverbrauch ergibt, wird der Batterieprüfer intermittierend durch ein Taktsignal 0 betätigt, das einem Frequenzteiler FD und einer Zeitgeberschaltung TM entnommen wird. In order for the power consumption to be negligible in practice, the battery tester is actuated intermittently by a clock signal 0, which is taken from a frequency divider FD and a timer circuit TM.

Das Ausgangssignal des Batterieprüfers wird statisch durch eine Verriegelungseinrichtung festgehalten, die sich aus NAND-Gattern NAl und NA2 zusammensetzt. Die Zeitgeberschaltung TM wird durch einen logischen Pegel eines Ausgangssignals der Verriegelungsschaltung gesteuert, wodurch ein treibendes Ausgangssignal eines Motors sowie das Verfahren zum Bewegen eines Zeigers der Uhr so geändert wird, dass der Rückgang der Batteriespannung angezeigt wird. Eine Anzeige des Rückgangs der Batteriespannung lässt sich auch ohne eine Änderung der Zeigerbewegung erreichen, z. B. mit Hilfe von Blinkzeichen einer elek-trooptischen Einrichtung, z. B. eines Flüssigkristalls oder einer Leuchtdiode. The output signal of the battery tester is fixed statically by a locking device, which is composed of NAND gates NA1 and NA2. The timer circuit TM is controlled by a logic level of an output signal of the latch circuit, thereby changing a driving output signal of a motor and the method of moving a hand of the watch to indicate the decrease in the battery voltage. An indication of the decline in battery voltage can also be achieved without changing the pointer movement, e.g. B. with the help of flashing an electro-optical device, for. B. a liquid crystal or a light emitting diode.

Zu der Schaltung nach Fig. 54 gehört ein Kristalloszillator OSC mit einem CMOS-Inverter sowie ausserhalb des integrierten Schaltkreises angeordneten Elementen, und zwar einem Kristall Xtai und Kondensatoren C0 und Cd- Ferner ist eine Wellenformungsschaltung WS vorhanden, die das schwingende Ausgangssignal aus einer Sinuswelle in eine Rechteckwelle verwandelt. Eine Erregerspule Cm gehört zu einem Schrittmotor zum Antreiben des Sekundenzeigers. Zwei Pufferschaltungen BF] und BF2, die aus CMOS-Inver-tern aufgebaut sind, dienen zum Treiben der Erregerspule cm, wobei die Polarität in Abständen von 1 sec umgekehrt wird. 54 includes a crystal oscillator OSC with a CMOS inverter and elements arranged outside the integrated circuit, namely a crystal Xtai and capacitors C0 and Cd. Furthermore, a wave shaping circuit WS is present, which in the oscillating output signal from a sine wave in transformed a square wave. An excitation coil Cm belongs to a stepper motor for driving the second hand. Two buffer circuits BF] and BF2, which are made up of CMOS inverters, are used to drive the excitation coil cm, the polarity being reversed at intervals of 1 sec.

Sämtliche Teile innerhalb des integrierten Schaltkreises werden durch die Quecksilberbatterie El mit der Nennspannung von 1,5 V betätigt. TM bezeichnet die Zeitgeberimpulsgeneratorschaltung, der mehrere auf einer Frequenzteilung beruhende Ausgangssignale verschiedener Frequenz durch die Frequenzteilerschaltung FD sowie das Steuerausgangssignal der aus den Gattern NAi und NA2 bestehenden Verriegelungseinrichtung zugeführt werden und mittels welcher Impulse jeder gewünschten Periodenlänge und Breite erzeugt werden. Bei dem IC handelt es sich um einen monolithischen Siliziumhalbleiterchip für eine elektronische Armbanduhr mit Zeigern, und dieser Chip wird mit Hilfe des anhand von Fig. 73a bis 73f beschriebenen Verfahrens für Siliziumgatter-CMOS-Transistoren hergestellt. All parts within the integrated circuit are operated by the mercury battery El with the nominal voltage of 1.5 V. TM denotes the timer pulse generator circuit, to which a plurality of output signals based on frequency division of different frequencies are supplied by the frequency divider circuit FD and the control output signal of the locking device consisting of the gates NAi and NA2 and by means of which pulses of any desired period length and width are generated. The IC is a monolithic silicon semiconductor chip for an electronic wristwatch with hands, and this chip is manufactured using the silicon gate CMOS transistor method described in FIGS. 73a to 73f.

Fig. 55 zeigt ein Ausführungsbeispiel einer Schaltung für eine elektronische Armbanduhr mit einem Batterieprüfer. In diesem Fall werden die Leitfähigkeitswerte von Feldeffekttransistoren Q4 und Q5 einer Differentialschaltung wie gemäss Fig. 39 verschieden gross gemacht, und der Nachweispegel kann mit Hilfe eines Widerstandes Rj ausserhalb des IC fein eingestellt werden. 55 shows an exemplary embodiment of a circuit for an electronic wristwatch with a battery tester. In this case, the conductivity values of field effect transistors Q4 and Q5 of a differential circuit are made different in size as shown in FIG. 39, and the detection level can be finely adjusted with the help of a resistor Rj outside the IC.

Das Vorhandensein des Widerstandes Rj ermöglicht es, bei der Herstellung auftretende Abweichungen vollständig zu beseitigen. The presence of the resistor Rj makes it possible to completely eliminate deviations occurring during manufacture.

Im folgenden wird anhand von Fig. 56 ein Ausführungsbeispiel beschrieben, bei dem der Spannungsregler nach Fig. 36a bei einer elektronischen Uhr verwendet wird. An exemplary embodiment is described below with reference to FIG. 56, in which the voltage regulator according to FIG. 36a is used in an electronic watch.

Zu der Schaltung nach Fig. 56 gehören ein Kristalloszillator OSC, eine Wellenformungsschaltung WS, die ein sinuswellenförmiges schwingendes Ausgangssignal des Oszillators in eine Rechteckwelle verwandelt, eine Frequenzteilerschaltung FD,eine Zeitsteuerimpuls-Generatorschaltung TM zum Erzeugen von Impulsen vorbestimmter Periodenlänge und Breite aus Ausgangssignalen des Frequenzteilers, eine Pegelverschiebungsschaltung LF zum Verwandeln eines Signals mit einem niedrigen Pegel in ein Signal mit einem hohen Pegel, ein Batterielebensdauerdetektor BC, ein Spannungskomparator VC, ein Spannungsregler VR, der mit dem Spannungskomparator VC zusammenarbeitet, eine Halteschaltung H, ein Oszillationszustandsdetektor DT und eine Erregerspule LM eines Schrittmotors zum Antreiben eines Sekundenzeigers. 56 includes a crystal oscillator OSC, a wave shaping circuit WS which converts a sinusoidal oscillating output signal of the oscillator into a square wave, a frequency divider circuit FD, a timing pulse generator circuit TM for generating pulses of a predetermined period length and width from output signals of the frequency divider, a level shift circuit LF for converting a low level signal into a high level signal, a battery life detector BC, a voltage comparator VC, a voltage regulator VR which cooperates with the voltage comparator VC, a hold circuit H, an oscillation state detector DT and an excitation coil LM Stepper motor for driving a second hand.

Der Detektor DT stellt über den Frequenzteiler FD und die Zeitgeberschaltung TM fest, dass der Oszillator OSC eine Schwingung erzeugt hat. Ist dies geschehen, betätigt er den Spannungsregler VR, um die Betiebsspannung Vop des Oszillators OSC sowie der Schaltungsteile WS, FD, TM usw. auf einen Wert herabzusetzen, der unter der Batteriespannung ( —1,5 V) liegt. The detector DT determines via the frequency divider FD and the timer circuit TM that the oscillator OSC has generated an oscillation. Once this has been done, he actuates the voltage regulator VR in order to reduce the operating voltage Vop of the oscillator OSC and of the circuit parts WS, FD, TM etc. to a value which is below the battery voltage (−1.5 V).

Beim Einschalten der Batterie E erscheint am Eingang eines Inverters 17 das Erdpotential (logische Null), da ein Entladewiderstand R104 vorhanden ist, so dass ein n-Kanal-Feldeffekttransistor Q201 eingeschaltet wird und am Ausgang des Spannungsreglers eine Spannung von —1,5 V entsprechend der Batteriespannung erscheint. Gleichzeitig wird ein Feldeffekttransistor Q203 eingeschaltet, und der Gatterpunkt eines Feldeffekttransistors Q202 wird aufgeladen. When the battery E is switched on, the ground potential (logic zero) appears at the input of an inverter 17, since a discharge resistor R104 is present, so that an n-channel field effect transistor Q201 is switched on and a voltage of −1.5 V correspondingly at the output of the voltage regulator the battery voltage appears. At the same time, a field effect transistor Q203 is turned on and the gate point of a field effect transistor Q202 is charged.

Dies geschieht, damit rechtzeitig die negative Rückkopplungsschleife des Spannungsreglers aktiviert wird, so dass das Ausgangssignal des Spannungsreglers nicht in dem Augenblick zurückgeht, in dem der Feldeffekttransistor Q201 danach abgeschaltet wird. This is done so that the negative feedback loop of the voltage regulator is activated in good time, so that the output signal of the voltage regulator does not go back the moment when the field effect transistor Q201 is then switched off.

Wenn der Oszillator zu arbeiten begonnen hat, befinden sich die übrigen logischen Schaltkreise bereits im Betriebszustand, so dass die Zeitgeberschaltung TM dem Detektor DT einen Impuls 0b zuführt. Eine Exklusiv-Oder-Schaltung EXi stellt das Erscheinen des Impulses 0b fest. Einem Eingang dieser Schaltung wird der durch Inverter 14 und 15 When the oscillator has started to work, the remaining logic circuits are already in the operating state, so that the timer circuit TM supplies the detector DT with a pulse 0b. An exclusive-OR circuit EXi determines the appearance of pulse 0b. One input of this circuit is the inverter 14 and 15th

5 5

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

672 391 G 672 391 G

32 32

verzögerte Impuls 0B zugeführt, der auch zu einem Integrationskreis C101, R103 gelangt. Beim Ausgeben des Impulses 0b erscheint somit ein Impuls, dessen Breite der Verzögerungszeit entspricht, am Ausgang des Gatters EX], Dieser Impuls wird durch eine Gleichrichterschaltung integriert, zu der ein Feldeffekttransistor Q225, ein Inverter 16 und ein Kondensator C102 gehören, und er schaltet die n-Kanal-Feldeffekttransistoren Q201 und Q203 ab, nachdem seit dem Beginn der Ausgabe des Impulses 0b eine kurze Zeit verstrichen ist. Somit erzeugt der Regler VR eine bestimmte Spannung von weniger als 1,5 V an der Quellenelektrode des zur Steuerung dienenden p-Kanal-Feldeffekttransistors Q202 über die negative Rückkopplungs-Steuerschleife, und dies trägt zur Verringerung des Stromverbrauchs der elektronischen Uhr bei. Delayed pulse 0B supplied, which also reaches an integration circuit C101, R103. When pulse 0b is output, a pulse whose width corresponds to the delay time appears at the output of gate EX]. This pulse is integrated by a rectifier circuit, which includes a field effect transistor Q225, an inverter 16 and a capacitor C102, and it switches the n-channel field effect transistors Q201 and Q203 after a short time has passed since the start of the output of pulse 0b. Thus, the regulator VR generates a certain voltage of less than 1.5 V at the source electrode of the p-channel field effect transistor Q202 to be controlled via the negative feedback control loop, and this contributes to reducing the power consumption of the electronic watch.

Im folgenden wird die Wirkungsweise des Reglers, insbesondere des Spannungskomparators, erläutert. Da der Komparator VC ähnlich arbeitet, wie es bezüglich des Komparators CP anhand von Fig. 35a und 35b beschrieben wurde, dürfte eine kurze Erläuterung genügen. The mode of operation of the regulator, in particular the voltage comparator, is explained below. Since the comparator VC operates in a similar way to that described for the comparator CP with reference to FIGS. 35a and 35b, a brief explanation should suffice.

Um mit Hilfe der p-Kanal-MOSFET-Transistoren Q206 und Q207 die Versetzungsspannung Voffzu erhalten, wird Q206 mit einem p-Gatter versehen wie der Transistor QI nach Fig. 60 und 67a bis 67b, und Q207 wird mit einem i-Gatter aus einem Eigenhalbleiter versehen wie bei dem Transistor Q2 nach Fig. 60 und 68a und 68b. Daher wird die Schwellenspannüng Vth von Q207 höher als diejenige von Q206, und zwar um etwa 0,55 V, so dass man die Versetzungsspannung V0ff erhält. Da die Feldeffekttransistoren Q208 und Q209 mit n- bzw. p-Kanal eine Diodenschaltung bilden, wird die Summe der beiden Schwellenspannungen Vth, d. h. (Vthp209 + Vthn208) dem Gatter von Q207, d. h. dem nicht invertierenden Eingang (+) des Komparators VC zugeführt, und diese Summe wird als Spannung Vreß verwendet, wie es in Fig. 35b durch die Kurve d dargestellt ist. Andererseits ist das Gatter des Feldeffekttransistors Q206, d. h. der invertierende Eingang (—) des Komparators mit der Quelle des zur Steuerung dienenden p-Kanal-Feldeffekttransistors Q202 verbunden, der als Quellenfolgeschaltung arbeitet. In order to obtain the offset voltage Voff with the aid of the p-channel MOSFET transistors Q206 and Q207, Q206 is provided with a p-gate like the transistor QI according to FIGS. 60 and 67a to 67b, and Q207 with an i-gate from one Natural semiconductors are provided as in transistor Q2 according to FIGS. 60 and 68a and 68b. Therefore, the threshold voltage Vth of Q207 becomes higher than that of Q206 by about 0.55 V, so that the offset voltage V0ff is obtained. Since the field effect transistors Q208 and Q209 form a diode circuit with the n and p channels, the sum of the two threshold voltages Vth, i.e. H. (Vthp209 + Vthn208) the gate of Q207, i.e. H. to the non-inverting input (+) of the comparator VC, and this sum is used as voltage Vress, as shown by curve d in Fig. 35b. On the other hand, the gate of the field effect transistor Q206, i. H. the inverting input (-) of the comparator is connected to the source of the control p-channel field effect transistor Q202, which operates as a source follower circuit.

Somit wird die Ausgangsspannung Vout des Spannungsreglers VR, die an der Quelle des steuernden Feldeffekttransistors Q202 unter der steuernden Wirkung dieses Transistors erzeugt wird, welcher durch den Komparator VC angetrieben wird, zu Vout = Vthp209 + V,h„208 + AV0ff (Wenn Vin grösser ist als Vthp + Vthn + AV0fr). Ist die Eingangsspannung Vi„ niedrig, wird die Ausgangsspannung zu Vout = Vj„, wie es vorstehend beschrieben ist. Natürlich wird die Ausgangsspannung Vout des Spannungsreglers VR als Betriebsspannung V0p des Oszillators OSC sowie der Schaltungselementes WS, FD, TM usw. verwendet. Thus, the output voltage Vout of the voltage regulator VR, which is generated at the source of the controlling field effect transistor Q202 under the controlling effect of this transistor, which is driven by the comparator VC, becomes Vout = Vthp209 + V, h "208 + AV0ff (if Vin is greater is as Vthp + Vthn + AV0fr). If the input voltage Vi "is low, the output voltage becomes Vout = Vj" as described above. Of course, the output voltage Vout of the voltage regulator VR is used as the operating voltage V0p of the oscillator OSC and the circuit elements WS, FD, TM etc.

Um den Stromverbrauch niedrig zu halten, wird bei diesem Komparator die Betriebszeit durch ein Zeitsteuersignal 0a begrenzt, das durch abwechselndes Ein- und Ausschalten des angetriebenen Feldeffekttransistors Q211 erzeugt wird. Das Gleiche gilt natürlich auch für die Schaltung zum Erzeugen der Bezugsspannung Vrer>. Zu diesem Zweck ist ein Kondensator C104 an das Gatter von Q207 angeschlossen, und ein Kondensator C105 ist mit dem Gatter von Q202 verbunden, so dass die Bezugsspannung Vren bzw. die Gatterspannung von Q202 gehalten wird. Die Kondensatoren C104 und C105 werden zusätzlich zu parasitären Kapazitäten, z. B. Gatterkapazitäten vorgesehen. Ein weiterer Kondensator C103 dient dazu, alle Schwingungen zu verhindern, die auf eine Phasendrehung zurückzuführen sind, welche durch die Kaskadenschaltung mehrerer Feldeffekttransistoren in der Rückkopplungsschleife verursacht wird. In order to keep the current consumption low, the operating time is limited in this comparator by a time control signal 0a, which is generated by alternately switching the driven field effect transistor Q211 on and off. The same naturally also applies to the circuit for generating the reference voltage Vrer>. For this purpose, a capacitor C104 is connected to the gate of Q207 and a capacitor C105 is connected to the gate of Q202 so that the reference voltage Vren or the gate voltage of Q202 is held. The capacitors C104 and C105 are used in addition to parasitic capacitances, e.g. B. gate capacities provided. Another capacitor C103 serves to prevent all vibrations that are due to a phase shift, which is caused by the cascade connection of several field effect transistors in the feedback loop.

Da der Batterieprüfer BC ähnlich aufgebaut ist wie der in Fig. 54 dargestellte, dürfte sich eine nähere Erläuterung erübrigen. Since the battery tester BC is constructed similarly to that shown in FIG. 54, a detailed explanation is not necessary.

In der Ausgangsstufe des integrierten Schaltkreises verwerten die Treiber 12 und 13 für die Erregerspule unmittelbar die Spannung der 1,5-V-Batterie, um die Antriebsleistung möglichst hoch zu halten. In the output stage of the integrated circuit, the drivers 12 and 13 directly use the voltage of the 1.5 V battery for the excitation coil in order to keep the drive power as high as possible.

Fig. 57 zeigt ein Ausführungsbeispiel, bei dem der Spannungsregler VR und der Batterieprüfer BC nach der Erfindung bei einer elektronischen Uhr mit digitaler Zeitanzeige verwendet werden. 57 shows an exemplary embodiment in which the voltage regulator VR and the battery tester BC according to the invention are used in an electronic watch with digital time display.

Bei dieser Schaltung arbeiten die Schaltungselemente OSC, WS und FD mit einer eigestellten Spannung, die niedriger ist als 1,5 V, wie es bei der Schaltung nach Fig. 56 der Fall ist, und auch logische Schaltkreise innerhalb des IC, z. B. der Decodierer DC und die Zeitkorrekturschaltung TC, arbeiten mit der niedrigeren Spannung. In this circuit, the circuit elements OSC, WS and FD operate with a set voltage which is lower than 1.5 V, as is the case with the circuit according to FIG. 56, and also logic circuits within the IC, e.g. B. the decoder DC and the time correction circuit TC, operate at the lower voltage.

DB bezeichnet eine Spannungsverdoppelungsschaltung, welche die Spannung von 1,5 V auf 3,0 V bringt, wobei diese Spannung als Treiberspannung für eine Flüssigkristallanzeige verwendet wird, deren Treiberschaltung nicht dargestellt ist. Ferner sind zwei Pegelverschiebungsschaltungen LSi und LS2 vorhanden, die dazu dienen, einen niedrigen Signalpegel in einen hohen Gleichspannungspegel zu verwandeln und diese hohe Spannung den damit arbeitenden Schaltkreisen zuzuführen. DB denotes a voltage doubling circuit which brings the voltage from 1.5 V to 3.0 V, this voltage being used as the driving voltage for a liquid crystal display, the driver circuit of which is not shown. There are also two level shift circuits LSi and LS2, which are used to convert a low signal level into a high DC voltage level and to supply this high voltage to the circuits operating with it.

Um den Stromverbrauch niedrig zu halten und die Lebensdauer der Spannungsquelle zu vergrössern, ist es gemäss der vorstehenden Beschreibung zweckmässig, eine niedrige Betriebsspannung zu verwenden, um die gewöhnlichen logischen Schaltungen innerhalb des IC zu betreiben, während eine hohe Betriebsspannung verwendet wird, um den Treiber für die Anzeigeeinrichtung usw. an der Eingangs/Ausgangs-Schnittstelle des IC zu betreiben, die hohe Betriebsspannungen benötigen. In order to keep the power consumption low and to extend the life of the voltage source, it is expedient, as described above, to use a low operating voltage to operate the usual logic circuits within the IC, while a high operating voltage is used to drive the driver to operate the display device etc. on the input / output interface of the IC, which require high operating voltages.

Gemäss der beschriebenen Erfindung wird somit vom Bandabstand Eg, dem Fermi-Niveau Ef usw. Gebrauch gemacht, um einen funktionsfähigen Bezugsspannungsgenerator zu schaffen. Hierbei ist es nicht erforderlich, eine schwierige Theorie anzuwenden, und die gewonnenen Ergebnisse sind leicht zu verstehen. Gemäss der Erfindung ist es durch den Rückgriff auf die grundsätzlichen Eigenschaften von Halbleitern nach einer langen Entwicklungszeit der Halbleitertechnik möglich geworden, einen wichtigen Beitrag zum weiteren Fortschritt auf diesem Gebiet zu leisten. In accordance with the described invention, use is thus made of the band gap Eg, the Fermi level Ef, etc., in order to create a functional reference voltage generator. There is no need to apply a difficult theory here, and the results obtained are easy to understand. According to the invention, by resorting to the basic properties of semiconductors after a long period of development in semiconductor technology, it has become possible to make an important contribution to further progress in this field.

Gemäss einem Merkmal der beschriebenen Erfindung werden zwei IGFETs mit Siliziumsteuerelektroden vom entgegengesetzten Leitfähigkeitstyp innerhalb eines integrierten monolithischen Halbleiterschaltkreises erzeugt. Da diese Feldeffekttransistoren abgesehen vom Leitfähigkeitstyp der Steuerelektroden im wesentlichen unter gleichen Bedingungen hergestellt werden, wird der Unterschied der Schwellenspannungen Vth der beiden Transistoren annähernd gleich dem Unterschied der Fermi-Niveaus von P- bzw. N-Silizium. Die Steuerelektroden werden mit bestimmten Störstof-fen bis in die Nähe ihrer Sättigungsdichte dotiert, und der genannte Unterschied wird annähernd gleich dem Bandabstand Eg von Silizium (etwa 1,1V), der als Bezugsspannungsquelle verwendet wird. According to a feature of the described invention, two IGFETs with silicon control electrodes of the opposite conductivity type are produced within an integrated monolithic semiconductor circuit. Since these field effect transistors are manufactured under essentially the same conditions apart from the conductivity type of the control electrodes, the difference in the threshold voltages Vth of the two transistors becomes approximately the same as the difference in the Fermi levels of P or N silicon. The control electrodes are doped with certain impurities close to their saturation density, and the said difference becomes approximately equal to the bandgap Eg of silicon (about 1.1V), which is used as a reference voltage source.

Da ein auf diese Weise aufgebauter Bezugsspannungserzeuger bzw. -generator eine geringe Temperaturabhängigkeit aufweist und da sich nur geringe Fertigungstoleranzen ergeben, ist er zur Verwendung bei elektronischen Schaltungen der verschiedensten Art geeignet. Since a reference voltage generator or generator constructed in this way has a low temperature dependency and since there are only small manufacturing tolerances, it is suitable for use in various types of electronic circuits.

Beim erfindungsgemässen Bezugsspannungsgenerator wird eine Spannung nachgewiesen, die einem Bandabstand eines Halbleiters oder einer Spannung mit einem ihm nahe benachbarten Wert oder einer Spannung auf der Basis eines c In the reference voltage generator according to the invention, a voltage is detected which corresponds to a band gap of a semiconductor or a voltage with a value close to it or a voltage based on a c

10 10th

15 15

20 20th

25 25th

30 30th

35 35

40 40

45 45

50 50

55 55

60 60

65 65

33 33

672 391 G 672 391 G

Energieniveaus eines Halbleiters entspricht, und die nachgewiesene Spannung wird als Bezugsspannung abgegriffen. Um die Bezugsspannung zu erzeugen, wird ein Unterschied zwischen den Schwellenspannungen eines ersten und eines zweiten Isolierschicht-Feldeffekttransistors nachgewiesen. Die Steuerelektroden des ersten und des zweiten IGFET sind auf Isolierfilmen ausgebildet, die auf verschiedenen Flächenteilen ein und desselben Halbleitersubstrats unter im wesentlichen gleichen Bedingungen erzeugt worden sind. Die Steuerelektroden der beiden Transistoren bestehen aus Halbleitern, die aus einer Gruppe gewählt sind, zu welcher ein Halbleiter eines ersten Leitfähigkeitstyps, ein Halbleiter eines zweiten Leitfähigkeitstyps und ein eigenleitender Halbleiter gehören, die aus dem gleichen Halbleitermaterial hergestellt sind und die sich bezüglich ihrer Fermi-Energie-niveaus unterscheiden. Die Kanäle des ersten und des zweiten Transistors sind vom gleichen Leitfähigkeitstyp. Mindestens diejenigen Teile der ersten und zweiten polykristallinen Halbleiterbereiche, welche die Steuerelektroden des ersten und des zweiten Transistors bilden und Quellen- und Kollektorbereichen benachbart sind, sind mit dem gleichen Störstoff dotiert wie die Quellen- und Kollektorbereiche, und ein zentraler Teil eines der ersten und zweiten polykristallinen Halbleiterbereiche ist mit einem Störstoff dotiert, der nach Wahl vom ersten bzw. zweiten Leitfähigkeitstyp ist. Die Bezugsspannung kann an eine Differentialverstärkerschaltung und einen Operationsverstärker vom Offset-Typ, einen Spannungskomparator, eine einen konstanten Strom liefernde Schaltung, einen Spannungsregler, eine Schmiti-Trigger-schaltung, einen Oszillatorkreis, einen Batterieprüfer oder dergl. angelegt werden. Energy level of a semiconductor corresponds, and the detected voltage is tapped as a reference voltage. To generate the reference voltage, a difference between the threshold voltages of a first and a second insulating layer field effect transistor is detected. The control electrodes of the first and second IGFETs are formed on insulating films which have been produced on different areas of one and the same semiconductor substrate under essentially the same conditions. The control electrodes of the two transistors consist of semiconductors which are selected from a group which includes a semiconductor of a first conductivity type, a semiconductor of a second conductivity type and an intrinsically conductive semiconductor which are produced from the same semiconductor material and which differ in terms of their Fermi energy -different levels. The channels of the first and second transistors are of the same conductivity type. At least those parts of the first and second polycrystalline semiconductor regions which form the control electrodes of the first and second transistors and which are adjacent to the source and collector regions are doped with the same impurity as the source and collector regions, and a central part of one of the first and second polycrystalline semiconductor regions are doped with an interfering substance which is of the first or second conductivity type. The reference voltage can be applied to a differential amplifier circuit and an offset type operational amplifier, a voltage comparator, a constant current supply circuit, a voltage regulator, a Schmiti trigger circuit, an oscillator circuit, a battery tester or the like.

In ihren verschiedenen möglichen Ausführungsformen bietet die ausführlich beschriebene Erfindung die nachstehend genannten Vorteile: In its various possible embodiments, the invention described in detail offers the following advantages:

1. Die Erfindung ermöglicht die Schaffung eines Bezugsspannungsgenerators mit geringer Temperaturempfindlichkeit. 1. The invention enables the creation of a reference voltage generator with low temperature sensitivity.

2. Es ist möglich, einen Bezugsspannungsgenerator herzustellen, bei dem die Schwankungen der zu erzeugenden Spannung im Vergleich zu den auf Fertigungstoleranzen zurückzuführenden Schwankungen gering sind. 2. It is possible to produce a reference voltage generator in which the fluctuations in the voltage to be generated are small compared to the fluctuations due to manufacturing tolerances.

3. Es wird die Herstellung eines Bezugsspannungsgenerators in Form eines integrierten Schaltkreises ermöglicht, bei dem sich die auf Fertigungstoleranzen zurückzuführenden Abweichungen in einem solchen Ausmass verringern lassen, dass es nach der Herstellung nicht erforderlich ist, irgendwelche Einstellarbeiten durchzuführen. 3. The manufacture of a reference voltage generator in the form of an integrated circuit is made possible, in which the deviations due to manufacturing tolerances can be reduced to such an extent that it is not necessary to carry out any adjustment work after the manufacture.

4. Es ist möglich, einen elektronischen Schaltkreis in Form eines integrierten Schaltkreises mit einem Bezugsspannungsgenerator mit grossen Toleranzen gegenüber einem vorgeschriebenen Wert herzustellen. 4. It is possible to manufacture an electronic circuit in the form of an integrated circuit with a reference voltage generator with large tolerances to a prescribed value.

5. Es ist möglich, einen elektronischen Schaltkreis in Form eines integrierten Schaltkreises mit einem Bezugsspannungsgenerator unter Anwendung eines Verfahrens herzustellen, bei dem die Ausbeute an fehlerfreien Schaltungen hoch ist. 5. It is possible to manufacture an electronic circuit in the form of an integrated circuit with a reference voltage generator using a method in which the yield of faultless circuits is high.

6. Es ist möglich, einen Bezugsspannungsgenerator herzustellen, der zur Verwendung bei einem IGFET-Schaltkreis geeignet ist. 6. It is possible to manufacture a reference voltage generator that is suitable for use in an IGFET circuit.

7. Es ist möglich, einen Bezugsspannungsgenerator und einen Spannungskomparator mit geringem Energieverbrauch herzustellen. 7. It is possible to manufacture a reference voltage generator and a voltage comparator with low energy consumption.

8. Es ist möglich, einen Bezugsspannungsgenerator herzustellen, der eine schwache Spannung von 1,1V oder weniger mit sehr hoher Genauigkeit erzeugt. 8. It is possible to manufacture a reference voltage generator that generates a weak voltage of 1.1V or less with very high accuracy.

9. Es ist möglich, einen Bezugsspannungsgenerator herzustellen, der sich mit einer Spannungsquelle betreiben lässt, 9. It is possible to manufacture a reference voltage generator that can be operated with a voltage source,

die eine niedrige Spannung von etwa 1 bis 3 V liefert, z. B. mit einer Silberoxidbatterie von 1,5 V oder einer Quecksilberbatterie von 1,3 V. which provides a low voltage of about 1 to 3 V, e.g. B. with a silver oxide battery of 1.5 V or a mercury battery of 1.3 V.

10. Es ist möglich, einen Bezugsspannungsgenerator herzustellen, der zur Verwendung bei einem integrierten Halbleiterschaltkreis geeignet ist. 10. It is possible to manufacture a reference voltage generator that is suitable for use in a semiconductor integrated circuit.

11. Es ist möglich, einen Spannungskomparator, eine stabilisierte Spannungsquelle, eine Schaltung zum Abgeben eines konstanten Stroms sowie einen Batterieprüfer herzustellen, die mit hoher Genauigkeit arbeiten. 11. It is possible to manufacture a voltage comparator, a stabilized voltage source, a circuit for supplying a constant current and a battery tester, which operate with high accuracy.

12. Es ist möglich, einen integrierten Halbleiterschaltkreis für eine elektronische Uhr herzustellen, zu dem ein mit hoher Genauigkeit arbeitender Batterieprüfer gehört und der nur eine kleine Zahl von äusseren Anschlüssen aufweist. 12. It is possible to manufacture a semiconductor integrated circuit for an electronic watch, to which a battery tester working with high accuracy belongs and which has only a small number of external connections.

13. Es ist möglich, einen integrierten IGFET-Schaltkreis herzustellen, bei dem die Schwellenspannung eines IGFET, an den eine Gegenvorspannung angelegt wird, unabhängig ran Fertigungstoleranzen und Temperaturänderungen auf einem im wesentlichen konstanten Wert gehalten werden kann, wobei sich bei der Fertigung eine hohe Ausbeute ergibt. 13. It is possible to manufacture an IGFET integrated circuit in which the threshold voltage of an IGFET to which a counter-bias is applied can be kept at a substantially constant value regardless of manufacturing tolerances and temperature changes, with a high yield in manufacturing results.

14. Es ist möglich, einen Bezugsspannungsgenerator herzustellen, der geeignet ist, in Verbindung mit einem integrierten CMOS-Schaltkreis mit einem Isolierschicht-Feldeffekt-transistor oder einem integrierten MOS-Schaltkreis mit einem N-Kanal oder einem MOS-Schaltkreis mit einem P-Kanal verwendet zu werden; ausserdem steht ein Verfahren zum Herstellen einer solchen Vorrichtung zur Verfügung. 14. It is possible to manufacture a reference voltage generator which is suitable in connection with an integrated CMOS circuit with an insulating layer field effect transistor or an integrated circuit MOS with an N-channel or an MOS circuit with a P-channel to be used; a method for producing such a device is also available.

15. Es ist möglich, eine mit geringem Energiebedarf arbeitende Schaltung zum Abgeben einer konstanten Spannung herzustellen, die eine stabilisierte Spannung auch dann liefert, wenn sich der absolute Wert der Speisespannung, 15. It is possible to produce a circuit with a low energy requirement for delivering a constant voltage, which delivers a stabilized voltage even when the absolute value of the supply voltage,

z. B. der Spannung einer Batterie, verringert hat, wobei der Energiebedarf gering ist. e.g. B. the voltage of a battery, the energy consumption is low.

16. Es ist möglich, einen Bezugsspannungsgenerator herzustellen, der geeignet ist, bei einem integrierten Isolierschicht-Feldeffekttransistor mit einem Siliziumgatter verwendet zu werden, wobei Gatterelektroden aus Silizium vorhanden sind; ferner steht ein Verfahren zum Herstellen solcher Schaltkreise zur Verfügung. 16. It is possible to manufacture a reference voltage generator suitable for use in an integrated insulating layer field effect transistor with a silicon gate, with gate electrodes made of silicon; a method of manufacturing such circuits is also available.

17. Es ist möglich, ein Verfahren zum Herstellen eines Bezugsspannungsgenerators anzuwenden, ohne dass sich die Anzahl der Fertigungsschritte bei einem integrierten IG-FET-Schaltkreis mit Siliziumgattern und P-Kanal erhöht. 17. It is possible to use a method of manufacturing a reference voltage generator without increasing the number of manufacturing steps in an IG-FET integrated circuit with silicon gates and P-channel.

18. Es ist möglich, eine Bezugsspannungsgeneratorschal-tung herzustellen, bei der vom Unterschied der Fermi-Ni-veaus von Aluminium und eigenleitendem Silizium Gebrauch gemacht wird, wobei kein P-Silizium verwendet wird, das einen P-Störstoff, z. B. Bor, enthält, bei dem die Gefahr besteht, dass er in einen Kanalteil über einen Gatterisolierfilm eingeführt wird, wobei eine Fertigung unter Einhaltung enger Toleranzen möglich ist. 18. It is possible to make a reference voltage generator circuit using the difference in Fermi-Ni levels of aluminum and intrinsic silicon, not using P-silicon that contains a P-type impurity, e.g. B. boron, in which there is a risk that it is introduced into a channel part via a gate insulating film, wherein a production is possible while maintaining close tolerances.

19. Es ist möglich, ein Verfahren zum Herstellen eines Bezugsspannungsgenerators anzuwenden, bei dem verhindert werden kann, dass eine Akzeptorverunreinigung, die ein P-Siliziumgatter bildet, z. B. Bor, Aluminium und Gallium, durch einen Gatteroxidfilm in einen Kanalteil eingeführt wird und eine Änderung der Schwellenspannung eines IGFET verursacht, dessen Gatter aus dem P-Silizium besteht. 19. It is possible to use a method of manufacturing a reference voltage generator which can prevent an acceptor impurity forming a P-type silicon gate, e.g. B. boron, aluminum and gallium, is introduced through a gate oxide film into a channel part and causes a change in the threshold voltage of an IGFET whose gate consists of the P-silicon.

20. Es ist möglich, einen Halbleiterspeicher herzustellen, der sämtliche fehlerhaften Eingaben verhindert, wenn er zum Festhalten von Daten verwendet wird. Mit anderen Worten, wenn eine Speisespannung bis unterhalb einer festgelegten Nachweisspannung zurückgeht, kann mindestens noch eines der für den Eingabevorgang benötigten Steuersignale gesperrt werden. 20. It is possible to manufacture a semiconductor memory that prevents all erroneous inputs when it is used to hold data. In other words, if a supply voltage drops below a specified detection voltage, at least one of the control signals required for the input process can be blocked.

5 5

10 10th

15 15

20 20th

25 25th

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672 391 G 672 391 G

21. Es ist möglich, eine Schmitt-Triggerschaltung herzustellen, die aus Isolierschicht-Feldeffekttransistoren bzw. MISFET-Transistoren aufgebaut ist und deren Hysteresekurven eine Breite haben, die sich in Abhängigkeit von Schwankungen der Speisespannung, von Fertigungstoleranzen, Temperaturänderungen usw. nur wenig ändert. 21. It is possible to produce a Schmitt trigger circuit which is constructed from insulating layer field-effect transistors or MISFET transistors and whose hysteresis curves have a width which changes only slightly as a function of fluctuations in the supply voltage, manufacturing tolerances, temperature changes, etc.

34 34

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26 Blatt Zeichnungen 26 sheets of drawings

Claims (9)

3 3rd 672 391 G 672 391 G PATENTANSPRÜCHE PATENT CLAIMS 1. Referenzspannungserzeuger, dadurch gekennzeichnet, dass er umfasst: 1. reference voltage generator, characterized in that it comprises: — Einen Operationsverstärker mit ersten und zweiten Feldeffekt-Transistoren (Ti, T2) desselben Leitungstyps mit isolierter Gate-Elektrode, die eine Schwellenspannungsdifferenz, entsprechend einer Differenz des Ferminiveaus der Ga-te-Elektroden aufweisen, wobei beide Gate-Elektroden der Transistoren aus identischem Halbleitermaterial gefertigt sind und einen schwellenspannung-festlegenden Anteil, ausgewählt aus P, N und intrinsischem Material, aufweisen, um die Differenz der Ferminiveaus zu ergeben, wobei die Verunreinigungskonzentration der P- und/oder N-Halbleitermate-rialien höher als 1018 cm-3 ist, und wobei eine Gate-Elektrode des ersten Transistors (Ti) als invertierender Eingang des Operationsverstärkers eingesetzt ist, die Gate-Elektrode des zweiten Transistors (T2) als nicht invertierender Eingang, wobei weiter ein Ausgangsanschluss vorgesehen ist, an dem ein Ausgangssignal entsprechend einer Potentialdifferenz zwischen dem invertierenden und dem nichtinvertierenden Eingang erscheint, und ein Eingang, der entsprechend der Differenz der Schwellenspannungen, potential verschoben ist; - An operational amplifier with first and second field effect transistors (Ti, T2) of the same conductivity type with an insulated gate electrode, which have a threshold voltage difference, corresponding to a difference in the Fermini level of the gate electrodes, both gate electrodes of the transistors made of identical semiconductor material are manufactured and have a threshold voltage-defining portion, selected from P, N and intrinsic material, to give the difference in the Fermi levels, the impurity concentration of the P and / or N semiconductor materials being higher than 1018 cm-3, and wherein a gate electrode of the first transistor (Ti) is used as an inverting input of the operational amplifier, the gate electrode of the second transistor (T2) is used as a non-inverting input, an output connection being further provided to which an output signal corresponding to a potential difference between the inverting and the non-inverting input ng appears, and an input that is potentially shifted according to the difference in threshold voltages; — Gegenkopplungs-Verbindungsmittel, zwischen dem invertierenden Eingang und Ausgangsanschlüssen des Operationsverstärkers, um ein Ausgangssignal am Ausgangsanschluss des Operationsverstärkers an seinem invertierenden Eingang rückzuführen und - negative feedback connection means, between the inverting input and output connections of the operational amplifier, in order to return an output signal at the output connection of the operational amplifier at its inverting input and — Bezugspotential-Anschlussmittel, um ein Bezugspotential an den nichtinvertierenden Eingang des Operationsverstärkers anzulegen, wobei eine Referenzspannung, basierend auf der Differenz der Schwellenspannungen der Transistoren zwischen dem Ausgangsanschluss des Operationsverstärkers und besagtem Bezugspotential abgegriffen wird. - Reference potential connection means for applying a reference potential to the non-inverting input of the operational amplifier, wherein a reference voltage is tapped based on the difference in the threshold voltages of the transistors between the output connection of the operational amplifier and said reference potential. 2. Erzeuger nach Anspruch 1, dadurch gekennzeichnet, dass die Gegenkopplung-Verbindungsmittel ein Verstärkerelement umfassen, dessen Steuerelektrode mit dem Ausgangsanschluss des Operationsverstärkers verbunden ist, dessen erste Ausgangselektrode mit einem Speisespannungs-anschluss und dessen zweite Ausgangselektrode mit dem invertierenden Eingang des Operationsverstärkers verbunden ist. 2. Generator according to claim 1, characterized in that the negative feedback connection means comprise an amplifier element, the control electrode of which is connected to the output terminal of the operational amplifier, the first output electrode of which is connected to a supply voltage terminal and the second output electrode of which is connected to the inverting input of the operational amplifier. 3. Erzeuger nach Anspruch 2, dadurch gekennzeichnet, dass die zweite Ausgangselektrode des Verstärkerelementes über Spannungsteilerorgane mit dem invertierenden Eingang des Operationsverstärkers verbunden ist, die mit der Ausgangselektrode des Verstärkerelementes verbunden sind. 3. Generator according to claim 2, characterized in that the second output electrode of the amplifier element is connected via voltage divider elements to the inverting input of the operational amplifier, which are connected to the output electrode of the amplifier element. 4. Erzeuger nach Anspruch 1, dadurch gekennzeichnet, dass die Gegenkopplungs-Verbindungsmittel Spannungsteilerorgane umfassen, die zwischen dem Ausgangsanschluss des Operationsverstärkers und Bezugspotential angeschlossen sind, um eine geteilte Ausgangsspannung vom Ausgang des Operationsverstärkers auf dessen invertierenden Eingang zu schalten. 4. Generator according to claim 1, characterized in that the negative feedback connection means comprise voltage divider elements which are connected between the output terminal of the operational amplifier and reference potential in order to switch a divided output voltage from the output of the operational amplifier to its inverting input. 5. Erzeuger nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, dass der zweite Transistor ein Depletion-Typ-Transistor (Sperrschicht-Transistor) ist. 5. Generator according to one of claims 1 or 2, characterized in that the second transistor is a depletion-type transistor (junction transistor). 6. Erzeuger nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Operationsverstärker einen dritten (T8) Feldeffekt-Transistor mit isolierter Gate-Elektrode umfasst, der in Serie mit beiden Drain/Source-Kanälen des ersten und zweiten Transistors liegt, wobei der dritte Transistor (Tg) durch ein Zeitgebersignal (00 angesteuert ist, derart, dass während er leitend geschaltet ist, eine stabilisierte 6. Generator according to one of claims 1 to 5, characterized in that the operational amplifier comprises a third (T8) field effect transistor with insulated gate electrode, which is in series with both drain / source channels of the first and second transistors, wherein the third transistor (Tg) is driven by a timer signal (00, such that a stabilized one while it is switched on Ausgangsspannung am Ausgang des Operationsverstärkers erscheint. Output voltage appears at the output of the operational amplifier. 7. Erzeuger nach einem der Ansprüche 1 bis 5. dadurch gekennzeichnet, dass vorgesehen sind: 7. Generator according to one of claims 1 to 5, characterized in that the following are provided: — Eine erste Konstantstromquelle, in Serie mit dem Source/Drain-Kanal des ersten Transistors, A first constant current source, in series with the source / drain channel of the first transistor, — eine zweite Konstantstromquelle, in Serie mit dem Source/Drain-Kanal des zweiten Transistors. - A second constant current source, in series with the source / drain channel of the second transistor. 8. Erzeuger nach einem der Ansprüche 2, 3, 5 und 6. dadurch gekennzeichnet, dass das Verstärkerelement einen vierten Feldeffekt-Transistor mit isolierter Gate-Elektrode umfasst. 8. Generator according to one of claims 2, 3, 5 and 6. characterized in that the amplifier element comprises a fourth field effect transistor with an insulated gate electrode. 9. Erzeuger nach einem der Ansprüche 2, 3, 5 und 6, dadurch gekennzeichnet, dass das Verstärkerelement einen bipolaren Transistor umfasst. 9. Generator according to one of claims 2, 3, 5 and 6, characterized in that the amplifier element comprises a bipolar transistor.
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