CH644235A5 - Steuerungsadapter fuer uebertragungsleitungen. - Google Patents

Description

Die Aufgabe der Erfindung ist, die Möglichkeit der funktionellen Erweiterung und Flexibilität beträchtlich zu vergrössern,

ohne dabei die Herstellungskosten und Raumbeanspruchungen der bekannten Vorrichtungen in Kauf nehmen zu müssen. Dazu soll eine beidseitige Übertragung der Datennachrichten in beiden Richtungen mit variabler Nachrichten- und Wortlänge, mit einer Verkürzung der Steuerungs- und Zustandsdaten, wobei die Datenrate nicht beeinträchtigt wird, ermöglicht werden.

Diese Aufgabe wird durch einen im ersten Patentanspruch gekennzeichneten Übertragunsleitungssteuerungsadapter gelöst.

Der erfindungsgemässe Adapter ist geeignet zur Nachrichtenübertragung und zur Anpassung der gleichzeitig in beiden Richtungen laufenden Übertragung der Datennachrichten verschiedener Längen. Die Systemarchitektur kann ohne weiteres eine Erweiterung der Kapazität erlauben und weist eine dynamische Flexibilität auf.

Im Nachfolgenden wird die Erfindung anhand der beiliegenden Figuren beispielsweise näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines Systems, in dem die Erfindung verwendet werden kann; und

Fig. 2a-2e detaillierte elektrische Schaltungsschemas der Erfindung.

Fig. 1 zeigt ein Blockdiagramm eines Computersystems, das eine Mehrleitungsnachrichtenübertragungsprozessoreinheit (MLPC) 10 aufweist, die mittels eines gemeinsamen Nachrichtenübertragungsbusses , der hier weiter als Megabus 13 bezeichnet wird, mit einer Zentralprozessoreinheit (CPU) 11 und mit einer Hauptspeichereinheit 12 verbunden ist.

Der Megagbus 13 stellt eine Informationsverbindung zwischen irgendzwei Einheiten des Systems her. Die Verbindungen werden asynchron betrieben, wodurch Einheiten mit verschiedenen Geschwindigkeiten effektiv arbeiten können. Der Bus bringt Informationsübertragungen mit Übertragungsaufrüfen, Kon-trolhveisungen, Zustandssignalen und Datenübertragung zwischen der Hauptspeichereinheit 12 und MLCP 10 unter.

Jede Systemeinheit, die einen Informationsaustausch mit einer anderen Systemeinheit verlangt, gibt eine Buszyklusanforderung aus. Wenn der Buszyklus erteilt wird, wird die anfordernde Einheit zu einer Haupteinheit und die adressierte Systemeinheit zu einer Nebeneinheit deklariert. Einige Informationswechsel am Bus verlangen sowohl einen Antwortzyklus als auch einen Anforderungszyklus. Z. B. kann eine Haupteinheit sich selber als eine Nebeneinheit deklarieren und Anzeigen, dass eine Antwort erwartet wird. Wenn die geforderte Information erhältlich wird, wird die Rolle der Haupteinheit von der Nebeneinheit übernommen und die Übertragung an die anfordernde Einheit initiert. Eine mehr detaillierte Beschreibung des Megabussystems in Fig. 1 ist in der US-Ps 3 993 981 angegeben und dem Anmelder dieser Erfindung zugeschrieben.

Bei der Behandlung der Buszyklusanforderungen haben die Zentralprozessoreinheit die niedrigste, die MLCP 10 die mittlere

644235

und die Hauptspeichereinheit 12 die höchste Priorität.

Die MLCP 10 steht in Verbindung mit einer Zwischensteue-rungsadaptereinheit der Übertragungsleitung für Daten mit höherem Pegel (HCLA) 14 und mit anderen Übertragungsadaptereinheiten 15. Die HCLA 14 kann wiederum an eine Datenverarbeitungseinrichtung wie CPU oder an eine Datenanschlussein-richtung (DTE) angeschlossen werden. Bei einer Fernverbindung kann die HCLA mittels einer lokalen Datenübertragungs-einrichtungseinheit (DCE) 16 und eines Datenübertragunska-bels 17 an die entfernte DCE 18 angeschlosen werden. Die entfernte DCE 18 kann wiederum an eine entfernte DTE 19 angeschlossen werden. Die DCE-Einheiten können die binären Informationsflüsse modulieren und auch demodulieren und dadurch die Informationen entweder empfangen oder aussenden.

Die HCLA 14, in der die vorliegende Erfindung verkörpert ist, kann als ein Zwischenstück zu den Übertragunsleitungen wie eine Leitung 20 verwendet werden, die mit einer synchronen Datenrate bis zu 20 000 Bits pro Sekunde betrieben werden, die HCLA kann mit irgendeiner DCE-Verbindungseinheit kompatibel gemacht werden, die den bekannten EIARS-232C, MIL 188-C oder RSXYZ Normen entsprechen, indem die in DCE vorhandene Leitungstreiber- oder Leitungsempfängerschaltungen ausgewechselt werden. Die vorteilhafte Ausführung der Erfindung, die hier beschrieben wird, ist mit der EIARS-232C Verbindungsnorm kompatibel.

Fig. 2a-2e zeigen elektrische Schaltungsschemas des HCLA 14 von Fig. 1.

In Bezug auf die in den Figuren gezeichnete Schaltungsschemas sollte verstanden sein, dass das Auftreten eines kleine Kreises am Eingang eines logischen Bausteins darauf hinweist, dass der Eingang durch eine logische Null gesetzt wird. Ein am Ausgang eines logischen Bausteins auftretender Kreis weist im weiteren daraufhin, dass, wenn die logischen Bedingungen für diesen bestimmten Baustein erfüllt sind, der Ausgang eine logische Null aufweist.

Die MLCP 10 liefert ein erstes Adresssignal an eine Steuerleitung 20, die an den B3-Eingang eines MLCP-Befehlsdekodierers 21 führt, ein zweites Adresssignal an eine Steuerleitung 22, die an den AI-Eingang des Dekodierers 21 führt, und ein drittes Adresssignal an eine Steuerleitung 23, die an den A3-Eingang des Dekodierers führt. Die MLCP 10 liefert ein Steuersignal an eine Steuerleitung 24, die an den Bl-Eingang des Dekodierers führt, und ein zweites Steuersignal an eine Steuerleitung 25, die an den B2-Eingang des Dekodierers führt. Der A2-Eingang des Dekodierers ist geerdet.

Der Dekodierer 21 dekodiert den logischen UND-Wert der Eingägen A1-A3 und die Eingänge B1-B3, um ein Steuersignal für den Betrieb des logischen Systems in Fig. 2a-2d herauszugeben und die Schnittstelle zwischen MLCP 10 und HCLA 14 zu steuern. Der Dekodierer 21 ist eine integrierte Schaltung 74LS138 von Texas Instruments.

Der DO-Ausgang des Dekodierers ist an den L2-Eingang einer 4x4BitDreizustands-RAM-Schaltung26 angeschlossen. Der Dl-Ausgang des Dekodierers ist an einen Eingang eines UND-Gatters 27 angeschlossen. Der D2-Ausgang des Dekodierers ist an einen Eingang eines UND-Gatters 28 und an einen Eingang eines NAND-Gatters 29 angeschlossen. Der D3-Ausgang des Dekodierers 21 ist an den Ll-Ladeeingang der RAM-Schaltung 26 und an den LI-Eingang einer 4 x4 Bit Dreizustands-R AM-Schaltung 30 angeschlossen. Der D3-Ausgang ist auch über einen Inverter 31 an den K-Eingang einer J-K-Flipflopschaltung 32 angeschlossen.

Der D4-Ausgang des Dekodierers 21 ist an den L2-Eingang der RAM-Schaltung 30 und der D5-Ausgang des Dekodierers an den zweiten Eingang des UND-Gatters 27 angeschlossen. Der D6-Ausgang des Dekodierers 21 ist mit einem zweiten Eingang des Gatters 28 und mit einem Eingang eines NAND-Gatters 33

3

5

10

15

20

25

30

35

40

45

50

55

60

65

644235

verbunden. Der D7-Ausgang des Dekodierers 21 ist an den SELl-Auswahleingang einer 4x4 Bit Dreizustands-RAM-Schal-tung 34 und an den Ausgangsfreigabeeingang (F) der RAM-Schaltung 34 angeschlossen. Der D7-Ausgang des Dekodierers 21 ist weiter an den SELl-Eingang einer 4x 4 Bit Dreizustand-RAM-Schaltung 35, an einen Eingang des UND-Gatters 36 und über einen Inverter 37 an den J-Eingang einer J-K-Flipflopschal-tung 38 angeschlossen. Die RAM-Schaltungen 26,30,34 und 35 bestehen aus integrierten Schaltungen TI 74LS670 von Texas Instruments.

Die MLCP liefert weiter ein 8-Bit-Datenwort an die RAM-Schaltungen 26 und 30. Besonders die Bits 0-3 des Datenwortes werden an die AI- bis A4-Eingänge der RAM-Schaltung 26 und die Bits 4-7 des Datenwortes an die AI- bis A4-Eingänge der RAM-Schaltung 30 jeweils geführt. Der Dl-Ausgang der RAM-Schaltung 26 ist an eine Datenleitung 39, der D2-Ausgang an eine Datenleitung 40, der D3-Ausgang an eine Datenleitung 41 und der D4-Ausgang an eine Datenleitung 42 geführt. Der Dl-Ausgang der RAM-Schaltung 30 ist an eine Datenleitung 43, der D2-Ausgang an eine Datenleitung 44, der D3-Ausgang an eine Datenleitung 45 und der D4-Ausgang an eine Datenleitung 46 geführt.

Die Speichersteuereinheit von HCLA 14, die im weiteren beschrieben wird, liefert ein binär kodiertes Zwei-Bit-Wort an die Steuerleitungen 47 und 48, die an SEL1- und SEL2-Eingänge der RAM-Schaltungen 26 und 30 angeschlossen sind. Die Steuerleitung 48 ist auch an die L2-Eingänge der RAM-Schaltungen 34 und 35 angeschlossen. Die Speichersteuereinheit liefert weiter Ausgangsfreigabesignale an eine Steuerleitung 49, die an den F-Eingang der RAM-Schaltung 26 angeschlossen ist und an eine Steuerleitung 50, die an den F-Eingang der RAM-Schaltung 30 angeschlossen ist. Die Takteingänge der RAM-Schaltungen 26 und 30 werden durch eine Steuerleitung 51 zugeführt, die an den Ausgang eines Inverters 52 angeschlossen ist. Die Speichersteuereinheit liefrt auch ein Ladesignal an eine Steuerleitung 53, die an den Ll-Eingang der RAM-Schaltung 34 geführt wird, und ein Ladesignal an eine Steuerleitung 55, die an den Ll-Eingang der RAM-Schaltung 35 angeschlossen ist.

Der Takteingang der RAM-Schaltung 34 ist an den Takteingang der RAM-Schaltung 35 und an den Ausgang eines ODER-Gatters 56 angeschlossen. Der SEL2-Eingang der RAM-Schal-tung 34 ist mit dem SEL2-Eingang der RAM-Schaltung 35 und mit dem Ausgang des Gatters 28 verbunden. Die AI- bis A4-Eingänge der RAM-Schaltungen 34 und 35 sind mit Datenleitungen 57-60 jeweils verbunden. Die Dl- bis D4-Ausgänge der RAM-Schaltung 34 sind an die Datenleitungen 61-64 jeweils geführt. Die Dl- bis D4-Ausgänge der RAM-Schaltung 35 sind an die Datenleitungen 65-66 jeweils geführt. Der F-Eingang der RAM-Schaltung 35 ist an den Ausgang des Gatters 36 angeschlossen.

Die MLCP 10 liefert ein Hauptlöschsignal an eine Steuerleitung 69 und über einen Inverter 70 an den Rückstelleingang einer Flipflopschaltung 32. Ein Einblendesignal wird von MLCP 10 an eine Steuerleitung 71 und über einen Inverter 72 an den Takteingang der Flipflopschaltung 32 gelifert. Der Ausgang des Inverters

72 ist weiter über den Inverter 52 an einen Eingang eines NAND-Gatters 73 angeschlossen, dessen zweiter Eingang mit dem Ausgang des Gatters 27 verbunden ist. Der Ausgang des Gatters

73 ist an eine Steuerleitung 74 angeschlossen.

Die MLCP 10 liefert auch ein Systemtakt mit einerTaktfre-quenz von etwa 4 MHz an die Steuerleitung 75 und über einen Inverter 76 an einen Eingang eines Gatters 56. Der zweite Eingang des Gatters 56 ist an eine Steuerleitung 77 angeschlossen. Der Ausgang des Inverters 76 wird über einen Inverter 78 und einen Inverter 79 an eine Steuerleitung 80 geführt.

Der K-Eingang der Flipflopschaltung 32 ist an den Ausgang eines Inverters 31 angeschlossen und der J-Eingang der Flipflopschaltung ist geerdet. Der S-Eingang der Flipflopschaltung ist an eine Steuerleitung 100 angeschlossen. Der Q-Ausgangder Flipflopschaltung 32 ist an eine Steuerleitung 82 und der Q-Ausgang der Flipflopschaltung 38 ist an eine Steuerleitung 83 und der J-Eingang der Flipflopschaltung an den Ausgang eines Inverters 37 angeschlossen. Der Takteingang und der K-Eingang der Flipflopschaltung 38 sind geerdet und der Rückstelleingang an eine Steuerleitung 84 angeschlossen. Der Q-Ausgang der Flipflopschaltung 38 wird an eine Steuerleitung 85 geführt, die an den Eingang eines ODER-Gatters 86 angeschlossen ist und der Q-Ausgang der Flipflopschaltung ist an den Eingang einer J-K-Flipflopschaltung 87 angeschlossen.

Der S-Eingang und der Takteingang der Flipflopschaltung 87 sind mit dem S-Eingang und dem Takteingang einer Flipflopschaltung 88 und mit einer Steuerleitung 89 zusammen verbunden. Der J-Eingang der Flipflopschaltung 87 ist an den Ausgang eines Inverters 90 angeschlossen, dessen Eingang an eine Steuerleitung 91 führt. Der K-Eingang der Flipflopschaltung 87 ist an den Ausgang eines Gatters 33 angeschlossen, dessen zweiter Eingang mit einem zweiten Eingang des Gatters 29 und mit einer Steuerleitung 92 verbunden ist. Der Q-Ausgang der Flipflopschaltung 87 ist an eine Steuerleitung 93 und der Q-Ausgang der Flipflopschaltung an einen zweiten Eingang des Gatters 86 angeschlossen. Der Ausgang des Gatters 86 ist an eine Steuerleitung 94 angeschlossen.

Der J-Eingang der Flipflopschaltung 88 ist an den Ausgang eines Inverters 95 angeschlossen, dessen Eingang mit einer Steuerleitung 96 verbunden ist. Der K-Eingang der Flipflopschaltung ist an den Ausgang eines Gatters 29 und der Rückstelleingang der Flipflopschaltung über eine Steuerleitung 102 an einen Eingang eines NAND-Gatters 97 angeschlossen, dessen Ausgang an eine Steuerleitung 98 führt. Der Q-Ausgang der Flipflopschaltung 88 ist an den zweiten Eingang des Gatters 97 und der Q-Ausgang der Flipflopschaltung an eine Steuerleitung 99 angeschlossen. Der Rückstelleingang der Flipflopschaltung 88 ist auch mit einer Steuerleitung 100 verbunden.

In Fig. 2b weist ein Mikroporzessor 110 einen 4-Bit-Datenein-gang, zwei 4-Bit-RAM-Adresseingänge und 9-Bit-Befehlsein-gang auf. Der CN-Eingang des Mikroprozessors ist an eine Steuerleitung 101 angeschlossen. Die Dateneingänge DA1-DA4 sind jeweils an Datenleitungen 111-114 angeschlossen. Der RAM-A-Adresseingang RAI ist an die Leitung 55 und der RA2-Eingang an die Leitung 53 angeschlossen. Der RA3-Eingang ist an die Leitung 47 und der R A4-Eingang an die Leitung 48 angeschlossen.

Der RAM-B-Adresseingang RB1 ist an eine Adressleitung 115 und der RB2-Eingang an eine Adressleitung 116 angeschlossen. Der RB3-Eingang des Mikroprozessors 110 ist mit einer Adresslinie 117 und der RB4-Eingang mit einer Adresslinie 118 verbunden. Der Befehlseingang INO des Mikroprozessors 110 ist an eine Steuerleitung 119 und der INI-Eingang an eine Steuerleitung 120 angeschlossen. Der IN2-Eingang des Mikroprozessors 110 ist an eine Steuerleitung 121, der IN3-Eingang an eine Steuerleitung 122, der IN4-Eingang an eine Steuerleitung 123 und der IN5-Eingang an eine Steuerleitung 124 angeschlossen. Der IN6-Eingang ist geerdet und der IN7-Eingang an eine Steuerleitung

125 angeschlossen. Der IN8-Eingangist an eine Steuerleitung

126 angeschlossen.

Die SI, S2 und S4 in zwei Richtungen arbeitende Ein-/ Ausgänge des Mikroprozessors 110 haben einen Datenbitein-gang mit Schieberegisterfunktion. Besonders, wenn ein Datenbit an den S2-Eingang geliefert wird, wird ein spezieller Anweisungskode an den INO- bis IN8-Eingängen den Datenbit um eine Stellung nach rechts schieben. Der S2-Eingang des Mikroprozessors 110 ist an dem Ausgang eines Treibers 127 angeschlossen, dessen Eingang mit einer Datenleitung 128 verbunden ist. Der Ausgangsfreigabeeingang F des Tribers 127 ist an eine Steuerleitung 129 angeschlossen.

4

5

10

15

20

25

30

35

40

45

50

55

60

65

Die Dl- bis D4-Ausgänge des Mikroprozessors 110 sind jeweils an Leitungen 130-133 angeschlossen, die an Dateneingänge einer 16 x4 bit RAM-Schaltung 134 und an Leitungen 60, 59,58 und 57 in Fig. 2a angeschlossen sind. Besonders ist die Leitung 130 an den A4-Eingang der RAM-Schaltung 134, die Leitung 131 an den A3-Eingang der RAM-Schaltung, die Leitung 132 an den A2-Eingang und die Leitung 133 an den AI-Eingang angeschlossen.

Der Mikroprozessor 110 ist ein AM 2901 Mikroprozessor von Advanced Micro Devices. Bei einem normalen Betrieb empfängt der Mikroprozessor 110 an den INO- bis IN8-Eingängen Befehle, die eine Bearbeitung der Grössen, die duch die RAI- bis RA4-und RB1- bis RB4-Eingänge adressiert werden, oderBearbei-tung von Daten verlangen können, die an den DAI - bis DA4-Eingängen empfangen werden, die Resultate der Bearbeitung werden an den Dl- bis D4-Ausgängen ausgegeben. Dazu, wenn das Resultat eine logische Null ist, erscheint eine logische Eins an dem DO-Ausgang des Mikroprozessors, der an eine Datenleitung 135 angeschlossen ist. Die Datenleitung 135 führt an den Eingang eines NOR-Gatters 136 und auch an einen an +5 V angeschlossenen 1,0 kOhm Widerstand. Der DO-Ausgang ist auch über einen 1,0 kOhm Widerstand 103 an eine +5 V Quelle 104 angeschlossen. Der Ausgang des Gatters 136 ist an den A6-Eingang eines acht-zu-eins Multiplexers 137 angeschlossen.

Die SEL1-, SEL2- und SEL3-Eingänge des Multiplexers 137 sind an Steuerleitungen 138-140 jeweils angeschlossen. Der Ausgangsfreigabeeingang (EN) des Multiplexers 137 ist an den D3-Ausgang eines Befehlsdekoders 141 angeschlossen. Der A0-Eingang des Multiplexers ist an die Steuerleitung 81 und der AI-Eingang über eine Steuerleitung 142 an den Q-Ausgang der Flipflopschaltung 38 in Fig. 2a angeschlossen. Der A2-Eingang des Multiplexers 137 ist über eine Steuerleitung 143 an den Q-Ausgang der Flipflopschaltung 88 in Fig. 2a und der A3-Eingang des Multiplexers an die Leitung 93 angeschlossen. Die A4- und A5-Eingänge des Multiplexers 137 sind an Leitungen 144 und 145 jeweils angeschlossen. Der A7-Eingang des Multiplexers ist an den Ausgang eines NOR-Gatters 146 angeschlossen, dessen Eingang an eine Steuerleitung 147 angeschlossen ist. Ein zweiter Eingang des Gatters 146 ist an eine Steuerleitung 148 angeschlossen.

Der DO-Ausgang des Multiplexers 137 ist mit dem D-Eingang einer D-Flipflopschaltung 149 verbunden. Die Stell- und Rückstelleingänge der Flipflopschaltung sind jeweils an die Steuerleitung 89 und an den AI-Eingang des Dekoders 141 angeschlossen. Der Takteingang der Flipflopschaltung ist an eine Steuerleitung 80 und der Q-Ausgang der Flipflopschaltung an die A2- und A3-Eingänge des Dekodierers 141 angeschlossen.

Die Bl- bis B3-Eingänge des Dekodierers 141 sind jeweils an Steuerleitungen 150-152 angeschlossen. Der DO-Ausgang des Dekodierers 141 ist an einen Eingang eines UND-Gatters 153 angeschlossen, dessen Ausgang mit dem A2-Eingang eines Dekoders 154 verbunden ist. Der Dl-Ausgang des Dekodierers 141 ist mit einem Eingang eines ODER-Gatters 155 verbunden, dessen zweiter Eingang über eine Steuerleitung 156 an den Ausgang des Inverters 76 in Fig. 2a angeschlossen ist. Der Ausgang des Gatters 155 ist an den Schreibefreigabeeingang (WE) einer RAM-Schaltung 134 verbunden. Der D2-Ausgang des Dekodierers 141 ist an eine Steuerleitung 77 und der D4-Ausgang an eine Steuerleitung 157 angeschlossen. Der D5-Ausgang des Dekodierers ist an eine Steuerleitung 158 und der D6-Ausgang ist an eine Steuerleitung 159 angeschlossen. Der D7-Ausgang des Dekodierers 141 ist an einen zweiten Eingang des Gatters 153 angeschlossen.

Die Dekodierer 141 und 154 bestehen aus 74S138 integrierten Schaltungen von Texas Instruments.

Der AI-Eingang des Dekodierers 154 ist über eine Steuerleitung 160 an den Ausgang des Inverters 78 in Fig. 2a und der A3-Eingang des Dekodierers an eine Steuerleitung 161 angeschlos-

644235

sen. Die Bl- bis B3-Eingänge des Dekodierers 154 sind jeweils an Steuerleitungen 138-140 angeschlossen. Der D0-Ausgang des Dekodierers 154 ist an eine Steuerleitung 71, der Dl-Eingang an eine Steuerleitung 84, der D2-Eingang an eine Steuerleitung 96 und der D3-Eingang an eine Steuerleitung 91 angeschlossen. Die D4- bis D6-Ausgänge des Dekodierers 154 sind jeweils an Steuerleitungen 162-164 angeschlossen.

Die SEL1- bis SEL4-Eingänge der RAM-Schaltung 134 sind jeweils an Steuerleitungen 55,53,47 und48 angeschlossen. Der Ausgangsfreigabeeingang (F) der RAM-Schaltung 134 ist an eine Steuerleitung 165 und die Dl- bis D4-Ausgänge der RAM-Schaltûng jeweils an Steuerleitungen 166-169 angeschlossen.

In Fig. 2c sind drei 4-Bit-Zähler 175-177 gezeichnet, die einen 10-Bit-Adresszähler bilden. Die Takteingänge jedes Zählers sind an eine Steuerleitung 80 angeschlossen, die an den Ausgang des Inverters 79 in Fig. 2a geführt wird. Die CI1- und CI2-Übertrag-eingänge des Zählers 175 sind an die Zuwachseingänge (INC) der Zähler 175-177 und über eine Steuerleitung 178 an den D7-Ausgang des Dekodierers 141 in Fig. 2b angeschlossen. Der Rückstelleingang des Zählers 175 ist an die Rückstelleingänge der Zähler 176 und 177 und über eine Steuerleitung 179 an den Ausgang des Inverters 70 in Fig. 2a angeschlossen. Der AI-Eingang des Zählers 175 ist über die Steuerleitung 121 an den Dl-Ausgang eines programmierbaren Auslösespeichers (PROM) 180 angeschlossen. Der A2-Eingang des Zählers 175 ist über eine Steuerleitung 122 an den D2-Ausgang der PROM-Schaltung 180 und der A3-Eingang des Zählers über eine Steuerleitung 123 an den D3-Ausgang der PROM-Schaltung angeschlossen. Der A4-Eingang des Zählers 175 ist über eine Steuerleitung 124 an den D4-Ausgang der PROM-Schaltung 180 angeschlossen.

Der Dl-Ausgang des Zählers 175 ist an die Al-Adressein-gänge der PROM-Schaltungen 180-186 angeschlossen. Der D2-Ausgang des Zählers 175 ist an die A2-Eingänge der PROM-Schaltungen 180-186 und der D3-Ausgang des Zählers an die A3-Eingänge der PROM-Schaltungen angeschlossen. Der D4-Ausgang des Zählers 175 ist an die A4-Eingänge der PROM-Schaltungen und der Übertragausgang (C.O) des Zählers an die CI1- und CI2-Übertrageingänge 176 angeschlossen.

Die AI- bis A4-Eingänge des Zählers 176 sind mit Steuerleitungen 115-118 und der Dl-Ausgang des Zählers mit den A5-Eingängen der PROM-Schaltungen 180-186 verbunden. Der D2-Ausgang des Zählers 176 ist an die A6-Eingänge der PROM-Schaltungen und der D3-Ausgang des Zählers an die A7-Ein-gänge der PROM-Schaltungen angeschlossen. Der D4-Ausgang des Zählers 176 ist mit den A8-Eingängen der PROM-Schaltungen und der CO-Ausgang des Zählers 176 mit den CI1- und CI2-Eingängen des Zählers 177 verbunden.

Der AI-Eingang des Zählers 177 ist über eine Steuerleitung 55 an den Dl-Ausgang der PROM-Schaltung 185 angeschlossen. Der A2-Eingang des Zählers 177 ist über eine Steuerleitung 53 an den D2-Ausgang der PROM-Schaltung 185 angeschlossen. Der Dl-Ausgang des Zählers 177 ist mit den A9-Eingängen der PROM-Schaltungen 180-186 und der D2-Ausgang des Zählers mit den AlO-Eingängen der PROM-Schaltungen verbunden.

Die ENI- und EN2-Freigabeeingänge der PROM-Schaltungen 180-183,185 und 186 sind geerdet. Der ENl-Eingang der PROM-Schaltung 184 ist auch geerdet, aber der EN2-Eingang der PROM-Schaltung ist an den Ausgang eines NOR-Gatters 187 angeschlossen, dessen Ausgang über eine Steuerleitung 158 an den D5-Ausgang des Dekodierers 141 in Fig. 2b geführt wird. Der zweite Eingang des Gatters 187 ist über eine Steuerleitung 165 an den D3-Ausgang der PROM-Schaltung 182 angeschlossen.

Der Dl-Ausgang der PROM-Schaltung 183 ist an eine Leitung 101 angeschlossen.

Die D2- bis D4-Ausgänge einer PROM-Schaltung 183 werden über Steuerleitungen 150-152 an die Bl- bis B3-Eingänge des Dekodierers 141 in Fig. 2b jeweils geführt. Die Dl- bis D4-

5

5

10

15

20

25

30

35

40

45

50

55

fiO

65

644235

Ausgänge der PROM-Schaltung 184 sind an Steuerleitungen 188-191 und die D3- und D4-Ausgänge der PROM-Schaltung 185 an Steuerleitungen 47 und 48 jeweils angeschlossen. Der Dl-Ausgang der PROM-Schaltung 181 ist an die Steuerleitung 125 und der D2-Ausgang an die Steuerleitung 126 angeschlossen. Die Steuerleitungen 125 und 126 führen an die IN7- und IN8-Eingänge des Mikroprozessors 110 in Fig. 2b. Die D3- und D4-Ausgänge der PROM-Schaltung 181 werden jeweils an Steuerleitungen 119 und 120 geführt, die an INO- und INI-Eingänge des Mikroprozessors 110 angeschlossen sind.

Jede der PROM-Schaltungen 180-186 bestehen aus 1024x4 Bit Dreizustand-PROM-Schaltungen. Als Antowrt an die von Zählern 175-177 gelieferten Adresssignalen werden interne RAM-Adresssignale und Mikroanweisungen an den Mikroprozessor 110 mittels des in den Bauelementen der PROM-Schaltungen 180-186 gespeicherten Programms geliefert.

In Fig. 2d liefert eine lokale DCE wie die DCE 16 in Fig. 1 ein Sendetaktsignal mittels einer Steuerleitung 200 und eines Empfängers 201 an den A2-Eingang eines vierstufigen zwei-zu-eins Multiplexers 202. Die D CE-Einheit liefert weiter ein Empfän-gertaktsignal mittels einer Steuerleitung203 und eines Empfängers 204 an den B2-Eingang des Multiplexers 202. Die DCE liefert auch einen seriellen Datenstrom mit Hilfe einer Steuerleitung 205 und eines Empfängers 206 an den C2-Eingang des Multiplexers 202.

Der SEL-Auswahleingang des Multiplexers 202wird vom Q-Ausgang einer D-Flipflopschaltung 207 beliefert und der Ausgangsfreigabeeingang (F) des Multiplexers ist geerdet. Die Al-und B 1-Eingänge des Multiplexers sind an eine Steuerleitung 208 angeschlossen, die an dn MLCP 10 führt. Der Cl-Eingang des Multiplexers 202 ist mit dem Q-Ausgang einer D-Flipflopschal-tung 209 und der D 1-Eingang des Multiplexers mit der Erde _ verbunden. Der D2-Eingang des Multiplexers 202 ist an den Q-Ausgang der Flipflopschaltung 209 angeschlossen.

Der ÀÒ-Àusgang des Multiplexers 202 ist mit dem Takteingang der Flipflopschaltung209 und mit dem Takteingang einer D-Flipflopschaltung210 verbunden. Der B0-Ausgang des Multiplexers 202 ist über einen Inverter 211 an die Takteingänge einer D-Flipflopschaltung 212 und einer D-Flipflopschaltung 213 angeschlossen. Der CO-Ausgang des Multiplexers 202 ist an den D-Eingang der Flipflopschaltung 212 und der DO-Ausgang des Multiplexers an zwei mit UND-Funktion logisch verknüpfte Eingänge eines Treibers 214 angeschlossen. Der Ausgang des Treibers 214 führt an eine Datenleitung 215, die an DCE 16 in Fig. 1 angeschlossen ist.

Das interne DCE 16 liefert Zustandssignale über Steuerleitungen 216-219, die über Empfänger 220-223 an die Eingänge der Dreizustand-Treiber 224-227 angeschlossen sind. Besonders wird ein Datensatzvorbereitungszustandssignal mit Hilfe der DCE-Einheit an die Steuerleitung 216 und ein Lösche-/Sendesi-gnal an Steuerleitung 217 geliefert, als Antwort auf Verlangen von HCLA 14, um Daten an die DCE-Einheit zu übermitteln. Die interne DCE 16 liefert auch ein Trägererkennungssignal an eine Leitung 218, um anzuzeigen, dass eine Datenübertragung von der entfernten DCE 18 erkannt wurde. Die DCE 16 liefert auch ein Ringanzeigesignal an eine Leitung 219, um anzuzeigen, dass die entfernte DCE 18 die lokale DCE 16 gewarnt hat, dass eine Übertragung zustande kommt.

Der Ausgangfreigabeeingang (F) der Treiber 224-227 ist an eine Steuerleitung 28a angeschlossn, die an den Ausgang des Gatters 28 in Fig. 2a führt. Der Ausgang der Treiber 224—227 ist jeweils an Steuerleitungen 229-232 angeschlossen die zu MLCP 10 führen.

Die Rückstell- und Setzeingänge der Flipflopschaltung 212 sind über einen 1,0 kOhm Widerstand 233 an eine Steuerleitung 135 angeschlossen, die an +5,0V Quelle 104 fuhrt. DerQ-Ausgang der Flipflopschaltung 212 ist an eine Datenleitung 234

und der Q-Ausgang der Flipflopschaltung an die Datenleitung 128 angeschlossen, die an den Treiber 127 in Fig. 2b führt.

Der Rückstelleingang einer Flipflopschaltung 213 ist an eine Steuerleitung 163 angeschlossen, die an den D5-Ausgang des Dekodierers 154 in Fig. 2b führt. Der D-Eingang der Flipflopschaltung ist geerdet und der Setzeeingang an eine Steuerleitung 235 angeschlossen, die an den Ausgang des Inverters 70 in Fig. 2a führt. Der Setzeeingang der Flipflopschaltung 210, an den Setzeeingang der Flipflopschaltung 209, an den Setzeeingang einer D-Flipflopschaltung 236, an den Rückstelleingang einer D-Flipflop-schaltung 237 und an den Rückstelleingang einer D-Flipflop-schaltung238 angeschlossen. Der Setzeeingang der Flipflop-schaltung213 ist an den Setzeeingang der Flipflopschaltung 207, an den Rückstelleingang einer D-Flipflopschaltung 239, an den Rückstelleingang einer D-Flipflopschaltung 240, an den Rückstelleingang einer D-Flipflopschaltung 241, an den Rückstelleingang einer D-Flipflopschaltung 242und an den Rückstelleingang einer D-Flipflopschaltung 243 angeschlossen.

Der Rückstelleingang der Flipflopschaltung 210 ist an eine Steuerleitung 162 angeschlossen, die an den D4-Ausgang des Dekodierers 154 in Fig. 2b führt, und der D-Eingang der Flipflopschaltung ist geerdet. Der Q-Ausgang der Flipflopschaltung 210 ist an Steuerleitung 144 angeschlossen, die an den A4-Eingang des Multiplexers 137 in Fig. 2b führt.

Der D-Eingang der Flipflopschaltung 209 ist an den Q-Aus-gang der Flipflopschaltung 236 angeschlossen. Der Rückstelleingang der Flipflopschaltung 209 ist an den Rückstelleingang der Flipflopschaltung236 und an eine Steuerleitung 244 angeschlossen, die über einen 1,0 kOhm Widerstand 195 an +5,0 V Quelle 104 führt. Der Q-Ausgang der Flipflopschaltung 209 ist an den D2-Eingang des Multiplexers 202 und der Q-Ausgang der Flipflopschaltung an den Cl-Eingang des Multiplexers 202 angeschlossen.

Der D-Eingang der Flipflopschaltung236 ist mit einer Steuerleitung 130 verbunden, die an den Dl-Eingang des Mikroprozessors HOinFig. 2b führt. DerTakteingang der Flipflopschaltung ist mit einer Steuerleitung 164 verbunden, die an den D6-Ausgang des Dekodierers 154 führt.

Die Takteingänge der Flipflopschaltungen237-243 und 207 sind an die Steuerleitung 74 angeschlossen, die an den Ausgang des NAND-Gatters 73 in Fig. 2a führt. MLCP 10 liefert ein 8-Bit-Datenwort an Datenleitungen 245-252, wobei der Bit mit dem kleinsten Gewicht an die Leitung 245 und der Bit dem dem grössten Gewicht an die Leitung 252 geführt wird. Die Leitung

245 ist an den D-eingang der Flipflopschaltung 243, die Leitung

246 an den D-Eingang der Flipflopschaltung 242, die Leitung 247 an den D-Eingang der Flipflopschaltung 241 und die Leitung 248 an den D-Eingang der Flipflopschaltung 240 angeschlossen. Die Leitung249 ist an den D-Eingang der Flipflopschaltung 239 und die Leitung250 ist über einen Inverter an den D-Eingang der Flipflopschaltung 207 angeschlossen. Die Leitung251 ist an den D-Eingang der Flipflopschaltung 238 und die Leitung 252 an den D-Eingang der Flipflopschaltung 237 angeschlossen.

Der Q-Ausgang der Flipflopschaltung237 ist an die Leitung 102 angeschlossen, die an den Rückstelleingang der Flipflopschaltung 88 in Fig. 2aführt. Der Q-Ausgang der Flipflopschaltung 238 ist durch die Steuerleitung 83 an den Setzeeingang der Flipflopschaltung 38 in Fig. 2a angeschlossen. Der Q-Ausgang der Flipflopschaltung 239 ist an den Eingang eines NAND-Gatters 253 angeschlossen, dessen zweiter Eingang durch die MLCP 10 an die Steuerleitung 254 angeschlossen ist. Der Ausgang des Gatters 253 ist an einen Eingang eines Treibers 255 und an einen Eingang eines Treibers 256 angeschlossen.

Ein zweiter Eingang des Treibers 255 ist an den Q-Ausgang der Flipflopschaltung 240 und der Ausgang des Treibers 255 an eine Steuerleitung257 angeschlossen, die an die lokale DCE 16 führt. Ein zweiter Eingang des Treibers 256 ist an den Q-Ausgang der Flipflopschaltung 241 und der Ausgang des Treibers an eine

6

5

10

15

20

25

30

35

40

45

50

55

60

65

Steuerleitung 258 angeschlossen, die an die lokale DCE 16 führt.

Der Q-Ausgang der Flipflopschaltung 242 ist an jede der zwei logischen ODER-Eingänge eines Treibers 259 angeschlossen, dessen Ausgang an eine Steuerleitung 260 führt, die an die lokale DCE 16 angeschlossen ist. Der Q-Ausgang der Flipflopschaltung 243 ist an den Eingang eines Treibers 261 angeschlossen, dessen Ausgang mit einer Steuerleitung verbunden ist, die an die DCE 16 führt.

Die Flipflopschaltung 239 ist eine direkt angeschlossene Flipflopschaltung zur Erzeugung eines Taktsignals für die DCE 16 in einer Ausstattung, wo kein Übertragungs- oder Empfängertakt sonst erzeugt wird. Die Flipflopschaltung 207 bestimmt einen Lokaltestmodus, die aber für den normalen Betrieb rückgestellt wird. Das Testmodussignal steuert die Auswahl des Multiplexers 202. Besonders schaltet das Testmodussignal an dem Q-Ausgang der Flipflopschaltung 207 den Multiplexer 202 an die Al- bis D 1-Eingänge bei seinem tiefen und an die A2- bis D2-Eingänge bei seinem hohen Niveau. In beiden, Übertragungs- oder Empfängermodus, wird derMultiplexer an die A2-bis D2-Eingänge geschaltet. Wenn der Q-Ausgangswert der Flipflopschaltung 207 eine logische Eins ist. Die Sende- und Empfängertaktsignale werden dabei aus der DCE 16 ausgewählt und die Empfängerdaten aus der DCE genommen. Dazu werden die Sendedaten an die DCE während eines Sendebetriebs aus dem Q-Ausgang der Flipflopschaltung 209 genommen.

In einem Testmodus werden die AI- bis Dl-Eingänge des Multiplexers 202 ausgewählt und sowohl die Sendetaktsignale und Empfängertaktsignale von einer Taktquelle genommen, die durch MLCP 10 an die Leitung 208 geliefert werden. Der Empfängerdatenbit wird aus dem Q-Ausgang der Flipflopschaltung 209 genommen und der Sendedatenbit an die DCE 16 wird bei einem tiefen Wert an dem Ausgang des Treibers 214 gehalten.

Es sollte verstanden werden, dass die Sende- und Empfängertaktsignale, die durch MLCP lOundDCE 16 in der vorteilhaften Ausführung der HCLA 14 geliefert werden, wie es in den Fig. 2a-2e gezeichnet ist, Taktfrequenzen bis zu 20 KHz haben können.

Wenn die MLCP 10 die Zustandsinformation aus der HCLA 14 liest, werden logische Bitsignale an Leitungen 216-219 von der DCE 16 mittels Empfänger 220-223 durch Dreizustandstreiber 224-227 jeweils geliefert. Wenn die Treiber224-227 durch das Lesezustandssignal, das von der MLCP 10 an die Leitung 228 geliefert wird, freigegeben werden, werden über die Treiberausgangssignale, die Dl- bis D4-Ausgangssignale der RAM-Schaltung 34 überschrieben, um eine DCE-Zustandsinformation an die MLCP 10 zu liefern. Die Dl- bis D4-Ausgangssignale der RAM-Schaltung 35 liefern HCLA-Zustandsinformation an die MLCP 10.

In Fig. 2e sind der Dl-Ausgang der RAM-Schaltung 26 an die Leitung 39 und der Dl-Ausgang der RAM-Schaltung 30 an die Leitung 43 und an einen Eingang eines Dreizustandknotenpunktes 270 angeschlossen, dessen Ausgang mittels einer Datenleitung 271 an Leitungen 114 und 140 in Fig. 2b geführt wird. Der Dl-Ausgang der RAM-Schaltung 134 der Leitung 166 und der D4-Ausgang der PROM-Schaltung 184 der Leitung 191 sind an einen zweiten Eingang des Knotenpunktes 270 angeschlossen.

Der D2-Ausgang der RAM-Schaltung 26 der Leitung 40 und der D2-Ausgang der RAM-Schaltung 30 der Leitung 44 sind an einen Eingang eines Dreizustandknotenpunktes 272 angeschlossen, dessen Ausgang an eine Datenleitung 273 geführt wird, die an Leitungen 113 und 139 in Fig. 2b angeschlossen ist. Der D2-Ausgang der RAM-Schaltung 184 der Leitung 190 ist an einen zweiten Eingang des Knotenpunktes 273 angeschlossen.

Der D3-Ausgang der RAM-Schaltung der Leitung 41 und der D3-Ausgang der RAM-Schaltung 30 der Leitung 45 sind an einen Eingang des Dreizustandknotenpunktes 274 angeschlossen, dessen Ausgang an eine Datenleitung 275 geführt wird, die an

644235

Leitungen 112 und 138 in Fig. 2b angeschlossn ist. Der D3-Ausgang der RAM-Schaltung 134 der Leitung 168 und der D2-Ausgang der PROM-Schaltung 184 der Leitung 189 sind auch an einen zweiten Eingang des Knotenpunktes 274 angeschlossen.

Der D4-Ausgang der RAM-Schaltung 26 der Leitung 42 und der D4-Ausgang der RAM-Schaltung 30 der Leitung 46 sind an einen Eingang eines Dreizustandknotenpunktes 276 angeschlossen,dessen Ausgang an eine D atenleitung 277 führt, die an Leitungen 111 und 161 in Fig. 2b angeschlossen ist. Der D4-Ausgang der RAM-Schaltung 134 der Leitung 169 und der D1-Ausgang der PROM-Schaltung 184 der Leitung 188 sind an einen zweiten Eingang des Knotenpunktes 276 angeschlossen.

Der Dl-Ausgang der RAM-Schaltung 34 der Leitung 61 und der Ausgang des Treibers 224 der Leitung 229 sind jeweils an die Eingänge eines Dreizustandknotenpunktes 278 angeschlossen. Der Ausgang des Knotenpunktes 278 ist an eine an die MLCP 10 führende Datenleitung 279 angeschlossen.

Der D2-Ausgang der RAM-Schaltung 34 der Leitung 62 und der Ausgang des Treibers 227 der Leitung230 sind jeweils an die Eingänge eines Dreizustandknotenpunkts 280 angeschlossen. Der Ausgang des Knotenpunktes 280 ist an eine an die MLCP 10 führende Datenleitung 281 angeschlossen.

Der D3-Ausgang der RAM-Schaltung 34 der Leitung 63 und der Ausgang des Treibers 226 der Leitung 231 sind jeweils an die Eingägne eines Dreizustandknotenpunktes 282 angeschlossen. Der Ausgang des Knotenpunktes 282 ist an eine an die MLCP 10 führende Datenleitung 283 angeschlossen. ~

Der D4-Ausgang der RAM-Schaltung 34 der Leitung 63 und der Ausgang des Treibers 227 der Leitung232 sind jeweils an die Eingänge eines Dreizustandknotenpunktes 284 angeschlossen. Der Ausgang des Knotenpunktes 284 ist an eine an die MLCP 10 führende Datenleitung 285 angeschlossen.

Sende- und Empfänger-Funktionen können gleichzeitig in der HCLA 14 auftreten. Eine Sendefunktion ist der Prozess, wo die MLCP-Daten 10 parallel an die HCLA 14 überträgt. Die Daten werden danach seriell aus der HCLA 14 an die DCE 16 unter Kontrolle eines DCE-Sendetaktes verschoben. Bei der Unterstützung dieser Sendefunktion liefert die MLCP-Steuerinforma-tion 10 an die HCLA und empfängt Zustandsinformation aus der HCLA.

Eine Empfängerfunktion ist der Prozess, wo Daten aus der DCE 16 seriell in die HCLA 14 unter Steuerung eines DCE-Empfängertaktes verschoben werden. Der serielle Datenstrom wird in Datenwörtern zusammengestellt und dann parallel an die MLCP 10 unter ihrer Kontrolle übermittelt. Bei Untersützung dieser Empfängerfunktion liefert die MLCP-Steuerinformation 10 an die HCLA und empfängt Zustandinformation aus der HCLA.

Wenn die HCLA Anforderungen zum Datentransfer,

Zustand- oder Kontrollinformation, und gleichzeitig zum Datenempfang, Zustand- oder Kontrollinformation stellt, so alterniert die HCLA die Erzeugung der Sende- und Empfängerunterbrechungsbedingung an die MLCP.

Im Betrieb kann die HCLA 14 sowohl in beide einen Sendemodus und einen Empfängermodus als auch in einen Testmodus eintreten. Wenn Daten aus der HCLA 14 an die DCE 16 gesendet werden sollten, gibt die MLCP 10 ein logisches Einssignal an die Leitung 69 ab, um die Flipflopschaltung 32 in Fig. 2a und Flipflopschaltung 237-243 in Fig. 2d zurückzustellen. Das logische Einssignal an der Leitung 69 wird weiter durch den Inverter 70 in Fig. 2a geführt, um Flipflopschaltungen 207,209, 210,213 und 236 in Fig. 2d rückzustellen. Der Q-Ausgang der Flipflopschaltung 207 wird dabei zu einer logischen Null gesetzt, um den Multiplexer 202 an die AI- bis Dl-Eingänge zu setzen.

Die MLCP 10 liefert auch Binärdaten an die AI- bis A4-Eingänge der RAM-Schaltung 26 und 30 und logische Signale an die A2-, A3- und Bl- bis B3-Eingänge des Befehlesdekodierers 21. Die AI- bis A3-Eingänge des Dekodierers werden durch

7

5

10

15

20

25

30

35

40

45

50

55

60

65

644235

logische UND-Funktion verarbeitet, um den Dekoder freizugeben, und die B1- bis B3-Eingänge werde dekodiert, um Befehle an die DO- bis D7-Ausgänge zu übermitteln. Wenn der D3-Ausgang des Dekodierers 21 an einem logischen Wert Null ist, werden vier Bits der Daten in die RAM-Schaltung 26 und vier Bits der Daten in die RAM-Schaltung 30 geladen, wenn die MLCP 10 ein logisches Nullsignal an die Leitung 71 herausgibt. Dazu wird eine logische Eins durch den Inverter 31 an den K-Eingang der Flipflopschaltung 32, um die Flipflopschaltung zurückzusetzen. Der U- Ausgang der Flipflopschaltung wird danach zu einem logischen Nullwert gesetzt, um an die Bauelemente mit und ohne die gespeicherte Information zu melden,

dass ein Datenwort in den RAM-Schaltungen 26 und 30 gespeichert wurde. Besonders werden die logischen UND-Knoten-punkte 270,272,274und 276 durch die PROM-Schaltung 184 gesteuert, um den Multiplexer 137 an seinen AO-Eingang zu setzen, der an den D-Eingang der Flipflopschaltung 149 angeschlossen ist. Dies passiert, wenn die Zähler 175-177 eine TAMN-Anweisung (Test and Modify next Micro) in den PROM-Schaltungen 180-186 adressieren, wie es an der Stelle 58 000 des Programms angedeutet ist. Nach dem Erscheinen einer nächsten, positiven Flanke des von der MLCP 10 an die Leitung 80 gelieferten Systemtaktes wird die Flipflopschaltung 149 gesteuert, um die Setze- oder Rückstellbedingung des A0-Einganges des Multiplexers 137 weiter zu geben. Nach der Ausführung einer nächsten Anweisung wird der Dekodierer 141 durch das Q-Ausgangssignal der Flipflopschaltung 149 freigegeben oder gesperrt, um zu bestimmen, ob die Anweisung normal ausgeführt oder geändert werden soll. Wenn das Q-Ausgangssignal eine logische Null ist, soll die Anweisung normal ausgeführt werden. Wenn das Q-Ausgangssignal eine logische Eins ist, dann soll die Anweisung geändert oder übersprungen werden. Wennz.B. die der TAMN-Anweisung nachfolgende Anweisung eine Verzweigungsanweisung (z. B. Stelle 58100) und das Q-Ausgangssignal der Flipflopschaltung 149 eine logische Null ist, sollten die Zähler 175-177 mit einer durch die nachfolgende Anweisung angezeigten Adresse als Antwort an eine logische Null am D7-Ausgang des Dekodierers 141 geladen werden, wie es an den D2- und Dl-Ausgängen der PROM-Schaltung 185, den Dl- bis D4-Ausgän-gen der PROM-Schaltung 186 und den Dl- bis D4-Ausgängen der PROM-Schaltung 180 angedeutet ist. Wenn das Q-Ausgangssignal der Flipflopschaltung 149 eine logische Null ist, wechselt das D7-Ausgangssignal des Dekodierers 141 zu einer logischen Eins. Die Zähler 175-177 sollten danch zu einer Stelle 58 600 im Programm ohne der Ausführung der Verzweigungsanweisung übergehen. So wird das Mikroprogramm an einer durch die Testbedingung bestimmten Stelle fortgesetzt. Insgesamt acht Funktionen können durch den Multiplexer 137 so getestet werden.

Die MLCP 10 wird durch ein Befehlswort an den Dekodierer 21, das eine logische Null am Dl-Ausgang bewirkt, zum Daten-senden vorbereitet, wobei eine logische Null an den Eingang des NAND-Gatters 73 geliefert wird. Die MLCP 10 liefert weiter ein logisches Nullausblendesignal an die Leitung 71, um die Steuerleitung 74 zum Wechsel zu einem logischen Nullniveau zu bringen und die Flipflopschaltungen 207 und 237-243 zu takten. Während der Steuerung der Datenleitungen 245-252 kontrolliert die MLCP die Zustände der Flipflopschaltungen 207 und 237-243.

Zur Datenübermittlung setzt die MLCP 10 die Q-Ausgänge der Flipflopschaltungen 237,242,243 und stellt den Q-Ausgang der Flipflopschaltung 207 durch das Stellen der Datenleitungen 252,246,245 und 250 während der Belieferung eines Taktes an die Steuerleitung 74 in der vorher beschriebenen Art zurück.

Wenn die Flipflopschaltung 242 gesetzt ist, eine Anweisung zum Senden, ein Wechsel der Steuerleitung 260 zu einem logischen Null, und eine Übermittlung eines Signals an die DCE 16 werden ausgeführt. Das Steuersystem wartet auf ein logisches

Einsniveau an der Leitung 267, bevor Daten aus der MLCP 10 angefordert werden. Die Flipflopschaltung 207 wird rückgestellt, um den Multiplexer 202 in Fig. 2d zu seinen A2- bis D2-Eingängen umzuschalten.

Die Flipflopschaltung237 wechselt die Steuerleitung 98 in Fig. 2a zu einem logischen Einszustand. Wenn die Flipflopschaltung 88 durch ein Signal an der Leitung 96 gesetzt wird, wechselt die Steuerleitung 98 zu einem logischen Nullniveau, um der MLCP 10 das Warten auf ein nächstes Datenwort zu signalisieren. Wenn die Daten aus der MLCP 10 verlangt werden, setzt das Steuersystem die Flipflopschaltung 32 ein.

Bevor eine Nachrichtenübermittlung oder Empfang beginnen kann, mus die MLCP 10 ein DCE-Steuerwort an die Flipflopschaltungen 207 und 237-243 übermitteln. Die MLCP 10 liefert ein Kodewort an Dekodierer 21, wobei die Dl- oder D5-Ausgänge des Dekodierers an einen logischen Nullwert gesetzt werden. Die MLCP liefert weiter ein logisches Nulleinblendesignal an die Leitung 71, um ein Ladesignal an der Leitung 74 zu erzeugen, die an die Takteingänge der Flipflopschaltungen 207 und 237-243 in Fig. 2d führt. Die MLCP-Daten an den Leitungen 245-252 werden danach in die Flipflopschaltungen geladen.

Bits 0-3 an den Leitungen 245-248 bilden j eweils eine Steuerinformation der DCE durch die Treiber 255,256,259 und 261. Das in der Flipflopschaltung 239 gespeicherte Bit 4 zeigt, ob eine Direktanschlussart zustande gekommen ist, in der ein Datenübermittlungstaktsignal der durch die MLCP 10 als durch die DCE 16 geliefert wird. Das in der Flipflopschaltung 207 gespeicherte Bit 5 zeigt an, ob ein Testmodus ausgeführt wird. Während einer Sende- oder Empfängerfunktion muss die Flipflopschaltung rückgestellt sein, um den Multiplexer 202 an die A2- bis D2-Eingänge umzuschalten. Die in Flipflopschaltungen238 und 237 jeweils gepseicherte MLCP-Datenbits 6 und 7 bestimmen, ob ein Sende- oder Empfängerbetrieb freigegeben wird. Natürlich können beide Betreibsartenin einem Gegenbetrieb gleichzeitig freigegeben wrden.

Während einer Übertragung der Sendesteuerinformation aus der MLCP 10 an die HCLA 14 liefert die MLCP ein Befehlswort an den Dekodierer 21, um den DO-Ausgang des Dekodierers zu einem logischen Nullniveau zu setzen. Ein 4-Bit-Sendesteuer-wort wird aus der MLCP danach in die RAM-Schaltung 26 geladen. Aus den 4 Bits zeigen die 0,1 und 2 Bits die Wortlänge der Information und Bit 3 das Erscheinen eines letzten Wortes der zu übermittelnden Nachricht an.

Das Steuersyste, tastet das Sendesteuerwort durch die Übermittlungauswahlsteuersignale und eines Ausgangfreigabesignals an die RAM-Schaltung ab. Das Sendesteuerwort wird dabei an die Leitungen 39-42 geliefert, die über Dreizustandknotenpunkte 270,272,274 und 276 an die DAI- bis Da4-Eingänge des Mikroprozessors 110 führen. Der Betrieb des Rechenwerkes im Mikroprozessor 110 und des Multiplexers 137 wird wie vorher beschrieben verwendet, um die Bedeutung des Sendesteuerwortes mittels des Steuersystems auszuführen.

Bei der Übertragung der Information durch die HCLA 14 muss das Steuersystem der PROM-Schaltung 180-186 bestimmen, ob ein neues Sendebit zur Übertragung an die DCE 16 vorhanden ist. Diese Bestimmung wird mit der Abtastung des Q-Ausgangs der Flipflopschaltung 210 in Fig. 2d durchgeführt. Besonders wird der Multiplexer 137 an seinen A4-Eingang aus dem Steuersystem umgeschaltet, was mit Hilfe der Flipflopschaltung 141 geschieht. Jedesmal, wenn ein nächster Bit zur Übertragung vorbereitet ist, was durch den A4-Eingang des Multiplexers 137 mit einem logischen Nullniveau angezeigt ist, wird der D1-Ausgang des Dekodierers 141 freigegeben und durch das ODER-Gatter 155 geführt, um den WE- (Freigabe zum Schreiben) Eingang der RAM-Schaltung 134 zu versperren. Das Steuersystem liefert weiter Auswahlsteuersignale an die SEL1- bis SEL4-Eingänge der RAM-Schaltung 134, um ein der in der RAM-Schaltung 134 gespeicherten 16 4-Bit-Worte auszuwählen, und

8

5

10

15

20

25

30

35

40

45

50

55

60

65

gibt das 4-Bit-Wort der RAM-Schaltung 134 durch Herausgabe eines logischen Nullwertes an die Leitung 165 frei. Als Antwort darauf werden die Ausgangssignale der RAM-Schaltung 134 an die Leitungen 166-169 gegben, die an Knotenpunkte 270,272, 274 und 276 jeweils führen. Die 4-Bit-Ausgangssignale der Knotenpunkte werden an die DAI- bis DA4-Eingänge des Mikroprozessors 110 geführt, und in Zusammenhang mit einer mittels des Steuersystems an die INO- bis IN8-Eingänge des Mikroprozessors gelieferten TAMN-Anweisung ausgeführt. Das Resultat der Ausführung wird an dem DO-Ausgang des Mikroprozessors angezeigt und über ein NOR-Gatter 136 an den A6-Eingang des Multiplexers 134 übermittelt. Der Multiplexer wird an seinen A6-Eingang wie vorher beschrieben gesetzt, um die Herausgabe eines neuen Befehls aus den Dekodierern 141 und 154 zu bewirken. In Antwort darauf wird ein Rückstellsendebe-reitsignal am D4-Ausgang des Dekodierers 154 erzeugt, um die Flipflopschaltung 210 in Fig. 2d zurückzusetzen.

Wenn der Multiplexer 202 in Fig. 2d an seine A2- bis D2-Eingänge während einer Sendeart wie vorher beschrieben, gesetzt wird, wird ein Sendetaktsignal mit einer Taktfrequenz bis zu 20,0 KHz durch die lokale DCE 16 mit Hilfe des Empfängers 201 an den A2-Eingang des Multiplexers gesendet. Das Taktsignal wird an die Takteingänge der Flipflopschaltung 209 und 210 übermittelt. Nach jeder positiven Flanke des Sendetaktsignals wird die Flipflopschaltung 210 gesetzt und der Mikroprozessor 110 tastet unter Programmkontrolle und der vorher beschriebenen Betätigung des Multiplexers 137 den Ausgang der Flipflopschaltung ab. Wenn die Flipflopschaltung gesetzt ist, zweigt das Programm an ein Sendeunterprogramm ab, und der Dekodierer 154 gibt ein Rückstellsignal an die Flipflopschaltung 210 ab, um diese rückszustellen. Diese Betätigung erscheint periodisch mit den positiven Flanken des Sendetaktsignals, das aus der DCE übermittelt wird.

Während eines Sendebetriebs werden die 4-Bit-Daten in den RAM-Schaltungen 26 und 30 unter Programmkontrolle durch die UND-Knoten 270,272,274 und 276 in Fig. 2e an die DAI- bis DA4-Eingänge des Mikroprozessors 110 übermittelt. Besonders gibt das Steuersystem Steuersignale an die SEL1- und SEL2-Eingänge der RAM-Schaltungen 26 und 30 ab, um die Daten in den RAM-Schaltungen 26 und 30 zu adressieren und zu lesen. Das Steuersystem gibt weiter logische Nullsignale an die F-Eingänge der RAM-Schaltungen ab, um die Ausgänge der RAM-Schaltungen freizugeben. Wenn die Daten in den RAM-Schaltungen 26 und 30 während einem Sendebetrieb erschöpft werden, wird ein logisches Nulleinblendesignal am DO-Ausgang des Dekodierers 154 als Antwort an Steuersignale des Steuersystems abgegeben. Die Flipflopschaltung 32 in Fig. 2a wird dabei gesetzt, um anzuzeigen, dass die Daten in den RAM-Schaltungen 26 und 30 erschöpft worden sind.

Das Steuersystem erzeugt auch ein zweites, logisches Nulleinblendesignal am D2-Ausgang des Dekodierers 154, das an den J-Eingang der Flipflopschaltung 88 gesendet wird, um die Flipflopschaltung zu setzen und der MLCP anzuzeigen, dass zusätzliche Daten übermittelt werden können. Die Setzebdingung wird über das UND-Gatters 97 an die MLCP 10 nur dann übermittelt, wenn die MLCP 10 den in der DCE aus den Flipflopschaltungen 207 und 237-243 bestehenden Steuerregister geladen hat. Bevor dies passiert, wird eine Zustandbedingung aus dem Mikroprozessor 110 in die RAM-Schaltung 35 unter Programmkontrolle geladen. Besonders gibt das Steuersystem Steuersignale an die zu den L2-und Ll-Eingängen der RAM-Schaltung 35 jeweils führenden Leitungen 48 und 55 ab , um eine Adresse zum Schreibebetrieb auszuwählen. Wenn ein logisches Nulltaktsignal aus dem Gatter 56 ausgegeben wird, wird eine Zustandsinformation des Mikroprozessors 110 jeweils über die Leitungen 130-133 undLeitungen 60-57 an die AI- bis A4-Eingänge der RAM-Schaltung 35 übermittelt. Ein von Null verschiedenes Zustandssignal wird in die RAM-Schaltungen 34 und 35 geladen, wenn eine Unterlauf644235

bedingung erschienen ist. Zum Zeitpunkt des Empfanges der Unterbrechung aus der Flipflopschaltung 88 prüft die MLCP die RAM-Schaltung 35, um die Unterlaufbedingung zu bestimmen. Besonders gibt die MLCP 10 ein Steuerwort mittels des Dekodierers 21 an die SEL1- und SEL2-Eingänge der RAM-Schaltung 35 ab, um eine zu lesende RAM-Adresse auszuwählen. Der Dekodierer 21 verursacht weiter ein logisches Nullsignal, das an den F-Eingang der RAM-Schaltung geliefert werden soll, wobei die Ausgänge der RAM-Schaltung freigegeben werden. Wenn die Unterlaufbedingung nicht vorhanden ist, wird wie vorher aus der MLCP ein nächstes Datenwort herausgegeben.

Es sollte verständlich sein, dass jedesmal, wenn die MLCP 10 eine Zustandsinformation aus der RAM-Schaltung 35, wie vorher beschrieben, herausliest, wird der Ausgang des Gatters 28 zu einem logischen Nullsignal gesetzt, um die Treiber 224-227 in Fig. 2d freizugeben. Die DCE-Zustandsinformation 16 aus den Empfängern 220-223 werden danach mittels der Leitungen 229-232 an die Dreizustandknoten 278,280,282 und 284 in Fig. 2e geliefert. Die Leitungen 279,281,283 und 285 werden durch die MLCP 10 gelesen.

Eine Unterlaufbedingung erscheint, wenn die MLCP 10 ein neues Datenwort zu dem Zeitpunkt, in dem ein vorhergehendes Datenwort aus der RAM-Schaltung 134 mittels des Mikroprozessors 110 herausgelesen wurde, nicht übermittelt hatte. Wenn die Flipflopschaltung 32 in einer Setzebedingung verbleibt, nachdem ein Datenwort aus der RAM-Schaltung 134 und dem Mikroprozessor 110 herausgelesen wurde, wird eine Unterlaufbedingung angezeigt. Das Steuersystem sendet danach eine Unterbrechungsbitfolge an die DCE 16 ab. Wenn eine vorhergehende Unterbrechung durch die Flipflopschaltung 88 herausgegeben wurde, wird der momentane Unterlaufzustand in die RAM-Schaltung 35 geladen und eine andere Unterbrechung wird durch die Flipflopschaltung 88 erzeugt, um die MLCP zu informieren, dass eine Unterlaufbedingung erschienen ist. Die MLCP kann danach die vorher beschriebene Datenspeicherung in die RAM-Schaltungen 26 und 30 einen nächsten Nachrichtenblock starten.

Sobald Daten aus den RAM-Schaltungen 26 und 30 an den Mikroprozessor 110 übermittelt werden und die MLCP informiert wird, dass zusätzliche Daten an die HCLA übermittelt werden können, hat die MLCP eine Zeitperiode von den Bits, wo «n» die Wortlänge der Daten ist, in der sie antworten soll. Wenn zusätzliche Daten durch die MLCP übermittelt werden, wird die Flipflopschaltung 32 durch die MLCP mittels eines logischen Einsausblendesignals an dem D3-Ausgang des Dekodierers 21 in Fig. 2a zurückgesetzt, wenn Daten in die RAM-Schaltungen 26 und 30 geladen werden sollten. Die MLCP stellt dann die Flipflopschaltung 88 durch Erzeugung eines logischen Einsausblendesignals am Ausgang des NAND-Gatters 29 zurück, welches Signal an den K-Eingang der Flipflopschaltung geführt wird.

Währenddem die Informationen aus den RAM-Schaltungen 26 und 30 gelesen wird, wird das vorher beschriebene Sendesteuerwort durch den Mikroprozessor 110 untersucht, um die momentane Wortlänge und das Erscheinen des letzten Wortes in einem Nachrichtenrahmen zu bestimmen.

Nachdem ein Datenwort, das irgendeinde Wortlänge aufweisen kann, in den Eingang der RAM-Schaltung des Mikroprozessors 110 geladen wurde, erfolgt eine Stellenverschiebung nach rechts, in der das Datenwort in die RAM-Schaltung 134 geladen wird. Das Datenwort wird dann in eine interne RAM-Schaltung des Mikroprozessors 110 zurückgeladen, um ein Bit nach rechts verschoben und in die RAM-Schaltung 134 zurückgeladen. Das rechtsstehende Bit des Datenwortes wird unter Programmkontrolle aus dem Dl-Ausgang des Mikroprozessors 110 an den D-Eingang der Flipflopschaltung 236 in Fig. 2d herausgeschoben. Nach dem Erscheinen einer nächsten, positiven Flanke des DCE-Sendetaktsignals an der Leitung 200, wird der Inhalt der internen RAM-Schaltung des Mikroprozessors 110 wiederum nach rechts verschoben, um ein anderes Bit in die Flipflopschaltung 236 zu

9

5

10

15

20

25

30

35

40

45

50

55

60

65

644235 10

laden. Dazu wird der Inhalt der Flipflopschaltung236 in die Die MLCP 10 ladet die RAM-Schaltung 20 mit einem Vier-Bit-

Flipflopschaltung 209 geladen. Nach dem Erscheinen einer näch- Empfängersteuerwort, wenn Daten aus der DCE 16 an die sten, positiven Flanke des Sendetaktsignals, wird ein nächstes MLCP 10 übermittelt werden sollten. Besonders steuert die

Sendedatenbit aus der Flipflopschaltung 236 in die Flipflopschal- MLCP die D3- und D4-Ausgänge des Dekodierers 21 und die tung 209 transferiert. Die Datenbits fliessn durch die Flipflop- 5 Leitung 71, um die MLCP-Datenbits 4-7 in die adressierte

Schaltung unter der Sendetaktfrequenz, durch den D2-Eingang Stellung RAM-Schaltung 30 zu laden. Bits 0,1 und 2 des des Multiplexers 202 und Treiber 214 an die Leitung 215, die zu Steuerwortes zeigen die erwartete Wortlänge des Datenwortes

DCE 16 führt. Dieser Prozess erfolgt für «n» Bit, wobei Buch- an, das aus der DCE 16 empfangen wird.

Stabe «n» der Wortlänge entspricht. Unter der Programmkontrolle wird das empfangene Steuer-

Nachdem ein Datenwort aus dem Mikroprozessor 110 heraus- 10 wort durch die UND-Knotenpunkte 270,272,274 und 276 an die geschoben wurde, führt das Steuersystem eine TAMN-Anwei- Dateneingänge des Mikroprozessors 110 übermittelt. Besonders sung aus, um die Flipflopschaltung 32 in Fig. 2a zu überprüfen. die an Leitungen 47 und 48 jeweils angeschlossene D3- und D4-

Wenn die Flipflopschaltung 32 gesetzt ist, wird eine Fehlerbedin- Ausgänge der PROM-Schaltung 185 und die Leitung 50 ange-

gung angezeigt, in der die MLCP verfehlt hat, Daten unter der schlossene Dl-Ausgang der PROM-Schaltung 182 geben die an

HCLA-Verarbeitungsfrequenz zu übermitteln. Deswegen wurde15 Knotenpunkte 270,272,274 und 276 angeschlossene Leitungen eine Unterlaufbedingung herausgegeben. wie vorher beschrieben, frei.

Nach dem Erscheinen eines Rahmenendes, das durch den Bit 3 Der Mikroprozessor arbeitet nach dem Steuerwort entspre-

des Sendesteuerwortes angezeigt wird, wird ein Zustandswort chend einer Mikroanweisung, die durch das Steuersystem an die wie vorher beschrieben in die RAM-Schaltung 35 nach dem INO- bis IN8-Eingänge des Mikroprozessors geliefert wird. Das

Erscheinen einer nächsten Unterbrechung der Flipflopschaltung 20 Resultat des Betriebs wird an dem DO-Ausgang des Mikropro-

88 geladen, um der MLCP zu zeigen, dass die vorherige Daten- zessors angezeigt und über ein NOR-Gatter 136 an den A6-

nachricht richtig an die DCE 16 übermittelt wurde. Eingang des Multiplexers 137 geliefert. Wenn der Multiplexer

Zwischen den Nachrichtenrahmen werden die Synchronisa- 137 an den A6-Eingang jeweils als Antwort an die Ausgänge der tionsfolge oder die Abbruchfolge durch die HCLA erzeugt und UND-Knotenpunkte 274,272 und 270 der Leitungen 138-140

an die DCE 16 übermittelt. Besonders wird das Bit 3 des umgeschaltet ist, wird der A6-Eingang des Multiplexers durch

Sendesteuerwortes, das ein Ende der Nachricht bestimmt, zwi- die Flipflopschaltung den Dekodierer 141 freigeben. Als Ant-

schen den Rahmen geprüft, um anzuzeigen, ob eine Synchronisa- wort auf die Störsignale der Leitungen 150-152, werden die D0-

tions- oder Unterbrechungsfolge an die DCE 16 herausgegeben und D7-Ausgangssignale des Dekodierers 141 über ein UND-

werden soll. Gatter 153 geliefert, um den Dekodierer 154 freizusetzen.

Eine weitere Aufgabe der HCLA 14 ist einem Empfänger 30 Wenn die HCLA 14 zum Empfang der Daten aus der DCE 16

anzuzeigen, ob Daten- oderSteuerworte übermittelt wurden. vorbereitet ist, was durch eine logische Null auf dem Q-Ausgang

Besonders bestehen die Synchronisations- oder Abbruchsteuer- der Flipflopschaltung 238 und dem Q-Ausgang der Flipflopschal-

-.vorte aus sechs oder mehr nachfolgenden logischen Einswerten. tung 38 ersichtlich ist, werden Datenbits aus der DCE 16

Wenn in einer Informationsübertragung fünf oder mehr nachfol- akzeptiert. Besonders wird ein DCE-Empfängertaktsignal mit gende logische Einswerte erscheinen, fügt die HCLA nach dem einer Frequenz bis zu 20,0 KHz aus der DCE 16 an der Leitung

Erscheinen der fünf nachfolgenden logischen Einswerte einen 203 in Fig. 2d empfangen. Das Taktsignal wird durch den B2-

logischen Nullwert, um dem Empfänger anzuzeigen, dass Daten Eingang des Multiplexers 202 und den Inverter 211 an die

übermittelt werden. Der Empfänger entfernt danach den logi- Takteingänge der Flipflopschaltungen 212 und213 geliefert,

sehen Nullwert, um die Datennachricht wieder herzustellen. Datenbits aus der DCE 16 werden an der Leitung 205 empfangen

Diese Eigenschaft eines Sendebetriebs erscheint zwischen den 40 und durch den Empfänger 206 und C2-Eingang des Multiplexers

Stellen 51300 und 54400 des Programms. Wenn ein Empfänger- 202 an den D-Eingang der Flipflopschaltung 212 übermittelt,

betrieb erfolgt, wird eine logische Null entfernt, wie es an den Nach dem Erscheinen jeder steigenden Flanke in dem DCE-

Stellen 98400 und 101900, und 105 000 und 105100 der Fall ist. Empfängertaktsignal am Ausgang des Inverters 211 wird ein

Wenn ein Datenempfängerbetrieb verlangt wird, in dem _ Datenbit aus der DCE 16 in die Flipflopschaltung 212 geschoben

Daten aus der DCE 16 an die MLCP 10 übermittelt werden, gibt 43 und die Flipflopschaltung 213 gesetzt.

die MLCP 10 ein Hauptlöschesignal an die Leitung 69 in Fig. 2a Das Steuersystem überwacht in der vorher beschriebenen Art ab, um die Flipflopschaltung 238 zurückzustellen. Jedesmal, durch die Umschaltung des Multiplexers 137 an seinen A5-wenn die Flipflopschaltung 238 zurückgestellt ist, wird das Q- Eingang den Q-Ausgang der Flipflopschaltung 213 an der Lei-Ausgangssignal der Flipflopschaltung einen logischen Nullwert tung 145. Wenn das Q-Ausgangssignal eine logische Null ist, aufweisen, der an den Setzeeingang der Flipflopschaltung 38 in 50 stellt das Steuersystem durch Herausgabe eines logischen Nullsi-Fig. 2a geliefert wird. Der Q-Ausgang der Flipflopschaltung 38 gnals auf dem Q-D5-Ausgang des Dekodierers 154 die Flipflop-wechselt danach zu einem logischen Nullwert. Diese Bedingung Schaltung 213 zurück. Das Steuersystem führt dann ein Unterkann wie vorher beschrieben durch die TAMN-Anweisung auf programmzum Datenempfang aus der DCE 16 aus, wie es an der dem Multiplexer 137 getestet werden. Während der Periode, in Stelle 98400 im Anhang A angedeutet ist.

der der Q-Ausgang der Flipflopschaltung eine logische Null 55 Das Q-Ausgangssignal der Flipflopschaltung 212 wird an den aufweist, werden keine zusätzlichen Daten aus der DCE 16 Dreizustandtreiber 127 in Fig. 2b übermittelt. Wenn das Steuerakzeptiert und keine Nachrichten durch den Mikroprozessor 110 system eine logische Null an die Leitung 129 herausgibt, um den zusammengestellt. Ausgang des Treibers 127 und eine Mikroanweisung an den

Wenn die MLCP 10 einen Empfängerbetrieb in die Wege zu Mikroprozessor 110 zur Ausfürhung einer Stellenverschiebung leiten bereit ist, ladet die MLCP die Flipflopschaltung 207 und 60 nach rechts freizugeben, wird das DCE-Datenbit durch den

237-243 in Fig. 2d wie vorher beschrieben. Besonders wird die Treiber durchgegeben und in eine RAM-Schaltung des Mikro-

Flipflopschaltung 207 rückgestellt, um den Multiplexer 202 an Prozessors 110 nach rechts verschoben. Der oben beschriebene seine A2- bis D2-Eingänge umzuschalten. Dazu ist die Flipflop- Prozess wird bei jeder steigenden Flanke des DCE-Empfänger-

schaltung 238 gesetzt, um die Flipflopschaltung 38 zurückzuset- taktsignals am Ausgang des Inverters 211 wiederholt,

zen. Wenn das Steuersystem eine logische Null auf dem Dl- 65 In dieser Art werden Datenbitfolgen aus der DCe 16 in den

Ausgang des Dekodierers 154 an der Leitung 84 erzeugt, um die Eingang der RAM-Schaltung des Mikroprozessors 110 zur weite-

Flipflopschaltung 38 zurückzustellen, wird ein Empfängerbetrieb ren Verarbeitung verschoben. Besonders das Erscheinen eines in die Wege geleitet. Acht-Bit-Signals mit einer logischen Null, die durch sechs logi-

11

644235

sehe Eins und eine logische Null gefolgt wird, zeigt eine Synchro-nisierungsfolge. Die Synchronisierungsfolge kann auf einen Anfang eines Nachrichtenrahmens hinweisen oder genauer, dass ein Nachrichtenrahmen folgen soll. Wenn eine Synchronisierungsfolge durch eine nichtsynchronisierte Folge gefolgt wird, zeigt die nicht synchronisierte Folge an, dass der erste Teil der Nachricht begonnen hat. Wenn die nichtsynchronisierte Folge aus sieben oder mehr aber weniger als fünfzehn nachfolgenden logischen Einbits besteht, wird eine Abbruchfolge angezeigt. Die Abbruchfolge erscheint, wenn eine Datenübertragung fehlgegangen ist. Der Datenempfänger sollte danach die während des momentanen Nachrichtenrahmens übermittelte Information ignorieren.

Wenn fünfzehn oder mehr logische Ein-Bit-Signale in einer Folge erscheinen, ein Leerlaufübertragungszustand ist angezeigt. Der Leerlaufübertragungszustand zeigt an, dass keine Daten mehr transferiert werden.

Eine Synchronisierungsfolge der Bits wird verwendet, um anzuzeigen, dass ein Ende des Rahmens erschienen ist, und eine nachfolgende Leerlaufübermittlungszustandsfolge wird anzeigen, dass der Empfängerbetrieb abgeschlossen wurde.

Bei der Überprüfung des in die interne RAM-Schaltung des Mikroprozessors 110 geschobenen Bitstromes, führt der Mikroprozessor eine durch das Steuersystem gelieferte TAMN-Anweisung aus, um das Erscheinen einer besonderen Bitfolge zu überprüfen. Wenn die besondere Bitfolge gefunden ist, wechselt der DO-Ausgang des Mikroprozessors 135 zu einem logischen Einsniveau, um anzuzeigen, dass eine Bedingung richtig ist. Wenn die Bedingung falsch ist, wechselt die Leitung 135 zu einem logischen Nullniveau. Diese Bedingung wird vorher beschrieben durch den Multiplexer 137 an das Steuersystem signalisiert.

Wenn der DO-Ausgang des Mikroprozessors an einem logischen Einsniveau ist, wird eine nächste Anweisung des Programms im Anhang A ausgeführt. Wenn der DO-Ausgang des Mikroprozessors an einem logischen Nullniveau ist, wird die nächste Anweisung des Programms übersprungen.

Der binäre Informationsstrom aus der DCE 16 wird anfänglich überprüft, um eine Synchronisierungsfolge zu entdecken, die den Anfang des Nachrichtenrahmens anzeigt. Nach dem Erscheinen einer Synchronisierungsfolge, werden jeweils gleichzeitig acht Bit des Datenstroms untersucht, um eine nichtsynchronisierte Folge zu entdecken. Das Erscheinen einer nichtsynchronisierten Folge zeigt ein erstes Datenwort in einem Rahmen an. Wenn eine andere Synchronisierungsfolge oder eine Abbruchfolge vor den 24 Bits einer nichtsynchronisierten Folge erscheint, ist der angezeigte Datenrahmen zu kurz und der Nachrichtenrahmen ist unakzeptierbar. Wenn eine zweite Synchronisierungsfolge entdeckt wird, nachdem der unakzeptierbare Datenrahmen angezeigt wurde, kann ein zweiter Nachrichtenrahmen beginnen. Wenn eine Abbruchfolge in einem unakzeptierbaren Datenrahmen entdeckt wird, wird das Steuersystem eine zweite Synchronisierungsfolge oder eine Leerlaufübertragungsbedingung weitersuchen. Selbstverständlich werden die Synchronisierungs-, Abbruch- und Leerlaufübertragungsbitfolgen nie an die MLCP 10 übertragen. Die Annahme solcher Bitfolgen wird aber angezeigt.

Wenn das Steuersystem einen Leerlaufübertragungszustand detektiert, wird die MLCP 10 durch eine Zustandsortübertragung informiert. Das Steuersystem überprüft den Q-Ausgang der Flipflopschaltung 88 in Fig. 2b, um zu bestimmen, ob die RAM-Schaltung 35 in einem Sendebetrieb verwendet wird. Wenn die Flipflopschaltung 88 zurückgestellt ist, kommt ein Sendebetrieb nicht zustande und ein Statuskode wird wie vorher beschrieben an die RAM-Schaltung 35 übermittelt. Dazu gibt das Steuersystem ein logisches Nullsignal durch den D3-Ausgang des Dekodierers 154 an die Leitung 91 ab. Das Signal wird durch den Inverter 90 in Fig. 2a an den J-Eingang der Flipflopschaltung 87 geliefert. Ein logisches Nullempfängerbetriebanforderungssi-

gnal wird dabei an den Q-Ausgang der Flipflopschaltung 87 herausgegeben. Weil der Q-Ausgang der Flipflopschaltung 38 an einem logischen Nullniveau ist, wechselt der Ausgang des UND-Gatters 86 zu einem logischen Nullniveau, um der MLCP 10 zu 5 signalisieren, die Zustandsinformation in der RAM-Schaltung 35 zu lesen. In Antwort daraufliest die MLCP 10 die in der RAM- . Schaltung 35 vorhandene Information und stellt die Flipflopschaltung 87 zurück. Besonders gibt der MLCP-Dekodierer 21 ein logisches Nullsignal an seinen D6-Ausgang ab, und die MLCP 10 gibt ein logisches Signal an die Leitung 92 heraus. Der Ausgang des Gatters 33 wechselt danach zu einem logischen Einsniveau, das an den K-Eingang der Flipflopschaltung 87 geliefert wird, um die Flipflopschaltung zurückzusetzen. Die MLCP 10 wird dabei benachrichtigt, dass ein Leerlaufübertragungszustand vorhan-15 den ist und danach weist die HCLA 14, dass das Zustandswort gelesen wurde.

Nachdem 24 Bits in einem Nachrichtenrahmen detektiert worden sind, wird ein erstes 8-Bit-Datenwort an die MLCP 10 übermittelt. Wenn ein Sendebetrieb nicht zustande kommt, wird 20 das Datenwort aus den Leitungen 57-60 in die RAM-Schaltungen 34 und 35 in Antwort auf das Gatter 56 geladen. Besonders werden vier Datenbits in die RAM-Schaltung 34 und vier Datenbits in die RAM-Schaltung 35 geladen. Zusätzlich zu den vier Datenbits wird wie vorher beschrieben ein Zustandswort des 25 Nachrichtenrahmens in die RAM-Schaltung 35 geladen. Ein nur Null aufweisendes Zustandswort zeigt an, dass ein Datenwort in den RAM-Schaltungen 34 und 35 existiert, und dass dieses Datenwort nicht das letzte Datenwort des Rahmens ist. Ein Nicht-Nullzustandswort zeigt an, dass ein letztes Datenwort des 30 Rahmens erschienen ist.

Das Steuersystem erzeugt danach ein Einblendesignal auf dem D3-Ausgang des Dekodierers 154, das an den J-Eingang der Flipflopschaltung 87 übermittelt wird, um eine Unterbrechung zu bewirken. Die MLCP 10 wird dabei benachrichtigt, dass Emp-35 fängerdaten und Zustandsinformation in die RAM-Schaltungen 34 und 35 geladen wurde. In Anwort danach liest die MLCP die in den RAM-Schaltungen 34 und 35 gespeicherte Information. Besonders werden die SEL1-, SEL2- und F-Eingänge der RAM-Schaltungen 34 und 35 durch den Dekodierer 21 gesteuert, um 40 die Empfängerdaten an die Leitungen 61-68 zu übermitteln. Die Daten an den Leitungen 61-64 werden durch Dreizustandknoten 278,280,282 und 284 in Fig. 2e an die MLCP 10 übermittelt. Die Daten an den Leitungen 65-68 werden direkt an die MLCP übermittelt. Die MLCP stellt dann wie vorher beschrieben die 45 Flipflopschaltung 87 zurück.

Bei der Informationsübertragung aus der HCLA 14 an die MLCP 10 sind die ersten zwei Datenworte immer Acht-Bit-Worte. Danach wird die Wortlänge durch das Empfängersteuerwort in der RAM-Schaltung 30 angezeigt. Wenn die Wortlänge 50 kleiner als acht Bits ist, wird das Datenwort vor dem Laden in die RAM-Schaltungen 34 und 35 in einem Acht-Bit-Feld durch den Mikroprozessor 110 nach rechts angeordnet. Bevor jedes Bit in die RAM-Schaltungen 34 und 35 geladen wird, wird die Flipflopschaltung 88 unter der vorher beschriebenen Programmkontrolle 55 geprüft, um eine Sendemodusbedingung zu detektieren. Im weiteren überprüft das Steuersystem den Ausgang der Flipflopschaltung 87, um eine Empfängermodusbedingung zu detektieren. Wenn die Flipflopschaltung 87 gesetzt ist, liest die MLCP 10 das in den RAM-Schaltungen 34 und 35 gespeicherte Datenwort 60 und ein Überlauffehler wird angezeigt. Wenn eine Überlaufbedingung erscheint, wird eine weitere Datenübermittlung an die MLCP 10 gesperrt. Besonders werden keine weiteren Datenübertragungen an die RAM-Schaltungen 34 und 35 erfolgen und keine Unterbrechungsbedingung wird an die MLCP herausgege-65 ben, die anzeigt, dass die RAM-Schaltungen 34 und 35 gelesen werden sollen. Der vorher beschriebene Betrieb wird fortgesetzt bis eine Synchronisierungsfolge oder eine Abbruchbitfolge detektiert wird. Das Erscheinen einer Synchronisierungsfolge

644235

12

zeigt das Ende eines gültigen Nachrichtenrahmens an, währenddem das Erscheinen einer Abbruchfolge das Ende einer ungültigen Nachrichtenfolge anzeigt.

Es ist zu verstehen, dass das Erscheinen einer Synchronisie-rungsfolge am Ende eines Nachrichtenrahmens nicht unbedingt bedeuten muss, dass alle Informationen in dem Nachrichtenrahmen an die MLCP übermittelt wurde. Daher kann die Information immer noch in beiden RAM-Schaltungen 34 und 35 und in der internen RAM-Schaltung des Mikroprozessors 110 verblei-ben. Die letzten zwei in einem Nachrichtenrahmen vorkommenden Worte sind FCS(Rahmenübertragungsfolge)-Worte. Jedes der zwei Worte erscheint in inem Acht-Bit-Feld, um eine CRC (zyklische Bockprüfung) zu erzeugen.

Nach dem Erscheinen einer Synchronisierungsfolge am Ende 15 eines Nachrichtenrahmens wird kein weiterer Betrieb erfolgen, bis die MLCP 10 die Daten in den RAM-Schaltungen 34 und 35 gelesen und die Flipflopschaltung 87 zurückgestellt hat. Zum Zeitpunkt, wenn die Flipflopschaltung zurückgestellt wird, sind die Daten in den RAM-Schaltungen 34 und 35 das letzte Daten- 20 wort nachfolgende Daten, die vor dem FCS-Wort vorangehen. Danach setzt das Steuersystem das letzte Datenwort nach rechts und überprüft es, um zu versichern, dass eine Sendemodusbedin-gung nicht vorhanden ist. Das letzte Datenwort wird dann in die RAM-Schaltungen 34 und 35 geladen. 25

Das Steuersystem liefert eine letzte Datenwortlängeangzeige an die AI- bis A3-Eingänge der RAM-Schaltung 35. Eine logische Eins wird auch an den A4-Eingang der RAM-Schaltung geliefert, um anzuzeigen, dass das momentan in den RAM-Schaltungen 34 undn 35 bestehende Datenwort das letzte Datenwort der Nachricht ist. Eine Empfängerunterbrechung wird dann am Ausgang der Flipflopschaltung 87 erzeugt, um an die MLCP 10 zu übermitteln, dass eine Zustandinformation aus den RAM-Schaltungen 34 und 35 zu lesen ist. Die MLCP liest zuerst die Zustandinformation in den RAM-Schaltungen 34 und 35 und

30

35

danach die Daten in den RAM-Schaltungen 34 und 35. Die MLCP stellt danach die Flipflopschaltung 87zurück.

Nach dem Detektieren der Rückstellbedingung der Flipflopschaltung 87 und der Überprüfung der Flipflopschaltungen 87 und 88, um das Nichterscheinen eines Sendemodus und das Erscheinen eines Empfängermodus zu detektieren, ladet das Steuersystem die RAM-Schaltungen 34 und 35 mit der rechten Hälfte der FCS-Bitfolge. Das Steuersystem ladet dann die RAM-Schaltung 35 mit einer Zusatzinformation, die nur Nullen aufweist und anzeigt, dass ein normaler Nachrichtenrahmen erschienen ist. Wenn ein kurzer Nachrichtenrhamen, ein unterbrochener Nachrichtenrahmen oder eine Überlaufbedingung detektiert werden, wird die FCS-Bitfolge nicht an die MLCP übermittelt. Besonders zeigt das Bit 4 der Zustandsinformation das Erscheinen eines kurzen Nachrichtenrahmens, Bit 5 das Erscheinen einer Abbruchbedingung und Bit 6 das Erscheinen einer Überlaufbedingung an. Es ist zu verstehen, dass ein weniger als 25 Bits aufweisender Rahmen automatisch abgelegt wird. Ein Rahmen, der zwischen 25 und 31 Bits aufweist, wird als ein kurzer Rahmen bestimmmt.

Wenn das Steuersystem die Flipflopschaltung 87 setzt, um die MLCP 10 wie vorher beschrieben zu unterbrechen, wird der vorher beschriebene Betrieb für die linke Hälfte der FCS-Bitfolge wiederholt, die unter normalen Betriebsbedingungen nur Nullen aufweisendes Zustandswort ist. Die FCS-Bitfolge wird an die MLCP 10 durch das Steuersystem unabhängig von dem DCE-Empfängertaktsignal 16 an der Leitung203 in Fig. 2d übermittelt.

Wenn die MLCP 10 ein Abschluss des Nachrichtenrahmens während der Zeit befehlen sollte, wenn eine Übertragung einer Nachricht aus der HCLA 14 erfolgt, stellt die MLCP 10 die Flipflopschaltung238 zurück, die danach die Flipflopschaltung 38 ersetzt. In Antwort darauf sperrt das Steuersystem die HCLA 14 vor dem Empfangen weiterer Nachrichten, bis die Flipflopschaltung 238 wiederum durch die MLCP gesetzt wird.

M

10 Blatt Zeichnungen

Claims (3)

644235 2 PATENTANSPRÜCHE Schnittstellenlogikschaltung und Setzeingangssignale von den Nur-Lese-Speichern empfangen und wobei die Nur-Lese-Spei-

1. Steuerungsadapter für Übertragungsleitungen zur Schaf- eher mit dem Rechner, den Direktzugriffsspeichern und der fung eines breitbandigen zweiseitigen Datenweges mit hohem Schnittstellenlogikschaltung verbundene Ausgänge aufweisen. Datenfluss über eine Übertragungsleitung zwischen einem .Nach- 5 5. Steuerungsadapter für Übertragungsleitungen nach richtenübertragungsprozessor und einer Terminaleinrichtung, Anspruch 4, dadurch gekennzeichnet, dass der zweite Decoder gekennzeichnet durch eine Schnittstellenlogikschaltung (88,97, (141) zum Empfang von Steuereingangssignalen von der Mehr-141,154), ausgestaltet zum Anschluss an den Nachrichtenüber- zahl von Nur-Lese-Speichern ausgestaltet ist.

tragungsprozessor und die Übertragungsleitung, zum Empfang 6. Steuerungsadapter für Übertragungsleitungen nach von Steuersignalen und Daten vom Nachrichtenübertragungs- 10 Anspruch 4 oder 5, dadurch gekennzeichnet, dass die Firmwareprozessor und zur Abgabe von Unterbrechungsnachfragesigna- Steuerungseinrichtung zusammen mit einem dritten Decoder len und Steuerinformationen an den Nachrichtenübertragungs- (134) und einem damit verbundenen Register (32), zur Meldung Prozessor, sowie zum Empfang serieller Datensignale, Taktsi- eines Unterbelegungszustandes an den Nachrichtenübertra-gnale und Statussignale von der Übertragungsleitung und zur gungsprozessor während einer Sendeoperation zur Übertra-Abgabe serieller Datensignale und Steuerdaten an die Übertra- 15 gungsleitung ausgestaltet ist, wobei ein Unterbelegungszustand gungsleitung, eine erste Speichereinrichtung (26,30,34,35,134), vorliegt, wenn die erste Speichereinrichtung keine Daten entausgestaltet zum Empfang und zur Speicherung von Daten, hält.

welche zwischen dem Nachrichtenübertragungsprozessor und 7. Steuerungsadapter für Übertragungsleitungen nach der Terminaleinrichtung ausgetauscht werden und zur Speiche- Anspruch 6, dadurch gekennzeichnet, dass die Schnittstellenlo-rung von Status- und Steuerinformationen von der Schnittstellen- 20 gikschaltung eine Registereinrichtung (87) aufweist, um beim logikschaltung, eine Firmware-Steuerungseinrichtung (110, Empfang von Daten von der Übertragungsleitung die Meldung

175-177,180-186) mit einem durch Steuersignale und Mikro- eines Überlaufzustandes zu ermöglichen, bei dem der Nachrich-wort-Instraktionen steuerbaren Rechner (110) zur Seriewand- tenübertragungsprozessor aus der ersten Speichereinrichtung lung von vom Nachrichtenübertragungsprozessor empfangenen das letzte vom Leitungsadapter empfangene Datenbyte liest. Datenblöcken, zur Parallel Wandlung von von der Terminalein- 25 8. Steuerungsadapter für Übertragüngsleitungen nach einem richtung empfangenen Daten und zur Modifikation von Mikro- der vorstehenden Ansprüche, dadurch gekennzeichnet, dass Wörtern, und einer zweiten Speichereinrichtung zur Speicherung ferner eine Resynchronisierungseinrichtung zur Initialisierung einer Mehrzahl von Mikrowort-Instruktionen, wobei durch die der Adapterschaltungen zum Datenempfang von der Übertra-Firmware-Steuerungseinrichtung eine Sequenz von Mikrowort- gungsleitung vorgesehen ist.

Instruktionen wählbar ist, zur Steuerung des Rechners, des 30

Ablaufs der Firmware-Steuerungsinrichtung, der Schnittstellen-

logikschaltung und der ersten Speichereinrichtung, wobei der

Rechner (110) einen parallelen Dateneingang (DAX-DA4) für Die Erfindung betrifft einen Steuerungsadapter für Übertra den Empfang von Datenwörtern vom Nachrichtenübertragungs- gungsleitungen gemäss Oberbegriff des Patentanspruchs 1. Prozessor über die erste Speichereinrichtung, einen seriellen 35 Als Hardware bestehende Adapter werden zur Anpassung der Dateneingang (S2) für den Empfang von seriellen Daten von der Informationsübertragung zwischen einer Üertragungsleitung Terminaleinrichtung, einen Datenausgang (Dj-D^ zur Abgabe und einer Datenverarbeitungsanlage verwendet. Änderungen im von Datenwörtern an die erste Speichereinrichtung und Daten- Übertragungsablaüf haben grosse Anforderungen an die Adap-bits an die Schnittstellenlogikschaltung und eine Mehrzahl von ter gestellt. Solche Anforderungen werden von einer Steigerung Steuer- und Instruktionseingängen zum Empfang vonMirkowör-40 der Anzahl der Bauelemente begleitet, wobei die Herstellungstern von der Firmware-Steuerungseinrichtung und Steuersigna- kosten und die körperliche Grösse steigen.

len aufweist, und wobei die Firmware-Steuerungseinrichtung Die wesentliche Eigenschaft solcher Nachrichtenübertragung ablaufmässig abhängig von der Steuerinformation vom Nachrich- ist eine gleichlaufende, zweiseitige Übertragung der Informa-tenübertragungsprozessor ausgestaltet ist, um den Betrieb des tion. Die Hardware-Adapter haben zwei separate Systeme nötig Steuerungsadapters an die Anforderungen der Terminaleinrich- 45 gemacht, das eine für Empfängerfunktionen und das andere für tung anzupassen. Senderfunktionen. Es ist auch bekannt, dass die Nachrichten in

2. Steuerungsadapter für Übertragungsleitungen nach der Länge und in der Bit-Rate variieren können. Diese Hard-Anspruch 1, dadurch gekennzeichnet, dass die erste Speicherein- wäre-Adapter sind bisher unter Aufwendung hoher Kosten und richtung eine erste Mehrzahl von Direktzugriffspeichern (23,30) bei starker Raumbeanspruchung mit der nötigen hoch begrenz-zur Speicherung von vom Nachrichtenübertragungsprozessor 50 ten Flexibilität ausgestattet worden. Die Möglichkeiten einer ko-empfangenen Steuer- und Dateninformation und eine zweite steneffektiven Erweiterung der Funktionen solcher Adapter sind Mehrzahl von Direktzugriffspeichern (34,35) zur Speicherung klein.

von Status- und Dateninformationen zur Abgabe an den Nach- Die Probleme, die mit den aus Hardware bestehenden Über-

richtenübertragungsprozessor aufweist. tragungsadapter verbunden sind, wurden teilweise durch das

3. Steuerungsadapter für Übertragungsleitungen nach 55 Aufkommen von Steuervorrichtungen gelöst, welche herkömm-Anspruch 2, dadurch gekennzeichnet, dass die Schnittstellenlo- liehe Bauelemente und einige informationstragende Bauele-gikschaltung einen ersten Decoder (21) aufweist, welcher abhän- mente aufweisen. Währenddem die Zweiteiligkeit des gesamten gig von Steuersignalen vom Nachrichtenübertragungsprozessor Systems zur Anpassung sowohl der Sender- als auch der Empfän-das Schreiben von Steuer- und Dateninformation in die erste gerfunktionen vermieden wurde, wird ein immer noch beträchtli-Mehrzahl von Direktzugriffspeichern und das Lesen von Status- 60 eher Aufwand an Bauelementen getreiben, was durch eine und Dateninformation aus der zweiten Mehrzahl von Direktzu- uneffektive Zusammenstellung von Funktionen der Bauele-griffsspeichern steuert. mente ohne und solchen mit darin gespeicherter Information

4. Steuerungsadapter für Übertragsleitungen nach Anspruch bewirkt wird.

3, dadurch gekennzeichnet, dass die zweite Speichereinrichtung Die uneffektive Zusammenstellung von Funktionen der Baue-eine Mehrzahl von programmierbaren Nur-Lese-Speichern 65 lemente ohne und solchen mit darin gespeicherter Information (180-186) und Zähleinrichtungen (175-177) zur Adresserzeu- hat auch in einer kleineren, Kapazität für Erweiterungen und gung für die Nur-Lese-Speicher aufweist, wobei die Zähleinrich- Änderungen resultiert, als dies möglich wäre. Dazu würde die tungen ein Steuersignal von einem zweiten Decoder (141) in der Informationsübertragungsrate in einem unannehmbaren Mass

durch die Steuerungs- und Zustandsdaten, welche Datennachrichten begleiten, der Bauelemente mit darin gespeicherten Informationen beeinträchtigt. Eine solche Beeinträchtigung durch Steuerungs- und Zustandsdaten wurde durch eine Bitoder Wortabhängige Steuerungsarchitektur erweitert, welche darauf empfindlicher als eine Nachrichtenblocksteuerungsarchi-tektur ist.

Unerwünschte oder ungültige Datennachrichten tragen dadurch im gleichen Ausmass wie die gültigen Nachrichten zu den Anforderungen an die Steuerungs- und Zustandsdaten bei. Ein weiteres Problem bei bekannten Vorrichtungen ist der Verlust der Daten am Ende des Nachrichtenblocks. Wenn ein unvollständiges Datenwort am Ende des Nachrichtenblocks in der Vorrichtung erscheint, so wird der Vorgang abgeschlossen, wenn ein Abschluss der Übertragunszeile erkannt wird. Die Daten gehen dabei verloren.