KR20170008076A - 고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템 - Google Patents

고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템 Download PDF

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KR20170008076A
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Abstract

시스템은 프로세서 및 메모리를 포함할 수 있다. 상기 프로세서 및 상기 메모리는 평형 부호 멀티 페이즈 신호 전송 방식으로 서로 통신할 수 있다. 상기 프로세서 및 상기 메모리는 각각 인터페이스 회로를 포함할 수 있다. 상기 인터페이스 회로는 멀티 페이즈 심벌에 기초하여 데이터를 생성할 수 있다. 예를 들어, 상기 인터페이스 회로는 연속되어 입력되는 2개의 심벌에 기초하여 5비트의 데이터를 생성하는 5:2 맵퍼 또는 2:5 디맵퍼를 포함할 수 있다.

Description

고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템 {INTERFACE CIRCUIT FOR HIGH SPEED COMMUNICATION AND SYSTEM INCLUDING THE SAME}
본 발명은 통신 시스템에 관한 것으로, 더 상세하게는 고속 통신을 위한 인터페이스 회로 및 이를 포함하는 시스템에 관한 것이다.
퍼스널 컴퓨터, 태블릿 PC, 랩탑 컴퓨터, 스마트 폰과 같은 개인 전자제품들은 다양한 전자 구성요소로 구성될 수 있다. 상기 전자 제품 내의 서로 다른 두 개의 전자 구성요소는 짧은 시간 내에 많은 데이터를 처리할 수 있도록 고속으로 통신할 수 있다. 상기 전자 구성요소들은 일반적으로 인터페이스 회로를 통해 통신할 수 있다. 상기 전자 구성요소는 다양한 방식으로 통신할 수 있고, 직렬 통신 방식이 일 예이다.
전자 구성요소의 성능이 발전하면서, 대역폭을 증가시키고 전력 소모를 감소시킬 수 있는 통신 방식의 필요성이 증가되고 있다. 위와 같은 필요성을 만족시키기 위해, 새로운 직렬 통신 방식이 다양하게 제시되고 있고, 새로운 직렬 통신 방식을 뒷받침하기 위한 개선된 인터페이스 회로가 개발되고 있다.
본 발명의 실시예는 심벌을 데이터로 변환할 때 바이트 단위로 데이터를 효률적으로 구성하기 위한 방식을 포함하는 인터페이스 회로 및 이를 포함하는 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 인터페이스 회로는 3개의 페이즈를 갖고 연속으로 입력된 2개의 심벌에 기초하여 5비트의 데이터를 생성하는 디코딩 블록을 포함하고, 상기 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 상기 5비트를 포함하는 바이트 단위의 데이터가 마스킹될 수 있다.
상기 인터페이스 회로는 순차적으로 입력되는 26개의 심벌로부터 65비트의 데이터를 생성할 수 있다.
상기 인터페이스 회로는 제 1 내지 제 5 비트를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우 제 1 바이트의 데이터를 마스킹하고, 제 11 내지 제 15 바이트를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우 제 2 바이트의 데이터를 마스킹할 수 있다.
제 3 바이트의 데이터는 제 65 비트의 정보를 기초하여 마스킹될 수 있다.
상기 인터페이스 회로는 제 26 내지 제 30 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 4 바이트의 데이터를 마스킹하고, 36 내지 제 40 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 5 바이트의 데이터를 마스킹하며, 제 41 내지 제 45 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 6 바이트의 데이터를 마스킹하고, 제 51 내지 제 55 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 7 바이트의 데이터를 마스킹할 수 있다.
상기 인터페이스 회로는 제 61 내지 제 65 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 3 및 제 8 바이트의 데이터 중 하나 이상을 마스킹할 수 있다.
상기 인터페이스 회로는 상기 제 61 내지 제 65 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 제 1 조합인 경우, 상기 제 8 바이트의 데이터를 마스킹할 수 있다.
상기 인터페이스 회로는 상기 제 61 내지 제 65 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 제 2 조합인 경우, 상기 제 3 및 제 8 바이트의 데이터를 모두 마스킹할 수 있다.
본 발명의 실시예에 따른 시스템은 프로세서; 및 와이어 버스를 통해 상기 프로세서와 통신하는 메모리를 포함하고, 상기 메모리는, 상기 와이어 버스의 상태에 기초하여 멀티 페이즈 심벌을 생성하는 수신기; 및 연속으로 입력되는 2개의 멀티 페이즈 심벌에 기초하여 5비트의 데이터를 생성하는 디코딩 블록을 포함하고, 상기 메모리는 상기 2개의 멀티 페이스 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 상기 5비트를 포함하는 바이트 단위의 데이터를 마스킹할 수 있다.
본 발명의 실시예는 시스템의 통신 정확성 및 효율성을 증가시킬 수 있다.
도 1은 본 발명의 실시예에 따른 시스템의 구성을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 메모리 시스템의 구성을 보여주는 도면,
도 3은 도 2의 메모리 시스템에서 와이어 버스를 통해 전송되는 심벌을 보여주는 도면,
도 4는 본 발명의 실시예에 따라 멀티 페이즈 심벌을 데이터로 변환하는 동작을 보여주는 테이블,
도 5는 프로세서 또는 메모리가 하나의 와이어 그룹을 통해 전송된 멀티 페이즈 심벌로부터 데이터를 구성하는 방법을 보여주는 도면,
도 6은 도 1 내지 도 5에서 설명된 평형 부호 멀티 페이즈 신호 전송 방식을 사용하는 전자 구성요소를 포함하는 시스템을 보여주는 도면이다.
도 1에서, 본 발명의 실시예에 따른 시스템(1)은 마스터 장치(110) 및 슬레이브 장치(120)를 포함할 수 있다. 상기 마스터 장치(110)는 상기 슬레이브 장치(120)를 제어하는 호스트 장치일 수 있다. 상기 마스터 장치(110)는 연산 동작을 수행할 수 있고, 상기 슬레이브 장치(120)를 제어하기 위한 다양한 제어신호를 생성할 수 있다. 상기 슬레이브 장치(120)는 상기 마스터 장치(110)에 의해 제어되어 다양한 동작을 수행할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 하나의 링크를 구성할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 서브 링크를 통해 통신할 수 있고, 보다 구체적으로 상기 마스터 장치(110) 및 슬레이브 장치(120)는 고속으로 통신하기 위해 각각 인터페이스 회로를 포함할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 신호 전송 라인을 통해 연결될 수 있고, 상기 신호 전송 라인 및 상기 인터페이스 회로를 통해 서로 신호를 주고 받을 수 있다.
본 발명의 시스템(1)은 평형 부호(balanced code) 멀티 페이즈 신호 전송 방식으로 통신할 수 있다. 상기 마스터 장치(110) 및 슬레이브 장치(120)는 와이어 버스로 연결될 수 있다. 상기 와이어 버스는 복수의 와이어 그룹을 포함하고, 하나의 와이어 그룹은 복수의 와이어를 포함할 수 있다. 예를 들어, 상기 와이어 버스는 3-와이어 버스일 수 있고, 하나의 와이어 그룹은 3개의 와이어를 포함할 수 있다. 각각의 그룹의 3개의 와이어는 상기 마스터 장치(110)에서 상기 슬레이브 장치(120)로 또는 상기 슬레이브 장치(120)에서 상기 마스터 장치(110)로 전송되는 심벌에 대응하는 전압 레벨로 구동될 수 있다. 상기 각각의 그룹의 3개의 와이어는 상기 심벌을 전송하기 위해 하이 레벨, 미들 레벨 및 로우 레벨로 구동될 수 있다. 예를 들어, 상기 하이 레벨은 3/4V에 해당하는 전압 레벨일 수 있고, 상기 미들 레벨은 1/2V에 해당하는 전압 레벨일 수 있으며, 상기 로우 레벨은 1/4V에 해당하는 전압 레벨일 수 있다.
도 1에서, 상기 마스터 장치(110)는 인코딩 블록(111) 및 전송기(112)를 포함할 수 있다. 상기 인코딩 블록(111) 및 전송기(112)는 평형 부호 멀티 페이즈 신호 전송을 위한 인터페이스 회로일 수 있다. 상기 인코딩 블록(111)은 데이터(D<0:n>)를 복수의 멀티 페이즈 심벌로 인코딩할 수 있다. 상기 인코딩 블록(111)은 5비트의 데이터를 2개의 멀티 페이즈 심벌로 변환하는 5:2 맵퍼일 수 있다. 상기 전송기(112)는 상기 인코딩 블록(111)에서 출력된 복수의 멀티 페이즈 심벌을 수신할 수 있다. 상기 전송기(112)는 상기 멀티 페이즈 심벌에 따라 상기 3-와이어 버스의 전압 레벨 또는 상태를 변화시킬 수 있다. 상기 멀티 페이즈 심벌은 예를 들어, 3 페이즈 심벌일 수 있고, 1개의 심벌은 3개의 페이즈를 포함할 수 있다. 상기 3 페이즈 심벌은 제 1 내지 제 6 심벌을 포함할 수 있다. 상기 제 1 내지 제 6 심벌은 +x, -x, +y, -y, +z 및 -z로 정의될 수 있고, 제 1 심벌(+x)은 1, 0, 0의 페이즈를 갖고, 제 2 심벌(-x)은 0, 1, 1의 페이즈를 가지며, 제 3 심벌(+y)은 0, 1, 0의 페이즈를 갖고, 제 4 심벌(-y)은 1, 0, 1의 페이즈를 가지며, 제 5 심벌(+z)은 0, 0, 1의 페이즈를 갖고, 제 6 심벌(-z)은 1, 1, 0의 페이즈를 가질 수 있다. 상기 전송기(112)는 상기 멀티 페이즈 심벌에 따라 3-와이어 버스의 전압 레벨 또는 상태를 변동시켜야 하므로, 0, 0, 0 또는 1, 1, 1의 페이즈를 갖는 심벌은 사용하지 않을 수 있다.
상기 전송기(112)는 제 1 심벌(+x)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 하이 레벨(3/4V), 로우 레벨(1/4V) 및 미들 레벨(1/2V)로 변화시킬 수 있다. 상기 전송기(112)는 제 2 심벌(-x)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 로우 레벨(1/4V), 하이 레벨(3/4V) 및 미들 레벨(1/2V)로 변화시킬 수 있다. 상기 전송기(112)는 제 3 심벌(+y)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 미들 레벨(1/2V), 하이 레벨(3/4V) 및 로우 레벨(1/4V)로 변화시킬 수 있다. 상기 전송기(112)는 제 4 심벌(-y)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 미들 레벨(1/2V), 로우 레벨(1/4V) 및 하이 레벨(3/4V)로 변화시킬 수 있다. 상기 전송기(112)는 제 5 심벌(+z)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 로우 레벨(1/4V), 미들 레벨(1/2V) 및 하이 레벨(3/4V)로 변화시킬 수 있다. 상기 전송기(112)는 제 6 심벌(-z)을 전송하기 위해, 3개의 와이어(A, B, C)의 상태를 각각 하이 레벨(3/4V), 미들 레벨(1/2V) 및 로우 레벨(1/4V)로 변화시킬 수 있다.
상기 슬레이브 장치(120)는 수신기(121) 및 디코딩 블록(122)을 포함할 수 있다. 상기 수신기(121) 및 디코딩 블록(122)은 평형 부호 멀티 페이즈 신호 수신을 위한 인터페이스 회로일 수 있다. 상기 수신기(121)는 상기 3-와이어 버스와 연결될 수 있고, 상기 3-와이어 버스의 전압 레벨에 따라 상기 복수의 멀티 페이즈 심벌을 수신할 수 있다. 도시되지는 않았지만, 상기 수신기(121)는 3개의 와이어에 대응하여 3개의 차동 버퍼를 포함할 수 있다. 상기 3개의 차동 버퍼는 각각 상기 3개의 와이어(A, B, C) 중 적어도 2개와 연결될 수 있다. 예를 들어, 제 1 차동 버퍼는 제 1 와이어 및 제 2 와이어의 전압(A-B) 레벨을 차동 증폭하여 멀티 페이즈 심벌의 제 1 페이즈를 출력하고, 제 2 차동 버퍼는 제 2 와이어 및 제 3 와이어의 전압(B-C) 레벨을 차동 증폭하여 멀티 페이즈 심벌의 제 2 페이즈를 출력하며, 제 3 차동 버퍼는 제 3 와이어와 제 1 와이어의 전압(C-A) 레벨을 차동 증폭하여 멀티 페이즈 심벌의 제 3 페이즈를 생성할 수 있다. 따라서, 상기 수신기(121)는 상기 3-와이어 버스의 상태 또는 전압 레벨에 따라 상기 전송기(112)를 통해 전송된 멀티 페이즈 심벌과 동일한 멀티 페이즈 심벌을 출력할 수 있다.
예를 들어, 상기 제 1 심벌(+x)이 전송되는 경우, 상기 제 1 와이어(A)의 전압 레벨은 3/4V일 수 있고, 제 2 와이어(B)의 전압 레벨은 1/4V일 수 있으며, 제 3 와이어(C)의 전압 레벨은 1/2V일 수 있다. 상기 수신기(121)는 상기 제 1 및 제 2 와이어의 전압 레벨 차이(A-B, +1/2V)를 차동 증폭하여 멀티 페이즈 심벌의 제 1 페이즈를 1로 출력하고, 상기 제 2 및 제 3 와이어의 전압 레벨 차이(B-C, -1/4V)를 차동 증폭하여 멀티 페이즈 심벌의 제 2 페이즈를 0으로 출력할 수 있으며, 상기 제 3 및 제 1 와이어의 전압 레벨 차이(C-A, -1/4V)를 차동 증폭하여 멀티 페이즈 심벌의 제 3 페이즈를 0으로 출력할 수 있다.
상기 디코딩 블록(122)은 멀티 페이즈 심벌을 데이터로 디코딩할 수 있다. 상기 디코딩 블록(122)은 2개의 멀티 페이즈 심벌을 5비트의 데이터로 디코딩하는 2:5 디맵퍼일 수 있다. 상기 인코딩 블록(111)의 인코딩 방식과 상기 디코딩 블록의 디코딩 방식은 서로 상보적일 수 있다. 도 1에서는 마스터 장치(110)로부터 슬레이브 장치(120)로 데이터가 전송되는 경우를 도시하였지만, 이에 한정하려는 의도는 아니다. 상기 슬레이브 장치(120)는 상기 마스터 장치(110)로 데이터를 전송하기 위해 상기 인코딩 블록(111)과 전송기(112)와 같은 구성을 더 포함할 수 있고, 상기 마스터 장치(110)는 상기 슬레이브 장치(120)로부터 데이터를 수신하기 위해 상기 수신기(121)와 디코딩 블록(122)과 같은 구성을 더 포함할 수 있다.
도 1에서, 상기 마스터 장치(110)는 상기 슬레이브 장치(120)의 동작을 제어할 수 있다. 상기 마스터 장치(110)는 전자 장치 내에서 운영체제(Operation system)를 실행하고, 다양한 연산 기능들을 수행할 수 있다. 일 예로, 상기 마스터 장치(110)는 프로세서를 포함할 수 있고, 상기 프로세서는 중앙 처리 장치(CPU), 그래픽 처리 장치(Graphic Processing Unit, GPU), 멀티 미디어 프로세서(Multi-Media Processor, MMP), 디지털 신호 프로세서(Digital Signal Processor)를 포함할 수 있다. 또한, 어플리케이션 프로세서(AP)와 같이 다양한 기능을 가진 프로세서 칩들을 조합하여 시스템 온 칩 (System on Chip)의 형태로 구현될 수 있다.
상기 슬레이브 장치(120)는 상기 마스터 장치(110)에 의해 제어되어 다양한 동작을 수행할 수 있다. 상기 슬레이브 장치(120)는 상기 마스터 장치(110)에 의해 제어되어 동작하는 모든 구성요소를 포함할 수 있다. 예를 들어, 상기 슬레이브 장치(120)는 시스템 메모리, 전원 컨트롤러, 통신 모듈, 멀티미디어 모듈, 입/출력 모듈 들의 다양한 기능을 수행할 수 있는 모듈들을 포함할 수 있다. 일 예로, 상기 슬레이브 장치(120)는 메모리 장치일 수 있다. 상기 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등과 같은 휘발성 메모리 장치를 포함할 수 있고, 또한, ROM(Read Only Memory), PROM(Programmable ROM), EEPROM(Electrically Erase and Programmable ROM), EPROM(Electrically Programmable ROM), 플래시 메모리, PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 등과 같은 비휘발성 메모리 장치 중 하나 이상을 포함할 수 있다.
도 2는 본 발명의 실시예에 따른 메모리 시스템(2)의 구성을 보여주는 도면이다. 도 2에서, 상기 메모리 시스템(2)은 프로세서(210) 및 메모리(220)를 포함할 수 있다. 상기 프로세서(210)는 도 1에 도시된 상기 마스터 장치(110)로 적용될 수 있고, 상기 메모리(220)는 도 1에 도시된 상기 슬레이브 장치(120)로 적용될 수 있다. 일반적인 프로세서 및 메모리는 복수의 버스를 통해 통신할 수 있다. 상기 복수의 버스는 커맨드 버스, 어드레스 버스, 클럭 버스, 데이터 버스, 데이터 스트로브 버스, 데이터 마스크 버스 등 다양한 종류의 버스를 포함할 수 있다. 상기 메모리 시스템(2)의 상기 프로세서(210) 및 메모리(220)는 평형 부호 멀티 페이즈 신호 전송 방식으로 통신할 수 있다. 상기 프로세서(210) 및 메모리(220)는 와이어 버스로 연결될 수 있다. 예를 들어, 상기 와이어 버스는 3-와이어 버스일 수 있고, 상기 와이어 버스는 복수의 와이어 그룹을 포함하고, 1개의 와이어 그룹은 각각 3 페이즈 평형 부호를 전송하기 위해 3개의 와이어를 포함할 수 있다. 상기 와이어 그룹 중 일부의 와이어 그룹(231)은 커맨드 및 어드레스 버스를 대체하여 커맨드 및 어드레스 신호(CA)를 전송하는데 사용될 수 있고, 또 다른 일부의 와이어 그룹(232)은 데이터 스트로브 신호(DQS)를 전송하는데 사용될 수 있다. 나머지 와이어 그룹(233)은 데이터 버스를 대체하여 데이터(DQ)를 전송하는데 사용될 수 있다. 상기 데이터(DQ)를 전송하는 와이어 그룹(233)은 데이터(DQ)에 데이터 마스킹 신호(DM)를 함께 전송할 수 있다. 상기 데이터 마스킹 신호(DM)는 특정 데이터가 상기 메모리(220)에 저장되지 않도록 하는 정보를 갖고 있을 수 있다.
상기 프로세서(210)는 인터페이스 회로를 포함할 수 있고, 상기 인터페이스 회로는 도 1에 도시된 인코딩 블록(111) 및 전송기(112)를 포함할 수 있다. 상기 메모리(220)는 인터페이스 회로를 포함할 수 있고, 상기 인터페이스 회로는 도 1에 도시된 수신기(121) 및 디코딩 블록(122)을 포함할 수 있다. 상기 프로세서(210)는 상기 메모리(220)로 전송하려는 데이터(DQ)와 데이터 마스킹 신호(DM)를 함께 인코딩하여 복수의 멀티 페이즈 심벌을 생성할 수 있다. 상기 복수의 멀티 페이즈 심벌은 상기 데이터 스트로브 신호(DQS)에 동기되어 순차적으로 전송될 수 있다. 상기 복수의 멀티 페이즈 심벌은 3-와이어 버스를 통해 상기 메모리(220)로 전송될 수 있다. 상기 메모리(220)는 상기 프로세서(210)로부터 상기 멀티 페이즈 심벌을 수신할 수 있고, 상기 멀티 페이즈 심벌을 디코딩하여 데이터(DQ) 및 데이터 마스킹 신호(DM)를 복원할 수 있다.
상기 프로세서(210)는 상기 메모리(220)의 라이트 동작 및 리드 동작을 포함하는 다양한 동작을 제어할 수 있다. 상기 프로세서(210)는 상기 라이트 동작 중에 상기 커맨드 및 어드레스 신호(CA)를 복수의 멀티 페이즈 심벌로 인코딩하여 상기 와이어 그룹(231)을 통해 상기 메모리로 전송할 수 있다. 또한, 상기 프로세서(210)는 데이터 스트로브 신호(DQS)를 와이어 그룹(232)을 통해 상기 메모리(220)로 전송할 수 있고, 데이터(DQ)와 데이터 마스킹 신호(DM)를 복수의 멀티 페이즈 심벌로 인코딩하여 상기 와이어 그룹(233)을 통해 상기 메모리(220)로 전송할 수 있다. 상기 프로세서(210)는 상기 리드 동작 중에 상기 커맨드 및 어드레스 신호(CA)를 복수의 멀티 페이즈 심벌로 인코딩하여 상기 와이어 그룹(231)을 통해 상기 메모리(220)로 전송할 수 있다. 상기 메모리(220)는 상기 리드 동작 중에 상기 데이터 스트로브 신호(DQS)를 와이어 그룹(232)을 통해 상기 프로세서(210)로 전송할 수 있고, 데이터(DQ)를 복수의 멀티 페이즈 심벌로 인코딩하여 상기 와이어 그룹(233)을 통해 상기 프로세서(210)로 전송할 수 있다.
도 3은 도 2에 도시된 메모리 시스템(2)에서 와이어 버스를 통해 전송되는 심벌을 보여주는 도면이다. 도 3에서는 4개의 와이어 그룹을 통해 심벌이 전송되는 경우를 예시한다. 도 3에서, 제 1 와이어 그룹은 3개의 와이어(S0, S1, S2)를 포함하고, 제 1 데이터 버스(DQ0)에 대응할 수 있다. 예를 들어, 상기 프로세서(210)가 상기 제 1 와이어 그룹을 통해 26개의 심벌을 순차적으로 전송하는 경우, 상기 메모리(220)는 상기 26개의 심벌로부터 총 65비트의 데이터를 생성할 수 있다. 상기 메모리(220)는 연속으로 수신된 2개의 심벌로부터 5비트의 데이터를 생성할 수 있다. 상기 65비트의 데이터는 총 8바이트의 데이터로 구성될 수 있다. 따라서, 상기 65비트 중 1비트는 데이터로 사용되지 않고, 다른 용도의 신호로 활용될 수 있다. 제 2 와이어 그룹은 3개의 와이어(S3, S4, S5)를 포함하고, 상기 제 1 와이어 그룹과 동시에 또 다른 26개의 심벌을 순차적으로 전송할 수 있다. 상기 제 2 와이어 그룹은 제 2 데이터 버스(DQ1)에 대응할 수 있다. 상기 제 3 와이어 그룹 및 제 4 와이어 그룹은 각각 3개의 와이어(S6, S7, S8, S9, S10, S11)를 포함하고, 상기 제 1 와이어 그룹 및 제 2 와이어 그룹과 동시에 서로 다른 26개의 심벌을 순차적으로 전송할 수 있다. 상기 제 3 와이어 그룹 및 제 4 와이어 그룹은 각각 제 3 및 제 4 데이터 버스(DQ2, DQ3)에 대응할 수 있다. 상기 프로세서(210)는 4개의 와이어 그룹을 통해 총 104개의 멀티 페이즈 심벌을 전송할 수 있고, 상기 메모리(220)는 상기 멀티 페이즈 심벌로부터 총 256비트의 데이터와 추가적인 용도로 사용할 수 있는 4비트의 신호를 생성할 수 있다. 상기 메모리가 상기 프로세서로 데이터를 전송할 때도, 동일한 방식으로 멀티 페이즈 심벌이 각각의 와이어 그룹을 통해 전송될 수 있다.
도 4는 본 발명의 실시예에 따라 멀티 페이즈 심벌을 데이터로 변환하는 동작을 보여주는 테이블로서, 도 1에 도시된 디코딩 블록(122)의 동작을 보여줄 수 있다. 상기 디코딩 블록(122)은 복수의 멀티 페이즈 심벌을 디코딩하여 데이터를 생성할 수 있다. 상기 디코딩 블록(122)은 2:5 디맵퍼일 수 있다. 상기 디코딩 블록(122)은 연속되는 2개의 심벌에 기초하여 5비트의 데이터를 생성할 수 있다. 예를 들어, 상기 디코딩 블록(122)은 연속으로 입력되는 8개의 심벌을 수신할 수 있고, 상기 8개의 심벌에 기초하여 4개의 5비트 데이터를 생성할 수 있다. 상기 디코딩 블록(122)은 첫 번째로 입력된 심벌과 두 번째로 입력된 심벌에 기초하여 첫 번째 5비트 데이터를 생성하고, 세 번째로 입력된 심벌과 네 번째로 입력된 심벌에 기초하여 두 번째 5비트 데이터를 생성하며, 다섯 번째로 입력된 심벌과 여섯 번째로 입력된 심벌에 기초하여 세 번째 5비트 데이터를 생성하고, 일곱 번째로 입력된 심벌과 여덟 번째로 입력된 심벌에 기초하여 네 번째 5비트 데이터를 생성할 수 있다.
상기 디코딩 블록(122)은 첫 번째로 입력된 심벌의 일부의 페이즈와 두 번째로 입력된 심벌의 모든 페이즈에 기초하여 상기 데이터를 생성할 수 있다. 상기 디코딩 블록(122)은 첫 번째로 입력된 심벌의 제 1 및 제 3 페이즈를 상기 데이터의 제 1 및 제 2 비트로 제공할 수 있다. 또한, 상기 디코딩 블록(122)은 두 번째로 입력된 심벌의 제 1 내지 제 3 페이즈를 상기 데이터의 제 3 내지 제 5 비트로 제공할 수 있다. 상기 디코딩 블록(122)은 두 번째로 입력된 심벌의 페이즈를 그대로 상기 데이터의 제 3 내지 제 5 비트로 제공하므로, 데이터 생성을 위한 레이턴시를 감소시키고, 상기 디코딩 블록을 매우 간단한 로직으로 구현할 수 있도록 한다.
상기 테이블에서, 세로 행은 첫 번째로 입력된 심벌을 나타내고, 가로 열은 두 번째로 입력된 심벌을 나타낼 수 있다. 상기 테이블에서 굵은 선으로 표시된 부분은 상기 첫 번째 및 두 번째로 입력된 심벌에 기초하여 생성되는 데이터를 보여준다. 첫 번째로 입력된 심벌이 제 1 심벌(+x)이고 두 번째로 입력된 심벌도 제 1 심벌(+x)인 경우, 첫 번째로 입력된 제 1 심벌(+x)의 제 1 및 제 3 페이즈가 상기 데이터의 제 1 및 제 2 비트(1, 0)로 제공되고, 두 번째로 입력된 제 1 심벌(+x)의 제 1 내지 제 3 페이즈(1, 0, 0)가 상기 데이터의 제 3 내지 제 5 비트로 제공될 수 있다. 따라서, 1, 0, 1, 0, 0의 논리 레벨을 갖는 5비트 데이터가 생성될 수 있다. 첫 번째로 입력된 심벌이 제 1 심벌(+x)이고 두 번째로 입력된 심벌이 제 2 심벌(-x)인 경우, 첫 번째로 입력된 제 1 심벌(+x)의 제 1 및 제 3 페이즈(1, 0)가 상기 데이터의 제 1 및 제 2 비트로 제공되고, 두 번째로 입력된 제 2 심벌의 제 1 내지 제 3 페이즈(0, 1, 1)가 상기 데이터의 제 3 내지 제 5 비트로 제공될 수 있다. 따라서, 1, 0, 0, 1, 1의 논리 레벨을 갖는 5비트 데이터가 생성될 수 있다. 첫 번째로 입력된 심벌이 제 1 심벌(+x)이고 두 번째로 각각 제 3 내지 제 6 심벌(+y, -y, +z, -z)이 입력되는 경우에도 마찬가지로 각각의 심벌의 페이즈에 대응하는 논리 레벨을 갖는 5비트의 데이터가 생성될 수 있다.
첫 번째로 입력된 심벌이 제 2 심벌(-x)인 경우, 상기 디코딩 블록(122)으로부터 생성되는 데이터의 제 1 및 제 2 비트는 상기 제 2 심벌(+y)의 제 1 및 제 3 페이즈(0, 1)에 대응할 수 있다. 따라서, 상기 데이터의 제 1 및 제 2 비트는 0, 1의 논리 레벨을 가질 수 있다. 상기 데이터의 제 3 내지 제 5 비트는 두 번째로 입력된 심벌의 제 1 내지 제 3 페이즈에 각각 대응되는 논리 레벨을 가질 수 있다. 첫 번째로 입력된 심벌이 제 3 심벌(+y)인 경우, 상기 디코딩 블록(122)으로부터 생성되는 데이터의 제 1 및 제 2 비트는 상기 제 3 심벌(+y)의 제 1 및 제 3 페이즈(0, 0)에 대응할 수 있다. 따라서, 상기 데이터의 제 1 및 제 2 비트는 0, 0의 논리 레벨을 가질 수 있다. 상기 데이터의 제 3 내지 제 5 비트는 두 번째로 입력된 심벌의 제 1 내지 제 3 페이즈에 각각 대응되는 논리 레벨을 가질 수 있다. 첫 번째로 입력된 심벌이 제 4 심벌(-y)인 경우, 상기 디코딩 블록(122)으로부터 생성되는 데이터의 제 1 및 제 2 비트는 상기 제 4 심벌(-y)의 제 1 및 제 3 페이즈(1, 1)에 대응할 수 있다. 따라서, 상기 데이터의 제 1 및 제 2 비트는 1, 1의 논리 레벨을 가질 수 있다. 상기 데이터의 제 3 내지 제 5 비트는 두 번째로 입력된 심벌의 제 1 내지 제 3 페이즈에 각각 대응되는 논리 레벨을 가질 수 있다.
상기 디코딩 블록(122)은 첫 번째로 입력된 심벌이 특정 페이즈를 갖는 경우, 두 번째로 입력된 심벌의 일부의 페이즈와 기설정된 논리 레벨을 이용하여 5비트의 데이터를 생성할 수 있다. 상기 디코딩 블록(122)은 첫 번째로 입력된 심벌이 특정 페이즈를 갖는 심벌인 경우, 두 번째로 입력된 심벌의 제 1 및 제 3 페이즈를 상기 데이터의 제 1 및 제 2 비트로 제공하고, 상기 데이터의 제 3 내지 제 5 비트를 제 1 레벨로 제공할 수 있다. 상기 제 1 레벨은 로우 레벨일 수 있다. 또한, 상기 디코딩 블록(122)은 첫 번째로 입력된 심벌이 또 다른 특정 페이즈를 갖는 심벌인 경우, 두 번째로 입력된 심벌의 제 1 및 제 3 페이즈를 상기 데이터의 제 1 및 제 2 비트로 제공하고, 상기 데이터의 제 3 내지 제 5 비트를 제 2 레벨로 제공할 수 있다. 상기 제 2 레벨은 하이 레벨일 수 있다. 예를 들어, 상기 특정 페이즈를 갖는 심벌이 제 5 심벌(+z)인 경우, 상기 데이터의 제 3 내지 제 5 비트는 각각 0, 0, 0일 수 있고, 상기 데이터의 제 1 및 제 2 비트는 두 번째로 입력되는 심벌의 제 1 및 제 3 페이즈에 대응할 수 있다. 예를 들어, 두 번째로 입력되는 심벌이 제 3 심벌(+y)인 경우 상기 제 3 심벌(+y)의 제 1 및 제 3 페이즈는 각각 0, 0이므로, 상기 디코딩 블록(122)으로부터 생성되는 상기 데이터는 0, 0, 0, 0, 0일 수 있다. 상기 또 다른 특정 페이즈를 갖는 심벌이 제 6 심벌(+z)인 경우, 상기 데이터의 제 3 내지 제 5 비트는 각각 1, 1, 1일 수 있고, 상기 데이터의 제 1 및 제 2 비트는 두 번째로 입력되는 심벌의 제 1 및 제 3 페이즈에 대응할 수 있다. 예를 들어, 두 번째로 입력되는 심벌이 제 3 심벌(+y)인 경우, 상기 디코딩 블록으로부터 생성되는 상기 데이터는 0, 0, 1, 1, 1일 수 있다.
상기 멀티 페이즈 심벌은 제 1 내지 제 6 심벌(+x, -x, +y, -y, +z, -z)을 포함하므로, 상기 제 1 내지 제 6 심벌의 조합으로부터 생성될 수 있는 데이터의 조합은 36개이다. 하지만, 5비트 데이터는 32개이므로, 상기 제 1 내지 제 6 심벌의 조합 중 32개의 조합은 32개의 서로 다른 5비트 데이터로 생성될 수 있다. 상기 제 1 내지 제 6 심벌의 조합 중 4개의 나머지 조합은 다른 용도로 활용될 수 있다. 따라서, 상기 디코딩 블록(122)은 4개의 나머지 조합 중 적어도 하나 이상을 데이터 마스킹 정보 또는 신호로 활용할 수 있다. 상기 디코딩 블록(122)은 특정 페이즈를 갖는 심벌이 연속으로 입력되었을 때 상기 심벌에 기초하여 데이터 마스킹 신호(DM)로 생성할 수 있다. 도 3에서, 상기 특정 페이즈를 갖는 심벌은 예를 들어, 제 5 심벌(+z) 및 제 6 심벌(-z)일 수 있다. 상기 디코딩 블록(122)은 상기 제 5 심벌(+z) 및 제 6 심벌(-z)이 각각 첫 번째 및 두 번째 심벌로 입력되었을 때, 상기 2개의 심벌을 데이터 마스킹 신호(DM)로 제공할 수 있다. 데이터 마스킹 신호(DM)를 생성하기 위한 심벌로 제 5 및 제 6 심벌(+z, -z)을 예시하였으나, 이에 한정하려는 의도는 아니다. 5비트의 데이터를 생성하기 위한 32개의 조합을 제외한 어떠한 심벌의 4개의 조합이라도 데이터 마스킹 신호(DM)를 생성하기 위해 사용될 수 있을 것이다.
도 1에 도시된 상기 인코딩 블록(111)은 상기 디코딩 블록(122)과 실질적으로 상보되는 로직을 이용하여 구성될 수 있다. 상기 인코딩 블록(111)은 상기 디코딩 블록과 반대로 5비트의 데이터에 기초하여 연속적으로 출력되는 2개의 심벌을 생성할 수 있다.
도 5는 프로세서 또는 메모리가 하나의 와이어 그룹을 통해 전송된 멀티 페이즈 심벌로부터 데이터를 구성하는 방법을 보여주는 도면이다. 도 5에서, 하나의 와이어 그룹을 통해 전송된 26개의 심벌로부터 제 1 내지 제 65 비트(D<0:64>)의 데이터가 생성될 수 있다. 상기 제 1 내지 제 65 비트(D<0:64>)의 데이터는 각각 제 1 내지 제 13 5비트 데이터로 구분될 수 있고, 상기 제 1 내지 제 13 5-비트 데이터는 각각 연속되어 입력된 2개의 심벌에 기초하여 생성될 수 있다. 상기 제 1 5-비트 데이터는 제 1 내지 제 5 비트(D<0:4>)에 대응할 수 있고, 상기 제 2 5-비트 데이터는 제 6 내지 제 10 비트(D<5:9>)에 대응할 수 있고, 상기 제 3 5-비트 데이터는 제 11 내지 제 15 비트(D<10:14>)에 대응할 수 있고, 상기 제 4 5-비트 데이터는 제 16 내지 제 20 비트(D<15:19>)에 대응할 수 있고, 상기 제 5 5-비트 데이터는 제 21 내지 제 25 비트(D<20:24>)에 대응할 수 있고, 상기 제 6 5-비트 데이터는 제 26 내지 제 30 비트(D<25:29>)에 대응할 수 있고, 상기 제 7 5-비트 데이터는 제 31 내지 제 35 비트(D<30:34>)에 대응할 수 있고, 상기 제 8 5-비트 데이터는 제 36 내지 제 40 비트(D<35:39>)에 대응할 수 있고, 상기 제 9 5-비트 데이터는 제 41 내지 제 45 비트(D<40:44>)에 대응할 수 있고, 상기 제 10 5-비트 데이터는 제 46 내지 제 50 비트(D<45:49>)에 대응할 수 있고, 상기 제 11 5-비트 데이터는 제 51 내지 제 55 비트(D<50:54>)에 대응할 수 있고, 상기 제 12 5-비트 데이터는 제 56 내지 제 60 비트(D<55:59>)에 대응할 수 있고, 상기 제 13 5-비트 데이터는 제 61 내지 제 65 비트(D<60:64>)에 대응할 수 있다.
상기 제 1 5-비트 데이터의 제 1 내지 제 5 비트(D<0:4>)와 제 2 5-비트 데이터의 제 1 내지 제 3 비트(D<5:7>)는 제 1 바이트를 구성할 수 있다. 제 2 5-비트의 데이터의 제 4 및 제 5 비트(D<8:9>), 제 3 5-비트 데이터의 제 1 내지 제 5 비트(D<10:14>) 및 제 4 5-비트 데이터의 제 1 비트(D<15>)는 제 2 바이트를 구성할 수 있다. 상기 제 4 5-비트 데이터의 제 2 내지 제 5 비트(D<16:19>) 및 제 5 5-비트 데이터의 제 1 내지 제 4 비트(D<20:23>)는 제 3 바이트를 구성할 수 있다. 상기 제 5 5-비트 데이터의 제 5 비트(D<24>), 제 6 5-비트 데이터의 제 1 내지 제 5 비트(D<25:29>) 및 제 7 5-비트 데이터의 제 1 및 제 2 비트(D<30:31>)는 제 4 바이트를 구성할 수 있다. 상기 제 7 5-비트 데이터의 제 3 내지 제 5 비트(D<32:34>), 제 8 5-비트 데이터의 제 1 내지 제 5 비트(D<35:39>)는 제 5 바이트를 구성할 수 있다. 제 9 5-비트 데이터의 제 1 내지 제 5 비트(D<40:44>) 및 제 10 5-비트 데이터의 제 1 내지 제 3 비트(D<45:47>)는 제 6 바이트를 구성할 수 있다. 상기 제 10 5-비트 데이터의 제 4 및 제 5 비트(D<48:49>), 제 11 5-비트 데이터의 제 1 내지 제 5 비트(D<50:54>) 및 제 12 5-비트 데이터의 제 1 비트(D<55>)는 제 7 바이트를 구성할 수 있다. 마지막으로, 상기 제 12 5-비트 데이터의 제 2 내지 제 5 비트(D<56:59>) 및 제 13 5-비트 데이터의 제 1 내지 제 4 비트(D<60:63>)는 제 8 바이트를 구성할 수 있다. 상기 제 13 5-비트의 데이터의 제 5 비트(D<65>)는 데이터 마스킹 정보로 사용될 수 있다.
상기 프로세서 또는 메모리는 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 상기 2개의 심벌에 기초하여 생성될 수 있는 5비트의 데이터를 포함하는 바이트 단위의 데이터를 마스킹할 수 있다. 즉, 각각의 5비트 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 해당하는 5비트를 포함하는 바이트 단위의 데이터가 마스킹될 수 있다. 예를 들어, 상기 제 1 내지 제 5 비트(D<0:4>)를 생성하기 위해 첫 번째 및 두 번째로 입력된 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 상기 제 1 바이트의 데이터가 마스킹될 수 있고, 상기 제 11 내지 제 15 비트(D<10:14>)의 데이터를 생성하기 위해 다섯 번째 및 여섯 번째로 입력된 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 2 바이트의 데이터가 마스킹될 수 있다.
상기 제 26 내지 제 30 비트(D<25:29>)의 데이터를 생성하기 위해 열한 번째 및 열두 번째로 입력된 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 상기 제 4 바이트의 데이터가 마스킹될 수 있다. 상기 제 36 내지 제 40 비트(D<35:39>)의 데이터를 생성하기 위해 열다섯 번째 및 열여섯 번째로 입력된 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 상기 제 5 바이트의 데이터가 마스킹될 수 있다. 상기 제 41 내지 제 45 비트(D<40:44>)의 데이터를 생성하기 위해 열일곱 번째 및 열여덟 번째로 입력된 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 6 바이트의 데이터가 마스킹될 수 있다. 상기 제 51 내지 제 55 비트(D<50:54>)의 데이터를 생성하기 위해 스물한 번째 및 스물두 번째로 입력된 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 7 바이트의 데이터가 마스킹될 수 있다.
이 때, 상기 제 3 바이트 및 제 8 바이트의 데이터를 마스킹하기 위해서는 추가적인 방식이 필요하다. 상기 제 3 바이트의 데이터는 상기 제 4 5-비트 데이터의 제 2 내지 제 5 비트(D<16:19>)와 상기 제 5 5-비트 데이터의 제 1 내지 제 4 비트(D<20:23>)의 데이터로 구성될 수 있다. 상기 제 4 5-비트 데이터의 제 1 비트(D<15>)는 제 2 바이트의 데이터에 포함되고, 상기 제 5 5-비트 데이터의 제 5 비트(D<24>)는 제 4 바이트에 포함될 수 있다. 따라서, 상기 제 4 또는 제 5 5-비트 데이터를 생성하기 위한 심벌의 조합으로 상기 제 3 바이트를 마스킹하게 되면, 상기 제 2 및 제 4 바이트에 포함되는 데이터까지 마스킹되는 문제가 발생할 수 있다. 따라서, 본 발명의 실시예에서, 상기 제 65 비트(D<64>)는 상기 제 3 바이트의 데이터를 마스킹하기 위해 사용될 수 있다. 예를 들어, 상기 제 65 비트(D<64>)가 제 1 레벨인 경우 상기 제 3 바이트의 데이터가 마스킹되고, 상기 제 65 비트(D<64>)가 제 2 레벨인 경우 상기 제 3 바이트의 데이터가 마스킹되지 않을 수 있다. 상기 제 1 레벨은 하이 레벨이고, 상기 제 2 레벨은 로우 레벨일 수 있다. 그러나, 상기 제 65 비트(D<64>)는 제 13 5-비트 데이터에 포함되므로, 상기 제 13 5비트 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우에는 상기 제 3 및 제 8 바이트의 데이터를 정확하게 마스킹할 수 있는 추가적인 방식이 필요하다. 본 발명의 실시예에서, 상기 제 61 내지 제 65 비트(D<60:64>)의 데이터를 생성하기 위해 스물다섯 번째 및 스물여섯 번째로 입력되는 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 상기 제 3 및 제 8 바이트의 데이터 중 하나 이상이 마스킹될 수 있다. 예를 들어, 상기 심벌의 조합이 제 1 조합인 경우 상기 제 8 바이트의 데이터가 마스킹될 수 있고, 상기 심벌의 조합이 제 2 조합인 경우 상기 제 3 바이트 및 제 8 바이트의 데이터가 모두 마스킹될 수 있다. 도 4와 관련하여 설명하면, 상기 스물다섯 번째로 입력된 심벌이 제 5 심벌(+z)이고, 스물여섯 번째로 입력된 심벌이 제 5 심벌(+z) 및 제 6 심벌(-z) 중 어느 하나인 경우, 상기 제 8 바이트의 데이터만이 마스킹될 수 있다. 또한, 상기 스물다섯 번째로 입력된 심벌이 제 6 심벌(-z)이고, 스물여섯 번째로 입력된 심벌이 제 5 심벌(+z) 및 제 6 심벌(-z) 중 어느 하나인 경우, 상기 제 3 및 제 8 바이트의 데이터 모두가 마스킹될 수 있다. 상기 심벌의 조합에 대해 예시적으로 설명하였으나, 상기 제 1 및 제 2 조합은 반대가 될 수 있고, 마스킹 정보로 사용하는 심벌이 변화되면 상기 제 1 및 제 2 조합도 그에 따라 변화될 수 있을 것이다.
도 6은 도 1 내지 도 5에서 설명된 평형 부호 멀티 페이즈 신호 전송 방식을 사용하는 전자 구성요소를 포함하는 시스템을 보여주는 도면이다. 도 6에서, 상기 시스템(6)은 호스트 장치(610), 대용량 저장 장치(621), 메모리(622), 디스플레이 장치(623), 카메라 장치(624), 모뎀(625), 브릿지 칩(626), 무선 칩(627), 센서(628) 및 오디오 장치(629)를 포함할 수 있다. 상기 호스트 장치(610)는 나머지 구성요소들과 각각 개별적인 링크를 형성하여 통신할 수 있다. 도 6에 도시된 전자 장치의 구성요소들은 일 예시이며, 상기 시스템(6)은 상기 호스트 장치(610)와 데이터 통신을 수행할 수 있는 어떠한 구성요소라도 포함할 수 있다.
상기 호스트 장치(610)는 어플리케이션 프로세서 및 주문형 반도체 장치(ASIC, Application Specific Integrated Circuit)과 같은 하나 이상의 집적 회로 장치를 포함할 수 있다. 상기 대용량 저장 장치(621)는 고체 상태 드라이브(SSD) 또는 USB 연결을 통한 FLASH 드라이브와 같은 하나 또는 그 이상의 저장 장치를 포함할 수 있다. 상기 메모리(622)는 어떠한 종류의 메모리 장치를 포함할 수 있다. 예를 들어, 상기 메모리(622)는 DRAM(Dynamic RAM)과 같은 휘발성 메모리 장치를 포함할 수 있고, ROM(Read Only Memory), PROM(Programmable ROM), EEPROM(Electrically Erase and Programmable ROM), EPROM(Electrically Erasable and Programmable ROM), FLASH 메모리, PRAM(Phase Change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM) 및 FRAM(Ferroelectric RAM) 등의 비휘발성 메모리 장치를 포함할 수 있다.
상기 호스트 장치(610)는 상기 대용량 저장 장치(621) 및 상기 메모리(622)와 각각 링크를 형성하여 통신할 수 있다. 상기 호스트 장치(610), 상기 대용량 저장 장치(621) 및 상기 메모리(622)는 각각 도 1 및 도 2에 도시된 인터페이스 회로를 구비할 수 있고, 서로 직렬 통신 방식으로 신호를 주고 받을 수 있다. 마찬가지로, 상기 호스트 장치(610)는 상기 디스플레이 장치(623), 상기 카메라 장치(624), 상기 모뎀(625), 상기 브릿지 칩(626), 상기 무선 칩(627), 센서(628) 및 오디오 장치(629)와 개별적인 링크를 형성하여 직렬 통신할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (16)

  1. 3개의 페이즈를 갖고 연속으로 입력된 2개의 심벌에 기초하여 5비트의 데이터를 생성하는 디코딩 블록을 포함하고,
    상기 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 상기 5비트를 포함하는 바이트 단위의 데이터가 마스킹되는 인터페이스 회로.
  2. 제 1 항에 있어서,
    상기 인터페이스 회로는 순차적으로 입력되는 26개의 심벌로부터 65비트의 데이터를 생성하는 인터페이스 회로.
  3. 제 1 항에 있어서,
    상기 인터페이스 회로는 제 1 내지 제 5 비트를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우 제 1 바이트의 데이터를 마스킹하고,
    제 11 내지 제 15 바이트를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우 제 2 바이트의 데이터를 마스킹하는 인터페이스 회로.
  4. 제 3 항에 있어서,
    제 3 바이트의 데이터는 제 65 비트의 정보를 기초하여 마스킹되는 인터페이스 회로.
  5. 제 3 항에 있어서,
    상기 인터페이스 회로는 제 26 내지 제 30 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 4 바이트의 데이터를 마스킹하고,
    제 36 내지 제 40 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 5 바이트의 데이터를 마스킹하며,
    제 41 내지 제 45 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 6 바이트의 데이터를 마스킹하고,
    제 51 내지 제 55 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 7 바이트의 데이터를 마스킹하는 인터페이스 회로.
  6. 제 3 항에 있어서,
    상기 인터페이스 회로는 제 61 내지 제 65 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 3 및 제 8 바이트의 데이터 중 하나 이상을 마스킹하는 인터페이스 회로.
  7. 제 6 항에 있어서,
    상기 인터페이스 회로는 상기 제 61 내지 제 65 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 제 1 조합인 경우, 상기 제 8 바이트의 데이터를 마스킹하는 인터페이스 회로.
  8. 제 7 항에 있어서,
    상기 인터페이스 회로는 상기 제 61 내지 제 65 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 제 2 조합인 경우, 상기 제 3 및 제 8 바이트의 데이터를 모두 마스킹하는 인터페이스 회로.
  9. 프로세서; 및
    와이어 버스를 통해 상기 프로세서와 통신하는 메모리를 포함하고,
    상기 메모리는, 상기 와이어 버스의 상태에 기초하여 멀티 페이즈 심벌을 생성하는 수신기; 및
    연속으로 입력되는 2개의 멀티 페이즈 심벌에 기초하여 5비트의 데이터를 생성하는 디코딩 블록을 포함하고,
    상기 메모리는 상기 2개의 멀티 페이스 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 상기 5비트를 포함하는 바이트 단위의 데이터를 마스킹하는 시스템.
  10. 제 9 항에 있어서,
    상기 메모리는 순차적으로 입력되는 26개의 심벌에 기초하여 65 비트의 데이터를 구성하는 시스템.
  11. 제 9 항에 있어서,
    상기 메모리는 제 1 내지 제 5 비트를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우 제 1 바이트의 데이터를 마스킹하고,
    제 11 내지 제 15 바이트를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우 제 2 바이트의 데이터를 마스킹하는 시스템.
  12. 제 11 항에 있어서,
    제 3 바이트의 데이터는 제 65 비트의 정보를 기초하여 마스킹되는 시스템.
  13. 제 11 항에 있어서,
    상기 메모리는 제 26 내지 제 30 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 4 바이트의 데이터를 마스킹하고,
    제 36 내지 제 40 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 5 바이트의 데이터를 마스킹하며,
    제 41 내지 제 45 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 6 바이트의 데이터를 마스킹하고,
    제 51 내지 제 55 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 7 바이트의 데이터를 마스킹하는 시스템.
  14. 제 11 항에 있어서,
    상기 메모리는 제 61 내지 제 65 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 데이터 마스킹 정보에 대응하는 경우, 제 3 및 제 8 바이트의 데이터 중 하나 이상을 마스킹하는 시스템.
  15. 제 14 항에 있어서,
    상기 메모리는 상기 제 61 내지 제 65 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 제 1 조합인 경우, 상기 제 8 바이트의 데이터를 마스킹하는 시스템.
  16. 제 16 항에 있어서,
    상기 메모리는 상기 제 61 내지 제 65 비트의 데이터를 생성하기 위한 2개의 심벌의 조합이 제 2 조합인 경우, 상기 제 3 및 제 8 바이트의 데이터를 모두 마스킹하는 시스템.
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