WO2024134788A1 - 半導体光素子 - Google Patents

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WO2024134788A1
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歩 淵田
剛 境野
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三菱電機株式会社
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  • the present invention relates to a semiconductor optical element.
  • Waveguide-type semiconductor optical devices generally have a structure in which current is injected from electrodes provided above and below the active layer.
  • devices may be designed to weaken the optical confinement in the vertical direction of the active layer in order to reduce optical absorption loss in the active layer or narrow the beam width in the vertical direction.
  • the upper cladding layer is made thicker, the current injection path from above the active layer becomes longer, which causes the problem of increased element resistance. Furthermore, the increased element resistance also causes the problem of increased heat generation.
  • One method of reducing element resistance is to increase the carrier concentration in the upper cladding layer, but in this case, the optical absorption loss in the upper cladding increases, which causes the problem of reduced optical output.
  • Patent Document 1 discloses a semiconductor optical element in which an electrode is provided diagonally above the active layer to improve heat dissipation. With this configuration, it is possible to reduce the distance from the electrode to the active layer without having to consider the leakage of light upward from the active layer. In other words, the current path can be shortened, and therefore the element resistance can be reduced. However, the above-mentioned configuration has the problem that it is not possible to sufficiently reduce light absorption loss.
  • the present disclosure aims to provide a semiconductor optical element that can achieve both reduced element resistance and reduced optical absorption loss, even in a structure in which the active layer has weak optical confinement in the vertical direction.
  • An embodiment of the present disclosure is a semiconductor optical element that includes a p-type electrode, a contact layer in contact with the p-type electrode, a block layer in contact with the contact layer and having light confinement properties, a first cladding layer that is a light seepage region in contact with the block layer, an active layer having a ridge stripe structure sandwiched on both sides by the block layer, a substrate in contact with the block layer, and an n-type electrode in contact with the substrate, and the p-type electrode is preferably formed in a position that does not overlap with the active layer in a planar view.
  • FIG. 1 is a cross-sectional view of a semiconductor optical device according to a first embodiment of the present disclosure.
  • 1 is a cross-sectional view of a semiconductor optical device according to a first modified example of the first embodiment of the present disclosure.
  • 1 is a cross-sectional view of a semiconductor optical device according to a second modification of the first embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view of a semiconductor optical device according to a second embodiment of the present disclosure.
  • FIG. 11 is a plan view of a semiconductor optical device according to a second embodiment of the present disclosure.
  • FIG. 11 is a cross-sectional view of a semiconductor optical device according to a third embodiment of the present disclosure.
  • First embodiment 1 is a cross-sectional view of a semiconductor optical device according to a first embodiment of the present disclosure.
  • the semiconductor optical device 100 includes an n-type electrode 9.
  • a substrate 1 is formed on the n-type electrode 9.
  • the substrate 1 is, for example, an n-type InP substrate.
  • An active layer 2 is formed on the substrate 1.
  • a cladding layer 3 is formed on the active layer 2.
  • the cladding layer 3 is, for example, a first p-type InP cladding layer.
  • the substrate 1, active layer 2, and cladding layer 3 form a ridge stripe structure 50.
  • the ridge stripe structure 50 is formed by growing the substrate 1, active layer 2, and cladding layer 3 in this order, and then etching down to below the active layer 2.
  • the sides of the ridge stripe structure 50 are filled with a high-resistance layer 41.
  • the high-resistance layer 41 is, for example, an InP layer doped with Fe, which is a semi-insulating material.
  • the high-resistance layer 41 is also part of the block layer 4.
  • the block layer 4 is a multilayer structure in which the high-resistance layer 41, the block layer 42, and the block layer 43 are stacked in this order.
  • the block layer 42 is, for example, an n-type InP block layer.
  • the block layer 43 is, for example, a p-type InP block layer.
  • the ridge stripe structure 50 and a portion of the block layer 4 are covered with a cladding layer 5.
  • the cladding layer 5 is, for example, a second p-type InP cladding layer.
  • the outermost surface of the cladding layer 5 is covered with an insulating film 7.
  • the insulating film 7 is made of, for example, SiO2 or SiN.
  • the ridge stripe structure 50 is embedded in the waveguide section 60.
  • the waveguide section 60 is an embedded waveguide structure in which the active layer 2 serves as a core layer, and the block layer 4, cladding layer 3, and cladding layer 5 serve as cladding layers.
  • the waveguide section 60 is sandwiched on both sides by the contact section 70.
  • the contact section 70 has a contact layer 6 on the block layer 4.
  • the contact layer 6 is, for example, a p-type InGaAs contact layer.
  • a p-type electrode 8 is formed on the contact layer 6.
  • the outermost surface of the contact layer 6 is covered with an insulating film 7 in the area other than the area in contact with the p-type electrode 8.
  • current 12 indicates the flow of current that flows when the semiconductor optical device 100 is in operation.
  • current is injected via the p-type electrode 8 and the n-type electrode 9. Holes injected from the p-type electrode 8 pass through the contact layer 6, the block layer 43, the lower part of the cladding layer 5, and the cladding layer 3, and are injected into the active layer 2. Meanwhile, electrons injected from the n-type electrode 9 pass through the substrate 1 and are injected into the active layer 2. In the active layer 2, the injected holes and electrons recombine, generating light.
  • the active layer 2 has a higher refractive index than the surrounding InP layers. Therefore, the generated light is confined in the active layer 2. However, some of the light seeps into the cladding layers 3 and 5. In particular, when the light confinement in the active layer 2 is weakened in order to reduce internal absorption loss in the active layer 2 or narrow the output beam width, there is a possibility that the light will penetrate the cladding layer 5.
  • the p-type InP doping concentration of the block layer 43, which is involved in the current resistance, and the cladding layer 3, which is the light seepage region can be designed to be different values. This makes it possible to achieve both a reduction in element resistance and a reduction in light absorption loss.
  • p-type InP has higher optical absorption loss than n-type InP.
  • the higher the doping concentration the higher the optical absorption loss, while lowering the doping concentration increases the resistance. Therefore, in conventional semiconductor optical devices with electrodes above the active layer, the doping concentration of the p-type InP layer represents a trade-off between device resistance and optical absorption loss.
  • the doping concentration of the cladding layer 3 is often about 1 ⁇ 10 18 cm -3 , but since the blocking layer 43 hardly overlaps with the light seeping out from the active layer 2, if the doping concentration is set to be higher than that of the cladding layer 3, for example, 2 ⁇ 10 18 cm -3 , the element resistance can be reduced without increasing the light absorption loss. Furthermore, if the blocking layer 43 is made thin, the distance from the p-type electrode 8 to the active layer 2 can be shortened without affecting the amount of light seeping out, thereby shortening the current path and reducing the element resistance.
  • the p-type electrode 8 is not provided above the active layer 2. That is, unlike conventional semiconductor optical devices, current injection is not performed from the top surface of the cladding layer 5. Therefore, the waveguide section 60 does not have an InGaAs layer with high light absorption, such as the contact layer 6. This makes it possible to further suppress light absorption loss.
  • an active layer 2 and a cladding layer 3 are grown on a substrate 1 having a (100) plane as its main surface.
  • the active layer 2 may include a quantum well structure or a quantum dot structure.
  • the active layer 2 is grown to a thickness of 200 nm using, for example, an AlGaInAs-based or InGaAsP-based material.
  • the cladding layer 3 is grown as a crystal to a thickness of 200 nm by, for example, MOCVD or MBE.
  • the cladding layer 3 is doped with, for example, Zn at a concentration of 1 ⁇ 10 18 cm -3 .
  • a stripe pattern mask is formed on the cladding layer 3 using photoresist.
  • the stripe pattern mask is made of a SiO2 film and extends in the [011] direction. Subsequently, etching is performed to below the active layer 2 to form a ridge stripe structure 50.
  • the high resistance layer 41 is, for example, an InP layer doped with Fe at a concentration of 5 ⁇ 10 18 cm -3 .
  • the block layer 42 is, for example, an n-type InP layer with a doping concentration of 5 ⁇ 10 18 cm -3 .
  • the block layer 43 is, for example, a p-type InP layer with a doping concentration of 2 ⁇ 10 18 cm -3 .
  • the contact layer 6 is, for example, a p-type InGaAs layer with a doping concentration of 1 ⁇ 10 19 cm -3 . In this way, the side surfaces of the ridge stripe structure 50 are filled with the block layer 4 and the contact layer 6 thereon.
  • the mask on the ridge stripe structure 50 is removed with hydrofluoric acid.
  • a stripe pattern mask is formed on the contact layer 6 in the contact portion 70 region.
  • the stripe pattern mask is made of a SiO2 film and extends in the [011] direction.
  • the contact layer 6 grown in the waveguide portion 60 region is removed using a chemical solution to expose the block layer 4.
  • This chemical solution is a selective etching chemical solution such as sulfuric acid.
  • a cladding layer 5 is grown so as to cover the ridge stripe structure 50 and the block layer 4.
  • a p-type electrode 8 is formed so as to contact the contact layer 6.
  • the p-type electrode 8 contains a metal such as Au, Ge, Ni, Ti, or Zn, and is formed by vapor deposition, metal sputtering, plating, or the like.
  • an n-type electrode 9 is formed on the rear surface of the substrate 1.
  • the n-type electrode 9 contains a metal such as Au, Ge, Ni, Ti, or Zn.
  • FIG. 2 is a cross-sectional view of a semiconductor optical device according to a first modified example of the first embodiment of the present disclosure.
  • the semiconductor optical device 200 differs from the semiconductor optical device 100 in the configuration of the block layer 4.
  • the semiconductor optical device 200 includes a block layer 4.
  • the block layer 4 is a multilayer structure in which a block layer 44, a block layer 42, and a block layer 45 are stacked in this order.
  • the block layer 44 is, for example, a first p-type InP block layer.
  • the block layer 42 is, for example, an n-type InP block layer.
  • the block layer 45 is, for example, a second p-type InP block layer.
  • FIG. 3 is a cross-sectional view of a semiconductor optical device according to a second modification of the first embodiment of the present disclosure.
  • the semiconductor optical device 300 differs from the semiconductor optical device 100 in that the cladding layer 5 includes a first region and a second region.
  • the semiconductor optical device 300 includes a p-type InP layer 51.
  • An undoped InP layer 52 is formed on the p-type InP layer 51.
  • the undoped InP layer 52 is unrelated to the current injection path, and is a layer that has a large element resistance and a small optical absorption loss compared to the p-type InP layer 51. Note that, for example, an n-type InP layer may be used instead of the undoped InP layer 52.
  • Holes in the semiconductor optical element 300 pass through the p-type electrode 8, contact layer 6, block layer 43, p-type InP layer 51, and cladding layer 3 in this order, and are injected into the active layer 2. Meanwhile, a portion of the light generated in the active layer 2 seeps into the cladding layer 3, p-type InP layer 51, and undoped InP layer 52. Since the optical absorption loss of the undoped InP layer 52 is smaller than that of the p-type InP layer 51, this configuration makes it possible to suppress optical absorption loss.
  • the semiconductor optical element 400 has a groove portion 80.
  • the groove portion 80 is provided at a position sandwiching the waveguide portion 60 and the contact portion 70.
  • the groove portion 80 also penetrates the block layer 4, and its surface is covered with an insulating film 7.
  • the waveguide portion 60 and the contact portion 70 sandwiched between the groove portion 80 form a mesa structure.
  • FIG. 5 is a plan view of a semiconductor optical device according to a second embodiment of the present disclosure. As can be seen from the semiconductor optical device 400a, the groove portion 80 is formed parallel to the waveguide portion 60 and the contact portion 70.
  • a method for manufacturing the semiconductor optical device 400 will be described.
  • the steps up to the formation of the cladding layer 5 are omitted since they are similar to those in the first embodiment.
  • etching is performed to penetrate the block layer 4 to form the grooves 80.
  • the etching may be dry etching using a gas such as SiCl4 , or wet etching using a chemical such as Br.
  • the width of the grooves 80 is, for example, 10 ⁇ m.
  • the width of the mesa structure sandwiched between the grooves 80 is, for example, 20 ⁇ m.
  • the insulating film 7 is made of, for example, SiO2 or SiN.
  • the subsequent manufacturing steps are the same as those in the first embodiment.
  • the configuration of this embodiment reduces parasitic capacitance, enabling high-speed operation. This makes it easier to apply this to directly modulated lasers and other devices that require high-speed operation.
  • Embodiment 3 6 is a cross-sectional view of a semiconductor optical device according to a third embodiment of the present disclosure.
  • the semiconductor optical device 500 differs from the semiconductor optical device 400 in that a groove 80a having an n-type electrode 9a is provided.
  • the semiconductor optical element 500 has a groove 80a.
  • the groove 80a has an opening in the insulating film 7 at its bottom.
  • An n-type electrode 9 is formed on top of the opening.
  • current 12a indicates the flow of current that flows when the semiconductor optical device 500 is in operation.
  • current is injected via the p-type electrode 8 and the n-type electrode 9. Holes injected from the p-type electrode 8 pass through the contact layer 6, the upper part of the block layer 4, the cladding layer 5, and the cladding layer 3, and are injected into the active layer 2. Meanwhile, electrons injected from the n-type electrode 9a pass through the substrate 1 and are injected into the active layer 2. In the active layer 2, the injected holes and electrons recombine, generating light.
  • the manufacturing method of the semiconductor optical element 500 will be described.
  • the process is the same as in embodiment 2 up to the step of forming the groove 80 by etching and covering the surfaces of the contact layer 6, cladding layer 5 and groove 80 with the insulating film 7.
  • openings are formed in the insulating film 7 at the contact 70 and groove 80.
  • a p-type electrode 8 and an n-type electrode 9 are formed at each opening.
  • the configuration of this embodiment not only reduces the regulated capacitance as in the second embodiment, but also allows the p-type electrode 8 and the n-type electrode 9 to be formed on the same surface. This allows for flexibility in the arrangement of electrical wiring. For example, when forming an array structure in which multiple semiconductor optical elements 500 are integrated on the same chip, it is possible to easily wire each optical element for independent operation.
  • the n-type electrode 9 is formed on the same surface as the p-type electrode 8, but the position of the n-type electrode 9 is not limited to this.
  • the n-type electrode 9 may be formed on any surface, including curved surfaces, as long as it is parallel to or facing the (100) surface, which is the main surface of the substrate 1.
  • the n-type electrode 9 cannot be formed only on surfaces parallel to the side surfaces of the groove portion 80 or only on surfaces parallel to the emission end surface.

Abstract

本開示は半導体光素子に関し、垂直方向の活性層光閉じ込めが弱い構造であっても、素子抵抗の低減と光吸収損失の低減を両立できる半導体光素子を提供することを目的とする。本開示の半導体光素子は、ｐ型電極と、ｐ型電極と接触しているコンタクト層と、コンタクト層と接触し、光閉じ込め性能を有するブロック層と、ブロック層と接触する、光染み出し領域である第一のクラッド層と、ブロック層に両側から挟まれているリッジストライプ構造を有する活性層と、ブロック層と接触している基板と、基板と接触しているｎ型電極とを備え、ｐ型電極が、平面視において活性層と重ならない位置に形成されている。

Description

半導体光素子
　本発明は、半導体光素子に関する。
　導波路型半導体光素子は、一般的に、活性層の上下方向に設けた電極から電流注入を行う構造を有する。この構造において、活性層における光吸収損失の低減または垂直方向のビーム幅縮小のため、活性層の垂直方向の光閉じ込めが弱くなるように素子を設計する場合がある。
　この場合、活性層の上下にあるクラッド層及びコンタクト層への、光の染み出し量が大きくなる。下方向への光の染み出しは、下部クラッド層及びその下の半導体基板の厚みの中に収まる場合が多い。一方、上方向への光の染み出しは、上部クラッド層の上にある、光吸収損失の多いコンタクト層まで到達する課題が生じ得る。この課題を解決するためには、上部クラッド層を十分厚くする必要がある。
　上部クラッド層を厚くすると、活性層上方向からの電流注入パスが長くなるため、素子抵抗が増加する課題が生じる。また、素子抵抗が増加することで、発熱量が増加する課題も生じる。素子抵抗を低減するためには、上部クラッド層のキャリア濃度を上げる方法があるが、この場合は上部クラッド部での光吸収損失が増加するため、光出力が低下する課題が生じる。
特開平０９－０９７９４６号公報
　特許文献１には、放熱性の向上のため、活性層の斜め上に電極を設ける半導体光素子が開示されている。この構成により、活性層上方向への光の染み出しを考慮することなく、電極から活性層までの距離を縮めることができる。すなわち、電流パスを短縮できるため、素子抵抗を下げることができる。しかし、上述の構成では、光吸収損失を十分に低減できない課題があった。
　本開示は上述の課題を解決するため、垂直方向の活性層光閉じ込めが弱い構造であっても、素子抵抗の低減と光吸収損失の低減を両立できる半導体光素子を提供することを目的とする。
　本開示の態様は、ｐ型電極と、ｐ型電極と接触しているコンタクト層と、コンタクト層と接触し、光閉じ込め性能を有するブロック層と、ブロック層と接触する、光染み出し領域である第一のクラッド層と、ブロック層に両側から挟まれているリッジストライプ構造を有する活性層と、ブロック層と接触している基板と、基板と接触しているｎ型電極とを備え、ｐ型電極が、平面視において活性層と重ならない位置に形成されている半導体光素子であることが好ましい。
　本開示の態様によれば、垂直方向の活性層光閉じ込めが弱い構造であっても、素子抵抗の低減と光吸収損失の低減を両立できる半導体光素子を提供できる。
本開示の実施の形態１に係る半導体光素子の断面図である。 本開示の実施の形態１の第１の変形例に係る半導体光素子の断面図である。 本開示の実施の形態１の第２の変形例に係る半導体光素子の断面図である。 本開示の実施の形態２に係る半導体光素子の断面図である。 本開示の実施の形態２に係る半導体光素子の平面図である。 本開示の実施の形態３に係る半導体光素子の断面図である。
実施の形態１
　図１は、本開示の実施の形態１に係る半導体光素子の断面図である。半導体光素子１００は、ｎ型電極９を備える。ｎ型電極９の上には、基板１が形成されている。基板１は、例えばｎ型ＩｎＰ基板である。基板１の上には、活性層２が形成されている。活性層２の上には、クラッド層３が形成されている。クラッド層３は、例えば、第一ｐ型ＩｎＰクラッド層である。
　基板１、活性層２及びクラッド層３は、リッジストライプ構造５０を形成している。リッジストライプ構造５０は、基板１、活性層２及びクラッド層３が、この順に成長した後、活性層２の下までエッチングすることで形成されている。
　リッジストライプ構造５０の側面は、高抵抗層４１で埋め込まれている。高抵抗層４１は、例えば、半絶縁性材料であるＦｅをドーピングしたＩｎＰ層である。また、高抵抗層４１は、ブロック層４の一部である。ブロック層４は、ここでは、高抵抗層４１、ブロック層４２及びブロック層４３が順に積層された多層膜構造である。ブロック層４２は、例えば、ｎ型ＩｎＰブロック層である。ブロック層４３は、例えば、ｐ型ＩｎＰブロック層である。
　リッジストライプ構造５０及びブロック層４の一部は、クラッド層５で覆われている。クラッド層５は、例えば、第二ｐ型ＩｎＰクラッド層である。クラッド層５の最表面は、絶縁膜７で覆われている。絶縁膜７は、例えば、ＳｉＯ２またはＳｉＮ等からなる。
　リッジストライプ構造５０は、導波路部６０の中に埋め込まれている。導波路部６０は、活性層２をコア層とし、ブロック層４、クラッド層３及びクラッド層５をクラッド層として作用する、埋込型導波路構造である。
　導波路部６０は、コンタクト部７０で両側を挟まれている。コンタクト部７０は、ブロック層４の上に、コンタクト層６を備える。コンタクト層６は、例えば、ｐ型ＩｎＧａＡｓコンタクト層である。コンタクト層６の上には、ｐ型電極８が形成されている。また、コンタクト層６は、ｐ型電極８と接触する以外の領域では、最表面を絶縁膜７で覆われている。
　半導体光素子１００の動作及び効果を説明する。なお、電流１２は、半導体光素子１００の動作時に流れる電流の流れを示す。まず、ｐ型電極８およびｎ型電極９を介し、電流注入を行う。ｐ型電極８から注入されたホールは、コンタクト層６、ブロック層４３、クラッド層５の下部、クラッド層３を通り、活性層２に注入される。一方、ｎ型電極９から注入された電子は、基板１を通り、活性層２に注入される。活性層２では、注入されたホールと電子が再結合し、光が生じる。
　活性層２は、周囲のＩｎＰ層よりも屈折率が高い。そのため、生じた光は、活性層２に閉じ込められる。しかし、光の一部は、クラッド層３及びクラッド層５に染み出す。特に、活性層２の内部吸収損失低減や出射ビーム幅狭窄を目的として、活性層２の光閉じ込めを弱くする場合、光がクラッド層５を貫通する可能性がある。
　光がクラッド層５を貫通することを防ぐため、従来例では、クラッド層５を３μｍ程度以上の厚さにする必要があった。しかし、本開示では、電流抵抗に関与するブロック層４３と、光の染み出し領域であるクラッド層３の、ｐ型ＩｎＰドーピング濃度を異なる値に設計できる。これにより、素子抵抗の低減と光吸収損失の低減を両立することが可能である。
　上述の効果について、さらに詳細に説明する。ｐ型ＩｎＰは一般にｎ型ＩｎＰよりも光吸収損失が高い。また、ドーピング濃度が高いほど光吸収損失も高くなる一方、ドーピング濃度を下げると抵抗が増える。そのため、活性層上方に電極がある従来の半導体光素子では、ｐ型ＩｎＰ層のドーピング濃度が、素子抵抗と光吸収損失のトレードオフになっていた。
　これに対し、実施の形態１では、電流抵抗に関与するブロック層４３と、光の染み出し領域であるクラッド層３の、ｐ型ＩｎＰドーピング濃度を異なる値に設計できる。そのため、素子抵抗の低減と光吸収損失の低減を両立することが可能である。
　例えば、クラッド層３のドーピング濃度は１×１０１８ｃｍ－３程度であることが多いが、ブロック層４３は活性層２からの光の染み出しはほとんど重ならないため、クラッド層３よりも高いドーピング濃度、例えば２×１０１８ｃｍ－３を設定すると光吸収損失は増えることなく素子抵抗を低減することができる。また、ブロック層４３を薄くすると、光の染み出し量に影響することなく、ｐ型電極８から活性層２までの距離を近づけられるため、電流パスを短縮し、素子抵抗を下げることができる。
　また、前述の通り、半導体光素子１００では、ｐ型電極８が活性層２の上方向に設けられていない。すなわち、従来の半導体光素子のように、クラッド層５上面からの電流注入を行わない。そのため、導波路部６０には、コンタクト層６のような、光吸収量の多いＩｎＧａＡｓ層が存在しない。これにより、光吸収損失をさらに抑制することができる。
　半導体光素子１００の製造方法を説明する。まず、（１００）面を主面とする基板１の上に、活性層２及びクラッド層３を成長させる。活性層２は、量子井戸構造や量子ドット構造を含んでいても良い。活性層２は、例えばＡｌＧａＩｎＡｓ系もしくはＩｎＧａＡｓＰ系材料を使用し、２００ｎｍの厚さで成長させる。クラッド層３は、例えばＭＯＣＶＤあるいはＭＢＥによって、２００ｎｍの厚さで結晶成長させる。また、クラッド層３には、例えばＺｎが１×１０１８ｃｍ－３の濃度でドーピングされている。
　次に、クラッド層３の上に、フォトレジストを用いてストライプパターンマスクを形成する。ストライプパターンマスクは、ＳｉＯ２膜からなり、［０１１］方向に延びている。続けて、活性層２の下までエッチングを行い、リッジストライプ構造５０を形成する。
　次に、高抵抗層４１、ブロック層４２、ブロック層４３及びコンタクト層６を、順に積層する。高抵抗層４１は、例えばＦｅを５×１０１８ｃｍ－３の濃度でドーピングしたＩｎＰ層である。ブロック層４２は、例えばドーピング濃度５×１０１８ｃｍ－３のｎ型ＩｎＰ層である。ブロック層４３は、例えばドーピング濃度２×１０１８ｃｍ－３のｐ型ＩｎＰ層である。コンタクト層６は、例えばドーピング濃度１×１０１９ｃｍ－３のｐ型ＩｎＧａＡｓ層である。これにより、リッジストライプ構造５０の側面を、ブロック層４およびその上のコンタクト層６で埋め込む。
　次に、リッジストライプ構造５０の上にあるマスクをフッ酸で除去する。続けて、コンタクト部７０領域のコンタクト層６の上に、ストライプパターンマスクを形成する。ストライプパターンマスクは、ＳｉＯ２膜からなり、［０１１］方向に延びている。続けて、導波路部６０の領域に成長させたコンタクト層６を、薬液を用いて除去し、ブロック層４を露出させる。この薬液は、硫酸などの選択エッチング可能な薬液である。その後、リッジストライプ構造５０及びブロック層４の上を覆うように、クラッド層５を成長させる。
　次に、コンタクト層６及びクラッド層５の表面を、ＳｉＯ２もしくはＳｉＮなどの絶縁膜７で覆う。続けて、コンタクト部７０の上の一部の絶縁膜７を除去し、絶縁膜開口部を設ける。その後、コンタクト層６と接するように、ｐ型電極８を形成する。ｐ型電極８は、Ａｕ、Ｇｅ、Ｎｉ、Ｔｉ、またはＺｎなどの金属を含み、蒸着、メタルスパッタまたはメッキなどを用いて形成する。また、基板１の裏面に、ｎ型電極９を形成する。ｎ型電極９は、Ａｕ、Ｇｅ、Ｎｉ、ＴｉまたはＺｎなどの金属を含む。
　図２は、本開示の実施の形態１の第１の変形例に係る半導体光素子の断面図である。半導体光素子２００は、ブロック層４の構成が、半導体光素子１００と異なる。
　半導体光素子２００は、ブロック層４を備える。ブロック層４は、ここでは、ブロック層４４、ブロック層４２及びブロック層４５が順に積層された多層膜構造である。ブロック層４４は、例えば、第一ｐ型ＩｎＰブロック層である。ブロック層４２は、例えば、ｎ型ＩｎＰブロック層である。ブロック層４５は、例えば、第二ｐ型ＩｎＰブロック層である。
　図３は、本開示の実施の形態１の第２の変形例に係る半導体光素子の断面図である。半導体光素子３００は、クラッド層５が、第一の領域及び第二の領域を備える点が、半導体光素子１００と異なる。
　半導体光素子３００は、ｐ型ＩｎＰ層５１を備える。ｐ型ＩｎＰ層５１の上には、アンドープＩｎＰ層５２が形成されている。アンドープＩｎＰ層５２は、電流注入パスとは無関係であり、ｐ型ＩｎＰ層５１と比較すると、素子抵抗が大きく光吸収損失が小さい層である。なお、アンドープＩｎＰ層５２の代わりに、例えばｎ型ＩｎＰ層を用いても良い。
　半導体光素子３００におけるホールは、ｐ型電極８、コンタクト層６、ブロック層４３、ｐ型ＩｎＰ層５１及びクラッド層３を順に通り、活性層２に注入される。一方、活性層２において生じた光の一部は、クラッド層３、ｐ型ＩｎＰ層５１及びアンドープＩｎＰ層５２に染み出す。アンドープＩｎＰ層５２の光吸収損失は、ｐ型ＩｎＰ層５１よりも小さいため、この構成によって光吸収損失を抑えることが可能となる。
実施の形態２
　図４は、本開示の実施の形態２に係る半導体光素子の断面図である。半導体光素子４００は、溝部８０を備える点が、半導体光素子１００と異なる。
　半導体光素子４００は、溝部８０を備える。溝部８０は、導波路部６０及びコンタクト部７０をはさむ位置に設けられている。また、溝部８０は、ブロック層４を貫通しており、その表面を絶縁膜７で覆われている。なお、溝部８０に挟まれた導波路部６０及びコンタクト部７０は、メサ構造を形成している。
　図５は、本開示の実施の形態２に係る半導体光素子の平面図である。半導体光素子４００ａから分かるように、溝部８０は、導波路部６０及びコンタクト部７０と平行に形成されている。
　半導体光素子４００の製造方法を説明する。クラッド層５が形成される工程までは、実施の形態１と同様のため割愛する。続けて、溝部８０を形成するため、ブロック層４を貫通するようエッチングを行う。エッチングは、ＳｉＣｌ４などのガスを用いたドライエッチングでも良いし、Ｂｒなどの薬液を用いたウェットエッチングでも良い。溝部８０の幅は、例えば１０μｍである。溝部８０に挟まれたメサ構造の幅は、例えば２０μｍである。
　次に、コンタクト層６、クラッド層５及び溝部８０の表面を、絶縁膜７で覆う。絶縁膜７は、例えばＳｉＯ２またはＳｉＮからなる。それ以降の製造工程は、実施の形態１と同様である。
　本実施形態の構成により、寄生容量を低減できるため、高速動作が可能となる。これにより、高速動作が要求される直接変調レーザなどで、応用しやすくなる。
実施の形態３
　図６は、本開示の実施の形態３に係る半導体光素子の断面図である。半導体光素子５００は、ｎ型電極９ａを有する溝部８０ａを備える点が、半導体光素子４００と異なる。
　半導体光素子５００は、溝部８０ａを備える。溝部８０ａは、その底部に絶縁膜７の開口部を有する。開口部の上には、ｎ型電極９が形成されている。
　半導体光素子５００の動作を説明する。なお、電流１２ａは、半導体光素子５００の動作時に流れる電流の流れを示す。まず、ｐ型電極８およびｎ型電極９を介し、電流注入を行う。ｐ型電極８から注入されたホールは、コンタクト層６、ブロック層４の上部、クラッド層５、クラッド層３を通り、活性層２に注入される。一方、ｎ型電極９ａから注入された電子は、基板１を通り、活性層２に注入される。活性層２では、注入されたホールと電子が再結合し、光が生じる。
　半導体光素子５００の製造方法を説明する。溝部８０をエッチングで形成し、コンタクト層６、クラッド層５及び溝部８０の表面を、絶縁膜７で覆う工程までは実施の形態２と同様である。続けて、コンタクト部７０及び溝部８０に、絶縁膜７の開口部を形成する。そして、それぞれの開口部に、ｐ型電極８及びｎ型電極９を形成する。
　本実施形態の構成により、実施の形態２と同様に規制容量を低減できるほか、ｐ型電極８及びｎ型電極９を同一面側に形成することができる。これにより、電気配線の配置に柔軟性を持たせることができる。例えば、複数の半導体光素子５００を、同一チップ内に複数集積したアレイ構造を形成した場合、各光素子の独立動作のための配線を容易にすることができる。
　なお、本実施形態では、ｎ型電極９がｐ型電極８と同一面側に形成する例を示したが、ｎ型電極９の位置はこれに限られない。具体的には、基板１の主面である（１００）面に平行、あるいは対向する面であれば、曲面を含めていずれの位置でも良い。ただし、製造プロセス上の制限から、溝部８０の側面に平行な面上のみ、あるいは出射端面に平行な面上のみにｎ型電極９を形成することはできない。
　１　基板
　２　活性層
　３　クラッド層
　４　ブロック層
　５　クラッド層
　６　コンタクト層
　８　ｐ型電極
　９、９ａ　ｎ型電極
　１２、１２ａ　電流
　４２、４３、４４、４５　ブロック層
　５０　リッジストライプ構造
　８０、８０ａ　溝部
　１００、２００、３００、４００、４００ａ、５００　半導体光素子

Claims (5)

  1. 　ｐ型電極と、
    　前記ｐ型電極と接触しているコンタクト層と、
    　前記コンタクト層と接触し、光閉じ込め性能を有するブロック層と、
    　前記ブロック層と接触する、光染み出し領域である第一のクラッド層と、
    　前記ブロック層に両側から挟まれているリッジストライプ構造を有する活性層と、
    　前記ブロック層と接触している基板と、
    　前記基板と接触しているｎ型電極と
    　を備え、
    　前記ｐ型電極が、平面視において前記活性層と重ならない位置に形成されている
    　半導体光素子。
  2. 　前記リッジストライプ構造が、前記活性層と、前記活性層と前記第一のクラッド層の間に介在する第二のクラッド層を含み、
    　前記第二のクラッド層のドーピング濃度が、前記ブロック層の電流注入経路に位置する層のドーピング濃度よりも低い
    　請求項１に記載の半導体光素子。
  3. 　前記第一のクラッド層が、第一の領域と第二の領域で構成される積層構造を有し、
    　前記第一の領域は、
    　前記第二の領域の活性層側に設けられ、
    　前記第二の領域よりも、素子抵抗が小さく、光吸収損失が大きい。
    　請求項１に記載の半導体光素子。
  4. 　前記コンタクト層及び前記ブロック層を貫通する溝部をさらに備える
    　請求項１に記載の半導体光素子。
  5. 　前記ｎ型電極が、前記溝部の底部に設けられている
    　請求項４に記載の半導体光素子。
PCT/JP2022/046950 2022-12-20 半導体光素子 WO2024134788A1 (ja)

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