WO2024101311A1 - セラミック電子部品およびその製造方法 - Google Patents

セラミック電子部品およびその製造方法 Download PDF

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WO2024101311A1
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dielectric
electronic component
ceramic electronic
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Inventor
藤田尚行
大野裕誠
Original Assignee
太陽誘電株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to ceramic electronic components and methods for manufacturing the same.
  • Ceramic electronic components such as multilayer ceramic capacitors are used in high-frequency communication systems, such as mobile phones.
  • Such ceramic electronic components have a structure in which dielectric layers and internal electrode layers are alternately stacked. This structure can be obtained, for example, by simultaneously firing a dielectric green sheet containing ceramic powder and an internal electrode pattern containing metal powder (see, for example, Patent Document 1).
  • the ceramic electronic components may not have sufficient mechanical strength.
  • the present invention has been made in consideration of the above problems, and aims to provide a ceramic electronic component that can achieve sufficient mechanical strength, and a manufacturing method thereof.
  • a ceramic electronic component according to the present invention includes a laminated chip in which a plurality of dielectric layers and a plurality of internal electrode layers are alternately laminated, and is characterized in that, in a cross section of at least any one of the plurality of dielectric layers, when an average value of major axes of each dielectric particle is d AVE and a standard deviation of major axes of each dielectric particle is ⁇ , ⁇ d AVE ⁇ 0.25.
  • At least one of the main surfaces may have a surface roughness Ra of 50 nm or less.
  • the d AVE may be equal to or greater than 20 nm and equal to or less than 120 nm.
  • the angle between the stacking direction in which the multiple dielectric layers are stacked and the average direction of the major axis of each of the dielectric particles may be ⁇ 40° or less.
  • the average aspect ratio of each of the dielectric particles may be greater than 1:1 and less than 1:5.
  • the angle between the longitudinal direction in which the multiple dielectric layers extend and the average direction of the major diameter of each of the dielectric particles may be ⁇ 40° or less.
  • the average aspect ratio of each of the dielectric particles may be greater than 1:1 and less than 1:5.
  • a main component of the dielectric particles may be any one of barium titanate, calcium zirconate, calcium titanate, strontium titanate, magnesium titanate, and Ba1 -x- yCaxSryTi1 - zZrzO3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1 , 0 ⁇ z ⁇ 1) that forms a perovskite structure.
  • the relationship ⁇ d AVE ⁇ 0.25 may be satisfied in at least 50% of the plurality of dielectric layers.
  • the average thickness of each of the dielectric layers may be 0.2 ⁇ m or more and 3 ⁇ m or less.
  • the average thickness of each of the internal electrode layers may be 0.2 ⁇ m or more and 3 ⁇ m or less.
  • the multiple internal electrode layers may be alternately exposed on two end faces of the laminate and connected to external electrodes.
  • a method for producing a ceramic electronic component according to the present invention is characterized in that it includes the steps of: preparing a laminate in which a plurality of dielectric green sheets containing ceramic powder and a plurality of internal electrode patterns containing metal powder are alternately stacked; and firing the laminate to obtain a relationship of ⁇ d AVE ⁇ 0.25, where d AVE is the average value of the major axes of each dielectric particle and ⁇ is the standard deviation of the major axes of each dielectric particle, in a cross section of at least any one of a plurality of dielectric layers obtained from the plurality of dielectric green sheets.
  • the present invention provides a ceramic electronic component that can achieve sufficient mechanical strength and a method for manufacturing the same.
  • FIG. 2 is a partial cross-sectional perspective view of a multilayer ceramic capacitor.
  • 2 is a cross-sectional view taken along line AA in FIG. 1.
  • 2 is a cross-sectional view taken along line BB in FIG. 1.
  • FIG. 4A is a cross-sectional view of a dielectric layer
  • FIG. 4B is a diagram illustrating the major axis of a dielectric particle.
  • 1A and 1B are diagrams illustrating the orientation of the shapes of dielectric particles.
  • 13A and 13B are diagrams for explaining effective capacitance.
  • 1A and 1B are diagrams illustrating the orientation of the shapes of dielectric particles.
  • 1A to 1C are diagrams illustrating example aspect ratios.
  • 1A to 1C are diagrams illustrating a flow of a method for manufacturing a multilayer ceramic capacitor.
  • 1A and 1B are diagrams illustrating a lamination process.
  • FIG. 1 is a partially sectional perspective view of a multilayer ceramic capacitor 100 according to an embodiment.
  • FIG. 2 is a cross-sectional view taken along line A-A in FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line B-B in FIG. 1.
  • the multilayer ceramic capacitor 100 includes a laminated chip 10 having a substantially rectangular parallelepiped shape, and external electrodes 20a, 20b provided on two opposing end faces of the laminated chip 10. Of the four faces of the laminated chip 10 other than the two end faces, the two faces other than the upper and lower faces in the lamination direction are referred to as side faces.
  • the external electrodes 20a, 20b extend on the upper, lower and two side faces in the lamination direction of the laminated chip 10. However, the external electrodes 20a and 20b are spaced apart from each other.
  • the Z-axis direction is the direction in which the multiple internal electrode layers 12 face each other, the stacking direction of the dielectric layers 11, and the direction in which the top and bottom surfaces of the laminated chip 10 face each other.
  • the X-axis direction is the length direction of the laminated chip 10, the direction in which the two end faces of the laminated chip 10 face each other, the direction in which the external electrodes 20a and 20b face each other, and the longitudinal direction in which the dielectric layers 11 extend.
  • the Y-axis direction is the width direction of the internal electrode layers 12, and the direction in which the two side faces other than the two end faces of the four side faces of the laminated chip 10 face each other.
  • the laminated chip 10 has a configuration in which dielectric layers 11 containing a ceramic material that functions as a dielectric and internal electrode layers 12 mainly composed of metal are alternately laminated.
  • the laminated chip 10 has a plurality of internal electrode layers 12 facing each other and a dielectric layer 11 sandwiched between the plurality of internal electrode layers 12.
  • the edges in the direction in which each internal electrode layer 12 extends are alternately exposed to the first end face on which the external electrode 20a of the laminated chip 10 is provided and the second end face on which the external electrode 20b is provided.
  • the internal electrode layer 12 connected to the external electrode 20a is not connected to the external electrode 20b.
  • the internal electrode layer 12 connected to the external electrode 20b is not connected to the external electrode 20a.
  • each internal electrode layer 12 is alternately conductive to the external electrode 20a and the external electrode 20b.
  • the internal electrode layer 12 is disposed on the top layer in the lamination direction, and the internal electrode layer 12 is also disposed on the bottom layer in the lamination direction, and the top and bottom surfaces of the laminate are covered with a cover layer 13.
  • the cover layer 13 is mainly composed of a ceramic material.
  • the cover layer 13 may have the same composition as the dielectric layer 11 or may have a different composition.
  • the region where the internal electrode layer 12 connected to the external electrode 20a and the internal electrode layer 12 connected to the external electrode 20b face each other is a region that generates capacitance in the multilayer ceramic capacitor 100. Therefore, this region that generates capacitance is referred to as the capacitance section 14.
  • the capacitance section 14 is a region where adjacent internal electrode layers connected to different external electrodes face each other.
  • the region where the internal electrode layers 12 connected to the external electrode 20a face each other without an internal electrode layer 12 connected to the external electrode 20b being interposed is called the end margin 15.
  • the region where the internal electrode layers 12 connected to the external electrode 20b face each other without an internal electrode layer 12 connected to the external electrode 20a being interposed is also the end margin 15.
  • the end margin 15 is a region where the internal electrode layers 12 connected to the same external electrode face each other without an internal electrode layer 12 connected to a different external electrode being interposed.
  • the end margin 15 is a region that does not generate capacitance.
  • the end margin 15 may have the same composition as the dielectric layer 11 of the capacitance section 14, or may have a different composition.
  • the side margin 16 is a region that is provided to cover the ends of the multiple internal electrode layers 12 that are laminated in the laminated structure and extend to the two side faces.
  • the side margin 16 is also a region that does not generate capacitance.
  • the side margin 16 may have the same composition as the dielectric layer 11 of the capacitance section 14, or it may have a different composition.
  • the dielectric layer can be fired, for example, by subjecting a dielectric material containing ceramic powder to a heat treatment and sintering the ceramic powder.
  • the dielectric layer obtained by sintering may not have sufficient density. In this case, there is a risk that the dielectric layer will not have sufficient mechanical strength. Therefore, the multilayer ceramic capacitor 100 according to this embodiment has a configuration that can achieve sufficient mechanical strength.
  • FIG. 4(a) is a cross-sectional view of the dielectric layer 11 along the Z-axis direction.
  • FIG. 4(a) illustrates a cross-sectional view in the XZ plane as an example.
  • the dielectric layer 11 has a structure in which a plurality of dielectric particles 30 are sintered via grain boundaries 40. The size and shape of the plurality of dielectric particles 30 that make up the dielectric layer 11 are similar to each other.
  • the major axis of the dielectric particle 30 is defined as major axis d.
  • the standard deviation of the major axis d of each dielectric particle 30 in the dielectric layer 11 is defined as standard deviation ⁇ .
  • the average value of the major axis d of each dielectric particle 30 in the dielectric layer 11 is defined as average value d AVE .
  • a relationship is established in which the standard deviation ⁇ is equal to or less than average value d AVE ⁇ 0.25. In this case, about 66.7% or more of the crystal grains of the multiple dielectric particles 30 contained in the dielectric layer 11 have major axis d of average value d AVE ⁇ 25%. The definition of major axis will be described later.
  • the size and shape of the multiple dielectric particles 30 that make up the dielectric layer 11 become similar to each other.
  • the gaps between the multiple dielectric particles 30 become smaller, and the dielectric layer 11 becomes densified.
  • the densification of the dielectric layer 11 improves the mechanical strength of the dielectric layer 11.
  • the standard deviation ⁇ is preferably equal to or less than the average value d AVE ⁇ 0.20, and more preferably equal to or less than the average value d AVE ⁇ 0.17.
  • the major axis d of each of all the dielectric particles 30 in the dielectric layer 11 is preferably within a range of ⁇ 25% of the average value d AVE , more preferably within a range of ⁇ 22% of the average value d AVE , and even more preferably within a range of ⁇ 20% of the average value d AVE .
  • the densification of the dielectric layer 11 suppresses the variation in thickness of the dielectric layer 11 and makes it flat. This also makes the two internal electrode layers 12 adjacent to the dielectric layer 11 flat. As a result, discontinuities in the internal electrode layers 12 are suppressed, and the continuity rate of the internal electrode layers 12 is improved.
  • the surface roughness Ra of the main surfaces (upper and lower surfaces) of the dielectric layer 11 is preferably 50 nm or less, more preferably 20 nm or less, and even more preferably 17 nm or less.
  • the height of the irregularities is within ⁇ (average value of the length in the Z-axis direction of each dielectric particle 30 ⁇ 0.5).
  • the surface roughness Ra is specified in ISO 25178.
  • the average value d AVE of the major diameter d of each dielectric particle 30 is preferably 120 nm or less, more preferably 100 nm or less, and even more preferably 90 nm or less.
  • the average value d AVE is preferably 20 nm or more, more preferably 25 nm or more, and even more preferably 35 nm or more.
  • a ceramic material having a perovskite structure represented by the general formula ABO 3 can be used as the main component of the dielectric layer 11.
  • the perovskite structure may contain ABO 3- ⁇ that is not stoichiometric.
  • the ceramic material may be selected from at least one of BaTiO 3 (barium titanate), CaZrO 3 (calcium zirconate), CaTiO 3 (calcium titanate), SrTiO 3 (strontium titanate), MgTiO 3 (magnesium titanate), Ba 1-x-y Ca x Sr y Ti 1-z Zr z O 3 (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ z ⁇ 1) that forms a perovskite structure, and the like.
  • Ba1 -xyCaxSryTi1 - zZrzO3 is barium strontium titanate, barium calcium titanate, barium zirconate, barium zirconate titanate, calcium zirconate titanate and barium calcium zirconate titanate, etc.
  • the dielectric layer 11 may contain additives.
  • additives to the dielectric layer 11 include oxides of magnesium (Mg), manganese (Mn), molybdenum (Mo), vanadium (V), chromium (Cr), rare earth elements (yttrium (Y), samarium (Sm), europium (Eu), gadolinium (Gd), terbium (Tb), dysprosium (Dy), holmium (Ho), erbium (Er), thulium (Tm), and ytterbium (Yb)), or oxides containing cobalt (Co), nickel (Ni), lithium (Li), boron (B), sodium (Na), potassium (K), or silicon (Si), or glasses containing Co, Ni, Li, B, Na, K, or Si.
  • the relationship ⁇ average value d AVE ⁇ 0.25 or less is satisfied in at least one of the multiple dielectric layers 11 included in the laminated chip 10.
  • the relationship ⁇ average value d AVE ⁇ 0.25 or less is satisfied in 50% or more of the multiple dielectric layers 11 included in the laminated chip 10.
  • the average thickness of each dielectric layer 11 is, for example, 0.2 ⁇ m or more and 3 ⁇ m or less, and preferably 0.3 ⁇ m or more and 1.0 ⁇ m or less.
  • the average thickness of each dielectric layer 11 can be the average value of thicknesses measured at 10 different locations.
  • the cross-sectional thickness can be measured using a laser microscope on the exposed surface obtained by cutting the laminated chip 10.
  • the main component of the internal electrode layer 12 is a base metal such as nickel, copper (Cu), or tin (Sn).
  • the main component of the internal electrode layer 12 may be a precious metal such as platinum (Pt), palladium (Pd), silver (Ag), or gold (Au).
  • the main component of the internal electrode layer 12 may be a metal alloy, etc.
  • the average thickness of each of the internal electrode layers 12 is, for example, 0.2 ⁇ m to 3 ⁇ m, and preferably 0.3 ⁇ m to 1.5 ⁇ m.
  • the average thickness of each of the internal electrode layers 12 can be the average value of thicknesses measured at 10 different locations.
  • the cross-sectional thickness can be measured using a laser microscope on the exposed surface obtained by cutting the laminated chip 10.
  • the size of the multilayer ceramic capacitor 100 is, for example, 0.25 mm long, 0.125 mm wide, and 0.125 mm high, or 0.4 mm long, 0.2 mm wide, and 0.2 mm high, or 0.6 mm long, 0.3 mm wide, and 0.3 mm high, or 0.6 mm long, 0.3 mm wide, and 0.110 mm high, or 1.0 mm long, 0.5 mm wide, and 0.5 mm high, or 1.0 mm long, 0.5 mm wide, and 0.1 mm high, or 3.2 mm long, 1.6 mm wide, and 1.6 mm high, or 4.5 mm long, 3.2 mm wide, and 2.5 mm high, but is not limited to these sizes.
  • the number of layers of the internal electrode layers 12 is, for example, about 100 layers or more and 1000 layers or less.
  • the stacking density of the internal electrode layers 12 is about 100 layers/mm or more and 1700 layers/mm or less.
  • each dielectric particle 30 is oriented.
  • the angle between the long diameter direction of each dielectric particle 30 and the Z-axis direction is small.
  • the crystal grains are stacked with small gaps between them, which increases the density of the dielectric layer 11.
  • the average direction of the long diameter of each dielectric particle 30 is calculated.
  • the angle between this average direction and the Z-axis direction is preferably ⁇ 40° or less, more preferably ⁇ 35° or less, and even more preferably ⁇ 30° or less. Note that it is preferable that two or more dielectric particles 30 are lined up in the Z-axis direction in one dielectric layer 11.
  • FIG. 6(a) shows the core and shell of the core-shell structure of the dielectric particle 30 in FIG. 5(a).
  • ⁇ in FIG. 6(b) shows the capacitance component C1 and resistance component R1 of the shell in FIG. 6(a).
  • ⁇ in FIG. 6(b) shows the capacitance component C1 and resistance component R2 of the core.
  • ⁇ in FIG. 6(b) shows the capacitance component C3 and resistance component R3 (opposite side of ⁇ ) of the shell in FIG. 6(a).
  • R1 and R3 of ⁇ and ⁇ are proportional to the distances L1 and L2 to the core and the conductive surface areas A1 and A2.
  • a DC voltage is superimposed.
  • each dielectric particle 30 and the X-axis direction is small.
  • the crystal grains are stacked with small gaps between them, so that the density of the dielectric layer 11 is increased.
  • the dielectric layer 11 becomes flatter.
  • the resistance of the dielectric layer 11 to bending stress is increased, so that the mechanical strength of the dielectric layer 11 is increased.
  • the average direction of the long diameter of each dielectric particle 30 is calculated.
  • the angle between this average direction and the X-axis direction is preferably ⁇ 40° or less, more preferably ⁇ 35° or less, and even more preferably ⁇ 30° or less.
  • each dielectric particle 30 When the shape of each dielectric particle 30 is oriented as in FIG. 5(a) or FIG. 7(a), it is preferable that the aspect ratios of each dielectric particle 30 are close to each other. For example, it is preferable that the average value of the aspect ratio of each dielectric particle 30 is greater than 1:1 and less than 1:5.
  • the aspect ratio is the ratio of the minor axis to the major axis of the dielectric particle 30, as exemplified in FIG. 8(a) to FIG. 8(c).
  • the minor axis is the minimum value of the diameter when a circle is superimposed on the dielectric particle 30 and both ends of the diameter of the circle overlap the outer shape of the dielectric particle 30.
  • the major axis is the diameter when a circle is superimposed on the dielectric particle 30 and both ends of the diameter of the circle overlap the outer shape of the dielectric particle 30 in the direction perpendicular to the minor axis.
  • the above-mentioned major axis d, average value d AVE , standard deviation ⁇ , and average direction of the major axis direction can be calculated from an SEM photograph of the cross section of the dielectric layer 11.
  • the average value d AVE and standard deviation ⁇ can be calculated by measuring the major axis d of each dielectric particle 30.
  • the average direction of the major axis direction can be calculated.
  • Figure 9 is a diagram illustrating the flow of the manufacturing method of the multilayer ceramic capacitor 100.
  • the main component ceramic of the dielectric layer 11 is synthesized.
  • the main component ceramic of the dielectric layer 11 is barium titanate, it can be synthesized from a titanium raw material such as titanium dioxide and a barium raw material such as barium carbonate.
  • a synthesis method a solid phase method, an oxalic acid method, a citric acid method, a hydrothermal synthesis method, a solvothermal method, etc. can be used.
  • a process for adjusting the particle size distribution of the synthesized main component ceramic is performed.
  • the synthesized main component ceramic particles are dispersed to form a slurry, and fine powder and coarse powder are removed from the obtained slurry to obtain a main component ceramic with a uniform particle size.
  • the additive compound may be an oxide of magnesium, manganese, molybdenum, vanadium, chromium, or rare earth elements (yttrium, samarium, europium, gadolinium, terbium, dysprosium, holmium, erbium, thulium, or ytterbium), or an oxide containing cobalt, nickel, lithium, boron, sodium, potassium, or silicon, or a glass containing cobalt, nickel, lithium, boron, sodium, potassium, or silicon.
  • SiO 2 mainly functions as a sintering aid.
  • a binder such as polyvinyl butyral (PVB) resin, an organic solvent such as ethanol or toluene, and a plasticizer are added to the obtained dielectric material and wet mixed.
  • the obtained slurry is used to coat a dielectric green sheet 52 on a substrate 51 by, for example, a die coater method or a doctor blade method, and then dried.
  • the substrate 51 is, for example, a polyethylene terephthalate (PET) film.
  • an internal electrode pattern 53 is formed on a dielectric green sheet 52.
  • a dielectric green sheet 52 As an example, four layers of internal electrode patterns 53 are formed on the dielectric green sheet 52 at predetermined intervals.
  • the dielectric green sheet 52 on which the internal electrode patterns 53 are formed is taken as a lamination unit.
  • a metal paste of the main component metal of the internal electrode layer 12 is used for the internal electrode pattern 53.
  • the film formation method may be printing, sputtering, vapor deposition, etc.
  • the laminate units are stacked as shown in FIG. 10(b).
  • cover sheets 54 e.g., 2 to 10 layers
  • cover sheets 54 are laminated on the top and bottom of the laminate obtained by stacking the stacking units, thermocompressed, and cut to the specified chip dimensions (e.g., 1.0 mm x 0.5 mm). In the example of FIG. 10(b), cutting is performed along the dotted lines.
  • the cover sheet 54 may be of the same composition as the dielectric green sheet 52, or may contain different additives.
  • the ceramic laminate thus obtained is subjected to a binder removal process in a N2 atmosphere, and then a metal paste that will become the base layer of the external electrodes 20a, 20b is applied by a dipping method or the like.
  • the metal paste contains a co-material.
  • the metal paste is applied to the two end faces of the laminate where the internal electrode pattern 53 is exposed.
  • the laminated chip 10 and the external electrodes 20a, 20b are fired at the same time in a reducing atmosphere with an oxygen partial pressure of 10 -5 to 10 -8 atm at 1100 to 1300°C for 10 minutes to 2 hours. In this manner, the laminated chip 10 and the external electrodes 20a, 20b can be fired simultaneously. In the firing process, the above-mentioned relationship of standard deviation ⁇ d AVE ⁇ 0.25 is obtained in the cross section of the resulting dielectric layer 11.
  • a re-oxidation treatment may be performed at 600° C. to 1000° C. in a N 2 gas atmosphere.
  • a plating layer may be formed on the external electrodes 20a, 20b by plating, thereby completing the multilayer ceramic capacitor 100.
  • the external electrodes 20a, 20b and the internal electrode layer 12 are fired simultaneously, but this is not limited to the above.
  • the external electrodes 20a, 20b may be baked after the internal electrode layer 12 is fired.
  • the ceramic particles contained in the dielectric material are similar in size and shape, so that the density of the dielectric layer 11 is improved in the laminated chip 10 after firing. This improves the mechanical strength of the dielectric layer 11.
  • the dielectric green sheet 52 is formed flat, and therefore the internal electrode pattern 53 is also formed flat. This results in high reliability in the laminated chip 10 after firing.
  • a multilayer ceramic capacitor has been described as an example of a ceramic electronic component, but the present invention is not limited to this.
  • the configuration of each of the above embodiments can also be applied to other multilayer ceramic electronic components, such as varistors and thermistors.

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Abstract

セラミック電子部品は、複数の誘電体層と複数の内部電極層とが交互に積層された積層チップを備え、前記複数の誘電体層のうち少なくともいずれかの誘電体層の断面において、各誘電体粒子の長径の平均値をｄＡＶＥとし、前記各誘電体粒子の長径の標準偏差をσとした場合に、σ≦ｄＡＶＥ×０．２５となることを特徴とする。　

Description

セラミック電子部品およびその製造方法
　本発明は、セラミック電子部品およびその製造方法に関する。
　携帯電話を代表とする高周波通信用システムにおいて、積層セラミックコンデンサなどのセラミック電子部品が用いられている。このようなセラミック電子部品は、誘電体層と内部電極層とが交互に積層された構造を有している。この構造は、例えば、セラミック粉末を含む誘電体グリーンシートと、金属粉末を含む内部電極パターンとを同時に焼成することで、得ることができる（例えば、特許文献１参照）。
特開２０２１－１９１０１号公報
　しかしながら、焼成後の誘電体層に十分な緻密性が得られていないと、セラミック電子部品に十分な機械的強度が得られないおそれがある。
　本発明は、上記課題に鑑みなされたものであり、十分な機械的強度を実現することができるセラミック電子部品およびその製造方法を提供することを目的とする。
　本発明に係るセラミック電子部品は、複数の誘電体層と複数の内部電極層とが交互に積層された積層チップを備え、前記複数の誘電体層のうち少なくともいずれかの誘電体層の断面において、各誘電体粒子の長径の平均値をｄＡＶＥとし、前記各誘電体粒子の長径の標準偏差をσとした場合に、σ≦ｄＡＶＥ×０．２５となることを特徴とする。
　上記セラミック電子部品のσ≦ｄＡＶＥ×０．２５の関係が成立する誘電体層において、少なくともいずれかの主面の表面粗さＲａは、５０ｎｍ以下であってもよい。
　上記セラミック電子部品において、前記ｄＡＶＥは、２０ｎｍ以上１２０ｎｍ以下であってもよい。
　上記セラミック電子部品において、前記複数の誘電体層が積層される積層方向と、前記各誘電体粒子の長径方向の平均方向とがなす角度は、±４０°以下であってもよい。
　上記セラミック電子部品において、前記各誘電体粒子のアスペクト比の平均値は、１：１を超え、１：５未満であってもよい。
　上記セラミック電子部品において、前記複数の誘電体層が延在する長手方向と、前記各誘電体粒子の長径方向の平均方向とがなす角度は、±４０°以下であってもよい。
　上記セラミック電子部品において、前記各誘電体粒子のアスペクト比の平均値は、１：１を超え、１：５未満であってもよい。
　上記セラミック電子部品において、前記誘電体粒子の主成分は、チタン酸バリウム、ジルコン酸カルシウム、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸マグネシウム、ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)のいずれかであってもよい。
　上記セラミック電子部品において、前記複数の前記誘電体層のうち、５０％以上の層数の前記誘電体層において、σ≦ｄＡＶＥ×０．２５の関係が成立してもよい。
　上記セラミック電子部品において、前記誘電体層の１層あたりの平均厚みは、０．２μｍ以上３μｍ以下であってもよい。
　上記セラミック電子部品において、前記内部電極層の１層あたりの平均厚みは、０．２μｍ以上３μｍ以下であってもよい。
　上記セラミック電子部品において、前記複数の内部電極層は、前記積層体の２端面に交互に露出して外部電極に接続されていてもよい。
　本発明に係るセラミック電子部品の製造方法は、セラミック粉末を含む複数の誘電体グリーンシートと、金属粉末を含む複数の内部電極パターンとが交互に積層された積層体を用意する工程と、前記積層体を焼成することで、前記複数の誘電体グリーンシートから得られる複数の誘電体層のうち少なくともいずれかの断面において、各誘電体粒子の長径の平均値をｄＡＶＥとし、前記各誘電体粒子の長径の標準偏差をσとした場合に、σ≦ｄＡＶＥ×０．２５の関係を得る工程と、を含むことを特徴とする。
　本発明によれば、十分な機械的強度を実現することができるセラミック電子部品およびその製造方法を提供することができる。
積層セラミックコンデンサの部分断面斜視図である。 図１のＡ－Ａ線断面図である。 図１のＢ－Ｂ線断面図である。 （ａ）は誘電体層の断面図であり、（ｂ）は誘電体粒子の長径を例示する図である。 （ａ）および（ｂ）は各誘電体粒子の形状の配向を例示する図である。 （ａ）および（ｂ）は実効容量について説明するための図である。 （ａ）および（ｂ）は各誘電体粒子の形状の配向を例示する図である。 （ａ）～（ｃ）はアスペクト比を例示する図である。 積層セラミックコンデンサの製造方法のフローを例示する図である。 （ａ）および（ｂ）は積層工程を例示する図である。
　以下、図面を参照しつつ、実施形態について説明する。
（実施形態）
　図１は、実施形態に係る積層セラミックコンデンサ１００の部分断面斜視図である。図２は、図１のＡ－Ａ線断面図である。図３は、図１のＢ－Ｂ線断面図である。図１～図３で例示するように、積層セラミックコンデンサ１００は、略直方体形状を有する積層チップ１０と、積層チップ１０のいずれかの対向する２端面に設けられた外部電極２０ａ，２０ｂと、を備える。なお、積層チップ１０の当該２端面以外の４面のうち、積層方向の上面および下面以外の２面を側面と称する。外部電極２０ａ，２０ｂは、積層チップ１０の積層方向の上面、下面および２側面に延在している。ただし、外部電極２０ａと外部電極２０ｂとは、互いに離間している。
　なお、図１～図３において、Ｚ軸方向は、複数の内部電極層１２が互いに対向する方向であって、誘電体層１１の積層方向であり、積層チップ１０の上面と下面とが対向する方向である。Ｘ軸方向は、積層チップ１０の長さ方向であって、積層チップ１０の２端面が対向する方向であり、外部電極２０ａと外部電極２０ｂとが対向する方向であり、誘電体層１１が延在する長手方向である。Ｙ軸方向は、内部電極層１２の幅方向であり、積層チップ１０の４側面のうち２端面以外の２側面が対向する方向である。
　積層チップ１０は、誘電体として機能するセラミック材料を含む誘電体層１１と、金属を主成分とする内部電極層１２とが、交互に積層された構成を有する。言い換えると、積層チップ１０は、互いに対向する複数の内部電極層１２と、複数の内部電極層１２の間に各々挟まれた誘電体層１１と、を備えている。各内部電極層１２が延伸される方向の端縁は、積層チップ１０の外部電極２０ａが設けられた第１端面と、外部電極２０ｂが設けられた第２端面とに対して、交互に露出している。外部電極２０ａに接続される内部電極層１２は、外部電極２０ｂには接続されていない。外部電極２０ｂに接続される内部電極層１２は、外部電極２０ａには接続されていない。したがって、各内部電極層１２が、外部電極２０ａと外部電極２０ｂとに、交互に導通する。また、誘電体層１１と内部電極層１２との積層体において、積層方向の最上層には内部電極層１２が配置され、積層方向の最下層にも内部電極層１２が配置され、当該積層体の上面および下面は、カバー層１３によって覆われている。カバー層１３は、セラミック材料を主成分とする。例えば、カバー層１３は、誘電体層１１と組成が同じであっても、異なっていても構わない。
　図２で例示するように、外部電極２０ａに接続された内部電極層１２と外部電極２０ｂに接続された内部電極層１２とが対向する領域は、積層セラミックコンデンサ１００において静電容量を生じる領域である。そこで、当該静電容量を生じる領域を、容量部１４と称する。すなわち、容量部１４は、異なる外部電極に接続された隣接する内部電極層同士が対向する領域である。
　外部電極２０ａに接続された内部電極層１２同士が、外部電極２０ｂに接続された内部電極層１２を介さずに対向する領域を、エンドマージン１５と称する。また、外部電極２０ｂに接続された内部電極層１２同士が、外部電極２０ａに接続された内部電極層１２を介さずに対向する領域も、エンドマージン１５である。すなわち、エンドマージン１５は、同じ外部電極に接続された内部電極層１２が異なる外部電極に接続された内部電極層１２を介さずに対向する領域である。エンドマージン１５は、静電容量を生じない領域である。エンドマージン１５は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。
　図３で例示するように、積層チップ１０において、積層チップ１０の２側面から内部電極層１２に至るまでの領域をサイドマージン１６と称する。すなわち、サイドマージン１６は、上記積層構造において積層された複数の内部電極層１２が２側面側に延びた端部を覆うように設けられた領域である。サイドマージン１６も、静電容量を生じない領域である。サイドマージン１６は、容量部１４の誘電体層１１と同じ組成であってもよく、異なる組成であってもよい。
　このような構成において、誘電体層は、例えば、セラミック粉末を含む誘電体材料に対し熱処理を行い、セラミック粉末を焼結させることで焼成することができる。焼結によって得られる誘電体層においては、十分な緻密性が得られない場合がある。この場合、誘電体層に十分な機械的強度が得られないおそれがある。そこで、本実施形態に係る積層セラミックコンデンサ１００は、十分な機械的強度を実現することができる構成を有している。
　図４（ａ）は、誘電体層１１の、Ｚ軸方向に沿った断面図である。図４（ａ）では、一例として、ＸＺ平面での断面図が例示されている。図４（ａ）で例示するように、誘電体層１１は、複数の誘電体粒子３０が粒界４０を介して焼結した構造を有している。誘電体層１１を構成する複数の誘電体粒子３０の間で、サイズおよび形状が互いに類似している。
　まず、図４（ｂ）で例示するように、誘電体粒子３０の長径を長径ｄとする。誘電体層１１における各誘電体粒子３０の長径ｄの標準偏差を標準偏差σとする。誘電体層１１における各誘電体粒子３０の長径ｄの平均値を平均値ｄＡＶＥとする。本実施形態においては、標準偏差σが、平均値ｄＡＶＥ×０．２５以下となる関係が成立している。この場合、誘電体層１１に含まれる複数の誘電体粒子３０のうち約６６．７％以上の結晶粒が平均値ｄＡＶＥ±２５％の長径ｄを有するようになる。なお、長径の定義については、後述する。
　この構成によれば、誘電体層１１を構成する複数の誘電体粒子３０の間で、サイズおよび形状が互いに類似するようになる。それにより、図４（ａ）で例示するように、複数の誘電体粒子３０の間の隙間が小さくなり、誘電体層１１が緻密化する。誘電体層１１が緻密化することで、誘電体層１１の機械的強度が向上する。
　各誘電体粒子３０のサイズおよび形状が互いに類似する観点から、標準偏差σは、平均値ｄＡＶＥ×０．２０以下であることが好ましく、平均値ｄＡＶＥ×０．１７以下であることがより好ましい。
　誘電体層１１の全ての各誘電体粒子３０の長径ｄが、平均値ｄＡＶＥの±２５％以内の範囲に入っていることが好ましく、平均値ｄＡＶＥの±２２％以内の範囲に入っていることがより好ましく、平均値ｄＡＶＥの±２０％以内の範囲に入っていることがさらに好ましい。
　誘電体層１１が緻密化することで、誘電体層１１の厚みのバラツキが抑制されて平坦になる。それにより、誘電体層１１に隣接する２層の内部電極層１２も平坦になる。その結果、内部電極層１２の途切れが抑制され、内部電極層１２の連続率が向上する。例えば、ＸＺ断面において、誘電体層１１の主面（上面および下面）の表面粗さＲａが、５０ｎｍ以下となることが好ましく、２０ｎｍ以下となることがより好ましく、１７ｎｍ以下となることがさらに好ましい。例えば、誘電体層１１の主面に凹凸が形成されていたとしても、凹凸の高さが、±（各誘電体粒子３０のＺ軸方向の長さの平均値×０．５）以内となっていることが好ましい。なお、表面粗さＲａは、ＩＳＯ　２５１７８で規定されている。
　各誘電体粒子３０が小さいほど、誘電体層１１の緻密性が高くなる。そこで、各誘電体粒子３０の長径ｄの平均値ｄＡＶＥに上限を設けることが好ましい。本実施形態においては、平均値ｄＡＶＥは、１２０ｎｍ以下であることが好ましく、１００ｎｍ以下であることがより好ましく、９０ｎｍ以下であることがさらに好ましい。
　一方で、誘電体粒子３０が小さすぎると、焼結時の収縮が大きくなり誘電体層１１の平坦性を損ねるおそれがある。そこで、各誘電体粒子３０の長径ｄの平均値ｄＡＶＥに下限を設けることが好ましい。本実施形態においては、平均値ｄＡＶＥは、２０ｎｍ以上であることが好ましく、２５ｎｍ以上であることがより好ましく、３５ｎｍ以上であることがさらに好ましい。
　誘電体層１１の主成分として、一般式ＡＢＯ３で表されるペロブスカイト構造を有するセラミック材料を用いることができる。当該ペロブスカイト構造は、化学量論組成から外れたＡＢＯ３－αを含んでいてもよい。例えば、当該セラミック材料として、ＢａＴｉＯ３（チタン酸バリウム），ＣａＺｒＯ３（ジルコン酸カルシウム），ＣａＴｉＯ３（チタン酸カルシウム），ＳｒＴｉＯ３（チタン酸ストロンチウム），ＭｇＴｉＯ３（チタン酸マグネシウム），ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)等のうち少なくとも１つから選択して用いることができる。Ｂａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３は、チタン酸バリウムストロンチウム、チタン酸バリウムカルシウム、ジルコン酸バリウム、チタン酸ジルコン酸バリウム、チタン酸ジルコン酸カルシウムおよびチタン酸ジルコン酸バリウムカルシウムなどである。
　誘電体層１１には、添加物が添加されていてもよい。誘電体層１１への添加物として、マグネシウム(Ｍｇ）、マンガン(Ｍｎ）、モリブデン（Ｍｏ）、バナジウム(Ｖ）、クロム(Ｃｒ）、希土類元素(イットリウム(Ｙ）、サマリウム（Ｓｍ）、ユーロピウム（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ)、ツリウム（Ｔｍ）およびイッテルビウム（Ｙｂ）)の酸化物、または、コバルト(Ｃｏ）、ニッケル(Ｎｉ）、リチウム（Ｌｉ）、ホウ素（Ｂ）、ナトリウム（Ｎａ）、カリウム（Ｋ）もしくはケイ素（Ｓｉ）を含む酸化物、または、Ｃｏ、Ｎｉ、Ｌｉ、Ｂ、Ｎａ、ＫもしくはＳｉを含むガラスが挙げられる。
　積層チップ１０に含まれる複数の誘電体層１１のうち、少なくとも１層において、σ≦平均値ｄＡＶＥ×０．２５以下の関係が成立していればよい。例えば、積層チップ１０に含まれる複数の誘電体層１１のうち、５０％以上の誘電体層１１において、σ≦平均値ｄＡＶＥ×０．２５以下の関係が成立していることが好ましい。
　誘電体層１１の１層あたりの平均厚みは、例えば、０．２μｍ以上３μｍ以下であり、０．３μｍ以上１．０μｍ以下であることが好ましい。なお、誘電体層１１の１層あたりの平均厚みは、異なる１０箇所で測定された厚みの平均値とすることができる。断面の厚みは、積層チップ１０を切断加工して得られた露出面を、レーザー顕微鏡を用いて測定することができる。
　内部電極層１２は、ニッケル，銅（Ｃｕ），スズ（Ｓｎ）等の卑金属を主成分とする。内部電極層１２の主成分として、白金（Ｐｔ），パラジウム（Ｐｄ），銀（Ａｇ），金（Ａｕ）などの貴金属を用いてもよい。内部電極層１２の主成分は、金属の合金などであってもよい。
　内部電極層１２の１層あたりの平均厚みは、例えば、０．２μｍ以上３μｍ以下であり、０．３μｍ以上１．５μｍ以下であることが好ましい。なお、内部電極層１２の１層あたりの平均厚みは、異なる１０箇所で測定された厚みの平均値とすることができる。断面の厚みは、積層チップ１０を切断加工して得られた露出面を、レーザー顕微鏡を用いて測定することができる。
　積層セラミックコンデンサ１００のサイズは、例えば、長さ０．２５ｍｍ、幅０．１２５ｍｍ、高さ０．１２５ｍｍであり、または長さ０．４ｍｍ、幅０．２ｍｍ、高さ０．２ｍｍ、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．３ｍｍであり、または長さ０．６ｍｍ、幅０．３ｍｍ、高さ０．１１０ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．５ｍｍであり、または長さ１．０ｍｍ、幅０．５ｍｍ、高さ０．１ｍｍであり、または長さ３．２ｍｍ、幅１．６ｍｍ、高さ１．６ｍｍであり、または長さ４．５ｍｍ、幅３．２ｍｍ、高さ２．５ｍｍであるが、これらのサイズに限定されるものではない。
　積層セラミックコンデンサ１００において、内部電極層１２の積層数は、例えば、１００層以上１０００層以下程度である。また、積層セラミックコンデンサ１００において、内部電極層１２の積層密度は、１００層／ｍｍ以上、１７００層／ｍｍ以下程度である。
　なお、各誘電体粒子３０の形状が配向していることが好ましい。例えば、図５（ａ）で例示するように、各誘電体粒子３０の長径方向とＺ軸方向とがなす角度が小さいことが好ましい。この場合、各結晶粒が小さい隙間で積み重なるようになるため、誘電体層１１の緻密性が高くなる。
　例えば、図５（ｂ）で例示するように、各誘電体粒子３０の長径方向の平均方向を算出する。この平均方向とＺ軸方向とがなす角度は、±４０°以下となっていることが好ましく、±３５°以下となっていることがより好ましく、±３０°以下となっていることがさらに好ましい。なお、１層の誘電体層１１において、Ｚ軸方向に、２個以上の誘電体粒子３０が並んでいることが好ましい。
　図６（ａ）および図６（ｂ）で、図５（ａ）の構成における実効容量について説明する。図６（ａ）のコアおよびシェルは、図５（ａ）の誘電体粒子３０のコアシェル構造のコアおよびシェルを示している。図６（ｂ）の「α」は、図６（ａ）のシェルの容量成分Ｃ１と抵抗成分Ｒ１を示している。図６（ｂ）の「β」は、コアの容量成分Ｃ１と抵抗成分Ｒ２を示している。図６（ｂ）の「γ」は図６（ａ）のシェルの容量成分Ｃ３と抵抗成分Ｒ３（αの反対側）を示している。αとγのＲ１とＲ３はコアまでの距離Ｌ１，Ｌ２や、導通される表面積Ａ１，Ａ２に比例する。実効容量を考えたとき、ＤＣ電圧が重畳される。抵抗成分Ｒ１とＲ３が高いほどコアに印加される電圧は減衰され、(ＤＣ電圧により減衰される容量が減少し)実効容量は上がる。
　または、図７（ａ）で例示するように、各誘電体粒子３０の長径方向とＸ軸方向とがなす角度が小さいことが好ましい。この場合、各結晶粒が小さい隙間で積み重なるようになるため、誘電体層１１の緻密性が高くなる。また、誘電体層１１がより平坦になる。また、曲げ応力に対する誘電体層１１の耐性が高くなるため、誘電体層１１の機械的強度がより高くなる。
　例えば、図７（ｂ）で例示するように、各誘電体粒子３０の長径方向の平均方向を算出する。この平均方向とＸ軸方向とがなす角度は、±４０°以下となっていることが好ましく、±３５°以下となっていることがより好ましく、±３０°以下となっていることがさらに好ましい。
　なお、図５（ａ）または図７（ａ）のように各誘電体粒子３０の形状が配向する場合には、各誘電体粒子３０のアスペクト比が互いに近いことが好ましい。例えば、各誘電体粒子３０のアスペクト比の平均値が、１：１を超え、１：５未満であることが好ましい。アスペクト比とは、図８（ａ）～図８（ｃ）で例示するように、誘電体粒子３０の短径と長径との比である。ここで、短径とは、誘電体粒子３０に対して円を重ねたときに、当該円の直径の両端が誘電体粒子３０の外形に重なったときの直径の最小値のことである。長径とは、誘電体粒子３０に対して円を重ねたときに、当該短径と直交する方向において、当該円の直径の両端が誘電体粒子３０の外形に重なったときの直径のことである。
　上述した長径ｄ、平均値ｄＡＶＥ、標準偏差σ、長径方向の平均方向は、誘電体層１１の断面のＳＥＭ写真から算出することができる。例えば、ＸＺ断面で１００個の誘電体粒子３０が含まれるＳＥＭ写真において、各誘電体粒子３０の長径ｄを測定することで、平均値ｄＡＶＥおよび標準偏差σを計算することができる。また、各誘電体粒子３０の長径ｄの方向を測定できることから、長径方向の平均方向を算出することができる。
　続いて、積層セラミックコンデンサ１００の製造方法について説明する。図９は、積層セラミックコンデンサ１００の製造方法のフローを例示する図である。
　（原料粉末作製工程）
　まず、誘電体層１１の主成分セラミックを合成する。例えば、誘電体層１１の主成分セラミックがチタン酸バリウムであれば、二酸化チタンなどのチタン原料と、炭酸バリウムなどのバリウム原料とから合成することができる。合成の手法としては、固相法、蓚酸法、クエン酸法、水熱合成法、ソルボサーマル法などを用いることができる。ここで、合成された主成分セラミックの粒子径分布を整える処理を行う。例えば、合成された主成分セラミック粒子を分散させてスラリとし、得られたスラリから微粉、粗粉を取り除くことで粒子径の整った主成分セラミックスを得ることができる。
　合成されたセラミック粉末に、目的に応じて所定の添加化合物を添加する。添加化合物としては、マグネシウム、マンガン、モリブデン、バナジウム、クロム、希土類元素(イットリウム、サマリウム、ユーロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウムおよびイッテルビウム)の酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含む酸化物、または、コバルト、ニッケル、リチウム、ホウ素、ナトリウム、カリウムもしくはケイ素を含むガラスが挙げられる。これらのうち、主としてＳｉＯ２が焼結助剤として機能する。
（積層工程）
　次に、得られた誘電体材料に、ポリビニルブチラール（ＰＶＢ）樹脂等のバインダと、エタノール、トルエン等の有機溶剤と、可塑剤とを加えて湿式混合する。得られたスラリを使用して、例えばダイコータ法やドクターブレード法により、基材５１上に誘電体グリーンシート５２を塗工して乾燥させる。基材５１は、例えば、ポリエチレンテレフタレート（ＰＥＴ）フィルムである。塗工するスラリの粘度を変えることで、成形時の粒子配向性を制御することが可能である。
　次に、図１０（ａ）で例示するように、誘電体グリーンシート５２上に、内部電極パターン５３を成膜する。図１０（ａ）では、一例として、誘電体グリーンシート５２上に４層の内部電極パターン５３が所定の間隔を空けて成膜されている。内部電極パターン５３が成膜された誘電体グリーンシート５２を、積層単位とする。内部電極パターン５３には、内部電極層１２の主成分金属の金属ペーストを用いる。成膜の手法は、印刷、スパッタ、蒸着などであってもよい。
　次に、誘電体グリーンシート５２を基材５１から剥がしつつ、図１０（ｂ）で例示するように、積層単位を積層する。
　次に、積層単位が積層されることで得られた積層体の上下にカバーシート５４を所定数（例えば２～１０層）だけ積層して熱圧着させ、所定チップ寸法（例えば１．０ｍｍ×０．５ｍｍ）にカットする。図１０（ｂ）の例では、点線に沿ってカットする。カバーシート５４は、誘電体グリーンシート５２と同じ成分であってもよく、添加物が異なっていてもよい。
（塗布工程）
　このようにして得られたセラミック積層体を、Ｎ２雰囲気で脱バインダ処理した後に、外部電極２０ａ，２０ｂの下地層となる金属ペーストをディップ法などで塗布する。金属ペーストには、共材を含ませる。例えば、金属ペーストは、積層体において、内部電極パターン５３が露出する２端面に塗布する。
（焼成工程）
　その後、酸素分圧１０－５～１０－８ａｔｍの還元雰囲気中で１１００～１３００℃で１０分～２時間焼成する。このようにして、積層チップ１０と外部電極２０ａ，２０ｂとを同時焼成することができる。焼成工程では、得られる誘電体層１１の断面において、上述した標準偏差σ≦ｄＡＶＥ×０．２５の関係が得られるようにする。
（再酸化処理工程）
　その後、Ｎ２ガス雰囲気中において６００℃～１０００℃で再酸化処理を行ってもよい。
（めっき処理工程）
　その後、めっき処理により、外部電極２０ａ，２０ｂに、めっき層を形成してもよい。それにより、積層セラミックコンデンサ１００が完成する。
　なお、上記では、外部電極２０ａ，２０ｂと、内部電極層１２とを同時に焼成しているが、それに限られない。例えば、内部電極層１２を焼成した後に、外部電極２０ａ，２０ｂを焼き付けてもよい。
　本実施形態に係る製造方法によれば、誘電体材料に含まれるセラミック粒子のサイズおよび形状が類似することから、焼成後の積層チップ１０において、誘電体層１１の緻密性が向上する。それにより、誘電体層１１の機械的強度が向上する。また、誘電体材料に含まれるセラミック粒子のサイズおよび形状が類似することから、誘電体グリーンシート５２が平坦に形成され、それに伴って内部電極パターン５３も平坦に形成される。それにより、焼成後の積層チップ１０において、高い信頼性が得られるようになる。
　なお、上記各実施形態は、セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、それに限られない。例えば、上記各実施形態の構成は、バリスタやサーミスタなどの、他の積層セラミック電子部品に適用することもできる。
　以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
　１０　積層チップ
　１１　誘電体層
　１２　内部電極層
　１３　カバー層
　１４　容量部
　１５　エンドマージン
　１６　サイドマージン
　２０ａ，２０ｂ　外部電極
　３０　誘電体粒子
　４０　粒界
　５１　基材
　５２　誘電体グリーンシート
　５３　内部電極パターン
　５４　カバーシート
　１００　積層セラミックコンデンサ
　

Claims (13)

  1. 　複数の誘電体層と複数の内部電極層とが交互に積層された積層チップを備え、
    　前記複数の誘電体層のうち少なくともいずれかの誘電体層の断面において、各誘電体粒子の長径の平均値をｄＡＶＥとし、前記各誘電体粒子の長径の標準偏差をσとした場合に、σ≦ｄＡＶＥ×０．２５となることを特徴とするセラミック電子部品。
  2. 　σ≦ｄＡＶＥ×０．２５の関係が成立する誘電体層において、少なくともいずれかの主面の表面粗さＲａは、５０ｎｍ以下であることを特徴とする請求項１に記載のセラミック電子部品。
  3. 　前記ｄＡＶＥは、２０ｎｍ以上１２０ｎｍ以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  4. 　前記複数の誘電体層が積層される積層方向と、前記各誘電体粒子の長径方向の平均方向とがなす角度は、±４０°以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  5. 　前記各誘電体粒子のアスペクト比の平均値は、１：１を超え、１：５未満であることを特徴とする請求項４に記載のセラミック電子部品。
  6. 　前記複数の誘電体層が延在する長手方向と、前記各誘電体粒子の長径方向の平均方向とがなす角度は、±４０°以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  7. 　前記各誘電体粒子のアスペクト比の平均値は、１：１を超え、１：５未満であることを特徴とする請求項６に記載のセラミック電子部品。
  8. 　前記誘電体粒子の主成分は、チタン酸バリウム、ジルコン酸カルシウム、チタン酸カルシウム、チタン酸ストロンチウム、チタン酸マグネシウム、ペロブスカイト構造を形成するＢａ１-ｘ－ｙＣａｘＳｒｙＴｉ１－ｚＺｒｚＯ３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)のいずれかであることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  9. 　前記複数の前記誘電体層のうち、５０％以上の層数の前記誘電体層において、σ≦ｄＡＶＥ×０．２５の関係が成立することを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  10. 　前記誘電体層の１層あたりの平均厚みは、０．２μｍ以上３μｍ以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  11. 　前記内部電極層の１層あたりの平均厚みは、０．２μｍ以上３μｍ以下であることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  12. 　前記複数の内部電極層は、前記積層体の２端面に交互に露出して外部電極に接続されていることを特徴とする請求項１または請求項２に記載のセラミック電子部品。
  13. 　セラミック粉末を含む複数の誘電体グリーンシートと、金属粉末を含む複数の内部電極パターンとが交互に積層された積層体を用意する工程と、
    　前記積層体を焼成することで、前記複数の誘電体グリーンシートから得られる複数の誘電体層のうち少なくともいずれかの断面において、各誘電体粒子の長径の平均値をｄＡＶＥとし、前記各誘電体粒子の長径の標準偏差をσとした場合に、σ≦ｄＡＶＥ×０．２５の関係を得る工程と、を含むことを特徴とするセラミック電子部品の製造方法。
    　
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