WO2024096095A1 - 撮像素子、電子機器 - Google Patents

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WO2024096095A1
WO2024096095A1 PCT/JP2023/039586 JP2023039586W WO2024096095A1 WO 2024096095 A1 WO2024096095 A1 WO 2024096095A1 JP 2023039586 W JP2023039586 W JP 2023039586W WO 2024096095 A1 WO2024096095 A1 WO 2024096095A1
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pixel
section
transistor
element isolation
inter
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PCT/JP2023/039586
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English (en)
French (fr)
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忍 朝山
卓朗 楢村
僚 福井
智美 伊藤
哲弥 内田
智彦 河村
祐介 上坂
貴規 矢神
豊 西村
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Definitions

  • This technology relates to imaging elements and electronic devices, for example, imaging elements and electronic devices that enable higher quality images to be obtained.
  • Patent Document 1 proposes expanding the dynamic range by providing multiple storage capacitance elements that accumulate charge that overflows from a photodiode.
  • an imaging element has been proposed that includes a mechanism for switching the conversion efficiency of a floating diffusion (FD) provided in each pixel (see Patent Document 2).
  • the technology described in Patent Document 2 is based on a typical CMOS (Complementary Metal Oxide Semiconductor) image sensor, and includes a gate for switching between a first FD and a second FD with a larger capacity than the first FD. It is described that when high conversion efficiency is desired, the gate is turned OFF to minimize the parasitic capacitance to the first FD, and conversely, when low conversion efficiency is desired, the gate is turned ON to connect the first FD and the second FD and maximize the parasitic capacitance.
  • CMOS Complementary Metal Oxide Semiconductor
  • This technology was developed in response to these circumstances, and makes it possible to miniaturize pixels without compromising the characteristics of the transistors.
  • An imaging element includes a photoelectric conversion section that converts light into electric charge, a storage section that temporarily stores the electric charge, a transfer section that transfers the electric charge to the storage section, an inter-pixel isolation section that separates pixels, an element isolation section that separates elements, and a plurality of transistors arranged to surround the transfer section in a planar view, and each of the plurality of transistors has an area where at least one side overlaps with the inter-pixel isolation section, and an edge opposite to the one side overlaps with the element isolation section in a planar view.
  • An electronic device includes a photoelectric conversion section that converts light into electric charges, a storage section that temporarily stores the electric charges, a transfer section that transfers the electric charges to the storage section, an inter-pixel isolation section that separates pixels, an element isolation section that separates elements, and a plurality of transistors that are arranged to surround the transfer section in a planar view, and each of the plurality of transistors has an area where at least one side overlaps with the inter-pixel isolation section in a planar view, and an image sensor having an edge opposite to the one side that overlaps with the element isolation section, and a processing section that processes signals from the image sensor.
  • the imaging element includes a photoelectric conversion section that converts light into electric charge, a storage section that temporarily stores the electric charge, a transfer section that transfers the electric charge to the storage section, an inter-pixel isolation section that separates pixels, an element isolation section that separates elements, and a plurality of transistors arranged to surround the transfer section in a planar view.
  • each of the plurality of transistors has an area where at least one side overlaps with the inter-pixel isolation section, and the side opposite to the one side has an area where the side overlaps with the element isolation section.
  • an electronic device is provided with the imaging element.
  • the electronic device may be an independent device or an internal block that constitutes a single device.
  • FIG. 1 is a diagram illustrating an example of the configuration of an embodiment of an imaging device to which the present technology is applied.
  • FIG. 2 is a diagram illustrating an example of a circuit configuration of a pixel.
  • FIG. 2 is a diagram for explaining the operation of a pixel.
  • FIG. 2 is a diagram for explaining the operation of a pixel.
  • FIG. 2 is a diagram illustrating an example of a planar configuration of a pixel according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of a planar configuration of a pixel according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the first embodiment.
  • FIG. 2 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the first embodiment.
  • FIG. 13 is a diagram illustrating an example of a planar configuration of a pixel according to the second embodiment.
  • FIG. 13 is a diagram illustrating an example of a planar configuration of a pixel according to the third embodiment.
  • FIG. 13 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to a third embodiment.
  • FIG. 13 is a diagram for explaining the position of a contact.
  • FIG. 13 is a diagram illustrating an example of a circuit configuration of a pixel according to a fourth embodiment.
  • FIG. 13 is a diagram illustrating an example of a planar configuration of a pixel according to a fourth embodiment.
  • FIG. 13 is a diagram illustrating an example of a planar configuration of a pixel according to a fourth embodiment.
  • FIG. 13 is a diagram illustrating an example of a circuit configuration of a pixel according to a fifth embodiment.
  • FIG. 23 is a diagram illustrating an example of a planar configuration of a pixel according to the fifth embodiment.
  • FIG. 23 is a diagram illustrating an example of a planar configuration of a pixel according to the fifth embodiment.
  • FIG. 2 is a diagram showing an example of a planar configuration of a pixel;
  • FIG. 13 is a diagram for explaining a location where a strong electric field occurs.
  • FIG. 13 is a diagram for explaining a location where a strong electric field occurs.
  • FIG. 13 is a diagram for explaining a location where a strong electric field occurs.
  • FIG. 13 is a diagram for explaining a location where a strong electric field occurs.
  • FIG. 13 is a diagram for explaining a location where a strong electric field occurs.
  • FIG. 23 is a diagram for explaining a location where a strong electric field occurs.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to a sixth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to a sixth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to a sixth embodiment.
  • 11 is a diagram for explaining the depth of an element isolation portion.
  • FIG. FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the seventh embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the seventh embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the seventh embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the eighth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the eighth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to a ninth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to a ninth embodiment.
  • 11 is a diagram for explaining a configuration of an element isolation unit.
  • FIG. 11 is a diagram for explaining a configuration of an inter-pixel isolation section; FIG. FIG.
  • FIG. 13 is a diagram for explaining the influence of dark current.
  • FIG. 13 is a diagram for explaining a method for suppressing dark current.
  • FIG. 23 is a diagram illustrating an example of a circuit configuration of a pixel according to a tenth embodiment.
  • FIG. 2 is a diagram for explaining the operation of a pixel.
  • FIG. 23 is a diagram illustrating another example of a circuit configuration of a pixel according to the tenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to a tenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a circuit configuration of a pixel according to an eleventh embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to an eleventh embodiment.
  • FIG. 23 is a diagram illustrating another example of a circuit configuration of a pixel according to the eleventh embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the eleventh embodiment.
  • FIG. 23 is a diagram illustrating another example of a circuit configuration of a pixel according to the eleventh embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the eleventh embodiment.
  • FIG. 13 is a diagram for explaining locations where dark current is likely to occur.
  • FIG. 13 is a diagram for explaining locations where dark current is likely to occur.
  • FIG. 23 is a diagram illustrating another example of the planar configuration of a pixel in the twelfth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the twelfth embodiment.
  • FIG. 23 is a diagram illustrating another example of the planar configuration of a pixel in the twelfth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the twelfth embodiment.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the thirteenth embodiment;
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the fourteenth embodiment;
  • FIG. 23 is a diagram showing an example of a planar configuration of a pixel when the fifth embodiment and the twelfth embodiment are combined.
  • FIG. 23 is a diagram illustrating another example of a circuit configuration of a pixel according to the fifteenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the sixteenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the sixteenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a circuit configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a planar configuration of a pixel in the seventeenth embodiment.
  • FIG. 23 is a diagram showing an example of a planar configuration of a pixel in the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a circuit configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the seventeenth embodiment; FIG.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the seventeenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a planar configuration of a pixel in the eighteenth embodiment.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the eighteenth embodiment; FIG.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the eighteenth embodiment
  • FIG. 2 is a diagram showing an example of a cross-sectional configuration of a portion relating to pixel connections
  • FIG. 23 is a diagram illustrating an example of a planar configuration of a pixel in the nineteenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a pixel according to a nineteenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the nineteenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the nineteenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the nineteenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the nineteenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the nineteenth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the nineteenth embodiment.
  • FIG. 23 is a diagram illustrating an example of a planar configuration of a pixel in the twentieth embodiment.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the twentieth embodiment.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the twentieth embodiment.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the twentieth embodiment.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the twentieth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the twentieth embodiment.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the twentieth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the twentieth embodiment.
  • FIG. 23 is a diagram showing another example of the planar configuration of a pixel in the twentieth embodiment.
  • FIG. 23 is a diagram illustrating another example of a cross-sectional configuration of a pixel according to the twentieth embodiment.
  • FIG. 1 is a diagram illustrating an example of the configuration of an electronic device. 1 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system
  • 4 is an explanatory diagram showing an example
  • FIG. 1 shows an example of the configuration of an embodiment of an imaging device to which the present technology is applied.
  • the imaging device 1 in FIG. 1 is configured with a pixel array section 3 in which pixels 2 are arranged in a two-dimensional array, and a peripheral circuit section around the pixel array section.
  • the peripheral circuit section includes a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, etc.
  • the pixel 2 includes a photodiode as a photoelectric conversion element and a number of pixel transistors.
  • the pixel transistors include, for example, a transfer transistor, a selection transistor, a reset transistor, an amplification transistor, and the like, and are configured as MOS transistors.
  • the control circuit 8 receives an input clock and data that commands the operating mode, etc., and outputs data such as internal information of the imaging device 1. That is, the control circuit 8 generates clock signals and control signals that serve as the basis for the operation of the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc., based on the vertical synchronization signal, horizontal synchronization signal, and master clock. The control circuit 8 outputs the generated clock signals and control signals to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc.
  • the vertical drive circuit 4 is configured, for example, by a shift register, selects a specific pixel drive line 10, supplies a pulse to the selected pixel drive line 10 for driving the pixels 2, and drives the pixels 2 row by row.
  • the vertical drive circuit 4 selects and scans each pixel 2 in the pixel array section 3 vertically in sequence row by row, and supplies a pixel signal based on the signal charge generated in the photoelectric conversion section of each pixel 2 according to the amount of light received to the column signal processing circuit 5 via the vertical signal line 9.
  • the column signal processing circuit 5 is arranged for each column of pixels 2, and performs signal processing such as noise removal for each pixel column on the signals output from one row of pixels 2.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) or DDS (double data sampling) to remove pixel-specific fixed pattern noise, and AD conversion.
  • the horizontal drive circuit 6 is, for example, configured with a shift register, and by sequentially outputting horizontal scanning pulses, selects each of the column signal processing circuits 5 in turn, and causes each of the column signal processing circuits 5 to output a pixel signal to the horizontal signal line 11.
  • the output circuit 7 processes and outputs the signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 11.
  • the output circuit 7 may perform only buffering, or may perform black level adjustment, column variation correction, various digital signal processing, etc.
  • the input/output terminal 13 exchanges signals with the outside.
  • the imaging device 1 configured as described above is a CMOS image sensor with a so-called column AD system in which a column signal processing circuit 5 that performs CDS processing or DDS processing and AD conversion processing is arranged for each pixel column.
  • ⁇ Pixel circuit configuration example> We will now explain the configuration of a unit pixel provided in the pixel array section 3.
  • the unit pixel provided in the pixel array section 3 is configured, for example, as shown in Fig. 2.
  • Fig. 2 the same reference numerals are used to designate parts corresponding to those in Fig. 1, and their description will be omitted as appropriate.
  • Pixel 2 which is a unit pixel, has a photoelectric conversion section 51, a first transfer transistor 52, a first FD (Floating Diffusion) section 53, a second transfer transistor 54, a second FD section 55, a third transfer transistor 56, a third FD section 57, a reset transistor 58, an amplification transistor 59, and a selection transistor 60.
  • a photoelectric conversion section 51 a first transfer transistor 52, a first FD (Floating Diffusion) section 53, a second transfer transistor 54, a second FD section 55, a third transfer transistor 56, a third FD section 57, a reset transistor 58, an amplification transistor 59, and a selection transistor 60.
  • drive lines are wired for each pixel row as pixel drive lines 10 for the pixels 2.
  • Drive signals TRG, FDG, FCG, RST, and SEL are supplied from the vertical drive circuit 4 to the first transfer transistor 52, the second transfer transistor 54, the third transfer transistor 56, the reset transistor 58, and the selection transistor, respectively, via the multiple drive lines.
  • These drive signals are pulse signals that are active when they are at a high level (e.g., power supply voltage VDD) and inactive when they are at a low level (e.g., negative potential). That is, when each of the drive signals TRG through SEL is at a high level, the transistor to which it is supplied is conductive, i.e., on, and when each drive signal is at a low level, the transistor to which it is supplied is non-conductive, i.e., off.
  • VDD power supply voltage
  • the photoelectric conversion unit 51 is composed of, for example, a PN junction photodiode.
  • the photoelectric conversion unit 51 receives incident light, performs photoelectric conversion, and accumulates the resulting electric charge.
  • the first transfer transistor 52 is provided between the photoelectric conversion section 51 and the first FD section 53, and a drive signal TRG is supplied to the gate electrode of the first transfer transistor 52.
  • this drive signal TRG becomes high level, the first transfer transistor 52 is turned on, and the charge stored in the photoelectric conversion section 51 is transferred to the first FD section 53 via the first transfer transistor 52.
  • the first FD section 53, the second FD section 55, and the third FD section 57 are each floating diffusion regions called floating diffusions, and function as storage sections that temporarily store transferred charges and charges that overflow from the photoelectric conversion section 51.
  • the second transfer transistor 54 is provided between the first FD section 53 and the second FD section 55, and a drive signal FDG is supplied to the gate electrode of the second transfer transistor 54.
  • a drive signal FDG becomes high level, the second transfer transistor 54 is turned on, and the charge from the first FD section 53 is transferred to the second FD section 55 via the second transfer transistor 54.
  • the second transfer transistor 54 When the second transfer transistor 54 is turned on, the area in which the electric charges are accumulated becomes the combined area of the first FD section 53 and the second FD section 55, and the conversion efficiency when converting the electric charges generated in the photoelectric conversion section into a voltage can be switched.
  • the second transfer transistor 54 functions as a conversion efficiency switching transistor that switches the conversion efficiency.
  • the third transfer transistor 56 is provided between the second FD section 55 and the third FD section 57, and a drive signal FCG is supplied to the gate electrode of the third transfer transistor 56.
  • a drive signal FCG becomes high level, the third transfer transistor 56 is turned on, and the charge from the second FD section 55 is transferred to the third FD section 57 via the third transfer transistor 56.
  • the third transfer transistor 56 When the third transfer transistor 56 is turned on, the area in which the electric charges are accumulated becomes the combined area of the first FD section 53, the second FD section 55, and the third FD section 57, and the conversion efficiency when converting the electric charges generated in the photoelectric conversion section into a voltage can be switched.
  • the third transfer transistor 56 functions as a conversion efficiency switching transistor that switches the conversion efficiency.
  • the MIM capacitance element is a trench-type capacitor, and has, for example, a U-shaped three-dimensional structure, which allows a relatively large capacitance to be obtained in a small mounting area. It is also possible to use capacitance elements other than the MIM capacitance element, such as a MOM (Metal Oxide Metal) capacitance element, a poly-poly capacitance element (a capacitance element in which both opposing electrodes are made of polysilicon), or an additional capacitance including a parasitic capacitance formed by wiring.
  • MOM Metal Oxide Metal
  • the reset transistor 58 is connected between the power supply VDD and the third FD section 57, and a drive signal RST is supplied to the gate electrode of the reset transistor 58.
  • the drive signal RST is set to a high level, the reset transistor 58 is turned on and the potential of the third FD section 57 is reset to the level of the power supply voltage VDD.
  • the amplifying transistor 59 has a gate electrode connected to the first FD section 53 and a drain connected to a power supply VDD, and serves as the input section of a read circuit that reads out a signal corresponding to the charge held in the first FD section 53, a so-called source follower circuit.
  • the amplifying transistor 59 has a source connected to the vertical signal line 9 via the selection transistor 60, and thus constitutes a source follower circuit together with a constant current source (not shown) connected to one end of the vertical signal line 9.
  • the selection transistor 60 is connected between the source of the amplification transistor 59 and the vertical signal line 9, and a drive signal SEL is supplied to the gate electrode of the selection transistor 60.
  • the drive signal SEL is set to a high level, the selection transistor 60 is turned on and the pixel 2 is placed in a selected state.
  • the pixel signal output from the amplification transistor 59 is output to the vertical signal line 9 via the selection transistor 31.
  • each drive signal when each drive signal is in an active state, i.e. at a high level, it is also referred to as the drive signal being on, and when each drive signal is in an inactive state, i.e. at a low level, it is also referred to as the drive signal being off.
  • the pixel 2 shown in FIG. 2 has a first FD section 53, a second FD section 55, and a third FD section 57. These FD sections are connected in series, and the conversion efficiency when converting the charge generated in the photoelectric conversion section into a voltage can be switched between three levels.
  • High conversion efficiency is composed of the first FD section 53.
  • Medium conversion efficiency is composed of (first FD section 53 + second FD section 55).
  • Low conversion efficiency is composed of (first FD section 53 + second FD section 55 + third FD section 57).
  • the charge stored in the photoelectric conversion section 51 is received by the first FD section 53 (high conversion efficiency) or (first FD section 53 + second FD section 55) (medium conversion efficiency) and output.
  • the charge stored in the photoelectric conversion section 51 overflows beyond the first transfer transistor 52 and into the first FD section 53, and is stored in the first FD section 53, the second FD section 55, and the third FD section 57.
  • the conversion efficiency is high and charge is accumulated in the first FD section 53, and when the received light amount is large and the signal is large, the conversion efficiency is low and charge is accumulated in (first FD section 53 + second FD section 55 + third FD section 57).
  • a medium conversion efficiency is further provided between the high conversion efficiency and the low conversion efficiency, and a conversion efficiency is provided in which charge is accumulated in (first FD section 53 + second FD section 55).
  • the charge that has overflowed the photoelectric conversion unit 51 and accumulated in the first FD unit 53, the second FD unit 55, and the third FD unit 57 is received and output by (the first FD unit 53 + the second FD unit 55 + the third FD unit 57) together with the charge accumulated in the photoelectric conversion unit 51.
  • the high, medium, and low conversion efficiency readouts are AD converted separately, and which readout signal is used is determined from the amount of each readout signal.
  • the two readout signals may be blended and used. Using a blended signal suppresses image quality degradation at the junction.
  • Fig. 3 is a timing chart for explaining the operation of the pixel 2
  • Fig. 4 is a potential diagram for explaining the operation of the pixel 2.
  • HGC high conversion efficiency
  • MCG medium conversion efficiency
  • LCG bottom-to-bottom efficiency
  • PD PD 51
  • TRG stands for the first transfer transistor 52
  • FD1 stands for the first FD section 53
  • FDG stands for the second transfer transistor 54
  • FD2 stands for the second FD section 55
  • FCG stands for the third transfer transistor 56
  • FD3 stands for the third FD section 57
  • RST stands for the reset transistor 58.
  • Time T1 is the time immediately after the shutter operation is performed. Referring to FIG. 3, immediately after the shutter operation is performed, the drive signal SEL supplied to the selection transistor 60, the drive signal RST supplied to the reset transistor 58, the drive signal FCG supplied to the third transfer transistor 56, the drive signal FDG supplied to the second transfer transistor 54, and the drive signal TRG supplied to the first transfer transistor 52 are all in the off state.
  • the PD 51, the first FD section 53, the second FD section 55, and the third FD section 57 are in an off state, and no signal is stored.
  • the exposure period begins at time T1, photoelectric conversion is performed in PD 51, and a signal is accumulated in PD 51. If the signal exceeds the number of saturation electrons, it overflows below the first transfer transistor 52, and the signal is accumulated in the first FD section 53, the second FD section 55, and the third FD section 57 according to the amount of the overflowed signal.
  • Time T2 is the reset period of the MCG (medium conversion efficiency) mode.
  • the drive signal SEL supplied to the selection transistor 60 and the drive signal FDG supplied to the second transfer transistor 54 are turned on.
  • FIG. 4 shows a state in which a signal that has overflowed from PD 51 is stored in the first FD section 53 and the second FD section 55.
  • the reset period of the HCG (high conversion efficiency) mode starts at time T3.
  • the drive signal SEL supplied to the selection transistor 60 is maintained in the on state, and the drive signal FDG supplied to the second transfer transistor 54 is switched from on to off.
  • the system transitions to the readout period of the HCG mode at time T4.
  • the drive signal TRG supplied to the first transfer transistor 52 is turned on for a predetermined period of time.
  • the signal stored in the PD 51 is read out by the first transfer transistor 52.
  • the readout from the PD 51 is performed by CDS (correlated double sampling) drive.
  • Image data in HCG mode is generated and output by CDS drive using the reset signal obtained during the reset period of HCG mode at time T3 and the signal read out during the readout period of HCG mode at time T4.
  • a readout is performed in HDG mode, so that the signal stored in PD 51 is read out and the PD 51 is emptied, and signals corresponding to the signal stored in PD 51 are stored in the first FD section 53, the second FD section 55, and the third FD section 57.
  • the MCG mode readout period begins at time T5.
  • the drive signal FDG supplied to the second transfer transistor 54 is turned on.
  • the drive signal FDG By turning on the drive signal FDG, the charges stored in the first FD section 53 and the second FD section 55 are read out.
  • image data for MCG mode is generated and output by CDS drive using the reset signal obtained during the reset period of MCG mode at time T2 and the signal read out during the readout period of MCG mode at time T5.
  • the system transitions to the LCG mode readout period at time T6.
  • the drive signal FCG supplied to the third transfer transistor 56 is turned on.
  • the second transfer transistor 54 and the third transfer transistor 56 are in the on state.
  • the process moves to the reset period at time T7.
  • a reset operation is performed in the same state as when the shutter was pressed, so that the black level signal during the reset period in LCG mode at time T8 is made the same as the black level signal when the shutter was pressed.
  • the drive signal SEL supplied to the selection transistor 60 is kept in the off state from time T6 to time T8.
  • the drive signal RST supplied to the reset transistor 58 is kept in the on state for a predetermined time from time T6 to time T8.
  • the drive signal FCG supplied to the third transfer transistor 56 is kept in the on state for a predetermined time from time T6 to time T8.
  • the drive signal FDG supplied to the second transfer transistor 54 is kept in the on state for a predetermined time from time T6 to time T8.
  • the signals stored in the first FD section 53, the second FD section 55, and the third FD section 57 are reset, as shown in FIG. 4.
  • DDS double data sampling
  • the signal read out during the readout period in LCG mode at time T6 and the reset signal read out during the reset period in LCG mode at time T8 are used to generate and output image data in LCG mode.
  • the drive signals SEL, FCG, and FDG are turned off.
  • the signal at HCG high conversion efficiency
  • the signal at MCG medium conversion efficiency
  • the signal at LCG low conversion efficiency
  • FIG. 5 is a diagram showing an example of a planar configuration of the surface of a silicon substrate on which the transistors of the pixel 2 are arranged.
  • a gate electrode TRG of the first transfer transistor 52 is formed near the center of the pixel 2.
  • the gates of the transistors included in the pixel 2 other than the first transfer transistor 52 are arranged around the gate electrode TRG of the first transfer transistor 52.
  • a gate electrode FDG of the second transfer transistor 54 is formed to the left of the gate electrode TRG of the first transfer transistor 52.
  • a first FD portion 53 formed of an N+ diffusion layer is provided in the silicon substrate.
  • a gate electrode FCG of a third transfer transistor 56 is formed above the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a second FD section 55 is provided between the second transfer transistor 54 and the third transfer transistor 56.
  • the gate electrode RST of the reset transistor 58 is formed on the upper right side of the gate electrode TRG of the first transfer transistor 52.
  • a third FD section 57 is formed between the third transfer transistor 56 and the reset transistor 58.
  • the gate electrode AMP of the amplifier transistor 59 is formed on the right side of the gate electrode TRG of the first transfer transistor 52 in the figure. Between the reset transistor 58 and the amplifier transistor 59, a VDD region 71 is formed of a P+ diffusion layer and is connected to the power supply voltage VDD.
  • the gate electrode SEL of the selection transistor 60 is formed below the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a VSL region connected to the vertical signal line 9 is formed on the left side of the selection transistor 60 in the figure.
  • a VSS region 73 made of a P+ diffusion layer is formed on the lower left side of the first transfer transistor 52 in the figure.
  • the inter-pixel isolation section 81 is formed to surround the pixel 2. For example, it is formed by FFTI (Front Full Trench Isolation).
  • the inter-pixel isolation section 81 can be formed by a trench that penetrates or does not penetrate the semiconductor substrate.
  • the inter-pixel isolation section 81 isolates the pixels 2 with an insulator, and each pixel 2 is electrically isolated.
  • a device isolation section 82 is formed between the transistors that make up pixel 2.
  • the device isolation section 82 is, for example, a structure in which a trench of a predetermined depth is formed in the device isolation region and an insulating film is embedded therein, or a region formed by ion implantation.
  • Pixel 2 has an inter-pixel isolation section 81 in the pixel boundary region, and is isolated by an element isolation section 82 in the active region.
  • the active region is the region shown in white in the figure, and is configured in a shape that connects from under the gate electrode TRG of the first transfer transistor 52 to the VSL region 72.
  • a part of the element isolation portion 82 is configured to be in contact with the inter-pixel isolation portion 81.
  • the element isolation portion 82 between the second transfer transistor 54 and the VSS region 73, and the element isolation portion 82 between the VSS region 73 and the VSL region 72 are configured to be in contact with the inter-pixel isolation portion 81.
  • the pixel transistors other than the first transfer transistor 52 are provided not only on the element isolation section 82 as element isolation, but also on the inter-pixel isolation section 81.
  • the gate electrodes of the pixel transistors other than the first transfer transistor 52 are configured to overlap the inter-pixel isolation portion 81, as shown in FIG. 5.
  • a partial area of the gate electrode of the pixel transistor is configured to have an area that overlaps the inter-pixel isolation portion 81 in a planar view. By configuring it to overlap the inter-pixel isolation portion 81, it is possible to secure an area for the electrode gate.
  • the gate electrodes of the pixel transistors other than the first transfer transistor 52 are configured to overlap the element isolation section 82 as well, as shown in FIG. 5. In other words, a portion of the gate electrodes of the pixel transistors is configured to have an area that overlaps with the element isolation section 82 in a plan view.
  • the left side of the gate electrode FDG of the second transfer transistor 54 in the figure overlaps with the inter-pixel isolation section 81 in a planar view, and a part of the right-left side and the lower side of the figure overlap with the element isolation section 82 in a planar view.
  • the upper side of the gate electrode FCG of the third transfer transistor 56 in the figure overlaps with the inter-pixel isolation section 81 in a planar view, and the lower side of the figure overlaps with the element isolation section 82 in a planar view.
  • the upper and right sides of the gate electrode RST of the reset transistor 58 overlap the inter-pixel isolation portion 81 in a planar view, and a part of the left side and a part of the lower side (bottom left) of the gate electrode RST of the reset transistor 58 overlap the element isolation portion 82 in a planar view.
  • the right side of the gate electrode AMP of the amplifier transistor 59 overlaps the inter-pixel isolation portion 81 in a planar view, and the left side of the gate electrode AMP of the amplifier transistor 59 overlaps the element isolation portion 82 in a planar view.
  • the lower side of the gate electrode SEL of the selection transistor 60 overlaps with the inter-pixel isolation portion 81 in a planar view, and the upper side of the gate electrode SEL overlaps with the element isolation portion 82 in a planar view.
  • each transistor included in pixel 2 other than first transfer transistor 52 is arranged to surround the first transfer transistor. Furthermore, each transistor included in pixel 2 other than first transfer transistor 52 is configured so that at least one side overlaps with inter-pixel isolation section 81 in a plan view, and the side opposite to the side overlapping with inter-pixel isolation section 81 overlaps with element isolation section 82.
  • the WL dimension of the pixel transistor that can be arranged per pixel can be expanded, making it possible to design the pixel transistor to have small cutoff variations and amplification noise.
  • the first transfer transistor 52 which transfers the charge converted by the photoelectric conversion unit 51 to the FD unit, is arranged in the center of the pixel 2, i.e., in the center of the photoelectric conversion unit 51, making it possible to easily transfer the signal from the photoelectric conversion unit 51 to the first FD unit 53.
  • Fig. 6 shows a diagram in which a line segment AA' is added to the pixel 2 shown in Fig. 5.
  • Fig. 7 shows an example of a cross-sectional configuration of the pixel 2 shown in Fig. 6 along the line segment AA'.
  • pixel 2 comprises a semiconductor substrate 80 and a multilayer wiring layer (not shown) formed on its front surface side (upper side in the figure).
  • the lower side is the light incident surface side, on which an on-chip lens, color filter, etc. (not shown) are provided.
  • the upper side is the wiring layer side, on which multiple transistors are formed.
  • the semiconductor substrate 80 is made of, for example, silicon (hereinafter referred to as Si) and is formed to have a thickness of, for example, 1 to 10 ⁇ m.
  • Si silicon
  • an N-type (second conductivity type) semiconductor region 101 is formed in a pixel unit in a P-type (first conductivity type) semiconductor region 102, thereby forming a photodiode PD in a pixel unit.
  • inter-pixel separation sections 81 are formed from the back side (light incident surface side) of the semiconductor substrate 80 to a predetermined depth in the substrate depth direction, separating adjacent pixels in the depth direction of the semiconductor substrate 80.
  • the depth in the substrate thickness direction at which the inter-pixel separation sections 81 are formed can be any depth, and the example shown in FIG. 7 shows a case in which the inter-pixel separation sections 81 penetrate the semiconductor substrate 80 from the back side to the front side, completely separating pixels.
  • the outer periphery including the side walls of the inter-pixel separation sections 81 can also be configured to be covered with an anti-reflection film formed of a layer including a hafnium oxide film.
  • the inter-pixel separation sections 81 can also be configured to have the function of preventing incident light from penetrating into the adjacent pixel 2, confining it within the own pixel, and preventing incident light from leaking in from the adjacent pixel 2.
  • one first transfer transistor 52 is formed for one photodiode PD formed in each pixel 2.
  • the gate electrode TRG of the first transfer transistor 52 is connected to the N-type region of the photodiode PD.
  • an N+ region 105 that is the first FD section 53 is formed on the left side of the first transfer transistor 52 in the figure.
  • a device isolation section 82 is formed on the left side of the first FD section 53 in the figure.
  • This device isolation section 82 is formed of, for example, an oxide film, and is provided to isolate the transistors of the pixel 2.
  • a pinning film 107 is formed below the device isolation section 82.
  • the pinning film 107 is formed at the boundary between the device isolation section 82 and the P-type semiconductor region 102, and is, for example, a fixed charge film having a negative fixed charge.
  • the pinning film 107 is formed using, for example, hafnium oxide (HfO2), zirconium dioxide (ZrO2), tantalum oxide (Ta2O5), etc.
  • a positive charge (hole) accumulation region is formed at the boundary of the silicon semiconductor substrate 80, which makes it possible to suppress the generation of dark current.
  • a selection transistor 60 is formed on the left side of the element isolation section 82 in the figure, and a channel 104 is formed in an N-type region below the gate electrode SEL of the selection transistor 60.
  • the gate electrode SEL of the selection transistor 60 is positioned and sized so that one side has an area that overlaps with the element isolation portion 82 and the other side has an area that overlaps with the pixel isolation portion 81.
  • the gate electrode SEL is shown in FIG. 7 as a rectangle, this rectangle may or may not include sidewalls.
  • the gate electrode SEL may be configured so that a portion of it, including the sidewalls, overlaps with the element isolation portion 82 and also overlaps with the pixel isolation portion 81. The same applies to the other transistors.
  • An element isolation section 82 is formed on the right side of the first transfer transistor 52 in the figure, and a pinning film 108 is formed below the element isolation section 82.
  • An amplifier transistor 59 is formed on the right side of this element isolation section 82 in the figure.
  • a channel 106 is formed in an N-type region below the gate electrode AMP of the amplifier transistor 59.
  • the gate electrode AMP of the amplifying transistor 59 is formed at a position and size such that one side has an area that overlaps with the element isolation section 82, and the other side has an area that overlaps with the pixel isolation section 81.
  • the transistors arranged around the first transfer transistor 52 for example, the selection transistor 60 and the amplification transistor 59 in FIG. 7, are configured so that one side is on the inter-pixel isolation section 132 and the other side is on the element isolation section 82.
  • the gate electrode TRG of the first transfer transistor 52 may also be configured so that the gate is provided in the vertical direction as shown in FIG. 8.
  • the photodiode PD is configured as a buried type photodiode PD, and a part of the gate electrode TRG of the first transfer transistor 52 is provided up to a part of the photodiode PD.
  • the gate electrode TRG of the first transfer transistor 52 has a gate (a gate arranged in the horizontal direction) provided on the surface of the semiconductor substrate 80, and a gate (a gate arranged in the vertical direction) provided within the N-type semiconductor region 101 of the photodiode PD in the semiconductor substrate 80.
  • first transfer transistor 52 is a vertical transistor, but this technology can also be applied when transistors other than the first transfer transistor 52 are vertical transistors.
  • Second Embodiment Fig. 9 is a diagram showing an example of the planar configuration of the pixel 2 according to the second embodiment.
  • parts similar to those of the pixel 2 according to the first embodiment shown in Fig. 5 are denoted by the same reference numerals, and descriptions thereof will be omitted as appropriate.
  • the pixel 2 shown in FIG. 9 is different from the pixel 2 shown in FIG. 5 in that a part of the element isolation portion 82 is formed by ion implantation, but is otherwise similar.
  • the element isolation section 82 provided between the VSL region 72 and the VSS region 73 is the element isolation section 131-1 formed by ion implantation. Also, in the pixel 2 shown in FIG. 9, the element isolation section 82 provided between the VSS region 73 and the second transfer transistor 54 is the element isolation section 131-2 formed by ion implantation.
  • the element isolation portion 131 is, for example, an element isolation portion formed by doping a P-type impurity into the semiconductor substrate 80.
  • the element isolation portion 82 in the region that contacts the inter-pixel isolation portion 81 is the element isolation portion 131 formed by ion implantation. In this way, by forming the element isolation portion 82 in the region that contacts the inter-pixel isolation portion 81 by ion implantation, manufacturing is made easier.
  • Third Embodiment Fig. 10 is a diagram showing an example of the planar configuration of the pixel 2 according to the third embodiment.
  • parts similar to those of the pixel 2 according to the first embodiment shown in Fig. 5 are denoted by the same reference numerals, and descriptions thereof will be omitted as appropriate.
  • the pixel 2 shown in FIG. 10 is different from the pixel 2 shown in FIG. 5 in that the entire element isolation portion 82 is an area formed by ion implantation, but is otherwise similar.
  • the element isolation portion 82 is an element isolation portion 131 formed by ion implantation.
  • the element isolation portion 131 is an element isolation portion formed by doping, for example, a P-type impurity into the semiconductor substrate 80.
  • the element isolation section can be configured as element isolation section 131 formed by ion implantation.
  • FIG. 11 is a diagram showing an example of the cross-sectional configuration of pixel 2 taken along line segment A-A' shown in FIG. 10.
  • the example of the cross-sectional configuration of pixel 2 shown in FIG. 11 is similar to the example of the cross-sectional configuration of pixel 2 shown in FIG. 7, except that element isolation portion 82 is replaced by element isolation portion 131.
  • the element isolation section 131 provided between the first FD section 53 and the selection transistor 60 is an element isolation section formed by ion implantation.
  • the element isolation section 131 provided between the first transfer transistor 52 and the amplification transistor 59 is an element isolation section formed by ion implantation.
  • the element isolation portion can be configured as a region doped with, for example, P-type impurities, formed by ion implantation.
  • Fig. 12 is a diagram for explaining the position of a contact for fixing the substrate potential for each pixel.
  • Fig. 12 shows an example of a cross-sectional configuration of a pixel 2, which basically has the same configuration as the example of the cross-sectional configuration of the pixel 2 shown in Fig. 7.
  • the contact for supplying the substrate potential can be configured to be shared from the back surface side.
  • contacts 151 are provided on the lower side (back surface side) of the left and right sides of the figure. These contacts 151 are connected to a P+ layer with a high concentration of P-type impurities formed on the side of the inter-pixel isolation section 81. These contacts 151 are connected, for example, to the power supply voltage VSS, and are connected to a point in pixel 2 that supplies the voltage VSS.
  • Fig. 13 is a diagram showing a circuit configuration example of the pixel 2 in the fourth embodiment.
  • the pixel 2 in the first to third embodiments described above has been described using a configuration example having three FD sections, but the present technology can also be applied to a configuration having two FD sections as shown in Fig. 13.
  • parts similar to those in the circuit diagram of the pixel 2 shown in Fig. 2 are denoted by the same reference numerals, and descriptions thereof will be omitted as appropriate.
  • the pixel 2 shown in FIG. 13 has a configuration in which the third transfer transistor 56 and the third FD section 57 are deleted from the pixel 2 shown in FIG. 2. That is, the pixel 2 shown in FIG. 13 has a photoelectric conversion section 51, a first transfer transistor 52, a first FD section 53, a second transfer transistor 54, a second FD section 55, a reset transistor 58, an amplification transistor 59, and a selection transistor 60.
  • the photoelectric conversion unit 51 is composed of, for example, a PN junction photodiode, receives incident light, performs photoelectric conversion, and accumulates the resulting electric charge.
  • the first transfer transistor 52 is provided between the photoelectric conversion unit 51 and the first FD unit 53, and a drive signal TRG is supplied to the gate electrode of the first transfer transistor 52. When this drive signal TRG becomes high level, the first transfer transistor 52 is turned on, and the electric charge accumulated in the photoelectric conversion unit 51 is transferred to the first FD unit 53 via the first transfer transistor 52.
  • the second transfer transistor 54 is provided between the first FD section 53 and the second FD section 55, and a drive signal FDG is supplied to the gate electrode of the second transfer transistor 54.
  • a drive signal FDG becomes high level, the second transfer transistor 54 is turned on, and the charge from the first FD section 53 is transferred to the second FD section 55 via the second transfer transistor 54.
  • the second transfer transistor 54 When the second transfer transistor 54 is turned on, the area in which the electric charges are accumulated becomes the combined area of the first FD section 53 and the second FD section 55, and the conversion efficiency when converting the electric charges generated in the photoelectric conversion section into a voltage can be switched.
  • the second transfer transistor 54 functions as a conversion efficiency switching transistor that switches the conversion efficiency, and functions as a switch that turns the conversion efficiency on and off.
  • the reset transistor 58 is connected between the power supply VDD and the second FD section 55, and a drive signal RST is supplied to the gate electrode of the reset transistor 58.
  • the drive signal RST is set to a high level, the reset transistor 58 is turned on and the potential of the second FD section 55 is reset to the level of the power supply voltage VDD.
  • the amplifying transistor 59 has a gate electrode connected to the first FD section 53 and a drain connected to a power supply VDD, and serves as the input section of a read circuit that reads out a signal corresponding to the charge held in the first FD section 53, a so-called source follower circuit.
  • the amplifying transistor 59 has a source connected to the vertical signal line 9 via the selection transistor 60, and thus constitutes a source follower circuit together with a constant current source (not shown) connected to one end of the vertical signal line 9.
  • the selection transistor 60 is connected between the source of the amplification transistor 59 and the vertical signal line 9, and a drive signal SEL is supplied to the gate electrode of the selection transistor 60.
  • the drive signal SEL is set to a high level, the selection transistor 60 is turned on and the pixel 2 is placed in a selected state. As a result, the pixel signal output from the amplification transistor 59 is output to the vertical signal line 9 via the selection transistor 60.
  • FIG. 14 is a diagram showing an example of a planar configuration of the surface of a silicon substrate on which transistors of the pixel 2 having the circuit configuration shown in FIG. 13 are arranged.
  • the gate electrode TRG of the first transfer transistor 52 is formed near the center of the pixel 2.
  • the gate electrodes TRG of the first transfer transistor 52 are centered around the gate electrode TRG of the first transfer transistor 52, and the gates of the transistors other than the first transfer transistor 52 included in the pixel 2 are arranged. In other words, the first transfer transistor 52 is centered, and the transistors constituting the pixel 2 other than the first transfer transistor 52 are arranged around the first transfer transistor 52.
  • the gate electrode FDG of the second transfer transistor 54 is formed to the left of the gate electrode TRG of the first transfer transistor 52. Between the gate electrodes TRG and FDG, a first FD section 53 formed of an N+ diffusion layer is provided in the silicon substrate.
  • a gate electrode RST of the reset transistor 58 is formed above the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a second FD section 55 is formed between the second transfer transistor 54 and the reset transistor 58.
  • the gate electrode AMP of the amplifier transistor 59 is formed on the right side of the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a VDD region 71 that is connected to the power supply voltage VDD is formed between the reset transistor 58 and the amplifier transistor 59.
  • the gate electrode SEL of the selection transistor 60 is formed below the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a VSL region connected to the vertical signal line 9 is formed on the left side of the selection transistor 60 in the figure.
  • a VSS region 73 made of a P+ diffusion layer is formed on the lower left side of the first transfer transistor 52 in the figure.
  • inter-pixel isolation sections 81 are formed between the pixels 2, inter-pixel isolation sections 81 are formed. Between each transistor, an element isolation section 82 is formed.
  • the element isolation section 82 has a structure in which, for example, a trench of a predetermined depth is formed in the element isolation region and an insulating film is embedded therein. As described with reference to FIG. 10, it may also be an element isolation section 131 formed by ion implantation.
  • An inter-pixel isolation section 81 is provided in the pixel boundary region of pixel 2, and the active region is isolated by an element isolation section 82.
  • the active region is formed as a continuous region (connected region). In the example shown in FIG. 14, the active region is formed as a continuous region from under the gate electrode TRG of the first transfer transistor 52 to the VSL region 72.
  • the element isolation section 82 is structured so that a portion of it contacts the inter-pixel isolation section 81.
  • the gate electrodes of the pixel transistors other than the first transfer transistor 52 are configured to overlap the inter-pixel isolation portion 81, as shown in FIG. 14.
  • a partial area of the gate electrode of the pixel transistor is configured to have an area that overlaps the inter-pixel isolation portion 81 in a planar view. By configuring it to overlap the inter-pixel isolation portion 81, it is possible to secure an area for the electrode gate.
  • the gate electrodes of the pixel transistors other than the first transfer transistor 52 are configured to overlap the element isolation section 82 as well, as shown in FIG. 14. In other words, a portion of the gate electrode of the pixel transistor is configured to have an area that overlaps with the element isolation section 82 in a plan view.
  • the left side of the gate electrode FDG of the second transfer transistor 54 in the figure overlaps with the inter-pixel isolation portion 81 in a planar view, and the right side of the figure overlaps with the element isolation portion 82 in a planar view.
  • the upper side of the gate electrode RST of the reset transistor 58 in the figure overlaps with the inter-pixel isolation portion 81 in a planar view, and the lower side of the figure overlaps with the element isolation portion 82 in a planar view.
  • the right side of the gate electrode AMP of the amplifying transistor 59 overlaps with the inter-pixel isolation portion 81 in a planar view, and the left side of the gate electrode AMP overlaps with the element isolation portion 82 in a planar view.
  • the lower side of the gate electrode SEL of the selection transistor 60 overlaps with the inter-pixel isolation portion 81 in a planar view, and the upper side of the gate electrode SEL overlaps with the element isolation portion 82 in a planar view.
  • each transistor included in pixel 2 other than first transfer transistor 52 is arranged to surround first transfer transistor 52. Furthermore, each transistor included in pixel 2 other than first transfer transistor 52 is configured so that at least one side overlaps inter-pixel isolation portion 81 in a plan view, and the side opposite to the side overlapping inter-pixel isolation portion 81 overlaps element isolation portion 82.
  • the WL dimension of the pixel transistor that can be arranged per pixel can be expanded, making it possible to design the pixel transistor to have small cutoff variations and amplification noise.
  • the first transfer transistor 52 which transfers the charge converted by the photoelectric conversion unit 51 to the FD unit, is arranged in the center of the pixel 2, i.e., in the center of the photoelectric conversion unit 51, making it possible to easily transfer the signal from the photoelectric conversion unit 51 to the first FD unit 53.
  • the number of transistors arranged is smaller than in the pixel 2 shown in FIG. 5, so each transistor can be made larger.
  • the amplification transistor 59 can be made larger, making it possible to reduce noise.
  • Fifth embodiment 15 is a diagram showing an example of a circuit configuration of a pixel 2 according to the fifth embodiment.
  • the pixel 2 according to the fifth embodiment has three FD sections, similar to the pixel 2 according to the first to third embodiments, and further includes an overflow transistor 201.
  • the pixel 2 has a photoelectric conversion section 51, a first transfer transistor 52, a first FD section 53, a second transfer transistor 54, a second FD section 55, a third transfer transistor 56, a third FD section 57, a reset transistor 58, an amplification transistor 59, a selection transistor 60, and an overflow transistor 201.
  • the overflow transistor 201 is provided between the photoelectric conversion section 51 and the third FD section 57, and is configured so that the charge that overflows from the photoelectric conversion section 51 is accumulated in the third FD section 57.
  • the first transfer transistor 52 is provided between the photoelectric conversion section 51 and the first FD section 53, and a drive signal TRG is supplied to the gate electrode of the first transfer transistor 52.
  • this drive signal TRG becomes high level, the first transfer transistor 52 is turned on, and the charge stored in the photoelectric conversion section 51 is transferred to the first FD section 53 via the first transfer transistor 52.
  • the second transfer transistor 54 is provided between the first FD section 53 and the second FD section 55, and a drive signal FDG is supplied to the gate electrode of the second transfer transistor 54.
  • a drive signal FDG becomes high level, the second transfer transistor 54 is turned on, and the charge from the first FD section 53 is transferred to the second FD section 55 via the second transfer transistor 54.
  • the second transfer transistor 54 When the second transfer transistor 54 is turned on, the area in which the electric charges are accumulated becomes the combined area of the first FD section 53 and the second FD section 55, and the conversion efficiency when converting the electric charges generated in the photoelectric conversion section into a voltage can be switched.
  • the third transfer transistor 56 is provided between the second FD section 55 and the third FD section 57, and a drive signal FCG is supplied to the gate electrode of the third transfer transistor 56.
  • a drive signal FCG becomes high level, the third transfer transistor 56 is turned on, and the charge from the second FD section 55 is transferred to the third FD section 57 via the third transfer transistor 56.
  • the third transfer transistor 56 When the third transfer transistor 56 is turned on, the area in which the electric charges are accumulated becomes the combined area of the first FD section 53, the second FD section 55, and the third FD section 57, and the conversion efficiency when converting the electric charges generated in the photoelectric conversion section into a voltage can be switched. As described above, the third FD section 57 also accumulates electric charges that have overflowed from the photoelectric conversion section 51 and been transferred via the overflow transistor 201.
  • the reset transistor 58 is connected between the power supply VDD and the intersection of the second FD section 55 and the third FD section 57, and a drive signal RST is supplied to the gate electrode of the reset transistor 58.
  • the drive signal RST is set to a high level, the reset transistor 58 is turned on and the potentials of the second FD section 55 and the third FD section 57 are reset to the level of the power supply voltage VDD.
  • the amplifying transistor 59 has a gate electrode connected to the first FD section 53 and a drain connected to a power supply VDD, and serves as the input section of a read circuit that reads out a signal corresponding to the charge held in the first FD section 53, a so-called source follower circuit.
  • the amplifying transistor 59 has a source connected to the vertical signal line 9 via the selection transistor 60, and thus constitutes a source follower circuit together with a constant current source (not shown) connected to one end of the vertical signal line 9.
  • the selection transistor 60 is connected between the source of the amplification transistor 59 and the vertical signal line 9, and a drive signal SEL is supplied to the gate electrode of the selection transistor 60.
  • the drive signal SEL is set to a high level, the selection transistor 60 is turned on and the pixel 2 is placed in a selected state.
  • the pixel signal output from the amplification transistor 59 is output to the vertical signal line 9 via the selection transistor 31.
  • FIG. 16 is a diagram showing an example of a planar configuration of a silicon substrate surface on which transistors of the pixel 2 having the circuit configuration shown in FIG. 15 are arranged.
  • a gate electrode TRG of the first transfer transistor 52 is formed near the center of the pixel 2.
  • the gates of the transistors included in the pixel 2 other than the first transfer transistor 52 are arranged around the gate electrode TRG of the first transfer transistor 52.
  • a gate electrode FDG of the second transfer transistor 54 is formed to the left of the gate electrode TRG of the first transfer transistor 52.
  • a first FD portion 53 formed of an N+ diffusion layer is provided in the silicon substrate.
  • a gate electrode RST of the reset transistor 58 is formed above the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a second FD section 55 is formed between the second transfer transistor 54 and the reset transistor 58.
  • the gate electrode AMP of the amplifier transistor 59 is formed on the upper right side of the gate electrode TRG of the first transfer transistor 52.
  • a VDD region 71 is formed between the reset transistor 58 and the amplifier transistor 59.
  • the gate electrode SEL of the selection transistor 60 is formed on the right side of the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a VSL region 72 is formed on the lower side of the selection transistor 60 in the figure.
  • the gate electrode OFG of the overflow transistor 201 is formed on the lower right side of the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a VSS region 73 is formed on the right side of the overflow transistor 201 in the figure.
  • the gate electrode FCG of the third transfer transistor 56 is formed on the lower left side of the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a third FD section 57 is formed between the overflow transistor 201 and the third transfer transistor 56.
  • a part of the second FD section 55 is formed on the left side of the third transfer transistor 56 in the figure.
  • the second FD section 55 is disposed above and below the second transfer transistor 54.
  • the second FD section 55 can be arranged above and below the second transfer transistor 54, respectively, in a connected configuration.
  • the first transfer transistor 52 and the other transistors are formed in a single active region.
  • An inter-pixel isolation section 81 is formed to surround the pixel 2.
  • An element isolation section 82 is formed between each transistor.
  • the element isolation section 82 has a structure in which, for example, a trench of a predetermined depth is formed in the element isolation region and an insulating film is embedded therein. As described with reference to FIG. 10, the element isolation section 82 may also be an element isolation section 131 formed by ion implantation.
  • the pixel transistors other than the first transfer transistor 52 are arranged so that a portion of them is located on the element isolation section 82 as element isolation, and a portion of them is located on the inter-pixel isolation section 81.
  • the gate electrodes of pixel transistors other than the first transfer transistor 52 are configured to overlap the inter-pixel isolation portion 81, as shown in FIG. 16.
  • a partial area of the gate electrode of the pixel transistor is configured to have an area that overlaps the inter-pixel isolation portion 81 in a planar view. By configuring it to overlap the inter-pixel isolation portion 81, it is possible to secure an area for the electrode gate.
  • the gate electrodes of the pixel transistors other than the first transfer transistor 52 are configured to overlap the element isolation section 82 as well, as shown in FIG. 16. In other words, a portion of the gate electrode of the pixel transistor is configured to have an area that overlaps with the element isolation section 82 in a plan view.
  • the left side of the gate electrode FDG of the second transfer transistor 54 in the figure overlaps with the inter-pixel isolation portion 81 in a planar view, and a portion of the right-right side of the figure overlaps with the element isolation portion 82 in a planar view.
  • the upper side of the gate electrode RST of the reset transistor 58 in the figure overlaps with the inter-pixel isolation portion 81 in a planar view, and the lower side of the figure overlaps with the element isolation portion 82 in a planar view.
  • the upper and right sides of the gate electrode AMP of the amplifying transistor 59 overlap with the inter-pixel isolation portion 81 in a planar view, and a portion of the lower side overlaps with the element isolation portion 82 in a planar view.
  • the right side of the gate electrode SEL of the selection transistor 60 overlaps with the inter-pixel isolation portion 81 in a planar view, and the left side of the gate electrode SEL overlaps with the element isolation portion 82 in a planar view.
  • the lower side of the gate electrode OFG of the overflow transistor 201 overlaps the inter-pixel isolation portion 81 in a planar view, and the upper side of the gate electrode OFG overlaps the element isolation portion 82 in a planar view.
  • the lower side of the gate electrode FCG of the third transfer transistor 56 overlaps the inter-pixel isolation portion 81 in a planar view, and the upper side of the gate electrode FCG overlaps the element isolation portion 82 in a planar view.
  • each transistor included in pixel 2 other than first transfer transistor 52 is arranged to surround first transfer transistor 52. Furthermore, each transistor included in pixel 2 other than first transfer transistor 52 is configured so that at least one side overlaps inter-pixel isolation portion 81 in a plan view, and the side opposite to the side overlapping inter-pixel isolation portion 81 overlaps element isolation portion 82.
  • the WL dimension of the pixel transistor that can be arranged per pixel can be expanded, making it possible to design the pixel transistor to have small cutoff variations and amplification noise.
  • the first transfer transistor 52 which transfers the charge converted by the photoelectric conversion unit 51 to the FD unit, is arranged in the center of the pixel 2, i.e., in the center of the photoelectric conversion unit 51, making it possible to easily transfer the signal from the photoelectric conversion unit 51 to the first FD unit 53.
  • the above-mentioned pixel 2 has a plurality of transistors.
  • defects caused by weakening of pinning due to application of a voltage to the transistor or a strong electric field caused by a PN junction between an N-type source or drain and a P-type well may enter the FD section or photoelectric conversion section, resulting in white spots or worsening of dark current.
  • Figure 18 is a diagram showing an example of the planar configuration of pixel 2 shown in Figure 5, with lines A-A', B-B', and C-C' added.
  • Figure 19 is a diagram showing an example of the cross-sectional configuration along line A-A' in Figure 18
  • Figure 20 is a diagram showing an example of the cross-sectional configuration along line B-B' in Figure 18
  • Figure 21 is a diagram showing an example of the cross-sectional configuration along line C-C' in Figure 18.
  • the cross-sectional configuration example of pixel 2 shown in FIG. 19 is similar to the cross-sectional configuration example shown in FIG. 7, so a description thereof will be omitted.
  • a strong electric field may be generated at the junction between the N+ region 105 constituting the first FD section 53 and the pinning film 107, which is a P-type region formed under the element isolation section 82 (hereinafter, the element isolation section 82 between the first transfer transistor 52 and the first FD section 53 will be referred to as element isolation section 82SF).
  • the electric field tends to concentrate at the corners, which tend to become strong electric fields.
  • the occurrence of a strong electric field between the N+ region 105 and the element isolation section 82SF can cause charges to flow to the first FD section 53 and the photodiode PD, potentially resulting in white spots and dark current.
  • the gate electrode TRG of the first transfer transistor 52 is formed near the center of the semiconductor substrate 80.
  • An element isolation portion 82 (referred to as element isolation portion 82TA) is formed on the left side of the first transfer transistor 52 in the figure, and a pinning film 108 is formed below the element isolation portion 82TA.
  • An amplifier transistor 59 is formed on the left side of the element isolation portion 82TA in the figure.
  • a channel 106 is formed in an N-type region below the gate electrode AMP of the amplifier transistor 59.
  • the gate electrode AMP of the amplifying transistor 59 is formed at a position and size such that one side has an area that overlaps with the element isolation portion 82TA, and the other side has an area that overlaps with the inter-pixel isolation portion 81.
  • an element isolation portion 82 (referred to as element isolation portion 82TF) is formed, and a pinning film 109 is formed below the element isolation portion 82TF.
  • an N+ region 111 that constitutes the second FD portion 55 is formed on the left side of the element isolation portion 82TF in the figure.
  • a strong electric field may occur at the junction between the N+ region 111 constituting the second FD section 55 and the P-type pinning film 109 formed under the element isolation section 82TF.
  • the occurrence of a strong electric field between the N+ region 111 and the element isolation section 82TF may cause charges to flow in the second FD section 55 and the photodiode PD, resulting in white spots and dark current.
  • the gate electrode TRG of the first transfer transistor 52 is formed near the center of the semiconductor substrate 80.
  • An element isolation portion 82TS is formed on the left side of the first transfer transistor 52 in the figure, and a pinning film 108 is formed below the element isolation portion 82TS.
  • the selection transistor 60 is formed on the left side of the element isolation section 82TS in the figure.
  • a channel 104 is formed in an N-type region below the gate electrode SEL of the selection transistor 60.
  • the gate electrode SEL of the selection transistor 60 is formed at a position and size such that one side has an area that overlaps with the element isolation portion 82TS, and the other side has an area that overlaps with the inter-pixel isolation portion 81.
  • An element isolation portion 82TF is formed on the right side of the first transfer transistor 52 in the figure, and a pinning film 110 is formed below the element isolation portion 82TF.
  • An N+ region 112 that constitutes the third FD portion 57 is formed on the left side of the element isolation portion 82TF in the figure.
  • a strong electric field may occur at the junction between the N+ region 112 constituting the third FD section 57 and the P-type pinning film 110 formed below the element isolation section 82TF.
  • the occurrence of a strong electric field between the N+ region 112 and the element isolation section 82TF may cause charges to flow to the third FD section 57 and the photodiode PD, resulting in white spots and dark current.
  • Fig. 22 to Fig. 24 are diagrams showing an example of a cross-sectional configuration of the pixel 2 in the sixth embodiment.
  • Fig. 22 is a diagram showing an example of a cross-sectional configuration along the line A-A' in Fig. 18,
  • Fig. 23 is a diagram showing an example of a cross-sectional configuration along the line B-B' in Fig. 18, and
  • Fig. 24 is a diagram showing an example of a cross-sectional configuration along the line C-C' in Fig. 18.
  • the depth of element isolation portion 82SF adjacent to first FD portion 53 is formed deeper than the depth of element isolation portion 82 not adjacent to an FD portion.
  • the element isolation portion 82 not adjacent to an FD portion is element isolation portion 82TA adjacent to amplifying transistor 59.
  • the depth of this element isolation portion 82TA is referred to as depth a.
  • the depth is the length in the vertical direction (up and down direction) in the figure.
  • the depth of the element isolation portion 82SF adjacent to the first FD portion 53 is depth b, the relationship depth b > depth a holds.
  • the distance between the corner portion of the element isolation portion 82SF (P-type pinning film 107) and the N+ region 105 of the first FD portion 53 can be increased.
  • junction leakage can be suppressed. Therefore, it is possible to suppress the occurrence of white spots and dark current as described with reference to FIG. 19.
  • the depth b of the element isolation portion 82SF is set to a depth that does not generate dark current.
  • the element isolation section 82TA adjacent to the amplifying transistor 59 may also be formed deep, but as with the element isolation section 82SF, making it deep may cause charges to flow into the photoelectric conversion section 61. For this reason, the element isolation section 82 adjacent to the FD section may be configured to be deep, but the other element isolation sections 82 may not be configured to be deep.
  • the depth c of element isolation portion 82TF adjacent to second FD portion 55 is formed deeper than the depth of element isolation portion 82 not adjacent to an FD portion.
  • the element isolation portion 82 not adjacent to an FD portion is element isolation portion 82TA adjacent to amplifying transistor 59, and the depth of this element isolation portion 82TA is depth a.
  • the depth c of the element isolation portion 82TF adjacent to the second FD portion 55 is a depth that satisfies the relationship of depth c > depth a.
  • the depth c of element isolation portion 82TF adjacent to third FD portion 57 is formed deeper than the depth of element isolation portion 82 not adjacent to an FD portion.
  • the element isolation portion 82 not adjacent to an FD portion is element isolation portion 82TS adjacent to selection transistor 60, and the depth of this element isolation portion 82TS is depth a.
  • the depth c of the element isolation portion 82TF adjacent to the third FD portion 57 is a depth that satisfies the relationship of depth c > depth a.
  • depth a is 1
  • depth b, depth c, and depth d are, for example, about 1.2 to 2.0.
  • the depth of the element isolation portion 82 adjacent to the FD portion is formed to a depth that is about 1.2 to 2.0 times the reference depth a.
  • the depth b of the element isolation portion 82 adjacent to the first FD portion 53, the depth c of the element isolation portion 82 adjacent to the second FD portion 55, and the depth d of the element isolation portion 82 adjacent to the third FD portion 57 may be configured to satisfy the relationship of depth b ⁇ depth c ⁇ depth d, as shown in FIG. 25.
  • which element isolation section 82 is to be formed deep can be set according to, for example, the voltage applied to the FD section or the capacitance of the FD section.
  • the depth of the element isolation section 82 adjacent to the FD section to which a high voltage is applied may be formed deeper than the other element isolation sections 82.
  • the depth of the element isolation section 82 may also be set according to the voltage applied to the FD section.
  • the depth of the element isolation section 82 adjacent to the FD section with a large capacity may be formed deeper than the other element isolation sections 82. Since dark current is likely to accumulate in the FD section with a large capacity, the depth of the element isolation section 82 can be set deeper to suppress the generation of dark current. The depth of the element isolation section 82 can be set according to the size of the capacity of the FD section.
  • Fig. 26 is a diagram showing an example of a cross-sectional configuration of a pixel 2 in the seventh embodiment.
  • the element isolation portion 82 shown in Fig. 26 is composed of two regions.
  • the element isolation portion 82TF adjacent to the third FD portion 57 is composed of an element isolation portion 82TF-1 and an element isolation portion 82TF-2.
  • the element isolation portion 82TF-1 is an element isolation portion 82 located away from the third FD portion 57, and is formed to a depth similar to that of an element isolation portion 82 that is not adjacent to an FD portion, for example, element isolation portion 82TS.
  • the element isolation portion 82TF-2 that is adjacent to the third FD portion 57 is formed to a depth deeper than that of an element isolation portion 82 that is not adjacent to an FD portion.
  • the element isolation portion 82 on the side closer to the FD portion can be formed deep, and the N+ region of the FD portion can be configured to be separated from the pinning film.
  • the element isolation portion 82 on the side closer to the FD portion can be formed deep, and the element isolation portion 82 on the side farther from the FD portion can be configured to be formed at approximately the same depth as the other element isolation portions 82.
  • the element isolation portion 82 may be formed in multiple stages. It can also be said that the element isolation portion 82TF shown in FIG. 26 is formed with a two-stage depth. In contrast, the element isolation portion 82TF shown in FIG. 27 is formed with a three-stage depth. In this way, the isolation portion 82TF may be formed so that the depth becomes deeper in stages from the side farther from the FD portion to the side closer to the FD portion.
  • the element isolation portion 82 can also be formed in a triangular shape.
  • the element isolation portion 82TF shown in FIG. 28 is formed so that its depth gradually increases from the first transfer transistor 52 side to the third FD portion 57, and is formed in a triangular shape with its hypotenuse as its side. In this way, the depth may be gradually increased from the side farther from the FD portion to the side closer to the FD portion.
  • the element isolation section 82 adjacent to the third FD section 57 has been described as an example, but the present invention can also be applied to the element isolation section 82 adjacent to the first FD section 53 or the second FD section 55.
  • Fig. 29 is a diagram showing an example of a cross-sectional configuration of a pixel 2 according to the eighth embodiment.
  • the element isolation portion 82 shown in Fig. 29 is formed in a shape other than a rectangle.
  • the element isolation portion 82TF shown in FIG. 29 is formed in a trapezoidal shape.
  • the short side of the trapezoid is inside the semiconductor substrate 80, and the pinning film 110 is formed on the short side.
  • the pinning film 110 and the third FD portion 57 can be separated, and junction leakage can be suppressed.
  • the electric field tends to concentrate at the corners, so the corners may be rounded as shown in FIG. 30.
  • the electric field in the area where the electric field tends to concentrate can be alleviated, and the generation of a strong electric field can be suppressed.
  • the side on which the pinning film 110 is formed can be shortened, and the pinning film 110 and the N+ region 112 can be separated by that amount.
  • the shape of the element isolation portion 82 is not limited to a rectangle, and may be a trapezoid or a shape with rounded corners.
  • the depth of the element isolation portion 82 may be formed deeper than the element isolation portion 82 that is not adjacent to the FD portion, as in the case described with reference to Figures 22 to 24.
  • the element isolation section 82 adjacent to the third FD section 57 has been described as an example, but the present invention can also be applied to the element isolation section 82 adjacent to the first FD section 53 or the second FD section 55.
  • FIG. 31 is a diagram showing an example of a cross-sectional configuration of a pixel 2 according to the ninth embodiment.
  • the element isolation portion 82 shown in Fig. 31 is made of two different materials.
  • the element isolation section 82 adjacent to the first FD section 53 is composed of element isolation section 82SF-1 and element isolation section 82SF-2.
  • Element isolation section 82SF-1 is an element isolation section 82 formed on the side farther from the first FD section 53, and is formed of an oxide film or the like.
  • Element isolation section 82SF-2 is an element isolation section 82 formed on the side closer to the first FD section 53, and is an element isolation section 82 formed as a P-type region by ion implantation.
  • a P-type region formed by ion implantation can be formed between the element isolation section 82SF-1, which is formed of an oxide film or the like, and the diffusion layer (N+ region 105) of the FD section.
  • the element isolation section 82 adjacent to the first FD section 53 has been described as an example, but the present invention can also be applied to element isolation sections 82 adjacent to the second FD section 55 and the third FD section 57.
  • the entire element isolation portion 82 may be formed as a P-type region formed by ion implantation.
  • the element isolation portion 82TF adjacent to the third FD portion 57 is a P-type impurity region, for example, a region formed by ion implantation.
  • the depth of the element isolation portion 82TF may be formed deeper than the other element isolation portions 82, or may be formed to the same depth.
  • the element isolation section 82 adjacent to the third FD section 57 has been described as an example, but the present invention can also be applied to the element isolation section 82 adjacent to the first FD section 53 or the second FD section 55.
  • the element isolation portion 82 When the element isolation portion 82 is made of an oxide film, it can be a single layer or a multilayer, as shown in Fig. 33. Referring to A of Fig. 33, the element isolation portion 82 can be a single layer oxide film made of SiO2 or SiN.
  • the element isolation portion 82 can be a laminated oxide film formed of SiO2 and SiN.
  • the example shown in FIG. 33B shows a structure in which SiO2, SiO, and SiO2 are laminated.
  • Fig. 34 shows a configuration example of the inter-pixel isolation portion 81.
  • the example shown in Fig. 34A shows an example in which the inter-pixel isolation portion 81 is formed by FDTI (Front Side Deep Trench Isolation).
  • FDTI is a trench dug from the front surface (upper side in the figure) of the semiconductor substrate 80.
  • the example shown in Fig. 34B shows an example in which the inter-pixel isolation portion 81 is formed by RDTI (Reverse Side Deep Trench Isolation).
  • RDTI is a trench dug from the rear surface (lower side in the figure) of the semiconductor substrate 80.
  • the inter-pixel isolation portion 81 may have a structure called a full trench (FFTI: Front Full Trench Isolation) that is formed through the semiconductor substrate 80.
  • FFTI Front Full Trench Isolation
  • This technology makes it possible to separate the corners of the element isolation section from the diffusion layer in the FD section and the P/N boundary in the well region, thereby mitigating the electric field, suppressing junction leakage, and improving image quality.
  • first FD section 53, second FD section 55, and third FD section 57 charge overflowing from PD 51 is accumulated in first FD section 53, second FD section 55, and third FD section 57.
  • the first FD section 53, second FD section 55, and third FD section 57 function as an overflow accumulation capacitance (LOFIC: Lateral Over Flow Integration Capacitor) that accumulates overflowed charge. Since it is difficult to perform FD reset with such LOFIC on the FD accumulation side, there is a possibility that FD dark current generated during the accumulation period from when the shutter operation is performed until the signal readout is completed may deteriorate the image quality of the image sensor.
  • LOFIC Lateral Over Flow Integration Capacitor
  • Figure 35 is a potential diagram corresponding to the timing chart shown in Figure 3.
  • the period from time T1 to time T2 is the exposure period.
  • Time T1 is the time immediately after the shutter operation is performed.
  • the drive signal SEL supplied to the selection transistor 60, the drive signal RST supplied to the reset transistor 58, the drive signal FCG supplied to the third transfer transistor 56, the drive signal FDG supplied to the second transfer transistor 54, and the drive signal TRG supplied to the first transfer transistor 52 are all in the off state.
  • the PD 51, the first FD unit 53, the second FD unit 55, and the third FD unit 57 are in an off state, and no signal is stored.
  • the exposure period begins at time T1, photoelectric conversion is performed in PD 51, and a signal is accumulated in PD 51. If the signal exceeds the number of saturation electrons, it overflows below the first transfer transistor 52, and the signal is accumulated in the first FD section 53, the second FD section 55, and the third FD section 57 according to the amount of the overflowed signal.
  • the right diagram in Figure 35 shows the potential diagram at time T4.
  • Time T4 is the readout period in HCG mode.
  • readout in HDG mode is performed, so that the signal stored in PD51 is read out and the PD51 becomes empty, and signals corresponding to the signal stored in PD51 are stored in the first FD section 53, the second FD section 55, and the third FD section 57, respectively.
  • a mechanism is provided for lowering the voltage of the FD section during the exposure period.
  • Fig. 36 shows a potential diagram in the case where a coupling line is connected to the second FD section 55 so that the voltage of the second FD section 55 can be controlled to be lowered or increased.
  • the left diagram in Figure 36 shows the potential diagram from time T1 to time T2, i.e., during the exposure period.
  • control is performed by the coupling line to reduce the voltage of the second FD section 55 and suppress dark current.
  • control is performed via the coupling line to boost the voltage of the second FD section 55 and ensure the FD range.
  • control such as stepping down the voltage during signal accumulation can be omitted, and control can be performed to increase the voltage during signal readout, expanding the FD range.
  • the coupling line functions as a control line that controls the step-down or step-up of the voltage applied to the FD section.
  • FIG. 37 shows an example of the circuit configuration of pixel 2 when a coupling line is connected to second FD section 55 and the voltage of second FD section 55 is controlled.
  • the circuit configuration example of pixel 2 shown in FIG. 37 is configured by adding a coupling line 301 connected to second FD section 55 to the circuit configuration of pixel 2 shown in FIG. 2.
  • Coupling line 301 is connected to second FD section 55 via capacitance element 311.
  • the timing chart shown in FIG. 38 is a diagram in which a signal (FD Control) to coupling line 301 is added to the timing chart shown in FIG. 3. Since everything except the signal to coupling line 301 is the same as explained with reference to FIG. 3, an explanation of the signal to coupling line 301 will be added here.
  • FD Control FD Control
  • the FD Control signal is switched from on to off. Then, after remaining in the off state for a specified period of time, it is switched back on.
  • the FD Control signal When the FD Control signal is turned off, the voltage on the side of the capacitive element 311 connected to the coupling line 301 is turned off, and the potential on the second FD section 55 side increases. The charge stored in the second FD section 55 flows into the capacitive element 311, causing the potential of the second FD section 55 to decrease (i.e., the voltage is stepped down).
  • the FD section is controlled to lower its voltage, reducing the effects of dark current, preventing the FD range from being reduced by dark current, and ensuring the FD range.
  • the coupling line 301 may be provided not only to the second FD section 55, but also to all of the FD sections, the first FD section 53, the second FD section 55, and the third FD section 57, as shown in FIG. 39.
  • the coupling line 301 is connected to the second FD section 55, and a capacitive element 311 is provided on the coupling line 301, as in the circuit configuration shown in FIG. 27.
  • a coupling line 302 is connected to the first FD section 53, and a capacitive element 312 is provided on the coupling line 302.
  • a coupling line 303 is connected to the third FD section 57, and a capacitive element 313 is provided on the coupling line 303.
  • FIG. 40 is a diagram showing an example of the cross-sectional configuration of the pixel 2 shown in FIG. 39.
  • the first transfer transistor 52, the first FD section 53, the second transfer transistor 54, the second FD section 55, the third transfer transistor 56, and the third FD section 57 are shown aligned side by side.
  • a coupling line 302 is connected to the diffusion layer of the first FD section 53, and a capacitance element 312 is disposed on a portion of the coupling line 302.
  • a coupling line 301 is connected to the diffusion layer of the second FD section 55, and a capacitance element 311 is disposed on a portion of the coupling line 301.
  • a coupling line 303 is connected to the diffusion layer of the third FD section 57, and a capacitance element 313 is disposed on a portion of the coupling line 303.
  • a configuration can be made in which a coupling line and a capacitive element are provided in each FD section.
  • the FD sections can be controlled individually.
  • voltage step-up and step-down control can be performed for each FD section. It is also possible to configure the voltage step-up and step-down control to be performed simultaneously rather than individually for each FD section, in which case a configuration can be made in which the coupling line connected to the FD sections is shared (not provided individually).
  • a coupling line is provided in each of the first FD section 53, the second FD section 55, and the third FD section 57, but it is also possible to provide coupling lines in the first FD section 53 and the second FD section 55, but not in the third FD section 57. It is also possible to provide coupling lines in the first FD section 53 and the third FD section 57, but not in the second FD section 55. It is also possible to provide a coupling line in only one of the FD sections, the first FD section 53, the second FD section 55, and the third FD section 57.
  • Eleventh embodiment 41 to 46 are diagrams showing an example of a circuit configuration and an example of a cross-sectional configuration of the pixel 2 according to the eleventh embodiment.
  • the circuit configuration of pixel 2 shown in FIG. 41 differs from the circuit configuration of pixel 2 shown in FIG. 13 in that a coupling line is added, but otherwise is similar. Explanations of similar parts will be omitted where appropriate.
  • the pixel 2 shown in FIG. 41 includes a first FD section 53 and a second FD section 55, and a coupling line 302 is connected to the first FD section 53.
  • a capacitance element 312 is provided between the coupling line 302 and the first FD section 53.
  • FIG. 42 is a diagram showing an example of the cross-sectional configuration of the pixel 2 shown in FIG. 41.
  • the first transfer transistor 52, the first FD section 53, the second transfer transistor 54, and the second FD section 55 are shown aligned side by side.
  • a coupling line 302 is connected to the diffusion layer of the first FD section 53, and a capacitive element 312 is disposed in part of the coupling line 302.
  • the examples shown in Figures 41 and 42 are examples having two FD sections and fewer coupling lines than the number of FD sections. Also, these are examples in which the coupling lines are provided only on the high gain side. In this way, by providing fewer coupling lines than the number of FD sections and configuring these coupling lines to be connected to the FD section on the high gain side (in this case, the first FD section 53), the FD range can be expanded.
  • circuit configuration and cross-sectional configuration example of pixel 2 shown in Figures 43 and 44 show a configuration example in which fewer coupling lines are provided than the number of FD sections, and the provided coupling lines are connected to the FD section on the low gain side.
  • the pixel 2 shown in FIG. 43 includes a first FD section 53 and a second FD section 55, and a coupling line 301 is connected to the second FD section 55.
  • a capacitance element 311 is provided between the coupling line 301 and the second FD section 55.
  • FIG. 44 is a diagram showing an example of the cross-sectional configuration of the pixel 2 shown in FIG. 43.
  • the first transfer transistor 52, the first FD section 53, the second transfer transistor 54, and the second FD section 55 are shown aligned side by side.
  • a coupling line 301 is connected to the diffusion layer of the second FD section 55, and a capacitive element 311 is disposed in a part of the coupling line 301.
  • the examples shown in Figures 43 and 44 are examples having two FD sections, fewer coupling lines than the number of FD sections, and the coupling lines are provided only on the low gain side. In this way, by providing fewer coupling lines than the number of FD sections and configuring the coupling lines to be connected to the FD section on the low gain side (in this case, the second FD section 55), it is possible to expand the FD range and suppress dark current.
  • circuit configuration and cross-sectional configuration example of pixel 2 shown in Figures 45 and 46 show a configuration example in which the same number of coupling lines as the number of FD sections are provided.
  • the pixel 2 shown in FIG. 45 includes a first FD section 53 and a second FD section 55, with a coupling line 302 connected to the first FD section 53 and a coupling line 301 connected to the second FD section 55.
  • a capacitance element 312 is provided between the coupling line 302 and the first FD section 53, and a capacitance element 311 is provided between the coupling line 301 and the second FD section 55.
  • FIG. 46 is a diagram showing an example of the cross-sectional configuration of pixel 2 shown in FIG. 45.
  • the first transfer transistor 52, first FD section 53, second transfer transistor 54, and second FD section 55 are shown aligned horizontally.
  • a coupling line 302 is connected to the diffusion layer of the first FD section 53, and a capacitance element 312 is disposed on part of the coupling line 302.
  • a coupling line 301 is connected to the diffusion layer of the second FD section 55, and a capacitance element 311 is disposed on part of the coupling line 301.
  • the example shown in Figures 45 and 46 has two FD sections and the same number of coupling lines, which are provided for both the high gain and low gain.
  • the FD range can be expanded and dark current can be suppressed.
  • the voltage it is possible to control the voltage to be lowered during signal accumulation to suppress dark current, and to increase the voltage during signal readout to ensure the FD range. Also, if dark current is a low concern, it is possible to not lower the voltage during signal accumulation, but to increase the voltage during readout to expand the FD range.
  • FIG. 47 is a diagram in which the inter-pixel isolation portion 81 and the element isolation portion 82 are extracted from the diagram showing an example of the planar configuration of the surface of the silicon substrate on which the transistors of the pixel 2 shown in FIG. 5 are arranged.
  • the shapes of the inter-pixel isolation portion 81 and the element isolation portion 82 are sharp; for example, in FIG. 47, the inter-pixel isolation portion 81 and the element isolation portion 82 intersect at 90 degrees, which may result in a shape that is prone to electric field concentration. If the electric field concentrates in regions a to d and becomes a high electric field, dark current and white spots may occur, potentially deteriorating image quality.
  • FIG. 48 is a diagram showing an example of the planar configuration of pixel 2 in the twelfth embodiment
  • FIG. 49 is a diagram showing an example of the cross-sectional configuration along line segment A-B in FIG. 48.
  • pixel 2 shown in FIG. 48 shows an example of the arrangement of inter-pixel isolation section 81 and element isolation section 82.
  • Regions a to d of pixel 2 shown in FIG. 48 are formed in a shape that is not sharp. Regions a to d of pixel 2 shown in FIG. 48 are configured so that they are not sharp by expanding the shape of element isolation portion 82. As shown in FIG. 49, in the cross-sectional configuration along line segment A-B, inter-pixel isolation portion 81 is formed with a predetermined thickness (width), and element isolation portion 82 is formed between inter-pixel isolation portions 81 and on the upper surface in the figure.
  • the element isolation portion 82 in region a is formed in a shape that includes a triangular shape, but the shape may be any shape as long as it does not have sharp edges, and may be, for example, a shape that includes an arc.
  • the region corresponding to region a is the region in which the gate of the second transfer transistor 54 (indicated as FDG in Figure 5) is formed.
  • the pixel 2 shown in Figure 5 has the circuit configuration shown in Figure 2, and has a first FD section 53, a second FD section 55, and a third FD section 57. In this way, when there are multiple FD sections and the configuration is such that overflow signals are accumulated in the FD sections, if dark current occurs in the FD sections, there is a possibility that the image quality at the connection point where HDR synthesis is performed will deteriorate.
  • region 1 The region provided to reduce the dark current in the FD section is referred to as region 1.
  • VSS region 73 the areas corresponding to regions b and c are in VSS region 73 (written as VSS in Figure 5).
  • charge from the P+ diffusion layer may move to the FD section or photodiode PD, so it is desirable for this region (referred to as region 2) to not be sharp even in places where no electric field is generated. It is possible to prevent sharp areas from being present in such regions b and c, and to prevent charge from flowing to the FD section or photodiode PD.
  • region d the area corresponding to region d is in VSL region 72 (written as VSL in Figure 5). If dark current occurs in VSL region 72 or VDD region 71 and moves to the photodiode PD, there is a possibility that it will become dark current in the photodiode PD, so it is good to reduce this possibility as well.
  • the region that suppresses dark current generated in such VSL region 72 or VDD region 71 is referred to as region 3 below. It is possible to ensure that there are no sharp edges within this region 3 (region d in this case), and it is possible to suppress the generation of dark current.
  • FIGS. 50 and 51 are diagrams showing other configuration examples of pixel 2 in the twelfth embodiment.
  • FIG. 50 is a diagram showing another planar configuration example of pixel 2 in the twelfth embodiment
  • FIG. 51 is a diagram showing a cross-sectional configuration example along line segment A-B in FIG. 50.
  • pixel 2 shown in FIG. 50 is a diagram showing an example arrangement of inter-pixel isolation section 81 and element isolation section 82.
  • Regions a to d of pixel 2 shown in FIG. 50 are formed in a shape that is not sharp. Regions a to d of pixel 2 shown in FIG. 50 are configured so that they do not have a sharp shape by expanding the shape of inter-pixel separation portion 81.
  • the cross-sectional configuration along line A-B has inter-pixel isolation 81 formed with a predetermined thickness (width), and between inter-pixel isolation 81 and inter-pixel isolation 81, on the upper surface in the figure, element isolation 82 is formed.
  • the width of this inter-pixel isolation 81 is wider than the width of inter-pixel isolation 81 of pixel 2 shown in FIG. 49.
  • the inter-pixel isolation portion 81 By expanding the shape of the inter-pixel isolation portion 81 where it contacts the element isolation portion 82, it is possible to eliminate any sharp edges in the area where the inter-pixel isolation portion 81 and the element isolation portion 82 contact.
  • By shaping the inter-pixel isolation portion 81 in this way it is possible to prevent the electric field from concentrating, and also to suppress the occurrence of dark currents and white spots that occur due to the concentration of the electric field.
  • the twelfth embodiment can also be applied in combination with any one or more of the first through eleventh embodiments.
  • Fig. 52 is a diagram showing a planar configuration example of a silicon substrate surface on which the transistors of the pixel 2 in the thirteenth embodiment are arranged.
  • Fig. 52 shows a planar configuration example of the pixel 2 having the circuit configuration shown in Fig. 2.
  • the planar configuration example of the pixel 2 having the circuit configuration shown in Fig. 2 is also shown in Fig. 5, but the arrangement of the transistors is different from the planar configuration example shown in Fig. 5, and the shape of the element isolation portion 82 is also different accordingly.
  • the same parts as those of the pixel 2 shown in Fig. 5 are given the same reference numerals, and their description will be omitted as appropriate.
  • a gate electrode TRG of the first transfer transistor 52 is formed near the center of the pixel 2.
  • the gates of the transistors included in the pixel 2 other than the first transfer transistor 52 are arranged around the gate electrode TRG of the first transfer transistor 52.
  • a gate electrode FDG of the second transfer transistor 54 is formed to the left of the gate electrode TRG of the first transfer transistor 52.
  • a first FD portion 53 formed of an N+ diffusion layer is provided in the silicon substrate.
  • a gate electrode FCG of a third transfer transistor 56 is formed above the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a second FD section 55 is provided between the second transfer transistor 54 and the third transfer transistor 56.
  • the gate electrode RST of the reset transistor 58 is formed on the upper right side of the gate electrode TRG of the first transfer transistor 52.
  • a third FD section 57 is formed between the third transfer transistor 56 and the reset transistor 58.
  • a VSS region 73 made of a P+ diffusion layer is formed on the right side of the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a VDD region 71 made of a P+ diffusion layer and connected to the power supply voltage VDD is formed below the gate electrode RST of the reset transistor 58 and between it and the VSS region 73 in the figure.
  • the VDD region 71 and VSS region 73 are separated by an element isolation section 82.
  • a VSL region 72 connected to the vertical signal line 9 is formed on the lower right side of the gate electrode TRG of the first transfer transistor 52 in the figure.
  • the VSL region 72 and the VSS region 73 are separated by an element isolation portion 82.
  • the gate electrode SEL of the selection transistor 60 is formed on the left side of the VSL region 72 in the figure, and on the lower right side of the gate electrode TRG of the first transfer transistor 52.
  • the gate electrode AMP of the amplification transistor 59 is formed on the left side of the selection transistor 60 in the figure, and on the lower left side of the gate electrode TRG of the first transfer transistor 52.
  • a VDD region 71 is formed on the left side of the gate electrode AMP of the amplifying transistor 59 in the figure.
  • Pixel 2 has an inter-pixel isolation section 81 in the pixel boundary region, and the active region is isolated by an element isolation section 82.
  • the active region is the area shown in white in the figure.
  • a part of the element isolation portion 82 is configured to be in contact with the inter-pixel isolation portion 81.
  • the regions where the inter-pixel isolation section 81 and the element isolation section 82 are in contact include regions 1, 2, and 3 described in the twelfth embodiment.
  • Region 1 i.e., the region for suppressing the generation of dark current in the FD section, is region a.
  • Region 2 i.e., the regions for preventing the charge generated in the VSS region 73 from moving to the FD section and the photodiode PD, are regions d and e.
  • Region 3 that is, the regions for preventing the dark current generated in the VDD region 71 and the VSL region 72 from moving to the photodiode PD, are regions b, c, and f.
  • Regions a to f are shaped to have no sharp edges, as in the twelfth embodiment.
  • the element isolation portion 82 may be shaped to be inflated to avoid sharp edges, or as described with reference to Figures 50 and 51, the inter-pixel isolation portion 81 may be shaped to be inflated to avoid sharp edges.
  • Figure 52 shows an example in which the element isolation portion 82 has a bulging shape.
  • pixel transistors other than the first transfer transistor 52 are provided not only on the element isolation section 82 but also on the inter-pixel isolation section 81.
  • the gate electrodes of pixel transistors other than the first transfer transistor 52 are configured to overlap the inter-pixel isolation portion 81, as shown in FIG. 52.
  • a partial area of the gate electrode of the pixel transistor is configured to have an area that overlaps the inter-pixel isolation portion 81 in a planar view. By configuring it to overlap the inter-pixel isolation portion 81, it is possible to secure an area for the electrode gate.
  • the gate electrodes of the pixel transistors other than the first transfer transistor 52 are configured to overlap the element isolation section 82 as well, as shown in FIG. 52. In other words, a portion of the gate electrodes of the pixel transistors is configured to have an area that overlaps with the element isolation section 82 in a plan view.
  • each transistor included in pixel 2 other than first transfer transistor 52 is arranged to surround the first transfer transistor. Furthermore, each transistor included in pixel 2 other than first transfer transistor 52 is configured so that at least one side overlaps with inter-pixel isolation section 81 in a plan view, and the side opposite to the side overlapping with inter-pixel isolation section 81 overlaps with element isolation section 82.
  • the WL dimension of the pixel transistor that can be arranged per pixel can be expanded, making it possible to design the pixel transistor to have small cutoff variations and amplification noise.
  • the first transfer transistor 52 which transfers the charge converted by the photoelectric conversion unit 51 to the FD unit, is arranged in the center of the pixel 2, i.e., in the center of the photoelectric conversion unit 51, making it possible to easily transfer the signal from the photoelectric conversion unit 51 to the first FD unit 53.
  • Fig. 53 is a diagram showing a planar configuration example of a silicon substrate surface on which the transistors of pixel 2 in the fourteenth embodiment are arranged.
  • Fig. 53 shows a planar configuration example of pixel 2 having the circuit configuration shown in Fig. 2.
  • the planar configuration example of pixel 2 having the circuit configuration shown in Fig. 2 is also shown in Fig. 5, but the arrangement of the transistors is different from the planar configuration example shown in Fig. 5, and the shape of the element isolation portion 82 is also different accordingly.
  • the same parts as those of pixel 2 shown in Fig. 5 are given the same reference numerals, and their description will be omitted as appropriate.
  • a gate electrode TRG of the first transfer transistor 52 is formed near the center of the pixel 2.
  • the gates of the transistors other than the first transfer transistor 52 included in the pixel 2 are arranged around the gate electrode TRG of the first transfer transistor 52.
  • the gate electrode FDG of the second transfer transistor 54 is formed to the left of the gate electrode TRG of the first transfer transistor 52.
  • a first FD portion 53 is provided between the gate electrode TRG and the gate electrode FDG.
  • a gate electrode FCG of a third transfer transistor 56 is formed above the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a second FD section 55 is provided between the second transfer transistor 54 and the third transfer transistor 56.
  • a third FD section 57-1 is formed on the right side of the gate electrode FCG of the third transfer transistor 56 in the figure.
  • a VSS region 73 is formed on the upper right side of the gate electrode TRG of the first transfer transistor 52.
  • An element isolation section 82 is formed between the third FD section 57-1 and the VSS region 73.
  • the gate electrode RST of the reset transistor 58 is provided to the right of the gate electrode TRG of the first transfer transistor 52.
  • the third FD section 57-2 is provided above the gate electrode RST of the reset transistor 58 in the figure, and the VDD region 71 is provided below it.
  • the third FD section 57-1 and the third FD section 57-2 are connected by wiring provided in another layer, and constitute a single third FD section 57.
  • An element isolation section 82 is formed between the third FD section 57-2 and the VSS region 73.
  • the VSL region 72 is provided below the VDD region 71 in the figure.
  • An element isolation section 82 is formed between the VSL region 72 and the VDD region 71.
  • the gate electrode SEL of the selection transistor 60 is formed on the left side of the VSL region 72 in the figure, and on the lower right side of the gate electrode TRG of the first transfer transistor 52 in the figure.
  • the gate electrode AMP of the amplifier transistor 59 is formed on the lower left side of the selection transistor 60 in the figure.
  • a VDD region 71 is formed on the left side of the gate electrode AMP of the amplifier transistor 59 in the figure, in other words, on the lower left side of the gate electrode TRG of the first transfer transistor 52 in the figure.
  • Pixel 2 has an inter-pixel isolation section 81 in the pixel boundary region, and the active region is isolated by an element isolation section 82.
  • the active region is the area shown in white in the figure.
  • a part of the element isolation section 82 is configured to be in contact with the inter-pixel isolation section 81.
  • the regions where the inter-pixel isolation section 81 and the element isolation section 82 are in contact include regions 1, 2, and 3 described in the twelfth embodiment.
  • Region 1 i.e., the region for suppressing the generation of dark current in the FD section, is region a, region c, and region f.
  • Region 2 i.e., the regions for preventing the charge generated in the VSS region 73 from moving to the FD section and the photodiode PD, are regions d and e.
  • Region 3 that is, the regions for preventing the dark current generated in the VDD region 71 and the VSL region 72 from moving to the photodiode PD, are regions b, g, and h.
  • Regions a to h are shaped to have no sharp edges, as in the twelfth embodiment.
  • the element isolation portion 82 may be shaped to be inflated to avoid sharp edges, or as described with reference to Figures 50 and 51, the inter-pixel isolation portion 81 may be shaped to be inflated to avoid sharp edges.
  • Figure 53 shows an example in which the element isolation portion 82 has a bulging shape.
  • some of the pixel transistors other than the first transfer transistor 52 are also provided on the element isolation portion 82 and the inter-pixel isolation portion 81.
  • the gate electrodes of pixel transistors other than the first transfer transistor 52 are configured to overlap the inter-pixel isolation portion 81, as shown in FIG. 53.
  • a partial area of the gate electrode of the pixel transistor is configured to have an area that overlaps the inter-pixel isolation portion 81 in a planar view. By configuring it to overlap the inter-pixel isolation portion 81, it is possible to secure an area for the electrode gate.
  • the gate electrodes of the pixel transistors other than the first transfer transistor 52 are configured to overlap the element isolation section 82 as well, as shown in FIG. 53.
  • a portion of the gate electrodes of the pixel transistors is configured to have an area that overlaps with the element isolation section 82 in a plan view.
  • each transistor included in pixel 2 other than first transfer transistor 52 is arranged to surround the first transfer transistor. Furthermore, each transistor included in pixel 2 other than first transfer transistor 52 is configured so that at least one side overlaps with inter-pixel isolation section 81 in a plan view, and the side opposite to the side overlapping with inter-pixel isolation section 81 overlaps with element isolation section 82.
  • the WL dimension of the pixel transistor that can be arranged per pixel can be expanded, making it possible to design the pixel transistor to have small cutoff variations and amplification noise.
  • the first transfer transistor 52 which transfers the charge converted by the photoelectric conversion unit 51 to the FD unit, is arranged in the center of the pixel 2, i.e., in the center of the photoelectric conversion unit 51, making it possible to easily transfer the signal from the photoelectric conversion unit 51 to the first FD unit 53.
  • Fig. 54 is a diagram showing a planar configuration example of a pixel 2 for explaining a case where the fifth embodiment and the twelfth embodiment are combined.
  • the fifth embodiment has been described with reference to Figs. 15 and 16.
  • the circuit configuration example of the pixel 2 in the fifth embodiment shown in Fig. 15 has three FD sections, as in the pixel 2 in the first to third embodiments, and further has an overflow transistor 201 added thereto.
  • FIG. 16 An example of the planar configuration of pixel 2 having the circuit configuration shown in FIG. 15 is as shown in FIG. 16. Furthermore, when the twelfth embodiment is applied to pixel 2 having the example of the planar configuration shown in FIG. 16, the example of the planar configuration is as shown in FIG. 54.
  • the example of the planar configuration of pixel 2 shown in FIG. 54 is similar to the example of the planar configuration of pixel 2 shown in FIG. 16, and is a drawing in which circles indicating regions a to d are added to the example of the planar configuration of pixel 2 shown in FIG. 16.
  • the arrangement of transistors and the like of pixel 2 shown in FIG. 54 has already been explained with reference to FIG. 16, so its explanation will be omitted.
  • Region 1 that is, the region for suppressing the generation of dark current in the FD section, is regions a and b.
  • Region 2 i.e., region d, is the region for preventing the charge generated in the VSS region 73 from moving to the FD section or photodiode PD.
  • Area 3 i.e., the area for preventing the dark current generated in the VDD area 71 and the VSL area 72 from moving to the photodiode PD, is area c.
  • Regions a to d are shaped to have no sharp edges, as in the twelfth embodiment.
  • the element isolation portion 82 may be shaped in a bulging manner to avoid sharp edges, or as described with reference to Figures 50 and 51, the inter-pixel isolation portion 81 may be shaped in a bulging manner to avoid sharp edges.
  • Figure 54 shows an example in which the element isolation portion 82 has a bulging shape.
  • the configuration can be designed to suppress the occurrence of dark current and white spots.
  • Fig. 55 is a diagram showing an example of a circuit configuration of a pixel 2 in the fifteenth embodiment.
  • the circuit configuration of the pixel 2 shown in Fig. 55 is different from the circuit configuration of the pixel 2 shown in Fig. 15 in that the overflow transistor 201 is deleted, but the other points are similar.
  • a memory 501 is connected to the third FD section 57, and the memory 501 also functions as the third FD section 57, but the memory 501 may be omitted as in the above-mentioned embodiment.
  • the low cutoff of the third transfer transistor 56 is designed to be deeper than the low cutoff of the reset transistor 58, and the signal stored in the second FD section 55 overflows the third transfer transistor 56 and is stored in the third FD section 57 (memory 501).
  • planar configuration example of pixel 2 having the circuit configuration shown in FIG. 55 can be applied to the planar configuration example of pixel 2 shown in FIG. 53, so the description thereof will be omitted here.
  • Any one or a combination of the first to fourteenth embodiments can be applied to the pixel 2 having the circuit configuration shown in FIG. 55.
  • Fig. 56 is a diagram showing an example of a cross-sectional configuration of a pixel 2 in the sixteenth embodiment. Comparing the pixel 2 shown in Fig. 56 with the pixel 2 shown in Fig. 7, the pixel 2 is similar to the pixel 2 shown in Fig. 7 in other respects, except for the configuration of the inter-pixel isolation portion 81. Description of the same parts as those in the cross-sectional configuration example of the pixel 2 shown in Fig. 7 will be omitted.
  • the pixel isolation portion 81 of pixel 2 shown in FIG. 56 is composed of an inner layer 401 filled with polysilicon or metal on the inside, and an oxide film 402 surrounding the inner layer 401. In this way, the pixel isolation portion 81 can also be configured with multiple layers stacked together.
  • a power source 421 that supplies a predetermined voltage to the inner layer 401 may be connected as shown in FIG. 57.
  • the inner layer 401 of the inter-pixel separation section 81 By configuring the inner layer 401 of the inter-pixel separation section 81 to be biased, pinning can be strengthened, and the generation of dark current can be further suppressed.
  • the fifteenth embodiment can be implemented in combination with any one or more of the first through fourteenth embodiments.
  • ⁇ Embodiment 17-1> 58 is a diagram showing an example of a circuit configuration of pixel 2 in embodiment 17-1. Like pixel 2 in embodiment 17-1, pixel 2 in embodiment 17-1 has three FD sections, and further has an overflow transistor 201 added thereto. Portions having the same configuration as pixel 2 in embodiment 17-1 are given the same reference numerals, and descriptions thereof will be omitted as appropriate.
  • the pixel 2 has a photoelectric conversion section 51, a first transfer transistor 52, a first FD section 53, a second transfer transistor 54, a second FD section 55, a third transfer transistor 56, a third FD section 57, a reset transistor 58, an amplification transistor 59, a selection transistor 60, and an overflow transistor 201.
  • the overflow transistor 201 is provided between the photoelectric conversion section 51 and the third FD section 57, and is configured so that the charge that overflows from the photoelectric conversion section 51 is accumulated in the third FD section 57.
  • the first transfer transistor 52 is provided between the photoelectric conversion section 51 and the first FD section 53, and a drive signal TRG is supplied to the gate electrode of the first transfer transistor 52.
  • this drive signal TRG becomes high level, the first transfer transistor 52 is turned on, and the charge stored in the photoelectric conversion section 51 is transferred to the first FD section 53 via the first transfer transistor 52.
  • the second transfer transistor 54 is provided between the first FD section 53 and the second FD section 55, and a drive signal FDG is supplied to the gate electrode of the second transfer transistor 54.
  • a drive signal FDG becomes high level, the second transfer transistor 54 is turned on, and the charge from the first FD section 53 is transferred to the second FD section 55 via the second transfer transistor 54.
  • the second transfer transistor 54 When the second transfer transistor 54 is turned on, the area in which the electric charges are accumulated becomes the combined area of the first FD section 53 and the second FD section 55, and the conversion efficiency when converting the electric charges generated in the photoelectric conversion section into a voltage can be switched.
  • the third transfer transistor 56 is provided between the second FD section 55 and the third FD section 57, and a drive signal FCG is supplied to the gate electrode of the third transfer transistor 56.
  • a drive signal FCG becomes high level, the third transfer transistor 56 is turned on, and the charge from the second FD section 55 is transferred to the third FD section 57 via the third transfer transistor 56.
  • the third transfer transistor 56 When the third transfer transistor 56 is turned on, the area in which the electric charges are accumulated becomes the combined area of the first FD section 53, the second FD section 55, and the third FD section 57, and the conversion efficiency when converting the electric charges generated in the photoelectric conversion section into a voltage can be switched. As described above, the third FD section 57 also accumulates electric charges that have overflowed from the photoelectric conversion section 51 and been transferred via the overflow transistor 201.
  • the reset transistor 58 is connected to the power supply VDD and the third FD section 57, and a drive signal RST is supplied to the gate electrode of the reset transistor 58.
  • the drive signal RST is set to a high level, the reset transistor 58 is turned on and the potential of the third FD section 57 is reset to the level of the power supply voltage VDD.
  • the amplifying transistor 59 has a gate electrode connected to the first FD section 53 and a drain connected to a power supply VDD, and serves as the input section of a read circuit that reads out a signal corresponding to the charge held in the first FD section 53, a so-called source follower circuit.
  • the amplifying transistor 59 has a source connected to the vertical signal line 9 via the selection transistor 60, and thus constitutes a source follower circuit together with a constant current source (not shown) connected to one end of the vertical signal line 9.
  • the selection transistor 60 is connected between the source of the amplification transistor 59 and the vertical signal line 9, and a drive signal SEL is supplied to the gate electrode of the selection transistor 60.
  • the drive signal SEL is set to a high level, the selection transistor 60 is turned on and the pixel 2 is placed in a selected state.
  • the pixel signal output from the amplification transistor 59 is output to the vertical signal line 9 via the selection transistor 31.
  • Fig. 59 is a diagram showing an example of a planar configuration of a silicon substrate surface on which transistors of a pixel 2 having the circuit configuration shown in Fig. 58 are arranged.
  • the example of the planar configuration shown in Fig. 59 is basically similar to the example of the planar configuration shown in Fig. 5, but differs in that an overflow transistor 201 is added.
  • a gate electrode TRG of the first transfer transistor 52 is formed near the center of the pixel 2.
  • the gates of the transistors included in the pixel 2 other than the first transfer transistor 52 are arranged around the gate electrode TRG of the first transfer transistor 52.
  • a gate electrode FDG of the second transfer transistor 54 is formed to the left of the gate electrode TRG of the first transfer transistor 52.
  • a first FD portion 53 formed of an N+ diffusion layer is provided in the silicon substrate.
  • a gate electrode FCG of a third transfer transistor 56 is formed above the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a second FD section 55 is provided between the second transfer transistor 54 and the third transfer transistor 56.
  • the gate electrode RST of the reset transistor 58 is formed on the upper right side of the gate electrode TRG of the first transfer transistor 52.
  • a third FD section 57 is formed between the third transfer transistor 56 and the reset transistor 58.
  • the gate electrode AMP of the amplifier transistor 59 is formed on the right side of the gate electrode TRG of the first transfer transistor 52 in the figure. Between the reset transistor 58 and the amplifier transistor 59, a VDD region 71 is formed of a P+ diffusion layer and is connected to the power supply voltage VDD.
  • the gate electrode SEL of the selection transistor 60 is formed below the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a VSL region connected to the vertical signal line 9 is formed on the left side of the selection transistor 60 in the figure.
  • a VSS region 73 made of a P+ diffusion layer is formed on the lower left side of the first transfer transistor 52 in the figure.
  • the gate electrode OFG of the overflow transistor 201 is formed between the gate electrode TRG of the first transfer transistor 52 and the third FD section 57.
  • the inter-pixel isolation section 81 is formed to surround the pixel 2. For example, it is formed by FFTI (Front Full Trench Isolation).
  • the inter-pixel isolation section 81 can be formed by a trench that penetrates or does not penetrate the semiconductor substrate.
  • the inter-pixel isolation section 81 isolates the pixels 2 with an insulator, and each pixel 2 is electrically isolated.
  • a device isolation section 82 is formed between the transistors that make up pixel 2.
  • the device isolation section 82 is, for example, a structure in which a trench of a predetermined depth is formed in the device isolation region and an insulating film is embedded therein, or a region formed by ion implantation.
  • Pixel 2 has an inter-pixel isolation section 81 in the pixel boundary region, and is isolated by an element isolation section 82 in the active region.
  • the active region is the region shown in white in the figure, and is configured in a shape that is connected from under the gate electrode TRG of the first transfer transistor 52 to the VSL region 72.
  • the active region of the first transfer transistor 52 and the active region of the third FD section 57 are also configured in a shape that is connected.
  • a part of the element isolation portion 82 is configured to be in contact with the inter-pixel isolation portion 81.
  • the element isolation portion 82 between the second transfer transistor 54 and the VSS region 73, and the element isolation portion 82 between the VSS region 73 and the VSL region 72 are configured to be in contact with the inter-pixel isolation portion 81.
  • the pixel transistors other than the first transfer transistor 52 are provided not only on the element isolation section 82 as element isolation, but also on the inter-pixel isolation section 81.
  • the gate electrodes of pixel transistors other than the first transfer transistor 52 and the overflow transistor 201 are configured to overlap the inter-pixel isolation portion 81, as shown in FIG. 59.
  • a partial area of the gate electrode of the pixel transistor is configured to have an area that overlaps the inter-pixel isolation portion 81 in a planar view. By configuring it to overlap the inter-pixel isolation portion 81, it is possible to secure an area for the electrode gate.
  • each transistor included in pixel 2 other than first transfer transistor 52 are arranged to surround the first transfer transistor. Furthermore, each transistor included in pixel 2 other than first transfer transistor 52 and overflow transistor 201 is configured so that at least one side overlaps inter-pixel isolation section 81 in a plan view, and the side opposite to the side overlapping inter-pixel isolation section 81 overlaps element isolation section 82.
  • the WL dimension of the pixel transistor that can be arranged per pixel can be expanded, making it possible to design the pixel transistor to have small cutoff variations and amplification noise.
  • the first transfer transistor 52 which transfers the charge converted by the photoelectric conversion unit 51 to the FD unit, is arranged in the center of the pixel 2, i.e., in the center of the photoelectric conversion unit 51, making it possible to easily transfer the signal from the photoelectric conversion unit 51 to the first FD unit 53.
  • Fig. 60 shows an example of a cross-sectional configuration taken along line AA' of pixel 2 shown in Fig. 59.
  • Fig. 61 shows an example of a cross-sectional configuration taken along line BB' of pixel 2 shown in Fig. 59.
  • pixel 2 comprises a semiconductor substrate 80 and a multilayer wiring layer (not shown) formed on its front surface side (upper side in the figure).
  • the lower side is the light incident surface side, on which an on-chip lens, color filter, etc. (not shown) are provided.
  • the upper side is the wiring layer side, on which multiple transistors are formed.
  • the semiconductor substrate 80 has photodiodes PD formed in pixel units. Between the pixels 2 of the semiconductor substrate 80, inter-pixel separation sections 81 are formed from the back side (light incident surface side) of the semiconductor substrate 80 to a predetermined depth in the substrate depth direction, separating adjacent pixels in the depth direction of the semiconductor substrate 80.
  • one first transfer transistor 52 is formed for one photodiode PD formed in each pixel 2.
  • the gate electrode TRG of the first transfer transistor 52 is connected to the N-type region of the photodiode PD.
  • an N+ region 105 which is the first FD section 53, is formed.
  • a second transfer transistor 54 is formed on the left side of the first FD section 53 in the figure, and a channel 113 is formed in an N-type region below the gate electrode FDG of the second transfer transistor 54.
  • the gate electrode FDG of the second transfer transistor 54 is formed in a position and size such that one side of the gate electrode FDG overlaps with the inter-pixel isolation portion 81. Although not shown in FIG. 60, a portion of the gate electrode FDG of the second transfer transistor 54 is formed so as to have an overlapping area with the element isolation portion 82.
  • An element isolation section 82 is formed on the right side of the first transfer transistor 52 in the figure, and a pinning film 108 is formed below the element isolation section 82.
  • An amplifier transistor 59 is formed on the right side of the element isolation section 82 in the figure.
  • a channel 106 is formed in an N-type region below the gate electrode AMP of the amplifier transistor 59.
  • the gate electrode AMP of the amplifying transistor 59 is formed at a position and size such that one side has an area that overlaps with the element isolation portion 82, and the other side has an area that overlaps with the pixel isolation portion 81.
  • the transistors arranged around the first transfer transistor 52 for example, the selection transistor 60 and the amplification transistor 59 in FIG. 60, are configured so that one side (part of it) is on the inter-pixel isolation section 132 and the other side (part of it) is on the element isolation section 82.
  • an element isolation portion 82 is formed on the left side of the first FD portion 53 in the figure, and a pinning film 108 is formed below the element isolation portion 82.
  • a selection transistor 60 is formed on the right side of the element isolation portion 82 in the figure.
  • a channel 104 is formed in an N-type region below the gate electrode SEL of the selection transistor 60.
  • the gate electrode SEL of the selection transistor 60 is formed at a position and size such that one side has an area that overlaps with the element isolation portion 82, and the other side has an area that overlaps with the pixel isolation portion 81.
  • the gate electrode OFG of the overflow transistor 201 is formed on the right side of the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a channel 114 is formed in an N-type region from a part of the lower side of the gate electrode TRG of the first transfer transistor 52 on the right side in the figure to the lower side of the gate electrode OFG of the overflow transistor 201.
  • the transistors arranged around the first transfer transistor 52 for example, the selection transistor 60 in FIG. 61, are configured so that one side is on the inter-pixel isolation portion 81 and the other side is on the element isolation portion 82.
  • the gate electrode TRG of the first transfer transistor 52 may also be configured so that the gate is provided in the vertical direction as shown in Figures 62 and 63. Referring to Figures 62 and 63, a part of the gate electrode TRG of the first transfer transistor 52 is configured to reach a part of the photodiode PD.
  • the gate electrode TRG of the first transfer transistor 52 has a gate (a gate arranged in the horizontal direction) provided on the surface of the semiconductor substrate 80, and a gate (a gate arranged in the vertical direction) provided within the N-type semiconductor region 101 of the photodiode PD in the semiconductor substrate 80.
  • first transfer transistor 52 is a vertical transistor, but this technology can also be applied when transistors other than the first transfer transistor 52 are vertical transistors.
  • Fig. 64 is a diagram showing an example of a circuit configuration of pixel 2 in embodiment 17-2. Pixel 2 in embodiment 17-2 shown in Fig. 64 differs from pixel 2 in embodiment 17-1 shown in Fig. 58 in that the overflow transistor 201 is removed, but the other points are similar. Explanation of the similarities will be omitted as appropriate.
  • One side of the third FD section 57 is connected to the photoelectric conversion section 51, and the other side is connected to the reset transistor 58.
  • FIG. 65 is a diagram showing an example of the planar configuration of pixel 2 in embodiment 17-2. Since no overflow transistor 201 is provided between the third FD section 57 and the photoelectric conversion section 51, no overflow transistor 201 is disposed between the first transfer transistor 52 and the third FD section 57.
  • Figure 66 is a diagram showing an example of a cross-sectional configuration at line segment B-B' shown in Figure 65.
  • An N-type region 121 is formed between the gate electrode TRG of the first transfer transistor 52 on the right side in the figure and the third FD section 57.
  • This N-type region 121 has a potential gradient, and is configured so that the charge overflowing from the photoelectric conversion section 51 is easily transferred to the third FD section 57.
  • By providing such a region with a potential gradient between the photoelectric conversion section 51 and the third FD section 57 it is possible to configure without providing the overflow transistor 201.
  • FIG. 66 an example is shown in which the N+ region 121 is formed on the surface of the silicon substrate, but it is also possible to configure the N+ region 121 with a potential gradient to be formed in a region that is a predetermined depth from the surface in the depth direction.
  • the overflow control By providing the N+ region 121 at a position away from the third FD section 57, it is possible to configure the overflow control to be less susceptible to drain modulation.
  • the drain here is the third FD section 57, and the drain voltage drops due to overflow, making it possible to configure the structure to be less susceptible to drain modulation.
  • the first transfer transistor 52 can be configured as a vertical transistor.
  • pixel 2 in embodiment 17-3 may have three FD sections as shown in Fig. 64, and may not have an overflow transistor 201.
  • the planar configuration example of pixel 2 shown in Fig. 5 (Fig. 18) may be applied.
  • FIG. 68 shows an example of a cross-sectional configuration of a pixel 2 in the embodiment 17-3.
  • the example of the cross-sectional configuration shown in FIG. 68 is an example of a cross-sectional configuration along line C-C' in FIG. 18, and shows an example of a cross-sectional configuration along line C-C' where the selection transistor 60, the first transfer transistor 52, and the third FD section 57 are arranged. Between the first transfer transistor 52 and the third FD section 57, an element isolation section 82 is provided, and below the element isolation section 82 in the figure, an N+ region 121 is provided in the silicon substrate.
  • the N+ region 121 is formed of, for example, an N-type region having a potential gradient.
  • the N+ region 121 is formed of, for example, an N-type region having a potential gradient.
  • the N+ region 121 is configured as a region having a potential gradient, it is possible to configure it so that the charge overflowing from the photoelectric conversion unit 51 is easily transferred to the third FD unit 57.
  • the N+ region 121 having such a potential gradient between the photoelectric conversion unit 51 and the third FD unit 57 and below the element isolation unit 82 (inside the silicon substrate) it is also possible to configure it so that the overflow transistor 201 is not provided.
  • the element isolation unit 82 between the first transfer transistor 52 and the third FD unit 57 it is possible to control the overflow without being affected by the drain modulation of the third FD unit 57.
  • the first transfer transistor 52 can be configured as a vertical transistor.
  • the WL dimension of the pixel transistor that can be arranged per pixel can be expanded, and the cutoff variation and amplification noise of the pixel transistor can be designed to be small.
  • the first transfer transistor 52 that transfers the charge converted by the photoelectric conversion unit 51 to the FD unit is arranged in the center of the pixel 2, i.e., in the center of the photoelectric conversion unit 51, making it possible to configure the signal from the photoelectric conversion unit 51 to be easily transferred to the first FD unit 53.
  • the planar configuration example of the pixel 2 shown in FIG. 70 is an example of a planar configuration in the circuit configuration example of the pixel 2 shown in FIG. 2, and is an example of a planar configuration of the pixel 2 in the embodiment 18-1.
  • a gate electrode TRG of the first transfer transistor 52 is formed near the center of the pixel 2.
  • a gate electrode FDG of the second transfer transistor 54 is formed to the left of the gate electrode TRG of the first transfer transistor 52.
  • a first FD portion 53 formed of an N+ diffusion layer is provided in the silicon substrate.
  • a gate electrode FCG of a third transfer transistor 56 is formed above the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a second FD section 55 is provided between the second transfer transistor 54 and the third transfer transistor 56.
  • the gate electrode RST of the reset transistor 58 is formed on the upper right side of the gate electrode TRG of the first transfer transistor 52.
  • a third FD section 57 is formed between the third transfer transistor 56 and the reset transistor 58.
  • VDD region 71 formed of a P+ diffusion layer and connected to the power supply voltage VDD
  • VSS region 73 formed of a P+ diffusion layer
  • a VSL region 72 connected to the vertical signal line 9 is formed on the lower right side of the gate electrode TRG of the first transfer transistor 52 and below the VSS region 73.
  • Element isolation sections 82 are provided between the VDD region 71 and the VSS region 73, and between the VSS region 73 and the VSL region 72.
  • the gate electrode SEL of the selection transistor 60 and the gate electrode AMP of the amplification transistor 59 are formed below the gate electrode TRG of the first transfer transistor 52 in the figure.
  • a VDD region 71 is formed to the left of the gate electrode AMP of the amplification transistor 59 in the figure.
  • the gate electrode AMP of the amplification transistor 59 is formed below the first FD section 53.
  • the first FD section 53 and the gate electrode AMP are connected by wiring.
  • the first FD section 53 and the amplification transistor 59 are disposed closer to each other than in the pixels 2 in the first to seventeenth embodiments.
  • the inter-pixel isolation section 81 is formed so as to surround the pixel 2.
  • the inter-pixel isolation section 81 isolates the pixels 2 with an insulator, and each pixel 2 is electrically isolated.
  • the element isolation section 82 is formed between the transistors that make up the pixel 2.
  • the element isolation section 82 is, for example, a structure in which a trench of a predetermined depth is formed in the element isolation region and an insulating film is embedded therein, or a region formed by ion implantation.
  • Pixel 2 has an inter-pixel isolation section 81 in the pixel boundary region, and is isolated by an element isolation section 82 in the active region.
  • the active region is the region shown in white in the figure, and is configured in a shape that connects from under the gate electrode TRG of the first transfer transistor 52 to the VDD region 71.
  • the active region is also configured in a shape that connects from the VSL region 72 formed on one side on the lower side in the figure to the VDD region 71.
  • a part of the element isolation portion 82 is configured to be in contact with the inter-pixel isolation portion 81.
  • the element isolation portion 82 between the second transfer transistor 54 and the VDD region 71, the element isolation portion 82 between the VDD region 71 and the VSS region 73, and the element isolation portion 82 between the VSS region 73 and the VSL region 72 are configured to be in contact with the inter-pixel isolation portion 81.
  • the pixel transistors other than the first transfer transistor 52 are provided not only on the element isolation section 82 as element isolation, but also on the inter-pixel isolation section 81.
  • the gate electrodes of pixel transistors other than the first transfer transistor 52 are configured to overlap the inter-pixel isolation portion 81, as shown in FIG. 70.
  • a partial area of the gate electrode of the pixel transistor is configured to have an area that overlaps the inter-pixel isolation portion 81 in a planar view. By configuring it to overlap the inter-pixel isolation portion 81, it is possible to secure an area for the electrode gate.
  • the WL dimension of the pixel transistor that can be arranged per pixel can also be expanded, so that the cutoff variation and amplification noise of the pixel transistor can be designed to be small.
  • the first transfer transistor 52 that transfers the charge converted by the photoelectric conversion unit 51 to the FD unit is arranged in the center of pixel 2, i.e., in the center of the photoelectric conversion unit 51, so that the signal from the photoelectric conversion unit 51 can be easily transferred to the first FD unit 53.
  • the planar configuration example of the pixel 2 shown in FIG. 71 is an example of a planar configuration in the circuit configuration example of the pixel 2 shown in FIG. 2, and is an example of a planar configuration of the pixel 2 in the embodiment 18-2.
  • FIG. 71 shows adjacent pixels 2-1 and 2-2. Pixels 2-1 and 2-2 each have a similar configuration to pixel 2 shown in FIG. 5, and the transistor arrangement is basically the same. In pixels 2-1 and 2-2 shown in FIG. 71, the gate electrode FDG of the second transfer transistor 54 is configured to be smaller than the gate electrode FDG shown in FIG. 5.
  • the gate electrode FDG shown in FIG. 71 has a left side overlapping with the inter-pixel isolation section 81 and a right side overlapping with the element isolation section 82, but unlike the gate electrode FDG shown in FIG. 5, the lower side does not overlap with the element isolation section 82.
  • the pixel 2 in the embodiment 18-2 is configured to use the amplification transistor 59 and selection transistor 60 located in an adjacent pixel 2 as the amplification transistor 59 and selection transistor 60 of the own pixel 2.
  • pixel 2-2 is considered as the own pixel 2
  • the first transfer transistor 52, second transfer transistor 54, third transfer transistor 56, and reset transistor 58 are composed of transistors arranged in the area of pixel 2-2
  • the amplification transistor 59 and selection transistor 60 are composed of transistors arranged in the area of pixel 2-1 (other pixel 2) adjacent to the left side in the figure.
  • the pixel 2 in the first to 18-1 embodiments is an example in which the transistors arranged in the pixel 2 are arranged so that the circuit shown in FIG. 2 relating to the pixel 2 can be configured with the transistors arranged in the pixel 2 itself.
  • the pixel 2 in the 18-2 embodiment is an example in which the transistors arranged in the pixel 2 itself and the transistors arranged in another adjacent pixel 2 are arranged so that the circuit shown in FIG. 2 relating to the pixel 2 itself can be configured.
  • the charge accumulated in pixel 2-2 is processed by the transistors and regions arranged within the range 601 shown in FIG. 71.
  • the range 601 includes the first transfer transistor 52-2, first FD section 53-2, second transfer transistor 54-2, second FD section 55-2, third transfer transistor 56-2, third FD section 57-2, reset transistor 58-2, VDD region 71-2, and VSS region 73-2, which are arranged within the region of pixel 2-2.
  • the range 601 also includes the amplification transistor 59-1, selection transistor 60-1, VSL region 72-1, and VSS region 73-1, which are arranged within the region of pixel 2-1.
  • the amplification transistor 59 is configured to use a transistor that is arranged in the region of the adjacent pixel 2.
  • the first FD section 53-2 of the pixel 2-2 and the amplification transistor 59-1 of the other pixel 2-1 are connected by wiring or the like provided via the inter-pixel separation section, and a signal can be supplied from the first FD section 53-2 to the amplification transistor 59-1.
  • the distance between the amplification transistor 59 and the first FD section 53 can be shortened.
  • the relationship is distance a > distance b.
  • the dynamic range can be increased during high conversion efficiency operation, and high conversion efficiency is possible, making it possible to improve image quality in low illumination.
  • a poly shield for the gate electrode FDG is not required, and the area of the gate electrode FDG can be reduced as shown in Figure 71.
  • the planar configuration example of the pixel 2 shown in FIG. 72 is an example of a planar configuration in the circuit configuration example of the pixel 2 shown in FIG. 2, and is an example of a planar configuration of the pixel 2 in the embodiment 18-3.
  • the pixel 2 in the embodiment 18-2 described above has been described as using an example in which an amplification transistor 59 and a selection transistor 60 are arranged in the region of an adjacent pixel 2.
  • the pixel 2 in the embodiment 18-3 has been described as using an amplification transistor 59 arranged in the region of an adjacent pixel 2, and a selection transistor 60 arranged in the region of the pixel 2 itself. In this configuration, the transistors are arranged as shown in FIG. 72.
  • pixels 2-1 and 2-2 have the same configuration, the configuration of pixel 2 will be explained using pixel 2-1 as an example.
  • the gate electrode TRG of the first transfer transistor 52-1 is formed near the center of pixel 2-1.
  • the gate electrode FDG of the second transfer transistor 54-1 is formed diagonally above and to the left of the gate electrode TRG of the first transfer transistor 52-1.
  • a first FD section 53-1 formed of an N+ diffusion layer is provided in the silicon substrate.
  • the gate electrode FCG of the third transfer transistor 56-1 is formed above the gate electrode TRG of the first transfer transistor 52-1 in the figure.
  • a second FD section 55-1 is provided between the second transfer transistor 54-1 and the third transfer transistor 56-1.
  • the gate electrode RST of the reset transistor 58-1 is formed on the upper right side of the gate electrode TRG of the first transfer transistor 52-1.
  • the third FD section 57-1 is formed between the third transfer transistor 56-1 and the reset transistor 58-1.
  • VDD region 71-1 formed of a P+ diffusion layer and connected to the power supply voltage VDD, and a gate electrode AMP of the amplifier transistor 59-1.
  • a VSS region 73-1, a VSL region 72-1 connected to the vertical signal line 9, and a gate electrode SEL of the selection transistor 60-1 are formed below the gate electrode TRG of the first transfer transistor 52-1.
  • FIG. 72 shows two adjacent pixels 2 having such a configuration.
  • FIG. 72 shows adjacent pixels 2-1 and 2-2.
  • the gate electrode FDG of the second transfer transistor 54 is configured to be smaller than the gate electrode FDG shown in FIG. 5.
  • the pixel 2 in the embodiment 18-3 is configured to use an amplification transistor 59-1 located in an adjacent pixel 2.
  • the first transfer transistor 52, second transfer transistor 54, third transfer transistor 56, reset transistor 58, and selection transistor 60 are composed of transistors arranged in the area of pixel 2-2 (own pixel), and the amplification transistor 59 is composed of a transistor arranged in the area of the adjacent pixel 2-1 on the left side of the figure.
  • the pixel 2 is arranged so that the transistors arranged in the pixel 2 itself and the transistors arranged in the adjacent other pixels 2 can form the circuit shown in Figure 2 relating to the pixel 2 itself.
  • Range 602 includes the first transfer transistor 52-2, first FD section 53-2, second transfer transistor 54-2, second FD section 55-2, third transfer transistor 56-2, third FD section 57-2, reset transistor 58-2, selection transistor 60-2, VDD region 71, and VSS region 73, which are arranged within the region of pixel 2-2.
  • Range 602 also includes the amplification transistor 59-1 and VSS region 73-1, which are arranged within the region of pixel 2-1.
  • the amplifier transistor 59 is configured to use a transistor arranged in the region of the adjacent pixel 2.
  • the first FD section 53-1 arranged in the region of the own pixel 2 and the amplifier transistor 59 arranged in the region of the other pixel 2 are connected by wiring or the like provided via the inter-pixel separation section 81, and a signal can be supplied from the first FD section 53 to the amplifier transistor 59.
  • the selection transistor 60-2 arranged in the region of pixel 2-2 and the VDD region 71-1 connected to the amplifier transistor 59-1 arranged in the region of pixel 2-1 are connected by wiring or the like provided via the inter-pixel separation section 81, and a signal can be supplied from the amplifier transistor 59-1 to the selection transistor 60-2.
  • the dynamic range can be increased during high conversion efficiency operation, and high conversion efficiency is possible, making it possible to improve image quality in low illumination.
  • a poly shield for the gate electrode FDG is not required, and the area of the gate electrode FDG can be reduced as shown in FIG. 72.
  • the 19th embodiment is an embodiment related to connections between transistors, connections between transistors and a predetermined region, connections between predetermined regions, etc., and can be applied to any of the 1st to 18th embodiments.
  • the 19th embodiment is applied to pixel 2 of the 18-2 embodiment shown in Fig. 71, and will be described by taking as an example the wiring that connects the first FD section 53-2 and the gate electrode AMP of the amplification transistor 59-1.
  • Figure 73 is an enlarged view of the first FD section 53-2 and the amplifying transistor 59-1, showing the wiring that connects them.
  • An inter-pixel isolation section 81 is provided between pixels 2-1 and 2-2.
  • One sidewall of the gate electrode AMP of the amplifying transistor 59-1 is located on the inter-pixel isolation section 81, and the other sidewall is located on the element isolation section 82.
  • a metal contact 701 arranged vertically in the figure is connected to the gate electrode AMP.
  • the metal contact 701 is connected to a wiring 703.
  • the wiring 703 is a wiring arranged in the M1 layer in the multilayer wiring layer stacked on the semiconductor substrate 80.
  • a metal contact 702 is also connected to the wiring 703, and the metal contact 702 is connected to the first FD section 53-2.
  • Figure 74 shows an example of the planar configuration of pixel 2 in embodiment 19-1
  • Figure 75 shows an example of the cross-sectional configuration in which the amplifying transistor 59 is enlarged.
  • the planar configuration example shown in FIG. 74 shows adjacent pixels 2-1 and 2-2, just like the planar configuration example shown in FIG. 71.
  • the gate electrode AMP of the amplification transistor 59-1 arranged in the region of pixel 2-1 shown in FIG. 74 is extended to a position where it contacts the first FD section 53-2 of the adjacent pixel 2-2.
  • the gate electrode AMP of the amplification transistor 59-1 is also formed on the inter-pixel separation section 81, and is formed further up onto the first FD section 53-1.
  • an inter-pixel isolation section 81 is provided between pixel 2-1 and pixel 2-2.
  • One sidewall of the gate electrode AMP of the amplifying transistor 59-1 is located on the inter-pixel isolation section 81, and the other sidewall is located on the first FD section 53-2.
  • the gate electrode AMP is configured from within pixel 2-1, through the inter-pixel isolation section 81, to above the first FD section 53-2 in pixel 2-2.
  • the gate electrode AMP is made of Poly-Si (polycrystalline silicon), the amplifying transistor 59-1 and the first FD section 53-2 are directly connected by a Poly electrode.
  • Fig. 76 is a diagram showing a cross-sectional configuration example of a pixel 2 in the embodiment 19-2.
  • the configuration of the pixel 2 shown in Fig. 76 shows a configuration in which the connection between the amplification transistor 59-1 and the first FD section 53-2 is made into a side contact.
  • the gate electrode AMP of the amplifying transistor 59-1 has a recessed structure on the side surface of the first FD section 53 of pixel 2-2, and the recessed structure is filled with a material constituting the gate electrode AMP, for example, Poly-Si.
  • the gate electrode AMP is inside the semiconductor substrate 80, and is structured so as to contact the side surface of the first FD section 53-2.
  • the structure of the gate electrode AMP shown in FIG. 76 is such that one side of the gate electrode AMP is located on the element isolation portion 82-1 of pixel 2-1, and the other side is located in a recessed structure provided on the side of the first FD portion 53-1 of the semiconductor substrate 80 of pixel 2-2, and is in contact with the first FD portion 53-2 at the recessed structure.
  • Fig. 77 is a diagram showing a cross-sectional configuration example of a pixel 2 in the embodiment 19-3.
  • the configuration of the pixel 2 shown in Fig. 77 is another configuration in which the connection between the amplification transistor 59-1 and the first FD section 53-2 is made into a side contact.
  • the gate electrode AMP of the amplifying transistor 59-1 has a recessed structure in the inter-pixel isolation section 81 on the first FD section 53-2 side of pixel 2-2, and the recessed structure is filled with a material constituting the gate electrode AMP, such as Poly-Si.
  • the gate electrode AMP is structured so that it contacts the side surface of the first FD section 53-2 within the inter-pixel isolation section 81.
  • the structure of the gate electrode AMP shown in FIG. 77 is such that one side of the gate electrode AMP is located on the element isolation section 82-1 of pixel 2-1, and the other side is located in a recessed structure provided on the side of the inter-pixel isolation section 81 of pixel 2-2, and the recessed structure is in contact with the side of the first FD section 53-2.
  • Fig. 78 is a diagram showing a cross-sectional configuration example of the pixel 2 in the embodiment 19-4.
  • the configuration of the pixel 2 shown in Fig. 78 shows another configuration in which the connection between the amplification transistor 59 and the first FD section 53 is made as a side contact.
  • the structure shown in FIG. 78 can be applied to the pixel 2 shown in FIG. 70, for example.
  • the pixel 2 shown in FIG. 70 has a structure in which an amplifier transistor 59 is disposed below the first FD section 53 in a plan view, and the first FD section 53 and the amplifier transistor 59 are connected. A case where the connection in the embodiment 19-4 is applied to the first FD section 53 and the amplifier transistor 59 disposed in such a pixel 2 will be described.
  • the gate electrode AMP of the amplifying transistor 59 has a recessed structure in a part of the element isolation section 82 between the first FD section 53 and the amplifying transistor 59, or on the side of the element isolation section 82, and the recessed structure is filled with a material constituting the gate electrode AMP, for example, Poly-Si.
  • One side of the gate electrode AMP (left side in the figure) is located on the inter-pixel separation portion 81, and the other side is structured to be in contact with the first FD portion 53 in the recessed structure portion.
  • the gate electrode AMP is structured to be in contact with the side surface of the first FD portion 53.
  • Fig. 79 is a diagram showing a cross-sectional configuration example of a pixel 2 in the embodiment 19-5.
  • the configuration of the pixel 2 shown in Fig. 79 has a structure in which the amplifying transistor 59-1 and the first FD section 53-2 are connected to each other using a contact 711 made of a predetermined material.
  • An inter-pixel isolation section 81 is provided between pixel 2-1 and pixel 2-2.
  • One sidewall of the gate electrode AMP of the amplifying transistor 59-1 is located on the inter-pixel isolation section 81, and the other sidewall is located on the element isolation section 82.
  • the contact 711 is formed to cover a part of the upper part of the gate electrode AMP (about half in the figure), cover the upper part of the sidewall located on the inter-pixel isolation section 81, and cover the upper part of the first FD section 53-2 located in pixel 2-2.
  • the contact 711 is formed of, for example, Poly-Si (polysilicon).
  • the gate electrode AMP has a configuration as described with reference to FIG. 73, for example, and a contact 711 is formed to connect such a gate electrode AMP to the first FD portion 53.
  • a configuration in which such a contact 711 is provided can also be used.
  • embodiment 19-5 there is no need to consider the layout or contact capacitance of metal contacts 701, 702 and wiring 703, reducing design constraints and improving conversion efficiency.
  • Fig. 80 is a diagram showing a cross-sectional configuration example of the pixel 2 in the embodiment 19-6.
  • the configuration of the pixel 2 shown in Fig. 80 is a configuration in which the contact 711 shown in Fig. 79 is made into a side contact.
  • the contact 713 shown in FIG. 80 has a recessed structure on the side of the first FD section 53 of pixel 2-2, and the recessed structure is filled with a material constituting the contact 713, for example, Poly-Si.
  • One side of the contact 713 shown in FIG. 80 is located on the gate electrode AMP of the amplifying transistor 59-1 of pixel 2-1, and the other side is located in a recessed structure provided on the side of the first FD section 53-2 of pixel 2-2, and the recessed structure is structured to come into contact with the side of the first FD section 53-2.
  • the 19th embodiment by combining side contacts and poly contacts, it is possible to create a structure that reduces the Source/Drain (S/D) concentration in the FD section, which is a factor in increasing the electric field that contributes to white spots in the FD section.
  • S/D Source/Drain
  • the 19th embodiment can be implemented in combination with any of the 1st to 18th embodiments.
  • any one or more of the embodiments 19-1 to 19-6 can be applied to one pixel 2, and transistors and regions can be connected.
  • any one or more of the embodiments 19-1 to 19-6 can be applied to two adjacent pixels 2, and transistors and regions can be connected.
  • Fig. 81 is a diagram showing a planar configuration example of pixel 2 in embodiment 20-1.
  • Fig. 81 is a diagram showing a planar configuration example of pixel 2 when embodiment 20-1 is applied to pixel 2 in the first embodiment shown in Fig. 5.
  • the twentieth embodiment described below can be applied in combination with any one or more of the first to nineteenth embodiments, and here, the description will be continued taking as an example a case where it is combined with the first embodiment.
  • the pixel 2 in the twentieth embodiment has a contact. For example, if wiring coupling between FD sections becomes large, contacts are provided and multiple contact walls are arranged to reduce the influence from adjacent sections and reduce coupling.
  • contacts 731-1 to 731-10 are arranged.
  • the contacts 731 are, for example, like the metal contact 701 shown in FIG. 73, provided to penetrate vertically from the semiconductor substrate 80 to the multilayer wiring layer, and are made of a predetermined material, such as polysilicon or a metal.
  • a contact 731-1 is provided at one end of the gate electrode FDG of the second transfer transistor 54, and a contact 731-2 is provided at the other end.
  • a contact 731-3 is provided at one end of the gate electrode FCG of the third transfer transistor 56, and a contact 731-4 is provided at the other end.
  • a contact 731-5 is provided at one end of the gate electrode RST of the reset transistor 58, and a contact 731-6 is provided at the other end (the lower right corner of the figure).
  • a contact 731-7 is provided at one end of the gate electrode AMP of the amplification transistor 59, and a contact 731-8 is provided at the other end.
  • a contact 731-9 is provided at one end of the gate electrode SEL of the selection transistor 60, and a contact 731-10 is provided at the other end.
  • contacts 731 are provided on both ends of each gate electrode. This structure makes it possible to prevent influences from regions adjacent to the gate electrode, such as adjacent regions within the pixel 2 itself or regions of adjacent pixels 2, by using the contacts 731 provided on the ends of the gate electrode.
  • Contacts 731-1 to 731-10 may be configured to be connected to wiring 703 provided in the M1 layer shown in FIG. 73, for example. Also, contacts 731 (hereinafter referred to as dummy contacts 732) that are not connected to wiring 703 may be included.
  • FIG. 82 is a diagram showing an example of the planar configuration of pixel 2 when dummy contacts 732 are included.
  • a contact 731-1 is provided at one end of the gate electrode FDG of the second transfer transistor 54, and a dummy contact 732-1 is provided at the other end.
  • a dummy contact 732-2 is provided at one end of the gate electrode FCG of the third transfer transistor 56, and a contact 731-4 is provided at the other end.
  • a dummy contact 732-3 is provided at one end of the gate electrode RST of the reset transistor 58, and a contact 731-6 is provided at the other end (the lower right corner of the figure).
  • a dummy contact 732-4 is provided at one end of the gate electrode AMP of the amplification transistor 59, and a contact 731-8 is provided at the other end.
  • a dummy contact 732-5 is provided at one end of the gate electrode SEL of the selection transistor 60, and a contact 731-10 is provided at the other end.
  • the arrangement of the contacts 731 and dummy contacts 732 is not limited to the arrangements shown in Figures 81 and 82, and other arrangements may be applied.
  • a given gate electrode may have only dummy contacts 732 arranged thereon, or only contacts 731 arranged thereon.
  • the structure can prevent influences from adjacent regions within the pixel 2 itself or from regions of adjacent pixels 2 by the contact 731 provided at the end of the gate electrode.
  • Fig. 83 shows a planar configuration example of pixel 2 in embodiment 20-2
  • Fig. 84 shows a cross-sectional configuration example of pixel 2 taken along line segment B-B' in Fig. 83.
  • the planar configuration example of pixel 2 shown in Fig. 83 is an example of the planar configuration of pixel 2 when embodiment 20-2 is applied to pixel 2 in the first embodiment shown in Fig. 5.
  • the dummy contact 732 is disposed on the inter-pixel separation portion 81.
  • the dummy contact 732-11 is disposed in the upper left corner of the pixel 2
  • the dummy contact 732-12 is disposed in the lower left corner
  • the dummy contact 732-13 is disposed in the lower right corner.
  • the gate electrode RST of the reset transistor 58 is formed in the upper right corner of the figure, so dummy contact 732 is not arranged.
  • the embodiment 20-1 may be applied to the reset transistor 58, and contacts 731-5 and 731-6 (FIG. 81) may be arranged.
  • the embodiment 20-1 may be applied to the reset transistor 58, and dummy contacts 732-3 and 731-6 (FIG. 81) may be arranged.
  • the embodiment 20-2 can be applied in combination with the embodiment 20-1.
  • FIG. 84 is a diagram showing an example of the cross-sectional configuration of pixel 2 taken along line segment B-B' in FIG. 83.
  • the example of the cross-sectional configuration shown in FIG. 84 is basically the same as the example of the cross-sectional configuration in FIG. 20, except that the dummy contact 732-13 is disposed on the inter-pixel separator 81.
  • the dummy contact 732 provided in the pixel isolation section 81 may be fixed to GND. Note that, although an example in which the dummy contact 732 is provided on the pixel isolation section 81 has been described here, it is also possible to provide the dummy contact 732 on the element isolation section 82, or to provide the dummy contact 732 in both the pixel isolation section 81 and the element isolation section 82.
  • FIG. 85 shows an example of a planar configuration of the pixel 2 in the embodiment 20-3
  • FIG. 86 shows an example of a cross-sectional configuration of the pixel 2 taken along line segment BB' in FIG.
  • the pixel 2 in the embodiment of 20-3 has a configuration in which a poly contact 741 is added to the pixel 2 in the embodiment of FIG. 20-2 (FIG. 83, FIG. 84).
  • a poly contact 741 made of Poly-Si is formed on the inter-pixel separation section 81 with a predetermined size and thickness, and a dummy contact 732 is connected to the poly contact 741.
  • a poly contact 741-1 is formed on the inter-pixel separation section 81, and a dummy contact 732-11 is connected to the poly contact 741-1.
  • poly contact 741-1 and dummy contact 732-11 are arranged in the upper left corner of pixel 2
  • poly contact 741-2 and dummy contact 732-12 are arranged in the lower left corner
  • poly contact 741-3 and dummy contact 732-13 are arranged in the lower right corner.
  • the embodiment 20-3 can be applied in combination with either the embodiment 20-1 or the embodiment 20-2, or both.
  • the poly contact 741 and dummy contact 732 provided in the pixel isolation section 81 can be configured to be fixed to GND.
  • the poly contact 741 and dummy contact 732 can also be configured to be provided on the element isolation section 82.
  • FIG. 87 shows an example of a planar configuration of the pixel 2 in the embodiment 20-4
  • FIG. 88 shows an example of a cross-sectional configuration of the pixel 2 taken along line segment BB' in FIG.
  • the pixel 2 in the embodiment 20-4 has a configuration in which a wiring 751 is added to the pixel 2 in the embodiment of FIG. 20-4 (FIG. 85, FIG. 86).
  • a poly contact 741 made of Poly-Si is formed on the pixel separation section 81 with a predetermined size and thickness, a dummy contact 732 is connected to the poly contact 741, and a wiring 751 is connected to the dummy contact 732.
  • a poly contact 741-1 is formed on the pixel separation section 81, a dummy contact 732-11 is connected to the poly contact 741-1, and a wiring 751 is connected to the dummy contact 732-11.
  • the wiring 751 is wired to connect the dummy contact 732-11 arranged in the upper left corner of pixel 2 in the figure, the dummy contact 732-12 arranged in the lower left corner of the figure, and the dummy contact 732-13 arranged in the lower right corner of the figure.
  • the wiring 751 is also wired on the second FD section 55.
  • the wiring 751 can be used as part of the second FD section 55 or the third FD section 57, thereby increasing the capacity of the second FD section 55 or the third FD section 57.
  • the wiring 751 may be provided in a multi-layer wiring layer stacked on the semiconductor substrate 80, or may be formed on the surface (layer) of the semiconductor substrate 80 on which the transistors are formed.
  • the embodiment 20-4 can be applied to any one of the embodiments 20-1 to 20-3, or to a combination of multiple embodiments.
  • the present technology is applicable to electronic devices in general that use an imaging element in an image capture unit (photoelectric conversion unit), such as imaging devices such as digital still cameras and video cameras, portable terminal devices with imaging functions, copiers that use an imaging element in an image reading unit, etc.
  • the imaging element may be in a form formed as a single chip, or in a form of a module having an imaging function in which the imaging unit and a signal processing unit or an optical system are packaged together.
  • FIG. 89 is a block diagram showing an example of the configuration of an imaging device as an electronic device to which this technology is applied.
  • the image sensor 1000 in FIG. 89 comprises an optical section 1001 consisting of a group of lenses etc., an image sensor (imaging device) 1002, and a DSP (Digital Signal Processor) circuit 1003 which is a camera signal processing circuit.
  • the image sensor 1000 also comprises a frame memory 1004, a display section 1005, a recording section 1006, an operation section 1007, and a power supply section 1008.
  • the DSP circuit 1003, frame memory 1004, display section 1005, recording section 1006, operation section 1007, and power supply section 1008 are interconnected via a bus line 1009.
  • the optical unit 1001 takes in incident light (image light) from a subject and forms an image on the imaging surface of the image sensor 1002.
  • the image sensor 1002 converts the amount of incident light formed on the imaging surface by the optical unit 1001 into an electrical signal on a pixel-by-pixel basis and outputs it as a pixel signal.
  • the display unit 1005 is composed of a thin display such as an LCD (Liquid Crystal Display) or an organic EL (Electro Luminescence) display, and displays moving images or still images captured by the image sensor 1002.
  • the recording unit 1006 records the moving images or still images captured by the image sensor 1002 on a recording medium such as a hard disk or semiconductor memory.
  • the operation unit 1007 issues operation commands for the various functions of the image sensor 1000 under the operation of a user.
  • the power supply unit 1008 appropriately supplies various types of power to these devices as operating power sources for the DSP circuit 1003, frame memory 1004, display unit 1005, recording unit 1006, and operation unit 1007.
  • the imaging device 1 according to the first to ninth embodiments can be applied to a part of the imaging device shown in FIG. 89.
  • the technology according to the present disclosure (the present technology) can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 90 is a diagram showing an example of the general configuration of an endoscopic surgery system to which the technology disclosed herein (the present technology) can be applied.
  • an operator (doctor) 11131 is shown using an endoscopic surgery system 11000 to perform surgery on a patient 11132 on a patient bed 11133.
  • the endoscopic surgery system 11000 is composed of an endoscope 11100, other surgical tools 11110 such as an insufflation tube 11111 and an energy treatment tool 11112, a support arm device 11120 that supports the endoscope 11100, and a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 is composed of a lens barrel 11101, the tip of which is inserted into the body cavity of the patient 11132 at a predetermined length, and a camera head 11102 connected to the base end of the lens barrel 11101.
  • the endoscope 11100 is configured as a so-called rigid scope having a rigid lens barrel 11101, but the endoscope 11100 may also be configured as a so-called flexible scope having a flexible lens barrel.
  • the tip of the tube 11101 has an opening into which an objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the tube by a light guide extending inside the tube 11101, and is irradiated via the objective lens towards an object to be observed inside the body cavity of the patient 11132.
  • the endoscope 11100 may be a direct-viewing endoscope, an oblique-viewing endoscope, or a side-viewing endoscope.
  • An optical system and an image sensor are provided inside the camera head 11102, and reflected light (observation light) from the object being observed is focused onto the image sensor by the optical system.
  • the image sensor converts the observation light into an electric signal corresponding to the observation light, i.e., an image signal corresponding to the observed image.
  • the image signal is sent to the camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the overall operation of the endoscope 11100 and the display device 11202. Furthermore, the CCU 11201 receives an image signal from the camera head 11102, and performs various types of image processing on the image signal, such as development processing (demosaic processing), in order to display an image based on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 under the control of the CCU 11201, displays an image based on the image signal that has been subjected to image processing by the CCU 11201.
  • the light source device 11203 is composed of a light source such as an LED (light emitting diode) and supplies illumination light to the endoscope 11100 when photographing the surgical site, etc.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • a user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) of the endoscope 11100.
  • the treatment tool control device 11205 controls the operation of the energy treatment tool 11112 for cauterizing tissue, incising, sealing blood vessels, etc.
  • the insufflation device 11206 sends gas into the body cavity of the patient 11132 via the insufflation tube 11111 to inflate the body cavity in order to ensure a clear field of view for the endoscope 11100 and to ensure a working space for the surgeon.
  • the recorder 11207 is a device capable of recording various types of information related to the surgery.
  • the printer 11208 is a device capable of printing various types of information related to the surgery in various formats such as text, images, or graphs.
  • the light source device 11203 that supplies illumination light to the endoscope 11100 when photographing the surgical site can be composed of a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • a white light source composed of, for example, an LED, a laser light source, or a combination of these.
  • the white light source is composed of a combination of RGB laser light sources, the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so that the white balance of the captured image can be adjusted in the light source device 11203.
  • the light source device 11203 may be controlled to change the intensity of the light it outputs at predetermined time intervals.
  • the image sensor of the camera head 11102 may be controlled to acquire images in a time-division manner in synchronization with the timing of the change in the light intensity, and the images may be synthesized to generate an image with a high dynamic range that is free of so-called blackout and whiteout.
  • the light source device 11203 may also be configured to supply light of a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependency of light absorption in body tissue, a narrow band of light is irradiated compared to the light irradiated during normal observation (i.e., white light), and a specific tissue such as blood vessels on the surface of the mucosa is photographed with high contrast, so-called narrow band imaging is performed.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiating excitation light.
  • excitation light is irradiated to body tissue and fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and excitation light corresponding to the fluorescence wavelength of the reagent is irradiated to the body tissue to obtain a fluorescent image.
  • the light source device 11203 may be configured to supply narrow band light and/or excitation light corresponding to such special light observation.
  • FIG. 91 is a block diagram showing an example of the functional configuration of the camera head 11102 and CCU 11201 shown in FIG. 90.
  • the camera head 11102 has a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 has a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are connected to each other via a transmission cable 11400 so that they can communicate with each other.
  • the lens unit 11401 is an optical system provided at the connection with the lens barrel 11101. Observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401.
  • the lens unit 11401 is composed of a combination of multiple lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 may have one imaging element (a so-called single-plate type) or multiple imaging elements (a so-called multi-plate type).
  • each imaging element may generate an image signal corresponding to each of RGB, and a color image may be obtained by combining these.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for acquiring image signals for the right eye and the left eye corresponding to a 3D (dimensional) display. By performing a 3D display, the surgeon 11131 can more accurately grasp the depth of the biological tissue in the surgical site.
  • multiple lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101, immediately after the objective lens.
  • the driving unit 11403 is composed of an actuator, and moves the zoom lens and focus lens of the lens unit 11401 a predetermined distance along the optical axis under the control of the camera head control unit 11405. This allows the magnification and focus of the image captured by the imaging unit 11402 to be adjusted appropriately.
  • the communication unit 11404 is configured with a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400.
  • the communication unit 11404 also receives control signals for controlling the operation of the camera head 11102 from the CCU 11201, and supplies them to the camera head control unit 11405.
  • the control signals include information on the imaging conditions, such as information specifying the frame rate of the captured image, information specifying the exposure value during imaging, and/or information specifying the magnification and focus of the captured image.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately specified by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal.
  • the endoscope 11100 is equipped with the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls the operation of the camera head 11102 based on a control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured with a communication device for transmitting and receiving various information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 also transmits to the camera head 11102 a control signal for controlling the operation of the camera head 11102.
  • the image signal and the control signal can be transmitted by electrical communication, optical communication, etc.
  • the image processing unit 11412 performs various image processing operations on the image signal, which is the RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various controls related to the imaging of the surgical site, etc. by the endoscope 11100, and the display of the captured images obtained by imaging the surgical site, etc. For example, the control unit 11413 generates a control signal for controlling the driving of the camera head 11102.
  • the control unit 11413 also causes the display device 11202 to display the captured image showing the surgical site, etc., based on the image signal that has been image-processed by the image processing unit 11412. At this time, the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 can recognize surgical tools such as forceps, specific body parts, bleeding, mist generated when the energy treatment tool 11112 is used, etc., by detecting the shape and color of the edges of objects included in the captured image. When the control unit 11413 causes the display device 11202 to display the captured image, it may use the recognition result to superimpose various types of surgical support information on the image of the surgical site. By superimposing the surgical support information and presenting it to the surgeon 11131, the burden on the surgeon 11131 can be reduced and the surgeon 11131 can proceed with the surgery reliably.
  • various image recognition techniques such as forceps, specific body parts, bleeding, mist generated when the energy treatment tool 11112 is used, etc.
  • the transmission cable 11400 that connects the camera head 11102 and the CCU 11201 is an electrical signal cable that supports electrical signal communication, an optical fiber that supports optical communication, or a composite cable of these.
  • communication is performed wired using a transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may also be performed wirelessly.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, a personal mobility device, an airplane, a drone, a ship, or a robot.
  • FIG. 92 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • Also shown as functional components of the integrated control unit 12050 are a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 12010 functions as a control device for a drive force generating device for generating the drive force of the vehicle, such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, a steering mechanism for adjusting the steering angle of the vehicle, and a braking device for generating a braking force for the vehicle.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, tail lamps, brake lamps, turn signals, and fog lamps.
  • radio waves or signals from various switches transmitted from a portable device that replaces a key can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts the input of these radio waves or signals and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside-vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the image capturing unit 12031 is connected to the outside-vehicle information detection unit 12030.
  • the outside-vehicle information detection unit 12030 causes the image capturing unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside-vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, or characters on the road surface based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle.
  • a driver state detection unit 12041 that detects the state of the driver is connected.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's degree of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an Advanced Driver Assistance System (ADAS), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 can also control the driving force generating device, steering mechanism, braking device, etc. based on information about the surroundings of the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby performing cooperative control aimed at automatic driving, which allows the vehicle to travel autonomously without relying on the driver's operation.
  • the microcomputer 12051 can also output control commands to the body system control unit 12030 based on information outside the vehicle acquired by the outside information detection unit 12030. For example, the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the outside information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching high beams to low beams.
  • the audio/image output unit 12052 transmits at least one output signal of audio and image to an output device capable of visually or audibly notifying the occupants of the vehicle or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 93 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at the front nose, side mirrors, rear bumper, back door, and upper part of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided at the front nose and the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin mainly acquire images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided at the side mirrors mainly acquire images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided at the rear bumper or back door mainly acquires images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided at the upper part of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • FIG. 93 shows an example of the imaging ranges of the imaging units 12101 to 12104.
  • Imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of the imaging unit 12104 provided on the rear bumper or back door.
  • an overhead image of the vehicle 12100 viewed from above is obtained by superimposing the image data captured by the imaging units 12101 to 12104.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera consisting of multiple imaging elements, or an imaging element having pixels for detecting phase differences.
  • the microcomputer 12051 can obtain the distance to each solid object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100) based on the distance information obtained from the imaging units 12101 to 12104, and can extract as a preceding vehicle, in particular, the closest solid object on the path of the vehicle 12100 that is traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or faster). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of automatic driving, which runs autonomously without relying on the driver's operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 classifies and extracts three-dimensional object data on three-dimensional objects, such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, based on the distance information obtained from the imaging units 12101 to 12104, and can use the data to automatically avoid obstacles.
  • the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into obstacles that are visible to the driver of the vehicle 12100 and obstacles that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and there is a possibility of a collision, it can provide driving assistance for collision avoidance by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by forcibly decelerating or steering the vehicle to avoid a collision via the drive system control unit 12010.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not a pedestrian is present in the captured image of the imaging units 12101 to 12104. The recognition of such a pedestrian is performed, for example, by a procedure of extracting feature points in the captured image of the imaging units 12101 to 12104 as infrared cameras, and a procedure of performing pattern matching processing on a series of feature points that indicate the contour of an object to determine whether or not it is a pedestrian.
  • the audio/image output unit 12052 controls the display unit 12062 to superimpose a rectangular contour line for emphasis on the recognized pedestrian.
  • the audio/image output unit 12052 may also control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • a system refers to an entire device that is made up of multiple devices.
  • the present technology can also be configured as follows.
  • a photoelectric conversion unit that converts light into an electric charge; a storage section for temporarily storing the electric charge; a transfer section that transfers charges to the storage section; an inter-pixel isolation section that isolates the pixels; an element isolation portion that isolates elements; a plurality of transistors arranged to surround the transfer unit in a plan view; In plan view, an imaging element, wherein each of the plurality of transistors has at least one side having a region overlapping with the inter-pixel isolation portion, and a side opposite to the one side having a region overlapping with the element isolation portion.
  • the plurality of storage units are connected in series,
  • the inter-pixel isolation portion is composed of a first layer made of polysilicon or metal and a second layer of an oxide film stacked on the first layer.
  • a power supply voltage is connected to the first layer.
  • the image sensor according to (2) further comprising a region having a potential gradient between one of the plurality of storage units and the first transfer unit.
  • a photoelectric conversion unit that converts light into an electric charge; a storage section for temporarily storing the electric charge; a transfer section that transfers charges to the storage section; an inter-pixel isolation section that isolates the pixels; an element isolation portion that isolates elements; a plurality of transistors arranged to surround the transfer unit in a plan view; In plan view, an image sensor, wherein each of the plurality of transistors has at least one side overlapping the inter-pixel isolation portion, and a side opposite to the one side has a side overlapping the element isolation portion; and a processing unit that processes a signal from the imaging element.
  • 1 imaging device 2 pixel, 3 pixel array section, 4 vertical drive circuit, 5 column signal processing circuit, 6 horizontal drive circuit, 7 output circuit, 8 control circuit, 9 vertical signal line, 10 pixel drive line, 11 horizontal signal line, 13 input/output terminal, 31 selection transistor, 51 photoelectric conversion section, 52 first transfer transistor, 53 first FD section, 54 second transfer transistor, 55 second FD section, 56 third transfer transistor, 57 third FD section, 58 reset transistor, 59 amplification transistor, 60 selection transistor sta, 61 photoelectric conversion section, 71 VDD region, 72 VSL region, 73 VSS region, 80 semiconductor substrate, 81 pixel isolation section, 82 element isolation section, 101 semiconductor region, 102 semiconductor region, 104 channel, 105 region, 106 channel, 107, 108, 109, 110 pinning film, 111 region, 112 region, 131 element isolation section, 132 pixel isolation section, 151 contact, 201 overflow transistor, 301, 302, 303 coupling line, 311, 312, 313 capacitance element

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Abstract

本技術は白点や暗電流の発生を抑制することができるようにする撮像素子、電子機器に関する。 光を電荷に変換する光電変換部と、電荷を一時的に蓄積する蓄積部と、蓄積部に電荷を転送する転送部と、画素間を分離する画素間分離部と、素子を分離する素子分離部と、平面視において転送部を囲むように配置された複数のトランジスタとを備え、平面視において、複数のトランジスタのそれぞれは、少なくとも１辺が画素間分離部と重畳する領域があり、１辺と対向する辺は、素子分離部と重畳する領域がある。本技術は、例えば、複数の蓄積部を有する撮像素子に適用できる。

Description

撮像素子、電子機器
　本技術は撮像素子、電子機器に関し、例えば、より高品質な画像を得ることができるようにした撮像素子、電子機器に関する。
　一般的に、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサやCCD（Charge Coupled Device）などの撮像素子は、デジタルスチルカメラやデジタルビデオカメラなどに広く用いられている。撮像素子の特性の向上が望まれており、例えば、ダイナミックレンジの拡大が望まれている。特許文献１では、フォトダイオードからオーバーフローした電荷を蓄積する複数の蓄積容量素子を備えることで、ダイナミックレンジを拡大することが提案されている。
　また各画素に設けられたフローティングディフュージョン（ＦＤ）の変換効率を切り替える機構を備えた撮像素子（イメージセンサ）が提案されている（特許文献２参照）。特許文献２に係る技術では、一般的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサを基本として、第１のＦＤと、第１のＦＤよりも大きな容量の第２のＦＤとを切り替えるゲートを設けている。そして、高変換効率にする場合、ゲートをＯＦＦにして第１のＦＤへの寄生容量を最小化し、反対に低変換効率にする場合、ゲートをＯＮにして第１のＦＤと第２のＦＤとを接続して寄生容量を最大化することが記載されている。
特開2006-245522号公報 特開2014-112580号公報
　近年、画素の微細化が進んでいるため、１画素を構成するトランジスタを配置する領域も小さくなり、トランジスタの特性を十分に得られる大きさで、トランジスタを配置することが困難になりつつある。
　本技術は、このような状況に鑑みてなされたものであり、トランジスタの特性を落とすことなく、画素を微細化しすることができるようにするものである。
　本技術の一側面の撮像素子は、光を電荷に変換する光電変換部と、前記電荷を一時的に蓄積する蓄積部と、前記蓄積部に電荷を転送する転送部と、画素間を分離する画素間分離部と、素子を分離する素子分離部と、平面視において前記転送部を囲むように配置された複数のトランジスタとを備え、平面視において、前記複数のトランジスタのそれぞれは、少なくとも１辺が前記画素間分離部と重畳する領域があり、前記１辺と対向する辺は、前記素子分離部と重畳する領域がある撮像素子である。
　本技術の一側面の電子機器は、光を電荷に変換する光電変換部と、前記電荷を一時的に蓄積する蓄積部と、前記蓄積部に電荷を転送する転送部と、画素間を分離する画素間分離部と、素子を分離する素子分離部と、平面視において前記転送部を囲むように配置された複数のトランジスタとを備え、平面視において、前記複数のトランジスタのそれぞれは、少なくとも１辺が前記画素間分離部と重畳する領域があり、前記１辺と対向する辺は、前記素子分離部と重畳する領域がある撮像素子と、前記撮像素子からの信号を処理する処理部とを備える電子機器である。
　本技術の一側面の撮像素子においては、光を電荷に変換する光電変換部と、前記電荷を一時的に蓄積する蓄積部と、前記蓄積部に電荷を転送する転送部と、画素間を分離する画素間分離部と、素子を分離する素子分離部と、平面視において前記転送部を囲むように配置された複数のトランジスタとが備えられる。平面視において、前記複数のトランジスタのそれぞれは、少なくとも１辺が前記画素間分離部と重畳する領域があり、前記１辺と対向する辺は、前記素子分離部と重畳する領域がある撮像素子である。
　本技術の一側面の電子機器においては、前記撮像素子が備えられる。
　なお、電子装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術を適用した撮像装置の一実施の形態の構成例を示す図である。 画素の回路構成例を示す図である。 画素の動作について説明するための図である。 画素の動作について説明するための図である。 第１の実施の形態における画素の平面構成例を示す図である。 第１の実施の形態における画素の平面構成例を示す図である。 第１の実施の形態における画素の断面構成例を示す図である。 第１の実施の形態における画素の断面構成例を示す図である。 第２の実施の形態における画素の平面構成例を示す図である。 第３の実施の形態における画素の平面構成例を示す図である。 第３の実施の形態における画素の断面構成例を示す図である。 コンタクトの位置について説明するための図である。 第４の実施の形態における画素の回路構成例を示す図である。 第４の実施の形態における画素の平面構成例を示す図である。 第５の実施の形態における画素の回路構成例を示す図である。 第５の実施の形態における画素の平面構成例を示す図である。 第５の実施の形態における画素の平面構成例を示す図である。 画素の平面構成例を示す図である。 強電界が発生する箇所について説明するための図である。 強電界が発生する箇所について説明するための図である。 強電界が発生する箇所について説明するための図である。 第６の実施の形態における画素の断面構成例を示す図である。 第６の実施の形態における画素の断面構成例を示す図である。 第６の実施の形態における画素の断面構成例を示す図である。 素子分離部の深さについて説明するための図である。 第７の実施の形態における画素の断面構成例を示す図である。 第７の実施の形態における画素の断面構成例を示す図である。 第７の実施の形態における画素の断面構成例を示す図である。 第８の実施の形態における画素の断面構成例を示す図である。 第８の実施の形態における画素の断面構成例を示す図である。 第９の実施の形態における画素の断面構成例を示す図である。 第９の実施の形態における画素の断面構成例を示す図である。 素子分離部の構成について説明するための図である。 画素間分離部の構成について説明するための図である。 暗電流の影響について説明するための図である。 暗電流の抑制の仕方について説明するための図である。 第１０の実施の形態における画素の回路構成例を示す図である。 画素の動作について説明するための図である。 第１０の実施の形態における画素の他の回路構成例を示す図である。 第１０の実施の形態における画素の断面構成例を示す図である。 第１１の実施の形態における画素の回路構成例を示す図である。 第１１の実施の形態における画素の断面構成例を示す図である。 第１１の実施の形態における画素の他の回路構成例を示す図である。 第１１の実施の形態における画素の他の断面構成例を示す図である。 第１１の実施の形態における画素の他の回路構成例を示す図である。 第１１の実施の形態における画素の他の断面構成例を示す図である。 暗電流の発生しやすい箇所について説明するための図である。 第１２の実施の形態における画素の他の平面構成例を示す図である。 第１２の実施の形態における画素の他の断面構成例を示す図である。 第１２の実施の形態における画素の他の平面構成例を示す図である。 第１２の実施の形態における画素の他の断面構成例を示す図である。 第１３の実施の形態における画素の他の平面構成例を示す図である。 第１４の実施の形態における画素の他の平面構成例を示す図である。 第５の実施の形態と第１２の実施の形態を組み合わせた場合の画素の平面構成例を示す図である。 第１５の実施の形態における画素の他の回路構成例を示す図である。 第１６の実施の形態における画素の他の断面構成例を示す図である。 第１６の実施の形態における画素の他の断面構成例を示す図である。 第１７の実施の形態における画素の回路構成例を示す図である。 第１７の実施の形態における画素の平面構成例を示す図である。 第１７の実施の形態における画素の断面構成例を示す図である。 第１７の実施の形態における画素の断面構成例を示す図である。 第１７の実施の形態における画素の断面構成例を示す図である。 第１７の実施の形態における画素の断面構成例を示す図である。 第１７の実施の形態における画素の他の回路構成例を示す図である。 第１７の実施の形態における画素の他の平面構成例を示す図である。 第１７の実施の形態における画素の他の断面構成例を示す図である。 第１７の実施の形態における画素の他の断面構成例を示す図である。 第１７の実施の形態における画素の他の断面構成例を示す図である。 第１７の実施の形態における画素の他の断面構成例を示す図である。 第１８の実施の形態における画素の平面構成例を示す図である。 第１８の実施の形態における画素の他の平面構成例を示す図である。 第１８の実施の形態における画素の他の平面構成例を示す図である。 画素の接続に関する部分の断面構成例を示す図である。 第１９の実施の形態における画素の平面構成例を示す図である。 第１９の実施の形態における画素の断面構成例を示す図である。 第１９の実施の形態における画素の他の断面構成例を示す図である。 第１９の実施の形態における画素の他の断面構成例を示す図である。 第１９の実施の形態における画素の他の断面構成例を示す図である。 第１９の実施の形態における画素の他の断面構成例を示す図である。 第１９の実施の形態における画素の他の断面構成例を示す図である。 第２０の実施の形態における画素の平面構成例を示す図である。 第２０の実施の形態における画素の他の平面構成例を示す図である。 第２０の実施の形態における画素の他の平面構成例を示す図である。 第２０の実施の形態における画素の他の断面構成例を示す図である。 第２０の実施の形態における画素の他の平面構成例を示す図である。 第２０の実施の形態における画素の他の断面構成例を示す図である。 第２０の実施の形態における画素の他の平面構成例を示す図である。 第２０の実施の形態における画素の他の断面構成例を示す図である。 電子機器の構成例を示す図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
　＜撮像装置の構成例＞
　図１は、本技術を適用した撮像装置の一実施の形態における構成例を示している。
　図１の撮像装置１は、画素２が２次元アレイ状に配列された画素アレイ部３と、その周辺の周辺回路部とを有して構成される。周辺回路部には、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７、制御回路８などが含まれる。
　画素２は、光電変換素子としてのフォトダイオードと、複数の画素トランジスタを有して成る。複数の画素トランジスタは、例えば、転送トランジスタ、選択トランジスタ、リセットトランジスタ、増幅トランジスタなどであり、MOSトランジスタで構成される。
　制御回路８は、入力クロックと、動作モードなどを指令するデータを受け取り、また撮像装置１の内部情報などのデータを出力する。すなわち、制御回路８は、垂直同期信号、水平同期信号及びマスタクロックに基づいて、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６などの動作の基準となるクロック信号や制御信号を生成する。制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５及び水平駆動回路６等に出力する。
　垂直駆動回路４は、例えばシフトレジスタによって構成され、所定の画素駆動線１０を選択し、選択された画素駆動線１０に画素２を駆動するためのパルスを供給し、行単位で画素２を駆動する。すなわち、垂直駆動回路４は、画素アレイ部３の各画素２を行単位で順次垂直方向に選択走査し、各画素２の光電変換部において受光量に応じて生成された信号電荷に基づく画素信号を、垂直信号線９を通してカラム信号処理回路５に供給させる。
　カラム信号処理回路５は、画素２の列ごとに配置されており、１行分の画素２から出力される信号を画素列ごとにノイズ除去などの信号処理を行う。例えば、カラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのCDS(Correlated Double Sampling)またはDDS(double data sampling)、およびAD変換等の信号処理を行う。
　水平駆動回路６は、例えばシフトレジスタによって構成され、水平走査パルスを順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から画素信号を水平信号線１１に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１１を通して順次に供給される信号に対し、信号処理を行って出力する。出力回路７は、例えば、バッファリングだけする場合もあるし、黒レベル調整、列ばらつき補正、各種デジタル信号処理などが行われる場合もある。入出力端子１３は、外部と信号のやりとりをする。
　以上のように構成される撮像装置１は、CDS処理またはDDS処理、およびAD変換処理を行うカラム信号処理回路５が画素列ごとに配置されたカラムAD方式と呼ばれるCMOSイメージセンサである。
　＜画素の回路構成例＞
　画素アレイ部３に設けられた単位画素の構成について説明する。画素アレイ部３に設けられた単位画素は、例えば図２に示すように構成される。なお、図２において、図１における場合と対応する部分には同一の符号を付してあり、その説明は適宜省略する。
　単位画素である画素２は、光電変換部５１、第１の転送トランジスタ５２、第１のＦＤ（Floating Diffusion：フローティングディフュージョン）部５３、第２の転送トランジスタ５４、第２のＦＤ部５５、第３の転送トランジスタ５６、第３のＦＤ部５７、リセットトランジスタ５８、増幅トランジスタ５９、および選択トランジスタ６０を有している。
　画素２に対して、画素駆動線１０として例えば複数の駆動線が画素行毎に配線される。そして、垂直駆動回路４から複数の駆動線を介して、第１の転送トランジスタ５２、第２の転送トランジスタ５４、第３の転送トランジスタ５６、リセットトランジスタ５８、および選択トランジのそれぞれに、駆動信号TRG、駆動信号FDG、駆動信号FCG、駆動信号RST、および駆動信号SELのそれぞれが供給される。
　これらの駆動信号は、高レベル（例えば、電源電圧VDD）の状態がアクティブ状態となり、低レベルの状態（例えば、負電位）が非アクティブ状態となるパルス信号である。すなわち、駆動信号TRG乃至駆動信号SELの各駆動信号が高レベルとされると、その供給先のトランジスタは導通状態、すなわちオン状態となり、各駆動信号が低レベルとされると、その供給先のトランジスタは非導通状態、つまりオフ状態となる。
　光電変換部５１は、例えばPN接合のフォトダイオードからなる。光電変換部５１は、入射した光を受光して光電変換し、その結果得られた電荷を蓄積する。
　第１の転送トランジスタ５２は、光電変換部５１と第１のＦＤ部５３との間に設けられており、第１の転送トランジスタ５２のゲート電極には駆動信号TRGが供給される。この駆動信号TRGが高レベルとなると、第１の転送トランジスタ５２がオンにされて、光電変換部５１に蓄積されている電荷が、第１の転送トランジスタ５２を介して第１のＦＤ部５３に転送される。
　第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７は、それぞれフローティングディフュージョンと呼ばれる浮遊拡散領域であり、転送されてきた電荷や光電変換部５１からオーバーフローしてきた電荷を一時的に蓄積する蓄積部として機能する。
　第２の転送トランジスタ５４は、第１のＦＤ部５３と第２のＦＤ部５５の間に設けられており、第２の転送トランジスタ５４のゲート電極には駆動信号FDGが供給される。この駆動信号FDGが高レベルとなると、第２の転送トランジスタ５４がオンにされて、第１のＦＤ部５３からの電荷が、第２の転送トランジスタ５４を介して第２のＦＤ部５５に転送される。
　第２の転送トランジスタ５４がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３と第２のＦＤ部５５を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。第２の転送トランジスタ５４は、変換効率を切り替える変換効率切替トランジスタとして機能する。
　第３の転送トランジスタ５６は、第２のＦＤ部５５と第３のＦＤ部５７の間に設けられており、第３の転送トランジスタ５６のゲート電極には駆動信号FCGが供給される。この駆動信号FCGが高レベルとなると、第３の転送トランジスタ５６がオンにされて、第２のＦＤ部５５からの電荷が、第３の転送トランジスタ５６を介して第３のＦＤ部５７に転送される。
　第３の転送トランジスタ５６がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。第３の転送トランジスタ５６は、変換効率を切り替える変換効率切替トランジスタとして機能する。
　第２のＦＤ部５５と第３のＦＤ部５７のどちらか一方または両方に、ＭＩＭ(Metal-Insulator-Metal)容量素子が接続された構成とすることもできる。ＭＩＭ容量素子は、トレンチ型のキャパシタであり、例えば、Ｕ字形状の３次元構造を有することで、小さい搭載面積で、比較的大きな容量を得られる構成とされている。ＭＩＭ容量素子以外の他の容量素子を用いることも可能であり、例えば、MOM（Metal Oxide Metal）容量素子、Poly-Poly間容量素子（対向電極を共にポリシリコンで形成する容量素子）、または、配線により形成される寄生容量等を含む付加容量であってもよい。
　リセットトランジスタ５８は、電源VDDと第３のＦＤ部５７との間に接続されており、リセットトランジスタ５８のゲート電極には駆動信号RSTが供給される。駆動信号RSTが高レベルとされるとリセットトランジスタ５８がオンされて第３のＦＤ部５７の電位が、電源電圧VDDのレベルにリセットされる。
　増幅トランジスタ５９は、ゲート電極が第１のＦＤ部５３に接続され、ドレインが電源VDDに接続されており、第１のＦＤ部５３に保持されている電荷に対応する信号を読み出す読出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ５９は、ソースが選択トランジスタ６０を介して垂直信号線９に接続されることにより、その垂直信号線９の一端に接続される定電流源（不図示）とソースフォロワ回路を構成する。
　選択トランジスタ６０は、増幅トランジスタ５９のソースと垂直信号線９との間に接続されており、選択トランジスタ６０のゲート電極には駆動信号SELが供給される。駆動信号SELが高レベルとされると、選択トランジスタ６０がオンされて画素２が選択状態となる。これにより、増幅トランジスタ５９から出力される画素信号が、選択トランジスタ３１を介して、垂直信号線９に出力される。
　なお、以下、各駆動信号がアクティブ状態、つまり高レベルとなることを、各駆動信号がオンするともいい、各駆動信号が非アクティブ状態、つまり低レベルとなることを、各駆動信号がオフするともいう。
　図２に示した画素２は、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７を備え、これらのＦＤ部が直列に接続され、光電変換部で発生した電荷を電圧に変換する際の変換効率を３段階で切り替えられる構成とされている。
　高変換効率（ＨＣＧ）は、第１のＦＤ部５３で構成される。中変換効率（ＭＣＧ）は、（第１のＦＤ部５３＋第２のＦＤ部５５）で構成される。低変換効率（ＬＣＧ）は、（第１のＦＤ部５３＋第２のＦＤ部５５＋第３のＦＤ部５７）で構成される。
　光電変換部５１に蓄積された電荷は、第１の転送トランジスタ５２がオンにされることで、第１のＦＤ部５３（高変換効率）、または（第１のＦＤ部５３＋第２のＦＤ部５５）（中変換効率）で受けて、出力される。
　高照度時には、光電変換部５１に蓄積された電荷が、第１の転送トランジスタ５２を超えて第１のＦＤ部５３側にオーバーフローし、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７に蓄積される構成とされている。
　受光量が少ない小信号時には第１のＦＤ部５３に電荷が蓄積される高変換効率とされ、受光量が多い大信号時には（第１のＦＤ部５３＋第２のＦＤ部５５＋第３のＦＤ部５７）に電荷が蓄積される低変換効率とされる。ここではさらに、高変換効率と低変換効率との間の中変換効率を設け、（第１のＦＤ部５３＋第２のＦＤ部５５）に電荷が蓄積される変換効率を設ける。
　光電変換部５１をオーバーフローして第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７に溜まった電荷は、光電変換部５１に溜まった電荷とともに、（第１のＦＤ部５３＋第２のＦＤ部５５＋第３のＦＤ部５７）で受けて出力される。
　高変換効率、中変換効率、低変換効率のそれぞれの読み出しは、別々にＡＤ変換され、どの読み出し信号を用いるかは、それぞれの読み出し信号量から判定される。高変換効率の信号と中変換効率の信号とのつなぎ部や中変換効率の信号と低変換効率の信号とのつなぎ部では、２つの読み出し信号をブレンドして用いるようにしても良い。ブレンドした信号を用いることで、つなぎ部での画質劣化が抑制される。
　このように、ＦＤ部を３カ所設けることで、例えば、高変換効率では160uV/e、中変換効率では80uV/e、低変換効率では10uV/eを実現し、3つの変換効率を使う構成とすることができる。これにより、つなぎ部のS/N段差を抑制することができる。
　＜画素２の動作について＞
　図３と図４を参照し、画素２の動作について説明する。ここでは、図２に示した回路構成を有する画素２の動作を例に挙げて説明する。図３は、画素２の動作について説明するためのタイミングチャートであり、図４は、画素２の動作について説明するためのポテンシャル図である。
　図３中、HGCは高変換効率を表し、MCGは中変換効率を表し、LCGは底辺間効率を表す。図４中、ＰＤは、ＰＤ５１を表し、TRGは、第１の転送トランジスタ５２を表し、ＦＤ１は、第１のＦＤ部５３を表し、FDGは、第２の転送トランジスタ５４を表し、ＦＤ２は、第２のＦＤ部５５を表し、FCGは、第３の転送トランジスタ５６を表し、ＦＤ３は、第３のＦＤ部５７を表し、RSTは、リセットトランジスタ５８を表す。
　時刻Ｔ１は、シャッタ操作が行われた直後の時刻である。図３を参照するに、シャッタ操作が行われた直後は、選択トランジスタ６０に供給される駆動信号SEL、リセットトランジスタ５８に供給される駆動信号RST、第３の転送トランジスタ５６に供給される駆動信号FCG、第２の転送トランジスタ５４に供給される駆動信号FDG、および第１の転送トランジスタ５２に供給される駆動信号TRGは、オフの状態である。
　図４を参照するに、シャッタ操作が行われた直後は、ＰＤ５１、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７は、オフの状態であり、信号は蓄積されていない状態である。
　時刻Ｔ１から露光期間が始まり、ＰＤ５１での光電変換が行われ、ＰＤ５１に信号が蓄積される。ここで、飽和電子数よりも信号が多くなった場合、第１の転送トランジスタ５２下をオーバーフローして、そのオーバーフローした信号量に応じて、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７に信号が蓄積される。
　時刻Ｔ２は、MCG（中変換効率）モードのリセット期間である。図３を参照するに、MCGモードのリセット期間は、選択トランジスタ６０に供給される駆動信号SELと第２の転送トランジスタ５４に供給される駆動信号FDGがオンにされる。
　図４に示した例では、ＰＤ５１からオーバーフローした信号が、第１のＦＤ部５３と第２のＦＤ部５５に蓄積されている状態を示している。
　MCGモードのリセット期間が終了されると、時刻Ｔ３のHCG（高変換効率）モードのリセット期間へと移行する。図３を参照するに、HCGモードのリセット期間は、選択トランジスタ６０に供給される駆動信号SELは、オンの状態が維持され、第２の転送トランジスタ５４に供給される駆動信号FDGがオンからオフに切り替えられる。
　図４を参照するに、HCGモードのリセット期間へと移行し、第２の転送トランジスタ５４に供給される駆動信号FDGがオフにされることにより、第１のＦＤ部５３と第２のＦＤ部５５に蓄積されていた信号が、容量分割される。
　HCGモードのリセット期間が終了されると、時刻Ｔ４のHCGモードの読み出し期間へと移行する。図３を参照するに、時刻Ｔ３から時刻Ｔ４に移行する間に、第１の転送トランジスタ５２に供給される駆動信号TRGが所定の時間だけオンにされる。駆動信号TRGがオンにされることで、ＰＤ５１に蓄積されていた信号が、第１の転送トランジスタ５２により読み出される。ＰＤ５１からの読み出しは、CDS(correlated double sampling)駆動により行われる。
　時刻Ｔ３のHCGモードのリセット期間に得られたリセット信号と、時刻Ｔ４のHCGモードの読み出し期間に読み出された信号が用いられたCDS駆動により、HCGモード時の画像データが生成され、出力される。
　図４を参照するに、時刻Ｔ４において、HDGモードによる読み出しが行われることで、ＰＤ５１に蓄積されていた信号が読み出され、空の状態となり、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７にそれぞれＰＤ５１に蓄積された信号に応じた信号が蓄積される。
　HCGモードの読み出し期間が終了されると、時刻Ｔ５のMCGモードの読み出し期間へと移行する。図３を参照するに、時刻Ｔ４から時刻Ｔ５に移行する間に、第２の転送トランジスタ５４に供給される駆動信号FDGがオンの状態にされる。駆動信号FDGがオンにされることで、第１のＦＤ部５３と第２のＦＤ部５５に蓄積されていた電荷が読み出される。
　時刻Ｔ５においては、時刻Ｔ２のMCGモードのリセット期間に得られたリセット信号と、時刻Ｔ５のMCGモードの読み出し期間に読み出された信号が用いられたCDS駆動により、MCGモード時の画像データが生成され、出力される。
　MCGモードの読み出し期間が終了されると、時刻Ｔ６のLCGモードの読み出し期間へと移行する。図３を参照するに、時刻Ｔ５から時刻Ｔ６に移行する間に、第３の転送トランジスタ５６に供給される駆動信号FCGがオンにされる。時刻Ｔ６においては、第２の転送トランジスタ５４と第３の転送トランジスタ５６がオンの状態にされている。
　第２の転送トランジスタ５４と第３の転送トランジスタ５６がオンの状態にされることで、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７に蓄積されていた信号が読み出される。
　LCGモードの読み出し期間が終了されると、時刻Ｔ７のリセット期間に移行する。時刻Ｔ７のリセット期間においては、時刻Ｔ８におけるLCGモードのリセット期間における黒レベルの信号を、シャッタ時の黒レベルの信号と同一にするために、シャッタ時と同じ状態でのリセット動作が行われる。
　図３を参照するに、時刻Ｔ７のリセット期間においては、選択トランジスタ６０に供給される駆動信号SELが、時刻Ｔ６から時刻Ｔ８までの間、オフの状態にされる。リセットトランジスタ５８に供給される駆動信号RSTは、時刻Ｔ６から時刻Ｔ８までの間の所定の時間、オンの状態にされる。第３の転送トランジスタ５６に供給される駆動信号FCGは、時刻Ｔ６から時刻Ｔ８までの間の所定の時間、オンの状態にされる。第２の転送トランジスタ５４に供給される駆動信号FDGは、時刻Ｔ６から時刻Ｔ８までの間の所定の時間、オンの状態にされる。
　時刻Ｔ７のリセット期間においてリセット動作が行われることにより、図４に示すように、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７に蓄積されていた信号がリセットされる。
　時刻Ｔ７におけるリセット期間が終了されると、時刻Ｔ８のLCGモードのリセット期間に移行する。時刻Ｔ８におけるLCGモードのリセット期間においては、選択トランジスタ６０に供給される駆動信号SELが、オンの状態にされる。第３の転送トランジスタ５６に供給される駆動信号FCGと、第２の転送トランジスタ５４に供給される駆動信号FDGも、オンの状態にされる。
　LCGモードにおける読み出しは、DDS（double data sampling）駆動により行われる。DDS駆動は、ＦＤに保持、もしくは、蓄積されている信号電荷を信号レベルとして読み出し、次いで、ＦＤを所定電位にリセットして当該所定電位をリセットレベルとして読み出す駆動である。
　LCGモードにおける読み出しは、DDS駆動により行われるため、時刻Ｔ６においてLCGモードにおける読み出し期間において読み出された信号と、時刻Ｔ８においてLCGモードにおけるリセット期間において読み出されたリセット信号が用いられ、LCGモードにおける画像データが生成され、出力される。
　LCGモードの読み出し期間の終了時に、駆動信号SEL、駆動信号FCG、および駆動信号FDGがオフにされる。
　このような一連の動作が行われることで、HCG（高変換効率）時の信号、MCG（中変換効率）時の信号、およびLCG（低変換効率）時の信号がそれぞれ読み出される。このような３つの変換効率を使って３回で読み出す構成とすることで、つなぎ部のS/N段差が悪化するようなことを抑制することができる。
　＜画素の平面構成例＞
　図５は、画素２のトランジスタが配置されているシリコン基板表面の平面構成例を示す図である。
　画素２の中央付近には、第１の転送トランジスタ５２のゲート電極TRGが形成されている。第１の転送トランジスタ５２のゲート電極TRGを中心として、画素２に含まれる第１の転送トランジスタ５２以外のトランジスタのゲートが配置されている。図中、第１の転送トランジスタ５２のゲート電極TRGの左側には第２の転送トランジスタ５４のゲート電極FDGが形成されている。ゲート電極TRGとゲート電極FDGとの間であり、シリコン基板内には、Ｎ＋拡散層で形成された第１のＦＤ部５３が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの図中上側には、第３の転送トランジスタ５６のゲート電極FCGが形成されている。第２の転送トランジスタ５４と第３の転送トランジスタ５６との間には、第２のＦＤ部５５が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの右上側には、リセットトランジスタ５８のゲート電極RSTが形成されている。第３の転送トランジスタ５６とリセットトランジスタ５８との間には、第３のＦＤ部５７が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中右側には、増幅トランジスタ５９のゲート電極AMPが形成されている。リセットトランジスタ５８と増幅トランジスタ５９との間には、Ｐ＋拡散層で形成され、電源電圧VDDと接続されるVDD領域７１が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中下側には、選択トランジスタ６０のゲート電極SELが形成されている。選択トランジスタ６０の図中左側には、垂直信号線９と接続されるVSL領域が形成されている。
　第１の転送トランジスタ５２の図中左下側には、Ｐ＋拡散層で形成されるVSS領域７３が形成されている。
　画素２を囲むように、画素間分離部８１が形成されている。例えば、FFTI（Front Full Trench Isolation）で形成されている。画素間分離部８１は、半導体基板を非貫通または貫通したトレンチで形成することができる。画素間分離部８１により画素２間は、絶縁物で分離され、各画素２が電気的に分離された構成とされている。
　画素２を構成するトランジスタ間には、素子分離部８２が形成されている。素子分離部８２は、例えば、素子分離領域に所定の深さのトレンチを形成してその中に絶縁膜を埋め込んだ構造や、イオンインプラントにより形成された領域とされている。
　画素２は、画素境界領域に画素間分離部８１が設けられ、アクティブ領域には素子分離部８２により素子分離されている。アクティブ領域は、図中白抜きで示した領域であり、第１の転送トランジスタ５２のゲート電極TRG下から、VSL領域７２まで繋がった形状で構成されている。
　素子分離部８２の一部は、画素間分離部８１と接するように構成されている。図５に示した例では、第２の転送トランジスタ５４とVSS領域７３との間にある素子分離部８２と、VSS領域７３とVSL領域７２との間にある素子分離部８２は、画素間分離部８１と接するように構成されている。
　第１の転送トランジスタ５２以外の画素トランジスタ（第２の転送トランジスタ５４、第３の転送トランジスタ５６、リセットトランジスタ５８、増幅トランジスタ５９、選択トランジスタ６０）は、素子分離として素子分離部８２だけではなく、画素間分離部８１上にも設けられている。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図５に示したように、画素間分離部８１にオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域が、平面視において、画素間分離部８１と重畳する領域がある状態で構成されている。画素間分離部８１にオーバーラップする構成とすることで、電極ゲートの領域を確保することができる。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図５に示したように、素子分離部８２にもオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域は、平面視において、素子分離部８２と重畳する領域がある状態で構成されている。
　第２の転送トランジスタ５４のゲート電極FDGの図中左側は、平面視において画素間分離部８１に重畳し、図右左側の一部と下側は、平面視において素子分離部８２に重畳している。第３の転送トランジスタ５６のゲート電極FCGの図中上側は、平面視において画素間分離部８１に重畳し、図中下側は、平面視において素子分離部８２に重畳している。
　リセットトランジスタ５８のゲート電極RSTの図中上側と右側は、平面視において画素間分離部８１に重畳し、図中左側の一部と下側の一部（左下）は、平面視において素子分離部８２に重畳している。増幅トランジスタ５９のゲート電極AMPの図中右側は、平面視において画素間分離部８１に重畳し、図中左側は、平面視において素子分離部８２に重畳している。
　選択トランジスタ６０のゲート電極SELの図中下側は、平面視において画素間分離部８１に重畳し、図中上側は、平面視において素子分離部８２に重畳している。
　このように第１の転送トランジスタ５２以外の画素２に含まれるトランジスタは、第１の転送トランジスタを囲むように配置されている。また第１の転送トランジスタ５２以外の画素２に含まれる各トランジスタは、平面視において少なくとも一辺が画素間分離部８１と重畳し、その画素間分離部８１に重畳している辺と対向する辺は、素子分離部８２と重畳するように構成されている。
　このようにトランジスタを配置することで、１画素あたりに配置できる画素トランジスタのＷＬディメンジョン拡大できるため、画素トランジスタのカットオフばらつき、増幅ノイズを小さく設計することができる。また光電変換部５１で変換された電荷をＦＤ部に転送する第１の転送トランジスタ５２が、画素２の中心、すなわち光電変換部５１の中央に配置されていることで、光電変換部５１からの信号を、第１のＦＤ部５３に転送しやすい構成とすることができる。
　＜画素の断面構成例＞
　図６に図５に示した画素２に線分Ａ－Ａ’を追加した図を示す。図６に示した画素２の線分Ａ－Ａ’における断面構成例を、図７に示す。
　図7に示した画素２の断面構成例を参照するに、画素２は、半導体基板８０と、そのおもて面側（図中上側）に形成された多層配線層(不図示)とを備える。図７中、下側が光入射面側であり、図示していないオンチップレンズやカラーフィルタなどが備えられている側である。図７中、上側が配線層側であり、複数のトランジスタが形成されている。
　半導体基板８０は、例えばシリコン（以下、Siと称する）で構成され、例えば１乃至１０μｍの厚みを有して形成されている。半導体基板８０では、例えば、P型（第１導電型）の半導体領域１０２に、N型（第２導電型）の半導体領域１０１が画素単位に形成されることにより、フォトダイオードPDが画素単位に形成されている。
　半導体基板８０の画素２間には、半導体基板８０の裏面側（光入射面側）から基板深さ方向に所定の深さまで、半導体基板８０の深さ方向に隣接画素同士を分離する画素間分離部８１が形成されている。画素間分離部８１が形成される基板厚み方向の深さは、任意の深さとすることができ、図7に示した例では、半導体基板８０の裏面側からおもて面側まで貫通して画素単位に完全に分離している場合を示している。画素間分離部８１の側壁を含む外周部は、酸化ハフニウム膜などを含む層で形成される反射防止膜で覆われている構成とすることもできる。画素間分離部８１は、入射光が隣の画素２へ突き抜けることを防止し、自画素内に閉じ込めるとともに、隣接する画素２からの入射光の漏れ込みを防止する機能を有するように構成することもできる。
　一方、多層配線層が形成された半導体基板８０の表面側には、各画素２に形成された１つのフォトダイオードPDに対して、１つの第１の転送トランジスタ５２が形成されている。第１の転送トランジスタ５２のゲート電極TRGは、フォトダイオードPDのＮ型領域と接続されている。第１の転送トランジスタ５２の図中左側には、第１のＦＤ部５３であるＮ＋領域１０５が形成されている。
　第１のＦＤ部５３の図中左側には、素子分離部８２が形成されている。この素子分離部８２は、例えば、酸化膜で形成され、画素２のトランジスタを分離するために設けられている。素子分離部８２の下側には、ピニング膜１０７が形成されている。ピニング膜１０７は、素子分離部８２とＰ型の半導体領域１０２との境界部分に形成され、例えば、負の固定電荷を有する固定電荷膜である。ピニング膜１０７は、例えば、酸化ハフニウム（ＨｆＯ２）、二酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）などが用いられて形成される。
　ピニング膜１０７を設けることで、シリコンの半導体基板８０の境界部分において正電荷（ホール）蓄積領域が形成され、暗電流が発生するようなことを抑制することができる。
　素子分離部８２の図中左側には、選択トランジスタ６０が形成され、選択トランジスタ６０のゲート電極SELの下側には、Ｎ型の領域でチャネル１０４が形成されている。
　選択トランジスタ６０のゲート電極SELは、図７に示すように、一方が、素子分離部８２と重畳する領域があり、他方が、画素間分離部８１と重畳する領域があるように位置および大きさで形成されている。なお、図７ではゲート電極SELを四角形状で示したが、この四角には、サイドウォールも含まれるまたは含まれない構成とされている。ゲート電極SELは、サイドウォールも含めたとき、その一部が素子分離部８２に重畳し、かつ画素間分離部８１に重畳するように構成されていても良い。他のトランジスタに関しても、同様である。
　第１の転送トランジスタ５２の図中右側には、素子分離部８２が形成され、素子分離部８２の下側には、ピニング膜１０８が形成されている。この素子分離部８２の図中右側には、増幅トランジスタ５９が形成されている。増幅トランジスタ５９のゲート電極AMPは、の下側には、Ｎ型の領域でチャネル１０６が形成されている。
　増幅トランジスタ５９のゲート電極AMPは、図７に示すように、一方が、素子分離部８２と重畳する領域があり、他方が、画素間分離部８１と重畳する領域がある位置および大きさで形成されている。
　このように、第１の転送トランジスタ５２の周りに配置されたトランジスタ、例えば、図７では、選択トランジスタ６０と増幅トランジスタ５９は、一方の辺が画素間分離部１３２にあり、他方の辺が素子分離部８２上にあるように構成されている。
　第１の転送トランジスタ５２のゲート電極TRGは、図８に示すような垂直方向にもゲートが設けられている構成としても良い。図８を参照するに、フォトダイオードPDは、埋め込み型のフォトダイオードPDとして構成され、フォトダイオードPDの一部に達するまで第１の転送トランジスタ５２のゲート電極TRGの一部が設けられた構成とされている。
　第１の転送トランジスタ５２のゲート電極TRGは、半導体基板８０の表面に設けられたゲート（水平方向に設けられたゲート）と、半導体基板８０内のフォトダイオードPDのＮ型の半導体領域１０１内まで設けられたゲート（垂直方向に設けられたゲート）とを有する構成とされている。
　このような縦方向にもゲートを有する縦型トランジスタが用いられた構成とすることもできる。ここでは、第１の転送トランジスタ５２が、縦型トランジスタである場合を例に挙げて説明したが、第１の転送トランジスタ５２以外のトランジスタが、縦型トランジスタである場合にも、本技術は適用できる。
　＜第２の実施の形態＞
　図９は、第２の実施の形態における画素２の平面構成例を示す図である。図９に示した画素２の構成において、図５に示した第１の実施の形態における画素２と同様の部分には、同様の符号を付し、その説明は適宜省略する。
　図９に示した画素２は、図５に示した画素２と比較し、素子分離部８２の一部が、イオンインプラントにより形成されている点が異なり、他の点は、同様である。
　図９に示した画素２において、VSL領域７２とVSS領域７３との間に設けられた素子分離部８２は、イオンインプラントにより形成された素子分離部１３１－１とされている。また図９に示した画素２において、VSS領域７３と第２の転送トランジスタ５４との間に設けられた素子分離部８２は、イオンインプラントにより形成された素子分離部１３１－２とされている。
　素子分離部１３１は、例えば、Ｐ型の不純物が、半導体基板８０にドープすることで形成された素子分離部である。
　図９に示した例では、素子分離部８２のうち、画素間分離部８１と接する領域の素子分離部８２が、イオンインプラントにより形成された素子分離部１３１とされている。このように、画素間分離部８１と接する領域の素子分離部８２を、イオンインプラントにより形成することで、製造が容易となる。
　＜第３の実施の形態＞
　図１０は、第３の実施の形態における画素２の平面構成例を示す図である。図１０に示した画素２の構成において、図５に示した第１の実施の形態における画素２と同様の部分には、同様の符号を付し、その説明は適宜省略する。
　図１０に示した画素２は、図５に示した画素２と比較し、素子分離部８２の全てが、イオンインプラントにより形成されている領域とされている点が異なり、他の点は、同様である。
　図１０に示した画素２において素子分離部８２は、イオンインプラントにより形成された素子分離部１３１とされている。素子分離部１３１は、例えば、Ｐ型の不純物を、半導体基板８０にドープすることで形成された素子分離部である。
　このように、素子分離部は、イオンインプラントにより形成された素子分離部１３１とした構成とすることもできる。
　図１１は、図１０に示した線分Ａ－Ａ’における画素２の断面構成例を示す図である。図１１に示した画素２の断面構成例は、図７に示した画素２の断面構成例と素子分離部８２が素子分離部１３１となっている点以外は同様である。
　第１のＦＤ部５３と選択トランジスタ６０との間に設けられている素子分離部１３１は、イオンインプラントにより形成された素子分離部である。第１の転送トランジスタ５２と増幅トランジスタ５９との間に設けられている素子分離部１３１は、イオンインプラントにより形成された素子分離部である。
　このように、素子分離部は、イオンインプラントにより形成された、例えばＰ型の不純物がドープされた領域として形成されている構成とすることもできる。
　＜コンタクトの位置＞
　図１２は、基板電位を画素毎に固定するコンタクトを設ける位置について説明するための図である。図１２は、画素２の断面構成例を示し、基本的には、図７に示した画素２の断面構成例と同様の構成を有する。
　基板電位を供給するためのコンタクトは、裏面側から共有する構成とすることができる。図１２では、図中左側と右側の下側（裏面側）に、コンタクト１５１がそれぞれ設けられている。このコンタクト１５１は、画素間分離部８１の側面に形成されているＰ型の不純物濃度が濃いＰ＋層と接続されている。このコンタクト１５１は、例えば、電源電圧VSSと接続され、画素２内の電圧VSSを供給する箇所に接続されている。
　＜第４の実施の形態＞
　図１３は、第４の実施の形態における画素２の回路構成例を示す図である。上述した第１乃至第３の実施の形態における画素２は、３つのＦＤ部を有した構成例を挙げて説明したが、図１３に示すように２つのＦＤ部を有した構成に対しても、本技術を適用することはできる。図１３に示した画素２の回路図において、図２に示した画素２の回路図と同様の部分には同一の符号を付し、その説明は適宜省略する。
　図１３に示した画素２は、図２に示した画素２から、第３の転送トランジスタ５６と第３のＦＤ部５７を削除した構成とされている。すなわち、図１３に示した画素２は、光電変換部５１、第１の転送トランジスタ５２、第１のＦＤ部５３、第２の転送トランジスタ５４、第２のＦＤ部５５、リセットトランジスタ５８、増幅トランジスタ５９、および選択トランジスタ６０を有している。
　光電変換部５１は、例えばPN接合のフォトダイオードからなり、入射した光を受光して光電変換し、その結果得られた電荷を蓄積する。第１の転送トランジスタ５２は、光電変換部５１と第１のＦＤ部５３との間に設けられており、第１の転送トランジスタ５２のゲート電極には駆動信号TRGが供給される。この駆動信号TRGが高レベルとなると、第１の転送トランジスタ５２がオンにされて、光電変換部５１に蓄積されている電荷が、第１の転送トランジスタ５２を介して第１のＦＤ部５３に転送される。
　第２の転送トランジスタ５４は、第１のＦＤ部５３と第２のＦＤ部５５の間に設けられており、第２の転送トランジスタ５４のゲート電極には駆動信号FDGが供給される。この駆動信号FDGが高レベルとなると、第２の転送トランジスタ５４がオンにされて、第１のＦＤ部５３からの電荷が、第２の転送トランジスタ５４を介して第２のＦＤ部５５に転送される。
　第２の転送トランジスタ５４がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３と第２のＦＤ部５５を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。第２の転送トランジスタ５４は、変換効率を切り替える変換効率切替トランジスタとして機能し、変換効率をオン、オフするスイッチとして機能する。
　リセットトランジスタ５８は、電源VDDと第２のＦＤ部５５との間に接続されており、リセットトランジスタ５８のゲート電極には駆動信号RSTが供給される。駆動信号RSTが高レベルとされるとリセットトランジスタ５８がオンされて第２のＦＤ部５５の電位が、電源電圧VDDのレベルにリセットされる。
　増幅トランジスタ５９は、ゲート電極が第１のＦＤ部５３に接続され、ドレインが電源VDDに接続されており、第１のＦＤ部５３に保持されている電荷に対応する信号を読み出す読み出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ５９は、ソースが選択トランジスタ６０を介して垂直信号線９に接続されることにより、その垂直信号線９の一端に接続される定電流源（不図示）とソースフォロワ回路を構成する。
　選択トランジスタ６０は、増幅トランジスタ５９のソースと垂直信号線９との間に接続されており、選択トランジスタ６０のゲート電極には駆動信号SELが供給される。駆動信号SELが高レベルとされると、選択トランジスタ６０がオンされて画素２が選択状態となる。これにより、増幅トランジスタ５９から出力される画素信号が、選択トランジスタ６０を介して、垂直信号線９に出力される。
　＜画素の平面構成例＞
　図１４は、図１３に示した回路構成を有する画素２のトランジスタが配置されているシリコン基板表面の平面構成例を示す図である。
　画素２の中央付近には、第１の転送トランジスタ５２のゲート電極TRGが形成されている。第１の転送トランジスタ５２のゲート電極TRGを中心として、画素２に含まれる第１の転送トランジスタ５２以外のトランジスタのゲートが配置されている。換言すれば、第１の転送トランジスタ５２を中心とし、第１の転送トランジスタ５２以外の画素２を構成するトランジスタが、第１の転送トランジスタ５２の周りに配置されている。
　図中、第１の転送トランジスタ５２のゲート電極TRGの左側には第２の転送トランジスタ５４のゲート電極FDGが形成されている。ゲート電極TRGとゲート電極FDGとの間であり、シリコン基板内には、Ｎ＋拡散層で形成された第１のＦＤ部５３が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの図中上側には、リセットトランジスタ５８のゲート電極RSTが形成されている。第２の転送トランジスタ５４とリセットトランジスタ５８との間には、第２のＦＤ部５５が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中右側には、増幅トランジスタ５９のゲート電極AMPが形成されている。リセットトランジスタ５８と増幅トランジスタ５９との間には、電源電圧VDDと接続されるVDD領域７１が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中下側には、選択トランジスタ６０のゲート電極SELが形成されている。選択トランジスタ６０の図中左側には、垂直信号線９と接続されるVSL領域が形成されている。
　第１の転送トランジスタ５２の図中左下側には、Ｐ＋拡散層で形成されるVSS領域７３が形成されている。
　画素２の間には、画素間分離部８１が形成されている。各トランジスタ間には、素子分離部８２が形成されている。素子分離部８２は、例えば、素子分離領域に所定の深さのトレンチを形成してその中に絶縁膜を埋め込んだ構造とされている。図１０を参照して説明したように、イオンインプラントにより形成された素子分離部１３１とすることもできる。
　画素２の画素境界領域には画素間分離部８１が設けられ、アクティブ領域は素子分離部８２により素子分離されている。アクティブ領域は、連続した領域（繋がった領域）として形成されている。図１４に示した例では、第１の転送トランジスタ５２のゲート電極TRG下から、VSL領域７２までは連続した領域として形成されている。素子分離部８２は、一部が画素間分離部８１と接する構造とされている。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図１４に示したように、画素間分離部８１にオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域が、平面視において、画素間分離部８１と重畳する領域がある状態で構成されている。画素間分離部８１にオーバーラップする構成とすることで、電極ゲートの領域を確保することができる。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図１４に示したように、素子分離部８２にもオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域が、平面視において、素子分離部８２と重畳する領域がある状態で構成されている。
　第２の転送トランジスタ５４のゲート電極FDGの図中左側は、平面視において画素間分離部８１に重畳し、図中右側は、平面視において素子分離部８２に重畳している。リセットトランジスタ５８のゲート電極RSTの図中上側は、平面視において画素間分離部８１に重畳し、図中下側は、平面視において素子分離部８２に重畳している。
　増幅トランジスタ５９のゲート電極AMPの図中右側は、平面視において画素間分離部８１に重畳し、図中左側は、平面視において素子分離部８２に重畳している。選択トランジスタ６０のゲート電極SELの図中下側は、平面視において画素間分離部８１に重畳し、図中上側は、平面視において素子分離部８２に重畳している。
　このように第１の転送トランジスタ５２以外の画素２に含まれるトランジスタは、第１の転送トランジスタ５２を囲むように配置されている。また第１の転送トランジスタ５２以外の画素２に含まれる各トランジスタは、平面視において少なくとも一辺が画素間分離部８１と重畳し、その画素間分離部８１に重畳している辺と対向する辺は、素子分離部８２と重畳するように構成されている。
　このようにトランジスタを配置することで、１画素あたりに配置できる画素トランジスタのＷＬディメンジョン拡大できるため、画素トランジスタのカットオフばらつき、増幅ノイズを小さく設計することができる。また光電変換部５１で変換された電荷をＦＤ部に転送する第１の転送トランジスタ５２が、画素２の中心、すなわち光電変換部５１の中央に配置されていることで、光電変換部５１からの信号を、第１のＦＤ部５３に転送しやすい構成とすることができる。
　図１４に示した画素２においては、配置するトランジスタの個数が、図５に示した画素２よりも少ないため、１つのトランジスタを大きく形成することができる。特に、増幅トランジスタ５９を大きく形成することができ、ノイズを低減させることが可能となる。
　＜第５の実施の形態＞
　図１５は、第５の実施の形態における画素２の回路構成例を示す図である。第５の実施の形態における画素２は、第１乃至第３の実施の形態における画素２と同じく、３つのＦＤ部を有した構成であり、さらにオーバーフロートランジスタ２０１が追加された構成とされている。
　画素２は、光電変換部５１、第１の転送トランジスタ５２、第１のＦＤ部５３、第２の転送トランジスタ５４、第２のＦＤ部５５、第３の転送トランジスタ５６、第３のＦＤ部５７、リセットトランジスタ５８、増幅トランジスタ５９、選択トランジスタ６０、およびオーバーフロートランジスタ２０１を有している。
　オーバーフロートランジスタ２０１は、光電変換部５１と第３のＦＤ部５７との間に設けられ、光電変換部５１からオーバーフローした電荷が、第３のＦＤ部５７に蓄積される構成とされている。
　第１の転送トランジスタ５２は、光電変換部５１と第１のＦＤ部５３との間に設けられており、第１の転送トランジスタ５２のゲート電極には駆動信号TRGが供給される。この駆動信号TRGが高レベルとなると、第１の転送トランジスタ５２がオンにされて、光電変換部５１に蓄積されている電荷が、第１の転送トランジスタ５２を介して第１のＦＤ部５３に転送される。
　第２の転送トランジスタ５４は、第１のＦＤ部５３と第２のＦＤ部５５の間に設けられており、第２の転送トランジスタ５４のゲート電極には駆動信号FDGが供給される。この駆動信号FDGが高レベルとなると、第２の転送トランジスタ５４がオンにされて、第１のＦＤ部５３からの電荷が、第２の転送トランジスタ５４を介して第２のＦＤ部５５に転送される。
　第２の転送トランジスタ５４がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３と第２のＦＤ部５５を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。
　第３の転送トランジスタ５６は、第２のＦＤ部５５と第３のＦＤ部５７の間に設けられており、第３の転送トランジスタ５６のゲート電極には駆動信号FCGが供給される。この駆動信号FCGが高レベルとなると、第３の転送トランジスタ５６がオンにされて、第２のＦＤ部５５からの電荷が、第３の転送トランジスタ５６を介して第３のＦＤ部５７に転送される。
　第３の転送トランジスタ５６がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。上記したように第３のＦＤ部５７には、光電変換部５１からオーバーフローし、オーバーフロートランジスタ２０１を介して転送された電荷も蓄積されている。
　リセットトランジスタ５８は、電源VDDと、第２のＦＤ部５５と第３のＦＤ部５７の交点との間に接続されており、リセットトランジスタ５８のゲート電極には駆動信号RSTが供給される。駆動信号RSTが高レベルとされるとリセットトランジスタ５８がオンされて第２のＦＤ部５５と第３のＦＤ部５７の電位が、電源電圧VDDのレベルにリセットされる。
　増幅トランジスタ５９は、ゲート電極が第１のＦＤ部５３に接続され、ドレインが電源VDDに接続されており、第１のＦＤ部５３に保持されている電荷に対応する信号を読み出す読み出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ５９は、ソースが選択トランジスタ６０を介して垂直信号線９に接続されることにより、その垂直信号線９の一端に接続される定電流源（不図示）とソースフォロワ回路を構成する。
　選択トランジスタ６０は、増幅トランジスタ５９のソースと垂直信号線９との間に接続されており、選択トランジスタ６０のゲート電極には駆動信号SELが供給される。駆動信号SELが高レベルとされると、選択トランジスタ６０がオンされて画素２が選択状態となる。これにより、増幅トランジスタ５９から出力される画素信号が、選択トランジスタ３１を介して、垂直信号線９に出力される。
　＜画素の平面構成例＞
　図１６は、図１５に示した回路構成を有する画素２のトランジスタが配置されているシリコン基板表面の平面構成例を示す図である。
　画素２の中央付近には、第１の転送トランジスタ５２のゲート電極TRGが形成されている。第１の転送トランジスタ５２のゲート電極TRGを中心として、画素２に含まれる第１の転送トランジスタ５２以外のトランジスタのゲートが配置されている。図中、第１の転送トランジスタ５２のゲート電極TRGの左側には第２の転送トランジスタ５４のゲート電極FDGが形成されている。ゲート電極TRGとゲート電極FDGとの間であり、シリコン基板内には、Ｎ＋拡散層で形成された第１のＦＤ部５３が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの図中上側には、リセットトランジスタ５８のゲート電極RSTが形成されている。第２の転送トランジスタ５４とリセットトランジスタ５８との間には、第２のＦＤ部５５が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの右上側には、増幅トランジスタ５９のゲート電極AMPが形成されている。リセットトランジスタ５８と増幅トランジスタ５９との間には、VDD領域７１が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中右側には、選択トランジスタ６０のゲート電極SELが形成されている。選択トランジスタ６０の図中下側には、VSL領域７２が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中右下側には、オーバーフロートランジスタ２０１のゲート電極OFGが形成されている。オーバーフロートランジスタ２０１の図中右側には、VSS領域７３が形成されている。第１の転送トランジスタ５２のゲート電極TRGの図中左下側には、第３の転送トランジスタ５６のゲート電極FCGが形成されている。オーバーフロートランジスタ２０１と第３の転送トランジスタ５６との間には、第３のＦＤ部５７が形成されている。
　第３の転送トランジスタ５６の図中左側には、第２のＦＤ部５５の一部が形成されている。第２のＦＤ部５５は、第２の転送トランジスタ５４の上側と下側にそれぞれ配置されている。
　図１７に示すように、第２のＦＤ部５５は、第２の転送トランジスタ５４の上側と下側にそれぞれ配置され、繋がった構成とすることもできる。図１７に示した例では、第１の転送トランジスタ５２と他のトランジスタは、１つのアクティブ領域で形成されている。
　画素２を囲むように画素間分離部８１が形成されている。各トランジスタ間には、素子分離部８２が形成されている。素子分離部８２は、例えば、素子分離領域に所定の深さのトレンチを形成してその中に絶縁膜を埋め込んだ構造とされている。図１０を参照して説明したように、イオンインプラントにより形成された素子分離部１３１とすることもできる。
　第１の転送トランジスタ５２以外の画素トランジスタ（第２の転送トランジスタ５４、第３の転送トランジスタ５６、リセットトランジスタ５８、増幅トランジスタ５９、選択トランジスタ６０、オーバーフロートランジスタ２０１）は、素子分離として素子分離部８２上に一部が位置し、画素間分離部８１上に一部が位置するように設けられている。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図１６に示したように、画素間分離部８１にオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域が、平面視において、画素間分離部８１と重畳する領域がある状態で構成されている。画素間分離部８１にオーバーラップする構成とすることで、電極ゲートの領域を確保することができる。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図１６に示したように、素子分離部８２にもオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域が、平面視において、素子分離部８２と重畳する領域がある状態で構成されている。
　第２の転送トランジスタ５４のゲート電極FDGの図中左側は、平面視において画素間分離部８１に重畳し、図右右側の一部は、平面視において素子分離部８２に重畳している。リセットトランジスタ５８のゲート電極RSTの図中上側は、平面視において画素間分離部８１に重畳し、図中下側は、平面視において素子分離部８２に重畳している。
　増幅トランジスタ５９のゲート電極AMPの図中上側と右側は、平面視において画素間分離部８１に重畳し、図中下側の一部は、平面視において素子分離部８２に重畳している。選択トランジスタ６０のゲート電極SELの図中右側は、平面視において画素間分離部８１に重畳し、図中左側は、平面視において素子分離部８２に重畳している。
　オーバーフロートランジスタ２０１のゲート電極OFGの図中下側は、平面視において画素間分離部８１に重畳し、図中上側は、平面視において素子分離部８２に重畳している。第３の転送トランジスタ５６のゲート電極FCGの図中下側は、平面視において画素間分離部８１に重畳し、図中上側は、平面視において素子分離部８２に重畳している。
　このように第１の転送トランジスタ５２以外の画素２に含まれるトランジスタは、第１の転送トランジスタ５２を囲むように配置されている。また第１の転送トランジスタ５２以外の画素２に含まれる各トランジスタは、平面視において少なくとも一辺が画素間分離部８１と重畳し、その画素間分離部８１に重畳している辺と対向する辺は、素子分離部８２と重畳するように構成されている。
　このようにトランジスタを配置することで、１画素あたりに配置できる画素トランジスタのＷＬディメンジョン拡大できるため、画素トランジスタのカットオフばらつき、増幅ノイズを小さく設計することができる。また光電変換部５１で変換された電荷をＦＤ部に転送する第１の転送トランジスタ５２が、画素２の中心、すなわち光電変換部５１の中央に配置されていることで、光電変換部５１からの信号を、第１のＦＤ部５３に転送しやすい構成とすることができる。
　＜白点、暗電流の発生について＞
　上述した画素２は、複数のトランジスタを有している。画素２のサイズを微細化すると、トランジスタへの電圧印加時によるピニングの弱化や、Ｎ型のソースやドレインとＰ型のウェルのＰＮ接合による強電界で発生した欠陥が、ＦＤ部や光電変換部に入り、白点や暗電流が悪化してしまう可能性がある。
　このことについて、図１８乃至２１を参照して説明を加える。図１８は、図５に示した画素２の平面構成例を示す図に、線分Ａ－Ａ’、線分Ｂ－Ｂ’、線分Ｃ－Ｃ’を加えた図である。図１９は、図１８の線分Ａ－Ａ’における断面構成例を示す図であり、図２０は、図１８の線分Ｂ－Ｂ’における断面構成例を示す図であり、図２１は、図１８の線分Ｃ－Ｃ’における断面構成例を示す図である。
　図１９に示した画素２の断面構成例は、図７に示した断面構成例と同様であるため、その説明は省略する。図１９に示すように、第１のＦＤ部５３を構成するＮ＋領域１０５と素子分離部８２（以下、第１の転送トランジスタ５２と第１のＦＤ部５３との間にある素子分離部８２を素子分離部８２ＳＦと記述する）の下側に形成されたＰ型領域であるピニング膜１０７との接合部分で強電界が発生する可能性がある。
　素子分離部８２ＳＦが四角形状である場合、角の部分に電界が集中する傾向にあり、その部分が強電界となる傾向にある。図１９に示したように、Ｎ＋領域１０５と素子分離部８２ＳＦとの間で強電界が発生することで、第１のＦＤ部５３やフォトダイオードPDに電荷が流れ、白点や暗電流の原因となる可能性がある。
　図２０に示した線分Ｂ－Ｂ’における断面構成例を参照するに、半導体基板８０の中央付近に第１の転送トランジスタ５２のゲート電極TRGが形成されている。第１の転送トランジスタ５２の図中左側には、素子分離部８２（素子分離部８２ＴＡとする）が形成され、その素子分離部８２ＴＡの下側には、ピニング膜１０８が形成されている。
　素子分離部８２ＴＡの図中左側には、増幅トランジスタ５９が形成されている。増幅トランジスタ５９のゲート電極AMPの下側には、Ｎ型の領域でチャネル１０６が形成されている。
　増幅トランジスタ５９のゲート電極AMPは、図２０に示すように、一方が、素子分離部８２ＴＡと重畳する領域があり、他方が、画素間分離部８１と重畳する領域がある位置および大きさで形成されている。
　第１の転送トランジスタ５２の図中右側には、素子分離部８２（素子分離部８２ＴＦとする）が形成され、その素子分離部８２ＴＦの下側には、ピニング膜１０９が形成されている。この素子分離部８２ＴＦの図中左側には、第２のＦＤ部５５を構成するＮ＋領域１１１が形成されている。
　図２０に示すように、第２のＦＤ部５５を構成するＮ＋領域１１１と素子分離部８２ＴＦの下側に形成されたＰ型のピニング膜１０９との接合部分で強電界が発生する可能性がある。図２０に示したように、Ｎ＋領域１１１と素子分離部８２ＴＦとの間で強電界が発生することで、第２のＦＤ部５５やフォトダイオードPDに電荷が流れ、白点や暗電流の原因となる可能性がある。
　図２１に示した線分Ｃ－Ｃ’における断面構成を参照するに、半導体基板８０の中央付近に第１の転送トランジスタ５２のゲート電極TRGが形成されている。第１の転送トランジスタ５２の図中左側には、素子分離部８２ＴＳが形成され、その素子分離部８２ＴＳの下側には、ピニング膜１０８が形成されている。
　素子分離部８２ＴＳの図中左側には、選択トランジスタ６０が形成されている。選択トランジスタ６０のゲート電極SELの下側には、Ｎ型の領域でチャネル１０４が形成されている。
　選択トランジスタ６０のゲート電極SELは、図２１に示すように、一方が、素子分離部８２ＴＳと重畳する領域があり、他方が、画素間分離部８１と重畳する領域がある位置および大きさで形成されている。
　第１の転送トランジスタ５２の図中右側には、素子分離部８２ＴＦが形成され、その素子分離部８２ＴＦの下側には、ピニング膜１１０が形成されている。この素子分離部８２ＴＦの図中左側には、第３のＦＤ部５７を構成するＮ＋領域１１２が形成されている。
　図２１に示すように、第３のＦＤ部５７を構成するＮ＋領域１１２と素子分離部８２ＴＦの下側に形成されたＰ型のピニング膜１１０との接合部分で強電界が発生する可能性がある。図２１に示したように、Ｎ＋領域１１２と素子分離部８２ＴＦとの間で強電界が発生することで、第３のＦＤ部５７やフォトダイオードPDに電荷が流れ、白点や暗電流の原因となる可能性がある。
　このように、ＦＤ部に隣接する素子分離部８２において強電界が発生し、白点や暗電流が発生する可能性がある。以下に、ＦＤ部に隣接する素子分離部８２において強電界が発生するようなことを抑制し、白点や暗電流の発生を抑制する画素２の構成について説明する。
　＜第６の実施の形態＞
　図２２乃至２４は、第６の実施の形態における画素２の断面構成例を示す図である。図２２は、図１８の線分Ａ－Ａ’における断面構成例を示す図であり、図２３は、図１８の線分Ｂ－Ｂ’における断面構成例を示す図であり、図２４は、図１８の線分Ｃ－Ｃ’における断面構成例を示す図である。
　図２２に示した線分Ａ－Ａ’における画素２の断面構成例を参照するに、第１のＦＤ部５３に隣接する素子分離部８２ＳＦの深さが、ＦＤ部に隣接しない素子分離部８２の深さよりも深く形成されている。図２２に示した例では、ＦＤ部に隣接しない素子分離部８２としては、増幅トランジスタ５９に隣接する素子分離部８２ＴＡがある。この素子分離部８２ＴＡの深さを、深さａとする。深さは、図中縦方向（上下方向）の長さである。
　第１のＦＤ部５３に隣接する素子分離部８２ＳＦの深さを深さｂとした場合、深さｂ＞深さａの関係が成り立つ。素子分離部８２ＳＦの深さｂを深くすることで、素子分離部８２ＳＦの角の部分（Ｐ型のピニング膜１０７）と、第１のＦＤ部５３のＮ＋領域１０５との距離を長くすることができる。ピニング膜１０７とＮ＋領域１０５とを離すことで、接合リークを抑制することができる。よって、図１９を参照して説明したような、白点や暗電流が発生するようなことを抑制することができる。
　なお、素子分離部８２ＳＦの深さｂを深くすることで、光電変換部６１のN型の半導体領域１０１と近くなる可能性があり、素子分離部８２ＳＦ下のSi-SiO2界面で発生した電荷が光電変換部６１へ流れ込みやすい構造となり、暗電流が発生してしまう可能性がある。よって、素子分離部８２ＳＦの深さｂは、暗電流が発生しない程度の深さに設定される。
　増幅トランジスタ５９に隣接する素子分離部８２ＴＡも、深く形成するようにしても良いが、素子分離部８２ＳＦと同じく、深くすることで、光電変換部６１に電荷が流れ込んでしまう可能性がある。このようなことから、ＦＤ部に隣接する素子分離部８２の深さは深くするが、他の素子分離部８２の深さは、深くしない構成とすることもできる。
　図２３に示した線分Ｂ－Ｂ’における画素２の断面構成例を参照するに、第２のＦＤ部５５に隣接する素子分離部８２ＴＦの深さｃが、ＦＤ部に隣接しない素子分離部８２の深さよりも深く形成されている。図２３に示した例では、ＦＤ部に隣接しない素子分離部８２としては、増幅トランジスタ５９に隣接する素子分離部８２ＴＡがあり、この素子分離部８２ＴＡの深さは、深さａである。
　第２のＦＤ部５５に隣接する素子分離部８２ＴＦの深さｃは、深さｃ＞深さａの関係を満たす深さである。素子分離部８２ＴＦの深さｃを深くすることで、素子分離部８２ＴＦの角の部分（Ｐ型のピニング膜１０９）と、第２のＦＤ部５５のＮ＋領域１１１との距離を長くすることができ、接合リークを抑制することができる構成とすることができる。よって、図２０を参照して説明したような、白点や暗電流が発生するようなことを抑制することができる。
　図２４に示した線分Ｃ－Ｃ’における画素２の断面構成例を参照するに、第３のＦＤ部５７に隣接する素子分離部８２ＴＦの深さｃが、ＦＤ部に隣接しない素子分離部８２の深さよりも深く形成されている。図２４に示した例では、ＦＤ部に隣接しない素子分離部８２としては、選択トランジスタ６０に隣接する素子分離部８２ＴＳがあり、この素子分離部８２ＴＳの深さは、深さａである。
　第３のＦＤ部５７に隣接する素子分離部８２ＴＦの深さｃは、深さｃ＞深さａの関係を満たす深さである。素子分離部８２ＴＦの深さｃを深くすることで、素子分離部８２ＴＦの角の部分（Ｐ型のピニング膜１１０）と、第３のＦＤ部５７のＮ＋領域１１２との距離を長くすることができ、接合リークを抑制することができる構成とすることができる。よって、図２１を参照して説明したような、白点や暗電流が発生するようなことを抑制することができる。
　図２２乃至２４を参照して説明した、第１のＦＤ部５３に隣接する素子分離部８２の深さｂ、第２のＦＤ部５５に隣接する素子分離部８２の深さｃ、第３のＦＤ部５７に隣接する素子分離部８２の深さｄは、深さｂ＝深さｃ＝深さｄの関係を満たす。このように、ＦＤ部に隣接する素子分離部８２の深さは、同一に構成することができる。
　深さａを１とした場合、深さｂ、深さｃ、深さｄは、例えば、１．２～２．０程度とされる。ＦＤ部に隣接する素子分離部８２の深さは、基準となる深さａの１．２～２．０倍程度の深さで形成される。
　第１のＦＤ部５３に隣接する素子分離部８２の深さｂ、第２のＦＤ部５５に隣接する素子分離部８２の深さｃ、第３のＦＤ部５７に隣接する素子分離部８２の深さｄは、図２５に示すように、深さｂ＜深さｃ＜深さｄの関係を満たすように構成されていても良い。
　ここでは、第１のＦＤ部５３に隣接する素子分離部８２、第２のＦＤ部５５に隣接する素子分離部８２、第３のＦＤ部５７に隣接する素子分離部８２の３箇所が、ＦＤ部に隣接しない素子分離部８２の深さａよりも深く形成されている場合を例に挙げて説明したが、３箇所のうちの２箇所、または１箇所が、深さａよりも深く形成されているようにしても良い。
　例えば、ＦＤ部と隣接しない素子分離部８２の深さａ＝第１のＦＤ部５３に隣接する素子分離部８２の深さｂ＝第２のＦＤ部５５に隣接する素子分離部８２の深さｃ＜第３のＦＤ部５７に隣接する素子分離部８２の深さｄとしても良い。この場合、深さａ＝深さｂ＝深さｃ＜深さｄの関係が満たされ、ＦＤ部に隣接する素子分離部の８２の１箇所が深く形成されている構成とされる。
　例えば、ＦＤ部と隣接しない素子分離部８２の深さａ＝第１のＦＤ部５３に隣接する素子分離部８２の深さｂ＜第２のＦＤ部５５に隣接する素子分離部８２の深さｃ＝第３のＦＤ部５７に隣接する素子分離部８２の深さｄとしても良い。この場合、深さａ＝深さｂ＜深さｃ＝深さｄの関係が満たされ、ＦＤ部に隣接する素子分離部の８２の２箇所が深く形成されている構成とされる。
　ＦＤ部に隣接する素子分離部８２が複数ある構造の場合に、どの素子分離部８２を深く形成するかは、例えば、ＦＤ部に掛かる電圧やＦＤ部の容量に応じて設定されるようにすることができる。
　駆動上、高電圧が印加されるＦＤ部に隣接する素子分離部８２の深さは、他の素子分離部８２よりも深く形成されるようにしても良い。ＦＤ部に掛かる電圧に応じて、素子分離部８２の深さが設定されるようにすることもできる。
　容量が大きいＦＤ部に隣接する素子分離部８２の深さは、他の素子分離部８２よりも深く形成されるようにしても良い。容量が大きいＦＤ部は、暗電流が溜まりやすいため、暗電流の発生を抑制するために、素子分離部８２の深さを深く設定することができる。ＦＤ部の容量の大きさに応じて、素子分離部８２の深さが設定されるようにすることができる。
　＜第７の実施の形態＞
　図２６は、第７の実施の形態における画素２の断面構成例を示す図である。図２６に示した素子分離部８２は、２つの領域から構成されている。第３のＦＤ部５７に隣接する素子分離部８２ＴＦは、素子分離部８２ＴＦ－１と素子分離部８２ＴＦ－２から構成されている。
　素子分離部８２ＴＦ－１は、第３のＦＤ部５７から離れた側に位置する素子分離部８２であり、その深さはＦＤ部と隣接しない素子分離部８２、例えば、素子分離部８２ＴＳの深さと同程度の深さで形成されている。一方、第３のＦＤ部５７と隣接している素子分離部８２ＴＦ－２は、ＦＤ部と隣接していない素子分離部８２の深さよりも深く形成されている。
　このように、ＦＤ部に近い側の素子分離部８２を深く形成し、ＦＤ部のＮ＋領域とピニング膜が離れるように構成することもできる。換言すれば、ＦＤ部に近い側の素子分離部８２を深く形成し、ＦＤ部から遠い側の素子分離部８２は、他の素子分離部８２と同程度の深さで形成される構成とすることもできる。
　図２７に示すように、素子分離部８２は、複数段で形成されていても良い。図２６に示した素子分離部８２ＴＦは、２段階の深さで形成されているとも言える。これに対して、図２７に示す素子分離部８２ＴＦは、３段階の深さで形成されている。このように、ＦＤ部に遠い側からＦＤ部に近い側に行くほど、段階的に深さが深くなるように形成されていても良い。
　図２８に示すように、素子分離部８２は、三角形状で形成されているようにすることもできる。図２８に示した素子分離部８２ＴＦは、第１の転送トランジスタ５２側から、第３のＦＤ部５７にかけて、徐々に深さが深くなるように形成され、その辺を斜辺とした三角形状で形成されている。このように、ＦＤ部に遠い側からＦＤ部に近い側に行くほど、徐々に深さが深くなるように形成されていても良い。
　ここでは、第３のＦＤ部５７に隣接する素子分離部８２を例に挙げて説明したが、第１のＦＤ部５３や第２のＦＤ部５５に隣接する素子分離部８２に対しても適用できる。
　＜第８の実施の形態＞
　図２９は、第８の実施の形態における画素２の断面構成例を示す図である。図２９に示した素子分離部８２は、四角形状以外の形状で形成されている。
　図２９に示した素子分離部８２ＴＦは、台形形状で形成されている。台形の短辺が半導体基板８０内にあり、その短辺にピニング膜１１０が形成されている。素子分離部８２ＴＦを台形形状とし、その短辺側にピニング膜１１０を形成することで、ピニング膜１１０と第３のＦＤ部５７を離すことができ、接合リークを抑制することができる。
　素子分離部８２を四角形状に形成した場合、角の部分に電界が集中する傾向にあるため、図３０に示すように角の部分を丸めた形状としても良い。角を丸めた形状とすることで、電界が集中しやすい部分の電界を緩和することができ、強電界が発生することを抑制することができる。また、角を丸めることで、ピニング膜１１０が形成される辺を短くすることができ、その分、ピニング膜１１０とＮ＋領域１１２を離した構造とすることができる。
　このように、素子分離部８２の形状は、四角形状に限らず、台形形状や、角が丸められた形状であっても良い。素子分離部８２の深さは、図２２乃至２４を参照して説明した場合と同じく、ＦＤ部に隣接していない素子分離部８２よりも深く形成しても良い。
　ここでは、第３のＦＤ部５７に隣接する素子分離部８２を例に挙げて説明したが、第１のＦＤ部５３や第２のＦＤ部５５に隣接する素子分離部８２に対しても適用できる。
　＜第９の実施の形態＞
　図３１は、第９の実施の形態における画素２の断面構成例を示す図である。図３１に示した素子分離部８２は、２つの異なる材料で形成されている。
　第１のＦＤ部５３に隣接する素子分離部８２は、素子分離部８２ＳＦ－１と素子分離部８２ＳＦ－２とから構成されている。素子分離部８２ＳＦ－１は、第１のＦＤ部５３から遠い側に形成された素子分離部８２であり、酸化膜などで形成されている。素子分離部８２ＳＦ－２は、第１のＦＤ部５３に近い側に形成された素子分離部８２であり、イオンインプラントによりＰ型の領域として形成された素子分離部８２である。
　このように、酸化膜などで形成される素子分離部８２ＳＦ－１とＦＤ部の拡散層（Ｎ＋領域１０５）との間に、イオンインプラントにより形成されたＰ型領域を形成した構成とすることもできる。
　ここでは、第１のＦＤ部５３に隣接する素子分離部８２を例に挙げて説明したが、第２のＦＤ部５５や第３のＦＤ部５７に隣接する素子分離部８２に対しても適用できる。
　図３２に示すように、素子分離部８２全体をイオンインプラントにより形成されたＰ型領域として形成しても良い。図３２に示した例では、第３のＦＤ部５７に隣接する素子分離部８２ＴＦは、Ｐ型の不純物領域とされ、例えばイオンインプラントにより形成された領域である。この場合、素子分離部８２ＴＦの深さは、他の素子分離部８２よりも深く形成されていても良いし、同程度で形成されていても良い。
　ここでは、第３のＦＤ部５７に隣接する素子分離部８２を例に挙げて説明したが、第１のＦＤ部５３や第２のＦＤ部５５に隣接する素子分離部８２に対しても適用できる。
　＜素子分離部の構成＞
　素子分離部８２を、酸化膜で形成した場合、図３３に示すように、単層または積層とすることができる。図３３のＡを参照するに、素子分離部８２は、ＳｉＯ２またはＳｉＮで形成された単層の酸化膜とすることができる。
　図３３のＢを参照するに、素子分離部８２は、ＳｉＯ２とＳｉＮで形成された積層の酸化膜とすることができる。図３３のＢに示した例では、ＳｉＯ２、ＳｉＯ、ＳｉＯ２が積層された構成を示している。
　＜画素間分離部の構成＞
　図３４に、画素間分離部８１の構成例を示す。図３４のＡに示した例は、画素間分離部８１がFDTI（Front side Deep Trench Isolation）で形成されている例を示している。FDTIは、半導体基板８０の表面（図中上側）から掘り込まれたトレンチである。図３４のＢに示した例は、画素間分離部８１がRDTI（Reverse side Deep Trench Isolation）で形成されている例を示している。RDTIは、半導体基板８０の裏面（図中下側）から掘り込まれたトレンチである。
　画素間分離部８１は、半導体基板８０を貫通して形成されたフルトレンチ（FFTI: Front Full Trench Isolation）と称される構造であってもよい。
　本技術によれば、ＦＤ部の拡散層と、ウェル領域のP/N境界部から、素子分離部の角の部分を離した構造とすることができ、電界を緩和し、接合リークを抑制することができ、画質を向上させることができる。
　＜暗電流による影響の低減について＞
　図３を参照して説明したように、画素２においては、ＰＤ５１からオーバーフローした電荷が、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７に蓄積される。この第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７は、オーバーフローした電荷を蓄積するオーバーフロー蓄積容量（LOFIC : Lateral Over Flow Integration Capacitor）として機能する。このようなＦＤ蓄積側のLOFICは、ＦＤリセットすることが困難なため、シャッタ操作が行われてから信号の読み出しが完了までの蓄積期間中に発生するＦＤ暗電流が、イメージセンサの画質を劣化させる可能性があった。
　このことについて、図３５を参照して説明を加える。図３５は、図３で示したタイミングチャートに対応するポテンシャル図である。時刻Ｔ１～時刻Ｔ２は、露光期間である。時刻Ｔ１は、シャッタ操作が行われた直後の時刻である。図３を参照するに、シャッタ操作が行われた直後は、選択トランジスタ６０に供給される駆動信号SEL、リセットトランジスタ５８に供給される駆動信号RST、第３の転送トランジスタ５６に供給される駆動信号FCG、第２の転送トランジスタ５４に供給される駆動信号FDG、および第１の転送トランジスタ５２に供給される駆動信号TRGは、オフの状態である。
　シャッタ操作が行われた直後（時刻Ｔ１）は、ＰＤ５１、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７は、オフの状態であり、信号は蓄積されていない状態である。
　時刻Ｔ１から露光期間が始まり、ＰＤ５１での光電変換が行われ、ＰＤ５１に信号が蓄積される。ここで、飽和電子数よりも信号が多くなった場合、第１の転送トランジスタ５２下をオーバーフローして、そのオーバーフローした信号量に応じて、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７に信号が蓄積される。
　図３５の時刻Ｔ１～時刻Ｔ２のところに示したように、露光期間においては、ＰＤ５１に信号が蓄積されるとともに、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７のそれぞれにおいて暗電流が発生し、蓄積されてしまう可能性がある。
　時刻Ｔ２から時刻Ｔ４まで、図３、図４を参照して説明したMCG（中変換効率）モードのリセット期間における動作と、HCG（高変換効率）モードのリセット期間における動作が行われる。
　図３５の右図は、時刻Ｔ４におけるポテンシャル図を表している。時刻Ｔ４は、HCGモードの読み出し期間である。時刻Ｔ４において、HDGモードによる読み出しが行われることで、ＰＤ５１に蓄積されていた信号が読み出され、空の状態となり、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７にそれぞれＰＤ５１に蓄積された信号に応じた信号が蓄積される。
　第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７には、暗電流が蓄積されているため、暗電流が含まれた信号が、蓄積されてしまう。よって、ＦＤレンジが縮小してしまう。
　＜第１０の実施の形態＞
　ＦＤレンジが縮小してしまうことを抑制し、暗電流の発生を抑制するために、露光期間にＦＤ部を降圧する仕組みを設ける。図３６に、第２のＦＤ部５５にカップリング線を接続し、第２のＦＤ部５５の電圧を降圧または昇圧する制御を行えるようにした場合のポテンシャル図を示す。
　図３６の左図は、時刻Ｔ１～時刻Ｔ２、すなわち露光期間におけるポテンシャル図を示す。露光期間（信号蓄積中）においては、カップリング線による制御で、第２のＦＤ部５５の電圧を降圧し、暗電流を抑制する制御が行われる。
　図３６の右図に示すように、時刻Ｔ４において、HCGモードの読み出し期間などの信号読み出し時には、カップリング線による制御で、第２のＦＤ部５５の電圧を昇圧し、ＦＤレンジを確保する制御が行われる。
　暗電流の懸念が低い場合、信号蓄積時は、降圧などの制御をせず、信号読み出し時に昇圧し、ＦＤレンジを拡大する制御が行われるようにすることもできる。
　カップリング線は、ＦＤ部に掛かる電圧の降圧または昇圧を制御する制御線として機能する。
　第２のＦＤ部５５にカップリング線を接続し、第２のＦＤ部５５の電圧を制御するようにした場合の画素２の回路構成例を図３７に示す。図３７に示した画素２の回路構成例は、図２に示した画素２の回路構成に、第２のＦＤ部５５に接続されたカップリング線３０１を追加した構成となっている。カップリング線３０１は、容量素子３１１を介して第２のＦＤ部５５と接続されている。
　図３７に示した画素２の動作を、図３８に示したタイミングチャートを参照して説明する。図３８に示したタイミングチャートは、図３に示したタイミングチャートに、カップリング線３０１への信号（FD Control）を追加した図である。カップリング線３０１への信号以外は、図３を参照して説明した場合と同様であるため、ここでは、カップリング線３０１への信号について説明を加える。
　時刻Ｔ１から時刻Ｔ２の露光期間において、FD Controlの信号は、オンからオフへ切り替えられる。そして所定の期間だけ、オフの状態が継続された後、オンへと切り替えられる。
　ＦＤ Controlの信号がオフにされることで、容量素子３１１のカップリング線３０１に接続されている側の電圧がオフになり、第２のＦＤ部５５側の電位が高くなる。第２のＦＤ部５５に蓄積されていた電荷が、容量素子３１１に流れることで、第２のＦＤ部５５の電位が下がる（すなわち、降圧される）。
　このように、露光期間（信号蓄積中）には、ＦＤ部が降圧される制御がなされることで、暗電流による影響を低減させることができ、暗電流によりＦＤレンジが縮小してしまうようなことを防ぎ、ＦＤレンジを確保することができる。
　カップリング線３０１は、第２のＦＤ部５５のみに設けるのではなく、図３９に示すように、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７の全てのＦＤ部に対して設けた構成としても良い。図３９に示した画素２の回路構成例を参照するに、図２７に示した回路構成と同じく、第２のＦＤ部５５に、カップリング線３０１が接続され、カップリング線３０１には、容量素子３１１が設けられている。
　さらに、図３９に示した画素２においては、第１のＦＤ部５３に、カップリング線３０２が接続され、カップリング線３０２には、容量素子３１２が設けられている。図３９に示した画素２においては、第３のＦＤ部５７に、カップリング線３０３が接続され、カップリング線３０３には、容量素子３１３が設けられている。
　図４０は、図３９に示した画素２の断面構成例を示す図である。図４０では、第１の転送トランジスタ５２、第１のＦＤ部５３、第２の転送トランジスタ５４、第２のＦＤ部５５、第３の転送トランジスタ５６、第３のＦＤ部５７を横並びで示している。
　第１のＦＤ部５３の拡散層には、カップリング線３０２が接続され、そのカップリング線３０２の一部には、容量素子３１２が配置されている。第２のＦＤ部５５の拡散層には、カップリング線３０１が接続され、そのカップリング線３０１の一部には、容量素子３１１が配置されている。第３のＦＤ部５７の拡散層には、カップリング線３０３が接続され、そのカップリング線３０３の一部には、容量素子３１３が配置されている。
　このように、各ＦＤ部にカップリング線と容量素子を設けた構成とすることもできる。このように、各ＦＤ部にカップリング線を設けた場合、個別にＦＤ部を制御することができる。すなわち、ＦＤ部毎に、昇圧や降圧の制御を行うことができる。昇圧や降圧の制御をＦＤ部毎に個別に行うのではなく同時に行う構成とすることもでき、そのような場合、ＦＤ部に接続されるカップリング線を共通とした（個別に設けない）構成とすることもできる。
　図３９、４０に示した例では、第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７のそれぞれにカップリング線を設けた例を示したが、第１のＦＤ部５３と第２のＦＤ部５５にカップリング線を設け、第３のＦＤ部５７には設けない構成とすることもできる。また、第１のＦＤ部５３と第３のＦＤ部５７にカップリング線を設け、第２のＦＤ部５５には設けない構成とすることもできる。第１のＦＤ部５３、第２のＦＤ部５５、第３のＦＤ部５７のいずれか１つのＦＤ部にのみカップリング線を設ける構成とすることもできる。
　なお、ＦＤ部が３以上備えられている画素２の構成の場合、全てのＦＤ部にカップリング線を設けた構成とすることもできるし、１以上のＦＤ部にカップリング部を設けた構成とすることもできる。すなわち、ＦＤ部の個数と同数のカップリング線が設けられた構成や、ＦＤ部の個数よりも少ない数のカップリング線が設けられた構成にすることができる。
　＜第１１の実施の形態＞
　図４１乃至図４６は、第１１の実施の形態における画素２の回路構成例と断面構成例を示す図である。
　図４１に示した画素２の回路構成は、図１３に示した画素２の回路構成にカップリング線を追加した構成とされている点が異なり、他の点は同様である。同様である部分に関しては、適宜説明を省略する。
　図４１に示した画素２は、第１のＦＤ部５３と第２のＦＤ部５５を備え、第１のＦＤ部５３に、カップリング線３０２が接続されている。カップリング線３０２と第１のＦＤ部５３との間には容量素子３１２が設けられている。
　図４２は、図４１に示した画素２の断面構成例を示す図である。図４２では、第１の転送トランジスタ５２、第１のＦＤ部５３、第２の転送トランジスタ５４、第２のＦＤ部５５を横並びで示している。第１のＦＤ部５３の拡散層には、カップリング線３０２が接続され、そのカップリング線３０２の一部には、容量素子３１２が配置されている。
　図４１、図４２に示した例は、２つのＦＤ部を備え、その数よりも少ないカップリング線を有する例である。また、カップリング線は、高ゲイン側のみに設けられている例である。このように、ＦＤ部の数よりも少ないカップリング線を設け、その設けられるカップリング線を高ゲイン側のＦＤ部（この場合、第１のＦＤ部５３）に接続した構成とすることで、ＦＤレンジを拡大することができる。
　図４３、図４４に示した画素２の回路構成と断面構成例は、ＦＤ部の数よりも少ないカップリング線を設け、その設けられるカップリング線を低ゲイン側のＦＤ部に接続した場合の構成例を示す。
　図４３に示した画素２は、第１のＦＤ部５３と第２のＦＤ部５５を備え、第２のＦＤ部５５に、カップリング線３０１が接続されている。カップリング線３０１と第２のＦＤ部５５との間には容量素子３１１が設けられている。
　図４４は、図４３に示した画素２の断面構成例を示す図である。図４４では、第１の転送トランジスタ５２、第１のＦＤ部５３、第２の転送トランジスタ５４、第２のＦＤ部５５を横並びで示している。第２のＦＤ部５５の拡散層には、カップリング線３０１が接続され、そのカップリング線３０１の一部には、容量素子３１１が配置されている。
　図４３、図４４に示した例は、２つのＦＤ部を備え、その数よりも少ないカップリング線を有し、そのカップリング線は、低ゲイン側のみに設けられている例である。このように、ＦＤ部の数よりも少ないカップリング線を設け、その設けられるカップリング線を低ゲイン側のＦＤ部（この場合、第２のＦＤ部５５）に接続した構成とすることで、ＦＤレンジを拡大し、暗電流を抑制することができる。
　図４５、図４６に示した画素２の回路構成と断面構成例は、ＦＤ部の数と同数のカップリング線を設けた場合の構成例を示す。
　図４５に示した画素２は、第１のＦＤ部５３と第２のＦＤ部５５を備え、第１のＦＤ部５３に、カップリング線３０２が接続され、第２のＦＤ部５５に、カップリング線３０１が接続されている。カップリング線３０２と第１のＦＤ部５３との間には容量素子３１２が設けられ、カップリング線３０１と第２のＦＤ部５５との間には容量素子３１１が設けられている。
　図４６は、図４５に示した画素２の断面構成例を示す図である。図４６では、第１の転送トランジスタ５２、第１のＦＤ部５３、第２の転送トランジスタ５４、第２のＦＤ部５５を横並びで示している。第１のＦＤ部５３の拡散層には、カップリング線３０２が接続され、そのカップリング線３０２の一部には、容量素子３１２が配置されている。第２のＦＤ部５５の拡散層には、カップリング線３０１が接続され、そのカップリング線３０１の一部には、容量素子３１１が配置されている。
　図４５、図４６に示した例は、２つのＦＤ部を備え、その数と同数のカップリング線を有し、そのカップリング線は、高ゲインと低ゲインの両方に設けられている例である。このように、ＦＤ部の数と同数のカップリング線を設け、その設けられるカップリング線を高ゲインと低ゲインのＦＤ部（この場合、第１のＦＤ部５３と第２のＦＤ部５５）に接続した構成とすることで、ＦＤレンジを拡大し、暗電流を抑制することができる。
　カップリング線を備えることで暗電流の抑制と飽和電子数の確保を両立できるようになる。変換効率の切り替え機能を有し、ＦＤ部を複数の画素で共有しない構成の画素では、所望の箇所にカップリングを付与でき、ＦＤ部の暗電流抑制やQsの拡大に効果的に寄与させることができる。
　例えば信号蓄積中は降圧させ暗電流を抑制し、信号読み出し時は昇圧させＦＤレンジを確保するといった制御を行うことができる。また、暗電流懸念が低い場合は、信号蓄積時はとくに降圧せず、読み出し時に昇圧させてＦＤレンジを拡大することもできる。
　上述した第１乃至第１０の実施の形態は、単独で実施することはもちろんのこと、複数組み合わせて実施することも可能である。
　＜第１２の実施の形態＞
　図４７は、図５に示した画素２のトランジスタが配置されているシリコン基板表面の平面構成例を示す図から、画素間分離部８１と素子分離部８２を抽出した図である。
　画素間分離部８１と素子分離部８２が接する領域ａ乃至ｄ（図４７中、円で囲んだ領域）においては、画素間分離部８１と素子分離部８２の形状が鋭利、例えば、図４７では画素間分離部８１と素子分離部８２は９０度で交わる形状となり、電界集中が起きやすい形状となる可能性がある。領域ａ乃至ｄに電界が集中し、高電界になると、暗電流や白点が発生し、画質が悪化してしまう可能性がある。
　画素間分離部８１と素子分離部８２が接する領域ａ乃至ｄに電界が集中しない構造とした、第１２の実施の形態における画素２の構造について図４８を参照して説明する。
　図４８は、第１２の実施の形態における画素２の平面構成例を示す図であり、図４９は、図４８の線分Ａ－Ｂにおける断面構成例を示す図である。図４８に示した画素２は、図４７に示した画素２と同じく、画素間分離部８１と素子分離部８２の配置例を示した図である。
　図４８に示した画素２の領域ａ乃至ｄは、鋭利な形状ではない形状で形成されている。図４８に示した画素２の領域ａ乃至ｄは、素子分離部８２の形状を膨らませることで、鋭利な形状とならないように構成されている。図４９に示したように、線分Ａ―Ｂにおける断面構成は画素間分離部８１が所定の厚さ（幅）で形成され、画素間分離部８１と画素間分離部８１との間であり図中上面には、素子分離部８２が形成されている。
　このように、画素間分離部８１に接する素子分離部８２の形状を膨らませることで、画素間分離部８１と素子分離部８２が接する領域に、鋭利な形状となる部分がないようにすることができる。このような素子分離部８２の形状とすることで、電界が集中するようなことを防ぎ、電界が集中することで発生する暗電流や白点の発生を抑制することできる。
　図４８では、例えば領域a内の素子分離部８２は、三角形状が含まれるような形状で形成されている例を示したが、形状は鋭利な部分がないような形状であればどのような形状でも良く、例えば、円弧を有する形状であっても良い。
　図４８を参照するに、画素間分離部８１と素子分離部８２が接する領域は４箇所あり、この４箇所を分類すると、以下の３種類に分類できる。
　図４８と図５を参照するに、領域ａに該当する領域は、第２の転送トランジスタ５４（図５でFDGと記述）のゲートが形成されている領域である。図５に示した画素２は、図２に示した回路構成を有し、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７を有する。このように、複数のＦＤ部を有し、オーバーフローした信号をＦＤ部に蓄積する構成とした場合、ＦＤ部に暗電流が発生すると、HDR合成するつなぎポイントにおける画質が劣化する可能性がある。
　このようなことから、ＦＤ部における暗電流は十分小さく必要がある。領域ａを鋭利ではない形状とすることで、ＦＤ部において発生する暗電流を抑制する構造とすることができる。ＦＤ部における暗電流を小さくするために設けられている領域を、領域１とする。
　図４８と図５を参照するに、領域ｂと領域ｃに該当する領域は、VSS領域７３（図５でVSSと記述）にある。VSS領域７３では、P+拡散層の電荷が、ＦＤ部やフォトダイオードPDに移動する可能性があるため、電界が発生しないような場所でも鋭利にならないことが望ましい領域（領域２とする）である。このような領域ｂ、領域ｃ内に鋭利な場所がないようにすることができ、ＦＤ部やフォトダイオードPDに電荷が流れるようなことを抑制することができる。
　図４８と図５を参照するに、領域ｄに該当する領域は、VSL領域７２（図５でVSLと記述）にある。VSL領域７２やVDD領域７１で暗電流が発生した場合にその暗電流がフォトダイオードPDに移動してしまうと、フォトダイオードPDの暗電流となる可能性があるため、そのような可能性も低減させるのが良い。このようなVSL領域７２やVDD領域７１で発生する暗電流を抑制する領域を、以下、領域３とする。この領域３（この場合、領域ｄ）内に鋭利な場所がないようにすることができ、暗電流の発生を抑制することができる。
　図５０、図５１は、第１２の実施の形態における画素２の他の構成例を示す図である。図５０は、第１２の実施の形態における画素２の他の平面構成例を示す図であり、図５１は、図５０の線分Ａ－Ｂにおける断面構成例を示す図である。図５０に示した画素２は、図４７に示した画素２と同じく、画素間分離部８１と素子分離部８２の配置例を示した図である。
　図４８、図４９を参照して説明した画素２においては、画素間分離部８１と素子分離部８２が接する領域内の素子分離部８２を膨らました形状とすることで、鋭利な部分がないような形状とする例を挙げて説明した。図５０、図５１を参照して説明する画素２においては、画素間分離部８１と素子分離部８２が接する領域内の画素間分離部８１を膨らました形状とすることで、鋭利な部分がないような形状とする例である。
　図５０に示した画素２の領域ａ乃至ｄは、鋭利な形状ではない形状で形成されている。図５０に示した画素２の領域ａ乃至ｄは、画素間分離部８１の形状を膨らませることで、鋭利な形状とならないように構成されている。
　図５１に示したように、線分Ａ―Ｂにおける断面構成は画素間分離部８１が所定の厚さ（幅）で形成され、画素間分離部８１と画素間分離部８１との間であり図中上面には、素子分離部８２が形成されている。この画素間分離部８１の幅は、図４９に示した画素２の画素間分離部８１の幅と比較して広く構成されている。
　このように、画素間分離部８１に接する画素間分離部８１の形状を膨らませることで、画素間分離部８１と素子分離部８２が接する領域に、鋭利な形状となる部分がないようにすることができる。このような画素間分離部８１の形状とすることで、電界が集中するようなことを防ぎ、電界が集中することで発生する暗電流や白点の発生を抑制することもできる。
　第１２の実施の形態は、第１乃至第１１の実施の形態のいずれか１つまたは複数と組み合わせて適用することも可能である。
　＜第１３の実施の形態＞
　図５２は、第１３の実施の形態における画素２のトランジスタが配置されているシリコン基板表面の平面構成例を示す図である。図５２は、図２に示した回路構成を有する画素２の平面構成例を示す。図２に示した回路構成を有する画素２の平面構成例は、図５にも示したが、図５に示した平面構成例とトランジスタの配置が異なり、それに伴い素子分離部８２の形状も異なる。図５に示した画素２と同様の部分には、同様の符号を付し、適宜その説明は省略する。
　画素２の中央付近には、第１の転送トランジスタ５２のゲート電極TRGが形成されている。第１の転送トランジスタ５２のゲート電極TRGを中心として、画素２に含まれる第１の転送トランジスタ５２以外のトランジスタのゲートが配置されている。図中、第１の転送トランジスタ５２のゲート電極TRGの左側には第２の転送トランジスタ５４のゲート電極FDGが形成されている。ゲート電極TRGとゲート電極FDGとの間であり、シリコン基板内には、Ｎ＋拡散層で形成された第１のＦＤ部５３が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの図中上側には、第３の転送トランジスタ５６のゲート電極FCGが形成されている。第２の転送トランジスタ５４と第３の転送トランジスタ５６との間には、第２のＦＤ部５５が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの右上側には、リセットトランジスタ５８のゲート電極RSTが形成されている。第３の転送トランジスタ５６とリセットトランジスタ５８との間には、第３のＦＤ部５７が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中右側には、Ｐ＋拡散層で形成されるVSS領域７３が形成されている。リセットトランジスタ５８のゲート電極RSTの図中下側であり、VSS領域７３との間には、Ｐ＋拡散層で形成され、電源電圧VDDと接続されるVDD領域７１が形成されている。VDD領域７１とVSS領域７３は、素子分離部８２により分離されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中右下側には、垂直信号線９と接続されるVSL領域７２が形成されている。VSL領域７２とVSS領域７３は、素子分離部８２により分離されている。
　VSL領域７２の図中左側であり、第１の転送トランジスタ５２のゲート電極TRGの図中右下側には、選択トランジスタ６０のゲート電極SELが形成されている。選択トランジスタ６０の図中左側であり、第１の転送トランジスタ５２のゲート電極TRGの図中左下側には、増幅トランジスタ５９のゲート電極AMPが形成されている。
　増幅トランジスタ５９のゲート電極AMPの図中左側には、VDD領域７１が形成されている。
　画素２は、画素境界領域に画素間分離部８１が設けられ、アクティブ領域は素子分離部８２により素子分離されている。アクティブ領域は、図中白抜きで示した領域である。
　素子分離部８２の一部は、画素間分離部８１と接するように構成されている。図５２に示した例では、図中左側にある第２の転送トランジスタ５４とVDD領域７１との間にある素子分離部８２、図中右側にあるVDD領域７１とVSS領域７３との間にある素子分離部８２、および図中右側にあるVSS領域７３とVSL領域７２との間にある素子分離部８２とがある。
　これらの画素間分離部８１と素子分離部８２とが接する領域には、第１２の実施の形態で説明した領域１，２，３に該当する領域が存在する。領域１、すなわち、ＦＤ部での暗電流の発生を抑制するための領域は、領域ａである。
　領域２、すなわちVSS領域７３で発生した電荷がFD部やフォトダイオードPDに移動するのを抑制するための領域は、領域ｄと領域ｅである。
　領域３、すなわちVDD領域７１やVSL領域７２で発生した暗電流がフォトダイオードPDに移動するのを抑制するための領域は、領域ｂ、領域ｃ、領域ｆである。
　領域ａ乃至ｆは、第１２の実施の形態と同じく、鋭利な部分がない形状とされている。図４８、図４９を参照して説明したように、素子分離部８２を膨らました形状とすることで、鋭利な形状とならないように形成されていても良いし、図５０、図５１を参照して説明したように、画素間分離部８１を膨らました形状とすることで、鋭利な形状とならないように形成されていても良い。図５２では、素子分離部８２を膨らました形状とした場合を例示している。
　このように、トランジスタの配置を変更したような場合であっても、暗電流や白点の発生を抑制する構成とすることができる。
　また、図５２に示した画素２の構成においても、図５に示した場合と同じく、第１の転送トランジスタ５２以外の画素トランジスタ（第２の転送トランジスタ５４、第３の転送トランジスタ５６、リセットトランジスタ５８、増幅トランジスタ５９、選択トランジスタ６０）は、素子分離部８２だけではなく、画素間分離部８１上にも設けられている。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図５２に示したように、画素間分離部８１にオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域が、平面視において、画素間分離部８１と重畳する領域がある状態で構成されている。画素間分離部８１にオーバーラップする構成とすることで、電極ゲートの領域を確保することができる。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図５２に示したように、素子分離部８２にもオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域は、平面視において、素子分離部８２と重畳する領域がある状態で構成されている。
　このように第１の転送トランジスタ５２以外の画素２に含まれるトランジスタは、第１の転送トランジスタを囲むように配置されている。また第１の転送トランジスタ５２以外の画素２に含まれる各トランジスタは、平面視において少なくとも一辺が画素間分離部８１と重畳し、その画素間分離部８１に重畳している辺と対向する辺は、素子分離部８２と重畳するように構成されている。
　このようにトランジスタを配置することで、１画素あたりに配置できる画素トランジスタのＷＬディメンジョン拡大できるため、画素トランジスタのカットオフばらつき、増幅ノイズを小さく設計することができる。また光電変換部５１で変換された電荷をＦＤ部に転送する第１の転送トランジスタ５２が、画素２の中心、すなわち光電変換部５１の中央に配置されていることで、光電変換部５１からの信号を、第１のＦＤ部５３に転送しやすい構成とすることができる。
　＜第１４の実施の形態＞
　図５３は、第１４の実施の形態における画素２のトランジスタが配置されているシリコン基板表面の平面構成例を示す図である。図５３は、図２に示した回路構成を有する画素２の平面構成例を示す。図２に示した回路構成を有する画素２の平面構成例は、図５にも示したが、図５に示した平面構成例とトランジスタの配置が異なり、それに伴い素子分離部８２の形状も異なる。図５に示した画素２と同様の部分には、同様の符号を付し、適宜その説明は省略する。
　画素２の中央付近には、第１の転送トランジスタ５２のゲート電極TRGが形成されている。第１の転送トランジスタ５２のゲート電極TRGを中心として、画素２に含まれる第１の転送トランジスタ５２以外のトランジスタのゲートが配置されている。図中、第１の転送トランジスタ５２のゲート電極TRGの左側には第２の転送トランジスタ５４のゲート電極FDGが形成されている。ゲート電極TRGとゲート電極FDGとの間には、第１のＦＤ部５３が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの図中上側には、第３の転送トランジスタ５６のゲート電極FCGが形成されている。第２の転送トランジスタ５４と第３の転送トランジスタ５６との間には、第２のＦＤ部５５が設けられている。第３の転送トランジスタ５６のゲート電極FCGの図中右側には、第３のＦＤ部５７－１が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの右上側には、VSS領域７３が形成されている。第３のＦＤ部５７－１とVSS領域７３との間には、素子分離部８２が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの右側には、リセットトランジスタ５８のゲート電極RSTが設けられている。リセットトランジスタ５８のゲート電極RSTの図中上側には、第３のＦＤ部５７－２が設けられ、図中下側には、VDD領域７１が設けられている。第３のＦＤ部５７－１と第３のＦＤ部５７－２は、他の層に設けられている配線で接続され、１つの第３のＦＤ部５７を構成している。第３のＦＤ部５７－２とVSS領域７３との間には、素子分離部８２が形成されている。
　VDD領域７１の図中下側には、VSL領域７２が設けられている。VSL領域７２とVDD領域７１との間には、素子分離部８２が形成されている。VSL領域７２の図中左側であり、第１の転送トランジスタ５２のゲート電極TRGの図中右下側には、選択トランジスタ６０のゲート電極SELが形成されている。
　選択トランジスタ６０の図中左下側には、増幅トランジスタ５９のゲート電極AMPが形成されている。増幅トランジスタ５９のゲート電極AMPの図中左側、換言すれば第１の転送トランジスタ５２のゲート電極TRGの図中左下側には、VDD領域７１が形成されている。
　画素２は、画素境界領域に画素間分離部８１が設けられ、アクティブ領域は素子分離部８２により素子分離されている。アクティブ領域は、図中白抜きで示した領域である。
　素子分離部８２の一部は、画素間分離部８１と接するように構成されている。図５３に示した例では、図中左側にある第２の転送トランジスタ５４とVDD領域７１との間にある素子分離部８２、図中上側にある第３のＦＤ部５７－１とVSS領域７３との間にある素子分離部８２、図中右側にあるVSS領域７３と第３のＦＤ部５７－２との間にある素子分離部８２、および図中右側にあるVDD領域７１とVSL領域７２との間にある素子分離部８２とがある。
　これらの画素間分離部８１と素子分離部８２とが接する領域には、第１２の実施の形態で説明した領域１，２，３に該当する領域が存在する。領域１、すなわち、ＦＤ部での暗電流の発生を抑制するための領域は、領域ａ、領域ｃ、領域ｆである。
　領域２、すなわちVSS領域７３で発生した電荷がＦＤ部やフォトダイオードPDに移動するのを抑制するための領域は、領域ｄと領域ｅである。
　領域３、すなわちVDD領域７１やVSL領域７２で発生した暗電流がフォトダイオードPDに移動するのを抑制するための領域は、領域ｂ、領域ｇ、領域ｈである。
　領域ａ乃至ｈは、第１２の実施の形態と同じく、鋭利な部分がない形状とされている。図４８、図４９を参照して説明したように、素子分離部８２を膨らました形状とすることで、鋭利な形状とならないように形成されていても良いし、図５０、図５１を参照して説明したように、画素間分離部８１を膨らました形状とすることで、鋭利な形状とならないように形成されていても良い。図５３では、素子分離部８２を膨らました形状とした場合を例示している。
　このように、トランジスタの配置を変更したような場合であっても、暗電流や白点の発生を抑制する構成とすることができる。
　また、図５３に示した画素２の構成においても、図５に示した場合と同じく、第１の転送トランジスタ５２以外の画素トランジスタ（第２の転送トランジスタ５４、第３の転送トランジスタ５６、リセットトランジスタ５８、増幅トランジスタ５９、選択トランジスタ６０）の一部は、素子分離部８２と画素間分離部８１上にも設けられている。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図５３に示したように、画素間分離部８１にオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域が、平面視において、画素間分離部８１と重畳する領域がある状態で構成されている。画素間分離部８１にオーバーラップする構成とすることで、電極ゲートの領域を確保することができる。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図５３に示したように、素子分離部８２にもオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域は、平面視において、素子分離部８２と重畳する領域がある状態で構成されている。
　このように第１の転送トランジスタ５２以外の画素２に含まれるトランジスタは、第１の転送トランジスタを囲むように配置されている。また第１の転送トランジスタ５２以外の画素２に含まれる各トランジスタは、平面視において少なくとも一辺が画素間分離部８１と重畳し、その画素間分離部８１に重畳している辺と対向する辺は、素子分離部８２と重畳するように構成されている。
　このようにトランジスタを配置することで、１画素あたりに配置できる画素トランジスタのＷＬディメンジョン拡大できるため、画素トランジスタのカットオフばらつき、増幅ノイズを小さく設計することができる。また光電変換部５１で変換された電荷をＦＤ部に転送する第１の転送トランジスタ５２が、画素２の中心、すなわち光電変換部５１の中央に配置されていることで、光電変換部５１からの信号を、第１のＦＤ部５３に転送しやすい構成とすることができる。
　＜第５の実施の形態と組み合わせた場合＞
　図５４は、第５の実施の形態と第１２の実施の形態を組み合わせた場合について説明するための画素２の平面構成例を示す図である。第５の実施の形態については、図１５、図１６を参照して説明した。図１５に示した第５の実施の形態における画素２の回路構成例は、第１乃至第３の実施の形態における画素２と同じく、３つのＦＤ部を有した構成であり、さらにオーバーフロートランジスタ２０１が追加された構成であった。
　図１５に示した回路構成を有する画素２の平面構成例は、図１６に示したようになる。さらに、図１６に示した平面構成例を有する画素２に第１２の実施の形態を適用した場合、図５４に示したような平面構成例となる。図５４に示した画素２の平面構成例は、図１６に示した画素２の平面構成例と同様であり、図１６に示した画素２の平面構成例に、領域ａ乃至ｄを示す円を追加した図面となっている。図５４に示した画素２のトランジスタなどの配置については、図１６を参照して既に説明したので、その説明は省略する。
　図５４に示した画素２の画素間分離部８１と素子分離部８２とが接する領域には、第１２の実施の形態で説明した領域１，２，３に該当する領域が存在する。領域１、すなわち、ＦＤ部での暗電流の発生を抑制するための領域は、領域ａ、領域ｂである。
　領域２、すなわちVSS領域７３で発生した電荷がＦＤ部やフォトダイオードPDに移動するのを抑制するための領域は、領域ｄである。
　領域３、すなわちVDD領域７１やVSL領域７２で発生した暗電流がフォトダイオードPDに移動するのを抑制するための領域は、領域ｃである。
　領域ａ乃至ｄは、第１２の実施の形態と同じく、鋭利な部分がない形状とされている。図４８、図４９を参照して説明したように、素子分離部８２を膨らました形状とすることで、鋭利な形状とならないように形成されていても良いし、図５０、図５１を参照して説明したように、画素間分離部８１を膨らました形状とすることで、鋭利な形状とならないように形成されていても良い。図５４では、素子分離部８２を膨らました形状とした場合を例示している。
　このように、鋭利な部分がないように構成することで暗電流や白点の発生を抑制する構成とすることができる。
　＜第１５の実施の形態＞
　図５５は、第１５の実施の形態における画素２の回路構成例を示す図である。図５５に示した画素２の回路構成は、図１５に示した画素２の回路構成から、オーバーフロートランジスタ２０１を削除した構成とされている点が異なり、他の点は同様である。図１５に示した画素２の回路構成においては、第３のＦＤ部５７にメモリ５０１が接続され、メモリ５０１も第３のＦＤ部５７として機能する構成を示しているが、メモリ５０１は、上記した実施の形態と同じく、ない構成とすることも可能である。
　図５５に示した回路構成を有する画素２の場合、リセットトランジスタ５８のLowカットオフよりも、第３の転送トランジスタ５６のLowカットオフが深くなるように設計され、第２のＦＤ部５５に蓄積された信号は、第３の転送トランジスタ５６をオーバーフローして、第３のＦＤ部５７（メモリ５０１）に蓄積される。
　図５５に示した回路構成を有する画素２の平面構成例は、図５３に示した画素２の平面構成例を適用できるため、ここではその説明を省略する。
　図５５に示した回路構成を有する画素２に対しても第１乃至第１４の実施の形態のいずれか１つまたは複数組み合わせて適用できる。
　＜第１６の実施の形態＞
　図５６は、第１６の実施の形態における画素２の断面構成例を示す図である。図５６に示した画素２と、図７に示した画素２を比較すると、画素間分離部８１の構成が異なり、他の点は同様である。図７に示した画素２の断面構成例と同様の部分に関しては説明を省略する。
　図５６に示した画素２の画素間分離部８１は、内側にポリシリコンまたは金属が充填された内側層４０１と、内側層４０１を囲む酸化膜４０２から構成される。このように、画素間分離部８１は、複数の層が積層された構成とすることもできる。
　画素間分離部８１に内側層４０１を設けた場合、図５７に示すように、内側層４０１に所定の電圧を供給する電源４２１を接続する構成としても良い。画素間分離部８１の内側層４０１にバイアスが印加される構成とすることで、ピニングを強化することができ、暗電流の発生をより抑制する構成とすることができる。
　第１５の実施の形態は、第１乃至第１４の実施の形態のいずれか１つまたは複数と組み合わせて実施することが可能である。
　＜第１７－１の実施の形態＞
　図５８は、第１７－１の実施の形態における画素２の回路構成例を示す図である。第１７－１の実施の形態における画素２は、第１の実施の形態における画素２と同じく、３つのＦＤ部を有した構成であり、さらにオーバーフロートランジスタ２０１が追加された構成とされている。第１の実施の形態における画素２と同じ構成の部分には、同一の符号を付し、適宜その説明は省略する。
　画素２は、光電変換部５１、第１の転送トランジスタ５２、第１のＦＤ部５３、第２の転送トランジスタ５４、第２のＦＤ部５５、第３の転送トランジスタ５６、第３のＦＤ部５７、リセットトランジスタ５８、増幅トランジスタ５９、選択トランジスタ６０、およびオーバーフロートランジスタ２０１を有している。
　オーバーフロートランジスタ２０１は、光電変換部５１と第３のＦＤ部５７との間に設けられ、光電変換部５１からオーバーフローした電荷が、第３のＦＤ部５７に蓄積される構成とされている。
　第１の転送トランジスタ５２は、光電変換部５１と第１のＦＤ部５３との間に設けられており、第１の転送トランジスタ５２のゲート電極には駆動信号TRGが供給される。この駆動信号TRGが高レベルとなると、第１の転送トランジスタ５２がオンにされて、光電変換部５１に蓄積されている電荷が、第１の転送トランジスタ５２を介して第１のＦＤ部５３に転送される。
　第２の転送トランジスタ５４は、第１のＦＤ部５３と第２のＦＤ部５５の間に設けられており、第２の転送トランジスタ５４のゲート電極には駆動信号FDGが供給される。この駆動信号FDGが高レベルとなると、第２の転送トランジスタ５４がオンにされて、第１のＦＤ部５３からの電荷が、第２の転送トランジスタ５４を介して第２のＦＤ部５５に転送される。
　第２の転送トランジスタ５４がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３と第２のＦＤ部５５を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。
　第３の転送トランジスタ５６は、第２のＦＤ部５５と第３のＦＤ部５７の間に設けられており、第３の転送トランジスタ５６のゲート電極には駆動信号FCGが供給される。この駆動信号FCGが高レベルとなると、第３の転送トランジスタ５６がオンにされて、第２のＦＤ部５５からの電荷が、第３の転送トランジスタ５６を介して第３のＦＤ部５７に転送される。
　第３の転送トランジスタ５６がオンにされることで、電荷が蓄積される領域が、第１のＦＤ部５３、第２のＦＤ部５５、および第３のＦＤ部５７を合わせた領域となり、光電変換部で発生した電荷を電圧に変換する際の変換効率を切り替えることができる。上記したように第３のＦＤ部５７には、光電変換部５１からオーバーフローし、オーバーフロートランジスタ２０１を介して転送された電荷も蓄積されている。
　リセットトランジスタ５８は、電源VDDと第３のＦＤ部５７に接続されており、リセットトランジスタ５８のゲート電極には駆動信号RSTが供給される。駆動信号RSTが高レベルとされるとリセットトランジスタ５８がオンされて第３のＦＤ部５７の電位が、電源電圧VDDのレベルにリセットされる。
　増幅トランジスタ５９は、ゲート電極が第１のＦＤ部５３に接続され、ドレインが電源VDDに接続されており、第１のＦＤ部５３に保持されている電荷に対応する信号を読み出す読み出し回路、所謂ソースフォロワ回路の入力部となる。すなわち、増幅トランジスタ５９は、ソースが選択トランジスタ６０を介して垂直信号線９に接続されることにより、その垂直信号線９の一端に接続される定電流源（不図示）とソースフォロワ回路を構成する。
　選択トランジスタ６０は、増幅トランジスタ５９のソースと垂直信号線９との間に接続されており、選択トランジスタ６０のゲート電極には駆動信号SELが供給される。駆動信号SELが高レベルとされると、選択トランジスタ６０がオンされて画素２が選択状態となる。これにより、増幅トランジスタ５９から出力される画素信号が、選択トランジスタ３１を介して、垂直信号線９に出力される。
　＜画素の平面構成例＞
　図５９は、図５８に示した回路構成を有する画素２のトランジスタが配置されているシリコン基板表面の平面構成例を示す図である。図５９に示した平面構成例は、図５に示した平面構成例と基本的に同様であるが、オーバーフロートランジスタ２０１が追加されている点が異なる。
　画素２の中央付近には、第１の転送トランジスタ５２のゲート電極TRGが形成されている。第１の転送トランジスタ５２のゲート電極TRGを中心として、画素２に含まれる第１の転送トランジスタ５２以外のトランジスタのゲートが配置されている。図中、第１の転送トランジスタ５２のゲート電極TRGの左側には第２の転送トランジスタ５４のゲート電極FDGが形成されている。ゲート電極TRGとゲート電極FDGとの間であり、シリコン基板内には、Ｎ＋拡散層で形成された第１のＦＤ部５３が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの図中上側には、第３の転送トランジスタ５６のゲート電極FCGが形成されている。第２の転送トランジスタ５４と第３の転送トランジスタ５６との間には、第２のＦＤ部５５が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの右上側には、リセットトランジスタ５８のゲート電極RSTが形成されている。第３の転送トランジスタ５６とリセットトランジスタ５８との間には、第３のＦＤ部５７が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中右側には、増幅トランジスタ５９のゲート電極AMPが形成されている。リセットトランジスタ５８と増幅トランジスタ５９との間には、Ｐ＋拡散層で形成され、電源電圧VDDと接続されるVDD領域７１が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中下側には、選択トランジスタ６０のゲート電極SELが形成されている。選択トランジスタ６０の図中左側には、垂直信号線９と接続されるVSL領域が形成されている。
　第１の転送トランジスタ５２の図中左下側には、Ｐ＋拡散層で形成されるVSS領域７３が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGと第３のＦＤ部５７との間には、オーバーフロートランジスタ２０１のゲート電極OFGが形成されている。
　画素２を囲むように、画素間分離部８１が形成されている。例えば、FFTI（Front Full Trench Isolation）で形成されている。画素間分離部８１は、半導体基板を非貫通または貫通したトレンチで形成することができる。画素間分離部８１により画素２間は、絶縁物で分離され、各画素２が電気的に分離された構成とされている。
　画素２を構成するトランジスタ間には、素子分離部８２が形成されている。素子分離部８２は、例えば、素子分離領域に所定の深さのトレンチを形成してその中に絶縁膜を埋め込んだ構造や、イオンインプラントにより形成された領域とされている。
　画素２は、画素境界領域に画素間分離部８１が設けられ、アクティブ領域には素子分離部８２により素子分離されている。アクティブ領域は、図中白抜きで示した領域であり、第１の転送トランジスタ５２のゲート電極TRG下から、VSL領域７２まで繋がった形状で構成されている。またオーバーフロートランジスタ２０１が設けられている領域にもアクティブ領域が設けられているため、第１の転送トランジスタ５２のアクティブ領域と第３のＦＤ部５７のアクティブ領域も繋がった形状で構成されている。
　素子分離部８２の一部は、画素間分離部８１と接するように構成されている。図５９に示した例では、第２の転送トランジスタ５４とVSS領域７３との間にある素子分離部８２と、VSS領域７３とVSL領域７２との間にある素子分離部８２は、画素間分離部８１と接するように構成されている。
　第１の転送トランジスタ５２以外の画素トランジスタ（第２の転送トランジスタ５４、第３の転送トランジスタ５６、リセットトランジスタ５８、増幅トランジスタ５９、選択トランジスタ６０）は、素子分離として素子分離部８２だけではなく、画素間分離部８１上にも設けられている。
　第１の転送トランジスタ５２とオーバーフロートランジスタ２０１以外の画素トランジスタのゲート電極は、図５９に示したように、画素間分離部８１にオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域が、平面視において、画素間分離部８１と重畳する領域がある状態で構成されている。画素間分離部８１にオーバーラップする構成とすることで、電極ゲートの領域を確保することができる。
　このように第１の転送トランジスタ５２以外の画素２に含まれるトランジスタは、第１の転送トランジスタを囲むように配置されている。また第１の転送トランジスタ５２とオーバーフロートランジスタ２０１以外の画素２に含まれる各トランジスタは、平面視において少なくとも一辺が画素間分離部８１と重畳し、その画素間分離部８１に重畳している辺と対向する辺は、素子分離部８２と重畳するように構成されている。
　このようにトランジスタを配置することで、１画素あたりに配置できる画素トランジスタのＷＬディメンジョン拡大できるため、画素トランジスタのカットオフばらつき、増幅ノイズを小さく設計することができる。また光電変換部５１で変換された電荷をＦＤ部に転送する第１の転送トランジスタ５２が、画素２の中心、すなわち光電変換部５１の中央に配置されていることで、光電変換部５１からの信号を、第１のＦＤ部５３に転送しやすい構成とすることができる。
　＜画素の断面構成例＞
　図６０に図５９に示した画素２に線分Ａ－Ａ’における断面構成例を示す。図６１に図５９に示した画素２に線分Ｂ－Ｂ’における断面構成例を示す。
　図６０、図６１に示した画素２の断面構成例を参照するに、画素２は、半導体基板８０と、そのおもて面側（図中上側）に形成された多層配線層(不図示)とを備える。図７中、下側が光入射面側であり、図示していないオンチップレンズやカラーフィルタなどが備えられている側である。図６０、図６１中、上側が配線層側であり、複数のトランジスタが形成されている。
　半導体基板８０には、フォトダイオードPDが画素単位に形成されている。半導体基板８０の画素２間には、半導体基板８０の裏面側（光入射面側）から基板深さ方向に所定の深さまで、半導体基板８０の深さ方向に隣接画素同士を分離する画素間分離部８１が形成されている。一方、多層配線層が形成された半導体基板８０の表面側には、各画素２に形成された１つのフォトダイオードPDに対して、１つの第１の転送トランジスタ５２が形成されている。第１の転送トランジスタ５２のゲート電極TRGは、フォトダイオードPDのＮ型領域と接続されている。第１の転送トランジスタ５２の図中左側には、第１のＦＤ部５３であるＮ＋領域１０５が形成されている。
　第１のＦＤ部５３の図中左側には、第２の転送トランジスタ５４が形成され、第２の転送トランジスタ５４のゲート電極FDGの下側には、Ｎ型の領域でチャネル１１３が形成されている。
　第２の転送トランジスタ５４のゲート電極FDGは、図６０に示すように、一方が画素間分離部８１と重畳する領域があるように位置および大きさで形成されている。図６０では示していないが、第２の転送トランジスタ５４のゲート電極FDGの一部は、素子分離部８２と重畳する領域があるように形成されている。
　第１の転送トランジスタ５２の図中右側には、素子分離部８２が形成され、素子分離部８２の下側には、ピニング膜１０８が形成されている。この素子分離部８２の図中右側には、増幅トランジスタ５９が形成されている。増幅トランジスタ５９のゲート電極AMPの下側には、Ｎ型の領域でチャネル１０６が形成されている。
　増幅トランジスタ５９のゲート電極AMPは、図６０に示すように、一方が、素子分離部８２と重畳する領域があり、他方が、画素間分離部８１と重畳する領域がある位置および大きさで形成されている。
　このように、第１の転送トランジスタ５２の周りに配置されたトランジスタ、例えば、図６０では、選択トランジスタ６０と増幅トランジスタ５９は、一方の辺（の一部）が画素間分離部１３２にあり、他方の辺（の一部）が素子分離部８２上にあるように構成されている。
　図６１に示した断面構成例を参照するに、第１のＦＤ部５３の図中左側には、素子分離部８２が形成され、素子分離部８２の下側には、ピニング膜１０８が形成されている。この素子分離部８２の図中右側には、選択トランジスタ６０が形成されている。選択トランジスタ６０のゲート電極SELの下側には、Ｎ型の領域でチャネル１０４が形成されている。
　選択トランジスタ６０のゲート電極SELは、図６１に示すように、一方が、素子分離部８２と重畳する領域があり、他方が、画素間分離部８１と重畳する領域がある位置および大きさで形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの図中右側には、オーバーフロートランジスタ２０１のゲート電極OFGが形成されている。第１の転送トランジスタ５２のゲート電極TRGの下側の図中右側の一部から、オーバーフロートランジスタ２０１のゲート電極OFGの下側には、Ｎ型の領域でチャネル１１４が形成されている。
　オーバーフロートランジスタ２０１の図中右側には、第３のＦＤ部５７であるＮ＋領域１１２が形成されている。
　このように、第１の転送トランジスタ５２の周りに配置されたトランジスタ、例えば、図６１では、選択トランジスタ６０は、一方の辺が画素間分離部８１にあり、他方の辺が素子分離部８２上にあるように構成されている。
　第１の転送トランジスタ５２のゲート電極TRGは、図６２、図６３に示すような垂直方向にもゲートが設けられている構成としても良い。図６２、図６３を参照するに、第１の転送トランジスタ５２のゲート電極TRGの一部が、フォトダイオードPDの一部に達するまで設けられた構成とされている。
　第１の転送トランジスタ５２のゲート電極TRGは、半導体基板８０の表面に設けられたゲート（水平方向に設けられたゲート）と、半導体基板８０内のフォトダイオードPDのＮ型の半導体領域１０１内まで設けられたゲート（垂直方向に設けられたゲート）とを有する構成とされている。
　このような縦方向にもゲートを有する縦型トランジスタが用いられた構成とすることもできる。ここでは、第１の転送トランジスタ５２が、縦型トランジスタである場合を例に挙げて説明したが、第１の転送トランジスタ５２以外のトランジスタが、縦型トランジスタである場合にも、本技術は適用できる。
　＜第１７－２の実施の形態＞
　図６４は、第１７－２の実施の形態における画素２の回路構成例を示す図である。図６４に示した第１７－２の実施の形態における画素２は、図５８に示した第１７－１の実施の形態における画素２から、オーバーフロートランジスタ２０１を削除した構成とされている点が異なり、他の点は同様である。同様である点については、適宜説明を省略する。
　第３のＦＤ部５７の一方は、光電変換部５１に接続され、他方はリセットトランジスタ５８に接続されている。
　図６５は、第１７－２の実施の形態における画素２の平面構成例を示す図である。第３のＦＤ部５７と光電変換部５１との間にオーバーフロートランジスタ２０１を備えない構成とされているため、第１の転送トランジスタ５２と第３のＦＤ部５７との間にオーバーフロートランジスタ２０１が配置されていない構成とされている。
　オーバーフロートランジスタ２０１は配置されていないが、オーバーフロートランジスタ２０１の機能を有する領域が設けられている。図６６は、図６５に示した線分Ｂ－Ｂ’における断面構成例を示す図である。第１の転送トランジスタ５２のゲート電極TRGの図中右側には、第３のＦＤ部５７であるＮ＋領域１１２が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの下側の図中右側の一部から、第３のＦＤ部５７の間には、Ｎ型の領域１２１が形成されている。このＮ型の領域１２１は、ポテンシャル勾配を有し、光電変換部５１からオーバーフローした電荷が第３のＦＤ部５７に転送されやすいように構成されている。このようなポテンシャル勾配を有する領域を、光電変換部５１と第３のＦＤ部５７との間に設けることで、オーバーフロートランジスタ２０１を設けない構成とすることもできる。図６６では、シリコン基板の表面にＮ＋領域１２１が形成されている例を示したが、表面から深さ方向に所定の深さだけ深い領域にポテンシャル勾配を有するＮ＋領域１２１が形成されている構成としても良い。Ｎ＋領域１２１を、第３のＦＤ部５７から離れた位置に設けることで、オーバーフロー制御がドレイン変調の影響を受けづらい構成とすることができる。なおここでのドレインは、第３のＦＤ部５７であり、オーバーフローしたことでドレイン電圧が降下し、ドレイン変調が起こることに対して影響を受けづらい構成とすることができる。
　図６５の線分Ａ－Ａ’における断面構成は、図６０に示した断面構成と同様であるため、その説明は省略する。
　図６７に断面構成例を示したように、オーバーフロートランジスタ２０１備えず、ポテンシャル勾配を有する領域１２１を有する画素２においても、第１の転送トランジスタ５２を、縦型トランジスタで形成した構成とすることもできる。
　＜第１７－３の実施の形態＞
　第１７－３の実施の形態における画素２について説明を加える。第１７－３の実施の形態における画素２の回路は、例えば図６４に示した３つのＦＤ部を有し、オーバーフロートランジスタ２０１は備えていない回路構成を適用できる。平面構成例は、図５（図１８）に示した画素２の平面構成例を適用できる。
　図６８は、第１７－３の実施の形態における画素２の断面構成例を示している。図６８に示した断面構成例は、図１８の線分Ｃ－Ｃ’における断面構成例となり、選択トランジスタ６０、第１の転送トランジスタ５２、および第３のＦＤ部５７が配置されている線分Ｃ－Ｃ’における断面構成例を示している。第１の転送トランジスタ５２と第３のＦＤ部５７との間には、素子分離部８２と、素子分離部８２の図中下側であり、シリコン基板内にＮ＋領域１２１が設けられている。
　Ｎ＋領域１２１は、ポテンシャル勾配を有する例えばＮ型の領域で形成されている。Ｎ＋領域１２１を、ポテンシャル勾配を有する領域で構成することで、光電変換部５１からオーバーフローした電荷を、第３のＦＤ部５７に転送されやすい構成とすることができる。このようなポテンシャル勾配を有するＮ＋領域１２１を、光電変換部５１と第３のＦＤ部５７との間であり、素子分離部８２の下側（シリコン基板内）に設けることで、オーバーフロートランジスタ２０１を設けない構成とすることもできる。また第１の転送トランジスタ５２と第３のＦＤ部５７との間に素子分離部８２を設けることで、第３のＦＤ部５７のドレイン変調の影響を受けずに、オーバーフローを制御することができる。
　図６９に断面構成例を示したように、オーバーフロートランジスタ２０１備えず、ポテンシャル勾配を有するＮ＋領域１２１を有する画素２においても、第１の転送トランジスタ５２を、縦型トランジスタで形成した構成とすることもできる。
　第１７の実施の形態においても、１画素あたりに配置できる画素トランジスタのＷＬディメンジョン拡大できる、画素トランジスタのカットオフばらつき、増幅ノイズを小さく設計することができる。また光電変換部５１で変換された電荷をＦＤ部に転送する第１の転送トランジスタ５２が、画素２の中心、すなわち光電変換部５１の中央に配置されていることで、光電変換部５１からの信号を、第１のＦＤ部５３に転送しやすい構成とすることができる。
　上述した第１乃至第１７の実施の形態は、単独で実施することはもちろんのこと、複数組み合わせて実施することも可能である。
　＜第１８－１の実施の形態＞
　図７０に示した画素２の平面構成例は、図２に示した画素２の回路構成例における平面構成例であり、第１８－１の実施の形態における画素２の平面構成例である。
　画素２の中央付近には、第１の転送トランジスタ５２のゲート電極TRGが形成されている。図中、第１の転送トランジスタ５２のゲート電極TRGの左側には第２の転送トランジスタ５４のゲート電極FDGが形成されている。ゲート電極TRGとゲート電極FDGとの間であり、シリコン基板内には、Ｎ＋拡散層で形成された第１のＦＤ部５３が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの図中上側には、第３の転送トランジスタ５６のゲート電極FCGが形成されている。第２の転送トランジスタ５４と第３の転送トランジスタ５６との間には、第２のＦＤ部５５が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの右上側には、リセットトランジスタ５８のゲート電極RSTが形成されている。第３の転送トランジスタ５６とリセットトランジスタ５８との間には、第３のＦＤ部５７が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの右側には、Ｐ＋拡散層で形成され、電源電圧VDDと接続されるVDD領域７１と、Ｐ＋拡散層で形成されるVSS領域７３が形成されている。
　第１の転送トランジスタ５２のゲート電極TRGの右下側であり、VSS領域７３の下側には、垂直信号線９と接続されるVSL領域７２が形成されている。VDD領域７１とVSS領域７３の間、VSS領域７３とVSL領域７２の間には、素子分離部８２が設けられている。
　第１の転送トランジスタ５２のゲート電極TRGの図中下側には、選択トランジスタ６０のゲート電極SELと、増幅トランジスタ５９のゲート電極AMPが形成されている。増幅トランジスタ５９のゲート電極AMPの図中左側には、VDD領域７１が形成されている。
　図７０に示した画素２においては、増幅トランジスタ５９のゲート電極AMPは、第１のＦＤ部５３の下側に形成されている。第１のＦＤ部５３とゲート電極AMPは、配線により接続されている。図７０に示した第１８－１の実施の形態における画素２においては、第１乃至第１７の実施の形態における画素２と比べて、第１のＦＤ部５３と増幅トランジスタ５９が近い位置に配置されている。
　第１のＦＤ部５３と増幅トランジスタ５９が近い位置に配置されていることで、高変換効率動作時のＤ（Data Phase）レンジを高くすることができ、かつ高変換効率が可能となり、低照度の画質を向上させることが可能となる。
　画素２を囲むように、画素間分離部８１が形成されている。画素間分離部８１により画素２間は、絶縁物で分離され、各画素２が電気的に分離された構成とされている。画素２を構成するトランジスタ間には、素子分離部８２が形成されている。素子分離部８２は、例えば、素子分離領域に所定の深さのトレンチを形成してその中に絶縁膜を埋め込んだ構造や、イオンインプラントにより形成された領域とされている。
　画素２は、画素境界領域に画素間分離部８１が設けられ、アクティブ領域には素子分離部８２により素子分離されている。アクティブ領域は、図中白抜きで示した領域であり、第１の転送トランジスタ５２のゲート電極TRG下から、VDD領域７１まで繋がった形状で構成されている。またアクティブ領域は、図中下側１辺に形成されているVSL領域７２からVDD領域７１まで繋がった形状で構成されている。
　素子分離部８２の一部は、画素間分離部８１と接するように構成されている。図７０に示した例では、第２の転送トランジスタ５４とVDD領域７１との間にある素子分離部８２、VDD領域７１とVSS領域７３との間にある素子分離部８２、VSS領域７３とVSL領域７２との間にある素子分離部８２は、画素間分離部８１と接するように構成されている。
　第１の転送トランジスタ５２以外の画素トランジスタ（第２の転送トランジスタ５４、第３の転送トランジスタ５６、リセットトランジスタ５８、増幅トランジスタ５９、選択トランジスタ６０）は、素子分離として素子分離部８２だけではなく、画素間分離部８１上にも設けられている。
　第１の転送トランジスタ５２以外の画素トランジスタのゲート電極は、図７０に示したように、画素間分離部８１にオーバーラップする構成とされている。換言すれば画素トランジスタのゲート電極の一部の領域が、平面視において、画素間分離部８１と重畳する領域がある状態で構成されている。画素間分離部８１にオーバーラップする構成とすることで、電極ゲートの領域を確保することができる。
　第１８－１の実施の形態における画素２においても、１画素あたりに配置できる画素トランジスタのＷＬディメンジョン拡大できるため、画素トランジスタのカットオフばらつき、増幅ノイズを小さく設計することができる。また光電変換部５１で変換された電荷をＦＤ部に転送する第１の転送トランジスタ５２が、画素２の中心、すなわち光電変換部５１の中央に配置されていることで、光電変換部５１からの信号を、第１のＦＤ部５３に転送しやすい構成とすることができる。
　＜第１８－２の実施の形態＞
　図７１に示した画素２の平面構成例は、図２に示した画素２の回路構成例における平面構成例であり、第１８－２の実施の形態における画素２の平面構成例である。
　図７１には、隣接する画素２－１と画素２－２を示した。画素２－１と画素２－２は、それぞれ図５に示した画素２と同様の構成を有し、トランジスタの配置などは基本的に同様である。図７１に示した画素２－１と画素２-２においては、第２の転送トランジスタ５４のゲート電極FDGは、図５に示したゲート電極FDGよりも小さく構成されている。
　図７１に示したゲート電極FDGは、図中左側の辺が画素間分離部８１と重畳し、右側の辺が素子分離部８２と重畳しているが、図５に示したゲート電極FDGと異なり、図中下側の辺は、素子分離部８２とは重畳していない構成とされている。
　第１８－２の実施の形態における画素２は、隣接する画素２内に位置する増幅トランジスタ５９と選択トランジスタ６０を、自画素２の増幅トランジスタ５９と選択トランジスタ６０として用いる構成とされている。画素２－２を自画素２として注目した場合、画素２－２に係わる図２に示した回路構成のうち、第１の転送トランジスタ５２、第２の転送トランジスタ５４、第３の転送トランジスタ５６、リセットトランジスタ５８は、画素２－２の領域内に配置されているトランジスタで構成され、増幅トランジスタ５９と選択トランジスタ６０は、図中左側に隣接する画素２－１（他画素２）の領域内に配置されているトランジスタで構成される。
　第１乃至第１８－１の実施の形態における画素２は、自画素２内に配置されているトランジスタで、自画素２に係わる図２に示した回路が構成できるようにトランジスタが配置されている例である。第１８－２の実施の形態における画素２は、自画素２内に配置されているトランジスタと、隣接する他画素２内に配置されているトランジスタで、自画素２に係わる図２に示した回路が構成できるように配置されている例である。
　図７１に示した範囲６０１内に配置されているトランジスタや領域により画素２－２で蓄積された電荷が処理される。範囲６０１内には、画素２－２の領域内に配置されている第１の転送トランジスタ５２－２、第１のＦＤ部５３－２、第２の転送トランジスタ５４－２、第２のＦＤ部５５－２、第３の転送トランジスタ５６－２、第３のＦＤ部５７－２、リセットトランジスタ５８－２、ＶＤＤ領域７１－２、およびＶＳＳ領域７３－２が含まれる。さらに範囲６０１内には、画素２－１の領域内に配置されている増幅トランジスタ５９－１、選択トランジスタ６０－１、VSL領域７２－１、VSS領域７３－１が含まれる。
　このように、増幅トランジスタ５９は、隣接する画素２の領域内に配置されているトランジスタが用いられる構成とされる。自画素２－２の第１のＦＤ部５３－２と他画素２－１の増幅トランジスタ５９－１は、画素間分離部を介して設けられる配線などで接続され、第１のＦＤ部５３－２から増幅トランジスタ５９－１に信号を供給できる構成とされている。
　隣接する画素２に配置されている増幅トランジスタ５９を用いることで、増幅トランジスタ５９と第１のＦＤ部５３との距離を短くすることができる。例えば、自画素２－２内の増幅トランジスタ５９－２と第１のＦＤ部５３－２との距離ａと、画素２－１内の増幅トランジスタ５９－１と画素２－２内の第１のＦＤ部５３－２との距離ｂを比較した場合、距離ａ＞距離ｂとの関係にある。
　第１８－１の実施の形態と同じく、増幅トランジスタ５９と第１のＦＤ部５３との距離を短くすることで、高変換効率動作時のＤレンジを高くすることができ、かつ高変換効率が可能となり、低照度の画質を向上させることが可能となる。
　このような構成とすることで、ゲート電極FDGのPolyシールドが不要となり、図７１に示したようにゲート電極FDGの面積を小さくすることができる。ゲート電極FDGの面積が小さくなることで、チャージインジェクションによるＰ（Preset Phase)相時の降圧も防ぐことが可能となる。
　増幅トランジスタ５９（AMP）と第２の転送トランジスタ５４（FDG）とのカップリングを低減し、高変換効率化することを同時に実現することが可能となる。
　＜第１８－３の実施の形態＞
　図７２に示した画素２の平面構成例は、図２に示した画素２の回路構成例における平面構成例であり、第１８－３の実施の形態における画素２の平面構成例である。
　上述した第１８－２の実施の形態における画素２は、隣接する画素２の領域内に配置されている増幅トランジスタ５９と選択トランジスタ６０を用いる例を挙げて説明した。第１８－３の実施の形態における画素２は、隣接する画素２の領域内に配置されている増幅トランジスタ５９を用い、自画素２の領域内に配置されている選択トランジスタ６０を用いる場合を例に挙げて説明する。このような構成の場合、図７２に示したようなトランジスタの配置となる。
　画素２－１と画素２－２は、同じ構成のため、画素２－１を例に挙げて画素２の構成について説明を加える。画素２－１の中央付近には、第１の転送トランジスタ５２－１のゲート電極TRGが形成されている。図中、第１の転送トランジスタ５２－１のゲート電極TRGの左斜め上側には第２の転送トランジスタ５４－１のゲート電極FDGが形成されている。ゲート電極TRGとゲート電極FDGとの間であり、シリコン基板内には、Ｎ＋拡散層で形成された第１のＦＤ部５３－１が設けられている。
　第１の転送トランジスタ５２－１のゲート電極TRGの図中上側には、第３の転送トランジスタ５６－１のゲート電極FCGが形成されている。第２の転送トランジスタ５４－１と第３の転送トランジスタ５６－１との間には、第２のＦＤ部５５－１が設けられている。
　第１の転送トランジスタ５２－１のゲート電極TRGの右上側には、リセットトランジスタ５８－１のゲート電極RSTが形成されている。第３の転送トランジスタ５６－１とリセットトランジスタ５８－１との間には、第３のＦＤ部５７－１が形成されている。
　第１の転送トランジスタ５２－１のゲート電極TRGの右側には、Ｐ＋拡散層で形成され、電源電圧VDDと接続されるVDD領域７１－１と、増幅トランジスタ５９－１のゲート電極AMPが形成されている。
　第１の転送トランジスタ５２－１のゲート電極TRGの下側には、VSS領域７３－１と、垂直信号線９と接続されるVSL領域７２－１と、選択トランジスタ６０－１のゲート電極SELが形成されている。
　図７２に示した図では、このような構成を有する隣接する２画素２を示している。図７２には、隣接する画素２－１と画素２－２を示した。図７２に示した画素２においては、図７１に示した画素２と同じく、第２の転送トランジスタ５４のゲート電極FDGは、図５に示したゲート電極FDGよりも小さく構成されている。
　第１８－３の実施の形態における画素２は、隣接する画素２内に位置する増幅トランジスタ５９－１を用いる構成とされている。画素２－２に注目した場合、画素２－２に係わる図２に示した回路構成のうち、第１の転送トランジスタ５２、第２の転送トランジスタ５４、第３の転送トランジスタ５６、リセットトランジスタ５８、および選択トランジスタ６０は、画素２－２（自画素）の領域内に配置されているトランジスタで構成され、増幅トランジスタ５９は、図中左側で隣接する画素２－１の領域内に配置されているトランジスタで構成される。
　第１８－３の実施の形態における画素２は、自画素２内に配置されているトランジスタと、隣接する他画素２内に配置されているトランジスタで、自画素２に係わる図２に示した回路を構成できるように配置されている。
　図７２に示した範囲６０２内に配置されているトランジスタや領域により画素２－２で蓄積された電荷が処理される。範囲６０２内には、画素２－２の領域内に配置されている第１の転送トランジスタ５２－２、第１のＦＤ部５３－２、第２の転送トランジスタ５４－２、第２のＦＤ部５５－２、第３の転送トランジスタ５６－２、第３のＦＤ部５７－２、リセットトランジスタ５８－２、選択トランジスタ６０－２、VDD領域７１、およびVSS領域７３が含まれる。さらに範囲６０２内には、画素２－１の領域内に配置されている増幅トランジスタ５９－１、VSS領域７３－１が含まれる。
　このように、増幅トランジスタ５９は、隣接する画素２の領域内に配置されているトランジスタが用いられる構成とされる。自画素２内の領域に配置されている第１のＦＤ部５３－１と他画素２内の領域に配置されている増幅トランジスタ５９は、画素間分離部８１を介して設けられている配線などで接続され、第１のＦＤ部５３から増幅トランジスタ５９に信号を供給できる構成とされている。また、画素２－２内の領域に配置されている選択トランジスタ６０－２と、画素２－１内の領域に配置されている増幅トランジスタ５９－１に接続されているVDD領域７１－１は、画素間分離部８１を介して設けられている配線などで接続され、増幅トランジスタ５９－１からの信号が選択トランジスタ６０－２に供給できる構成とされている。
　第１８－１の実施の形態と同じく、増幅トランジスタ５９と第１のＦＤ部５３との距離を短くすることで、高変換効率動作時のＤレンジを高くすることができ、かつ高変換効率が可能となり、低照度の画質を向上させることが可能となる。
　このような構成とすることで、ゲート電極FDGのPolyシールドが不要となり、図７２に示したようにゲート電極FDGの面積を小さくすることができる。ゲート電極FDGの面積が小さくなることで、チャージインジェクションによるＰ相時の降圧も防ぐことが可能となる。
　増幅トランジスタ５９（AMP）と第２の転送トランジスタ５４（FDG）とのカップリングを低減し、高変換効率を同時に実現することが可能となる。
　＜第１９－１の実施の形態＞
　第１９の実施の形態は、トランジスタ間の接続、トランジスタと所定の領域間の接続、所定の領域間の接続などに関する実施の形態であり、第１乃至第１８の実施の形態のいずれの形態にも適用できる。ここでは、図７１に示した第１８－２の実施の形態の画素２に対して第１９の実施の形態を適用した場合であり、第１のＦＤ部５３－２と、増幅トランジスタ５９－１のゲート電極AMPを接続する配線を例に挙げて説明する。
　図７３は、第１のＦＤ部５３－２と増幅トランジスタ５９－１の部分を拡大し、それらを接続する配線を示す図である。画素２－１と画素２－２との間には、画素間分離部８１が設けられている。増幅トランジスタ５９－１のゲート電極AMPの一方のサイドウォールは、画素間分離部８１上に位置し、他方のサイドウォールは、素子分離部８２上に位置している。
　ゲート電極AMPには、図中縦方向に設けられているメタルコンタクト７０１が接続されている。メタルコンタクト７０１は、配線７０３に接続されている。配線７０３は、半導体基板８０に積層されている多層配線層内のＭ１層に設けられている配線である。配線７０３には、メタルコンタクト７０２も接続され、真樽コンタクト７０２は、第１のＦＤ部５３－２に接続されている。
　このようなメタルコンタクト７０１，７０２や配線７０３を用いない接続について、図７４、図７５を参照して説明する。図７４は、第１９－１の実施の形態における画素２の平面構成例を示し、図７５は、増幅トランジスタ５９の部分を拡大した断面構成例を示す。
　図７４に示した平面構成例は、図７１に示した平面構成例と同じく、隣接する画素２－１と画素２－２を示している。図７４に示した画素２－１の領域内に配置されている増幅トランジスタ５９－１のゲート電極AMPは、隣接する画素２－２の第１のＦＤ部５３－２と接する位置まで延長して設けられている。増幅トランジスタ５９－１のゲート電極AMPは、画素間分離部８１上にも形成され、さらに先にある第１のＦＤ部５３－１上まで形成されている。
　図７５に示した断面構成例を参照するに、画素２－１と画素２－２との間には、画素間分離部８１が設けられている。増幅トランジスタ５９－１のゲート電極AMPの一方のサイドウォールは、画素間分離部８１上に位置し、他方のサイドウォールは、第１のＦＤ部５３－２上に位置している。ゲート電極AMPは、画素２－１内から、画素間分離部８１上を介して、画素２－２内の第１のＦＤ部５３－２上まで構成されている。
　ゲート電極AMPをPoly-Si（多結晶シリコン）で構成した場合、増幅トランジスタ５９－１と第１のＦＤ部５３－２は、Poly電極で直接的に接続された構成とされる。
　このように、メタルコンタクト７０１，７０２や配線７０３を用いない接続を適用することで、メタルコンタクト７０１，７０２や配線７０３のレイアウトやコンタクト容量などを考慮する必要がなく、設計制約が低減し、変換効率を向上させることができる。
　＜第１９－２の実施の形態＞
　図７６は、第１９－２の実施の形態における画素２の断面構成例を示す図である。図７６に示した画素２の構成は、増幅トランジスタ５９－１と第１のＦＤ部５３－２との接続をサイドコンタクト化した場合の構成を示す。
　増幅トランジスタ５９－１のゲート電極AMPは、画素２－２の第１のＦＤ部５３の側面に掘り込み構造を有し、その掘り込み構造に、ゲート電極AMPを構成する材料、例えば、Poly-Siが充填されている。ゲート電極AMPは、半導体基板８０内であり、第１のＦＤ部５３－２の側面で接する構造とされている。
　図７６に示したゲート電極AMPの構造は、ゲート電極AMPの一方は、画素２－１の素子分離部８２－１上に位置し、他方は、画素２－２の半導体基板８０の第１のＦＤ部５３－１の側面に設けられた掘り込み構造に位置し、その掘り込み構造の部分で、第１のＦＤ部５３－２と接する構造とされている。
　このように、第１のＦＤ部５３の側面からコンタクトをとる構造（サイドコンタクト化）とすることで、増幅トランジスタ５９のゲート電極AMP、例えば、Poly-Siで形成された電極のレイアウトの自由度を増すことが可能となり、変換効率とノイズ対策の設計に対しても自由度の高い設計が可能となる。
　＜第１９－３の実施の形態＞
　図７７は、第１９－３の実施の形態における画素２の断面構成例を示す図である。図７７に示した画素２の構成は、増幅トランジスタ５９－１と第１のＦＤ部５３－２との接続をサイドコンタクト化した場合の他の構成である。
　増幅トランジスタ５９－１のゲート電極AMPは、画素２－２の第１のＦＤ部５３－２側の画素間分離部８１に掘り込み構造を有し、その掘り込み構造に、ゲート電極AMPを構成する材料、例えば、Poly-Siが充填されている。ゲート電極AMPは、画素間分離部８１内で、第１のＦＤ部５３－２の側面で接する構造とされている。
　図７７に示したゲート電極AMPの構造は、ゲート電極AMPの一方は、画素２－１の素子分離部８２－１上に位置し、他方は、画素２－２の画素間分離部８１の側面に設けられた掘り込み構造に位置し、その掘り込み構造の部分で、第１のＦＤ部５３－２の側面と接する構造とされている。
　このように、第１のＦＤ部５３の側面からコンタクトをとる構造（サイドコンタクト化）することで、増幅トランジスタ５９のゲート電極AMPのレイアウトの自由度を増すことが可能となり、変換効率とノイズ対策の設計に対しても自由度の高い設計が可能となる。
　＜第１９－４の実施の形態＞
　図７８は、第１９－４の実施の形態における画素２の断面構成例を示す図である。図７８に示した画素２の構成は、増幅トランジスタ５９と第１のＦＤ部５３との接続をサイドコンタクト化した場合の他の構成を示す。
　図７８に示した構造は、例えば、図７０に示した画素２に対して適用できる。図７０に示した画素２は、平面視において第１のＦＤ部５３の図中下側に増幅トランジスタ５９が配置され、第１のＦＤ部５３と増幅トランジスタ５９が接続されている構造である。このような１画素２内に配置されている第１のＦＤ部５３と増幅トランジスタ５９に対して、第１９－４の実施の形態における接続を適用した場合について説明する。
　増幅トランジスタ５９のゲート電極AMPは、第１のＦＤ部５３と増幅トランジスタ５９との間にある素子分離部８２の一部、または素子分離８２の側面に掘り込み構造を有し、その掘り込み構造に、ゲート電極AMPを構成する材料、例えば、Poly-Siが充填されている構造を有する。
　ゲート電極AMPの一方（図中左側）は、画素間分離部８１上に位置し、他方は、掘り込み構造の部分において、第１のＦＤ部５３と接した構造とされている。ゲート電極AMPは、第１のＦＤ部５３の側面で接する構造とされている。
　このように、第１のＦＤ部５３の側面からコンタクトをとる構造（サイドコンタクト化）することで、増幅トランジスタ５９のゲート電極AMPのレイアウトの自由度を増すことが可能となり、変換効率とノイズ対策の設計に対しても自由度の高い設計が可能となる。
　＜第１９－５の実施の形態＞
　図７９は、第１９－５の実施の形態における画素２の断面構成例を示す図である。図７９に示した画素２の構成は、増幅トランジスタ５９－１と第１のＦＤ部５３－２との接続を、所定の材料で形成されたコンタクト７１１を用いた構造を有する。
　画素２－１と画素２－２との間には、画素間分離部８１が設けられている。増幅トランジスタ５９－１のゲート電極AMPの一方のサイドウォールは、画素間分離部８１上に位置し、他方のサイドウォールは、素子分離部８２上に位置している。コンタクト７１１は、ゲート電極AMPの上部の一部（図では約半分）を覆い、画素間分離部８１上に配置されているサイドウォールの上部を覆い、画素２－２に配置されている第１のＦＤ部５３－２の上部までを覆うように形成されている。
　コンタクト７１１は、例えば、Poly-Si（ポリシリコン）で形成されている。この場合、ゲート電極AMPは、例えば図７３を参照して説明したような構成を有し、そのようなゲート電極AMPから第１のＦＤ部５３まで繋ぐコンタクト７１１が形成されている。このようなコンタクト７１１を設けた構成とすることもできる。
　第１９－１の実施の形態と同じく、第１９－５の実施の形態においても、メタルコンタクト７０１，７０２や配線７０３のレイアウトやコンタクト容量などを考慮する必要がなく、設計制約が低減し、変換効率を向上させることができる。
　＜第１９－６の実施の形態＞
　図８０は、第１９－６の実施の形態における画素２の断面構成例を示す図である。図８０に示した画素２の構成は、図７９に示したコンタクト７１１をサイドコンタクト化した場合の構成である。
　図８０に示したコンタクト７１３は、画素２－２の第１のＦＤ部５３の側面に掘り込み構造を有し、その掘り込み構造に、コンタクト７１３を構成する材料、例えば、Poly-Siが充填されている。図８０に示したコンタクト７１３の一方は、画素２－１の増幅トランジスタ５９－１のゲート電極AMP上に位置し、他方は、画素２－２の第１のＦＤ部５３と－２の側面側に設けられた掘り込み構造に位置し、その掘り込み構造の部分で、第１のＦＤ部５３－２の側面と接する構造とされている。
　このように、第１のＦＤ部５３の側面からコンタクトをとる構造（サイドコンタクト化）することで、増幅トランジスタ５９のゲート電極AMPのレイアウトの自由度を増すことが可能となり、変換効率とノイズ対策の設計に対しても自由度の高い設計が可能となる。
　第１９の実施の形態によれば、サイドコンタクト化、Polyコンタクト化を組み合わせることで、ＦＤ部において白点に寄与する電界増加の要因である、ＦＤ部のSource/Drain（S/D）濃度を低減する構造とすることもできる。
　第１９の実施の形態は、第１乃至第１８の実施の形態のいずれとも組み合わせて実施することが可能である。また、１つの画素２内において、第１９－１乃至第１９－６の実施の形態のいずれか１つ、または複数の実施の形態を適用し、トランジスタや領域が接続されている構成とすることもできる。また隣接する２つの画素２内において、第１９－１乃至第１９－６の実施の形態のいずれか１つ、または複数の実施の形態を適用し、トランジスタや領域が接続されている構成とすることもできる。
　＜第２０－１の実施の形態＞
　図８１は、第２０－１の実施の形態における画素２の平面構成例を示す図である。図８１は、図５に示した第１の実施の形態における画素２に、第２０－１の実施の形態を適用した場合の画素２の平面構成例を示す図である。以下に説明する第２０の実施の形態は、第１乃至第１９の実施の形態のいずれか、または複数の実施の形態と組み合わせて適用することが可能であり、ここでは、第１の実施の形態と組み合わせた場合を例に挙げて説明を続ける。
　第２０の実施の形態における画素２は、コンタクトを有する。例えば、ＦＤ部間での配線カップリングが大きくなるような場合、コンタクトを設け、コンタクトによる壁を複数配置することで、隣接する部分からの影響を低減し、カップリングを低減させる。
　図８１に示した画素２においては、コンタクト７３１－１乃至７３１－１０が配置されている。コンタクト７３１は、例えば、図７３に示したメタルコンタクト７０１のように、半導体基板８０から多層配線層に対して縦方向に貫通して設けられ、所定の材料、例えばPoly-Siや金属などの材料で形成されている。
　第２の転送トランジスタ５４のゲート電極FDGの一方の端部にはコンタクト７３１－１が設けられ、他方の端部にはコンタクト７３１－２が設けられている。第３の転送トランジスタ５６のゲート電極FCGの一方の端部にはコンタクト７３１－３が設けられ、他方の端部にはコンタクト７３１－４が設けられている。リセットトランジスタ５８のゲート電極RSTの一方の端部にはコンタクト７３１－５が設けられ、他方の端部（図中右下の角の部分）にはコンタクト７３１－６が設けられている。
　増幅トランジスタ５９のゲート電極AMPの一方の端部にはコンタクト７３１－７が設けられ、他方の端部にはコンタクト７３１－８が設けられている。選択トランジスタ６０のゲート電極SELの一方の端部にはコンタクト７３１－９が設けられ、他方の端部にはコンタクト７３１－１０が設けられている。
　このように、それぞれのゲート電極の両端に、コンタクト７３１が設けられている。ゲート電極に隣接する領域、例えば、自画素２内で隣接する領域や、隣接する画素２の領域からの影響を、ゲート電極の端部に設けられているコンタクト７３１により防ぐことができる構造となる。
　コンタクト７３１－１乃至７３１－１０は、例えば、図７３に示したＭ１層内に設けられている配線７０３と接続された構成としても良い。また、配線７０３とは接続されないコンタクト７３１（以下、ダミーコンタクト７３２と記述する）が含まれていても良い。図８２は、ダミーコンタクト７３２を含む場合の画素２の平面構成例を示す図である。
　第２の転送トランジスタ５４のゲート電極FDGの一方の端部にはコンタクト７３１－１が設けられ、他方の端部にはダミーコンタクト７３２－１が設けられている。第３の転送トランジスタ５６のゲート電極FCGの一方の端部にはダミーコンタクト７３２－２が設けられ、他方の端部にはコンタクト７３１－４が設けられている。リセットトランジスタ５８のゲート電極RSTの一方の端部にはダミーコンタクト７３２－３が設けられ、他方の端部（図中右下の角の部分）にはコンタクト７３１－６が設けられている。
　増幅トランジスタ５９のゲート電極AMPの一方の端部にはダミーコンタクト７３２－４が設けられ、他方の端部にはコンタクト７３１－８が設けられている。選択トランジスタ６０のゲート電極SELの一方の端部にはダミーコンタクト７３２－５が設けられ、他方の端部にはコンタクト７３１－１０が設けられている。
　コンタクト７３１やダミーコンタクト７３２の配置は、図８１、図８２に示した配置に限定される記載ではなく、他の配置が適用されても良い。例えば、所定のゲート電極には、ダミーコンタクト７３２のみが配置されている、またはコンタクト７３１のみ配置されていても良い。また画素２内に、コンタクト７３１やダミーコンタクト７３２は配置されていないゲート電極が存在していても良い。
　このように、配線と接続されていないダミーコンタクト７３２が設けられている場合も、例えば、自画素２内で隣接する領域や、隣接する画素２の領域からの影響を、ゲート電極の端部に設けられているコンタクト７３１により防ぐことができる構造となる。
　＜第２０－２の実施の形態＞
　図８３は、第２０－２の実施の形態における画素２の平面構成例を示し、図８４は、図８３の線分Ｂ－Ｂ’における画素２の断面構成例を示す。図８３に示した画素２の平面構成例は、図５に示した第１の実施の形態における画素２に、第２０－２の実施の形態を適用した場合の画素２の平面構成例である。
　図８３に示した画素２においては、ダミーコンタクト７３２が、画素間分離部８１上に配置されている。図８３に示した例では、画素２の図中左上の角の部分に、ダミーコンタクト７３２－１１が配置され、図中左下の角の部分に、ダミーコンタクト７３２－１２が配置され、図中右下の角の部分に、ダミーコンタクト７３２－１３が配置されている。
　図８３に示した例では、図中右上の角の部分には、リセットトランジスタ５８のゲート電極RSTが形成されているため、ダミーコンタクト７３２は配置されていない例を示した。例えば、リセットトランジスタ５８に対しては、第２０－１の実施の形態を適用し、コンタクト７３１－５とコンタクト７３１－６（図８１）が配置されるようにしても良い。または、リセットトランジスタ５８に対しては、第２０－１の実施の形態を適用し、ダミーコンタクト７３２－３とコンタクト７３１－６（図８１）が配置されるようにしても良い。
　第２０－２の実施の形態は、第２０－１の実施の形態と組み合わせて適用することが可能である。
　図８４は、図８３の線分Ｂ－Ｂ’における画素２の断面構成例を示す図である。図８４に示した断面構成例は、図２０の断面構成例と基本的に同様の構成であり、ダミーコンタクト７３２－１３が画素間分離部８１上に配置されている点が異なる。
　画素間分離部８１に設けられているダミーコンタクト７３２は、GNDに固定される構成としても良い。なおここでは、画素間分離部８１上にダミーコンタクト７３２が設けられている場合を例に挙げて説明したが、素子分離部８２上にダミーコンタクト７３２が設けられている構成や、画素間分離部８１と素子分離部８２にダミーコンタクト７３２が設けられている構成にすることも可能である。
　＜第２０－３の実施の形態＞
　図８５は、第２０－３の実施の形態における画素２の平面構成例を示し、図８６は、図８５の線分Ｂ－Ｂ’における画素２の断面構成例を示す。
　第２０－３の実施の形態における画素２は、図２０－２の実施の形態における画素２（図８３、図８４）に対して、Polyコンタクト７４１を追加した構成とされている。
　図８５、図８６に示した画素２においては、画素間分離部８１上にPoly-Siで形成されたPolyコンタクト７４１が所定の大きさおよび厚さで形成され、そのPolyコンタクト７４１に、ダミーコンタクト７３２が接続されている。例えば、図８６の断面構成例を参照するに、画素間分離部８１上に、Polyコンタクト７４１－１が形成され、Polyコンタクト７４１－１上にダミーコンタクト７３２－１１が接続されている。
　図８５の平面構成例を参照するに、画素２の図中左上の角の部分に、Polyコンタクト７４１－１とダミーコンタクト７３２－１１が配置され、図中左下の角の部分に、Polyコンタクト７４１－２とダミーコンタクト７３２－１２が配置され、図中右下の角の部分に、Polyコンタクト７４１－３とダミーコンタクト７３２－１３が配置されている。
　第２０－３の実施の形態は、第２０－１の実施の形態および第２０－２の実施の形態のどちらか、または両方組み合わせて適用することが可能である。
　画素間分離部８１に設けられているPolyコンタクト７４１とダミーコンタクト７３２は、GNDに固定されている構成とすることもできる。Polyコンタクト７４１とダミーコンタクト７３２は、素子分離部８２上にも設ける構成とすることもできる。
　＜第２０－４の実施の形態＞
　図８７は、第２０－４の実施の形態における画素２の平面構成例を示し、図８８は、図８７の線分Ｂ－Ｂ’における画素２の断面構成例を示す。
　第２０－４の実施の形態における画素２は、図２０－４の実施の形態における画素２（図８５、図８６）に対して、配線７５１を追加した構成とされている。
　図８７、図８８に示した画素２においては、画素間分離部８１上にPoly-Siで形成されたPolyコンタクト７４１が所定の大きさおよび厚さで形成され、そのPolyコンタクト７４１に、ダミーコンタクト７３２が接続され、ダミーコンタクト７３２に配線７５１が接続されている。例えば、図８８の断面構成例を参照するに、画素間分離部８１上に、Polyコンタクト７４１－１が形成され、Polyコンタクト７４１－１上にダミーコンタクト７３２－１１が接続され、そのダミーコンタクト７３２－１１に配線７５１が接続されている。
　図８７の平面構成例を参照するに、配線７５１は、画素２の図中左上の角の部分配置されているダミーコンタクト７３２－１１、図中左下の角の部分に配置されているダミーコンタクト７３２－１２、および図中右下の角の部分に配置されているダミーコンタクト７３２－１３を接続するように配線されている。また配線７５１は、第２のＦＤ部５５上にも配線されている。
　このように配線７５１を設けた場合、配線７５１を、第２のＦＤ部５５や第３のＦＤ部５７の一部として用い、第２のＦＤ部５５や第３のＦＤ部５７の容量を増大させる構成とすることもできる。
　配線７５１は、半導体基板８０に積層されている多層配線層内に設けられていても良いし、半導体基板８０のトランジスタが形成されている面（層）に形成されていても良い。
　第２０－４の実施の形態は、第２０－１の実施の形態乃至第２０－３の実施の形態のいずれか、または複数組み合わせて適用することが可能である。
　＜電子機器への適用例＞
　本技術は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像素子を用いる複写機など、画像取込部（光電変換部）に撮像素子を用いる電子機器全般に対して適用可能である。撮像素子は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図８９は、本技術を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
　図８９の撮像素子１０００は、レンズ群などからなる光学部１００１、撮像素子（撮像デバイス）１００２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路１００３を備える。また、撮像素子１０００は、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８も備える。DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７および電源部１００８は、バスライン１００９を介して相互に接続されている。
　光学部１００１は、被写体からの入射光（像光）を取り込んで撮像素子１００２の撮像面上に結像する。撮像素子１００２は、光学部１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示部１００５は、例えば、LCD(Liquid Crystal Display)や有機EL(Electro Luminescence)ディスプレイ等の薄型ディスプレイで構成され、撮像素子１００２で撮像された動画または静止画を表示する。記録部１００６は、撮像素子１００２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部１００７は、ユーザによる操作の下に、撮像素子１０００が持つ様々な機能について操作指令を発する。電源部１００８は、DSP回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６および操作部１００７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　図８９に示した撮像装置の一部に、第１乃至第９の実施の形態における撮像装置１を適用することができる。
　＜内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図９０は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図９０では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図９１は、図９０に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図９２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図９２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図９２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図９３は、撮像部１２０３１の設置位置の例を示す図である。
　図９３では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図９３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　光を電荷に変換する光電変換部と、
　前記電荷を一時的に蓄積する蓄積部と、
　前記蓄積部に電荷を転送する転送部と、
　画素間を分離する画素間分離部と、
　素子を分離する素子分離部と、
　平面視において前記転送部を囲むように配置された複数のトランジスタと
　を備え、
　平面視において、
　前記複数のトランジスタのそれぞれは、少なくとも１辺が前記画素間分離部と重畳する領域があり、前記１辺と対向する辺は、前記素子分離部と重畳する領域がある
　撮像素子。
（２）
　複数の前記蓄積部と、前記複数の蓄積部にそれぞれ電荷を転送する複数の前記転送部を備え、
　前記光電変換部から前記蓄積部に電荷を転送する第１の転送部以外の第２の転送部は、前記第１の転送部の周りに配置されている
　前記（１）に記載の撮像素子。
（３）
　前記素子分離部の一部は、前記画素間分離部と接している
　前記（１）または（２）に記載の撮像素子。
（４）
　前記素子分離部は、酸化膜、またはイオンインプラントにより形成された領域である
　前記（１）乃至（３）のいずれかに記載の撮像素子。
（５）
　前記複数の蓄積部は、直列に接続され、
　前記光電変換部から転送された電荷と、前記光電変換部からオーバーフローした電荷を蓄積する
　前記（１）乃至（４）のいずれかに記載の撮像素子。
（６）
　前記蓄積部に隣接する前記素子分離部は、前記蓄積部に隣接しない前記素子分離部よりも深い位置まで形成されている
　前記（１）乃至（５）のいずれかに記載の撮像素子。
（７）
　複数の前記蓄積部を備え、前記複数の蓄積部のそれぞれに隣接する前記素子分離部のうち、少なくとも１つの素子分離部は、他の素子分離部よりも深く形成されている
　前記（６）に記載の撮像素子。
（８）
　前記蓄積部に隣接する前記素子分離部の深さは、前記蓄積部に隣接しない前記素子分離部の深さの１．２乃至２．０倍の深さで形成されている
　前記（６）または（７）に記載の撮像素子。
（９）
　前記蓄積部に隣接する前記素子分離部の深さは、隣接する前記蓄積部に掛かる電圧と前記蓄積部の容量の大きさに応じた深さである
　前記（６）乃至（８）のいずれかに記載の撮像素子。
（１０）
　前記蓄積部に掛かる電圧の降圧または昇圧を制御する制御線をさらに備える
　前記（１）乃至（９）のいずれかに記載の撮像素子。
（１１）
　前記光電変換部の蓄積期間において、前記制御線は、前記蓄積部にかかる電圧を降圧する制御を行う
　前記（１０）に記載の撮像素子。
（１２）
　前記蓄積部からの信号の読み出し期間において、前記制御線は、前記蓄積部にかかる電圧を昇圧する制御を行う
　前記（１０）または（１１）に記載の撮像素子。
（１３）
　複数の前記蓄積部を備え、前記複数の蓄積部のうちの少なくとも１以上に、前記制御線が接続されている
　前記（１０）乃至（１２）のいずれかに記載の撮像素子。
（１４）
　前記画素間分離部と前記素子分離部が接する領域の前記画素間分離部は、平面視において膨らんだ形状を含む
　前記（１）乃至（１３）のいずれかに記載の撮像素子。
（１５）
　前記画素間分離部と前記素子分離部が接する領域の前記素子分離部は、平面視において膨らんだ形状を含む
　前記（１）乃至（１３）のいずれかに記載の撮像素子。
（１６）
　前記画素間分離部は、ポリシリコンまたは金属で形成された第１の層と、前記第１の層に積層された酸化膜の第２の層から構成される
　前記（１）乃至（１５）のいずれか請求項１に記載の撮像素子。
（１７）
　前記第１の層には、電源電圧が接続されている
　前記（１６）に記載の撮像素子。
（１８）
　前記複数の蓄積部のうちの１つの蓄積部と、前記第１の転送部との間に、前記光電変換部からオーバーフローした電荷を転送するオーバーフローゲートをさらに備える
　前記（２）に記載の撮像素子。
（１９）
　前記複数の蓄積部のうちの１つの蓄積部と、前記第１の転送部との間に、ポテンシャル勾配を有する領域をさらに備える
　前記（２）に記載の撮像素子。
（２０）
　第１の画素の増幅トランジスタと、前記第１の画素に隣接する第２の画素の前記蓄積部は、接続されている
　前記（１）乃至（１９）のいずれかに記載の撮像素子。
（２１）
　第１の画素の増幅トランジスタと、前記第１の画素に隣接する第２の画素の前記蓄積部は、前記第１の画素と前記第２の画素の間に設けられている前記画素間分離部上に設けられている配線で接続されている
　前記（１）乃至（１９）のいずれかに記載の撮像素子。
（２２）
　前記第１の画素の前記増幅トランジスタと、前記第２の画素の選択トランジスタは、前記第１の画素と前記第２の画素の間に設けられている前記画素間分離部上に設けられている配線で接続されている
　前記（２１）に記載の撮像素子。
（２３）
　第１の画素の増幅トランジスタのゲート電極は、前記第１の画素と前記第１の画素に隣接する第２の画素の間に設けられている前記画素間分離部上を介して前記第２の画素の前記蓄積部と接続する位置まで設けられている
　前記（１）乃至（２２）のいずれかに記載の撮像素子。
（２４）
　第１の画素の増幅トランジスタのゲート電極は、前記第１の画素と前記第１の画素に隣接する第２の画素の間に設けられている前記画素間分離部上を介して前記第２の画素の前記蓄積部と接続する位置まで設けられているポリシリコンで形成されたコンタクトで接続されている
　前記（１）乃至（２２）のいずれかに記載の撮像素子。
（２５）
　前記第１の画素の増幅トランジスタのゲート電極は、前記第１の画素に隣接する第２の画素の前記蓄積部の側面と、前記第２の画素に掘り込まれた領域で接続されている
　前記（２３）に記載の撮像素子。
（２６）
　前記複数のトランジスタのそれぞれのゲート電極上にコンタクトをさらに備える
　前記（１）乃至（２５）のいずれかに記載の撮像素子。
（２７）
　前記画素間分離部上に複数のコンタクトを備え、
　前記複数のコンタクトと前記蓄積部は接続されている
　前記（１）乃至（２５）のいずれかに記載の撮像素子。
（２８）
　光を電荷に変換する光電変換部と、
　前記電荷を一時的に蓄積する蓄積部と、
　前記蓄積部に電荷を転送する転送部と、
　画素間を分離する画素間分離部と、
　素子を分離する素子分離部と、
　平面視において前記転送部を囲むように配置された複数のトランジスタと
　を備え、
　平面視において、
　前記複数のトランジスタのそれぞれは、少なくとも１辺が前記画素間分離部と重畳する領域があり、前記１辺と対向する辺は、前記素子分離部と重畳する領域がある
　撮像素子と、
　前記撮像素子からの信号を処理する処理部と
　を備える電子機器。
　１　撮像装置，　２　画素，　３　画素アレイ部，　４　垂直駆動回路，　５　カラム信号処理回路，　６　水平駆動回路，　７　出力回路，　８　制御回路，　９　垂直信号線，　１０　画素駆動線，　１１　水平信号線，　１３　入出力端子，　３１　選択トランジスタ，　５１　光電変換部，　５２　第１の転送トランジスタ，　５３　第１のＦＤ部，　５４　第２の転送トランジスタ，　５５　第２のＦＤ部，　５６　第３の転送トランジスタ，　５７　第３のＦＤ部，　５８　リセットトランジスタ，　５９　増幅トランジスタ，　６０　選択トランジスタ，　６１　光電変換部，　７１　VDD領域，　７２　VSL領域，　７３　VSS領域，　８０　半導体基板，　８１　画素間分離部，　８２　素子分離部，　１０１　半導体領域，　１０２　半導体領域，　１０４　チャネル，　１０５　領域，　１０６　チャネル，　１０７，１０８，１０９，１１０　ピニング膜，　１１１　領域，　１１２　領域，　１３１　素子分離部，　１３２　画素間分離部，　１５１　コンタクト，　２０１　オーバーフロートランジスタ，　３０１，３０２，３０３　カップリング線，　３１１，３１２，３１３　容量素子

Claims (28)

  1. 　光を電荷に変換する光電変換部と、
    　前記電荷を一時的に蓄積する蓄積部と、
    　前記蓄積部に電荷を転送する転送部と、
    　画素間を分離する画素間分離部と、
    　素子を分離する素子分離部と、
    　平面視において前記転送部を囲むように配置された複数のトランジスタと
    　を備え、
    　平面視において、
    　前記複数のトランジスタのそれぞれは、少なくとも１辺が前記画素間分離部と重畳する領域があり、前記１辺と対向する辺は、前記素子分離部と重畳する領域がある
    　撮像素子。
  2. 　複数の前記蓄積部と、前記複数の蓄積部にそれぞれ電荷を転送する複数の前記転送部を備え、
    　前記光電変換部から前記蓄積部に電荷を転送する第１の転送部以外の第２の転送部は、前記第１の転送部の周りに配置されている
    　請求項１に記載の撮像素子。
  3. 　前記素子分離部の一部は、前記画素間分離部と接している
    　請求項１に記載の撮像素子。
  4. 　前記素子分離部は、酸化膜、またはイオンインプラントにより形成された領域である
    　請求項１に記載の撮像素子。
  5. 　前記複数の蓄積部は、直列に接続され、
    　前記光電変換部から転送された電荷と、前記光電変換部からオーバーフローした電荷を蓄積する
    　請求項１に記載の撮像素子。
  6. 　前記蓄積部に隣接する前記素子分離部は、前記蓄積部に隣接しない前記素子分離部よりも深い位置まで形成されている
    　請求項１に記載の撮像素子。
  7. 　複数の前記蓄積部を備え、前記複数の蓄積部のそれぞれに隣接する前記素子分離部のうち、少なくとも１つの素子分離部は、他の素子分離部よりも深く形成されている
    　請求項６に記載の撮像素子。
  8. 　前記蓄積部に隣接する前記素子分離部の深さは、前記蓄積部に隣接しない前記素子分離部の深さの１．２乃至２．０倍の深さで形成されている
    　請求項６に記載の撮像素子。
  9. 　前記蓄積部に隣接する前記素子分離部の深さは、隣接する前記蓄積部に掛かる電圧と前記蓄積部の容量の大きさに応じた深さである
    　請求項６に記載の撮像素子。
  10. 　前記蓄積部に掛かる電圧の降圧または昇圧を制御する制御線をさらに備える
    　請求項１に記載の撮像素子。
  11. 　前記光電変換部の蓄積期間において、前記制御線は、前記蓄積部にかかる電圧を降圧する制御を行う
    　請求項１０に記載の撮像素子。
  12. 　前記蓄積部からの信号の読み出し期間において、前記制御線は、前記蓄積部にかかる電圧を昇圧する制御を行う
    　請求項１０に記載の撮像素子。
  13. 　複数の前記蓄積部を備え、前記複数の蓄積部のうちの少なくとも１以上に、前記制御線が接続されている
    　請求項１０に記載の撮像素子。
  14. 　前記画素間分離部と前記素子分離部が接する領域の前記画素間分離部は、平面視において膨らんだ形状を含む
    　請求項１に記載の撮像素子。
  15. 　前記画素間分離部と前記素子分離部が接する領域の前記素子分離部は、平面視において膨らんだ形状を含む
    　請求項１に記載の撮像素子。
  16. 　前記画素間分離部は、ポリシリコンまたは金属で形成された第１の層と、前記第１の層に積層された酸化膜の第２の層から構成される
    　請求項１に記載の撮像素子。
  17. 　前記第１の層には、電源電圧が接続されている
    　請求項１６に記載の撮像素子。
  18. 　前記複数の蓄積部のうちの１つの蓄積部と、前記第１の転送部との間に、前記光電変換部からオーバーフローした電荷を転送するオーバーフローゲートをさらに備える
    　請求項２に記載の撮像素子。
  19. 　前記複数の蓄積部のうちの１つの蓄積部と、前記第１の転送部との間に、ポテンシャル勾配を有する領域をさらに備える
    　請求項２に記載の撮像素子。
  20. 　第１の画素の増幅トランジスタと、前記第１の画素に隣接する第２の画素の前記蓄積部は、接続されている
    　請求項１に記載の撮像素子。
  21. 　第１の画素の増幅トランジスタと、前記第１の画素に隣接する第２の画素の前記蓄積部は、前記第１の画素と前記第２の画素の間に設けられている前記画素間分離部上に設けられている配線で接続されている
    　請求項１に記載の撮像素子。
  22. 　前記第１の画素の前記増幅トランジスタと、前記第２の画素の選択トランジスタは、前記第１の画素と前記第２の画素の間に設けられている前記画素間分離部上に設けられている配線で接続されている
    　請求項２１に記載の撮像素子。
  23. 　第１の画素の増幅トランジスタのゲート電極は、前記第１の画素と前記第１の画素に隣接する第２の画素の間に設けられている前記画素間分離部上を介して前記第２の画素の前記蓄積部と接続する位置まで設けられている
    　請求項１に記載の撮像素子。
  24. 　第１の画素の増幅トランジスタのゲート電極は、前記第１の画素と前記第１の画素に隣接する第２の画素の間に設けられている前記画素間分離部上を介して前記第２の画素の前記蓄積部と接続する位置まで設けられているポリシリコンで形成されたコンタクトで接続されている
    　請求項１に記載の撮像素子。
  25. 　前記第１の画素の増幅トランジスタのゲート電極は、前記第１の画素に隣接する第２の画素の前記蓄積部の側面と、前記第２の画素に掘り込まれた領域で接続されている
    　請求項２３に記載の撮像素子。
  26. 　前記複数のトランジスタのそれぞれのゲート電極上にコンタクトをさらに備える
    　請求項１に記載の撮像素子。
  27. 　前記画素間分離部上に複数のコンタクトを備え、
    　前記複数のコンタクトと前記蓄積部は接続されている
    　請求項１に記載の撮像素子。
  28. 　光を電荷に変換する光電変換部と、
    　前記電荷を一時的に蓄積する蓄積部と、
    　前記蓄積部に電荷を転送する転送部と、
    　画素間を分離する画素間分離部と、
    　素子を分離する素子分離部と、
    　平面視において前記転送部を囲むように配置された複数のトランジスタと
    　を備え、
    　平面視において、
    　前記複数のトランジスタのそれぞれは、少なくとも１辺が前記画素間分離部と重畳する領域があり、前記１辺と対向する辺は、前記素子分離部と重畳する領域がある
    　撮像素子と、
    　前記撮像素子からの信号を処理する処理部と
    　を備える電子機器。
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196742A (ja) * 2005-01-14 2006-07-27 Canon Inc 撮像装置および撮像装置の駆動方法
JP2010087369A (ja) * 2008-10-01 2010-04-15 Canon Inc 光電変換装置、撮像システム、及び光電変換装置の製造方法
JP2014236071A (ja) * 2013-05-31 2014-12-15 ソニー株式会社 固体撮像素子、電子機器、および製造方法
WO2016136487A1 (ja) * 2015-02-27 2016-09-01 ソニー株式会社 撮像素子、撮像装置、並びに、製造装置および方法
US20170040365A1 (en) * 2014-08-19 2017-02-09 Samsung Electronics Co., Ltd. Complementary metal-oxide-semiconductor image sensors
JP2019004090A (ja) * 2017-06-19 2019-01-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
WO2019220810A1 (ja) * 2018-05-16 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置
JP2020013817A (ja) * 2018-07-13 2020-01-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
US20200212092A1 (en) * 2018-12-28 2020-07-02 SK Hynix Inc. Vertical pin-type capacitor and image sensing device including the same
US20200251512A1 (en) * 2019-02-01 2020-08-06 Samsung Electronics Co., Ltd. Semiconductor device including floating diffusion and extension pattern
WO2021235101A1 (ja) * 2020-05-20 2021-11-25 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
WO2022149388A1 (ja) * 2021-01-05 2022-07-14 ソニーセミコンダクタソリューションズ株式会社 撮像装置および測距システム

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006196742A (ja) * 2005-01-14 2006-07-27 Canon Inc 撮像装置および撮像装置の駆動方法
JP2010087369A (ja) * 2008-10-01 2010-04-15 Canon Inc 光電変換装置、撮像システム、及び光電変換装置の製造方法
JP2014236071A (ja) * 2013-05-31 2014-12-15 ソニー株式会社 固体撮像素子、電子機器、および製造方法
US20170040365A1 (en) * 2014-08-19 2017-02-09 Samsung Electronics Co., Ltd. Complementary metal-oxide-semiconductor image sensors
WO2016136487A1 (ja) * 2015-02-27 2016-09-01 ソニー株式会社 撮像素子、撮像装置、並びに、製造装置および方法
JP2019004090A (ja) * 2017-06-19 2019-01-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置および電子機器
WO2019220810A1 (ja) * 2018-05-16 2019-11-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および固体撮像装置
JP2020013817A (ja) * 2018-07-13 2020-01-23 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子および電子機器
US20200212092A1 (en) * 2018-12-28 2020-07-02 SK Hynix Inc. Vertical pin-type capacitor and image sensing device including the same
US20200251512A1 (en) * 2019-02-01 2020-08-06 Samsung Electronics Co., Ltd. Semiconductor device including floating diffusion and extension pattern
WO2021235101A1 (ja) * 2020-05-20 2021-11-25 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
WO2022149388A1 (ja) * 2021-01-05 2022-07-14 ソニーセミコンダクタソリューションズ株式会社 撮像装置および測距システム

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