WO2024058140A1 - 半導体装置 - Google Patents

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WO2024058140A1
WO2024058140A1 PCT/JP2023/033089 JP2023033089W WO2024058140A1 WO 2024058140 A1 WO2024058140 A1 WO 2024058140A1 JP 2023033089 W JP2023033089 W JP 2023033089W WO 2024058140 A1 WO2024058140 A1 WO 2024058140A1
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WO
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insulating film
layer
semiconductor device
element isolation
gate electrode
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PCT/JP2023/033089
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English (en)
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奨悟 池浦
振一郎 柳
Original Assignee
株式会社デンソー
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Definitions

  • the present disclosure relates to a semiconductor device having a gate electrode.
  • STI isolation section abbreviation for Shallow Trench Isolation
  • a gate electrode is disposed on the main surface of the semiconductor substrate using the element isolation insulating film forming the STI isolation section as a gate insulating film.
  • An object of the present disclosure is to provide a semiconductor device that can apply a high voltage to a gate electrode.
  • a semiconductor device includes a semiconductor substrate having a main surface, a first conductivity type drift layer formed in a surface layer portion on the main surface side, and a first conductivity type drift layer formed in a surface layer portion of the drift layer.
  • a device isolation insulating film for isolation is arranged, a laminated insulating film is arranged on the device isolation insulating film, and the gate insulating film includes the device isolation insulating film and the laminated insulating film.
  • the gate insulating film is configured to include an element isolation insulating film and a laminated insulating film. Therefore, the gate insulating film can be easily made thicker, and a sufficiently high voltage can be easily applied to the gate electrode.
  • FIG. 1 is a cross-sectional view of a semiconductor device in a first embodiment.
  • FIG. 2 is a plan view showing the positional relationship among a trench isolation section, a drain region, a source region, a gate insulating film, and a gate electrode shown in FIG. 1.
  • FIG. 3 is a cross-sectional view of a semiconductor device in a second embodiment.
  • FIG. 7 is a cross-sectional view of a semiconductor device in a third embodiment.
  • FIG. 7 is a cross-sectional view of a semiconductor device in a fourth embodiment.
  • FIG. 7 is a cross-sectional view of a semiconductor device in a fifth embodiment.
  • FIG. 7 is a plan view showing the positional relationship among the trench isolation section, drain region, source region, gate insulating film, and gate electrode shown in FIG. 6.
  • FIG. 7 is a cross-sectional view of a semiconductor device in a sixth embodiment.
  • FIG. 7 is a cross-sectional view of a semiconductor device in a seventh embodiment.
  • FIG. 7 is a cross-sectional view of a semiconductor device in an eighth embodiment.
  • FIG. 1 is a cross-sectional view taken along line II in FIG. 2.
  • FIG. 2 shows portions of a drain region 32 and a source region 35, which will be described later, that are exposed from the main surface 10a of the SOI substrate 10.
  • the semiconductor device of this embodiment is constructed using an SOI (Silicon On Insulator) substrate 10 in which an active layer 13 is stacked on a support substrate 11 with a buried insulating film 12 interposed therebetween.
  • the SOI substrate 10 corresponds to a semiconductor substrate.
  • the support substrate 11 is made of a silicon substrate or the like
  • the buried insulating film 12 is made of an oxide film or the like.
  • the active layer 13 is constructed using an n - type silicon substrate or the like with a predetermined impurity concentration.
  • the surface of the SOI substrate 10 that includes the surface of the active layer 13 will also be referred to as the main surface 10a of the SOI substrate 10.
  • the active layer 13 is divided into an element region 14 and a field ground region 15 by a trench isolation portion 20, thereby providing element isolation.
  • the active layer 13 is isolated by a trench isolation section 20 such that the element region 14 is surrounded by the field ground region 15.
  • the semiconductor device of this embodiment also has element regions 14 in a cross section different from that in FIG. 1, and a semiconductor element such as an LDMOS having a predetermined breakdown voltage is formed in each element region 14. Further, the semiconductor elements in each element region 14 may have the same breakdown voltage, or may have different breakdown voltages.
  • the trench isolation section 20 is configured by placing a buried insulating film 22 in a trench 21 formed to reach the buried insulating film 12 from the main surface 10a of the SOI substrate 10 so as to bury the trench 21. ing. Note that the buried insulating film 22 is placed in the trench 21 by filling in an insulating material by thermal oxidation or deposition.
  • an n ⁇ type drift layer 31 having a higher impurity concentration than the active layer 13 is formed in the center of the surface layer of the active layer 13.
  • An n + -type drain region 32 is formed in the surface layer of the drift layer 31 so as to be exposed from the main surface 10 a of the SOI substrate 10 .
  • an n-type buffer layer 33 is arranged between the drift layer 31 and the drain region 32 as an electric field relaxation layer for relaxing the drain voltage.
  • the buffer layer 33 has a higher impurity concentration than the drift layer 31 and a lower impurity concentration than the drain region 32.
  • a p-type body layer 34 is formed in the surface layer of the active layer 13 at a position away from the drift layer 31 and in contact with the trench isolation section 20 .
  • the body layer 34 is formed in a frame shape so as to surround the drift layer 31 in the normal direction to the main surface 10a of the SOI substrate 10 (hereinafter also simply referred to as the normal direction).
  • the normal direction to the main surface 10a of the SOI substrate 10 is a direction along the stacking direction of the support substrate 11 and the active layer 13.
  • "in the normal direction” can also mean when viewed from the normal direction.
  • the body layer 34 is formed to approximately the same depth as the drift layer 31.
  • n + -type source region 35 having a higher impurity concentration than the body layer 34 is formed in the surface layer of the body layer 34 so as to be exposed from the main surface 10 a of the SOI substrate 10 .
  • the source region 35 is formed on the trench isolation portion 20 side of the body layer 34 .
  • the source region 35 is formed to surround the drift layer 31. That is, the source region 35 is formed to surround the drain region 32. That is, in this embodiment, as will be described later, in the off state where no current flows between the source and drain, the drain region 32 becomes a high potential region where the potential is higher than that of the source region 35.
  • the semiconductor device has a structure in which the drain region 32, which is a high potential region, is surrounded by the source region 35, which is a low potential region. Note that, since the drain breakdown voltage is determined by the spacing between the body layer 34 and the drain region 32, it is preferable that the spacing between the body layer 34 and the drain region 32 be changed as appropriate depending on the required breakdown voltage.
  • an STI isolation section 40 is formed in the surface layer portion of the active layer 13.
  • the STI isolation section 40 is constructed by forming a trench 41 of a predetermined depth in the surface layer of the active layer 13, and burying an element isolation insulating film 42 in the trench 41.
  • the element isolation insulating film 42 is formed, for example, by filling the trench 41 after it is formed and then planarizing it by a CMP (Chemical Mechanical Polishing) method or the like.
  • the element isolation insulating film 42 is composed of, for example, an oxide film formed by a CVD (abbreviation for chemical vapor deposition) method. Note that when a plurality of element regions 14 are provided, the STI isolation portions 40 in each element region 14 have the same depth. In other words, the element isolation insulating films 42 in each element region 14 have the same thickness.
  • a first opening 40a and a second opening 40b are formed in the STI isolation section 40.
  • the first opening 40a is formed to expose the central portion of the main surface 10a of the SOI substrate 10.
  • the first opening 40a is formed to expose the drain region 32 from the main surface 10a of the SOI substrate 10.
  • the second opening 40b is formed to expose the outer edge of the main surface 10a of the SOI substrate 10.
  • the second opening 40b is formed to expose the source region 35. Therefore, the element isolation insulating film 42 (that is, the STI isolation part 40) is formed between the drain region 32 and the source region 35, and is a part that performs the function of isolating the drain region 32 and the source region 35. It can be said that there is.
  • the first opening 40a is formed such that the drift layer 31 is located below the STI isolation section 40.
  • the drift layer 31 is formed to have a portion in contact with the element isolation insulating film 42.
  • the second opening 40b is formed such that the body layer 34 is located below the STI isolation section 40.
  • the second opening 40b may be formed in a frame shape along the source region 35, or may be formed so as to expose one or more locations of the source region 35. In this embodiment, the second opening 40b is formed to expose a plurality of locations of the source region 35.
  • the drift layer 31, drain region 32, body layer 34, and source region 35 pass through the center of the element region 14 surrounded by the trench isolation section 20 and extend along the normal direction of the main surface 10a. It is formed approximately rotationally symmetrically with respect to the extending axis.
  • a gate electrode 51 is formed on the main surface 10a of the SOI substrate 10. Specifically, an additional insulating film 52 is disposed as a laminated insulating film on the element isolation insulating film 42 of this embodiment, so as to include a portion in contact with the body layer 34 and a portion facing the body layer 34.
  • the gate electrode 51 is disposed on the gate insulating film 53, with the element isolation insulating film 42 and the additional insulating film 52 serving as the gate insulating film 53.
  • the element isolation insulating film 42 and the additional insulating film 52 constituting the gate insulating film 53 are such that the length of the element isolation insulating film 42 is equal to or greater than the length of the additional insulating film 52 in the source-drain direction (i.e., the surface direction of the main surface 10a). Furthermore, the element isolation insulating film 42 and the additional insulating film 52 constituting the gate insulating film 53 are disposed such that the additional insulating film 52 is located within the element isolation insulating film 42 in the normal direction.
  • the element isolation insulating film 42 and the additional insulating film 52 constituting the gate insulating film 53 are disposed such that the additional insulating film 52 does not protrude from the element isolation insulating film 42 in the normal direction.
  • the gate electrode 51 is arranged so as to be located within the gate insulating film 53 in the normal direction.
  • the additional insulating film 52 is formed by forming an insulating film made of an oxide film or the like on the main surface 10a of the SOI substrate 10 by a CVD method or the like, and then patterning the film as appropriate. Therefore, the thickness and location of the additional insulating film 52 can be easily changed as appropriate. Further, the gate electrode 51 is made of, for example, doped polysilicon.
  • a protective insulating film 60 is formed on the main surface 10a of the SOI substrate 10 so as to cover the gate electrode 51 and the like.
  • the protective insulating film 60 is made of a nitride film or the like. This protective insulating film 60 is provided to suppress moisture and active ions contained in interlayer insulating films 81 to 83 (described later) from entering the SOI substrate 10.
  • a wiring layer 70 is formed on the main surface 10a of the SOI substrate 10 so as to cover the protective insulating film 60. That is, the protective insulating film 60 is formed between the SOI substrate 10 and the wiring layer 70.
  • the wiring layer 70 has a structure in which first to third interlayer insulating films 81 to 83 and first to third wiring parts 91 to 93 are alternately arranged.
  • the first interlayer insulating film 81 is formed on the main surface 10a of the SOI substrate 10 so as to cover the gate electrode 51 and the protective insulating film 60, and the first wiring part 91 is formed on the first interlayer insulating film 81.
  • the second interlayer insulating film 82 is formed on the first interlayer insulating film 81 so as to cover the first wiring part 91, and the second wiring part 92 is formed on the second interlayer insulating film 82.
  • the third interlayer insulating film 83 is formed on the second interlayer insulating film 82 so as to cover the second wiring part 92, and the third wiring part 93 is formed on the third interlayer insulating film 83.
  • the first to third interlayer insulating films 81 to 83 are composed of a TEOS film or the like.
  • the first to third wiring parts 91 to 93 are made of aluminum or the like.
  • the first wiring section 91 has a first drain wiring section 91a located on the drain region 32 and a first source wiring section 91b located on the source region 35.
  • the second wiring section 92 has a second drain wiring section 92 a located on the drain region 32 and a second source wiring section 92 b located on the source region 35 .
  • the third wiring section 93 has a third drain wiring section 93a located on the drain region 32 and a third source wiring section 93b located on the source region 35.
  • first to third source wiring portions 91b to 93b are formed in a frame shape along the source region 35. That is, in the normal direction, the first to third drain wiring parts 91a to 93a formed on the drain region 32 are connected to the first to third source wiring parts 91b to 93b formed on the source region 35. It is surrounded.
  • the first drain wiring portion 91a is electrically connected to the drain region 32 through the first drain via 81a formed in the protective insulating film 60 and the first interlayer insulating film 81.
  • the first source wiring section 91b is electrically connected to the source region 35 through the first source via 81b formed in the protective insulating film 60 and the first interlayer insulating film 81.
  • the second drain wiring part 92a is connected to the first drain wiring part 91a through a second drain via 82a formed in the second interlayer insulating film 82.
  • the third drain wiring part 93a is connected to the second drain wiring part 92a through a third drain via 83a formed in the third interlayer insulating film 83.
  • the second source wiring portion 92b is connected to the first source wiring portion 91b through the second source via 82b formed in the second interlayer insulating film 82.
  • the third source wiring section 93b is connected to the second source wiring section 92b through a third source via 83b formed in the third interlayer insulating film 83.
  • each of the vias 81a, 81b to 83a, and 83b is constructed by embedding tungsten into a contact hole formed in each insulating film 60, 81 to 83, respectively.
  • the n type corresponds to the first conductivity type
  • the p type corresponds to the second conductivity type.
  • the semiconductor device of this embodiment when a positive voltage is applied to the gate electrode 51, a body located on the opposite side of the gate electrode 51 with a gate insulating film 53 composed of an element isolation insulating film 42 and an additional insulating film 52 interposed therebetween. Electrons are attracted to layer 34 to form an inversion layer. This results in an on state in which current flows between the source and drain.
  • the element isolation insulating film 42 and the additional insulating film 52 constituting the STI isolation section 40 are used as the gate insulating film 53, and the gate insulating film 53 can be easily thickened. Therefore, it is possible to easily apply a sufficiently high voltage to the gate electrode 51. That is, it can be said that the semiconductor device of this embodiment is configured by forming an HV (abbreviation for High Voltage) MOS.
  • HV abbreviation for High Voltage
  • the inversion layer disappears and an OFF state is established in which no current flows between the source and drain, and the potential of the drain region 32 becomes higher than the potential of the source region 35.
  • the drain region 32 which is a high potential region
  • the source region 35 which is a low potential region. Therefore, the high electric field caused by the drain region 32 becomes difficult to reach the trench isolation part 20, and it is possible to suppress the buried insulating film 22 in the trench isolation part 20 from being destroyed.
  • the gate insulating film 53 includes the element isolation insulating film 42 and the additional insulating film 52. Therefore, the gate insulating film 53 can be easily made thicker, and a sufficiently high voltage can be easily applied to the gate electrode 51.
  • the gate insulating film 53 is configured to include the element isolation insulating film 42 and the additional insulating film 52. Therefore, the reliability of the gate insulating film 53 can be improved. That is, when forming the element isolation insulating film 42 and the additional insulating film 52, defects may be formed in the insulating films. In this case, even if a defect occurs in the element isolation insulating film 42 and the additional insulating film 52, there is a low possibility that each defect will be formed at an overlapping position in the normal direction. Therefore, even if a defect occurs in one insulating film, the gate breakdown voltage can be easily ensured in the other insulating film, and the reliability of the gate insulating film 53 can be improved.
  • the gate insulating film 53 includes the element isolation insulating film 42 and the additional insulating film 52. Therefore, in the case of a semiconductor device that includes a plurality of element regions 14 and applies different voltages to the gate electrode 51 in each element region 14, the presence or absence of the additional insulating film 52 and the thickness of the additional insulating film 52 may affect the gate electrode 51.
  • the voltage applied to can be easily changed. In this case, for example, it is possible to change the voltage applied to the gate electrode 51 by changing the thickness of the element isolation insulating film 42 of the STI isolation section 40. However, this configuration requires design changes such as partially changing the depth of the trench 41, and the configuration tends to become complicated. Therefore, by configuring the gate insulating film 53 to include the element isolation insulating film 42 and the additional insulating film 52 as in this embodiment, it is possible to easily change the voltage applied to the gate electrode 51.
  • the additional insulating film 52 is not formed, and the gate electrode 51 is formed on the first interlayer insulating film 81. That is, in the semiconductor device of this embodiment, the element isolation insulating film 42 and the first interlayer insulating film 81 are used as the gate insulating film 53.
  • the gate electrode 51 may be made of doped polysilicon, or may be made of aluminum or the like like the first wiring section 91 disposed on the first interlayer insulating film 81.
  • the first interlayer insulating film 81 corresponds to a laminated insulating film. Furthermore, in the semiconductor device of this embodiment, since the additional insulating film 52 is not disposed, the protective insulating film 60 is disposed along the main surface 10a of the SOI substrate 10.
  • the gate insulating film 53 includes the element isolation insulating film 42 and the first interlayer insulating film 81. Therefore, the gate insulating film 53 can be easily thickened, and a sufficiently high voltage can be easily applied to the gate electrode 51.
  • the first interlayer insulating film 81 used to configure the wiring layer 70 is used as the gate insulating film 53. Therefore, compared to the first embodiment, it is not necessary to provide the additional insulating film 52, and the configuration can be simplified.
  • the portion of the protective insulating film 60 that overlaps with the gate electrode 51 in the normal direction is removed.
  • the protective insulating film 60 is disposed at a portion different from the portion overlapping with the gate electrode 51 in the normal direction.
  • the gate insulating film 53 includes the element isolation insulating film 42 and the first interlayer insulating film 81, the same effects as in the second embodiment can be obtained.
  • the portion of the protective insulating film 60 that overlaps with the gate electrode 51 in the normal direction is removed. For this reason, the threshold voltage required to be applied to the gate electrode 51 to turn on the semiconductor device changes compared to the case where the protective insulating film 60 is arranged in a portion overlapping with the gate electrode 51 in the normal direction. can be suppressed. That is, when the protective insulating film 60 is made of a nitride film as in this embodiment, and the element isolation insulating film 42 is made of an oxide film, in the structure of the second embodiment, the SiN film-SiO 2 interface , the interface state density becomes high and charges are easily captured.
  • the electric field applied to the gate insulating film 53 when the semiconductor device is turned on may trap charges in the interface level, which may cause the threshold voltage to change easily. Therefore, as in this embodiment, by removing the portion of the protective insulating film 60 that overlaps with the gate electrode 51 in the normal direction, it is possible to suppress a change in the threshold voltage.
  • a portion of the body layer 34 that overlaps with the gate electrode 51 is provided with a p - type layer having an impurity concentration lower than that of the body layer 34.
  • a buried channel layer 36 is formed.
  • the gate insulating film 53 includes the element isolation insulating film 42 and the first interlayer insulating film 81, the same effects as in the first embodiment can be obtained.
  • a buried channel layer 36 having an impurity concentration lower than that of the body layer 34 is formed in a portion of the body layer 34 that overlaps with the gate electrode 51 in the normal direction. Therefore, when the semiconductor device is turned on, an inversion layer is likely to be formed in the body layer 34 (that is, the buried channel layer 36), and the increase in threshold voltage due to the thickening of the gate insulating film 53 is suppressed. can.
  • the body layer 34 is of n ⁇ type and is formed in the center of the surface layer of the active layer 13.
  • the source region 35 is of p + type and is formed in the surface layer of the body layer 34 so as to be exposed from the main surface 10a of the SOI substrate 10. Note that the source region 35 of this embodiment is formed to extend below the element isolation insulating film 42 so as to overlap with the end of the gate electrode 51 on the source region 35 side in the normal direction.
  • FIG. 7 shows the portions of the drain region 32 and the source region 35 that are exposed from the main surface 10a of the SOI substrate 10.
  • FIG. 6 is a sectional view taken along line VI-VI in FIG. 7.
  • the drift layer 31 is p - type and is formed at the outer edge of the surface layer of the active layer 13 . Specifically, drift layer 31 is formed so as to be in contact with trench isolation section 20 .
  • the drain region 32 is of p + type and is formed in the surface layer of the drift layer 31 so as to be exposed from the main surface 10a of the SOI substrate 10.
  • the buffer layer 33 is of p ⁇ type and is formed between the drain region 32 and the drift layer 31. Note that the drain region 32 is formed in a frame shape so as to surround the source region 35 in the normal direction.
  • the positional relationship between the drift layer 31 and the drain region 32, and the body layer 34 and the source region 35 is opposite to that in the first embodiment.
  • the STI isolation section 40 is formed such that the source region 35 is exposed through the first opening 40a, and the drain region 32 is exposed through the second opening 40b.
  • Gate electrode 51 is formed to face n ⁇ type active layer 13 and n ⁇ type body layer 34 .
  • the gate electrode 51 is formed at a position where an inversion layer can be formed in the active layer 13 and the body layer 34 in contact with the element isolation insulating film 42.
  • An additional insulating film 52 is formed below the gate electrode 51, and the element isolation insulating film 42 and the additional insulating film 52 constitute a gate insulating film 53. Further, the gate electrode 51 is arranged on a gate insulating film 53 constituted by the element isolation insulating film 42 and the additional insulating film 52.
  • the wiring layer 70 has a structure including first to third interlayer insulating films 81 to 83 and first to third wiring parts 91 to 93, as in the first embodiment.
  • the source region 35 is formed in the center of the active layer 13, and the drain region 32 is formed in a frame shape so as to surround the source region 35. Therefore, the first to third drain wiring parts 91a to 93a are formed in a frame shape so as to surround the first to third source wiring parts 91b to 93b.
  • the p type corresponds to the first conductivity type
  • the n type corresponds to the second conductivity type.
  • the element isolation insulating film 42 and the additional insulating film 52 constituting the STI isolation section 40 are used as the gate insulating film 53, and the gate insulating film 53 can be easily thickened. Therefore, it is possible to easily apply a sufficiently high voltage to the gate electrode 51.
  • the gate insulating film 53 includes the element isolation insulating film 42 and the additional insulating film 52 even in a semiconductor device in which a p-channel type LDMOS is formed, it is different from the first embodiment. A similar effect can be obtained.
  • the additional insulating film 52 is not formed, and the gate electrode 51 is formed on the first interlayer insulating film 81. That is, in the semiconductor device of this embodiment, the element isolation insulating film 42 and the first interlayer insulating film 81 are used as the gate insulating film 53. In other words, the semiconductor device of this embodiment has a configuration in which the semiconductor device of the second embodiment is changed to a p-channel LDMOS.
  • the same effects as the second embodiment can be obtained even if the second embodiment is a semiconductor device in which a p-channel LDMOS is formed.
  • a seventh embodiment will be described. This embodiment is a combination of the fifth embodiment and the third embodiment. Other aspects are the same as those in the fifth embodiment, so explanations will be omitted here.
  • the semiconductor device of this embodiment as shown in FIG. 9, the portion of the protective insulating film 60 that overlaps with the gate electrode 51 in the normal direction is removed.
  • the semiconductor device of this embodiment has a configuration in which the semiconductor device of the third embodiment is changed to a p-channel type LDMOS.
  • the third embodiment is a semiconductor device in which a p-channel LDMOS is formed, the same effects as in the third embodiment can be obtained.
  • the semiconductor device of this embodiment in the normal direction, a portion of the body layer 34 overlapping with the gate electrode 51 is provided with an n - type layer having an impurity concentration lower than that of the body layer 34. A buried channel layer 37 is formed. That is, the semiconductor device of this embodiment has a configuration in which the semiconductor device of the fourth embodiment is changed to a p-channel type LDMOS.
  • the fourth embodiment is a semiconductor device in which a p-channel LDMOS is formed, the same effects as in the fourth embodiment can be obtained.
  • the source region 35 and the drain region 32 may be isolated by a LOCOS insulating film instead of the STI isolation section 40. Then, a laminated insulating film may be disposed on the LOCOS insulating film, and the gate insulating film 53 may be configured to include the LOCOS insulating film. Note that in the case of such a configuration, the LOCOS insulating film corresponds to the element isolation insulating film.
  • the wiring layer 70 has a three-layer wiring structure.
  • the number of layers in the wiring layer 70 can be changed as appropriate.
  • the fourth embodiment may be combined with the second and third embodiments, and the second and third embodiments may also include the buried channel layer 36.
  • the eighth embodiment may be combined with the sixth and seventh embodiments, and the sixth and seventh embodiments may also include the buried channel layer 37.

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Abstract

主面（１０ａ）を有する半導体基板（１０）と、主面（１０ａ）側の表層部に形成された第１導電型のドリフト層（３１）と、ドリフト層（３１）の表層部に形成された第１導電型のドレイン領域（３２）と、主面（１０ａ）側の表層部に、ドリフト層（３１）と離れた状態で形成された第２導電型のボディ層（３４）と、ボディ層（３４）の表層部に形成された第１導電型のソース領域（３５）と、ボディ層（３４）上に形成されたゲート絶縁膜（５３）と、ゲート絶縁膜（５３）上に配置されたゲート電極（５１）と、を備える。ソース領域（３５）とドレイン領域（３２）との間には、ソース領域（３５）とドレイン領域（３２）とを素子分離する素子分離絶縁膜（４２）が配置され、素子分離絶縁膜（４２）上には、積層絶縁膜（５２）が配置され、ゲート絶縁膜（５３）は、素子分離絶縁膜（４２）および積層絶縁膜（５２）を含んで構成されるようにする。

Description

半導体装置 関連出願への相互参照
　本出願は、２０２２年９月１２日に出願された日本特許出願番号２０２２－１４４６７６号に基づくもので、ここにその記載内容が参照により組み入れられる。
　本開示は、ゲート電極を有する半導体装置に関するものである。
　従来より、ゲート電極を有する半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置では、半導体基板の表層部に、ソース領域およびドレイン領域が形成されており、ソース領域とドレイン領域との間はＳＴＩ分離部（Shallow Trench Isolationの略）によって素子分離されている。なお、ＳＴＩ分離部は、トレンチに素子分離絶縁膜が埋め込まれて構成されている。
　そして、半導体基板の主面上には、ＳＴＩ分離部を構成する素子分離絶縁膜をゲート絶縁膜としてゲート電極が配置されている。
特開２０１７－１８８５８５号公報
　ところで、現状では、電流能力の向上を図るため、ゲート電極に印加するゲート電圧を高くしたいという要望がある。
　本開示は、ゲート電極に高電圧を印加することのできる半導体装置を提供することを目的とする。
　本開示の１つの観点によれば、半導体装置は、主面を有する半導体基板と、主面側の表層部に形成された第１導電型のドリフト層と、ドリフト層の表層部に形成された第１導電型のドレイン領域と、主面側の表層部に、ドリフト層と離れた状態で形成された第２導電型のボディ層と、ボディ層の表層部に形成された第１導電型のソース領域と、ボディ層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に配置されたゲート電極と、を備え、ソース領域とドレイン領域との間には、ソース領域とドレイン領域とを素子分離する素子分離絶縁膜が配置され、素子分離絶縁膜上には、積層絶縁膜が配置され、ゲート絶縁膜は、素子分離絶縁膜および積層絶縁膜を含んで構成されている。
　これによれば、ゲート絶縁膜は、素子分離絶縁膜および積層絶縁膜を含んで構成される。このため、ゲート絶縁膜を容易に厚くでき、ゲート電極に十分な高電圧を印加し易くできる。
　なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１に示すトレンチ分離部、ドレイン領域、ソース領域、ゲート絶縁膜、およびゲート電極の位置関係を示す平面図である。 第２実施形態における半導体装置の断面図である。 第３実施形態における半導体装置の断面図である。 第４実施形態における半導体装置の断面図である。 第５実施形態における半導体装置の断面図である。 図６に示すトレンチ分離部、ドレイン領域、ソース領域、ゲート絶縁膜、およびゲート電極の位置関係を示す平面図である。 第６実施形態における半導体装置の断面図である。 第７実施形態における半導体装置の断面図である。 第８実施形態における半導体装置の断面図である。
　以下、本開示の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
　（第１実施形態）
　第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、自動車等の車両に搭載され、車両用の各種電子装置を駆動するための装置として適用されると好適である。以下では、ｎチャネル型のＬＤＭＯＳ（Lateral double Diffused MOSFETの略）が形成された半導体装置について、図１および図２を参照しつつ説明する。なお、図１は、図２中のI－I線に沿った断面図である。また、図２では、後述するドレイン領域３２およびソース領域３５について、ＳＯＩ基板１０の主面１０ａから露出する部分を示している。
　本実施形態の半導体装置は、支持基板１１上に埋込絶縁膜１２を介して活性層１３が積層されたＳＯＩ（Silicon On Insulatorの略）基板１０を用いて構成される。なお、本実施形態では、ＳＯＩ基板１０が半導体基板に相当している。また、支持基板１１は、シリコン基板等で構成され、埋込絶縁膜１２は、酸化膜等で構成されている。活性層１３は、所定の不純物濃度とされたｎ－型のシリコン基板等を用いて構成されている。以下では、ＳＯＩ基板１０における活性層１３の表面を含む面をＳＯＩ基板１０の主面１０ａともいう。
　活性層１３は、トレンチ分離部２０によって素子領域１４とフィールドグランド領域１５とに区画形成されることで素子分離されている。本実施形態では、活性層１３は、素子領域１４がフィールドグランド領域１５に囲まれるように、トレンチ分離部２０によって素子分離されている。なお、本実施形態の半導体装置は、図１とは別断面にも素子領域１４を有しており、各素子領域１４に所定耐圧を有するＬＤＭＯＳ等の半導体素子が形成されている。また、各素子領域１４における半導体素子は、それぞれ同じ耐圧を有する構成とされていてもよいし、異なる耐圧を有する構成とされていてもよい。
　トレンチ分離部２０は、ＳＯＩ基板１０の主面１０ａから埋込絶縁膜１２に達するように形成された溝部２１に、当該溝部２１を埋め込むように埋込絶縁膜２２が配置されることで構成されている。なお、埋込絶縁膜２２は、熱酸化、またはデポジションによる絶縁材料の埋め込みによって溝部２１に配置される。
　素子領域１４では、活性層１３の表層部における中央部に、活性層１３よりも高不純物濃度とされたｎ－型のドリフト層３１が形成されている。そして、ドリフト層３１の表層部には、ＳＯＩ基板１０の主面１０ａから露出するように、ｎ＋型のドレイン領域３２が形成されている。なお、本実施形態では、ドリフト層３１とドレイン領域３２との間に、ドレイン電圧を緩和する電界緩和層としてのｎ型のバッファ層３３が配置されている。バッファ層３３は、ドリフト層３１よりも不純物濃度が高くされると共に、ドレイン領域３２よりも不純物濃度が低くされている。
　また、活性層１３の表層部には、ドリフト層３１と離れた位置であって、トレンチ分離部２０と接するように、ｐ型のボディ層３４が形成されている。具体的には、ボディ層３４は、ＳＯＩ基板１０の主面１０ａに対する法線方向（以下では、単に法線方向ともいう）において、ドリフト層３１を囲むように枠状に形成されている。なお、ＳＯＩ基板１０の主面１０ａに対する法線方向とは、言い換えると、支持基板１１と活性層１３との積層方向に沿った方向のことである。また、法線方向においてとは、言い換えると、法線方向から視たときということもできる。そして、本実施形態では、ボディ層３４は、ドリフト層３１とほぼ等しい深さまで形成されている。
　ボディ層３４の表層部には、ＳＯＩ基板１０の主面１０ａから露出するように、ボディ層３４よりも高不純物濃度とされたｎ＋型のソース領域３５が形成されている。本実施形態では、ソース領域３５は、ボディ層３４のうちのトレンチ分離部２０側に形成されている。そして、ソース領域３５は、ボディ層３４と同様に、ドリフト層３１を囲むように形成されている。つまり、ソース領域３５は、ドレイン領域３２を囲むように形成されている。すなわち、本実施形態では、後述するように、ソース－ドレイン間に電流が流れないオフ状態では、ドレイン領域３２がソース領域３５よりも高電位となる高電位領域となる。このため、法線方向において、半導体装置は、高電位領域となるドレイン領域３２が低電位領域となるソース領域３５で囲まれた構成とされている。なお、ボディ層３４とドレイン領域３２との間隔でドレイン耐圧が決定されるため、ボディ層３４とドレイン領域３２との間隔は、要求される耐圧に応じて適宜変更されることが好ましい。
　さらに、活性層１３の表層部には、ＳＴＩ分離部４０が形成されている。ＳＴＩ分離部４０は、活性層１３の表層部に所定深さのトレンチ４１が形成され、このトレンチ４１内に素子分離絶縁膜４２が埋め込まれることで構成されている。また、この素子分離絶縁膜４２は、例えば、トレンチ４１が形成された後にトレンチ４１内に埋め込まれた後、ＣＭＰ（Chemical Mechanical Polishingの略）法等で平坦化することによって形成される。素子分離絶縁膜４２は、例えば、ＣＶＤ（chemical vapor depositionの略）法によって成膜される酸化膜で構成される。なお、複数の素子領域１４を有する場合、各素子領域１４におけるＳＴＩ分離部４０は、同じ深さとされる。つまり、各素子領域１４における素子分離絶縁膜４２は、同じ厚さとされる。
　ＳＴＩ分離部４０には、第１開口部４０ａおよび第２開口部４０ｂが形成されている。具体的には、第１開口部４０ａは、ＳＯＩ基板１０の主面１０ａにおける中央部を露出させるように形成されている。本実施形態では、第１開口部４０ａは、ドレイン領域３２をＳＯＩ基板１０の主面１０ａから露出させるように形成されている。第２開口部４０ｂは、ＳＯＩ基板１０の主面１０ａにおける外縁部を露出させるように形成されている。本実施形態では、第２開口部４０ｂは、ソース領域３５を露出させるように形成されている。このため、素子分離絶縁膜４２（すなわち、ＳＴＩ分離部４０）は、ドレイン領域３２とソース領域３５との間に形成され、ドレイン領域３２とソース領域３５とを素子分離する機能を発揮する部分であるといえる。
　なお、第１開口部４０ａは、ドリフト層３１がＳＴＩ分離部４０の下方に位置するように形成されている。言い換えると、ドリフト層３１は、素子分離絶縁膜４２と接する部分を有するように形成されている。第２開口部４０ｂは、ボディ層３４がＳＴＩ分離部４０の下方に位置するように形成されている。この第２開口部４０ｂは、ソース領域３５に沿って枠状に形成されていてもよいし、ソース領域３５の１箇所、または複数個所を露出させるように形成されていてもよい。本実施形態では、第２開口部４０ｂは、ソース領域３５の複数個所を露出させるように形成されている。
　そして、本実施形態では、上記ドリフト層３１、ドレイン領域３２、ボディ層３４、ソース領域３５は、トレンチ分離部２０で囲まれる素子領域１４の中心を通り、主面１０ａの法線方向に沿って延びる軸に対して略回転対称に形成されている。
　ＳＯＩ基板１０の主面１０ａ上には、ゲート電極５１が形成されている。具体的には、本実施形態の素子分離絶縁膜４２上には、ボディ層３４と接する部分と対向する部分を含むように、積層絶縁膜としての付加絶縁膜５２が配置されている。そして、ゲート電極５１は、素子分離絶縁膜４２および付加絶縁膜５２をゲート絶縁膜５３とし、このゲート絶縁膜５３上に配置されている。より詳しくは、ゲート絶縁膜５３を構成する素子分離絶縁膜４２および付加絶縁膜５２は、ソース－ドレイン方向（すなわち、主面１０ａの面方向）において、素子分離絶縁膜４２の長さが付加絶縁膜５２の長さ以上とされている。さらに、ゲート絶縁膜５３を構成する素子分離絶縁膜４２および付加絶縁膜５２は、法線方向において、素子分離絶縁膜４２内に付加絶縁膜５２が位置するように配置されている。言い換えると、ゲート絶縁膜５３を構成する素子分離絶縁膜４２および付加絶縁膜５２は、法線方向において、付加絶縁膜５２が素子分離絶縁膜４２からはみ出さないように配置されている。そして、ゲート電極５１は、法線方向において、ゲート絶縁膜５３内に位置するように配置されている。
　なお、付加絶縁膜５２は、ＣＶＤ法等によってＳＯＩ基板１０の主面１０ａ上に酸化膜等で構成される絶縁膜を形成した後、適宜パターニングすることによって形成される。このため、付加絶縁膜５２の厚さや配置場所は、容易に適宜変更可能である。また、ゲート電極５１は、例えば、ドープトポリシリコン等によって構成されている。
　ＳＯＩ基板１０の主面１０ａ上には、ゲート電極５１等を覆うように保護絶縁膜６０が形成されている。本実施形態では、この保護絶縁膜６０は、窒化膜等で構成される。この保護絶縁膜６０は、後述する層間絶縁膜８１～８３中に含まれる水分や稼働イオンがＳＯＩ基板１０に侵入することを抑制するために備えられている。
　さらに、ＳＯＩ基板１０の主面１０ａ上には、保護絶縁膜６０を覆うように配線層７０が形成されている。つまり、保護絶縁膜６０は、ＳＯＩ基板１０と配線層７０との間に形成されている。本実施形態では、配線層７０は、第１～第３層間絶縁膜８１～８３、第１～第３配線部９１～９３が交互に配置された構成とされている。
　第１層間絶縁膜８１は、ゲート電極５１および保護絶縁膜６０を覆うようにＳＯＩ基板１０の主面１０ａ上に形成され、第１配線部９１は、第１層間絶縁膜８１上に形成されている。第２層間絶縁膜８２は、第１配線部９１を覆うように第１層間絶縁膜８１上に形成され、第２配線部９２は、第２層間絶縁膜８２上に形成されている。第３層間絶縁膜８３は、第２配線部９２を覆うように第２層間絶縁膜８２上に形成され、第３配線部９３は、第３層間絶縁膜８３上に形成されている。なお、第１～第３層間絶縁膜８１～８３は、ＴＥＯＳ膜等で構成される。第１～第３配線部９１～９３は、アルミニウム等で構成される。
　より詳しくは、第１配線部９１は、ドレイン領域３２上に位置する第１ドレイン用配線部９１ａと、ソース領域３５上に位置する第１ソース用配線部９１ｂとを有している。第２配線部９２は、ドレイン領域３２上に位置する第２ドレイン用配線部９２ａと、ソース領域３５上に位置する第２ソース用配線部９２ｂとを有している。第３配線部９３は、ドレイン領域３２上に位置する第３ドレイン用配線部９３ａと、ソース領域３５上に位置する第３ソース用配線部９３ｂとを有している。
　なお、第１～第３ソース用配線部９１ｂ～９３ｂは、ソース領域３５に沿った枠状に形成されている。つまり、法線方向において、ドレイン領域３２上に形成された第１～第３ドレイン用配線部９１ａ～９３ａは、ソース領域３５上に形成された第１～第３ソース用配線部９１ｂ～９３ｂに囲まれた状態となっている。
　第１ドレイン用配線部９１ａは、保護絶縁膜６０および第１層間絶縁膜８１に形成された第１ドレイン用ビア８１ａを通じてドレイン領域３２と電気的に接続されている。第１ソース用配線部９１ｂは、保護絶縁膜６０および第１層間絶縁膜８１に形成された第１ソース用ビア８１ｂを通じてソース領域３５と電気的に接続されている。
　第２ドレイン用配線部９２ａは、第２層間絶縁膜８２に形成された第２ドレイン用ビア８２ａを通じて第１ドレイン用配線部９１ａと接続されている。第３ドレイン用配線部９３ａは、第３層間絶縁膜８３に形成された第３ドレイン用ビア８３ａを通じて第２ドレイン用配線部９２ａと接続されている。
　同様に、第２ソース用配線部９２ｂは、第２層間絶縁膜８２に形成された第２ソース用ビア８２ｂを通じて第１ソース用配線部９１ｂと接続されている。第３ソース用配線部９３ｂは、第３層間絶縁膜８３に形成された第３ソース用ビア８３ｂを通じて第２ソース用配線部９２ｂと接続されている。
　なお、各ビア８１ａ、８１ｂ～８３ａ、８３ｂは、それぞれ各絶縁膜６０、８１～８３に形成されたコンタクトホールにタングステンが埋め込まれることで構成されている。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｎ型が第１導電型に相当し、ｐ型が第２導電型に相当している。次に、上記半導体装置の作動および効果について説明する。
　上記半導体装置は、ゲート電極５１に対して正電圧が印加されると、素子分離絶縁膜４２および付加絶縁膜５２で構成されるゲート絶縁膜５３を挟んでゲート電極５１と反対側に位置するボディ層３４に、電子が引き寄せられて反転層が形成される。これにより、ソース－ドレイン間において電流が流れるオン状態となる。この際、本実施形態では、ＳＴＩ分離部４０を構成する素子分離絶縁膜４２および付加絶縁膜５２をゲート絶縁膜５３として利用しており、ゲート絶縁膜５３を容易に厚くできる。このため、ゲート電極５１に十分な高電圧を印加し易くできる。すなわち、本実施形態の半導体装置は、ＨＶ（High Voltageの略）ＭＯＳが形成されて構成されているともいえる。
　そして、ゲート電極５１への電圧の印加が停止されると、反転層が消滅してソース－ドレイン間に電流が流れないオフ状態となり、ドレイン領域３２の電位がソース領域３５の電位より高くなる。この際、本実施形態では、高電位領域となるドレイン領域３２が低電位領域となるソース領域３５で囲まれている。このため、ドレイン領域３２に起因する高電界がトレンチ分離部２０まで達し難くなり、トレンチ分離部２０の埋込絶縁膜２２が破壊等されることを抑制できる。
　以上説明した本実施形態によれば、ゲート絶縁膜５３が素子分離絶縁膜４２および付加絶縁膜５２を含んで構成されている。このため、ゲート絶縁膜５３を容易に厚くでき、ゲート電極５１に十分な高電圧を印加し易くできる。
　また、ゲート絶縁膜５３が素子分離絶縁膜４２および付加絶縁膜５２を含んで構成されている。このため、ゲート絶縁膜５３の信頼性を向上できる。すなわち、素子分離絶縁膜４２および付加絶縁膜５２を形成する際、絶縁膜中に欠陥が形成される可能性がある。この場合、素子分離絶縁膜４２および付加絶縁膜５２に欠陥が発生したとしても、法線方向の重なる位置にそれぞれの欠陥が形成される可能性は低い。したがって、一方の絶縁膜に欠陥が発生したとしても他方の絶縁膜でゲート耐圧を確保し易くでき、ゲート絶縁膜５３の信頼性を向上できる。
　（１）本実施形態では、ゲート絶縁膜５３が素子分離絶縁膜４２および付加絶縁膜５２を含んで構成されている。このため、複数の素子領域１４を備えると共に各素子領域１４でゲート電極５１に印加する電圧を異ならせる半導体装置とする場合、付加絶縁膜５２の有無や付加絶縁膜５２の厚さによってゲート電極５１に印加する電圧を容易に変化させることができる。この場合、例えば、ＳＴＩ分離部４０の素子分離絶縁膜４２の厚さを変更することでゲート電極５１に印加する電圧を異ならせることも考えられる。しかしながら、この構成では、部分的にトレンチ４１の深さを変更する等の設計変更が必要となり、構成が複雑になり易い。したがって、本実施形態のように、ゲート絶縁膜５３を素子分離絶縁膜４２および付加絶縁膜５２を含んで構成することにより、容易にゲート電極５１に印加する電圧を変化させ易くできる。
　（第２実施形態）
　第２実施形態について説明する。本実施形態は、第１実施形態に対し、ゲート絶縁膜５３の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図３に示されるように、付加絶縁膜５２が形成されておらず、ゲート電極５１は、第１層間絶縁膜８１上に形成されている。つまり、本実施形態の半導体装置は、素子分離絶縁膜４２および第１層間絶縁膜８１がゲート絶縁膜５３とされている。この場合、ゲート電極５１は、ドープトポリシリコンで構成されていてもよいし、第１層間絶縁膜８１上に配置される第１配線部９１と同様にアルミニウム等で構成されていてもよい。
　なお、本実施形態では、第１層間絶縁膜８１が積層絶縁膜に相当する。また、本実施形態の半導体装置では、付加絶縁膜５２が配置されていないため、保護絶縁膜６０は、ＳＯＩ基板１０の主面１０ａに沿って配置されている。
　以上説明した本実施形態によれば、ゲート絶縁膜５３が素子分離絶縁膜４２および第１層間絶縁膜８１含んで構成されている。このため、ゲート絶縁膜５３を容易に厚くでき、ゲート電極５１に十分な高電圧を印加し易くできる。
　（１）本実施形態では、配線層７０を構成するのに用いられる第１層間絶縁膜８１をゲート絶縁膜５３として利用している。このため、上記第１実施形態と比較すると、付加絶縁膜５２を備えなくてもよくなり、構成の簡素化を図ることができる。
　（第３実施形態）
　第３実施形態について説明する。本実施形態は、第２実施形態に対し、保護絶縁膜６０の構成を変更したものである。その他に関しては、第２実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図４に示されるように、法線方向において、ゲート電極５１と重なる部分の保護絶縁膜６０が除去されている。つまり、保護絶縁膜６０は、法線方向においてゲート電極５１と重なる部分と異なる部分に配置されている。
　以上説明した本実施形態によれば、ゲート絶縁膜５３が素子分離絶縁膜４２および第１層間絶縁膜８１含んで構成されているため、上記第２実施形態と同様の効果を得ることができる。
　（１）本実施形態では、法線方向においてゲート電極５１と重なる部分の保護絶縁膜６０が除去されている。このため、法線方向においてゲート電極５１と重なる部分に保護絶縁膜６０が配置されている場合と比較して、半導体装置をオンするためにゲート電極５１に印加する必要な閾値電圧が変化することを抑制できる。すなわち、本実施形態のように保護絶縁膜６０を窒化膜で構成すると共に、素子分離絶縁膜４２を酸化膜で構成する場合、上記第２実施形態のような構成では、ＳｉＮ膜－ＳｉＯ２界面で界面準位密度が高くなり、電荷が捕獲され易くなる。このため、半導体装置をオン状態とする際にゲート絶縁膜５３に印加される電界により、界面準位に電荷が捕獲され、それが原因で閾値電圧が変化し易くなる可能性がある。したがって、本実施形態のように、法線方向においてゲート電極５１と重なる部分の保護絶縁膜６０が除去されることにより、閾値電圧が変化することを抑制できる。
　（第４実施形態）
　第４実施形態について説明する。本実施形態は、第１実施形態に対し、埋込チャネル層を追加したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図５に示されるように、法線方向において、ボディ層３４のうちのゲート電極５１と重なる部分に、ボディ層３４よりも不純物濃度が低くされたｐ－型の埋込チャネル層３６が形成されている。
　以上説明した本実施形態によれば、ゲート絶縁膜５３が素子分離絶縁膜４２および第１層間絶縁膜８１含んで構成されているため、上記第１実施形態と同様の効果を得ることができる。
　（１）本実施形態では、法線方向においてボディ層３４のうちのゲート電極５１と重なる部分に、ボディ層３４よりも不純物濃度が低くされた埋込チャネル層３６が形成されている。このため、半導体装置をオン状態とする際、ボディ層３４（すなわち、埋込チャネル層３６）に反転層が形成され易くなり、ゲート絶縁膜５３を厚くしたことによって閾値電圧が高くなることを抑制できる。
　（第５実施形態）
　第５実施形態について説明する。本実施形態は、第１実施形態に対し、ｐチャネル型のＬＤＭＯＳを形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
　本実施形態では、図６および図７に示されるように、ボディ層３４は、ｎ－型とされ、活性層１３の表層部における中央部に形成されている。そして、ソース領域３５は、ｐ＋型とされ、ＳＯＩ基板１０の主面１０ａから露出するように、ボディ層３４の表層部に形成されている。なお、本実施形態のソース領域３５は、法線方向において、ゲート電極５１のうちのソース領域３５側の端部と重なるように、素子分離絶縁膜４２の下方まで形成されている。また、図７では、ドレイン領域３２およびソース領域３５について、ＳＯＩ基板１０の主面１０ａから露出する部分を示している。図６は、図７中のVI－VI線に沿った断面図である。
　ドリフト層３１は、ｐ－型とされ、活性層１３の表層部における外縁部に形成されている。具体的には、ドリフト層３１は、トレンチ分離部２０に接するように形成されている。そして、ドレイン領域３２は、ｐ＋型とされ、ＳＯＩ基板１０の主面１０ａから露出するように、ドリフト層３１の表層部に形成されている。バッファ層３３は、ｐ－型とされ、ドレイン領域３２とドリフト層３１との間に形成されている。なお、ドレイン領域３２は、法線方向において、ソース領域３５を囲むように枠状に形成されている。
　つまり、本実施形態では、第１実施形態に対し、ドリフト層３１およびドレイン領域３２と、ボディ層３４およびソース領域３５との位置関係が反対とされている。
　また、ＳＴＩ分離部４０は、第１開口部４０ａからソース領域３５が露出すると共に、第２開口部４０ｂからドレイン領域３２が露出するように形成されている。
　ゲート電極５１は、ｎ－型の活性層１３およびｎ－型のボディ層３４と対向するように形成されている。言い換えると、ゲート電極５１は、素子分離絶縁膜４２と接する活性層１３およびボディ層３４に反転層を形成できる位置に形成されている。
　ゲート電極５１の下方には、付加絶縁膜５２が形成されており、素子分離絶縁膜４２および付加絶縁膜５２によってゲート絶縁膜５３が構成されている。そして、ゲート電極５１は、素子分離絶縁膜４２および付加絶縁膜５２によって構成されるゲート絶縁膜５３上に配置されている。
　配線層７０は、上記第１実施形態と同様に、第１～第３層間絶縁膜８１～８３、第１～第３配線部９１～９３を有する構成とされている。本実施形態では、ソース領域３５が活性層１３の中央部に形成され、ドレイン領域３２がソース領域３５を囲むように枠状に形成されている。このため、第１～第３ドレイン用配線部９１ａ～９３ａが第１～第３ソース用配線部９１ｂ～９３ｂを囲むように枠状に形成されている。
　以上が本実施形態における半導体装置の構成である。なお、本実施形態では、ｐ型が第１導電型に相当し、ｎ型が第２導電型に相当している。次に、上記半導体装置の作動について説明する。
　本実施形態では、ゲート電極５１に対して負電圧が印加されると、素子分離絶縁膜４２および付加絶縁膜５２で構成されるゲート絶縁膜５３を挟んでゲート電極５１と反対側に位置する活性層１３およびボディ層３４に、ホールが引き寄せられて反転層が形成される。これにより、ソース－ドレイン間において電流が流れるオン状態となる。この際、本実施形態では、ＳＴＩ分離部４０を構成する素子分離絶縁膜４２および付加絶縁膜５２をゲート絶縁膜５３として利用しており、ゲート絶縁膜５３を容易に厚くできる。このため、ゲート電極５１に十分な高電圧を印加し易くできる。
　以上説明したように、ｐチャネル型のＬＤＭＯＳが形成された半導体装置としても、ゲート絶縁膜５３が素子分離絶縁膜４２および付加絶縁膜５２を含んで構成されているため、上記第１実施形態と同様の効果を得ることができる。
　（第６実施形態）
　第６実施形態について説明する。本実施形態は、第５実施形態を第２実施形態に組み合わせたものである。その他に関しては、第５実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図８に示されるように、付加絶縁膜５２が形成されておらず、ゲート電極５１は、第１層間絶縁膜８１上に形成されている。つまり、本実施形態の半導体装置は、素子分離絶縁膜４２および第１層間絶縁膜８１がゲート絶縁膜５３とされている。言い換えると、本実施形態の半導体装置は、上記第２実施形態の半導体装置をｐチャネル型のＬＤＭＯＳに変更した構成とされている。
　以上説明した本実施形態のように、第２実施形態をｐチャネル型のＬＤＭＯＳが形成された半導体装置としても、上記第２実施形態と同様の効果を得ることができる。
　（第７実施形態）
　第７実施形態について説明する。本実施形態は、第５実施形態を第３実施形態に組み合わせたものである。その他に関しては、第５実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図９に示されるように、法線方向において、ゲート電極５１と重なる部分の保護絶縁膜６０が除去されている。つまり、本実施形態の半導体装置は、上記第３実施形態の半導体装置をｐチャネル型のＬＤＭＯＳに変更した構成とされている。
　以上説明した本実施形態のように、第３実施形態をｐチャネル型のＬＤＭＯＳが形成された半導体装置としても、上記第３実施形態と同様の効果を得ることができる。
　（第８実施形態）
　第８実施形態について説明する。本実施形態は、第５実施形態を第４実施形態に組み合わせたものである。その他に関しては、第５実施形態と同様であるため、ここでは説明を省略する。
　本実施形態の半導体装置では、図１０に示されるように、法線方向において、ボディ層３４のうちのゲート電極５１と重なる部分に、ボディ層３４よりも不純物濃度が低くされたｎ－型の埋込チャネル層３７が形成されている。つまり、本実施形態の半導体装置は、上記第４実施形態の半導体装置をｐチャネル型のＬＤＭＯＳに変更した構成とされている。
　以上説明した本実施形態のように、第４実施形態をｐチャネル型のＬＤＭＯＳが形成された半導体装置としても、上記第４実施形態と同様の効果を得ることができる。
　（他の実施形態）
　本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
　例えば、上記各実施形態において、ソース領域３５とドレイン領域３２とは、ＳＴＩ分離部４０の代わりに、ＬＯＣＯＳ絶縁膜によって素子分離されていてもよい。そして、ＬＯＣＯＳ絶縁膜上に積層絶縁膜を配置し、ゲート絶縁膜５３は、ＬＯＣＯＳ絶縁膜を含んで構成されるようにしてもよい。なお、このような構成とする場合には、ＬＯＣＯＳ絶縁膜が素子分離絶縁膜に相当する。
　また、上記各実施形態では、３層の配線構造を有する配線層７０を説明した。しかしながら、配線層７０における層数は適宜変更可能である。
　そして、上記各実施形態を組み合わせてもよい。例えば、上記第４実施形態を上記第２、第３実施形態に組み合わせ、上記第２、第３実施形態においても埋込チャネル層３６を備えるようにしてもよい。同様に、上記第８実施形態を上記第６、第７実施形態に組み合わせ、上記第６、第７実施形態においても、埋込チャネル層３７を備えるようにしてもよい。

Claims (5)

  1. 　ゲート電極（５１）を有する半導体装置であって、
    　主面（１０ａ）を有する半導体基板（１０）と、
    　前記主面側の表層部に形成された第１導電型のドリフト層（３１）と、
    　前記ドリフト層の表層部に形成された第１導電型のドレイン領域（３２）と、
    　前記主面側の表層部に、前記ドリフト層と離れた状態で形成された第２導電型のボディ層（３４）と、
    　前記ボディ層の表層部に形成された第１導電型のソース領域（３５）と、
    　前記ボディ層上に形成されたゲート絶縁膜（５３）と、
    　前記ゲート絶縁膜上に配置された前記ゲート電極と、を備え、
    　前記ソース領域と前記ドレイン領域との間には、前記ソース領域と前記ドレイン領域とを素子分離する素子分離絶縁膜（４２）が配置され、
    　前記素子分離絶縁膜上には、積層絶縁膜（５２、８１）が配置され、
    　前記ゲート絶縁膜は、前記素子分離絶縁膜および前記積層絶縁膜を含んで構成されている半導体装置。
  2. 　前記積層絶縁膜は、前記素子分離絶縁膜上のみに積層された付加絶縁膜（５２）で構成されている請求項１に記載の半導体装置。
  3. 　前記半導体基板の主面上には、層間絶縁膜（８１～８３）と配線部（９１～９３）とが交互に積層された配線層（７０）が配置されており、
    　前記ゲート電極は、前記層間絶縁膜上に配置され、
    　前記ゲート絶縁膜は、前記素子分離絶縁膜、および前記積層絶縁膜としての前記層間絶縁膜（８１）を含んで構成されている請求項１に記載の半導体装置。
  4. 　前記半導体基板と前記配線部との間には、窒化膜で構成される保護絶縁膜（６０）が配置されており、
    　前記保護絶縁膜は、前記半導体基板の主面に対する法線方向において、前記ゲート電極と重なる部分と異なる部分に配置されている請求項３に記載の半導体装置。
  5. 　前記ボディ層の表層部には、前記半導体基板の主面に対する法線方向において、前記ゲート電極と重なる部分に、前記ボディ層よりも不純物濃度が低くされた第２導電型の埋込チャネル層（３６、３７）が配置されている請求項１ないし４のいずれか１つに記載の半導体装置。
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