WO2024004262A1 - 基板 - Google Patents

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WO2024004262A1
WO2024004262A1 PCT/JP2023/005686 JP2023005686W WO2024004262A1 WO 2024004262 A1 WO2024004262 A1 WO 2024004262A1 JP 2023005686 W JP2023005686 W JP 2023005686W WO 2024004262 A1 WO2024004262 A1 WO 2024004262A1
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WO
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electronic components
wiring
electrode
sealing material
substrate
Prior art date
Application number
PCT/JP2023/005686
Other languages
English (en)
French (fr)
Inventor
竜一 久保
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to JP2023569758A priority Critical patent/JPWO2024004262A1/ja
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    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits

Definitions

  • the present invention relates to a substrate.
  • Patent Document 1 describes a core member, a through hole penetrating the core member, one or more passive components arranged in the through hole, and a core member that covers at least a portion of the passive component and fills at least a portion of the through hole.
  • a semiconductor package including a sealing material is described (see, for example, FIG. 9).
  • Patent Document 2 discloses a core substrate provided with an opening penetrating a core material, a plurality of types of electronic components housed in the opening, and a core substrate formed in the opening with a plurality of types of electronic components housed in the core substrate.
  • a printed wiring board including a fixing resin is described (see, for example, FIG. 1).
  • the pair of electrodes of the passive component are arranged in a direction parallel to the core member. If a longitudinal chip component is placed at the end, the mounting area will increase. That is, the semiconductor package described in Patent Document 1 has room for improvement in terms of further improving the arrangement density of passive components.
  • the resin when filling the opening with resin, the resin is heated and pressure is applied from above to force it into the opening.
  • the direction of the stress is relatively uniform at that time, making it easy for stress to concentrate on the edges of the electronic components, causing damage to the electronic components. may enter. Additionally, the direction of residual stress becomes easier to align. As a result, there is a possibility that the substrate may be warped or reliability may be reduced.
  • the pair of electrodes of the electronic component are arranged in a direction perpendicular to the core material, the pair of electrodes that are common as the passive component are arranged in the longitudinal direction. By arranging the elongated chip component at the end, the electrode area to which stress is applied becomes smaller. Therefore, the stress applied to the component when filling with resin becomes larger.
  • the present invention has been made in order to solve the above problems, and aims to provide a highly reliable board on which electronic components can be arranged at high density and warpage of the board can be reduced.
  • the substrate of the present invention includes a core substrate having a first surface and a second surface opposite to the first surface, and an opening provided therein, and at least a plurality of core substrates provided in the opening.
  • a similar type of electronic component having a first electrode in a first direction that is perpendicular to the second surface and toward the first surface, and a second electrode in a second direction opposite to the first direction. and a sealing material provided between the opening and the plurality of electronic components and between the plurality of electronic components, and having a third surface on the first surface side and a fourth surface on the second surface side.
  • the first electrode has a first end surface located on the first surface side, and when the second surface is arranged horizontally, , heights of the first end surfaces of the first electrodes of the plurality of electronic components with respect to a reference plane parallel to the second surface are different from each other in a cross section perpendicular to the second surface.
  • FIG. 1 is a cross-sectional view schematically showing an example of a substrate according to an embodiment of the present invention, and shows a state in which the second surface of the core substrate is arranged horizontally.
  • FIG. 2 is a plan view schematically showing an example of a core board and electronic components included in the board shown in FIG.
  • FIG. 3 is a cross-sectional view schematically showing when electronic components of the same type are sealed with a sealing material.
  • FIG. 4 is another cross-sectional view of the substrate shown in FIG. 1, and is a diagram for explaining the maximum width of the surfaces of the plurality of first via conductors that contact the first electrodes.
  • FIG. 5 is a cross-sectional view schematically showing a modification of the substrate shown in FIG. FIG.
  • FIG. 6 is a cross-sectional view schematically showing a modification of the substrate shown in FIG.
  • FIG. 7 is a diagram schematically showing an example of a process of attaching an adhesive film for fixing electronic components to a core substrate.
  • FIG. 8 is a cross-sectional view schematically showing an example of a process of arranging electronic components on an adhesive film.
  • FIG. 9 is a cross-sectional view schematically showing an example of the process of arranging electronic components and semiconductor chips on an adhesive film.
  • FIG. 10 is a cross-sectional view schematically showing an example of the process of filling the opening of the core substrate with a sealing material.
  • FIG. 11 is a cross-sectional view schematically showing an example of the process of forming a via.
  • FIG. 12 is a cross-sectional view schematically showing an example of the process of forming a wiring layer.
  • FIG. 13 is a cross-sectional view schematically showing an example of the process of forming a buildup layer.
  • the present invention is not limited to the following configuration, and can be modified and applied as appropriate without changing the gist of the present invention. Note that the present invention also includes a combination of two or more of the individual desirable configurations described below.
  • FIG. 1 is a cross-sectional view schematically showing an example of a substrate according to an embodiment of the present invention, and shows a state in which the second surface of the core substrate is arranged horizontally.
  • FIG. 2 is a plan view schematically showing an example of a core board and electronic components included in the board shown in FIG. Note that FIG. 1 is a cross-sectional view taken along the line XX shown in FIG. 2.
  • the substrate 100 shown in FIGS. 1 and 2 has a first surface 11 and a second surface 12 opposite to the first surface 11, and includes a core substrate 10 with an opening 13 provided therein, and a core substrate 10 with an opening 13 provided therein.
  • At least a plurality of electrodes are provided, each having a first electrode 21 in a first direction D1 that is perpendicular to the second surface 12 of the core substrate 10 and facing the first surface 11 side, and a second electrode opposite to the first direction D1. It is provided between the same type of electronic component 20 having the second electrode 22 in the direction D2, between the opening 13 and the electronic component 20, and between the plurality of electronic components 20, and the third surface 31 and the third surface on the first surface 11 side.
  • a sealing material 30 having a fourth surface 32 on the second surface 12 side, and a plurality of third surfaces penetrating the third surface 31 of the sealing material 30 and electrically connected to the first electrodes 21 of the plurality of electronic components 20. 1 via conductor 40 , a plurality of second via conductors 50 electrically connected to the second electrodes 22 of the plurality of electronic components 20 , the first surface 11 of the core substrate 10 and the third surface 31 of the sealing material 30
  • the core substrate 10 a resin substrate, a glass substrate, a ceramic substrate, etc. can be used.
  • the core substrate 10 may be a printed wiring board having conductor wiring provided on its surface or inside.
  • an insulating support substrate (core material) formed from a resin such as epoxy resin and a reinforcing material such as glass cloth can be used.
  • the supporting substrate may contain inorganic particles such as silica particles and alumina particles.
  • the first surface 11 and second surface 12 of the core substrate 10 are parallel surfaces to each other, and constitute a pair of opposing main surfaces of the core substrate 10.
  • the opening 13 of the core substrate 10 passes through the core substrate 10.
  • the shape of the opening 13 when the core substrate 10 is viewed from above is not particularly limited, and in addition to the rectangle shown in FIG. It's okay.
  • the substrate 100 is a component-embedded substrate in which a plurality of electronic components 20 are embedded, and each electronic component 20 is not placed on the first surface 11 and second surface 12 of the core substrate 10 but inside the opening 13 of the core substrate 10. It is stored in.
  • the electronic component 20 may be arranged two-dimensionally within the opening 13 as shown in FIG. 2, or may be arranged one-dimensionally within the opening 13. In the former case, the electronic components 20 may be arranged, for example, in a matrix (FIG. 2) or in a staggered manner.
  • the electronic component 20 is not particularly limited, and examples thereof include passive components such as a capacitor (for example, a multilayer ceramic capacitor (MLCC)) and an inductor.
  • the electronic component 20 is a chip component having a longitudinal shape such as a rectangular parallelepiped shape or a cylindrical shape.
  • each electronic component 20 is larger in the direction perpendicular to the second surface 12 (first direction D1 or second direction D2) than in the direction parallel to the second surface 12 of the core substrate 10. Thereby, the electronic components 20 can be arranged with higher density. Note that, from the viewpoint of arranging the electronic components 20 at high density, the interval between adjacent electronic components 20 is preferably smaller than the maximum width of the electronic component 20.
  • the electronic components 20 of the same type are components of the same size as specified by the size notation of chip components.
  • the size notation is a notation defined by JIS (Japanese Industrial Standards) and EIA (Electronic Industries Alliance), and examples of the size notation include 0603 and the like in JIS.
  • the electronic components 20 of the same type may be components of the same type among the basic components of an electric circuit, such as capacitors or inductors.
  • the electronic components 20 of the same type may be, for example, components having the same model among capacitors or inductors.
  • only one type of electronic component 20 may be arranged, or two or more types of electronic components 20 may be arranged (mixed). However, in the latter case, at least a plurality of at least one type of electronic component 20 may be provided, but at least a plurality of each type of electronic component 20 may be provided.
  • the first electrode 21 has a first end surface 23 located on the first surface 11 side
  • the second electrode 22 has a second end surface 24 located on the second surface 12 side.
  • the first electrode 21 and the second electrode 22 are located at one end and the other end in the longitudinal direction of the elongated electronic component 20, respectively. This corresponds to one end face and the other end face in the longitudinal direction of the component 20.
  • the first end surface 23 and the second end surface 24 are usually planar, but may be curved (for example, convex).
  • the sealing material 30 is a member for sealing the electronic component 20 within the opening 13, and is filled around each electronic component 20 within the opening 13.
  • the sealing material 30 includes a resin such as an epoxy resin and a filler made of inorganic particles such as silica particles and alumina particles.
  • At least one first via conductor 40 is provided for each electronic component 20, and each electronic component 20 is electrically connected to the first buildup layer 60 via the first via conductor 40.
  • Each first via conductor 40 penetrates at least the insulating layer 61 of the first buildup layer 60 closest to the core substrate 10 and the third surface 31 of the sealing material 30, and extends through the first electrode of the corresponding electronic component 20. It has reached 21.
  • At least one second via conductor 50 is provided for each electronic component 20, and each electronic component 20 is electrically connected to the second buildup layer 70 via the second via conductor 50.
  • Each second via conductor 50 at least penetrates the insulating layer 71 of the second buildup layer 70 closest to the core substrate 10 and reaches the second electrode 22 of the corresponding electronic component 20 .
  • the first buildup layer 60 electrically connects the electronic components 20 to each other, the electronic components 20 to other components, through holes, terminals, etc., and includes at least one insulating layer 61 and at least one wiring layer 62. are stacked alternately.
  • the second buildup layer 70 electrically connects the electronic components 20 to each other, the electronic components 20 to other components, through holes, terminals, etc., and includes at least one insulating layer 71 and at least one wiring.
  • the layers 72 are alternately stacked.
  • first electrode 21 and the second electrode 22 of each electronic component 20 are arranged in the first direction D1 and the second direction D2, respectively, which are perpendicular to the second surface 12 of the core substrate 10.
  • elongated electronic components 20, that is, electronic components (chip components) having a general shape, can be arranged at high density in the opening 13 of the substrate 100.
  • FIG. 3 is a cross-sectional view schematically showing when electronic components of the same type are sealed with a sealing material.
  • FIGS. 1 and 3 when the second surface 12 of the core substrate 10 is arranged horizontally, a plurality of electronic components (i.e., electronic components of the same type) are connected to a reference plane P parallel to the second surface 12. ) 20, the height H1 of the first end surface 23 of the first electrode 21 is different from each other in a cross section perpendicular to the second surface 12 (hereinafter referred to as a vertical cross section).
  • a vertical cross section As a result, as shown in FIG. 3, when the electronic component 20 is sealed with the uncured film 81 for forming the sealant, the direction of stress becomes at random, and stress concentration is less likely to occur. Damage to the component 20 can be reduced. As a result, the reliability of the substrate 100 can be improved.
  • the variation in height H1 increases the adhesion between the sealing material 30 and the electronic component 20 due to the anchor effect. This also contributes to improving the reliability of the substrate 100.
  • the heights H1 of the plurality of first end surfaces 23 may be different from each other as described above in at least one type of electronic component 20 provided in the same one opening 13; In each type of electronic component 20 (including the case of only one type) provided in the same one opening 13, it is preferable that the heights H1 of the plurality of first end surfaces 23 are different from each other as described above. .
  • a plurality of other electronic components of the same type may be provided within the opening 13, and the first end surfaces of the first electrodes have substantially the same height; however, such electronic components may not be provided.
  • the same type one type or two or more types may be used
  • the heights H1 of the plurality of first end surfaces 23 are different from each other are disposed within the same one opening 13. is preferred.
  • the height H1 of the first end surface 23 corresponds to the distance from the reference plane P to the point of the first end surface 23 farthest from the reference plane P.
  • the reference plane P may be located on the same plane as the second surface 12 of the core substrate 10, as shown in FIG.
  • the height H1 of the first end surface 23 of the first electrode 21 of the plurality of electronic components (electronic components of the same type) 20 with respect to the reference plane P is , it is preferable that the variation is -10% or more and +10% or less with respect to their average height.
  • the workability of the via for the first via conductor 40 can be improved. Specifically, since vias can be processed within the normal processing margin for laser processing, there is no need to adjust processing conditions for each via or slow down processing speed to create safer margins. .
  • the machinability of the vias for the first via conductors 40 will deteriorate, and it will be difficult to process them with a laser. When doing so, there is a risk that the processing speed may decrease or damage may be caused to the first electrode 21. Further, the area of the surface of the first via conductor 40 in contact with the first electrode 21 varies greatly, and the electrical resistance (contact resistance) varies greatly, which may result in a problem in characteristics. However, as will be described later, the area (maximum width) of the surface of the first via conductor 40 that contacts the first electrode 21 may vary to some extent.
  • the height H1 of the first end surface 23 of the first electrode 21 of the plurality of electronic components (electronic components of the same type) 20 with respect to the reference plane P is , preferably varies by 10 ⁇ m or more.
  • the variation in the height H1 of each first end surface 23 is determined as the difference between the maximum height and the minimum height among the heights of the plurality of electronic components 20 present in the cross section.
  • the first electrode 21 and the second electrode 22 preferably contain at least one of a Group 11 element and an alloy thereof, and more preferably contain at least one of copper and an alloy thereof.
  • Group 11 elements have a low absorption rate for light with a wavelength of around 10 ⁇ m, which is the wavelength of the CO 2 laser, so a relatively high-power CO 2 laser can be used to process the vias for the first via conductor 40. can.
  • machining of the via for the first via conductor 40 becomes easier and processing can be performed at high speed, resulting in cost reduction.
  • copper and its alloys are advantageous in terms of cost compared to other Group 11 elements and their alloys.
  • the height H1 of the first end surface 23 of the first electrode 21 of a plurality of electronic components (same type of electronic component) 20 with respect to the reference plane P This variation is larger than the variation in the height of the second end surface 24 of the second electrode 22 of those electronic components 20 with respect to the reference plane P in the vertical section.
  • the height of the second end surface 24 corresponds to the distance from the reference surface P to the point of the second end surface 24 that is farthest from the reference surface P. As shown in FIG. 1, when the reference plane P is set on the same plane as the second surface 12 of the core substrate 10, the height of each second end surface 24 may be substantially zero. That is, each second end surface 24 may be located on the reference plane P.
  • FIG. 4 is another cross-sectional view of the substrate shown in FIG. 1, and is a diagram for explaining the maximum width of the surfaces of the plurality of first via conductors that contact the first electrodes.
  • the maximum width W1 of the surfaces of the plurality of first via conductors 40 that contact the first electrode 21 may be different from each other.
  • the treparing process can be performed under the same conditions, so that the workability of the via for the first via conductor 40 can be improved. More specifically, since the via is shaped like a mortar, the deeper the via, the smaller the area of the bottom surface becomes. Therefore, the maximum width W1 of the first via conductor 40 may be smaller as the first end surface 23 of the first via conductor 40 comes into contact with the first electrode 21 having a lower height H1.
  • the maximum widths of the surfaces of the plurality of second via conductors 50 that contact the second electrode 22 may be substantially the same.
  • the maximum width W1 of the surface of the first via conductor 40 that contacts the first electrode 21 may be a width passing through the center of the surface (for example, circular). The same applies to the maximum width of the surface of the second via conductor 50 that contacts the second electrode 22.
  • the third surface 31 of the sealing material 30 has larger irregularities than the fourth surface 32 of the sealing material 30. More specifically, the third surface 31 of the sealing material 30 may have irregularities corresponding to variations in the height H1 of the first end surfaces 23 of the first electrodes 21 of the plurality of electronic components 20, The fourth surface 32 of the stopper 30 may be substantially flat and located on substantially the same plane.
  • the substrate 100 has a first wiring 63 provided on the third surface 31 side of the encapsulant 30 and connected to at least one of the plurality of first via conductors 40, and a first wiring 63 provided on the fourth surface 32 side of the encapsulant 30.
  • the second wiring 73 is provided and connected to at least one of the plurality of second via conductors 50.
  • the first wiring 63 is a wiring included in the wiring layer 62 of the first buildup layer 60
  • the second wiring 73 is a wiring included in the wiring layer 72 of the second buildup layer 70 .
  • the fourth surface 32 of the sealing material 30 is flatter than the third surface 31 of the sealing material 30, so it is preferable to effectively utilize this surface. Specifically, the following aspects are preferable, and in either case, the functions of the electronic component 20 can be utilized more effectively.
  • the smallest line that is the smallest value among the widths (lines) of the second interconnect 73 is thinner than the smallest line that is the smallest value among the widths (lines) of the first interconnect 63. is preferred.
  • higher-definition vias and wiring can be formed on the fourth surface 32 of the sealing material 30, which is flatter than the third surface 31 of the sealing material 30.
  • the interval between wires when a plurality of wires are lined up at equal intervals is called a space, and it is preferable that the minimum space of the second wire 73 is narrower than the minimum space of the first wire 63. Lines and spaces are collectively called line and space, and the thinner the line and space, the more precise the wiring. Since high-definition wiring can be formed using the second wiring 73, it is preferable that the minimum line and space of the second wiring 73 is thinner than the minimum line and space of the first wiring 63.
  • the second wiring which is a rewiring (RDL)
  • RDL rewiring
  • the minimum value of is smaller than the minimum value of the space of the first wiring 63 provided on the third surface 31 side of the sealing material 30.
  • lines of second wiring 73 which is rewiring (RDL)
  • RDL rewiring
  • the wiring density of the second wiring 73 is preferably higher than the wiring density of the first wiring 63.
  • vias and wiring can be formed with higher density on the fourth surface 32 side of the sealing material 30, which is flatter than the third surface 31 of the sealing material 30.
  • the second wiring which is a rewiring (RDL)
  • RDL rewiring
  • the number of wiring layers 72 of the second buildup layer 70 is preferably greater than the number of wiring layers 62 of the first buildup layer 60.
  • FIG. 5 is a cross-sectional view schematically showing a modification of the substrate shown in FIG.
  • the number of wiring layers 72 provided on the fourth surface 32 side of the encapsulant 30 is four, and the number of wiring layers 62 provided on the third surface 31 side of the encapsulant 30 is four.
  • the number of layers is two. That is, the number of wiring layers 72 is greater than the number of wiring layers 62.
  • FIG. 6 is a cross-sectional view schematically showing a modification of the substrate shown in FIG. 1.
  • a semiconductor chip 20A such as an integrated circuit (IC) may be mounted together with the electronic component 20 in the opening 13 of the core substrate 10.
  • the electronic component 20 and the semiconductor chip 20A are not the same type of electronic component, and the relationship between the heights of the end surfaces of the electronic component 20 and the semiconductor chip 20A is not particularly limited.
  • FIG. 7 is a diagram schematically showing an example of a process of attaching an adhesive film for fixing electronic components to a core substrate.
  • an opening 13 is formed in the core substrate 10, and an adhesive film 80 for fixing electronic components is attached to the second surface 12 of the core substrate 10.
  • FIG. 8 is a cross-sectional view schematically showing an example of the process of placing electronic components on an adhesive film.
  • FIG. 9 is a cross-sectional view schematically showing an example of the process of arranging electronic components and semiconductor chips on an adhesive film.
  • electronic components 20 of the same type are vertically arranged on the adhesive film 80. That is, the electronic component 20 is placed on the adhesive film 80 so that the first electrode 21 faces upward and the second electrode 22 faces downward. Thereby, the second end surface 24 of the second electrode 22 is attached to the adhesive film 80. At this time, as shown in FIG. 9, the electronic component 20 and the semiconductor chip 20A may be mounted together.
  • FIG. 10 is a cross-sectional view schematically showing an example of the process of filling the opening of the core substrate with a sealing material.
  • the electronic component 20 is sealed with a sealing material 30.
  • a sealing material 30 Specifically, an uncured film containing a thermosetting resin and a filler is laminated on the first surface 11 of the core substrate 10 under vacuum. Thereafter, this film is heated and pressed to soften it, thereby filling the area around each electronic component 20 in the opening 13 with a thermosetting resin and filler.
  • the sealant 30 is formed by curing the thermosetting resin.
  • the sealing material 30 is flat on the flat surface side on which the adhesive film 80 is placed (fourth surface 32), but has unevenness on the opposite side (third surface 31).
  • FIG. 11 is a cross-sectional view schematically showing an example of the process of forming a via.
  • an insulating layer 61 is formed on the first surface 11 of the core substrate 10 and the third surface 31 of the sealing material 30.
  • An insulating layer 71 is formed on the second surface 12 and the fourth surface 32 of the sealing material 30.
  • the adhesive film 80 can also be used as it is without being peeled off.
  • a via 82 is formed in the insulating layer 61 to expose the first end surface 23 of the first electrode 21, and a via 83 is formed in the insulating layer 71 to expose the second end surface 24 of the second electrode 22. expose.
  • high-speed processing can be achieved by using a CO 2 laser.
  • FIG. 12 is a cross-sectional view schematically showing an example of the process of forming a wiring layer.
  • plating for example, semi-additive method
  • plating is used to fill the vias 82 and 83 to form the first via conductor 40 and the second via conductor 50, and to form the wiring layers 62 and 72. do.
  • FIG. 13 is a cross-sectional view schematically showing an example of the process of forming a buildup layer.
  • layers are added as necessary to form the first buildup layer 60 and the second buildup layer 70.
  • the substrate 100 can be manufactured.
  • a core substrate having a first surface and a second surface opposite to the first surface, and having an opening provided therein; At least a plurality of electrodes are provided in the opening, and have a first electrode in a first direction perpendicular to the second surface of the core substrate and toward the first surface, and opposite to the first direction.
  • a similar electronic component having a second electrode in a second direction; a sealing material provided between the opening and the plurality of electronic components and between the plurality of electronic components, and having a third surface on the first surface side and a fourth surface on the second surface side; a plurality of first via conductors that penetrate the third surface of the sealing material and are electrically connected to the first electrodes of the plurality of electronic components; a plurality of second via conductors electrically connected to the second electrodes of the plurality of electronic components; Equipped with The first electrode has a first end surface located on the first surface side, When the second surface is arranged horizontally, the height of the first end surface of the first electrode of the plurality of electronic components with respect to a reference plane parallel to the second surface is perpendicular to the second surface. Substrates that differ from each other in cross section.
  • the height of the first end surface of the first electrodes of the plurality of electronic components with respect to the reference surface is -10 with respect to their average height in the cross section. % or more and +10% or less of the substrate according to ⁇ 1>.
  • ⁇ 3> when the second surface is arranged horizontally, the height of the first end surface of the first electrode of the plurality of electronic components with respect to the reference surface varies by 10 ⁇ m or more in the cross section. The substrate described.
  • ⁇ 4> The substrate according to any one of ⁇ 1> to ⁇ 3>, wherein the first electrode and the second electrode contain at least one of a Group 11 element and an alloy thereof.
  • the second electrode has a second end surface located on the second surface side, When the second surface is arranged horizontally, the variation in the height of the first end surfaces of the first electrodes of the plurality of electronic components with respect to the reference plane is determined by The substrate according to any one of ⁇ 1> to ⁇ 5>, wherein the variation in height of the second end surface of the second electrode of the component is larger than that of the second end surface.
  • ⁇ 7> The substrate according to ⁇ 6>, wherein the maximum widths of the surfaces of the plurality of first via conductors that contact the first electrode are different from each other.
  • ⁇ 9> a first wiring provided on the third surface side of the sealing material and connected to at least one of the plurality of first via conductors; a second wiring provided on the fourth surface side of the sealing material and connected to at least one of the plurality of second via conductors;
  • ⁇ 12> Any one of ⁇ 9> to ⁇ 11>, wherein more wiring layers are provided on the fourth surface of the encapsulant than on the third surface of the encapsulant.

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  • Engineering & Computer Science (AREA)
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  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

第１面１１及び第１面１１と反対側の第２面１２を有し、内部に開口部１３が設けられたコア基板１０と、開口部１３に少なくとも複数設けられ、コア基板１０の第２面１２に対して直交する方向であって第１面１１側に向かう第１方向Ｄ１に第１電極２１を有すると共に第１方向Ｄ１と反対の第２方向Ｄ２に第２電極２２を有する同種の電子部品２０と、開口部１３と複数の電子部品２０の間と、複数の電子部品２０間とに設けられ、第１面１１側の第３面３１及び第２面１２側の第４面３２を有する封止材３０と、封止材３０の第３面３１を貫通し、複数の電子部品２０の第１電極２１に電気的に接続された複数の第１ビア導体４０と、複数の電子部品２０の第２電極２２に電気的に接続された複数の第２ビア導体５０と、を備え、第１電極２１は、第１面１１側に位置する第１端面２３を有し、第２面１２を水平に配置したときに、第２面１２と平行な基準面Ｐに対する複数の電子部品２０の第１電極２１の第１端面２３の高さＨ１は、第２面１２に対して直交する断面において、互いに異なっている、基板１００。

Description

基板
　本発明は、基板に関する。
　特許文献１には、コア部材と、コア部材を貫通する貫通孔と、貫通孔に配置された一つ以上の受動部品と、受動部品の少なくとも一部を覆い、貫通孔の少なくとも一部を満たす封止材と、を備える半導体パッケージが記載されている（例えば図９参照）。
　特許文献２には、コア材を貫通する開口が設けられたコア基板と、開口内に収容された複数の種類の電子部品と、開口内に形成され、複数の種類の電子部品をコア基板に固定する樹脂と、を備えるプリント配線板が記載されている（例えば図１参照）。
特許第６６９４９３１号公報 特開２０１９－２０７９７８号公報
　しかしながら、特許文献１に記載された半導体パッケージにおいては、受動部品は、その一対の電極がコア部材と平行な方向に配置されているため、当該受動部品として一般的な一対の電極が長手方向の端部に位置する長手形状のチップ部品を配置すると、実装面積が増加してしまう。すなわち、特許文献１に記載された半導体パッケージは、受動部品の配置密度をより向上するという点で改善の余地がある。
　また、特許文献２に記載されたプリント配線板においては、樹脂を開口内に充填する際に、樹脂を加熱し上面から圧力をかけ開口に押し込むことになる。しかしながら、複数の電子部品の高さが揃っており、ばらつきが無いため、その際に、応力の方向が比較的揃ってしまい、電子部品のエッジ等に応力が集中しやすくなり、電子部品にダメージが入るおそれがある。また、残留応力の方向も揃いやすくなる。その結果、基板の反りや信頼性の低下等を誘発するおそれがある。また、特許文献２に記載されたプリント配線板では、電子部品は、その一対の電極がコア材と直交する方向に配置されているため、当該受動部品として一般的な一対の電極が長手方向の端部に位置する長手形状のチップ部品を配置すると、応力が加わる電極面積が小さくなる。したがって、樹脂を充填する際に当該部品に加わる応力がより大きくなってしまう。
　本発明は、上記の問題を解決するためになされたものであり、電子部品を高密度に配置でき、基板の反りを低減可能な信頼性に優れた基板を提供することを目的とする。
　本発明の基板は、第１面及び上記第１面と反対側の第２面を有し、内部に開口部が設けられたコア基板と、上記開口部に少なくとも複数設けられ、上記コア基板の上記第２面に対して直交する方向であって上記第１面側に向かう第１方向に第１電極を有すると共に上記第１方向と反対の第２方向に第２電極を有する同種の電子部品と、上記開口部と上記複数の電子部品の間と、上記複数の電子部品間とに設けられ、上記第１面側の第３面及び上記第２面側の第４面を有する封止材と、上記封止材の上記第３面を貫通し、上記複数の電子部品の上記第１電極に電気的に接続された複数の第１ビア導体と、上記複数の電子部品の上記第２電極に電気的に接続された複数の第２ビア導体と、を備え、上記第１電極は、上記第１面側に位置する第１端面を有し、上記第２面を水平に配置したときに、上記第２面と平行な基準面に対する上記複数の電子部品の上記第１電極の上記第１端面の高さは、上記第２面に対して直交する断面において、互いに異なっている。
　本発明によれば、電子部品を高密度に配置でき、基板の反りを低減可能な信頼性に優れた基板を提供することができる。
図１は、本発明の実施形態に係る基板の一例を模式的に示す断面図であり、コア基板の第２面を水平に配置した状態を示す。 図２は、図１に示す基板が備えるコア基板及び電子部品の一例を模式的に示す平面図である。 図３は、同種の電子部品を封止材で封止するときを模式的に示す断面図である。 図４は、図１に示す基板を示す別の断面図であり、複数の第１ビア導体の第１電極に接触する面の最大幅を説明するための図である。 図５は、図１に示す基板の変形例を模式的に示す断面図である。 図６は、図１に示す基板の変形例を模式的に示す断面図である。 図７は、コア基板に電子部品固定用の粘着フィルムを貼り付ける工程の一例を模式的に示す図である。 図８は、電子部品を粘着フィルム上に配置する工程の一例を模式的に示す断面図である。 図９は、電子部品及び半導体チップを粘着フィルム上に配置する工程の一例を模式的に示す断面図である。 図１０は、コア基板の開口部に封止材を充填する工程の一例を模式的に示す断面図である。 図１１は、ビアを形成する工程の一例を模式的に示す断面図である。 図１２は、配線層を形成する工程の一例を模式的に示す断面図である。 図１３は、ビルドアップ層を形成する工程の一例を模式的に示す断面図である。
　以下、本発明の基板について説明する。
　しかしながら、本発明は、以下の構成に限定されるものではなく、本発明の要旨を変更しない範囲において適宜変更して適用することができる。なお、以下において記載する個々の望ましい構成を２つ以上組み合わせたものもまた本発明である。
［基板］
　図１は、本発明の実施形態に係る基板の一例を模式的に示す断面図であり、コア基板の第２面を水平に配置した状態を示す。図２は、図１に示す基板が備えるコア基板及び電子部品の一例を模式的に示す平面図である。なお、図１は、図２に示すＸ－Ｘ線に沿った断面図である。
　図１及び図２に示す基板１００は、第１面１１及び第１面１１と反対側の第２面１２を有し、内部に開口部１３が設けられたコア基板１０と、開口部１３に少なくとも複数設けられ、コア基板１０の第２面１２に対して直交する方向であって第１面１１側に向かう第１方向Ｄ１に第１電極２１を有すると共に第１方向Ｄ１と反対の第２方向Ｄ２に第２電極２２を有する同種の電子部品２０と、開口部１３と電子部品２０の間と、複数の電子部品２０間とに設けられ、第１面１１側の第３面３１及び第２面１２側の第４面３２を有する封止材３０と、封止材３０の第３面３１を貫通し、複数の電子部品２０の第１電極２１に電気的に接続された複数の第１ビア導体４０と、複数の電子部品２０の第２電極２２に電気的に接続された複数の第２ビア導体５０と、コア基板１０の第１面１１及び封止材３０の第３面３１上に設けられた第１ビルドアップ層（再配線層）６０と、コア基板１０の第２面１２及び封止材３０の第４面３２上に設けられた第２ビルドアップ層（再配線層）７０と、を備えている。
　コア基板１０としては、樹脂基板、ガラス基板、セラミック基板等を用いることができる。コア基板１０は、その表面又は内部に導体配線が設けられているプリント配線板であってもよい。コア基板１０として好ましくは、エポキシ樹脂等の樹脂とガラスクロス等の補強材とから形成された絶縁性の支持基板（コア材）を使用することができる。支持基板には、シリカ粒子、アルミナ粒子等の無機粒子が含まれていてもよい。
　コア基板１０の第１面１１及び第２面１２は、互いに平行な面であり、コア基板１０の対向する一対の主面を構成している。
　コア基板１０の開口部１３は、コア基板１０を貫通している。コア基板１０を平面視したときの開口部１３の形状は、特に限定されず、図２に示す矩形の他、円形、楕円形、長円形、ｎ角形（ｎは５以上の整数）等であってもよい。
　基板１００は、複数の電子部品２０が埋め込まれた部品埋め込み基板であり、各電子部品２０は、コア基板１０の第１面１１及び第２面１２上ではなく、コア基板１０の開口部１３内に収納されている。
　電子部品２０は、図２に示したように開口部１３内に二次元的に配置されてもよいし、開口部１３内に一次元的に配置されてもよい。前者の場合は、電子部品２０は、例えば、マトリクス状に配列されてもよいし（図２）、千鳥状に配列されてもよい。
　電子部品２０は、特に限定されず、例えば、コンデンサ（例えば積層セラミックコンデンサ（ＭＬＣＣ））、インダクタ等の受動部品が挙げられる。電子部品２０は、直方体状、円柱状等の長手形状を有するチップ部品である。
　また、各電子部品２０の寸法は、コア基板１０の第２面１２と平行な方向よりも第２面１２に対して直交する方向（第１方向Ｄ１又は第２方向Ｄ２）においてより大きい。これにより、電子部品２０をより高密度に配置することができる。なお、電子部品２０を高密度に配置する観点から、隣接する複数の電子部品２０間の間隔は、当該電子部品２０の最大幅よりも小さいことが好ましい。
　同種の電子部品２０とは、チップ部品のサイズ表記で規格された同一サイズの部品である。サイズ表記は、ＪＩＳ（Ｊａｐａｎｅｓｅ　Ｉｎｄｕｓｔｒｉａｌ　Ｓｔａｎｄａｒｄｓ：日本工業規格）とＥＩＡ（Ｅｌｅｃｔｒｏｎｉｃ　Ｉｎｄｕｓｔｒｉｅｓ　Ａｌｌｉａｎｃｅ：電子工業会）で定められた表記であり、ＪＩＳでいえば、例えば０６０３等の表記が挙げられる。
　また、同種の電子部品２０とは、例えば、コンデンサ同士やインダクタ同士のように、電気回路の基本構成部品のうちの同じ種類の部品であってもよい。
　また、同種の電子部品２０とは、例えば、コンデンサ同士やインダクタ同士のうち、同一の型式を有する部品であってもよい。
　なお、同じ１つの開口部１３内には、１種のみの電子部品２０が配置されていてもよいし、２種以上の電子部品２０が配置（混在）されていてもよい。ただし、後者の場合、少なくとも１種の電子部品２０が少なくとも複数設けられればよいが、各種の電子部品２０が、それぞれ少なくとも複数設けられてもよい。
　各電子部品２０において、第１電極２１は、第１面１１側に位置する第１端面２３を有し、第２電極２２は、第２面１２側に位置する第２端面２４を有している。第１電極２１及び第２電極２２は、それぞれ、長手形状の電子部品２０の長手方向における一方及び他方の端部に位置し、第１端面２３及び第２端面２４は、それぞれ、長手形状の電子部品２０の長手方向における一方及び他方の端面に相当する。第１端面２３及び第２端面２４は、通常は平面状であるが、曲面状（例えば凸状）であってもよい。
　封止材３０は、開口部１３内に電子部品２０を封止するための部材であり、開口部１３内において各電子部品２０の周囲に充填されている。封止材３０は、エポキシ樹脂等の樹脂と、シリカ粒子、アルミナ粒子等の無機粒子から構成されるフィラーとを含んでいる。
　第１ビア導体４０は、各電子部品２０に少なくとも１つずつ設けられており、各電子部品２０は、第１ビア導体４０を介して第１ビルドアップ層６０に電気的に接続されている。各第１ビア導体４０は、第１ビルドアップ層６０の最もコア基板１０に近い絶縁層６１と、封止材３０の第３面３１とを少なくとも貫通し、対応する電子部品２０の第１電極２１まで達している。
　第２ビア導体５０は、各電子部品２０に少なくとも１つずつ設けられており、各電子部品２０は、第２ビア導体５０を介して第２ビルドアップ層７０に電気的に接続されている。各第２ビア導体５０は、第２ビルドアップ層７０の最もコア基板１０に近い絶縁層７１を少なくとも貫通し、対応する電子部品２０の第２電極２２まで達している。
　第１ビルドアップ層６０は、電子部品２０同士や、電子部品２０と他の部品やスルーホール、端子等とを電気的に接続しており、少なくとも１つの絶縁層６１と少なくとも１つの配線層６２とが交互に積層されている。
　第２ビルドアップ層７０も同様に、電子部品２０同士や、電子部品２０と他の部品やスルーホール、端子等とを電気的に接続しており、少なくとも１つの絶縁層７１と少なくとも１つの配線層７２とが交互に積層されている。
　本実施形態では、各電子部品２０の第１電極２１及び第２電極２２は、コア基板１０の第２面１２に対して直交する第１方向Ｄ１及び第２方向Ｄ２にそれぞれ配置されているため、長手形状の電子部品２０を、すなわち一般的な形状を有する電子部品（チップ部品）を基板１００の開口部１３に高密度に配置することができる。
　図３は、同種の電子部品を封止材で封止するときを模式的に示す断面図である。
　また、図１及び図３に示すように、コア基板１０の第２面１２を水平に配置したときに、第２面１２と平行な基準面Ｐに対する複数の電子部品（すなわち、同種の電子部品）２０の第１電極２１の第１端面２３の高さＨ１は、第２面１２に対して直交する断面（以下、垂直断面と言う）において、互いに異なっている。これにより、図３に示すように、電子部品２０を封止材形成用の未硬化のフィルム８１で封止する際に、応力の方向がアトランダムになり、応力集中が起こりにくくなるため、電子部品２０にかかるダメージを低減できる。その結果、基板１００の信頼性を向上できる。また、残留応力も低減できると共に、その方向もアトランダムになるため、基板１００の反りを抑制することができる。さらに、高さＨ１にばらつきがあることで、アンカー効果により、封止材３０と電子部品２０の密着性が増す。このことも基板１００の信頼性向上に寄与する。
　なお、本実施形態では、同じ１つの開口部１３内に設けられた少なくとも１種の電子部品２０において、上述のように複数の第１端面２３の高さＨ１が互いに異なっていてもよいが、同じ１つの開口部１３内に設けられた各種類（１種のみの場合も含む）の電子部品２０において、上述のように複数の第１端面２３の高さＨ１が互いに異なっていることが好ましい。
　また、開口部１３内には他に、第１電極の第１端面の高さが実質的に同じである同種の電子部品が複数設けられていてもよいが、そのような電子部品は設けられないことが好ましい。すなわち、同じ１つの開口部１３内には、電子部品として、複数の第１端面２３の高さＨ１が互いに異なる同種（１種でも２種以上でもよい）の電子部品２０のみが配置されることが好ましい。
　第１端面２３の高さＨ１は、基準面Ｐから、第１端面２３の基準面Ｐから最も離れた地点までの距離に相当する。基準面Ｐは、図１に示したように、コア基板１０の第２面１２と同じ平面上に位置していてもよい。
　コア基板１０の第２面１２を水平に配置したときに、基準面Ｐに対する複数の電子部品（同種の電子部品）２０の第１電極２１の第１端面２３の高さＨ１は、垂直断面において、それらの平均高さに対して－１０％以上、＋１０％以下のばらつきであることが好ましい。これにより、第１ビア導体４０用のビアの加工性を向上できる。具体的には、レーザー加工における通常の加工マージン内でビアの加工ができるため、ビア毎に加工条件を調整したり、より安全なマージン形成のために加工速度を遅くしたりしなくてもよい。他方、複数の第１端面２３の高さＨ１が、それらの平均高さに対して±１０％より大きなばらつきであると、第１ビア導体４０用のビアの加工性が悪化し、レーザーで加工する際に加工速度が低下したり、第１電極２１にダメージを与えたりするおそれがある。また、第１ビア導体４０の第１電極２１に接触する面の面積が大幅にばらついてしまい、電気抵抗（接触抵抗）が大きくばらつき、その結果、特性面で不具合が生じる可能性がある。ただし、後述するように、第１ビア導体４０の第１電極２１に接触する面の面積（最大幅）は、ある程度はばらついていてもよい。
　コア基板１０の第２面１２を水平に配置したときに、基準面Ｐに対する複数の電子部品（同種の電子部品）２０の第１電極２１の第１端面２３の高さＨ１は、垂直断面において、１０μｍ以上ばらついていることが好ましい。各第１端面２３の高さＨ１のばらつきは、当該断面に存在する複数の電子部品２０の高さのうちの最大高さと、最小高さの差として定める。
　第１電極２１及び第２電極２２は、第１１族元素とその合金との少なくとも一方を含むことが好ましく、銅とその合金との少なくとも一方を含むことがより好ましい。第１１族元素は、ＣＯ２レーザーの波長である波長１０μｍ付近の光に対して吸収率が小さいので、第１ビア導体４０用のビアの加工に比較的高出力なＣＯ２レーザーを用いることができる。その結果、第１ビア導体４０用のビアの加工が容易になると共に高速で処理できるため低コスト化が図れる。また、銅及びその合金は、他の第１１族元素やその合金に比べてコスト面で有利である。
　本実施形態では、コア基板１０の第２面１２を水平に配置したときに、基準面Ｐに対する複数の電子部品（同種の電子部品）２０の第１電極２１の第１端面２３の高さＨ１のばらつきは、垂直断面において、基準面Ｐに対するそれらの電子部品２０の第２電極２２の第２端面２４の高さのばらつきよりも大きい。
　第２端面２４の高さは、基準面Ｐから、第２端面２４の基準面Ｐから最も離れた地点までの距離に相当する。図１に示したように、基準面Ｐをコア基板１０の第２面１２と同じ平面上に設定した場合は、各第２端面２４の高さは、実質的に０であってもよい。すなわち、各第２端面２４は、基準面Ｐ上に位置していてもよい。
　図４は、図１に示す基板を示す別の断面図であり、複数の第１ビア導体の第１電極に接触する面の最大幅を説明するための図である。
　図４に示すように、複数の第１ビア導体４０の第１電極２１に接触する面の最大幅Ｗ１は、互いに異なっていてもよい。これにより、第１ビア導体４０用のビアをレーザーで加工する際に同一条件でトレパリング加工を行うことができるため、第１ビア導体４０用のビアの加工性を向上できる。より詳細には、ビアはすり鉢状になっているため、ビアが深くなるほど底面部の面積は小さくなる。したがって、第１ビア導体４０の最大幅Ｗ１は、第１端面２３の高さＨ１がより低い第１電極２１に接触するものほど、より小さくなっていてもよい。
　他方、複数の第２ビア導体５０の第２電極２２に接触する面の最大幅は、実質的に同じであってもよい。
　なお、第１ビア導体４０の第１電極２１に接触する面の最大幅Ｗ１とは、当該面（例えば円形）の中心を通る幅であってもよい。第２ビア導体５０の第２電極２２に接触する面の最大幅についても同様である。
　図１に示したように、本実施形態では、封止材３０の第３面３１は、封止材３０の第４面３２よりも凹凸が大きい。より詳細には、封止材３０の第３面３１は、複数の電子部品２０の第１電極２１の第１端面２３の高さＨ１のばらつきに応じた凹凸を有していてもよく、封止材３０の第４面３２は、実質的に平坦であり、実質的に同一の平面上に位置していてもよい。
　基板１００は、封止材３０の第３面３１側に設けられ、複数の第１ビア導体４０の少なくとも１つに接続された第１配線６３と、封止材３０の第４面３２側に設けられ、複数の第２ビア導体５０の少なくとも１つに接続された第２配線７３と、をさらに備えている。第１配線６３は、第１ビルドアップ層６０の配線層６２に含まれる配線であり、第２配線７３は、第２ビルドアップ層７０の配線層７２に含まれる配線である。
　上述のように、封止材３０の第４面３２は、封止材３０の第３面３１に比べてより平坦であるため、この面を有効に活用することが好ましい。具体的には、以下の態様が好ましく、いずれの場合も、電子部品２０の機能をより有効に活用することができる。
　すなわち、第２配線７３の配線の幅（ライン）のうち最も小さい値である最小のラインは、第１配線６３の配線の幅（ライン）のうち最も小さい値である最小のラインよりも細いことが好ましい。これにより、封止材３０の第３面３１に比べてより平坦な封止材３０の第４面３２側に、より高精細なビアや配線を形成することができる。
　また、複数の配線が等間隔で並んでいる場合の配線と配線の間隔をスペースと呼ぶが、第２配線７３の最小のスペースが、第１配線６３の最小のスペースよりも細いことが好ましい。
　ライン及びスペースを合わせてラインアンドスペースと呼び、ラインアンドスペースが細いと、より高精細な配線となる。第２配線７３により高精細な配線を形成できることから、第２配線７３の最小のラインアンドスペースが第１配線６３の最小のラインアンドスペースより細いことが好ましい。
　より詳細には、基板１００を平面視したときに、コア基板１０の開口部１３と重なる領域内において、封止材３０の第４面３２側に設けられる再配線（ＲＤＬ）である第２配線７３のラインの最小値が、封止材３０の第３面３１側に設けられる第１配線６３のラインの最小値よりも小さいことが好ましい。
　また、基板１００を平面視したときに、コア基板１０の開口部１３と重なる領域内において、封止材３０の第４面３２側に設けられる再配線（ＲＤＬ）である第２配線７３のスペースの最小値が、封止材３０の第３面３１側に設けられる第１配線６３のスペースの最小値よりも小さいことが好ましい。
　また、基板１００を平面視したときに、コア基板１０の開口部１３と重なる領域内において、封止材３０の第４面３２側に設けられる再配線（ＲＤＬ）である第２配線７３のラインアンドスペースの最小値が、封止材３０の第３面３１側に設けられる第１配線６３のラインアンドスペースの最小値よりも小さいことが好ましい。
　また、コア基板１０の第２面１２に平行な平面において、第２配線７３の配線密度は、第１配線６３の配線密度よりも高いことが好ましい。これにより、封止材３０の第３面３１に比べてより平坦な封止材３０の第４面３２側に、より高密度にビアや配線を形成することができる。
　より詳細には、基板１００を平面視したときに、コア基板１０の開口部１３と重なる領域内において、封止材３０の第４面３２側に設けられる再配線（ＲＤＬ）である第２配線７３の占有面積の割合が、封止材３０の第３面３１側に設けられる第１配線６３の占有面積の割合よりも大きくてもよい。
　さらに、封止材３０の第４面３２側には、封止材３０の第３面３１側に比べて、より多層の配線層が設けられていることが好ましい。すなわち、第２ビルドアップ層７０の配線層７２の層数は、第１ビルドアップ層６０の配線層６２の層数よりも多いことが好ましい。
　図５は、図１に示す基板の変形例を模式的に示す断面図である。
　図５に示す基板１００では、封止材３０の第４面３２側に設けられる配線層７２の層数が４層であり、封止材３０の第３面３１側に設けられる配線層６２の層数が２層である。すなわち、配線層７２の層数が配線層６２の層数より多くなっている。
　図６は、図１に示す基板の変形例を模式的に示す断面図である。
　図６に示すように、コア基板１０の開口部１３には、電子部品２０と共に、集積回路（ＩＣ）等の半導体チップ２０Ａが混載されていてもよい。この場合、電子部品２０と半導体チップ２０Ａは同種の電子部品ではなく、電子部品２０と半導体チップ２０Ａの端面の高さの関係は特に限定されない。
［基板の製造方法］
　基板１００は、以下の方法により製造することができる。図７は、コア基板に電子部品固定用の粘着フィルムを貼り付ける工程の一例を模式的に示す図である。
　まず、図７に示すように、コア基板１０に開口部１３を形成し、コア基板１０の第２面１２に電子部品固定用の粘着フィルム８０を貼り付ける。
　図８は、電子部品を粘着フィルム上に配置する工程の一例を模式的に示す断面図である。図９は、電子部品及び半導体チップを粘着フィルム上に配置する工程の一例を模式的に示す断面図である。
　次に、図８に示すように、同種の電子部品２０を粘着フィルム８０上に縦に配置する。すなわち、第１電極２１が上方向を、第２電極２２が下方向を向くように電子部品２０を粘着フィルム８０上に配置する。これにより、第２電極２２の第２端面２４が粘着フィルム８０に貼り付けられる。このとき、図９に示すように、電子部品２０と半導体チップ２０Ａとを混載してもよい。
　図１０は、コア基板の開口部に封止材を充填する工程の一例を模式的に示す断面図である。
　次に、図１０に示すように、電子部品２０を封止材３０で封止する。具体的には、真空下においてコア基板１０の第１面１１上に、熱硬化性樹脂とフィラーとを含む未硬化のフィルムを積層する。その後、このフィルムを加熱プレスして軟化させることによって、開口部１３内において各電子部品２０の周囲に熱硬化性樹脂及びフィラーを充填する。このとき、同種の電子部品２０の第１電極２１の第１端面２３の高さＨ１は、互いに異なっていることから、上述のように、応力集中が起こりにくく、電子部品２０にかかるダメージを低減できる。そして、熱硬化性樹脂を硬化させることによって封止材３０が形成される。封止材３０は、粘着フィルム８０が配置された平らな面側では平坦であるが（第４面３２）、その反対側では凹凸がある（第３面３１）。
　図１１は、ビアを形成する工程の一例を模式的に示す断面図である。
　次に、図１１に示すように、粘着フィルム８０を剥がした後、コア基板１０の第１面１１及び封止材３０の第３面３１上に絶縁層６１を形成すると共に、コア基板１０の第２面１２及び封止材３０の第４面３２上に絶縁層７１を形成する。なお、粘着フィルム８０は、剥がさずにそのまま用いることも可能である。そして、レーザー等により、絶縁層６１にビア８２を形成して第１電極２１の第１端面２３を露出させると共に、絶縁層７１にビア８３を形成して第２電極２２の第２端面２４を露出させる。このとき、ＣＯ２レーザーを用いれば高速で処理できる。
　図１２は、配線層を形成する工程の一例を模式的に示す断面図である。
　次に、図１２に示すように、めっき（例えばセミアディティブ工法）を用いて、ビア８２及び８３を埋めて第１ビア導体４０及び第２ビア導体５０を形成すると共に配線層６２及び７２を形成する。
　図１３は、ビルドアップ層を形成する工程の一例を模式的に示す断面図である。
　その後、図１３に示すように、必要に応じてレイヤーを追加して、第１ビルドアップ層６０及び第２ビルドアップ層７０を形成する。
　以上により、基板１００を製造することができる。
　本明細書には、以下の内容が開示されている。
＜１＞
　第１面及び前記第１面と反対側の第２面を有し、内部に開口部が設けられたコア基板と、
　前記開口部に少なくとも複数設けられ、前記コア基板の前記第２面に対して直交する方向であって前記第１面側に向かう第１方向に第１電極を有すると共に前記第１方向と反対の第２方向に第２電極を有する同種の電子部品と、
　前記開口部と前記複数の電子部品の間と、前記複数の電子部品間とに設けられ、前記第１面側の第３面及び前記第２面側の第４面を有する封止材と、
　前記封止材の前記第３面を貫通し、前記複数の電子部品の前記第１電極に電気的に接続された複数の第１ビア導体と、
　前記複数の電子部品の前記第２電極に電気的に接続された複数の第２ビア導体と、
　を備え、
　前記第１電極は、前記第１面側に位置する第１端面を有し、
　前記第２面を水平に配置したときに、前記第２面と平行な基準面に対する前記複数の電子部品の前記第１電極の前記第１端面の高さは、前記第２面に対して直交する断面において、互いに異なっている、基板。
＜２＞
　前記第２面を水平に配置したときに、前記基準面に対する前記複数の電子部品の前記第１電極の前記第１端面の高さは、前記断面において、それらの平均高さに対して－１０％以上、＋１０％以下のばらつきである、＜１＞に記載の基板。
＜３＞
　前記第２面を水平に配置したときに、前記基準面に対する前記複数の電子部品の前記第１電極の前記第１端面の高さは、前記断面において、１０μｍ以上ばらついている、＜１＞に記載の基板。
＜４＞
　前記第１電極及び前記第２電極は、第１１族元素とその合金との少なくとも一方を含む、＜１＞から＜３＞のいずれか１つに記載の基板。
＜５＞
　前記第１電極及び前記第２電極は、銅とその合金との少なくとも一方を含む、＜４＞に記載の基板。
＜６＞
　前記第２電極は、前記第２面側に位置する第２端面を有し、
　前記第２面を水平に配置したときに、前記基準面に対する前記複数の電子部品の前記第１電極の前記第１端面の高さのばらつきは、前記断面において、前記基準面に対する前記複数の電子部品の前記第２電極の前記第２端面の高さのばらつきよりも大きい、＜１＞から＜５＞のいずれか１つに記載の基板。
＜７＞
　前記複数の第１ビア導体の前記第１電極に接触する面の最大幅は、互いに異なっている、＜６＞に記載の基板。
＜８＞
　前記封止材の前記第３面は、前記封止材の前記第４面よりも凹凸が大きい、＜６＞又は＜７＞に記載の基板。
＜９＞
　前記封止材の前記第３面側に設けられ、前記複数の第１ビア導体の少なくとも１つに接続された第１配線と、
　前記封止材の前記第４面側に設けられ、前記複数の第２ビア導体の少なくとも１つに接続された第２配線と、
　をさらに備える、＜８＞に記載の基板。
＜１０＞
　前記第２配線の最小のラインが前記第１配線の最小のラインより細い、又は、前記第２配線の最小のスペースが前記第１配線の最小のスペースより細い、＜９＞に記載の基板。
＜１１＞
　前記第２面に平行な平面において、前記第２配線の配線密度は、前記第１配線の配線密度よりも高い、＜９＞又は＜１０＞に記載の基板。
＜１２＞
　前記封止材の前記第４面側には、前記封止材の前記第３面側に比べて、より多層の配線層が設けられている、＜９＞から＜１１＞のいずれか１つに記載の基板。
　１０　コア基板
　１１　第１面
　１２　第２面
　１３　開口部
　２０　電子部品
　２０Ａ　半導体チップ
　２１　第１電極
　２２　第２電極
　２３　第１端面
　２４　第２端面
　３０　封止材
　３１　第３面
　３２　第４面
　４０　第１ビア導体
　５０　第２ビア導体
　６０　第１ビルドアップ層
　６１　絶縁層
　６２　配線層
　６３　第１配線
　７０　第２ビルドアップ層
　７１　絶縁層
　７２　配線層
　７３　第２配線
　８０　粘着フィルム
　８１　未硬化のフィルム
　８２、８３　ビア
　１００　基板
　Ｄ１　第１方向
　Ｄ２　第２方向
　Ｐ　基準面
　Ｈ１　第１端面の高さ
　Ｗ１　第１ビア導体の第１電極に接触する面の最大幅

 

Claims (12)

  1. 　第１面及び前記第１面と反対側の第２面を有し、内部に開口部が設けられたコア基板と、
    　前記開口部に少なくとも複数設けられ、前記コア基板の前記第２面に対して直交する方向であって前記第１面側に向かう第１方向に第１電極を有すると共に前記第１方向と反対の第２方向に第２電極を有する同種の電子部品と、
    　前記開口部と前記複数の電子部品の間と、前記複数の電子部品間とに設けられ、前記第１面側の第３面及び前記第２面側の第４面を有する封止材と、
    　前記封止材の前記第３面を貫通し、前記複数の電子部品の前記第１電極に電気的に接続された複数の第１ビア導体と、
    　前記複数の電子部品の前記第２電極に電気的に接続された複数の第２ビア導体と、
    　を備え、
    　前記第１電極は、前記第１面側に位置する第１端面を有し、
    　前記第２面を水平に配置したときに、前記第２面と平行な基準面に対する前記複数の電子部品の前記第１電極の前記第１端面の高さは、前記第２面に対して直交する断面において、互いに異なっている、基板。
  2. 　前記第２面を水平に配置したときに、前記基準面に対する前記複数の電子部品の前記第１電極の前記第１端面の高さは、前記断面において、それらの平均高さに対して－１０％以上、＋１０％以下のばらつきである、請求項１に記載の基板。
  3. 　前記第２面を水平に配置したときに、前記基準面に対する前記複数の電子部品の前記第１電極の前記第１端面の高さは、前記断面において、１０μｍ以上ばらついている、請求項１に記載の基板。
  4. 　前記第１電極及び前記第２電極は、第１１族元素とその合金との少なくとも一方を含む、請求項１～３のいずれか１項に記載の基板。
  5. 　前記第１電極及び前記第２電極は、銅とその合金との少なくとも一方を含む、請求項４に記載の基板。
  6. 　前記第２電極は、前記第２面側に位置する第２端面を有し、
    　前記第２面を水平に配置したときに、前記基準面に対する前記複数の電子部品の前記第１電極の前記第１端面の高さのばらつきは、前記断面において、前記基準面に対する前記複数の電子部品の前記第２電極の前記第２端面の高さのばらつきよりも大きい、請求項１～５のいずれか１項に記載の基板。
  7. 　前記複数の第１ビア導体の前記第１電極に接触する面の最大幅は、互いに異なっている、請求項６に記載の基板。
  8. 　前記封止材の前記第３面は、前記封止材の前記第４面よりも凹凸が大きい、請求項６又は７に記載の基板。
  9. 　前記封止材の前記第３面側に設けられ、前記複数の第１ビア導体の少なくとも１つに接続された第１配線と、
    　前記封止材の前記第４面側に設けられ、前記複数の第２ビア導体の少なくとも１つに接続された第２配線と、
    　をさらに備える、請求項８に記載の基板。
  10. 　前記第２配線の最小のラインが前記第１配線の最小のラインより細い、又は、前記第２配線の最小のスペースが前記第１配線の最小のスペースより細い、請求項９に記載の基板。
  11. 　前記第２面に平行な平面において、前記第２配線の配線密度は、前記第１配線の配線密度よりも高い、請求項９又は１０に記載の基板。
  12. 　前記封止材の前記第４面側には、前記封止材の前記第３面側に比べて、より多層の配線層が設けられている、請求項９～１１のいずれか１項に記載の基板。

     
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