WO2023243302A1 - 表示装置 - Google Patents

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WO2023243302A1
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light emission
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transistor
pixel
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圭 木村
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ソニーグループ株式会社
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    • G09G3/3266—Details of drivers for scan electrodes

Definitions

  • a self-luminous display device that has a pixel array section in which pixels including organic EL light emitting elements are arranged in a two-dimensional matrix.
  • light emission is controlled by line sequential driving.
  • This line sequential driving is a driving method in which display data is written and pixels are driven to emit light sequentially on a row-by-row basis.
  • a display device has been proposed that sequentially selects rows using a shift register and performs line-sequential driving (for example, see Patent Document 1).
  • the above-mentioned conventional technology has a problem in that it is difficult to perform local panel refresh of the pixel array section or bundled drive in which pixels in multiple rows are driven simultaneously. This is because it is difficult to select an arbitrary row in a shift register. Therefore, a display device has been proposed in which line-sequential driving is performed using a decoder that selects a row based on an input address instead of a shift register.
  • a self-luminous display device such as an organic EL display device
  • This duty drive is a driving method that alternately provides light emission and non-light emission periods in one frame period. In this duty driving, in addition to a scan to start light emission, a scan to stop light emission is required.
  • decoders are required for each of these multiple scans, which poses a problem in that the configuration of the display device becomes complicated.
  • the present disclosure proposes a display device that simplifies the configuration of a display device that performs duty drive.
  • a display device includes a pixel array section, a plurality of row signal lines, a plurality of data lines, and a vertical drive section.
  • a pixel array section a plurality of pixels each including a light emitting element and a pixel circuit that causes the light emitting element to emit light in accordance with an image signal are arranged in a two-dimensional matrix.
  • the plurality of row signal lines are arranged for each row in the pixel array section and transmit control signals for the pixel circuits.
  • a plurality of data lines are arranged for each column in the pixel array section and transmit the image signal.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel according to a second embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a pixel driving method according to a second embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a vertical drive unit according to a second embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a driving method according to a second embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of a drive signal according to a second embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating an example of light emission driving according to a second embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel according to a third modified example of the embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating another configuration example of a pixel according to a third modified example of the embodiment of the present disclosure.
  • FIG. 7 is a diagram showing drive waveforms of another configuration example of a pixel according to a third modified example of the embodiment of the present disclosure.
  • FIG. 7 is a diagram illustrating another configuration example of a pixel according to a third modified example of the embodiment of the present disclosure.
  • 1 is a diagram illustrating an example of the appearance of a head-mounted display to which the technology according to the present disclosure can be applied.
  • FIG. 7 is a diagram illustrating a configuration example of a head-mounted display to which the technology according to the present disclosure can be applied.
  • FIG. 1 is a diagram illustrating a configuration example of a display device according to an embodiment of the present disclosure.
  • the figure is a block diagram showing an example of the configuration of the display device 10.
  • the display device 10 displays images based on image data input from the outside.
  • the display device 10 includes a pixel array section 20, a horizontal drive section 40, a vertical drive section 30, and a control section 50.
  • the pixel array section 20 is configured by arranging a plurality of pixels 100.
  • the pixel array section 20 in the figure represents an example in which a plurality of pixels 100 are arranged in the shape of a two-dimensional matrix.
  • the pixel 100 includes a light emitting element and a pixel circuit that causes the light emitting element to emit light, and emits light at a brightness according to an input image signal.
  • an organic EL element can be used as this light emitting element.
  • a row signal line 21 and a data line 22 are wired to each pixel 100.
  • the row signal line 21 transmits a control signal for the pixel circuit.
  • Data line 22 transmits an image signal. Note that the row signal line 21 is arranged for each row in the shape of a two-dimensional matrix, and is wired in common to a plurality of pixels 100 arranged in one row.
  • the data lines 22 are arranged for each column in the shape of a two-dimensional matrix, and are commonly wired to a plurality of pixels 100 arranged in one column.
  • FIG. 2 is a diagram illustrating a configuration example of a pixel according to the first embodiment of the present disclosure.
  • This figure is a circuit diagram showing an example of the configuration of the pixel 100.
  • the pixel 100 includes a light emitting element 101, a driving transistor 103, a sampling transistor 104, a reset transistor 105, and a storage capacitor 102.
  • the drive transistor 103, the sampling transistor 104, and the reset transistor 105 n-channel MOS transistors can be used.
  • the MOS transistor can be made conductive by applying a gate-source voltage Vgs exceeding the threshold voltage Vth to the gate.
  • the gate-source voltage Vgs that brings this conduction state is referred to as an on-voltage.
  • the on-voltage applied to the gate is higher than the voltage applied to the source.
  • a signal line WS, a signal line RESET, and a signal line Sig are wired to the pixel 100.
  • the signal line WS and the signal line RESET constitute the row signal line 21 described above.
  • the signal line Sig constitutes the data line 22 described above.
  • the pixel 100 is further wired with a power line Vccp, a power line Vss, and a power line Vcath.
  • the cathode of the light emitting element 101 is connected to the power supply line Vcath, and the anode is connected to the source of the drive transistor 103.
  • the drain of the drive transistor 103 is connected to the power supply line Vccp, and the gate is connected to the drain of the sampling transistor 104, the drain of the reset transistor 105, and one end of the storage capacitor 102.
  • the other end of the holding capacitor 102 is connected to the power supply line Vss.
  • the source of the sampling transistor 104 is connected to the signal line Sig, and the gate is connected to the signal line WS.
  • the source of the reset transistor 105 is connected to the power supply line Vss, and the gate is connected to the signal line RESET.
  • a circuit configured by the drive transistor 103, sampling transistor 104, and storage capacitor 102 of the pixel 100 constitutes a pixel circuit. That is, the circuits other than the light emitting element 101 in the pixel 100 constitute a pixel circuit.
  • This pixel circuit is a circuit that drives the light emitting element 101 by passing a current through the light emitting element 101.
  • an organic EL element can be used as the light emitting element 101.
  • This light emitting element 101 emits light with a brightness that corresponds to the flowing current.
  • the drive transistor 103 is a transistor that drives the light emitting element 101 by passing a current through it.
  • the reset transistor 105 is a transistor that discharges the image signal voltage Vsig held in the storage capacitor 102, makes the drive transistor 103 non-conductive, and stops the light emitting element 101 from emitting light. Reset transistor 105 is controlled by a control signal transmitted through signal line RESET.
  • FIG. 4 is a diagram illustrating a configuration example of a decoding circuit according to an embodiment of the present disclosure.
  • This figure is a circuit diagram showing an example of the configuration of the decoding circuit 31.
  • the decoding circuit 31 in the figure includes four inversion gates 202 and an AND gate 201 arranged for each row of the pixel array section 20.
  • "A0", “A1", “A2” and “A3" represent address signals.
  • the address signal in the figure is assumed to be a 4-bit signal.
  • a signal (bit value) corresponding to the row address of the pixel array section 20 among the 4-bit address signals is input to each AND gate 201 .
  • the output signal of AND gate 201 corresponds to a selection signal.
  • FIG. 5 is a diagram illustrating an example of a driving method according to the first embodiment of the present disclosure.
  • This figure is a timing chart showing an example of a method for driving the light emitting element 101 in the pixel 100.
  • "Hsync” in the figure is a signal representing the horizontal scanning period in line sequential driving.
  • "Horizontal scanning period” in the figure represents a horizontal scanning period. Note that the number added to the "horizontal scanning period” identifies the vertical scanning period. For example, “horizontal scanning period 0" represents the first horizontal scanning period in the vertical scanning period.
  • Address signal represents an address signal input to the decoding circuit 31.
  • Selection signal represents a selection signal output from the decoding circuit 31. This selection signal represents a state in which the "1" portion of the binarized signal is selected.
  • WRT_CLK and “RST_CLK” represent the clock signals described in FIG. 3.
  • WS and “RESET” represent control signals for the signal line WS and signal line RESET. The “1” portion of these binary control signals represents the above-mentioned on-voltage. On the other hand, the "0" portion represents the off-voltage.
  • the sampling transistor 104 of the pixel 100 described in FIG. A light emitting current corresponding to the written image signal flows through the drive transistor 103 and is supplied to the light emitting element 101. In this way, in the pixel 100 in FIG. 2, the light emitting element 101 starts emitting light at the same time as writing is performed.
  • the reset transistor 105 of the pixel 100 in FIG. is discharged. As a result, the drive transistor 103 of the pixel 100 becomes non-conductive, and the light emitting element 101 stops emitting light.
  • FIG. 6 is a diagram illustrating an example of light emission driving according to the first embodiment of the present disclosure.
  • This figure is a timing diagram showing an example of duty drive in the pixel array section 20.
  • "Vsync” in the figure is a signal representing the vertical scanning period in line sequential driving.
  • "Hsync” in the figure is a signal representing the horizontal scanning period in line sequential driving. Note that the numbers identify horizontal scanning periods.
  • “Row address” in the figure represents the address (in hexadecimal notation) of the row of the pixel array section 20. Row address "0" corresponds to the first row of pixel array section 20, and row address "F” corresponds to the last row of pixel array section 20.
  • a write address "0" is input to the decode circuit 31, writing is performed in the row with the row address "0" and light emission starts, and an erase address "8" is input to the decode circuit 31.
  • the row with row address "8” stops emitting light.
  • a value "1” is added to the write address and the erase address in each horizontal scanning period and input to the decoding circuit 31. Therefore, following writing 210, light emission start 211 and light emission stop 212 are sequentially executed for each row of the pixel array section 20. Thereby, duty driving can be performed in the pixel array section 20, and it is possible to reduce the feeling of afterimage when displaying a moving image.
  • a plurality of address signals are input to the decoding circuit 31 at different timings during one horizontal scanning period.
  • the decoding circuit 31 selects a row in response to these plural address signals. Therefore, the circuit can be simplified compared to the case where a decoding circuit is arranged for each of a plurality of address signals.
  • the display device 10 of the first embodiment described above the light emission current of the drive transistor 103 flows in accordance with the image signal held in the storage capacitor 102 of the pixel 100.
  • the display device 10 according to the second embodiment of the present disclosure differs from the above-described first embodiment in that variations in the threshold values of the drive transistors 103 of the pixels 100 are corrected.
  • FIG. 7 is a diagram illustrating a configuration example of a pixel according to the second embodiment of the present disclosure. Similar to FIG. 2, this figure is a circuit diagram showing an example of the configuration of the pixel 100.
  • the pixel 100 in the figure differs from the pixel 100 in FIG. 2 in that the reset transistor 105 is omitted and the pixel 100 further includes a light emission control transistor 107, a switching transistor 108, and an auxiliary capacitor 106.
  • p-channel MOS transistors can be used as the drive transistor 103, sampling transistor 104, light emission control transistor 107, and switching transistor 108 in the figure.
  • the cathode of the light emitting element 101 is connected to the power supply line Vcath, and the anode is connected to the drain of the drive transistor 103 and the drain of the switching transistor 108.
  • the source of the switching transistor 108 is connected to the power supply line Vss, and the gate is connected to the signal line AZ.
  • the gate of the drive transistor 103 is connected to the drain of the sampling transistor 104 and one end of the storage capacitor 102.
  • the other end of the storage capacitor 102 is connected to the source of the drive transistor 103, the drain of the light emission control transistor 107, and one end of the auxiliary capacitor 106.
  • the other end of the auxiliary capacitor 106 is connected to the power supply line Vccp.
  • the source of the light emission control transistor 107 is connected to the power supply line Vccp, and the gate is connected to the signal line DS.
  • the source of the sampling transistor 104 is connected to the signal line Sig, and the gate is connected to the signal line WS.
  • the light emission control transistor 107 is a transistor that controls light emission and non-light emission of the light emitting element 101. This light emission control transistor 107 is controlled by a light emission control signal transmitted through a signal line DS. Note that the light emission control transistor 107 is an example of a "switch element" in the present disclosure.
  • the switching transistor 108 is a transistor that controls the light emitting element 101 so that it does not emit light during the non-emission period of the light emitting element 101. This switching transistor 108 is controlled by a control signal transmitted through a signal line AZ. When the switching transistor 108 becomes conductive, a path bypassing the light emitting element 101 is formed, and the light emitting element 101 stops emitting light. Note that the switching transistor 108 is an example of a "second switching element" in the present disclosure.
  • the auxiliary capacitor 106 is a capacitor that suppresses fluctuations in the source voltage of the drive transistor 103 when the image signal voltage Vsig is written. Further, the auxiliary capacitor 106 has the function of adjusting the gate-source voltage Vgs of the drive transistor 103 to the threshold voltage Vth of the drive transistor 103.
  • the on-voltage applied to the gate is lower than that to the source.
  • FIG. 8 is a diagram illustrating an example of a pixel driving method according to the second embodiment of the present disclosure. This figure is a timing chart showing an example of a method for driving the light emitting element 101 in the pixel 100.
  • "Sig” in the figure represents the image signal voltage Vsig and reference voltage Vofs transmitted by the signal line Sig.
  • Vsig” and “Vofs” in the figure represent portions to which the image signal voltage Vsig and the reference voltage Vofs are applied.
  • "WS”, “DS”, and “AZ” in the figure represent the control signals transmitted by the signal line WS, signal line DS, and signal line AZ, respectively, and are the values of these binary control signals.
  • the “0” portion represents the above-mentioned on-voltage.
  • the value “1” represents the off-voltage.
  • “Vs” and “Vg” in the figure represent the source voltage and gate voltage of the drive transistor 103.
  • the reference voltage Vofs is applied to the signal line Sig.
  • An off voltage is applied to the signal line DS, signal line WS, and signal line AZ.
  • an on-voltage is applied to the signal line DS, and the light emission control transistor 107 becomes conductive. Further, an on-voltage is applied to the signal line AZ, and the switching transistor 108 becomes conductive. As a result, the current flowing through the drive transistor 103 flows into the power supply line Vss via the switching transistor 108.
  • an on-voltage is applied to the signal line WS, and the sampling transistor 104 becomes conductive.
  • the power supply voltage Vccp is applied to the source node of the drive transistor 103.
  • a reference voltage Vofs is written to the gate node of the drive transistor 103 via the sampling transistor 104 .
  • the gate node and source node of the drive transistor 103 are both brought into a floating state, whereby a self-discharge operation is performed.
  • the self-discharge operation the potential of each node is discharged through a path of the drive transistor 103, the switching transistor 108, and the power supply line Vss.
  • both the source voltage Vs and gate voltage Vg of the drive transistor 103 gradually decrease due to the self-discharge operation.
  • the gate-source voltage Vgs reaches the threshold voltage Vth, the drive transistor 103 becomes non-conductive and the self-discharge operation is stopped.
  • an on-voltage is applied to the signal line WS, and the sampling transistor 104 becomes conductive.
  • the signal voltage Vsig is written by sampling by the sampling transistor 104 while the source node of the drive transistor 103 remains in a floating state.
  • the voltage held in the holding capacitor 102 is Vth+Vsig. Further, application of the on-voltage to the signal line AZ is stopped, and the switching transistor 108 becomes non-conductive.
  • FIG. 9 is a diagram illustrating a configuration example of a vertical drive unit according to a second embodiment of the present disclosure.
  • This figure like FIG. 3, is a block diagram showing a configuration example of the vertical drive section 30.
  • the vertical drive unit 30 in FIG. 3 further includes an AND gate 34, a NAND gate 35, and a logic circuit 36, and a signal line EM_CLK and a signal line STP_CLK are arranged instead of the signal line RES_CLK. Different from 30.
  • a light emission start address signal and a light emission stop address signal are input to the decoding circuit 31 shown in the figure.
  • the Q output of the latch circuit 32 in the figure outputs the WT_EN signal, which is a write selection signal. This signal is input to the logic circuit 36.
  • the AND gate 34 receives a selection signal and a clock signal EM_CLK transmitted through the signal line EM_CLK. The output of the AND gate 34 is connected to the clock terminal of the latch circuit 33.
  • a selection signal and a clock signal STP_CLK transmitted through the signal line STP_CLK are input to the input of the NAND gate 35 .
  • the output of the NAND gate 35 is connected to the clear terminal of the latch circuit 33. Further, a power supply voltage is applied to the D input terminal of the latch circuit 33.
  • the latch circuit 33 generates a signal with a pulse width from the rising edge of EM_CLK to the rising edge of STP_CLK.
  • the Q output of the latch circuit 33 outputs an EM_EN signal which is a light emission control selection signal. This signal is input to the logic circuit 36.
  • the logic circuit 36 is a circuit that generates a drive signal for the pixel 100. This logic circuit 36 generates control signals to be applied to the signal line WS, signal line DS, and signal line AZ described in FIG. 7 based on the input WT_EN signal and EM_EN signal.
  • the logic circuit 36 can be configured, for example, by a circuit that is a combination of logic gates. Specifically, a combinational logic circuit based on a truth table receives the WT_EN signal, the EM_EN signal, and a signal that toggles in one horizontal period as input, and generates control signals for the signal line WS, signal line DS, and signal line AZ. Can be configured.
  • FIG. 10 is a diagram illustrating an example of a driving method according to the second embodiment of the present disclosure. Similar to FIG. 5, this figure is a timing chart showing an example of a method for driving the light emitting element 101 in the pixel 100.
  • EM_CLK and “STP_CLK” represent the clock signals explained in FIG.
  • WT_EN and “EM_EN” represent the WT_EN signal and EM_EN signal described in FIG. 9.
  • the same notation as in FIG. 5 is used.
  • a write address 220, a light emission start address 222, and a light emission stop address 223 are input to the decoding circuit 31 every horizontal scanning period. Rows of the pixel array section 20 corresponding to these addresses are selected and a selection signal is output.
  • the selection signal selected by the write address is held in the latch circuit 32 at the rising edge of WRT_CLK and output as the WT_EN signal.
  • the selection signal selected by the light emission start address is held in the latch circuit 33 at the rising edge of EM_CLK, and the EM_EN signal changes to "1".
  • the output of the latch circuit 33 is cleared by the AND signal of the selection signal selected by the light emission stop address and STP_CLK, and the EM_EN signal changes to "0". Note that this figure shows an example in which the write address and the light emission start address are the same.
  • the selection signal selected by the write address corresponds to the write selection signal representing the row of the pixel array section 20 to which writing is to be performed. Further, the selection signal selected by the light emission start address and the selection signal selected by the light emission stop address correspond to the light emission control selection signal representing the row in which the light emission current is controlled. Among these, the selection signal selected by the light emission start address corresponds to the light emission start control selection signal, and the selection signal selected by the light emission stop address corresponds to the light emission stop control selection signal.
  • the write address signal, the light emission start address signal, and the light emission stop address signal are input to the decoding circuit 31 during one horizontal scanning period, and the selection signal of the corresponding row is outputted.
  • the selection signal based on the write address signal and the selection signal based on the light emission stop address signal are captured and held in the latch circuits 32 and 33 at different timings by the clock signals WRT_CLK and EM_CLK. Further, the signal held in the latch circuit 33 is cleared in synchronization with the selection signal based on the light emission stop address signal and the signal based on the clock signal STP_CLK.
  • FIG. 11 is a diagram illustrating an example of a drive signal according to the second embodiment of the present disclosure. This figure is a timing diagram showing an example of a drive signal generated by the logic circuit 36.
  • “Address signal” in the figure represents an address signal input to the decoding circuit 31.
  • “WRT_CLK”, “EM_CLK” and “STP_CLK” represent clock signals.
  • “WS” and “DS” represent control signals generated by the logic circuit 36 and output to the signal line WS and the signal line DS.
  • a signal having the waveform described in FIG. 8 is generated and sequentially output to the signal line WS and the signal line DS in the row corresponding to the address signal.
  • this figure represents a drive signal when the number of horizontal scanning periods is greater than the number of rows of the pixel array section 20.
  • a blanking period (vertical blanking period) is arranged after write driving is completed for all rows. This vertical blanking period is a period in which writing and light emission start control are not performed.
  • the supply of WRT_CLK and EM_CLK is stopped during the vertical blanking period, and row selection is stopped.
  • STP_CLK as well, supply of the clock signal can be stopped and selection of unnecessary rows can be stopped. Note that it is also possible to adopt a method of stopping row selection by outputting an address signal that does not correspond to a row of the pixel array section 20 during the vertical blanking period.
  • FIG. 12 is a diagram illustrating an example of light emission driving according to the second embodiment of the present disclosure. Similar to FIG. 6, this figure is a timing chart showing an example of duty driving in the pixel array section 20, and is a diagram showing a state of light emission driving using the drive signal of FIG. 11. In this figure, the same notation as in FIG. 6 is used. Further, the figure shows an example in which the number of rows of the pixel array section 20 is 16 and the number of horizontal scanning periods is 26. The periods “horizontal scanning period 16" to "horizontal scanning period 25" correspond to the above-mentioned vertical blanking period. Duty driving can be performed in the pixel array section 20.
  • the display device 10 performs bundling drive by simultaneously selecting two adjacent rows of the pixel array section 20 based on the address signal input during the horizontal scanning period. It can be carried out.
  • the display device 10 of the second embodiment described above performs duty driving by inputting the light emission start address signal and the light emission stop address signal to the decoding circuit 31 during the horizontal scanning period.
  • the display device 10 according to the fourth embodiment of the present disclosure differs from the second embodiment in that a plurality of light emission start address signals and light emission stop address signals are input to the decoding circuit 31 during the horizontal scanning period. different from.
  • the light emission drive according to the fourth embodiment of the present disclosure is not limited to this example.
  • the configuration of the display device 10 other than this is the same as the configuration of the display device 10 in the second embodiment of the present disclosure, so a description thereof will be omitted.
  • two light emission start address signals and two light emission stop address signals are input to the decoding circuit 31 in one horizontal scanning period. . Thereby, split light emission can be performed.
  • FIG. 16 is a diagram illustrating a configuration example of a vertical drive unit according to a fifth embodiment of the present disclosure.
  • This figure like FIG. 9, is a block diagram showing a configuration example of the vertical drive section 30.
  • the vertical drive unit 30 in the figure is different from the vertical drive unit 30 in FIG. 9 in that it further includes an AND gate 38, an OR gate 39, and a latch circuit 37, and a signal line Vsync and a signal line GEM are arranged.
  • the signal line Vsync is a signal line that transmits a vertical synchronization signal.
  • the signal line GEM is a signal line that transmits a GEM signal that controls collective light emission.
  • FIG. 17 is a diagram illustrating an example of light emission driving according to the fifth embodiment of the present disclosure. Similar to FIG. 12, this figure is a timing chart showing an example of driving in the pixel array section 20, and is a diagram showing a state of light emission driving using the drive signal of FIG. 16. In the figure, "GEM" represents a GEM signal.
  • writing 210 is sequentially performed on the rows of the pixel array section 20. Thereafter, all the rows of the pixel array section 20 collectively enter a light emitting state during the period when the GEM signal is "1".
  • the light emission drive in the two vertical scanning periods in the latter part of the figure represents an example in which light emission drive is performed for a row in which writing 210 has been performed. This can be done, for example, by using the vertical drive section 30 that has the function of latching the write flag.
  • the configuration of the display device 10 other than this is the same as the configuration of the display device 10 in the second embodiment of the present disclosure, so a description thereof will be omitted.
  • the display device 10 can drive all the rows of the pixel array section 20 to emit light at once.
  • FIG. 18 is a diagram illustrating a configuration example of a pixel according to a first modified example of the embodiment of the present disclosure. Similar to FIG. 7, this figure is a circuit diagram showing a configuration example of the pixel 100.
  • the pixel 100 in the figure differs from the pixel 100 in FIG. 2 in that the auxiliary capacitor 106 is omitted and the pixel 100 further includes a switching transistor 109.
  • the switching transistor 109 is a transistor that short-circuits the gate and drain of the drive transistor 103.
  • a p-channel MOS transistor can be used as switching transistor 109.
  • a signal line AZ2 is connected to the gate of the switching transistor 109.
  • the light emission control transistor 107 when performing light emission control similar to that of the pixel circuit of FIG. 2, the light emission control transistor 107 is made non-conductive, and the switching transistor 109 is made conductive. As a result, the storage capacitor 102 is discharged, the drive transistor 103 can be brought into a non-conductive state, and the supply of light emitting current to the light emitting element 101 can be stopped.
  • the light emission control transistor 107 when performing light emission control similar to the pixel circuit of FIG. 7, the light emission control transistor 107 is controlled to be conductive or non-conductive. Thereby, the start and stop of supply of light emitting current to the light emitting element 101 can be controlled.
  • FIG. 19 is a diagram illustrating a configuration example of a pixel according to a second modified example of the embodiment of the present disclosure. Similar to FIG. 18, this figure is a circuit diagram showing a configuration example of the pixel 100. The pixel 100 in the figure differs from the pixel 100 in FIG. 18 in that it further includes a sampling transistor 110 and capacitors 112 and 113.
  • the source of the sampling transistor 110 is connected to the drain of the sampling transistor 104, and the drain is connected to the signal line Sig1.
  • a signal line WS1 is connected to the gate of the sampling transistor 110.
  • Capacitor 112 is connected between the drain and source of sampling transistor 110.
  • Capacitor 113 is connected between the drain of sampling transistor 110 and power supply line Vss.
  • a signal line Sig2 is connected to the drain of the sampling transistor 104.
  • a signal line WS2 is connected to the gate of the sampling transistor 104.
  • the light emission control transistor 107 when performing light emission control similar to the pixel circuit of FIG. 2, the light emission control transistor 107 is made non-conductive, and the switching transistor 109 and the sampling transistor 104 are made conductive. As a result, the storage capacitor 102 is discharged, the drive transistor 103 can be brought into a non-conductive state, and the supply of light emitting current to the light emitting element 101 can be stopped.
  • the light emission control transistor 107 when performing light emission control similar to the pixel circuit of FIG. 7, the light emission control transistor 107 is controlled to be conductive or non-conductive. Thereby, the start and stop of supply of light emitting current to the light emitting element 101 can be controlled.
  • FIG. 20 is a diagram illustrating a configuration example of a pixel according to a third modification of the embodiment of the present disclosure. Similar to FIG. 2, this figure is a circuit diagram showing an example of the configuration of the pixel 100.
  • the pixel 100 in FIG. 2 differs from the pixel 100 in FIG. 2 in that it further includes a sampling transistor 114, a light emission control transistor 107, and a switching transistor 108.
  • a p-channel MOS transistor can be used as sampling transistor 114.
  • the drain and source of the sampling transistor 114 are connected to the drain and source of the sampling transistor 104, respectively.
  • the light emission control transistor 107 is connected between the source of the drive transistor 103 and the anode of the light emitting element 101.
  • the storage capacitor 102 is connected between the gate and source of the drive transistor 103.
  • the drain and source of the reset transistor 105 are connected to the gate and source of the drive transistor 103, respectively.
  • the drain of the switching transistor 108 is connected to the source of the drive transistor 103, and the source is connected to the power supply line Vss.
  • a signal line WS_N and a signal line WS_P are connected to the gates of the sampling transistors 104 and 401, respectively.
  • a signal line DS is connected to the gate of the light emission control transistor 107.
  • a signal line AZ is connected to the gate of the switching transistor 108.
  • the reset transistor 105 when performing light emission control similar to the pixel circuit of FIG. 2, the reset transistor 105 is made conductive and the storage capacitor 102 is discharged.
  • the drive transistor 103 can be brought into a non-conductive state, and the supply of light emitting current to the light emitting element 101 can be stopped.
  • FIG. 21A is a diagram illustrating another configuration example of a pixel according to a third modification of the embodiment of the present disclosure.
  • the pixel circuit in the figure is the same as the pixel circuit in FIG. 20, with the reset transistor 105 omitted.
  • light emission control similar to that of the pixel circuit of FIG. 7 can be performed by controlling the voltage of the power supply line Vccp.
  • FIG. 22 is a diagram illustrating another configuration example of pixels according to the third modification of the embodiment of the present disclosure.
  • the pixel circuit in the figure includes a storage capacitor 102, a drive transistor 103, a sampling transistor 104, a light emission control transistor 107, a switching transistor 108, transistors 405 to 409, and a light emitting element 101.
  • the drive transistor 103, the sampling transistor 104, the light emission control transistor 107, the switching transistor 108, and the transistors 405 to 409 are p-channel MOS transistors.
  • the sampling transistor 104 has a gate connected to the signal line WS, a source connected to the signal line Sig, and a drain connected to the drain of the light emission control transistor 107 and the source of the drive transistor 103.
  • the gate of the light emission control transistor 107 is connected to the signal line DS, the source is connected to the power supply line Vccp, and the drain is connected to the drain of the sampling transistor 104 and the source of the drive transistor 103.
  • the gate of the drive transistor 103 is connected to the source of the transistor 405, the drain of the transistor 407, and the storage capacitor 102, the source is connected to the drains of the sampling transistor 104 and the light emission control transistor 107, and the drain is connected to the sources of the transistor 408 and transistor 409. Connected.
  • One end of the storage capacitor 102 is connected to the power supply line Vccp, and the other end is connected to the gate of the drive transistor 103, the source of the transistor 405, and the drain of the transistor 407.
  • the holding capacitor 102 may include two capacitors connected in parallel.
  • the gate of the transistor 405 is connected to the signal line AZ2, the source is connected to the gate of the drive transistor 103, the drain of the transistor 407, and the other end of the storage capacitor 102, and the drain is connected to the source of the transistor 406.
  • the gate of the transistor 406 is connected to the signal line AZ2, the source is connected to the drain of the transistor 405, and the drain is connected to the power supply line Vss.
  • the gate of the transistor 407 is connected to the signal line WS, the drain is connected to the gate of the drive transistor 103, the source of the transistor 405, and the other end of the storage capacitor 102, and the source is connected to the drain of the transistor 408.
  • the gate of the transistor 408 is connected to the signal line WS, the drain is connected to the source of the transistor 407, and the source is connected to the drain of the drive transistor 103 and the source of the transistor 409.
  • the gate of the transistor 409 is connected to the signal line DS, the source is connected to the drain of the driving transistor 103 and the source of the transistor 408, and the drain is connected to the source of the switching transistor 108 and the anode of the light emitting element 101.
  • the gate of the switching transistor 108 is connected to the signal line AZ1, the source is connected to the drain of the transistor 409 and the anode of the light emitting element 101, and the drain is connected to the power supply line Vss.
  • the sampling transistor 104, the driving transistor 103, the transistor 408, and the transistor 407 are turned on, so that the voltage across the storage capacitor 102 increases based on the image signal supplied from the signal line Sig. Set.
  • the light emission control transistor 107 and the transistor 409 are turned on and off based on the signal on the signal line DS.
  • the drive transistor 103 causes a current corresponding to the voltage across the storage capacitor 102 to flow through the light emitting element 101 during a period when the light emission control transistor 107 and the transistor 409 are in an on state.
  • the light emitting element 101 emits light based on the current supplied from the drive transistor 103. In this way, the pixel 100 emits light with a brightness that corresponds to the pixel signal.
  • Transistor 405 and transistor 406 are turned on and off based on the signal on signal line AZ2.
  • the voltage at the gate of the drive transistor 103 is initialized by being set to the voltage of the power supply line Vss.
  • the switching transistor 108 is turned on and off based on the signal on the signal line AZ1.
  • the voltage at the anode of the light emitting element 101 is initialized by being set to the voltage of the power supply line Vss.
  • all the MOS transistors in the pixel circuits in FIGS. 2, 7, 18, 19, 20, 21A, and 22 may be transistors using low temperature polycrystalline silicon (LTPS).
  • LTPS low temperature polycrystalline silicon
  • a transistor using an oxide semiconductor may be used as at least one of the sampling transistor 104 and the reset transistor 105.
  • a transistor using an oxide semiconductor may be used as at least one of the sampling transistor 104 and the switching transistor 108.
  • a transistor using an oxide semiconductor may be used as at least one of the sampling transistor 104, the switching transistor 108, and the transistor 109.
  • a transistor using an oxide semiconductor may be used as at least one of the sampling transistor 104, the switching transistor 108, and the sampling transistor 110.
  • a transistor using an oxide semiconductor may be used as at least one of the sampling transistor 104, the reset transistor 105, the switching transistor 108, and the sampling transistor 114.
  • a transistor using an oxide semiconductor may be used as at least one of the sampling transistor 104, the switching transistor 108, and the sampling transistor 114.
  • a transistor using an oxide semiconductor may be used as the switching transistor 108 and at least one of the transistors 405 to 408.
  • the head mounted display 620 is a so-called light guide plate type head mounted display, it is not limited thereto, and may be, for example, a so-called bird bath type head mounted display.
  • This birdbath type head-mounted display includes, for example, a beam splitter and a partially transparent mirror.
  • the beam splitter outputs light encoded with image information toward a mirror, which reflects the light toward the user's eyes.
  • Both the beam splitter and the partially transparent mirror are partially transparent. This allows light from the surrounding environment to reach the user's eyes.
  • the monitor 514 is provided on the left side of the rear surface of the camera body 131 from approximately the center.
  • Electronic viewfinder 515 is provided above monitor 514 on the back of camera body 131 . By looking through the electronic viewfinder 515, the photographer can visually recognize the light image of the subject guided from the photographic lens unit 512 and determine the composition.
  • the technology according to the embodiments described above can be applied to the electronic viewfinder 515.
  • FIG. 26 is a diagram illustrating an example of the appearance of a television device 710 to which the technology according to the present disclosure can be applied.
  • Television device 710 has a video display screen section 711 including a front panel 712 and filter glass 713.
  • the techniques related to the above embodiments and the like can be applied to this video display screen section 711.
  • FIG. 27 is a diagram illustrating an example of the appearance of a smartphone 800 to which the technology according to the present disclosure can be applied.
  • the smartphone 800 includes a display section 801 that displays various information, and an operation section 802 that includes buttons and the like that accept operation inputs from the user.
  • the technology related to the above embodiments and the like can be applied to this display portion 801.
  • FIGS. 28A and 28B are diagrams illustrating an example of the configuration of a vehicle to which the technology according to the present disclosure can be applied.
  • 28A shows an example of the interior of the vehicle 200 as seen from the rear
  • FIG. 28B shows an example of the interior of the vehicle as seen from the left rear of the vehicle 200.
  • the vehicle of FIGS. 28A and 28B has a center display 911, a console display 912, a head-up display 913, a digital rear mirror 914, a steering wheel display 915, and a rear entertainment display 916.
  • the safety-related information is based on sensor detection results, such as detection of falling asleep, detection of looking away, detection of mischief by children in the same vehicle, presence or absence of seatbelts, and detection of occupants being left behind.
  • the operation-related information is information on gestures related to the occupant's operations, which are detected using a sensor.
  • the gesture may include the operation of various equipment in the vehicle, and includes, for example, the operation of an air conditioner, a navigation device, an AV (Audio/Visual) device, a lighting device, and the like.
  • the life log includes life logs of all crew members. For example, a life log includes a record of each occupant's actions.
  • the digital rear mirror 914 can not only display the rear of the vehicle but also display the state of the occupants in the rear seats, so it can be used, for example, to display life log information of the occupants in the rear seats.
  • the technology according to the above embodiments can be applied to the center display 911, console display 912, head-up display 913, digital rear mirror 914, steering wheel display 915, and rear entertainment display 916.
  • a display device comprising: a decoding circuit that outputs a plurality of the selection signals, and generates the control signal based on the plurality of output selection signals.
  • the pixel circuit includes a storage capacitor that holds the image signal, and drives the light emitting element to emit light by supplying a light emitting current according to the image signal held in the storage capacitor,
  • the decoding circuit includes a write selection signal, which is the selection signal representing the row in which writing is performed to cause the storage capacitor to hold the image signal, and a light emission control selection signal, which is the selection signal representing the row in which the light emission current is to be controlled.
  • the display device wherein the vertical drive section generates a signal based on the light emission control selection signal that controls a voltage of a power supply line that is arranged for each row and supplies the light emission current.
  • the decoding circuit transmits a light emission start control selection signal representing the row in which control is performed to start supply of the light emission current and a light emission stop control selection signal representing the row in which control is performed to stop supply of the light emission current to the light emission control. Generate as a selection signal, The display device according to (2), wherein the vertical drive section generates the control signal based on the light emission start control selection signal and the light emission stop control selection signal.

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Abstract

デューティ駆動を行う表示装置の構成を簡略化する。表示装置は、画素アレイ部と、複数の行信号線と、複数のデータ線と、垂直駆動部とを有する。画素アレイ部は、発光素子及び当該発光素子を画像信号に応じて発光させる画素回路を備える複数の画素が２次元行列状に配置される。複数の行信号線は、画素アレイ部における行毎に配置されて画素回路の制御信号を伝達する。複数のデータ線は、画素アレイ部における列毎に配置されて画像信号を伝達する。垂直駆動部は、画素アレイ部の画素を線順次駆動する制御信号を生成して行信号線を介して行毎に画素に供給する。垂直駆動部は、入力されるアドレス信号に応じて選択した行に選択信号を出力するデコード回路であって、線順次駆動における水平走査期間毎に入力される複数のアドレス信号に応じて複数の選択信号を出力するデコード回路を備え、出力された複数の選択信号に基づく制御信号を生成する。

Description

表示装置
　本開示は、表示装置に関する。
　有機ＥＬによる発光素子を備える画素が２次元行列状に配置された画素アレイ部を有する自発光型の表示装置が使用されている。このような画素アレイ部は、線順次駆動により発光が制御される。この線順次駆動は、表示データの書込みや画素の発光させる駆動を行単位で順次実行する駆動方法である。例えば、シフトレジスタにより順次行を選択して線順次駆動を行う表示装置が提案されている（例えば、特許文献１参照）。
特開２００９－０４７８１８号公報
　しかしながら、上記の従来技術では、画素アレイ部の局所的なパネルリフレッシュや複数の行の画素を同時に駆動する束ね駆動が困難という問題がある。シフトレジスタにおいては、任意の行の選択が困難であるためである。そこで、シフトレジスタの代わりに入力されたアドレスにより行の選択を行うデコーダにて線順次駆動を行う表示装置が提案されている。一方、有機ＥＬ等の自発光型の表示装置においては、動画表示の際の残像感を低減するため、デューティ駆動が行われる。このデューティ駆動は、１フレームの期間において発光及び非発光の期間を交互に設ける駆動方法である。このデューティ駆動においては、発光開始の走査に加えて発光停止の走査が必要となる。このデューティ駆動を行う際には、これら複数の走査のためのデコーダがそれぞれ必要となり、表示装置の構成が複雑になるという問題がある。
　そこで、本開示では、デューティ駆動を行う表示装置の構成を簡略化する表示装置を提案する。
　本開示に係る表示装置は、画素アレイ部と、複数の行信号線と、複数のデータ線と、垂直駆動部とを有する。画素アレイ部は、発光素子及び当該発光素子を画像信号に応じて発光させる画素回路を備える複数の画素が２次元行列状に配置される。複数の行信号線は、上記画素アレイ部における行毎に配置されて上記画素回路の制御信号を伝達する。複数のデータ線は、上記画素アレイ部における列毎に配置されて上記画像信号を伝達する。垂直駆動部は、上記画素アレイ部の上記画素を線順次駆動する制御信号を生成して上記行信号線を介して上記行毎に上記画素に供給する。上記垂直駆動部は、入力されるアドレス信号に応じて選択した上記行に選択信号を出力するデコード回路であって、上記線順次駆動における水平走査期間毎に入力される複数の上記アドレス信号に応じて複数の上記選択信号を出力するデコード回路を備え、上記出力された複数の選択信号に基づく上記制御信号を生成する。
本開示の実施形態に係る表示装置の構成例を示す図である。 本開示の第１の実施形態に係る画素の構成例を示す図である。 本開示の第１の実施形態に係る垂直駆動部の構成例を示す図である。 本開示の実施形態に係るデコード回路の構成例を示す図である。 本開示の第１の実施形態に係る駆動方法の一例を示す図である。 本開示の第１の実施形態に係る発光駆動の一例を示す図である。 本開示の第２の実施形態に係る画素の構成例を示す図である。 本開示の第２の実施形態に係る画素の駆動方法の一例を示す図である。 本開示の第２の実施形態に係る垂直駆動部の構成例を示す図である。 本開示の第２の実施形態に係る駆動方法の一例を示す図である。 本開示の第２の実施形態に係る駆動信号の一例を示す図である。 本開示の第２の実施形態に係る発光駆動の一例を示す図である。 本開示の第３の実施形態に係る駆動信号の一例を示す図である。 本開示の第４の実施形態に係る駆動方法の一例を示す図である。 本開示の第４の実施形態に係る発光駆動の一例を示す図である。 本開示の第５の実施形態に係る垂直駆動部の構成例を示す図である。 本開示の第５の実施形態に係る発光駆動の一例を示す図である。 本開示の実施形態の第１の変形例に係る画素の構成例を示す図である。 本開示の実施形態の第２の変形例に係る画素の構成例を示す図である。 本開示の実施形態の第３の変形例に係る画素の構成例を示す図である。 本開示の実施形態の第３の変形例に係る画素の他の構成例を示す図である。 本開示の実施形態の第３の変形例に係る画素の他の構成例の駆動波形を示す図である。 本開示の実施形態の第３の変形例に係る画素の他の構成例を示す図である。 本開示に係る技術が適用され得るヘッドマウントディスプレイの外観の一例を示す図である。 本開示に係る技術が適用され得るヘッドマウントディスプレイの外観の他の一例を示す図である。 本開示に係る技術が適用され得るデジタルスチルカメラの外観の一例を示す図である。 本開示に係る技術が適用され得るデジタルスチルカメラの外観の一例を示す図である。 本開示に係る技術が適用され得るテレビジョン装置の外観の一例を示す図である。 本開示に係る技術が適用され得るスマートフォンの外観の一例を示す図である。 本開示に係る技術が適用され得る車両の構成の一例を示す図である。 本開示に係る技術が適用され得る車両の構成の一例を示す図である。
　以下に、本開示の実施形態について図面に基づいて詳細に説明する。説明は、以下の順に行う。なお、以下の各実施形態において、同一の部位には同一の符号を付することにより重複する説明を省略する。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
５．第５の実施形態
６．変形例
７．適用例
　（１．第１の実施形態）
　［表示装置の構成］
　図１は、本開示の実施形態に係る表示装置の構成例を示す図である。同図は、表示装置１０の構成例を表すブロック図である。表示装置１０は、外部から入力される画像データに基づく画像の表示を行うものである。表示装置１０は、画素アレイ部２０と、水平駆動部４０と、垂直駆動部３０と制御部５０とを備える。
　画素アレイ部２０は、複数の画素１００が配置されて構成されたものである。同図の画素アレイ部２０は、複数の画素１００が２次元行列の形状に配列される例を表したものである。ここで、画素１００は、発光素子及び発光素子を発光させる画素回路を備え、入力された画像信号に応じた輝度に発光するものである。この発光素子には、例えば、有機ＥＬ素子を使用することができる。
　それぞれの画素１００には、行信号線２１及びデータ線２２が配線される。行信号線２１は、画素回路の制御信号を伝達する。データ線２２は、画像信号を伝達する。なお、行信号線２１は、２次元行列の形状の行毎に配置され、１行に配置された複数の画素１００に共通に配線される。データ線２２は、２次元行列の形状の列毎に配置され、１列に配置された複数の画素１００に共通に配線される。
　垂直駆動部３０は、上述の画素１００の制御信号を生成するものである。同図の垂直駆動部３０は、画素アレイ部２０の２次元行列の行毎に制御信号を生成し、行信号線２１を介して順次出力する。
　水平駆動部４０は、画素１００の画像信号を生成し、生成した画像信号を画素１００に対して出力するものである。同図の水平駆動部４０は、データ線２２を介して画素アレイ部２０の列毎に画像信号を出力する。なお、画像信号は、映像信号や輝度信号とも称される。
　制御部５０は、垂直駆動部３０及び水平駆動部４０を制御するものである。同図の制御部５０は、信号線５１及び５２を介して制御信号をそれぞれ出力して垂直駆動部３０及び水平駆動部４０を制御する。
　［画素の構成］
　図２は、本開示の第１の実施形態に係る画素の構成例を示す図である。同図は、画素１００の構成例を表す回路図である。画素１００は、発光素子１０１と、駆動トランジスタ１０３と、サンプリングトランジスタ１０４と、リセットトランジスタ１０５と、保持容量１０２とを備える。駆動トランジスタ１０３、サンプリングトランジスタ１０４及びリセットトランジスタ１０５は、ｎチャネルＭＯＳトランジスタを使用することができる。なお、ＭＯＳトランジスタは、閾値電圧Ｖｔｈを超えるゲート－ソース間電圧Ｖｇｓをゲートに印加することにより導通させることができる。この導通状態にするゲート－ソース間電圧Ｖｇｓをオン電圧と称する。ｎチャネルＭＯＳトランジスタでは、ゲートに印加されるオン電圧はソースに対して高い電圧となる。
　画素１００には、信号線ＷＳ、信号線ＲＥＳＥＴ及び信号線Ｓｉｇが配線される。信号線ＷＳ及び信号線ＲＥＳＥＴは、前述の行信号線２１を構成する。信号線Ｓｉｇは、前述のデータ線２２を構成する。また、画素１００には、電源線Ｖｃｃｐ、電源線Ｖｓｓ及び電源線Ｖｃａｔｈが更に配線される。
　発光素子１０１のカソードは電源線Ｖｃａｔｈに接続され、アノードは駆動トランジスタ１０３のソースに接続される。駆動トランジスタ１０３のドレインは電源線Ｖｃｃｐに接続され、ゲートはサンプリングトランジスタ１０４のドレイン、リセットトランジスタ１０５のドレイン及び保持容量１０２の一端に接続される。保持容量１０２の他の一端は電源線Ｖｓｓに接続される。サンプリングトランジスタ１０４のソースは信号線Ｓｉｇに接続され、ゲートは信号線ＷＳに接続される。リセットトランジスタ１０５のソースは電源線Ｖｓｓに接続され、ゲートは信号線ＲＥＳＥＴに接続される。
　なお、画素１００の駆動トランジスタ１０３、サンプリングトランジスタ１０４及び保持容量１０２により構成される回路は、画素回路を構成する。すなわち、画素１００における発光素子１０１以外の回路は、画素回路を構成する。この画素回路は、発光素子１０１に電流を流すことにより、発光素子１０１を駆動する回路である。
　発光素子１０１には、例えば、有機ＥＬ素子を使用することができる。この発光素子１０１は、流れる電流に応じた輝度の光を照射する。
　駆動トランジスタ１０３は、発光素子１０１に電流を流して駆動するトランジスタである。
　サンプリングトランジスタ１０４は、信号線Ｓｉｇにより伝達される画像信号をサンプリングすることによって駆動トランジスタ１０３のゲートノード（ゲート電極）に書き込むトランジスタである。なお、ここでの「書き込む」という表現は、ゲートノードに対して画像信号電圧を印加し、当該ゲートノードの電位が、当該画像信号電圧に基づく電位に保持されることを示すものとする。サンプリングトランジスタ１０４は、信号線ＷＳにより伝達される制御信号により制御される。
　保持容量１０２は、サンプリングトランジスタ１０４によるサンプリングによって書き込まれた画像信号電圧Ｖｓｉｇを保持する容量である。駆動トランジスタ１０３は、保持容量１０２の保持電圧に応じた駆動電流を発光素子１０１に流すことによって発光素子１０１を駆動する。
　リセットトランジスタ１０５は、保持容量１０２に保持された画像信号電圧Ｖｓｉｇを放電させて駆動トランジスタ１０３を非導通にして発光素子１０１の発光を停止させるトランジスタである。リセットトランジスタ１０５は、信号線ＲＥＳＥＴにより伝達される制御信号により制御される。
　［垂直駆動部の構成］
　図３は、本開示の第１の実施形態に係る垂直駆動部の構成例を示す図である。同図は、垂直駆動部３０の構成例を表すブロック図である。垂直駆動部３０は、画素アレイ部２０の行毎に配置された信号線ＷＳ及び信号線ＲＥＳＥＴに制御信号を出力する。同図において「選択信号」、「ＷＳ」及び「ＲＥＳＥＴ」等に付加された数字は、画素アレイ部２０の対応する行を表す。便宜上、画素アレイ部２０の行は、「０」から始まる番号により識別する。垂直駆動部３０は、デコード回路３１と、ラッチ回路３２及び３３とを備える。また、クロック信号を伝達する信号線ＷＲＴ＿ＣＬＫ及び信号線ＲＥＳ＿ＣＬＫが配置される。
　デコード回路３１は、入力されるアドレス信号に応じて画素アレイ部２０の行を選択するものである。このデコード回路３１は、選択した行に対応する信号線に選択信号を出力する。すなわち、デコード回路３１は、画素アレイ部２０の行と同数の信号線を備え、選択信号を出力する。デコード回路３１には、書込みアドレス信号及び消去アドレス信号が入力される。書込みアドレス信号は、書込みを行う行のアドレスを表す信号である。消去アドレス信号は、発光素子１０１の発光を停止させる行のアドレスを表す信号である。発光の停止は、保持容量１０２を放電することにより行うことができる。
　ラッチ回路３２及び３３は、画素アレイ部２０の行毎に配置されてクロック信号に同期して選択信号を保持するものである。ラッチ回路３２及び３３は、例えば、Ｄフリップフロップにより構成することができる。ラッチ回路３２は信号線ＷＲＴ＿ＣＬＫにより伝達されるクロック信号であるＷＲＴ＿ＣＬＫ信号に同期して選択信号を保持する。ラッチ回路３２のＱ出力の信号は書込みを行う画素アレイ部２０の行を表す選択信号である書込み選択信号に該当する。このラッチ回路３２のＱ出力は、信号線ＷＳに接続される。ラッチ回路３３は信号線ＲＥＳ＿ＣＬＫにより伝達されるクロック信号であるＲＳＴ＿ＣＬＫ信号に同期して選択信号を保持する。このラッチ回路３３のＱ出力の信号は、発光電流の制御を行う画素アレイ部２０の行を表す選択信号である発光制御選択信号に該当する。ラッチ回路３３のＱ出力は、信号線ＲＥＳＥＴに接続される。
　アドレス信号やクロック信号は、例えば、図１の制御部５０により生成されて出力される。
　［デコード回路の構成］
　図４は、本開示の実施形態に係るデコード回路の構成例を示す図である。同図は、デコード回路３１の構成例を表す回路図である。同図のデコード回路３１は、４つの反転ゲート２０２及び画素アレイ部２０の行毎に配置されるＡＮＤゲート２０１を備える。同図において、「Ａ０」、「Ａ１」、「Ａ２」及び「Ａ３」は、アドレス信号を表す。同図のアドレス信号は、４ビットの信号を想定したものである。それぞれのＡＮＤゲート２０１の入力は、４ビットのアドレス信号のうち画素アレイ部２０の行のアドレスに対応する信号（ビット値）が入力される。これにより、画素アレイ部２０の行のアドレスに対応するＡＮＤゲート２０１のみが信号を出力する。ＡＮＤゲート２０１の出力信号は、選択信号に該当する。
　［駆動方法］
　図５は、本開示の第１の実施形態に係る駆動方法の一例を示す図である。同図は、画素１００における発光素子１０１の駆動方法の一例を表すタイミング図である。同図の「Ｈｓｙｎｃ」は、線順次駆動における水平走査期間を表す信号である。同図の「水平走査期間」は、水平走査期間を表す。なお、「水平走査期間」に付加された数字は、垂直走査期間を識別するものである。例えば、「水平走査期間０」は、垂直走査期間における最初の水平走査期間を表す。
　「アドレス信号」は、デコード回路３１に入力されるアドレス信号を表す。「選択信号」はデコード回路３１から出力される選択信号を表す。この選択信号は、２値化された信号の「１」の部分が選択された状態を表す。「ＷＲＴ＿ＣＬＫ」及び「ＲＳＴ＿ＣＬＫ」は、図３において説明したクロック信号を表す。「ＷＳ」及び「ＲＥＳＥＴ」は、信号線ＷＳ及び信号線ＲＥＳＥＴの制御信号を表す。これらの２値化された制御信号の「１」の部分が前述のオン電圧を表す。一方、「０」の部分はオフ電圧を表す。
　同図に表したように、水平走査期間毎に書込みアドレス２２０及び消去アドレス２２１がデコード回路３１に入力される。これらのアドレスに対応する画素アレイ部２０の行が選択されて選択信号が出力される。例えば、書込みアドレス及び消去アドレスとして値「０」が入力されると選択信号０が「１」に遷移する。出力された選択信号は、ＷＲＴ＿ＣＬＫの立ち上がりでラッチ回路３２に保持され、信号線ＷＳに制御信号として出力される。同様に、出力された選択信号は、ＲＳＴ＿ＣＬＫの立ち上がりでラッチ回路３３に保持され、信号線ＲＥＳＥＴに制御信号として出力される。
　信号線ＷＳに「１」の制御信号が入力されると、図２において説明した画素１００のサンプリングトランジスタ１０４が導通し、信号線Ｓｉｇの画像信号が保持容量１０２に書き込まれる。この書き込まれた画像信号に応じた発光電流が駆動トランジスタ１０３に流れ、発光素子１０１に供給される。このように、図２の画素１００は、書込みと同時に発光素子１０１の発光が開始される。その後、書込みが行われた行の画素１００の信号線ＲＥＳＥＴに「１」の制御信号が入力されると、図２の画素１００のリセットトランジスタ１０５が導通し、保持容量１０２に書き込まれた画像信号が放電される。これにより、当該画素１００の駆動トランジスタ１０３が非導通の状態となり、発光素子１０１の発光が停止される。
　書込みアドレスにより選択される選択信号は、書込みを行う画素アレイ部２０の行を表す書込み選択信号に該当する。また、消去アドレスにより選択される選択信号は、発光電流の制御を行う行を表す発光制御選択信号に該当する。
　このように、１つの水平走査期間に複数のアドレス信号がデコード回路３１に入力され、対応する行の選択信号がそれぞれ出力される。これらの選択信号は、複数のクロック信号（ＷＲＴ＿ＣＬＫ及びＲＳＴ＿ＣＬＫ）により異なるタイミングにおいてラッチ回路３２及び３３に取り込まれて保持される。
　［発光駆動］
　図６は、本開示の第１の実施形態に係る発光駆動の一例を示す図である。同図は、画素アレイ部２０におけるデューティ駆動の一例を表すタイミング図である。同図の「Ｖｓｙｎｃ」は、線順次駆動における垂直走査期間を表す信号である。同図の「Ｈｓｙｎｃ」は、線順次駆動における水平走査期間を表す信号である。なお、数字は、水平走査期間を識別するものである。同図の「行アドレス」は、画素アレイ部２０の行のアドレス（１６進表記）を表す。行アドレス「０」は画素アレイ部２０の最初の行に対応し、行のアドレス「Ｆ」は画素アレイ部２０の最後の行に対応する。
　同図の矩形は、画素アレイ部２０の行に配置される画素１００の状態を表す。このうち点ハッチングが付された矩形は、書込みが行われる行を表す。また、斜線ハッチングが付された矩形は、発光状態の行を表す。また、白抜きの矩形は、非発光の状態の行を表す。
　水平走査期間０において、書込みアドレス「０」がデコード回路３１に入力されて行アドレス「０」の行において書込みが行われて発光を開始し、消去アドレス「８」がデコード回路３１に入力されて行アドレス「８」の行が発光を停止する。水平走査期間毎に書込みアドレス及び消去アドレスに値「１」が加算されてデコード回路３１に入力される。このため、書込み２１０に続いて発光開始２１１及び発光停止２１２が画素アレイ部２０の行毎に順に実行される。これにより、画素アレイ部２０においてデューティ駆動を行うことができ、動画表示の際の残像感を低減することができる。
　このように、本開示の第１の実施形態の表示装置１０は、１つの水平走査期間に複数のアドレス信号がそれぞれ異なるタイミングにおいてデコード回路３１に入力される。デコード回路３１は、これら複数のアドレス信号に対応して行の選択を行う。このため、複数のアドレス信号毎にデコード回路を配置する場合と比較して、回路を簡略化することができる。
　（２．第２の実施形態）
　上述の第１の実施形態の表示装置１０は、画素１００の保持容量１０２に保持された画像信号に応じて駆動トランジスタ１０３の発光電流を流していた。これに対し、本開示の第２の実施形態の表示装置１０は、画素１００の駆動トランジスタ１０３の閾値のばらつきを補正する点で、上述の第１の実施形態と異なる。
　［画素の構成］
　図７は、本開示の第２の実施形態に係る画素の構成例を示す図である。同図は、図２と同様に、画素１００の構成例を表す回路図である。同図の画素１００は、リセットトランジスタ１０５が省略され、発光制御トランジスタ１０７、スイッチングトランジスタ１０８及び補助容量１０６を更に備える点で、図２の画素１００と異なる。なお、同図の駆動トランジスタ１０３、サンプリングトランジスタ１０４、発光制御トランジスタ１０７及びスイッチングトランジスタ１０８は、ｐチャネルＭＯＳトランジスタを使用することができる。
　画素１００には、信号線ＷＳ及び信号線Ｓｉｇに加えて、信号線ＡＺ及び信号線ＤＳが配線される。なお、図２の信号線ＲＥＳＥＴは、省略される。
　発光素子１０１のカソードは、電源線Ｖｃａｔｈに接続され、アノードは、駆動トランジスタ１０３のドレイン及びスイッチングトランジスタ１０８のドレインに接続される。スイッチングトランジスタ１０８のソースは、電源線Ｖｓｓに接続され、ゲートは信号線ＡＺに接続される。駆動トランジスタ１０３のゲートは、サンプリングトランジスタ１０４のドレイン及び保持容量１０２の一端に接続される。保持容量１０２の他の一端は、駆動トランジスタ１０３のソース、発光制御トランジスタ１０７のドレイン及び補助容量１０６の一端に接続される。補助容量１０６の他の一端は、電源線Ｖｃｃｐに接続される。発光制御トランジスタ１０７のソースは、電源線Ｖｃｃｐに接続され、ゲートは信号線ＤＳに接続される。サンプリングトランジスタ１０４のソースは、信号線Ｓｉｇに接続され、ゲートは信号線ＷＳに接続される。
　発光制御トランジスタ１０７は、発光素子１０１の発光及び非発光を制御するトランジスタである。この発光制御トランジスタ１０７は、信号線ＤＳにより伝達される発光制御信号により制御される。なお、発光制御トランジスタ１０７は、本開示の「スイッチ素子」の一例である。
　スイッチングトランジスタ１０８は、発光素子１０１の非発光期間に発光素子１０１が発光しないように制御するトランジスタである。このスイッチングトランジスタ１０８は、信号線ＡＺにより伝達される制御信号により制御される。スイッチングトランジスタ１０８が導通状態になると、発光素子１０１を迂回する経路が形成され、発光素子１０１の発光が停止される。なお、スイッチングトランジスタ１０８は、本開示の「第２のスイッチ素子」の一例である。
　補助容量１０６は、画像信号電圧Ｖｓｉｇを書き込んだときに駆動トランジスタ１０３のソース電圧が変動するのを抑制するキャパシタである。また、補助容量１０６は、駆動トランジスタ１０３のゲート－ソース間電圧Ｖｇｓを駆動トランジスタ１０３の閾値電圧Ｖｔｈにする作用を有する。
　同図の駆動トランジスタ１０３等のｐチャネルＭＯＳトランジスタは、ゲートに印加されるオン電圧はソースに対して低い電圧となる。
　［駆動方法］
　図８は、本開示の第２の実施形態に係る画素の駆動方法の一例を示す図である。同図は、画素１００における発光素子１０１の駆動方法の一例を表すタイミング図である。同図の「Ｓｉｇ」は、信号線Ｓｉｇにより伝達される画像信号電圧Ｖｓｉｇ及び基準電圧Ｖｏｆｓを表す。同図の「Ｖｓｉｇ」及び「Ｖｏｆｓ」は、画像信号電圧Ｖｓｉｇ及び基準電圧Ｖｏｆｓが印加される部分を表す。また、同図の「ＷＳ」、「ＤＳ」及び「ＡＺ」は、それぞれ信号線ＷＳ、信号線ＤＳ及び信号線ＡＺにより伝達される制御信号を表す、これらの２値化された制御信号の値「０」の部分が前述のオン電圧を表す。一方、値「１」の部分はオフ電圧を表す。同図の「Ｖｓ」及び「Ｖｇ」は、駆動トランジスタ１０３のソース電圧及びゲート電圧を表す。
　初期状態において、信号線Ｓｉｇには基準電圧Ｖｏｆｓが印加される。信号線ＤＳ、信号線ＷＳ及び信号線ＡＺにはオフ電圧が印加される。
　Ｔ１において、信号線ＤＳにオン電圧が印加され、発光制御トランジスタ１０７が導通状態になる。また、信号線ＡＺにオン電圧が印加され、スイッチングトランジスタ１０８が導通状態になる。これにより、駆動トランジスタ１０３に流れる電流は、スイッチングトランジスタ１０８を介して電源線Ｖｓｓに流れ込むことになる。
　Ｔ２において、信号線ＷＳにオン電圧が印加され、サンプリングトランジスタ１０４が導通状態になる。このとき、発光制御トランジスタ１０７が導通状態にあることで、駆動トランジスタ１０３のソースノードには電源電圧Ｖｃｃｐが印加された状態となる。サンプリングトランジスタ１０４を介して、基準電圧Ｖｏｆｓが駆動トランジスタ１０３のゲートノードに書き込まれる。
　Ｔ３において、信号線ＷＳへのオン電圧の印加が停止されてサンプリングトランジスタ１０４が非導通の状態になる。これにより、基準電圧Ｖｏｆｓの書込みが終了する。なお、基準電圧Ｖｏｆｓの書き込みにより駆動トランジスタ１０３に電流が流れる。この電流は、スイッチングトランジスタ１０８を介して電源線Ｖｓｓに流れ込む。このため、発光素子１０１は非発光となる。
　Ｔ４において、信号線ＤＳへのオン電圧の印加が停止されて発光制御トランジスタＴｒ３が非導通状態になる。これにより、駆動トランジスタ１０３のソースノードがフローティング状態になる。すなわち、駆動トランジスタ１０３のゲートノードに基準電圧Ｖｏｆｓを書き込んだ後、駆動トランジスタ１０３のゲートノード、次いでソースノードの順にフローティング状態になる。また、信号線Ｓｉｇに画像信号電圧Ｖｓｉｇが印加される。
　そして、駆動トランジスタ１０３のゲートノード及びソースノードが共にフローティング状態になることで自己放電動作が行われる。自己放電動作での各ノードの電位の放電は、駆動トランジスタ１０３、スイッチングトランジスタ１０８及び電源線Ｖｓｓの経路を通して行なわれる。そして、自己放電動作によって駆動トランジスタ１０３のソース電圧Ｖｓ及びゲート電圧Ｖｇがともに徐々に低下していく。ゲート－ソース間電圧Ｖｇｓが閾値電圧Ｖｔｈに達すると、駆動トランジスタ１０３が非導通となり自己放電動作が停止される。
　Ｔ５において、信号線ＷＳにオン電圧が印加されてサンプリングトランジスタ１０４が導通状態になる。これにより、駆動トランジスタ１０３のソースノードをフローティング状態にしたまま、サンプリングトランジスタ１０４によるサンプリングによって信号電圧Ｖｓｉｇの書込みが行われる。保持容量１０２に保持される電圧は、Ｖｔｈ＋Ｖｓｉｇとなる。また、信号線ＡＺのオン電圧の印加が停止され、スイッチングトランジスタ１０８が非導通の状態になる。
　Ｔ６において、信号線ＷＳのオン電圧の印加が停止され、サンプリングトランジスタ１０４が非導通の状態になる。
　Ｔ７において、信号線ＤＳにオン電圧が印加されて発光制御トランジスタ１０７が導通状態になる。これにより、補助容量１０６の電荷が放電されるとともに駆動トランジスタ１０３のソースに電源電圧Ｖｃｃｐが印加される。保持容量１０２に保持された電圧に応じて駆動トランジスタ１０３が導通し、発光素子１０１に発光電流が供給される。これにより、発光素子１０１の発光が開始される。また、信号線Ｓｉｇへの画像信号電圧Ｖｓｉｇの印加が停止される。
　Ｔ８において、信号線ＤＳへのオン電圧の印加が停止されて駆動トランジスタ１０３が非導通状態になる。これにより、発光素子１０１への発光電流の供給が停止され、発光素子１０１の発光が停止される。以上の操作により、画素１００への書込みと発光開始及び発光停止を行うことができる。
　［垂直駆動部の構成］
　図９は、本開示の第２の実施形態に係る垂直駆動部の構成例を示す図である。同図は、図３と同様に、垂直駆動部３０の構成例を表すブロック図である。同図の垂直駆動部３０は、ＡＮＤゲート３４、ＮＡＮＤゲート３５及びロジック回路３６を更に備え、信号線ＲＥＳ＿ＣＬＫの代わりに信号線ＥＭ＿ＣＬＫ及び信号線ＳＴＰ＿ＣＬＫが配置される点で、図３の垂直駆動部３０と異なる。また、同図のデコード回路３１には、書込みアドレス信号の他に発光開始アドレス信号及び発光停止アドレス信号が入力される。発光開始アドレス信号は、発光素子１０１への発光電流の供給を開始する制御を行う画素アレイ部２０の行を表す信号である。発光停止アドレス信号は、発光素子１０１への発光電流の供給を停止する制御を行う画素アレイ部２０の行を表す信号である。なお、「選択信号」等に付加された数字は、画素アレイ部２０の対応する行を表す。
　同図のラッチ回路３２のＱ出力は、書込み選択信号であるＷＴ＿ＥＮ信号を出力する。この信号は、ロジック回路３６に入力される。ＡＮＤゲート３４の入力には選択信号及び信号線ＥＭ＿ＣＬＫにより伝達されるクロック信号であるＥＭ＿ＣＬＫが入力される。ＡＮＤゲート３４の出力は、ラッチ回路３３のクロック端子に接続される。ＮＡＮＤゲート３５の入力には選択信号及び信号線ＳＴＰ＿ＣＬＫにより伝達されるクロック信号であるＳＴＰ＿ＣＬＫが入力される。ＮＡＮＤゲート３５の出力は、ラッチ回路３３のクリア端子に接続される。また、ラッチ回路３３のＤ入力端子には電源電圧が印加される。ラッチ回路３３は、ＥＭ＿ＣＬＫの立ち上がりからＳＴＰ＿ＣＬＫの立ち上がりまでのパルス幅の信号を生成する。ラッチ回路３３のＱ出力は、発光制御選択信号であるＥＭ＿ＥＮ信号を出力する。この信号は、ロジック回路３６に入力される。
　ロジック回路３６は、画素１００の駆動信号を生成する回路である。このロジック回路３６は、入力されたＷＴ＿ＥＮ信号及びＥＭ＿ＥＮ信号に基づいて図７において説明した信号線ＷＳ、信号線ＤＳ及び信号線ＡＺに印加する制御信号を生成する。ロジック回路３６は、例えば、論理ゲートを組み合わせた回路により構成することができる。具体的には、ＷＴ＿ＥＮ信号、ＥＭ＿ＥＮ信号及び１水平期間にトグルする信号を入力とし、信号線ＷＳ、信号線ＤＳ及び信号線ＡＺのそれぞれの制御信号を生成する真理値表に基づく組合せ論理回路により構成することができる。
　［駆動方法］
　図１０は、本開示の第２の実施形態に係る駆動方法の一例を示す図である。同図は、図５と同様に、画素１００における発光素子１０１の駆動方法の一例を表すタイミング図である。「ＥＭ＿ＣＬＫ」及び「ＳＴＰ＿ＣＬＫ」は、図９において説明したクロック信号を表す。「ＷＴ＿ＥＮ」及び「ＥＭ＿ＥＮ」は、図９において説明したＷＴ＿ＥＮ信号及びＥＭ＿ＥＮ信号を表す。これ以外は、図５と同じ表記を使用する。
　同図に表したように、水平走査期間毎に書込みアドレス２２０、発光開始アドレス２２２及び発光停止アドレス２２３がデコード回路３１に入力される。これらのアドレスに対応する画素アレイ部２０の行が選択されて選択信号が出力される。書込みアドレスにより選択された選択信号は、ＷＲＴ＿ＣＬＫの立ち上がりでラッチ回路３２に保持され、ＷＴ＿ＥＮ信号として出力される。また、発光開始アドレスにより選択された選択信号は、ＥＭ＿ＣＬＫの立ち上がりでラッチ回路３３に保持されてＥＭ＿ＥＮ信号が「１」に遷移する。また、発光停止アドレスにより選択された選択信号及びＳＴＰ＿ＣＬＫの論理積の信号によりラッチ回路３３の出力がクリアされ、ＥＭ＿ＥＮ信号が「０」に遷移する。なお、同図は、書込みアドレス及び発光開始アドレスが等しい場合の例を表したものである。
　同図においても、書込みアドレスにより選択される選択信号は、書込みを行う画素アレイ部２０の行を表す書込み選択信号に該当する。また、発光開始アドレスにより選択される選択信号及び発光停止アドレスにより選択される選択信号は、発光電流の制御を行う行を表す発光制御選択信号に該当する。このうち、発光開始アドレスにより選択される選択信号は発光開始制御選択信号に該当し、発光停止アドレスにより選択される選択信号は発光停止制御選択信号に該当する。
　このように、１つの水平走査期間に書込みアドレス信号、発光開始アドレス信号及び発光停止アドレス信号がデコード回路３１に入力され、対応する行の選択信号がそれぞれ出力される。これらの選択信号のうち書込みアドレス信号に基づく選択信号及び発光停止アドレス信号に基づく選択信号は、クロック信号であるＷＲＴ＿ＣＬＫ及びＥＭ＿ＣＬＫにより異なるタイミングにおいてラッチ回路３２及び３３に取り込まれて保持される。また、ラッチ回路３３に保持された信号は、発光停止アドレス信号に基づく選択信号及びクロック信号であるＳＴＰ＿ＣＬＫに基づく信号に同期してクリアされる。
　［駆動信号］
　図１１は、本開示の第２の実施形態に係る駆動信号の一例を示す図である。同図は、ロジック回路３６により生成される駆動信号の一例を表すタイミング図である。同図の「アドレス信号」は、デコード回路３１に入力されるアドレス信号を表す。「ＷＲＴ＿ＣＬＫ」、「ＥＭ＿ＣＬＫ」及び「ＳＴＰ＿ＣＬＫ」は、クロック信号を表す。「ＷＳ」及び「ＤＳ」は、ロジック回路３６により生成されて信号線ＷＳ及び信号線ＤＳに出力される制御信号を表す。
　同図に表したように、図８において説明した波形の信号が生成され、アドレス信号に応じた行の信号線ＷＳ及び信号線ＤＳに順次出力される。なお、同図は、画素アレイ部２０の行数より水平走査期間の数が大きい場合の駆動信号を表したものである。全ての行に対して書込み駆動が終わった後にブランキング期間（垂直ブランキング期間）が配置される。この垂直ブランキング期間は、書込み及び発光開始の制御を行わない期間となる。同図の例では、垂直ブランキング期間にＷＲＴ＿ＣＬＫ及びＥＭ＿ＣＬＫの供給を停止し、行の選択を停止する。また、ＳＴＰ＿ＣＬＫにおいても、クロック信号の供給を停止し、不要な行の選択を停止することができる。なお、垂直ブランキング期間に画素アレイ部２０の行に対応しないアドレス信号を出力することにより、行の選択を停止する方法を採ることもできる。
　［発光駆動］
　図１２は、本開示の第２の実施形態に係る発光駆動の一例を示す図である。同図は、図６と同様に、画素アレイ部２０におけるデューティ駆動の一例を表すタイミング図であり、図１１の駆動信号による発光駆動の様子を表す図である。同図において、図６と同じ表記を使用する。また、同図は、画素アレイ部２０の行数が１６に対し、水平走査期間の数が２６の場合の例を表したものである。「水平走査期間１６」乃至「水平走査期間２５」の期間が上述の垂直ブランキング期間に該当する。画素アレイ部２０においてデューティ駆動を行うことができる。
　これ以外の表示装置１０の構成は本開示の第１の実施形態における表示装置１０の構成と同様であるため、説明を省略する。
　このように、本開示の第２の実施形態の表示装置１０は、１つの水平走査期間に書込み並びに発光開始及び発光停止のアドレス信号がデコード回路３１に入力される。これにより、駆動トランジスタ１０３の閾値補正を行う場合においても垂直駆動部３０の回路を簡略化することができる。
　（３．第３の実施形態）
　上述の第２の実施形態の表示装置１０は、画素アレイ部２０の１行毎に書込み等を行っていた。これに対し、本開示の第３の実施形態の表示装置１０は、画素アレイ部２０の２つの行に対して同時に書込み等を行う点で、上述の第２の実施形態と異なる。
　［発光駆動］
　図１３は、本開示の第３の実施形態に係る駆動信号の一例を示す図である。同図は、図１１と同様に、ロジック回路３６により生成される駆動信号の一例を表すタイミング図である。同図には、制御信号「ＤＢＬ」を更に記載した。このＤＢＬ信号は、アドレス信号により隣接する２つの行を選択させる制御信号である。ＤＢＬ信号が「１」の時に２つの行が選択される。
　同図において、アドレス「０」が入力される際に、ＤＢＬ信号が「１」となる。これにより、垂直駆動部３０において、行アドレス「０」及び「１」が同時に選択される。垂直駆動部３０は、選択した２行の画素１００に対して書込み、発光開始及び発光停止の駆動を同時に行う。行アドレス「２」及び「３」、行アドレス「１２」及び「１３」並びに行アドレス「１４」及び「１５」においても、それぞれ同時に書込み等が行われる。このような駆動は束ね駆動又はダブラ駆動と称される。画素アレイ部２０の上下の端部の行に対して束ね駆動を行うことにより、当該領域の解像度が１／２に低下する。
　一方、画素アレイ部２０の中央部の行においては、１行毎に書込み等が行われる。このように、画素アレイ部２０の中央部の解像度を上下の端部より高くすることにより、使用者の視点周辺の解像度を高くするＦｏｖｅａｔｅｄ駆動を行うことができる。
　これ以外の表示装置１０の構成は本開示の第２の実施形態における表示装置１０の構成と同様であるため、説明を省略する。
　このように、本開示の第３の実施形態の表示装置１０は、水平走査期間に入力されたアドレス信号に基づいて画素アレイ部２０の隣接する２つの行を同時に選択することにより、束ね駆動を行うことができる。
　（４．第４の実施形態）
　上述の第２の実施形態の表示装置１０は、水平走査期間に発光開始アドレス信号及び発光停止アドレス信号をデコード回路３１に入力してデューティ駆動を行っていた。これに対し、本開示の第４の実施形態の表示装置１０は、水平走査期間に複数の発光開始アドレス信号及び発光停止アドレス信号をデコード回路３１に入力する点で、上述の第２の実施形態と異なる。
　［駆動方法］
　図１４は、本開示の第４の実施形態に係る駆動方法の一例を示す図である。同図は、図１０と同様に、画素１００における発光素子１０１の駆動方法の一例を表すタイミング図である。同図は、図５と同じ表記を使用する。
　同図に表したように、水平走査期間毎に書込みアドレス２２０の他に発光開始アドレス（１）２２４、発光停止アドレス（１）２２５、発光開始アドレス（２）２２６、発光停止アドレス（２）２２７がデコード回路３１に入力される。すなわち、本開示の第４の実施形態の垂直駆動部３０は、水平走査期間に発光開始及び発光停止の制御を２回行う。同図のＥＭ＿ＣＬＫは発光開始アドレス（１）及び発光開始アドレス（２）にそれぞれ対応するクロックパルスを有し、ＳＴＰ＿ＣＬＫは発光停止アドレス（１）及び発光停止アドレス（２）にそれぞれ対応するクロックパルスを有する。
　発光開始アドレス（１）、発光停止アドレス（１）、発光開始アドレス（２）及び発光停止アドレス（２）に基づいて垂直走査期間に値「１」の期間を２つ有するＥＭ＿ＥＮ信号が生成される。このＥＭ＿ＥＮ信号に基づく制御信号を適用することにより、垂直走査期間に２回の発光期間を有する駆動を行うことができる。
　［発光駆動］
　図１５は、本開示の第４の実施形態に係る発光駆動の一例を示す図である。同図は、図１２と同様に、画素アレイ部２０におけるデューティ駆動の一例を表すタイミング図であり、図１４の駆動信号による発光駆動の様子を表す図である。同図において、図６と同じ表記を使用する。画素アレイ部２０のそれぞれの行において発光開始２１１及び発光停止２１２が垂直走査期間に２回実行される。このような駆動方法は、分割発光と称される。
　なお、本開示の第４の実施形態に係る発光駆動は、この例に限定されない。例えば、画素アレイ部２０のそれぞれの行において発光開始及び発光停止を垂直走査期間に３回以上実行することもできる。
　これ以外の表示装置１０の構成は本開示の第２の実施形態における表示装置１０の構成と同様であるため、説明を省略する。
　このように、本開示の第４の実施形態の表示装置１０は、１つの水平走査期間に書込みアドレス信号に加えてそれぞれ２つの発光開始アドレス信号及び発光停止アドレス信号がデコード回路３１に入力される。これにより、分割発光を行うことができる。
　（５．第５の実施形態）
　上述の第２の実施形態の表示装置１０は、画素アレイ部２０の行毎に発光開始及び発光停止のタイミングをずらして駆動していた。これに対し、本開示の第５の実施形態の表示装置１０は、全ての行において一括して発光開始及び発光停止の制御を行う点で、上述の第２の実施形態と異なる。
　［垂直駆動部の構成］
　図１６は、本開示の第５の実施形態に係る垂直駆動部の構成例を示す図である。同図は、図９と同様に、垂直駆動部３０の構成例を表すブロック図である。同図の垂直駆動部３０は、ＡＮＤゲート３８、ＯＲゲート３９及びラッチ回路３７を更に備え、信号線Ｖｓｙｎｃ及び信号線ＧＥＭが配置される点で、図９の垂直駆動部３０と異なる。信号線Ｖｓｙｎｃは、垂直同期信号を伝達する信号線である。信号線ＧＥＭは、一括発光を制御するＧＥＭ信号を伝達する信号線である。
　ラッチ回路３７のＤ入力端子には電源電圧が印加される。ラッチ回路３７のクロック端子にはＷＴ＿ＥＮ信号が入力される。ラッチ回路３７のクリア端子には信号線Ｖｓｙｎｃが接続されて垂直同期信号が入力される。なお、ラッチ回路３７のクリア端子は、正論理にて動作する。ＡＮＤゲート３８の入力にはラッチ回路３７のＱ出力及び信号線ＧＥＭが接続される。ＯＲゲート３９の入力にはＡＮＤゲート３８の出力及びラッチ回路３３のＱ出力が接続される。ＯＲゲート３９は、ＥＭ＿ＥＮ信号を出力する。これ以外の結線は図９の垂直駆動部３０と同様であるため、説明を省略する。
　ＧＥＭ信号が入力されると、ＯＲゲート３９の作用によりＥＭ＿ＥＮ信号が「１」に遷移する。ＧＥＭ信号は全ての行に共通に入力されるため、画素アレイ部２０の全ての行に対して一括して発光の制御を行うことができる。
　［発光駆動］
　図１７は、本開示の第５の実施形態に係る発光駆動の一例を示す図である。同図は、図１２と同様に、画素アレイ部２０における駆動の一例を表すタイミング図であり、図１６の駆動信号による発光駆動の様子を表す図である。同図において、「ＧＥＭ」は、ＧＥＭ信号を表す。
　同図に表したように、画素アレイ部２０の行に対して順次書込み２１０が行われる。その後、ＧＥＭ信号が「１」の期間に画素アレイ部２０の全ての行が一括して発光状態になる。なお、同図の後段の２つの垂直走査期間の発光駆動は、書込み２１０を行った行に対して発光駆動を行う例を表したものである。これは、例えば、書込みのフラグをラッチする機能を有する垂直駆動部３０を使用することにより行うことができる。
　これ以外の表示装置１０の構成は本開示の第２の実施形態における表示装置１０の構成と同様であるため、説明を省略する。
　このように、本開示の第５の実施形態の表示装置１０は、画素アレイ部２０の全ての行を一括して発光駆動することができる。
　（６．変形例）
　画素回路の変形例について説明する。
　［第１の変形例］
　図１８は、本開示の実施形態の第１の変形例に係る画素の構成例を示す図である。同図は、図７と同様に、画素１００の構成例を表す回路図である。同図の画素１００は、補助容量１０６が省略され、スイッチングトランジスタ１０９を更に備える点で、図２の画素１００と異なる。
　スイッチングトランジスタ１０９は、駆動トランジスタ１０３のゲート及びドレインの間を短絡するトランジスタである。このスイッチングトランジスタ１０９にはｐチャネルＭＯＳトランジスタを使用することができる。スイッチングトランジスタ１０９のゲートには、信号線ＡＺ２が接続される。
　また、同図の発光制御トランジスタ１０７は、駆動トランジスタ１０３のドレイン及び発光素子１０１のアノードの間に接続される。また、同図のスイッチングトランジスタ１０８のゲートには、信号線ＡＺ１が接続される。
　同図の画素回路において、図２の画素回路と同様の発光制御を行う際には、発光制御トランジスタ１０７を非導通の状態にするとともにスイッチングトランジスタ１０９を導通させる。これにより、保持容量１０２が放電されて駆動トランジスタ１０３を非導通の状態にすることができ、発光素子１０１への発光電流の供給を停止させることができる。
　また、同図の画素回路において、図７の画素回路と同様の発光制御を行う際には、発光制御トランジスタ１０７の導通及び非導通の制御を行う。これにより、発光素子１０１の発光電流の供給の開始及び停止の制御を行うことができる。
　［第２の変形例］
　図１９は、本開示の実施形態の第２の変形例に係る画素の構成例を示す図である。同図は、図１８と同様に、画素１００の構成例を表す回路図である。同図の画素１００は、サンプリングトランジスタ１１０並びにキャパシタ１１２及び１１３を更に備える点で、図１８の画素１００と異なる。
　サンプリングトランジスタ１１０のソースはサンプリングトランジスタ１０４のドレインに接続され、ドレインは信号線Ｓｉｇ１に接続される。サンプリングトランジスタ１１０のゲートには、信号線ＷＳ１が接続される。キャパシタ１１２は、サンプリングトランジスタ１１０のドレイン及びソースの間に接続される。キャパシタ１１３は、サンプリングトランジスタ１１０のドレイン及び電源線Ｖｓｓの間に接続される。またサンプリングトランジスタ１０４のドレインには信号線Ｓｉｇ２が接続される。また、サンプリングトランジスタ１０４のゲートには信号線ＷＳ２が接続される。
　同図の画素回路において、図２の画素回路と同様の発光制御を行う際には、発光制御トランジスタ１０７を非導通の状態にするとともにスイッチングトランジスタ１０９及びサンプリングトランジスタ１０４を導通させる。これにより、保持容量１０２が放電されて駆動トランジスタ１０３を非導通の状態にすることができ、発光素子１０１への発光電流の供給を停止させることができる。
　また、同図の画素回路において、図７の画素回路と同様の発光制御を行う際には、発光制御トランジスタ１０７の導通及び非導通の制御を行う。これにより、発光素子１０１の発光電流の供給の開始及び停止の制御を行うことができる。
　［第３の変形例］
　図２０は、本開示の実施形態の第３の変形例に係る画素の構成例を示す図である。同図は、図２と同様に、画素１００の構成例を表す回路図である。同図の画素１００は、サンプリングトランジスタ１１４、発光制御トランジスタ１０７及びスイッチングトランジスタ１０８を更に備える点で、図２の画素１００と異なる。サンプリングトランジスタ１１４には、ｐチャネルＭＯＳトランジスタを使用することができる。
　サンプリングトランジスタ１１４のドレイン及びソースは、サンプリングトランジスタ１０４のドレイン及びソースにそれぞれ接続される。発光制御トランジスタ１０７は、駆動トランジスタ１０３のソース及び発光素子１０１のアノードの間に接続される。保持容量１０２は、駆動トランジスタ１０３のゲート及びソースの間に接続される。リセットトランジスタ１０５のドレイン及びソースは、駆動トランジスタ１０３のゲート及びソースにそれぞれ接続される。スイッチングトランジスタ１０８のドレインは駆動トランジスタ１０３のソースに接続され、ソースは電源線Ｖｓｓに接続される。サンプリングトランジスタ１０４及び４０１のゲートには、信号線ＷＳ＿Ｎ及び信号線ＷＳ＿Ｐがそれぞれ接続される。発光制御トランジスタ１０７のゲートには信号線ＤＳが接続される。スイッチングトランジスタ１０８のゲートには信号線ＡＺが接続される。
　同図の画素回路において、図２の画素回路と同様の発光制御を行う際には、リセットトランジスタ１０５を導通させて保持容量１０２を放電する。駆動トランジスタ１０３を非導通の状態にすることができ、発光素子１０１への発光電流の供給を停止させることができる。
　図２１Ａは、本開示の実施形態の第３の変形例に係る画素の他の構成例を示す図である。同図の画素回路は、図２０の画素回路においてリセットトランジスタ１０５を省略したものである。同図の画素回路においては、電源線Ｖｃｃｐの電圧を制御することにより、図７の画素回路と同様の発光制御を行うことができる。
　図２１Ｂは、本開示の実施形態の第３の変形例に係る画素の他の構成例の駆動波形を示す図である。同図に表した波形の電源電圧を画素回路に印加することにより、発光及び消光の制御を行うことができる。電源線Ｖｃｃｐの電圧の制御は、ＭＯＳトランジスタ等のスイッチ素子により行うことができる。このスイッチ素子の制御端子には、発光制御選択信号に基づいて生成された制御信号を入力することができる。
　図２２は、本開示の実施形態の第３の変形例に係る画素の他の構成例を示す図である。同図の画素回路は、保持容量１０２と、駆動トランジスタ１０３と、サンプリングトランジスタ１０４と、発光制御トランジスタ１０７と、スイッチングトランジスタ１０８と、トランジスタ４０５乃至４０９と、発光素子１０１とを有している。なお、駆動トランジスタ１０３、サンプリングトランジスタ１０４、発光制御トランジスタ１０７、スイッチングトランジスタ１０８及びトランジスタ４０５乃至４０９は、ｐチャネルＭＯＳトランジスタである。サンプリングトランジスタ１０４のゲートは信号線ＷＳに接続され、ソースは信号線Ｓｉｇに接続され、ドレインは発光制御トランジスタ１０７のドレイン及び駆動トランジスタ１０３のソースに接続される。発光制御トランジスタ１０７のゲートは信号線ＤＳに接続され、ソースは電源線Ｖｃｃｐに接続され、ドレインはサンプリングトランジスタ１０４のドレイン及び駆動トランジスタ１０３のソースに接続される。駆動トランジスタ１０３のゲートはトランジスタ４０５のソース、トランジスタ４０７のドレイン、及び保持容量１０２に接続され、ソースはサンプリングトランジスタ１０４、発光制御トランジスタ１０７のドレインに接続され、ドレインはトランジスタ４０８、トランジスタ４０９のソースに接続される。保持容量１０２の一端は電源線Ｖｃｃｐに接続され、他端は駆動トランジスタ１０３のゲート、トランジスタ４０５のソース、及びトランジスタ４０７のドレインに接続される。保持容量１０２は、互いに並列に接続された２つのキャパシタを含んでいてもよい。トランジスタ４０５のゲートは信号線ＡＺ２に接続され、ソースは駆動トランジスタ１０３のゲート、トランジスタ４０７のドレイン、及び保持容量１０２の他端に接続され、ドレインはトランジスタ４０６のソースに接続される。トランジスタ４０６のゲートは信号線ＡＺ２に接続され、ソースはトランジスタ４０５のドレインに接続され、ドレインは電源線Ｖｓｓに接続される。トランジスタ４０７のゲートは信号線ＷＳに接続され、ドレインは駆動トランジスタ１０３のゲート、トランジスタ４０５のソース、及び保持容量１０２の他端に接続され、ソースはトランジスタ４０８のドレインに接続される。トランジスタ４０８のゲートは信号線ＷＳに接続され、ドレインはトランジスタ４０７のソースに接続され、ソースは駆動トランジスタ１０３のドレイン及びトランジスタ４０９のソースに接続される。トランジスタ４０９のゲートは信号線ＤＳに接続され、ソースは駆動トランジスタ１０３のドレイン及びトランジスタ４０８のソースに接続され、ドレインはスイッチングトランジスタ１０８のソース及び発光素子１０１のアノードに接続される。スイッチングトランジスタ１０８のゲートは信号線ＡＺ１に接続され、ソースはトランジスタ４０９のドレイン及び発光素子１０１のアノードに接続され、ドレインは電源線Ｖｓｓに接続される。
　この構成により、画素１００では、サンプリングトランジスタ１０４、駆動トランジスタ１０３、トランジスタ４０８、トランジスタ４０７がオン状態になることにより、信号線Ｓｉｇから供給された画像信号に基づいて保持容量１０２の両端間の電圧が設定される。発光制御トランジスタ１０７及びトランジスタ４０９は、信号線ＤＳの信号に基づいてオンオフする。駆動トランジスタ１０３は、発光制御トランジスタ１０７及びトランジスタ４０９がオン状態である期間において、保持容量１０２の両端間の電圧に応じた電流を、発光素子１０１に流す。発光素子１０１は、駆動トランジスタ１０３から供給された電流に基づいて発光する。このように、画素１００は、画素信号に応じた輝度で発光する。トランジスタ４０５及びトランジスタ４０６は、信号線ＡＺ２の信号に基づいてオンオフする。トランジスタ４０５及びトランジスタ４０６がオン状態である期間において、駆動トランジスタ１０３のゲートの電圧は電源線Ｖｓｓの電圧に設定されることにより初期化される。スイッチングトランジスタ１０８は、信号線ＡＺ１の信号に基づいてオンオフする。スイッチングトランジスタ１０８がオン状態である期間において、発光素子１０１のアノードの電圧は電源線Ｖｓｓの電圧に設定されることにより初期化される。
　なお、図２、７、１８、１９、２０、２１Ａ及び２２の画素回路の全てのＭＯＳトランジスタは、低温多結晶シリコン（ＬＴＰＳ：Low　Temperature　Poly　Silicon）を用いたトランジスタを適用しても良い。また、図２の画素回路において、サンプリングトランジスタ１０４及びリセットトランジスタ１０５の少なくとも何れかには、酸化物半導体を用いたトランジスタを適用しても良い。また、図７の画素回路において、サンプリングトランジスタ１０４及びスイッチングトランジスタ１０８の少なくとも何れかには、酸化物半導体を用いたトランジスタを適用しても良い。また、図１８の画素回路において、サンプリングトランジスタ１０４、スイッチングトランジスタ１０８及びトランジスタ１０９の少なくとも何れかには、酸化物半導体を用いたトランジスタを適用しても良い。また、図１９の画素回路において、サンプリングトランジスタ１０４、スイッチングトランジスタ１０８及びサンプリングトランジスタ１１０の少なくとも何れかには、酸化物半導体を用いたトランジスタを適用しても良い。また、図２０の画素回路において、サンプリングトランジスタ１０４、リセットトランジスタ１０５、スイッチングトランジスタ１０８及びサンプリングトランジスタ１１４の少なくとも何れかには、酸化物半導体を用いたトランジスタを適用しても良い。また、図２１Ａの画素回路において、サンプリングトランジスタ１０４、スイッチングトランジスタ１０８及びサンプリングトランジスタ１１４の少なくとも何れかには、酸化物半導体を用いたトランジスタを適用しても良い。また、図２２の画素回路において、スイッチングトランジスタ１０８及びトランジスタ４０５乃至４０８の少なくとも何れかには、酸化物半導体を用いたトランジスタを適用しても良い。
　（７．適用例）
　上記実施の形態及び変形例で説明した表示システムの適用例について説明する。
　［適用例１］
　図２３は、本開示に係る技術が適用され得るヘッドマウントディスプレイ６００の外観の一例を示す図である。ヘッドマウントディスプレイ６００は、例えば、眼鏡形の表示部６１１の両側に、使用者の頭部に装着するための耳掛け部６１２を有する。このようなヘッドマウントディスプレイ６００に、上記実施の形態等に係る技術を適用することができる。
　［適用例２］
　図２４は、本開示に係る技術が適用され得るヘッドマウントディスプレイ６２０の外観の他の一例を示す図である。ヘッドマウントディスプレイ６２０は、本体部６２１と、アーム部６２２と、鏡筒部６２３とを有する、透過式のヘッドマウントディスプレイである。このヘッドマウントディスプレイ６２０は、眼鏡６２８に装着されている。本体部６２１は、ヘッドマウントディスプレイ６２０の動作を制御するための制御基板や表示部を有している。この表示部は、表示画像の画像光を射出する。アーム部６２２は、本体部６２１と鏡筒部６２３とを連結し、鏡筒部６２３を支持する。鏡筒部６２３は、本体部６２１からアーム部６２２を介して供給された画像光を、眼鏡６２８のレンズ６２９を介して、ユーザの目に向かって投射する。このようなヘッドマウントディスプレイ６２０に、上記実施の形態等に係る技術を適用することができる。
　なお、このヘッドマウントディスプレイ６２０は、いわゆる導光板方式のヘッドマウントディスプレイであるが、これに限定されるものではなく、例えば、いわゆるバードバス方式のヘッドマウントディスプレイであってもよい。このバードバス方式のヘッドマウントディスプレイは、例えば、ビームスプリッタと、部分的に透明なミラーとを備えている。ビームスプリッタは、画像情報でエンコードされた光をミラーに向けて出力し、ミラーは、光をユーザの目に向かって反射させる。ビームスプリッタ及び部分的に透明なミラーの両方は、部分的に透明である。これにより、周囲環境からの光がユーザの目に到達する。
　［適用例３］
　図２５Ａ及び２５Ｂは、本開示に係る技術が適用され得るデジタルスチルカメラ６００の外観の一例を示す図である。図２５Ａは正面図を示し、図２５Ｂは背面図を示す。このデジタルスチルカメラ６００は、レンズ交換式一眼レフレックスタイプのカメラであり、カメラ本体部（カメラボディ）１３１と、撮影レンズユニット５１２と、グリップ部５１３と、モニタ５１４と、電子ビューファインダ５１５とを有する。撮像レンズユニット３１２は、交換式のレンズユニットであり、カメラ本体部５１１の正面のほぼ中央付近に設けられる。グリップ部５１３は、カメラ本体部５１１の正面の左側に設けられ、撮影者は、このグリップ部５１３を把持するようになっている。モニタ５１４は、カメラ本体部１３１の背面のほぼ中央よりも左側に設けられる。電子ビューファインダ５１５は、カメラ本体部１３１の背面において、モニタ５１４の上部に設けられる。撮影者は、この電子ビューファインダ５１５を覗くことにより、撮影レンズユニット５１２から導かれた被写体の光像を視認し、構図を決定することができる。電子ビューファインダ５１５に、上記実施の形態等に係る技術を適用することができる。
　［適用例４］
　図２６は、本開示に係る技術が適用され得るテレビジョン装置７１０の外観の一例を示す図である。テレビジョン装置７１０は、フロントパネル７１２及びフィルターガラス７１３を含む映像表示画面部７１１を有する。この映像表示画面部７１１に、上記実施の形態等に係る技術を適用することができる。
　［適用例５］
　図２７は、本開示に係る技術が適用され得るスマートフォン８００の外観の一例を示す図である。スマートフォン８００は、各種情報を表示する表示部８０１と、ユーザによる操作入力を受け付けるボタンなどを含む操作部８０２とを有する。この表示部８０１に、上記実施の形態等に係る技術を適用することができる。
　［適用例６］
　図２８Ａ及び２８Ｂは、本開示に係る技術が適用され得る車両の構成の一例を示す図である。図２８Ａは、車両２００の後部から見た車両の内部の一例を示し、図２８Ｂは、車両２００の左後方からみた車両の内部の一例を示す。
　図２８Ａ及び２８Ｂの車両は、センターディスプレイ９１１と、コンソールディスプレイ９１２と、ヘッドアップディスプレイ９１３と、デジタルリアミラー９１４と、ステアリングホイールディスプレイ９１５と、リアエンタテイメントディスプレイ９１６とを有する。
　センターディスプレイ９１１は、ダッシュボード９１０における、運転席９０１及び助手席９０２に対向する場所に配置されている。図２８Ａでは、運転席９０１側から助手席９０２側まで延びる横長形状のセンターディスプレイ９１１の例を示すが、センターディスプレイ９１１の画面サイズや配置場所はこれに限定されるものではない。センターディスプレイ９１１は、種々のセンサで検知された情報を表示可能である。具体的な一例として、センターディスプレイ９１１には、イメージセンサで撮影した撮影画像、ＴｏＦセンサで計測された、車両前方や側方の障害物までの距離画像、赤外線センサで検出された乗員の体温などを表示可能である。センターディスプレイ９１１は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。
　安全関連情報は、センサの検出結果に基づく、居眠り検知、よそ見検知、同乗している子供のいたずら検知、シートベルト装着有無、乗員の置き去り検知などの情報である。操作関連情報は、センサを用いて検出された、乗員の操作に関するジェスチャの情報である。ジェスチャは、車両内の種々の設備の操作を含んでいてもよく、例えば、空調設備、ナビゲーション装置、ＡＶ（Audio　Visual）装置、照明装置等の操作を含む。ライフログは、乗員全員のライフログを含む。例えば、ライフログは、各乗員の行動記録を含む。ライフログを取得し保存することにより、事故が生じた際、乗員がどのような状態であったかを確認できる。健康関連情報は、温度センサを用いて検出された乗員の体温や、検出された体温に基づいて推測された乗員の健康状態の情報を含む。あるいは、乗員の健康状態の情報は、イメージセンサにより撮像された乗員の顔に基づいて推測されてもよい。また、乗員の健康状態の情報は、乗員と自動音声を用いて会話を行うことにより得られた乗員の回答内容に基づいて推測されてもよい。認証／識別関連情報は、センサを用いて顔認証を行うキーレスエントリ機能や、顔識別でシート高さや位置の自動調整機能などの情報を含む。エンタテイメント関連情報は、センサにより検出された乗員によるＡＶ装置の操作情報や、センサにより検出され認識された乗員に適した、表示すべきコンテンツの情報などを含む。
　コンソールディスプレイ９１２は、例えばライフログ情報の表示に用いることができる。コンソールディスプレイ９１２は、運転席９０１と助手席９０２の間のセンターコンソール９０７における、シフトレバー９０８の近くに配置されている。コンソールディスプレイ９１２も、種々のセンサで検知された情報を表示可能である。また、コンソールディスプレイ９１２は、イメージセンサで撮像された車両周辺の画像を表示してもよいし、車両周辺の障害物までの距離画像を表示してもよい。
　ヘッドアップディスプレイ９１３は、運転席９０１の前方のフロントガラス９０４の奥に仮想的に表示される。ヘッドアップディスプレイ９１３は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。ヘッドアップディスプレイ９１３は、運転席９０１の正面に仮想的に配置されることが多いため、車両の速度、燃料の残量、バッテリの残量などの車両の操作に直接関連する情報を表示するのに適している。
　デジタルリアミラー９１４は、車両の後方を表示できるだけでなく、後部座席の乗員の様子も表示できるため、例えば後部座席の乗員のライフログ情報の表示に用いることができる。
　ステアリングホイールディスプレイ９１５は、車両のステアリングホイール９０６の中心部に配置されている。ステアリングホイールディスプレイ９１５は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、ステアリングホイールディスプレイ９１５は、運転者の手の近くにあるため、運転者の体温等のライフログ情報やＡＶ装置及び空調設備等の操作に関する情報などを表示するのに適している。
　リアエンタテイメントディスプレイ９１６は、運転席９０１や助手席９０２の背面側に取り付けられており、後部座席の乗員が視聴するためのものである。リアエンタテイメントディスプレイ９１６は、例えば、安全関連情報、操作関連情報、ライフログ、健康関連情報、認証／識別関連情報、及びエンタテイメント関連情報の少なくとも一つを表示するために用いることができる。特に、リアエンタテイメントディスプレイ９１６は、後部座席の乗員の目の前にあるため、後部座席の乗員に関連する情報が表示される。リアエンタテイメントディスプレイ９１６は、例えば、ＡＶ装置や空調設備の操作に関する情報を表示することができる。また、リアエンタテイメントディスプレイ９１６は、後部座席の乗員の体温等を温度センサ５で計測した結果を表示してもよい。
　これらのセンターディスプレイ９１１、コンソールディスプレイ９１２、ヘッドアップディスプレイ９１３、デジタルリアミラー９１４、ステアリングホイールディスプレイ９１５、リアエンタテイメントディスプレイ９１６に、上記実施の形態等に係る技術を適用することができる。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　発光素子及び当該発光素子を画像信号に応じて発光させる画素回路を備える複数の画素が２次元行列状に配置される画素アレイ部と、
　前記画素アレイ部における行毎に配置されて前記画素回路の制御信号を伝達する複数の行信号線と、
　前記画素アレイ部における列毎に配置されて前記画像信号を伝達する複数のデータ線と、
　前記画素アレイ部の前記画素を線順次駆動する制御信号を生成して前記行信号線を介して前記行毎に前記画素に供給する垂直駆動部と
　を有し、
　前記垂直駆動部は、入力されるアドレス信号に応じて選択した前記行に選択信号を出力するデコード回路であって、前記線順次駆動における水平走査期間毎に入力される複数の前記アドレス信号に応じて複数の前記選択信号を出力するデコード回路を備え、前記出力された複数の選択信号に基づく前記制御信号を生成する
　表示装置。
（２）
　前記画素回路は、前記画像信号を保持する保持容量を備えて当該保持容量に保持された画像信号に応じた発光電流を前記発光素子に供給して発光させる駆動を行い、
　前記デコード回路は、前記保持容量に前記画像信号を保持させる書込みを行う前記行を表す前記選択信号である書込み選択信号及び前記発光電流の制御を行う前記行を表す前記選択信号である発光制御選択信号を含む複数の前記選択信号を生成する前記（１）に記載の表示装置。
（３）
　前記垂直駆動部は、前記保持容量を放電することにより前記発光電流の供給を停止させる制御信号を前記発光制御選択信号に基づいて生成する前記（２）に記載の表示装置。
（４）
　前記垂直駆動部は、前記発光素子に前記発光電流を供給するスイッチ素子の制御信号を前記発光制御選択信号に基づいて生成する前記（２）に記載の表示装置。
（５）
　前記垂直駆動部は、前記発光素子の発光を停止させる制御を行う第２のスイッチ素子の制御信号を前記発光制御選択信号に基づいて生成する前記（２）に記載の表示装置。
（６）
　前記垂直駆動部は、前記行毎に配置されて前記発光電流を供給する電源線の電圧を制御する信号を前記発光制御選択信号に基づいて生成する前記（２）に記載の表示装置。
（７）
　前記デコード回路は、前記発光電流の供給を開始する制御を行う前記行を表す発光開始制御選択信号及び前記発光電流の供給を停止する制御を行う前記行を表す発光停止制御選択信号を前記発光制御選択信号として生成し、
　前記垂直駆動部は、前記発光開始制御選択信号及び前記発光停止制御選択信号に基づく前記制御信号を生成する
　前記（２）に記載の表示装置。
（８）
　前記垂直駆動部は、前記行毎に配置されてクロック信号に同期して前記選択信号を保持するラッチ回路を更に備え、前記ラッチ回路に保持された前記選択信号に基づいて前記制御信号を生成する前記（１）から（７）の何れかに記載の表示装置。
（９）
　前記垂直駆動部は、前記線順次駆動における垂直ブランキング期間に前記クロック信号の供給を停止する制御を行う前記（８）に記載の表示装置。
（１０）
　前記垂直駆動部は、前記線順次駆動における垂直ブランキング期間に前記画素アレイ部の行に対応しないアドレス信号が前記デコード回路に入力される前記（１）から（９）の何れかに記載の表示装置。
　１０　表示装置
　２０　画素アレイ部
　２１　行信号線
　２２　データ線
　３０　垂直駆動部
　３１　デコード回路
　３２、３３、３７　ラッチ回路
　１００　画素
　１０１　発光素子
　１０２　保持容量
　１０３　駆動トランジスタ
　１０４、１１０、１１４　サンプリングトランジスタ
　１０５　リセットトランジスタ
　１０７　発光制御トランジスタ
　１０８　スイッチングトランジスタ

Claims (10)

  1. 　発光素子及び当該発光素子を画像信号に応じて発光させる画素回路を備える複数の画素が２次元行列状に配置される画素アレイ部と、
    　前記画素アレイ部における行毎に配置されて前記画素回路の制御信号を伝達する複数の行信号線と、
    　前記画素アレイ部における列毎に配置されて前記画像信号を伝達する複数のデータ線と、
    　前記画素アレイ部の前記画素を線順次駆動する制御信号を生成して前記行信号線を介して前記行毎に前記画素に供給する垂直駆動部と
    　を有し、
    　前記垂直駆動部は、入力されるアドレス信号に応じて選択した前記行に選択信号を出力するデコード回路であって、前記線順次駆動における水平走査期間毎に入力される複数の前記アドレス信号に応じて複数の前記選択信号を出力するデコード回路を備え、前記出力された複数の選択信号に基づく前記制御信号を生成する
    　表示装置。
  2. 　前記画素回路は、前記画像信号を保持する保持容量を備えて当該保持容量に保持された画像信号に応じた発光電流を前記発光素子に供給して発光させる駆動を行い、
    　前記デコード回路は、前記保持容量に前記画像信号を保持させる書込みを行う前記行を表す前記選択信号である書込み選択信号及び前記発光電流の制御を行う前記行を表す前記選択信号である発光制御選択信号を含む複数の前記選択信号を生成する請求項１に記載の表示装置。
  3. 　前記垂直駆動部は、前記保持容量を放電することにより前記発光電流の供給を停止させる制御信号を前記発光制御選択信号に基づいて生成する請求項２に記載の表示装置。
  4. 　前記垂直駆動部は、前記発光素子に前記発光電流を供給するスイッチ素子の制御信号を前記発光制御選択信号に基づいて生成する請求項２に記載の表示装置。
  5. 　前記垂直駆動部は、前記発光素子の発光を停止させる制御を行う第２のスイッチ素子の制御信号を前記発光制御選択信号に基づいて生成する請求項２に記載の表示装置。
  6. 　前記垂直駆動部は、前記行毎に配置されて前記発光電流を供給する電源線の電圧を制御する信号を前記発光制御選択信号に基づいて生成する請求項２に記載の表示装置。
  7. 　前記デコード回路は、前記発光電流の供給を開始する制御を行う前記行を表す発光開始制御選択信号及び前記発光電流の供給を停止する制御を行う前記行を表す発光停止制御選択信号を前記発光制御選択信号として生成し、
    　前記垂直駆動部は、前記発光開始制御選択信号及び前記発光停止制御選択信号に基づく前記制御信号を生成する
    　請求項２に記載の表示装置。
  8. 　前記垂直駆動部は、前記行毎に配置されてクロック信号に同期して前記選択信号を保持するラッチ回路を更に備え、前記ラッチ回路に保持された前記選択信号に基づいて前記制御信号を生成する請求項１に記載の表示装置。
  9. 　前記垂直駆動部は、前記線順次駆動における垂直ブランキング期間に前記クロック信号の供給を停止する制御を行う請求項８に記載の表示装置。
  10. 　前記垂直駆動部は、前記線順次駆動における垂直ブランキング期間に前記画素アレイ部の行に対応しないアドレス信号が前記デコード回路に入力される請求項１に記載の表示装置。
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