WO2023242994A1 - 半導体装置および半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 242
- 238000000034 method Methods 0.000 title claims description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 51
- 229910003460 diamond Inorganic materials 0.000 claims abstract description 117
- 239000010432 diamond Substances 0.000 claims abstract description 117
- 150000004767 nitrides Chemical class 0.000 claims abstract description 94
- 239000000758 substrate Substances 0.000 claims description 86
- 239000010408 film Substances 0.000 claims description 36
- 230000001681 protective effect Effects 0.000 claims description 29
- 230000000149 penetrating effect Effects 0.000 claims description 12
- 239000010409 thin film Substances 0.000 claims description 12
- 238000005498 polishing Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 10
- 238000000227 grinding Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 4
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 claims description 2
- 229910001195 gallium oxide Inorganic materials 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 157
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 8
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 229910002601 GaN Inorganic materials 0.000 description 6
- 239000000126 substance Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 238000009713 electroplating Methods 0.000 description 3
- 238000007740 vapor deposition Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 238000001994 activation Methods 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910003465 moissanite Inorganic materials 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 229910016570 AlCu Inorganic materials 0.000 description 1
- 229910002704 AlGaN Inorganic materials 0.000 description 1
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 1
- -1 InAlN Inorganic materials 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 238000007788 roughening Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000005507 spraying Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
Definitions
- the present disclosure relates to a semiconductor device, and particularly relates to a nitride semiconductor device and a method for manufacturing the same.
- Nitride semiconductor devices such as field effect transistors (FETs) made from nitride semiconductors are known as semiconductor devices that operate in a high output and high frequency region.
- FETs field effect transistors
- Nitride semiconductor devices have a problem in that when their internal temperature rises due to heat generation during high-output operation, their electrical characteristics or reliability deteriorate. In order to suppress the temperature rise inside the semiconductor device, it is important to provide a material with high heat dissipation or a structure with high heat dissipation near the heat generating part.
- Diamond boasts the highest thermal conductivity among solid substances, making it ideal as a heat dissipation material. Therefore, a semiconductor device has been developed that has a structure in which the entire substrate of the semiconductor device is replaced with diamond, that is, a structure in which diamond is used as a heat spreader.
- a GaN on Diamond structure using gallium nitride (GaN) as a nitride semiconductor is well known.
- GaN gallium nitride
- it is difficult to grow a nitride semiconductor on diamond so such a structure can be achieved by growing diamond on a nitride semiconductor through an intermediate layer, or by pasting diamond on a nitride semiconductor. It is generally formed by
- a via hole is generally formed to make contact between a front electrode on the front side of a semiconductor substrate and a back electrode on the back side, and is an opening formed by etching the semiconductor substrate from the back side. , is formed by covering the inside of the opening with a metal layer.
- Patent Document 1 discloses a configuration in which a via hole penetrating a semi-insulating substrate is a multistage via hole consisting of a small diameter via hole on the front side and a large diameter via hole on the back side.
- Patent Document 2 discloses a structure in which a single-stage via hole penetrating a diamond substrate is formed directly under a source electrode of a semiconductor device having a GaN on Diamond structure.
- a technique for forming a single-stage via hole penetrating a diamond substrate there is, for example, a laser drilling technique disclosed in Patent Document 3.
- the multi-stage via hole of Patent Document 1 is formed by dry etching.
- the etching rate is very low because diamond is a difficult-to-etch material, and if only dry etching is used, it takes a long time to form a via hole, increasing costs.
- a single-stage via hole penetrating the diamond substrate can be formed using a laser drill.
- the laser that penetrates the diamond substrate causes significant damage to the front electrode. If poor conduction occurs between the electrodes, a problem arises in that desired high frequency characteristics cannot be obtained.
- the present disclosure has been made to solve the above-mentioned problems, and provides desired high-frequency characteristics by suppressing damage to electrodes during formation of via holes in a nitride semiconductor device having a diamond substrate.
- the purpose is to
- a semiconductor device includes a nitride semiconductor layer having a first main surface and a second main surface opposite to the first main surface, and a third main surface opposite to the second main surface of the nitride semiconductor layer.
- a diamond layer having a main surface and a fourth main surface opposite to the third main surface; a source electrode formed on the first main surface of the nitride semiconductor layer; a ground electrode formed on a surface, a first via hole penetrating between the first main surface and the second main surface of the nitride semiconductor layer, and a first via hole penetrating between the third main surface and the second main surface of the diamond layer; a second via hole penetrating between the fourth main surface and located at a position corresponding to the first via hole, and the source electrode and the ground electrode are connected to each other through the first via hole and the second via hole. electrically connected.
- damage to the source electrode can be suppressed when the first and second via holes for connecting the source electrode and the ground electrode are formed, and desired high frequency characteristics can be obtained. be able to.
- FIG. 1 is a cross-sectional view of a semiconductor device according to Embodiment 1.
- FIG. 1 is a cross-sectional view of a semiconductor device according to Embodiment 1.
- FIG. 1 is a top view of a semiconductor device according to Embodiment 1.
- FIG. FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 3 is a cross-sectional view showing a second step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 3 is a cross-sectional view showing a second step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 3 is a cross-sectional view showing a second step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 3 is a cross-sectional view showing a second step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 3 is a cross-sectional view showing a third step of the method for manufacturing a semiconductor device according to the first embodiment.
- FIG. 7 is a cross-sectional view showing a first step of a method for manufacturing a semiconductor device according to a second embodiment.
- FIG. 7 is a cross-sectional view showing a first step of a method for manufacturing a semiconductor device according to a second embodiment.
- FIG. 7 is a cross-sectional view showing the third step of the method for manufacturing a semiconductor device according to the second embodiment.
- FIG. 7 is a cross-sectional view showing the third step of the method for manufacturing a semiconductor device according to the second embodiment.
- FIG. 7 is a cross-sectional view showing the third step of the method for manufacturing a semiconductor device according to the second embodiment.
- FIG. FIG. 3 is a cross-sectional view of a semiconductor device according to a third embodiment.
- FIG. 7 is a cross-sectional view showing a third step of the method for manufacturing a semiconductor device according to Embodiment 3.
- FIG. 7 is a cross-sectional view showing a third step of the method for manufacturing a semiconductor device according to Embodiment 3.
- FIG. 7 is a cross-sectional view showing a third step of the method for manufacturing a semiconductor device according to Embodiment 3.
- FIG. 4 is a cross-sectional view of a semiconductor device according to a fourth embodiment.
- FIG. 7 is a top view of a semiconductor device according to a fourth embodiment.
- Embodiment 1 A-1 Configuration The configuration of the semiconductor device 101 according to the first embodiment will be described. As shown in FIG. 1, the semiconductor device 101 includes a nitride semiconductor layer 10, a diamond layer 11, a source electrode 13, a drain electrode 14, a gate electrode 15, and a ground electrode 17 as main components.
- the nitride semiconductor layer 10 has a first main surface 51 that is the upper surface in FIG. .
- the diamond layer 11 has a third main surface 53 that is the upper surface in FIG.
- the second main surface 52 of the nitride semiconductor layer 10 is bonded to the third main surface 53 of the diamond layer 11 . That is, the third main surface 53 of the diamond layer 11 faces the second main surface 52 of the nitride semiconductor layer 10 .
- the nitride semiconductor layer 10 has a hole between the first main surface 51 and the second main surface 52 from the first opening region 56 of the first main surface 51 to the second opening region 57 of the second main surface 52.
- a penetrating first via hole 30 is formed.
- the diamond layer 11 has a hole extending between the third main surface 53 and the fourth main surface 54 from the fourth opening region 59 of the fourth main surface 54 toward the third opening region 58 of the third main surface 53.
- a second via hole 31 is formed. The first via hole 30 and the second via hole 31 are aligned with each other, and the first via hole 30 and the second via hole 31 are connected at the bonding interface 55 between the nitride semiconductor layer 10 and the diamond layer 11.
- the first via hole 30 is processed so that the opening width of the second opening region 57 is equal to or smaller than the opening width of the first opening region 56.
- the second via hole 31 is processed so that the opening width of the third opening region 58 is equal to or smaller than the opening width of the fourth opening region 59.
- the shape of the second via hole 31 in plan view is preferably circular, rounded rectangular, or the like.
- a source electrode 13 , a drain electrode 14 , and a gate electrode 15 are formed on the first main surface 51 of the nitride semiconductor layer 10 to be spaced apart from each other. A portion of the source electrode 13 is buried.
- a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 , and the ground electrode 17 is embedded in the second via hole 31 from the fourth opening region 59 .
- Source electrode 13 and ground electrode 17 are electrically connected through first via hole 30 and second via hole 31 .
- a connection position 60 between the source electrode 13 and the ground electrode 17 is a portion where the second opening region 57 of the first via hole 30 and the third opening region 58 of the second via hole 31 overlap.
- a metal film (not shown) with a thickness of 5 nm to 500 nm is formed as a power supply layer necessary when using plating. It's okay.
- a semiconductor device is formed on the first main surface 51 of the nitride semiconductor layer 10.
- a high electron mobility transistor as shown in the top view of FIG. 3 is shown as an example of a semiconductor device. 1 and 2 correspond to a cross section taken along line A1-A2 shown in FIG. 3.
- FIG. The HEMT includes electrodes such as a source electrode 13, a drain electrode 14, and a gate electrode 15.
- the source electrode 13 is configured to have the same potential as the ground electrode 17.
- the nitride semiconductor layer 10 is composed of a single layer or a stack of layers made of, for example, GaN, AlGaN, InAlN, AlN, or the like.
- the thickness of the nitride semiconductor layer 10 is preferably 10.0 ⁇ m or less, but may exceed 10.0 ⁇ m.
- the diamond layer 11 is preferably manufactured by a CVD (Chemical Vaper Deposition) method.
- the thickness of the diamond layer 11 is preferably 10 ⁇ m or more and 600 ⁇ m or less.
- the material of the source electrode 13, drain electrode 14, gate electrode 15, ground electrode 17, and metal film (not shown) at the connection position 60 may be a single metal element or an alloy.
- the single metal element one element selected from the group consisting of Cu, Ti, Al, Au, Ni, Nb, Pd, Pt, Cr, W, Ta, and Mo may be used.
- the alloy AlSi, AlCu, AuGe, AuGa, AuSn, or the like may be used.
- the material of the source electrode 13, drain electrode 14, gate electrode 15, ground electrode 17, and metal film at the connection position 60 may be a stack of two or more of the above materials.
- FIGS. 4 to 13 are cross-sectional views showing a method for manufacturing the semiconductor device 101 according to the first embodiment.
- a method for manufacturing the semiconductor device 101 will be described with reference to FIGS. 4 to 13. Note that, in these figures, elements corresponding to those shown in FIGS. 1 to 3 are given the same reference numerals as in FIGS. 1 to 3, and therefore their description may be omitted.
- a support layer 12 made of Si, SiC, GaN, etc. is prepared, and a nitride semiconductor layer 10 is formed on the support layer 12.
- the first semiconductor substrate 1a having a structure including the nitride semiconductor layer 10 on the support layer 12 is formed.
- the upper surface of the nitride semiconductor layer 10 becomes the first main surface 51, and the surface of the nitride semiconductor layer 10 on the support layer 12 side becomes the second main surface 52.
- the process of manufacturing and processing the first semiconductor substrate 1a will be referred to as a "first process.”
- a drain electrode 14 and a gate electrode 15 are formed on the first main surface 51 of the nitride semiconductor layer 10.
- a first via hole 30 is formed in the nitride semiconductor layer 10 from the first main surface 51 side.
- the depth of the first via hole 30 is set to be equal to or less than the thickness of the nitride semiconductor layer 10.
- the region where the first via hole 30 is formed on the first main surface 51 becomes the first opening region 56 .
- the source electrode 13 is formed on the first main surface 51 of the nitride semiconductor layer 10, and the source electrode 13 is formed in the first via hole 30 from the first opening region 56 of the first via hole 30. A part of the electrode 13 is embedded. Note that in the case of the configuration shown in FIG. 2, the intermediate electrode 16 is buried in the first via hole 30, and the surface of the intermediate electrode 16 on the first main surface 51 side is flattened by a flattening process such as etchback or polishing. A source electrode 13 is formed thereon.
- the support layer 12 is removed from the first semiconductor substrate 1a, and the second main surface 52 of the nitride semiconductor layer 10 is processed by grinding or polishing to make the second main surface 52 flat. and smoothen.
- the bottom of the first via hole 30 is exposed to the second main surface 52, and the region where the first via hole 30 is exposed to the second main surface 52 is exposed to the second main surface 52. This becomes an opening area 57.
- a diamond substrate 2 that will become the diamond layer 11 is prepared.
- the step of processing the diamond substrate 2 will be referred to as a "second step.”
- a second via hole 31 is formed in the diamond substrate 2 from the fourth main surface 54 side.
- the second via hole 31 is formed by irradiating a laser beam onto a position on the fourth main surface 54 of the diamond substrate 2 corresponding to the first via hole 30 of the first semiconductor substrate 1a to penetrate the diamond substrate 2.
- a Nd:YAG laser with a wavelength of 1064 nm is used as the laser.
- the second via hole 31 is formed by scanning a focused laser beam having a laser diameter of 10 ⁇ m so as to draw a circle or a rectangle with rounded corners. Note that the second via hole 31 may be processed into a tapered shape by gradually decreasing the scanning diameter of the laser as the depth of the second via hole 31 increases.
- a protective film 19 is applied inside the second via hole 31 from the third main surface 53 side of the diamond substrate 2, as shown in FIG.
- the film is formed so as to be embedded in the area.
- a silica-based thin film, a polyimide-based thin film, or the like is used, and the protective film 19 is applied by spray coating, spin coating, etc. to improve film properties.
- the third main surface 53 of the diamond substrate 2 is processed by grinding or polishing to flatten and smooth the third main surface 53.
- the protective film 19 formed on the third main surface 53 and burrs generated during processing of the second via hole 31 are removed. .
- a nitride semiconductor layer 10 is formed on the diamond layer 11.
- a second semiconductor substrate 3a having a structure is formed.
- surface activated bonding can be used.
- the process of manufacturing and processing the second semiconductor substrate 3a will be referred to as a "third process.”
- the second main surface 52 of the nitride semiconductor layer 10 of the first semiconductor substrate 1a and the third main surface 53 of the diamond layer 11 of the diamond substrate 2 are bonded, and the bonded surface becomes the bonding interface 55. Furthermore, the second opening region 57 of the first via hole 30 of the first semiconductor substrate 1a and the third opening region 58 of the second via hole 31 of the diamond substrate 2 are aligned, and the second opening region 57 and the third opening region 58 of the second via hole 31 of the diamond substrate 2 are aligned. A portion where the region 58 overlaps becomes a connection position 60 between the source electrode 13 and the ground electrode 17.
- the protective film 19 embedded in the second via hole 31 of the second semiconductor substrate 3a is removed using a processing technique such as wet etching or CDE (Chemical Dry Etching).
- a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 of the second semiconductor substrate 3a and within the second via hole 31.
- the ground electrode 17 can be formed by sputtering, electroless plating, electrolytic plating, vapor deposition, or the like. In this way, the semiconductor device 101 having the structure shown in FIG. 1 is completed.
- the semiconductor device 101 includes the nitride semiconductor layer 10 having the first main surface 51 and the second main surface 52 on the opposite side, and the second main surface of the nitride semiconductor layer 10.
- the diamond layer 11 has a third main surface 53 opposite to the surface 52 and a fourth main surface 54 on the opposite side.
- a source electrode 13 is formed on the first main surface 51 of the nitride semiconductor layer 10 .
- a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 .
- a first via hole 30 is formed to penetrate between the first main surface 51 and the second main surface 52 of the nitride semiconductor layer 10 .
- the second via hole 31 is formed to penetrate between the third main surface 53 and the fourth main surface 54 of the diamond layer 11 .
- the second via hole 31 is arranged at a position corresponding to the first via hole 30.
- Source electrode 13 and ground electrode 17 are electrically connected through first via hole 30 and second via hole 31 .
- the method for manufacturing the semiconductor device 101 includes the following first to third steps.
- the nitride semiconductor layer 10 is formed on the support layer 12, thereby forming a nitride semiconductor layer 10 having a first main surface 51 and a second main surface 52 on the opposite side.
- This includes a step of grinding or polishing to expose the first via hole 30 on the second main surface 52.
- a diamond substrate 2 made of a diamond layer 11 having a third main surface 53 and a fourth main surface 54 on the opposite side thereof is prepared, and a second via hole 31 penetrating the diamond layer 11 is formed by laser processing to form a fourth main surface 54. It includes a step of forming from the main surface 54 side and a step of grinding or polishing the third main surface 53 of the diamond layer 11.
- the second main surface 52 of the nitride semiconductor layer 10 and the third main surface 53 of the diamond layer 11 are connected to the first via hole 30 and the second via hole 31.
- a step of forming a second semiconductor substrate 3a including the nitride semiconductor layer 10 and the diamond layer 11 and grounding on the fourth main surface 54 of the diamond layer 11 and in the second via hole 31 are performed.
- the method includes a step of forming an electrode 17.
- the first via hole 30 of the nitride semiconductor layer 10 and the second via hole 31 of the diamond layer 11 are formed separately from each other. Therefore, the depths of the first via hole 30 and the second via hole 31 formed within the wafer and chip surface do not have any more variation than the variation in the thickness of the nitride semiconductor layer 10 and the diamond layer 11, respectively.
- the in-plane uniformity within the chip surface is good. Furthermore, compared to forming the first via hole 30 and the second via hole 31 at the same time by laser processing or high-power dry etching, the influence of over-etching required during processing can be reduced. Etching damage to the source electrode 13 on the semiconductor layer 10 can be reduced.
- the influence of roughening of the etched interface due to etching damage to the source electrode 13 can be suppressed.
- the source electrode 13 and the ground electrode 17 are well electrically connected. Therefore, an increase in source inductance is suppressed, and deterioration of high frequency characteristics is prevented.
- the first via hole 30 formed in the nitride semiconductor layer 10 is not affected by the laser processing used to form the second via hole 31. Therefore, the opening diameter of the first via hole 30 does not depend on the opening diameter of the second via hole 31 and can be formed using the processing dimensions of the photolithography process, which can contribute to miniaturization of the device size.
- FIG. 16 is a cross-sectional view of the semiconductor device 102 according to the second embodiment.
- the source electrode 13 (or the intermediate electrode 16 in FIG. 2) and the ground electrode 17 are joined at the connection position 60 inside the second opening region 57 of the first via hole 30.
- a protective insulating film 20 is formed around the source electrode 13 (or intermediate electrode 16) embedded in the first via hole 30, that is, on the inner wall of the first via hole 30.
- connection position 60 between the source electrode 13 (or intermediate electrode 16) and the ground electrode 17 is located between the first opening area 56 and the second opening area 57 of the first via hole 30, that is, between the first main surface 51 and the second opening area 57. It is located between the main surface 52 and the main surface 52 . Therefore, the source electrode 13 and the ground electrode 17 are joined inside the first via hole 30.
- the second opening area 57 of the first via hole 30 is formed in the third opening of the second via hole 31.
- it is inside region 58. That is, the second opening area 57 of the first via hole 30 is preferably included in the third opening area 58 of the second via hole 31.
- FIGS. 17 to 24 are cross-sectional views showing a method for manufacturing the semiconductor device 102 according to the second embodiment. Hereinafter, a method for manufacturing the semiconductor device 102 will be described with reference to FIGS. 17 to 24.
- the "first step" of manufacturing and processing the first semiconductor substrate 1b having a structure including the nitride semiconductor layer 10 on the support layer 12 will be described.
- a support layer 12 of Si, SiC, GaN, or the like is prepared, and a nitride semiconductor layer 10 is formed on the support layer 12, thereby manufacturing a first semiconductor substrate 1b.
- a drain electrode 14 and a gate electrode 15 are formed on the first main surface 51 of the nitride semiconductor layer 10.
- a first via hole 30 is formed in the nitride semiconductor layer 10 from the first main surface 51 side.
- the depth of the first via hole 30 is set to be equal to or less than the thickness of the nitride semiconductor layer 10.
- a protective insulating film 20 is formed on the side and bottom surfaces of the first via hole 30. Then, by forming the source electrode 13 on the first main surface 51 of the nitride semiconductor layer 10 and forming a part of the source electrode 13 on the protective insulating film 20 in the first via hole 30, the first via hole is formed. 30 is filled with a part of the source electrode 13. Note that when using the intermediate electrode 16 as shown in FIG. The surface on the surface 51 side is flattened, and the source electrode 13 is formed thereon.
- a silicon oxide film, a silicon nitride film, or the like is used as the protective insulating film 20, and these can be formed by a CVD method, an ALD (Atomic Layer Deposition) method, a sputtering method, or the like.
- the thickness of the protective insulating film 20 is set smaller than the depth of the first via hole 30. The boundary between the bottom of the source electrode 13 (or intermediate electrode 16) and the protective insulating film 20 becomes the connection position 60 between the source electrode 13 (or intermediate electrode 16) and the ground electrode 17.
- the support layer 12 is removed from the first semiconductor substrate 1b, and the second main surface 52 of the nitride semiconductor layer 10 is processed by grinding or polishing to make the second main surface 52 flat. and smoothen.
- the bottom of the first via hole 30 is exposed to the second main surface 52, and the region where the first via hole 30 is exposed to the second main surface 52 is exposed to the second main surface 52. This becomes an opening area 57.
- the protective insulating film 20 formed on the bottom surface of the first via hole 30 is exposed in the second opening region 57 .
- the "second step" of processing the diamond substrate 2 is similar to that described in Embodiment 1 with reference to FIGS. 9 to 12, so its description here will be omitted.
- the diamond layer 11 is bonded.
- a second semiconductor substrate 3b having a structure including a nitride semiconductor layer 10 is formed.
- the second main surface 52 of the nitride semiconductor layer 10 of the first semiconductor substrate 1b and the third main surface 53 of the diamond layer 11 of the diamond substrate 2 are bonded, and the bonded surface becomes a bonding interface 55.
- the second opening region 57 of the first via hole 30 of the first semiconductor substrate 1b and the third opening region 58 of the second via hole 31 of the diamond substrate 2 are aligned.
- the protective film 19 embedded in the second via hole 31 of the second semiconductor substrate 3b and the protective insulating film 20 exposed in the second opening region 57 of the first via hole 30 are separated. It is removed using processing techniques such as wet etching and CDE (Chemical Dry Etching). That is, in this step, the protective insulating film 20 between the first via hole 30 and the second via hole 31 is removed, and the first via hole 30 and the second via hole 31 are connected.
- processing techniques such as wet etching and CDE (Chemical Dry Etching). That is, in this step, the protective insulating film 20 between the first via hole 30 and the second via hole 31 is removed, and the first via hole 30 and the second via hole 31 are connected.
- a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 of the second semiconductor substrate 3b and within the second via hole 31.
- the ground electrode 17 can be formed by sputtering, electroless plating, electrolytic plating, vapor deposition, or the like.
- the connection position 60 between the source electrode 13 and the ground electrode 17 is located from the third main surface 53 of the nitride semiconductor layer 10 to the first It enters the inside of the via hole 30.
- the source electrode 13 and the ground electrode 17 are joined inside the first via hole 30. In this way, the semiconductor device 102 having the structure shown in FIG. 16 is completed.
- the semiconductor device 101 when the first semiconductor substrate 1a and the diamond substrate 2 are bonded by surface activated bonding, the The metal component of the source electrode 13 (or the intermediate electrode 16) may be exposed by a surface activation process such as Ar irradiation, and the metal component may adhere to the entire surface of the bonding interface 55. In that case, an unintended conductive layer is formed between the nitride semiconductor layer 10 and the diamond layer 11, which may lead to worsening of current collapse.
- a surface activation process such as Ar irradiation
- the source electrode 13 (or intermediate electrode 16) and the ground electrode 17 are joined inside the first via hole 30.
- a protective insulating film 20 is formed on the bottom surface of the first via hole 30 of the nitride semiconductor layer 10, and the first semiconductor substrate 1a is bonded to the diamond substrate 2.
- the protective insulating film 20 formed on the bottom surface of the first via hole 30 is removed, and the ground electrode 17 is formed in the first via hole 30 and the second via hole 31.
- the protective insulating film 20 formed on the bottom surface of the first via hole 30 prevents metal components from adhering to the bonding interface 55, which is a concern during surface activation steps such as Ar irradiation. Formation of an unintended conductive layer between layers 11 can be avoided. In particular, suppressing the formation of a conductive layer at the bonding interface 55 leads to suppressing deterioration of current collapse, which is a concern when using a device such as a HEMT as a bonded substrate.
- FIG. 25 is a cross-sectional view of the semiconductor device 103 according to the third embodiment.
- the semiconductor device 103 according to the third embodiment has a bonding layer 21 between the second main surface 52 of the nitride semiconductor layer 10 and the third main surface 53 of the diamond layer 11.
- the other configurations are similar to the semiconductor device 101 according to the first embodiment or the semiconductor device 102 according to the second embodiment.
- a semiconductor device 103 according to the third embodiment a structure in which a bonding layer 21 is added to the structure of the semiconductor device 102 (FIG. 16) according to the second embodiment is shown as a representative example.
- a silicon-based thin film such as amorphous silicon or crystalline silicon, a silicon carbide-based thin film, a silicon nitride-based thin film, a silicon oxide-based thin film, a gallium oxide-based thin film, etc. are used. If the bonding layer 21 is a conductor, the high frequency characteristics of the semiconductor device 103 will deteriorate, so the specific resistance of the bonding layer 21 is preferably 1.0 ⁇ or more.
- the thickness of the bonding layer 21 may be 1 nm or more and 100 nm or less. However, if the thickness of the bonding layer 21 is large, the heat dissipation of the semiconductor device 103 will be reduced, so the thickness of the bonding layer 21 is preferably 1 nm or more and 50 nm or less.
- the “first step” of manufacturing and processing the first semiconductor substrate 1b (or the first semiconductor substrate 1a) having a structure including the nitride semiconductor layer 10 on the support layer 12 is as shown in FIG. 17 in the second embodiment. Since this is similar to what was explained using FIG. 21 (or what was explained using FIGS. 4 to 8 in Embodiment 1), the explanation here will be omitted.
- a bonding layer 21 having a thickness of, for example, 10 nm is formed on the third main surface 53 of the diamond layer 11 of the diamond substrate 2 processed in the second step, and then, as shown in FIG.
- a bonding layer 21 is provided between the diamond layer 11 and the nitride semiconductor layer 10.
- a second semiconductor substrate 3c having a structure is formed. At this time, the second opening area 57 of the first via hole 30 of the first semiconductor substrate 1b and the third opening area 58 of the second via hole 31 of the diamond substrate 2 are aligned.
- the protective film 19 embedded in the second via hole 31 of the second semiconductor substrate 3b, the bonding layer 21 between the second via hole 31 and the first via hole 30, and the The protective insulating film 20 exposed in the second opening region 57 of the first via hole 30 is removed using a processing technique such as wet etching or CDE (Chemical Dry Etching). That is, in this step, the bonding layer 21 and the protective insulating film 20 between the first via hole 30 and the second via hole 31 are removed, and the first via hole 30 and the second via hole 31 are connected.
- a processing technique such as wet etching or CDE (Chemical Dry Etching). That is, in this step, the bonding layer 21 and the protective insulating film 20 between the first via hole 30 and the second via hole 31 are removed, and the first via hole 30 and the second via hole 31 are connected.
- a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 of the second semiconductor substrate 3b and within the second via hole 31.
- the ground electrode 17 can be formed by sputtering, electroless plating, electrolytic plating, vapor deposition, or the like.
- the connection position 60 between the source electrode 13 and the ground electrode 17 is located from the third main surface 53 of the nitride semiconductor layer 10 to the first It enters the inside of the via hole 30.
- the source electrode 13 and the ground electrode 17 are joined inside the first via hole 30. In this way, the semiconductor device 103 having the structure shown in FIG. 25 is completed.
- the semiconductor device 103 according to the third embodiment has the bonding layer 21 between the second main surface 52 of the nitride semiconductor layer 10 and the third main surface 53 of the diamond layer 11.
- the bonding layer 21 contributes to improving bonding performance in bonding the nitride semiconductor layer 10 and the diamond layer 11 with different materials.
- the protective insulating film 20 in the first via hole 30 and the protective film 19 in the second via hole 31 are nitrided. It is also possible to alleviate the influence on the bonding properties of dissimilar material bonding between the semiconductor layer 10 and the diamond layer 11, thereby improving the bonding properties at the wafer level. Improving bonding properties at the wafer level contributes to improving device yields.
- the other configurations are similar to the semiconductor device 101 according to the first embodiment, the semiconductor device 102 according to the second embodiment, or the semiconductor device 103 according to the third embodiment.
- the structure of the semiconductor device 103 according to the third embodiment (FIG. 25) is changed so that one second via hole 31 straddles two first via holes 30.
- a typical example is shown below.
- FIG. 29 shows an example in which two source electrodes 13 are connected to the ground electrode 17 in the third opening area 58 of one second via hole 31, in the third opening area 58 of one second via hole 31, , three or more source electrodes 13 may be connected to the ground electrode 17.
- a HEMT including two source electrodes 13 as shown in the top view of FIG. 30 is shown as an example of a semiconductor device.
- FIG. 29 shows a cross section taken along line A1-A2 in FIG. 30.
- a first via hole 30 is formed directly under each of the two source electrodes 13, and the source electrode 13 is embedded in each first via hole 30.
- the second opening area 57 of the two first via holes 30 is arranged within the third opening area 58 of the second via hole 31 of the diamond layer 11 .
- the ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 and within the second via hole 31 .
- the two source electrodes 13 and the ground electrode 17 are connected at two connection positions 60 where the third opening area 58 of the second via hole 31 and either of the second opening areas 57 of the two first via holes 30 overlap. Connected.
- the method for manufacturing the semiconductor device 104 according to the fourth embodiment is similar to the method for manufacturing the semiconductor device 101 according to the first embodiment, the semiconductor device 102 according to the second embodiment, or the semiconductor device 103 according to the third embodiment. However, the semiconductor device 104 is arranged such that the second opening region 57 of two or more first via holes 30 of the nitride semiconductor layer 10 is included in the third opening region 58 of one second via hole 31 of the diamond layer 11. It is necessary to lay out the components of
- the first via hole 30 formed in the nitride semiconductor layer 10 can be processed to have an area of 10 ⁇ m or less using photolithography technology.
- the second via hole 31 formed in the diamond layer 11 is formed by laser processing, and it is necessary to ensure an area with a focused laser diameter of 10 ⁇ m or more. Therefore, in a structure in which only one first via hole 30 is formed in the third opening region 58 of one second via hole 31, miniaturization of the device size is difficult due to the restriction of the area required for the second via hole 31. There will be limits.
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Abstract
半導体装置(101)は、第1主面(51)およびその反対側の第2主面(52)を有する窒化物半導体層(10)と、窒化物半導体層(10)の第2主面(52)に対向する第3主面(53)およびその反対側の第4主面(54)を有するダイヤモンド層(11)とを備える。窒化物半導体層(10)の第1主面(51)上にはソース電極(13)が形成されている。ダイヤモンド層(11)の第4主面(54)上には接地電極(17)が形成されている。窒化物半導体層(10)を貫通するように、第1ビアホール(30)が形成されている。ダイヤモンド層(11)を貫通するように、第2ビアホール(31)が形成されている。第2ビアホール(31)は、第1ビアホール(30)に対応する位置に配置されており、ソース電極(13)と接地電極(17)とは、第1ビアホール(30)および第2ビアホール(31)を通して電気的に接続されている。
Description
本開示は、半導体装置に関し、特に、窒化物半導体装置およびその製造方法に関する。
高出力かつ高周波領域で動作する半導体装置として、窒化物半導体から作製される電界効果型トランジスタ(FET:Field Effect Transistor)などの窒化物半導体装置が知られている。窒化物半導体装置は、高出力動作時の発熱により内部の温度が上昇すると、電気的特性または信頼性が低下するという問題を有している。半導体装置内部の温度上昇を抑制するためには、放熱性の高い材料または放熱性の高い構造を発熱部の近傍に設けることが重要である。
ダイヤモンドは、固体物質中で最も高い熱伝導率を誇っており、放熱用材料として最適である。そのため、半導体装置の基板全体をダイヤモンドで置換した構造、つまり、ダイヤモンドをヒートスプレッダとして用いた構造を持つ半導体装置が開発されている。特に、窒化物半導体として窒化ガリウム(GaN)を用いたGaN on Diamond構造がよく知られている。ただし、ダイヤモンド上に窒化物半導体を成長させることは困難であるため、そのような構造は、窒化物半導体上に中間層を介してダイヤモンドを成長させたり、窒化物半導体上にダイヤモンドを貼り付けたりして形成されるのが一般的である。
半導体装置で所望の高周波特性を得ようとする場合、半導体基板にビアホールを形成する必要がある。ビアホールは、一般的には、半導体基板の表面側の表面電極と裏面側の裏面電極との間のコンタクトをとるために形成されるものであり、半導体基板に裏面からのエッチングによって開口を形成し、当該開口内を金属層で被覆することにより形成される。ビアホールを用いることにより、ワイヤボンディング構造を省略でき、ソースインダクタンスの低減、ひいては高周波特性の向上による高性能化を達成することができる。
特許文献1には、半絶縁性基板を貫通するビアホールを、表面側の小口径ビアホールと、裏面側の大口径ビアホールとからなる多段ビアホールとした構成が開示されている。また、特許文献2には、GaN on Diamond構造の半導体装置のソース電極の直下に、ダイヤモンド基板を貫通する単段のビアホールが形成された構造が開示されている。ダイヤモンド基板を貫通する単段のビアホールを形成する技術としては、例えば特許文献3に開示されたレーザドリル加工技術がある。
特許文献1の多段ビアホールは、ドライエッチングにより形成される。しかし、半絶縁性基板にダイヤモンド基板を用いる場合、ダイヤモンドは難エッチング材料であるためエッチングレートが非常に低く、ドライエッチングのみではビアホールの形成に多大な時間を要し、コストが増大する。ダイヤモンドのドライエッチングでのエッチングレートを上げるためには、高パワーでのエッチングが必要となるが、高パワーでのエッチングには、エッチング深さの面内の不均一性、ならびに、エッチング界面へのダメージといった課題がある。
上述したように、ダイヤモンド基板を貫通する単段のビアホールは、レーザドリルを用いて形成することができる。しかし、GaN on Diamond構造の半導体装置に対し、ダイヤモンド基板の裏面側からレーザドリルでビアホールを形成する場合は、ダイヤモンド基板を貫通したレーザーが表面電極に与えるダメージが大きいため、それによって表面電極と裏面電極との間に導通不良が生じると、所望の高周波特性が得られなくなることが課題となる。
本開示は、以上のような課題を解決するためになされたものであり、ダイヤモンド基板を有する窒化物半導体装置において、ビアホール形成時の電極へのダメージを抑制することにより、所望の高周波特性を得ることを目的とする。
本開示に係る半導体装置は、第1主面および前記第1主面の反対側の第2主面を有する窒化物半導体層と、前記窒化物半導体層の前記第2主面に対向する第3主面および前記第3主面の反対側の第4主面を有するダイヤモンド層と、前記窒化物半導体層の前記第1主面上に形成されたソース電極と、前記ダイヤモンド層の前記第4主面上に形成された接地電極と、前記窒化物半導体層の前記第1主面と前記第2主面との間を貫通する第1ビアホールと、前記ダイヤモンド層の前記第3主面と前記第4主面との間を貫通し、前記第1ビアホールに対応する位置に配置された第2ビアホールと、を備え、前記ソース電極と前記接地電極とは、前記第1ビアホールおよび前記第2ビアホールを通して電気的に接続されている。
本開示の半導体装置によれば、ソース電極と接地電極とを接続するための第1および第2ビアホールが形成されるときのソース電極へのダメージを抑制することができ、所望の高周波特性を得ることができる。
本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
以下、本開示に係る半導体装置およびその製造方法を図面に基づいて詳細に説明する。各図面においては、理解の容易のため、各部材の縮図が実際とは異なる場合がある。
A.実施の形態1
A-1.構成
実施の形態1に係る半導体装置101の構成について説明する。図1に示すように、半導体装置101は、主な構成要素として、窒化物半導体層10、ダイヤモンド層11、ソース電極13、ドレイン電極14、ゲート電極15および接地電極17を備えている。
A-1.構成
実施の形態1に係る半導体装置101の構成について説明する。図1に示すように、半導体装置101は、主な構成要素として、窒化物半導体層10、ダイヤモンド層11、ソース電極13、ドレイン電極14、ゲート電極15および接地電極17を備えている。
窒化物半導体層10は、図1における上側の面である第1主面51と、下側の面すなわち第1主面51の反対側の面である第2主面52とを有している。ダイヤモンド層11は、図1における上側の面である第3主面53と、下側の面すなわち第3主面53の反対側の面である第4主面54とを有している。ダイヤモンド層11の第3主面53に、窒化物半導体層10の第2主面52が接合されている。すなわち、ダイヤモンド層11の第3主面53は、窒化物半導体層10の第2主面52に対向している。
窒化物半導体層10には、第1主面51の第1開口領域56から第2主面52の第2開口領域57に向かって、第1主面51と第2主面52との間を貫通する第1ビアホール30が形成されている。ダイヤモンド層11には、第4主面54の第4開口領域59から第3主面53の第3開口領域58に向かって、第3主面53と第4主面54との間を貫通する第2ビアホール31が形成されている。第1ビアホール30と第2ビアホール31とは、互いに位置合わせされており、窒化物半導体層10とダイヤモンド層11との接合界面55で第1ビアホール30と第2ビアホール31とが接続する。
第1ビアホール30は、第2開口領域57の開口幅が、第1開口領域56の開口幅と同等もしくはそれ以下のサイズとなるように加工されている。第2ビアホール31は、第3開口領域58の開口幅が、第4開口領域59の開口幅と同等かそれ以下のサイズとなるように加工されている。第2ビアホール31の加工性と、接地電極17の被膜性とを向上させるために、第2ビアホール31の平面視形状は、円形、角丸長方形などであることが好ましい。
窒化物半導体層10の第1主面51上には、ソース電極13、ドレイン電極14およびゲート電極15が、互いに離間して形成されており、第1ビアホール30には、第1開口領域56からソース電極13の一部が埋め込まれている。ダイヤモンド層11の第4主面54上には、接地電極17が形成されており、第2ビアホール31には、第4開口領域59から接地電極17が埋め込まれている。ソース電極13と接地電極17とは、第1ビアホール30および第2ビアホール31を通して電気的に接続されている。ソース電極13と接地電極17との接続位置60は、第1ビアホール30の第2開口領域57と第2ビアホール31の第3開口領域58とが重なる部分となる。
図1には、第1ビアホール30にソース電極13の一部を埋め込み、ソース電極13と接地電極17とが直接接続する構成を示した。しかし、埋め込み性の向上を目的として、図2に示すように、第1ビアホール30に中間電極16を埋め込み、ソース電極13と接地電極17とが中間電極16を介して接続するようにしてもよい。中間電極16とソース電極13とは、第1主面51にて接続される。中間電極16の材料は、一般的なビアプラグに用いられるW、Cu、Al、Auなどでよい。
また、ソース電極13(もしくは中間電極16)と接地電極17との接続位置60には、めっき加工を用いる際に必要な給電層として、厚さ5nm~500nmの金属膜(不図示)が形成されてもよい。
窒化物半導体層10の第1主面51上には、半導体デバイスが形成される。本実施の形態では、半導体デバイスの一例として、図3の上面図に示すような高電子移動度トランジスタ(High Electron Mobility Transistor:HEMT)を示す。図1および図2は、図3に示すA1-A2線に沿った断面に対応している。HEMTは、ソース電極13、ドレイン電極14、ゲート電極15などの電極を備える。ソース電極13は接地電極17と同電位になるように構成されている。
窒化物半導体層10は、例えばGaN、AlGaN、InAlN、AlNなどからなる単層もしくは積層により構成される。窒化物半導体層10の厚さは、10.0μm以下が好ましいが、10.0μmを超えてもよい。
ダイヤモンド層11には、単結晶ダイヤモンドまたは多結晶ダイヤモンドが用いられる。ダイヤモンド層11は、CVD(Chemical Vaper Deposition)法で作製されることが好適である。ダイヤモンド層11の厚みは10μm以上600μm以下であることが好ましい。
ソース電極13、ドレイン電極14、ゲート電極15、接地電極17、および接続位置60の金属膜(不図示)の材料は、単一の金属元素でも合金でもよい。単一の金属元素としては、Cu、Ti、Al、Au、Ni、Nb、Pd、Pt、Cr、W、Ta、およびMoからなる群から選択された一つの元素が用いられてもよい。合金としては、AlSi、AlCu、AuGe、AuGa、またはAuSnなどが用いられてもよい。また、ソース電極13、ドレイン電極14、ゲート電極15、接地電極17、および接続位置60の金属膜の材料は、上記のいずれか2つ以上の材料を積層したものであってもよい。
A-2.製造方法
図4から図13は、実施の形態1に係る半導体装置101の製造方法を示す断面図である。以下、図4から図13を参照して、半導体装置101の製造方法を説明する。なお、これらの図において、図1から図3に示した要素に対応する要素には、図1から図3と同一の符号を付してあるため、それらの説明は省略されることもある。
図4から図13は、実施の形態1に係る半導体装置101の製造方法を示す断面図である。以下、図4から図13を参照して、半導体装置101の製造方法を説明する。なお、これらの図において、図1から図3に示した要素に対応する要素には、図1から図3と同一の符号を付してあるため、それらの説明は省略されることもある。
まず、図4に示すように、Si、SiC、GaNなどからなる支持層12を用意し、支持層12上に窒化物半導体層10を形成する。これにより、支持層12上に窒化物半導体層10を備えた構造を有する第1半導体基板1aが形成される。このとき窒化物半導体層10の上面が第1主面51となり、窒化物半導体層10の支持層12側の面が第2主面52となる。以下、第1半導体基板1aを製作して加工する工程を「第1工程」と称す。
次に、図5に示すように、窒化物半導体層10の第1主面51上にドレイン電極14、ゲート電極15を形成する。
そして、図6に示すように、窒化物半導体層10に第1主面51側から第1ビアホール30を形成する。このとき、第1ビアホール30の深さは、窒化物半導体層10の膜厚と同じかそれ以下とする。第1主面51における第1ビアホール30の形成領域が第1開口領域56となる。
次に、図7に示すように、窒化物半導体層10の第1主面51上にソース電極13を形成すると共に、第1ビアホール30の第1開口領域56から、第1ビアホール30内をソース電極13の一部で埋め込む。なお、図2の構成とする場合、第1ビアホール30内には中間電極16を埋め込み、エッチバック、研磨などの平坦化プロセスにより中間電極16の第1主面51側の面を平坦化し、その上にソース電極13を形成する。
そして、図8に示すように、第1半導体基板1aから支持層12を除去し、窒化物半導体層10の第2主面52を研削もしくは研磨により加工することで、第2主面52を平坦化かつ平滑化する。窒化物半導体層10の第2主面52を加工する過程で、第1ビアホール30の底が第2主面52に露出し、第1ビアホール30が第2主面52に露出した領域が第2開口領域57となる。
次に、図9に示すように、ダイヤモンド層11となるダイヤモンド基板2を用意する。以下、ダイヤモンド基板2を加工する工程を「第2工程」と称す。
第2工程では、まず、図10で示すように、ダイヤモンド基板2に第4主面54側から第2ビアホール31を形成する。第2ビアホール31は、ダイヤモンド基板2の第4主面54における、第1半導体基板1aの第1ビアホール30に対応した位置にレーザーを照射し、ダイヤモンド基板2を貫通加工することによって形成される。レーザーには、波長が1064nmであるNd:YAGレーザーを用いる。レーザー加工においては、集光されたレーザー径10μmのレーザーを、円もしくは角丸長方形を描くように走査し、第2ビアホール31を形成する。なお、第2ビアホール31の深さが深くなるにつれて、レーザーの走査径を徐々に小さくすることで、第2ビアホール31をテーパー形状に加工してもよい。
次に、第2ビアホール31内部の保護および接合前の研磨不良を抑制するために、図11に示すように、保護膜19を、ダイヤモンド基板2の第3主面53側から第2ビアホール31内に埋め込むように成膜する。保護膜19としては、シリカ系の薄膜、ポリイミド系の薄膜などが用いられ、保護膜19は、被膜性を高めるためにスプレーコート、スピンコートなどにより塗布される。
続いて、図12に示すように、ダイヤモンド基板2の第3主面53を研削もしくは研磨により加工し、第3主面53を平坦化かつ平滑化する。ダイヤモンド基板2の第3主面53を研削もしくは研磨により加工する過程で、第3主面53上に成膜された保護膜19、および第2ビアホール31の加工時に生じたバリなどが除去される。
その後、図13に示すように、第1工程で加工された第1半導体基板1aと、第2工程で加工されたダイヤモンド基板2とを接合することで、ダイヤモンド層11上に窒化物半導体層10を備えた構造を有する第2半導体基板3aを形成する。第1半導体基板1aとダイヤモンド基板2との接合手法としては、表面活性化接合を用いることができる。以下、第2半導体基板3aを製作して加工する工程を「第3工程」と称す。
第2半導体基板3aを形成する際、第1半導体基板1aの窒化物半導体層10の第2主面52と、ダイヤモンド基板2のダイヤモンド層11の第3主面53とが接合され、その接合面が接合界面55となる。また、第1半導体基板1aの第1ビアホール30の第2開口領域57と、ダイヤモンド基板2の第2ビアホール31の第3開口領域58との位置が合わせられ、第2開口領域57と第3開口領域58とが重なる部分が、ソース電極13と接地電極17との接続位置60となる。
次に、図14に示すように、第2半導体基板3aの第2ビアホール31内に埋め込まれている保護膜19をウェットエッチング、CDE(Chemical Dry Etching)などの加工技術を用いて除去する。
続いて、図15に示すように、第2半導体基板3aのダイヤモンド層11の第4主面54上と第2ビアホール31内に接地電極17を形成する。接地電極17はスパッタリング法、無電解メッキ、電解メッキ、蒸着などにより成膜することができる。こうして、図1に示した構造の半導体装置101が完成する。
A-3.効果
以上のように、実施の形態1に係る半導体装置101は、第1主面51およびその反対側の第2主面52を有する窒化物半導体層10と、窒化物半導体層10の第2主面52に対向する第3主面53およびその反対側の第4主面54を有するダイヤモンド層11とを備える。窒化物半導体層10の第1主面51上には、ソース電極13が形成される。ダイヤモンド層11の第4主面54上には、接地電極17が形成される。窒化物半導体層10の第1主面51と第2主面52との間を貫通するように、第1ビアホール30が形成される。ダイヤモンド層11の第3主面53と第4主面54との間を貫通するように、第2ビアホール31が形成される。第2ビアホール31は、第1ビアホール30に対応する位置に配置される。ソース電極13と接地電極17とは、第1ビアホール30および第2ビアホール31を通して電気的に接続されている。
以上のように、実施の形態1に係る半導体装置101は、第1主面51およびその反対側の第2主面52を有する窒化物半導体層10と、窒化物半導体層10の第2主面52に対向する第3主面53およびその反対側の第4主面54を有するダイヤモンド層11とを備える。窒化物半導体層10の第1主面51上には、ソース電極13が形成される。ダイヤモンド層11の第4主面54上には、接地電極17が形成される。窒化物半導体層10の第1主面51と第2主面52との間を貫通するように、第1ビアホール30が形成される。ダイヤモンド層11の第3主面53と第4主面54との間を貫通するように、第2ビアホール31が形成される。第2ビアホール31は、第1ビアホール30に対応する位置に配置される。ソース電極13と接地電極17とは、第1ビアホール30および第2ビアホール31を通して電気的に接続されている。
また、半導体装置101の製造方法は、以下の第1工程から第3工程を備える。第1工程は、支持層12上に窒化物半導体層10を形成することで、第1主面51およびその反対側の第2主面52を有する窒化物半導体層10と、窒化物半導体層10の第2主面52側を支持する支持層12とを備える第1半導体基板1aを製作する工程と、窒化物半導体層10に第1主面51側から第1ビアホール30を形成する工程と、第1ビアホール30に、ソース電極13またはソース電極13に接続する中間電極16を埋め込む工程と、第1半導体基板1aから支持層12を除去すると共に、窒化物半導体層10の第2主面52を研削もしくは研磨して、第2主面52に第1ビアホール30を露出させる工程と、を含む。第2工程は、第3主面53およびその反対側の第4主面54を有するダイヤモンド層11からなるダイヤモンド基板2を用意し、ダイヤモンド層11を貫通する第2ビアホール31をレーザー加工により第4主面54側から形成する工程と、ダイヤモンド層11の第3主面53を研削もしくは研磨する工程と、を含む。第3工程は、第1工程および第2工程の後に、窒化物半導体層10の第2主面52とダイヤモンド層11の第3主面53とを、第1ビアホール30と第2ビアホール31との位置を合わせて接合することで、窒化物半導体層10とダイヤモンド層11とを含む第2半導体基板3aを形成する工程と、ダイヤモンド層11の第4主面54上および第2ビアホール31内に接地電極17を形成する工程と、を含む。
半導体装置101では、窒化物半導体層10の第1ビアホール30とダイヤモンド層11の第2ビアホール31とは、各々分離した状態で形成されている。そのため、ウェハおよびチップ面内に形成されている第1ビアホール30および第2ビアホール31の深さには、それぞれ窒化物半導体層10およびダイヤモンド層11の厚さのばらつき以上のばらつきは無く、ウェハおよびチップ面内の面内での均一性は良好なものとなる。また、レーザー加工もしくは高パワーのドライエッチングで、第1ビアホール30と第2ビアホール31とを同時に形成する場合と比較して、加工の際に必要となるオーバーエッチングの影響を軽減できるため、窒化物半導体層10上のソース電極13に対してのエッチングダメージを小さくできる。よって、ソース電極13のエッチングダメージに起因するエッチング界面の荒れの影響を抑制できる。その結果、ソース電極13と接地電極17とが、良好に導通する。そのため、ソースインダクタンスの増加が抑制され、高周波特性の劣化が防止される。
さらに、ダイヤモンド層11の第2ビアホール31を形成する際のダイヤモンド層11の除去を全てドライエッチングにより行う必要がないため、短時間でダイヤモンド層11に第2ビアホール31を形成することが可能である。さらに、窒化物半導体層10に形成する第1ビアホール30は、第2ビアホール31の形成に用いるレーザー加工の影響を受けない。よって、第1ビアホール30の開口径は、第2ビアホール31の開口径に依存せず、フォトリソグラフィー工程の加工寸法で形成することができるため、デバイスサイズの微細化に寄与できる。
B.実施の形態2
B-1.構成
図16は、実施の形態2に係る半導体装置102の断面図である。実施の形態2に係る半導体装置102においては、第1ビアホール30の第2開口領域57の内側の接続位置60で、ソース電極13(もしくは図2の中間電極16)と接地電極17とが接合する。さらに、第1ビアホール30に埋め込まれているソース電極13(もしくは中間電極16)の周囲、すなわち第1ビアホール30の内壁に、保護絶縁膜20が形成されている。
B-1.構成
図16は、実施の形態2に係る半導体装置102の断面図である。実施の形態2に係る半導体装置102においては、第1ビアホール30の第2開口領域57の内側の接続位置60で、ソース電極13(もしくは図2の中間電極16)と接地電極17とが接合する。さらに、第1ビアホール30に埋め込まれているソース電極13(もしくは中間電極16)の周囲、すなわち第1ビアホール30の内壁に、保護絶縁膜20が形成されている。
また、ソース電極13(もしくは中間電極16)と接地電極17との接続位置60は、第1ビアホール30の第1開口領域56と第2開口領域57の間、すなわち第1主面51と第2主面52との間に位置している。よって、ソース電極13と接地電極17とは、第1ビアホール30の内部で接合されている。
なお、接地電極17の一部を第1ビアホール30内に形成する際の被膜性が悪化することを防止するため、第1ビアホール30の第2開口領域57は、第2ビアホール31の第3開口領域58の内側にあることが好ましい。すなわち、第1ビアホール30の第2開口領域57は、第2ビアホール31の第3開口領域58に内包されていることが好ましい。
B-2.製造方法
図17から図24は、実施の形態2に係る半導体装置102の製造方法を示す断面図である。以下、図17から図24を参照して、半導体装置102の製造方法を説明する。
図17から図24は、実施の形態2に係る半導体装置102の製造方法を示す断面図である。以下、図17から図24を参照して、半導体装置102の製造方法を説明する。
まず、支持層12上に窒化物半導体層10を備えた構造を有する第1半導体基板1bを製作して加工する「第1工程」について説明する。図17に示すように、Si、SiC、GaNなどの支持層12を用意し、支持層12上に窒化物半導体層10を形成することで、第1半導体基板1bを製作する。
次に、図18に示すように、窒化物半導体層10の第1主面51上にドレイン電極14、ゲート電極15を形成する。
そして、図19に示すように、窒化物半導体層10に第1主面51側から第1ビアホール30を形成する。このとき、第1ビアホール30の深さは、窒化物半導体層10の膜厚と同じかそれ以下とする。
次に、図20に示すように、第1ビアホール30の側面および底面に保護絶縁膜20を成膜する。そして、窒化物半導体層10の第1主面51上にソース電極13を形成すると共に、ソース電極13の一部を第1ビアホール30内の保護絶縁膜20上に形成することにより、第1ビアホール30内をソース電極13の一部で埋め込む。なお、図2のように中間電極16を用いる場合、第1ビアホール30内の保護絶縁膜20上には中間電極16を埋め込み、エッチバック、研磨などの平坦化プロセスにより中間電極16の第1主面51側の面を平坦化し、その上にソース電極13を形成する。
なお、保護絶縁膜20としては、シリコン酸化膜、シリコン窒化膜などが用いられ、それらはCVD法、ALD(Atomic Layer Deposition)法、スパッタリング法などにより成膜することができる。保護絶縁膜20の厚さは、第1ビアホール30の深さより小さく設定される。ソース電極13(もしくは中間電極16)の底と保護絶縁膜20との境界が、ソース電極13(もしくは中間電極16)と接地電極17との接続位置60になる。
そして、図21に示すように、第1半導体基板1bから支持層12を除去し、窒化物半導体層10の第2主面52を研削もしくは研磨により加工することで、第2主面52を平坦化かつ平滑化する。窒化物半導体層10の第2主面52を加工する過程で、第1ビアホール30の底が第2主面52に露出し、第1ビアホール30が第2主面52に露出した領域が第2開口領域57となる。このとき第2開口領域57に、第1ビアホール30の底面に形成された保護絶縁膜20が露出する。
ダイヤモンド基板2を加工する「第2工程」は、実施の形態1で図9から図12を用いて説明したものに準ずるため、ここでの説明は省略する。
次に、ダイヤモンド層11上に窒化物半導体層10を備えた構造を有する第2半導体基板3bを製作して加工する「第3工程」について説明する。
まず、図22に示すように、第1工程で加工された第1半導体基板1bと、第2工程で加工されたダイヤモンド基板2とを、表面活性化接合によって接合することで、ダイヤモンド層11上に窒化物半導体層10を備えた構造を有する第2半導体基板3bを形成する。その際、第1半導体基板1bの窒化物半導体層10の第2主面52と、ダイヤモンド基板2のダイヤモンド層11の第3主面53とが接合され、その接合面が接合界面55となる。また、第1半導体基板1bの第1ビアホール30の第2開口領域57と、ダイヤモンド基板2の第2ビアホール31の第3開口領域58との位置が合わせられる。
次に、図23に示すように、第2半導体基板3bの第2ビアホール31内に埋め込まれている保護膜19と、第1ビアホール30の第2開口領域57に露出した保護絶縁膜20とをウェットエッチング、CDE(Chemical Dry Etching)などの加工技術を用いて除去する。つまり、この工程で、第1ビアホール30と第2ビアホール31との間の保護絶縁膜20が除去され、第1ビアホール30と第2ビアホール31とが繋がる。
続いて、図24に示すように、第2半導体基板3bのダイヤモンド層11の第4主面54上と第2ビアホール31内に接地電極17を形成する。接地電極17はスパッタリング法、無電解メッキ、電解メッキ、蒸着などにより成膜することができる。このとき、ソース電極13と接地電極17との接続位置60は、ソース電極13の底に形成されていた保護絶縁膜20の厚さだけ、窒化物半導体層10の第3主面53から第1ビアホール30の内部へ入り込む。その結果、ソース電極13と接地電極17とが、第1ビアホール30の内部で接合することになる。こうして、図16に示した構造の半導体装置102が完成する。
B-3.効果
先述した実施の形態1に係る半導体装置101では、第1半導体基板1aとダイヤモンド基板2とを表面活性化接合により接合する際に、窒化物半導体層10の第1ビアホール30内に形成されたソース電極13(もしくは中間電極16)の金属成分が、Ar照射などの表面活性化工程により露出し、当該金属成分が接合界面55全面に付着する場合がある。その場合、窒化物半導体層10とダイヤモンド層11の間に意図しない導電層が形成され、電流コラプスの悪化につながる恐れがある。
先述した実施の形態1に係る半導体装置101では、第1半導体基板1aとダイヤモンド基板2とを表面活性化接合により接合する際に、窒化物半導体層10の第1ビアホール30内に形成されたソース電極13(もしくは中間電極16)の金属成分が、Ar照射などの表面活性化工程により露出し、当該金属成分が接合界面55全面に付着する場合がある。その場合、窒化物半導体層10とダイヤモンド層11の間に意図しない導電層が形成され、電流コラプスの悪化につながる恐れがある。
それに対し、実施の形態2に係る半導体装置102では、ソース電極13(もしくは中間電極16)と接地電極17とが、第1ビアホール30の内部で接合する。この構造は、第1半導体基板1aをダイヤモンド基板2に接合する前に、窒化物半導体層10の第1ビアホール30の底面に保護絶縁膜20を成膜し、第1半導体基板1aをダイヤモンド基板2に接合した後に、第1ビアホール30の底面に形成された保護絶縁膜20を除去して、第1ビアホール30および第2ビアホール31に接地電極17を成膜することによって得られる。第1ビアホール30の底面に形成される保護絶縁膜20によって、Ar照射などの表面活性化工程で懸念される金属成分の接合界面55への付着が防止されるため、窒化物半導体層10とダイヤモンド層11の間に意図しない導電層が形成されることを回避できる。特に、接合界面55での導電層形成を抑制することは、HEMTなどのデバイスを接合基板に用いる際に懸念される電流コラプスの悪化を抑制することにつながる。
C.実施の形態3
C-1.構成
図25は、実施の形態3に係る半導体装置103の断面図である。実施の形態3に係る半導体装置103は、窒化物半導体層10の第2主面52とダイヤモンド層11の第3主面53との間に接合層21を有している。その他の構成は、実施の形態1に係る半導体装置101または実施の形態2に係る半導体装置102と同様である。ここでは、実施の形態3に係る半導体装置103として、実施の形態2に係る半導体装置102(図16)の構成に接合層21を追加したものを代表的に示す。
C-1.構成
図25は、実施の形態3に係る半導体装置103の断面図である。実施の形態3に係る半導体装置103は、窒化物半導体層10の第2主面52とダイヤモンド層11の第3主面53との間に接合層21を有している。その他の構成は、実施の形態1に係る半導体装置101または実施の形態2に係る半導体装置102と同様である。ここでは、実施の形態3に係る半導体装置103として、実施の形態2に係る半導体装置102(図16)の構成に接合層21を追加したものを代表的に示す。
接合層21としては、アモルファスシリコン、結晶シリコンなどのシリコン系薄膜、炭化シリコン系薄膜、窒化シリコン系薄膜、酸化シリコン系薄膜、酸化ガリウム系薄膜などが用いられる。接合層21が導体であると、半導体装置103の高周波特性が低下するため、接合層21の比抵抗は1.0μΩ以上であることが好ましい。接合層21の厚みは1nm以上100nm以下であればよい。但し、接合層21の厚みが大きいと、半導体装置103の放熱性が低下するので、接合層21の厚みは1nm以上50nm以下が好ましい。
C-2.製造方法
実施の形態3に係る半導体装置103の製造方法を説明する。
実施の形態3に係る半導体装置103の製造方法を説明する。
支持層12上に窒化物半導体層10を備えた構造を有する第1半導体基板1b(もしくは第1半導体基板1a)を製作して加工する「第1工程」は、実施の形態2で図17から図21を用いて説明したもの(もしくは実施の形態1で図4から図8を用いて説明したもの)に準ずるため、ここでの説明は省略する。
ダイヤモンド基板2を加工する「第2工程」は、実施の形態1で図9から図12を用いて説明したものに準ずるため、ここでの説明は省略する。
ダイヤモンド層11上に窒化物半導体層10を備えた構造を有する第2半導体基板3cを製作して加工する「第3工程」について説明する。
まず、第2工程で加工されたダイヤモンド基板2のダイヤモンド層11の第3主面53上に、例えば厚さ10nmの接合層21を形成し、その後、図26に示すように、第1工程で加工された第1半導体基板1bと、ダイヤモンド基板2上の接合層21とを、表面活性化接合によって接合することで、ダイヤモンド層11と窒化物半導体層10との間に接合層21を備えた構造を有する第2半導体基板3cを形成する。その際、第1半導体基板1bの第1ビアホール30の第2開口領域57と、ダイヤモンド基板2の第2ビアホール31の第3開口領域58との位置が合わせられる。
次に、図27に示すように、第2半導体基板3bの第2ビアホール31内に埋め込まれている保護膜19と、第2ビアホール31と第1ビアホール30との間の接合層21と、第1ビアホール30の第2開口領域57に露出した保護絶縁膜20とをウェットエッチング、CDE(Chemical Dry Etching)などの加工技術を用いて除去する。つまり、この工程で、第1ビアホール30と第2ビアホール31との間の接合層21および保護絶縁膜20が除去され、第1ビアホール30と第2ビアホール31とが繋がる。
続いて、図28に示すように、第2半導体基板3bのダイヤモンド層11の第4主面54上と第2ビアホール31内に接地電極17を形成する。接地電極17はスパッタリング法、無電解メッキ、電解メッキ、蒸着などにより成膜することができる。このとき、ソース電極13と接地電極17との接続位置60は、ソース電極13の底に形成されていた保護絶縁膜20の厚さだけ、窒化物半導体層10の第3主面53から第1ビアホール30の内部へ入り込む。その結果、ソース電極13と接地電極17とが、第1ビアホール30の内部で接合することになる。こうして、図25に示した構造の半導体装置103が完成する。
C-3.効果
実施の形態3に係る半導体装置103は、窒化物半導体層10の第2主面52とダイヤモンド層11の第3主面53の間に接合層21を有している。接合層21は、窒化物半導体層10とダイヤモンド層11との異種材料接合において、接合性の向上に寄与する。さらに、接合層21は、第3工程において第1半導体基板1bとダイヤモンド基板2とを接合する際に、第1ビアホール30内の保護絶縁膜20および第2ビアホール31内の保護膜19が、窒化物半導体層10とダイヤモンド層11との異種材料接合の接合性に与える影響を緩和することもでき、それによってウェハレベルでの接合性が向上する。ウェハレベルでの接合性の向上はデバイスの歩留まり向上に寄与する。
実施の形態3に係る半導体装置103は、窒化物半導体層10の第2主面52とダイヤモンド層11の第3主面53の間に接合層21を有している。接合層21は、窒化物半導体層10とダイヤモンド層11との異種材料接合において、接合性の向上に寄与する。さらに、接合層21は、第3工程において第1半導体基板1bとダイヤモンド基板2とを接合する際に、第1ビアホール30内の保護絶縁膜20および第2ビアホール31内の保護膜19が、窒化物半導体層10とダイヤモンド層11との異種材料接合の接合性に与える影響を緩和することもでき、それによってウェハレベルでの接合性が向上する。ウェハレベルでの接合性の向上はデバイスの歩留まり向上に寄与する。
D.実施の形態4
D-1.構成
図29は、実施の形態4に係る半導体装置104の断面図である。実施の形態4に係る半導体装置104は、ダイヤモンド層11の1つの第2ビアホール31が、窒化物半導体層10に形成された複数(ここでは2つ)の第1ビアホール30に跨がるように形成されており、複数のソース電極13(もしくは中間電極16)のそれぞれが第1ビアホール30を通して、1つの第2ビアホール31の第3開口領域58で接地電極17に接続している。すなわち、窒化物半導体層10の第2主面52における2つ以上の第1ビアホール30の第2開口領域57が、ダイヤモンド層11の第3主面53における1つの第2ビアホール31の第3開口領域58に内包されている。その他の構成は、実施の形態1に係る半導体装置101、実施の形態2に係る半導体装置102、または実施の形態3に係る半導体装置103と同様である。ここでは、実施の形態4に係る半導体装置103として、実施の形態3に係る半導体装置103(図25)の構成に対し、1つの第2ビアホール31が2つの第1ビアホール30に跨がるように形成したものを代表的に示す。
D-1.構成
図29は、実施の形態4に係る半導体装置104の断面図である。実施の形態4に係る半導体装置104は、ダイヤモンド層11の1つの第2ビアホール31が、窒化物半導体層10に形成された複数(ここでは2つ)の第1ビアホール30に跨がるように形成されており、複数のソース電極13(もしくは中間電極16)のそれぞれが第1ビアホール30を通して、1つの第2ビアホール31の第3開口領域58で接地電極17に接続している。すなわち、窒化物半導体層10の第2主面52における2つ以上の第1ビアホール30の第2開口領域57が、ダイヤモンド層11の第3主面53における1つの第2ビアホール31の第3開口領域58に内包されている。その他の構成は、実施の形態1に係る半導体装置101、実施の形態2に係る半導体装置102、または実施の形態3に係る半導体装置103と同様である。ここでは、実施の形態4に係る半導体装置103として、実施の形態3に係る半導体装置103(図25)の構成に対し、1つの第2ビアホール31が2つの第1ビアホール30に跨がるように形成したものを代表的に示す。
図29では、1つの第2ビアホール31の第3開口領域58において、接地電極17に2つのソース電極13が接続した例を示しているが、1つの第2ビアホール31の第3開口領域58において、接地電極17に3つ以上のソース電極13が接続してもよい。
本実施の形態では、半導体デバイスの一例として、図30の上面図に示すような2つのソース電極13を含むHEMTを示す。なお、図29は、図30のA1-A2線に沿った断面を示している。
2つのソース電極13それぞれの直下に第1ビアホール30が形成されており、各第1ビアホール30内にはソース電極13が埋め込まれている。それら2つの第1ビアホール30の第2開口領域57は、ダイヤモンド層11の第2ビアホール31の第3開口領域58内に配置されている。接地電極17は、ダイヤモンド層11の第4主面54上および第2ビアホール31内に形成されている。第2ビアホール31の第3開口領域58と2つの第1ビアホール30の第2開口領域57のいずれかとが重なる部分である2箇所の接続位置60で、2つのソース電極13と接地電極17とが接続している。
2つの第1ビアホール30内には、図2と同様に、ソース電極13と接地電極17との間を接続する中間電極16が埋め込まれてもよい。
D-2.製造方法
実施の形態4に係る半導体装置104の製造方法は、実施の形態1に係る半導体装置101、実施の形態2の半導体装置102または実施の形態3の半導体装置103の製造方法に準じる。但し、窒化物半導体層10の2つ以上の第1ビアホール30の第2開口領域57が、ダイヤモンド層11の1つの第2ビアホール31の第3開口領域58に内包されるように、半導体装置104の構成要素をレイアウトすることが必要である。
実施の形態4に係る半導体装置104の製造方法は、実施の形態1に係る半導体装置101、実施の形態2の半導体装置102または実施の形態3の半導体装置103の製造方法に準じる。但し、窒化物半導体層10の2つ以上の第1ビアホール30の第2開口領域57が、ダイヤモンド層11の1つの第2ビアホール31の第3開口領域58に内包されるように、半導体装置104の構成要素をレイアウトすることが必要である。
D-3.効果
窒化物半導体層10に形成する第1ビアホール30は、フォトリソグラフィー技術を用いて10μm以下の面積で加工することができる。しかし、ダイヤモンド層11に形成する第2ビアホール31は、レーザー加工で形成され、集光レーザー径10μm以上の面積を確保する必要がある。そのため、1つの第2ビアホール31の第3開口領域58内に第1ビアホール30が1つだけ形成される構造では、第2ビアホール31に必要とされる面積の制約によって、デバイスサイズの微細化に限界が出てくる。
窒化物半導体層10に形成する第1ビアホール30は、フォトリソグラフィー技術を用いて10μm以下の面積で加工することができる。しかし、ダイヤモンド層11に形成する第2ビアホール31は、レーザー加工で形成され、集光レーザー径10μm以上の面積を確保する必要がある。そのため、1つの第2ビアホール31の第3開口領域58内に第1ビアホール30が1つだけ形成される構造では、第2ビアホール31に必要とされる面積の制約によって、デバイスサイズの微細化に限界が出てくる。
実施の形態4に係る半導体装置104は、1つの第2ビアホール31の第3開口領域58内に2つ以上の第1ビアホール30が形成された構造を有する。この場合、1つの第2ビアホール31の第3開口領域58内に、10μm以下の面積で加工された複数の第1ビアホール30を配置できるため、ダイヤモンド基板2にレーザー加工を用いたとしても、デバイスサイズの微細化が可能となる。デバイスサイズの微細化は、チップ取れ率の向上によるコスト削減、ならびに、高周波特性の向上につながる。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
上記した説明は、すべての態様において、例示であって、例示されていない無数の変形例が想定され得るものと解される。
1a,1b 第1半導体基板、2 ダイヤモンド基板、3a,3b,3c 第2半導体基板、10 窒化物半導体層、11 ダイヤモンド層、12 支持層、13 ソース電極、14 ドレイン電極、15 ゲート電極、16 中間電極、17 接地電極、19 保護膜、20 保護絶縁膜、21 接合層、30 第1ビアホール、31 第2ビアホール、51 第1主面、52 第2主面、53 第3主面、54 第4主面、55 接合界面、56 第1開口領域、57 第2開口領域、58 第3開口領域、59 第4開口領域、60 接続位置、101,102,103,104 半導体装置。
Claims (13)
- 第1主面および前記第1主面の反対側の第2主面を有する窒化物半導体層と、
前記窒化物半導体層の前記第2主面に対向する第3主面および前記第3主面の反対側の第4主面を有するダイヤモンド層と、
前記窒化物半導体層の前記第1主面上に形成されたソース電極と、
前記ダイヤモンド層の前記第4主面上に形成された接地電極と、
前記窒化物半導体層の前記第1主面と前記第2主面との間を貫通する第1ビアホールと、
前記ダイヤモンド層の前記第3主面と前記第4主面との間を貫通し、前記第1ビアホールに対応する位置に配置された第2ビアホールと、
を備え、
前記ソース電極と前記接地電極とは、前記第1ビアホールおよび前記第2ビアホールを通して電気的に接続されている、
半導体装置。 - 前記ソース電極と前記接地電極とは、前記第1ビアホールの内部で接合している、
請求項1に記載の半導体装置。 - 前記ソース電極と前記接地電極とは、前記第1ビアホール内に埋め込まれた中間電極を介して電気的に接続している、
請求項1に記載の半導体装置。 - 前記窒化物半導体層の前記第2主面における前記第1ビアホールの開口領域は、前記ダイヤモンド層の前記第3主面における前記第2ビアホールの開口領域に内包されている、
請求項1から請求項3のいずれか一項に記載の半導体装置。 - 前記ダイヤモンド層と前記窒化物半導体層との間に介在する接合層をさらに備える、
請求項1から請求項4のいずれか一項に記載の半導体装置。 - 前記接合層の材料は、シリコン系薄膜、炭化シリコン系薄膜、窒化シリコン系薄膜、酸化シリコン系薄膜、酸化ガリウム系薄膜のいずれかである、
請求項5に記載の半導体装置。 - 前記接合層の膜厚は、1nm以上50nm以下である、
請求項5または請求項6に記載の半導体装置。 - 前記窒化物半導体層の前記第2主面における2つ以上の前記第1ビアホールの開口領域が、前記ダイヤモンド層の前記第3主面における1つの前記第2ビアホールの開口領域に内包されている、
請求項1から請求項7のいずれか一項に記載の半導体装置。 - 前記第2ビアホールの平面視形状は、円形または角丸長方形である、
請求項1から請求項8のいずれか一項に記載の半導体装置。 - 支持層上に窒化物半導体層を形成することで、第1主面および前記第1主面の反対側の第2主面を有する前記窒化物半導体層と、前記窒化物半導体層の前記第2主面側を支持する前記支持層とを備える第1半導体基板を製作する工程、
前記窒化物半導体層に前記第1主面側から第1ビアホールを形成する工程、
前記第1ビアホールに、ソース電極または前記ソース電極に接続する中間電極を埋め込む工程、および、
前記第1半導体基板から前記支持層を除去すると共に、前記窒化物半導体層の前記第2主面を研削もしくは研磨して、前記第2主面に前記第1ビアホールを露出させる工程、
を含む第1工程と、
第3主面および前記第3主面の反対側の第4主面を有するダイヤモンド層からなるダイヤモンド基板を用意し、前記ダイヤモンド層を貫通する第2ビアホールをレーザー加工により前記第4主面側から形成する工程、および、
前記ダイヤモンド層の前記第3主面を研削もしくは研磨する工程、
を含む第2工程と、
前記第1工程および前記第2工程の後に、前記窒化物半導体層の前記第2主面と前記ダイヤモンド層の前記第3主面とを、前記第1ビアホールと前記第2ビアホールとの位置を合わせて接合することで、前記窒化物半導体層と前記ダイヤモンド層とを含む第2半導体基板を形成する工程、および、
前記ダイヤモンド層の前記第4主面上および前記第2ビアホール内に接地電極を形成する工程、
を含む第3工程と、
を備える半導体装置の製造方法。 - 前記第2工程は、
前記ダイヤモンド層の前記第3主面を研削もしくは研磨する前に、前記第2ビアホール内に保護膜を埋め込む工程をさらに含み、
前記第3工程は、
前記接地電極を形成する前に、前記第2ビアホール内から前記保護膜を除去する工程をさらに含む、
請求項10に記載の半導体装置の製造方法。 - 前記第1工程は、
前記第1ビアホールに前記ソース電極または前記中間電極を埋め込む前に、前記第1ビアホールの側面および底面に保護絶縁膜を形成する工程
をさらに含み、
前記第3工程は、
前記接地電極を形成する前に、前記第1ビアホールと前記第2ビアホールとの間の前記保護絶縁膜を除去する工程
をさらに含む、
請求項10または請求項11に記載の半導体装置の製造方法。 - 前記第3工程は、
前記窒化物半導体層と前記ダイヤモンド層とを接合する前に、前記ダイヤモンド層の前記第3主面上に接合層を形成する工程と、
前記接地電極を形成する前に、前記第1ビアホールと前記第2ビアホールとの間の前記接合層を除去する工程と、
を含む、
請求項10から請求項12のいずれか一項に記載の半導体装置の製造方法。
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- 2022-06-15 WO PCT/JP2022/023955 patent/WO2023242994A1/ja unknown
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