WO2023242994A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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WO2023242994A1
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via hole
layer
semiconductor device
nitride semiconductor
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PCT/JP2022/023955
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裕介 白柳
秀一 檜座
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三菱電機株式会社
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate

Definitions

  • the present disclosure relates to a semiconductor device, and particularly relates to a nitride semiconductor device and a method for manufacturing the same.
  • Nitride semiconductor devices such as field effect transistors (FETs) made from nitride semiconductors are known as semiconductor devices that operate in a high output and high frequency region.
  • FETs field effect transistors
  • Nitride semiconductor devices have a problem in that when their internal temperature rises due to heat generation during high-output operation, their electrical characteristics or reliability deteriorate. In order to suppress the temperature rise inside the semiconductor device, it is important to provide a material with high heat dissipation or a structure with high heat dissipation near the heat generating part.
  • Diamond boasts the highest thermal conductivity among solid substances, making it ideal as a heat dissipation material. Therefore, a semiconductor device has been developed that has a structure in which the entire substrate of the semiconductor device is replaced with diamond, that is, a structure in which diamond is used as a heat spreader.
  • a GaN on Diamond structure using gallium nitride (GaN) as a nitride semiconductor is well known.
  • GaN gallium nitride
  • it is difficult to grow a nitride semiconductor on diamond so such a structure can be achieved by growing diamond on a nitride semiconductor through an intermediate layer, or by pasting diamond on a nitride semiconductor. It is generally formed by
  • a via hole is generally formed to make contact between a front electrode on the front side of a semiconductor substrate and a back electrode on the back side, and is an opening formed by etching the semiconductor substrate from the back side. , is formed by covering the inside of the opening with a metal layer.
  • Patent Document 1 discloses a configuration in which a via hole penetrating a semi-insulating substrate is a multistage via hole consisting of a small diameter via hole on the front side and a large diameter via hole on the back side.
  • Patent Document 2 discloses a structure in which a single-stage via hole penetrating a diamond substrate is formed directly under a source electrode of a semiconductor device having a GaN on Diamond structure.
  • a technique for forming a single-stage via hole penetrating a diamond substrate there is, for example, a laser drilling technique disclosed in Patent Document 3.
  • the multi-stage via hole of Patent Document 1 is formed by dry etching.
  • the etching rate is very low because diamond is a difficult-to-etch material, and if only dry etching is used, it takes a long time to form a via hole, increasing costs.
  • a single-stage via hole penetrating the diamond substrate can be formed using a laser drill.
  • the laser that penetrates the diamond substrate causes significant damage to the front electrode. If poor conduction occurs between the electrodes, a problem arises in that desired high frequency characteristics cannot be obtained.
  • the present disclosure has been made to solve the above-mentioned problems, and provides desired high-frequency characteristics by suppressing damage to electrodes during formation of via holes in a nitride semiconductor device having a diamond substrate.
  • the purpose is to
  • a semiconductor device includes a nitride semiconductor layer having a first main surface and a second main surface opposite to the first main surface, and a third main surface opposite to the second main surface of the nitride semiconductor layer.
  • a diamond layer having a main surface and a fourth main surface opposite to the third main surface; a source electrode formed on the first main surface of the nitride semiconductor layer; a ground electrode formed on a surface, a first via hole penetrating between the first main surface and the second main surface of the nitride semiconductor layer, and a first via hole penetrating between the third main surface and the second main surface of the diamond layer; a second via hole penetrating between the fourth main surface and located at a position corresponding to the first via hole, and the source electrode and the ground electrode are connected to each other through the first via hole and the second via hole. electrically connected.
  • damage to the source electrode can be suppressed when the first and second via holes for connecting the source electrode and the ground electrode are formed, and desired high frequency characteristics can be obtained. be able to.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to Embodiment 1.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to Embodiment 1.
  • FIG. 1 is a top view of a semiconductor device according to Embodiment 1.
  • FIG. FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view showing a first step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing a second step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing a second step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing a second step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing a second step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view showing a third step of the method for manufacturing a semiconductor device according to the first embodiment.
  • FIG. 7 is a cross-sectional view showing a first step of a method for manufacturing a semiconductor device according to a second embodiment.
  • FIG. 7 is a cross-sectional view showing a first step of a method for manufacturing a semiconductor device according to a second embodiment.
  • FIG. 7 is a cross-sectional view showing the third step of the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 7 is a cross-sectional view showing the third step of the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. 7 is a cross-sectional view showing the third step of the method for manufacturing a semiconductor device according to the second embodiment.
  • FIG. FIG. 3 is a cross-sectional view of a semiconductor device according to a third embodiment.
  • FIG. 7 is a cross-sectional view showing a third step of the method for manufacturing a semiconductor device according to Embodiment 3.
  • FIG. 7 is a cross-sectional view showing a third step of the method for manufacturing a semiconductor device according to Embodiment 3.
  • FIG. 7 is a cross-sectional view showing a third step of the method for manufacturing a semiconductor device according to Embodiment 3.
  • FIG. 4 is a cross-sectional view of a semiconductor device according to a fourth embodiment.
  • FIG. 7 is a top view of a semiconductor device according to a fourth embodiment.
  • Embodiment 1 A-1 Configuration The configuration of the semiconductor device 101 according to the first embodiment will be described. As shown in FIG. 1, the semiconductor device 101 includes a nitride semiconductor layer 10, a diamond layer 11, a source electrode 13, a drain electrode 14, a gate electrode 15, and a ground electrode 17 as main components.
  • the nitride semiconductor layer 10 has a first main surface 51 that is the upper surface in FIG. .
  • the diamond layer 11 has a third main surface 53 that is the upper surface in FIG.
  • the second main surface 52 of the nitride semiconductor layer 10 is bonded to the third main surface 53 of the diamond layer 11 . That is, the third main surface 53 of the diamond layer 11 faces the second main surface 52 of the nitride semiconductor layer 10 .
  • the nitride semiconductor layer 10 has a hole between the first main surface 51 and the second main surface 52 from the first opening region 56 of the first main surface 51 to the second opening region 57 of the second main surface 52.
  • a penetrating first via hole 30 is formed.
  • the diamond layer 11 has a hole extending between the third main surface 53 and the fourth main surface 54 from the fourth opening region 59 of the fourth main surface 54 toward the third opening region 58 of the third main surface 53.
  • a second via hole 31 is formed. The first via hole 30 and the second via hole 31 are aligned with each other, and the first via hole 30 and the second via hole 31 are connected at the bonding interface 55 between the nitride semiconductor layer 10 and the diamond layer 11.
  • the first via hole 30 is processed so that the opening width of the second opening region 57 is equal to or smaller than the opening width of the first opening region 56.
  • the second via hole 31 is processed so that the opening width of the third opening region 58 is equal to or smaller than the opening width of the fourth opening region 59.
  • the shape of the second via hole 31 in plan view is preferably circular, rounded rectangular, or the like.
  • a source electrode 13 , a drain electrode 14 , and a gate electrode 15 are formed on the first main surface 51 of the nitride semiconductor layer 10 to be spaced apart from each other. A portion of the source electrode 13 is buried.
  • a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 , and the ground electrode 17 is embedded in the second via hole 31 from the fourth opening region 59 .
  • Source electrode 13 and ground electrode 17 are electrically connected through first via hole 30 and second via hole 31 .
  • a connection position 60 between the source electrode 13 and the ground electrode 17 is a portion where the second opening region 57 of the first via hole 30 and the third opening region 58 of the second via hole 31 overlap.
  • a metal film (not shown) with a thickness of 5 nm to 500 nm is formed as a power supply layer necessary when using plating. It's okay.
  • a semiconductor device is formed on the first main surface 51 of the nitride semiconductor layer 10.
  • a high electron mobility transistor as shown in the top view of FIG. 3 is shown as an example of a semiconductor device. 1 and 2 correspond to a cross section taken along line A1-A2 shown in FIG. 3.
  • FIG. The HEMT includes electrodes such as a source electrode 13, a drain electrode 14, and a gate electrode 15.
  • the source electrode 13 is configured to have the same potential as the ground electrode 17.
  • the nitride semiconductor layer 10 is composed of a single layer or a stack of layers made of, for example, GaN, AlGaN, InAlN, AlN, or the like.
  • the thickness of the nitride semiconductor layer 10 is preferably 10.0 ⁇ m or less, but may exceed 10.0 ⁇ m.
  • the diamond layer 11 is preferably manufactured by a CVD (Chemical Vaper Deposition) method.
  • the thickness of the diamond layer 11 is preferably 10 ⁇ m or more and 600 ⁇ m or less.
  • the material of the source electrode 13, drain electrode 14, gate electrode 15, ground electrode 17, and metal film (not shown) at the connection position 60 may be a single metal element or an alloy.
  • the single metal element one element selected from the group consisting of Cu, Ti, Al, Au, Ni, Nb, Pd, Pt, Cr, W, Ta, and Mo may be used.
  • the alloy AlSi, AlCu, AuGe, AuGa, AuSn, or the like may be used.
  • the material of the source electrode 13, drain electrode 14, gate electrode 15, ground electrode 17, and metal film at the connection position 60 may be a stack of two or more of the above materials.
  • FIGS. 4 to 13 are cross-sectional views showing a method for manufacturing the semiconductor device 101 according to the first embodiment.
  • a method for manufacturing the semiconductor device 101 will be described with reference to FIGS. 4 to 13. Note that, in these figures, elements corresponding to those shown in FIGS. 1 to 3 are given the same reference numerals as in FIGS. 1 to 3, and therefore their description may be omitted.
  • a support layer 12 made of Si, SiC, GaN, etc. is prepared, and a nitride semiconductor layer 10 is formed on the support layer 12.
  • the first semiconductor substrate 1a having a structure including the nitride semiconductor layer 10 on the support layer 12 is formed.
  • the upper surface of the nitride semiconductor layer 10 becomes the first main surface 51, and the surface of the nitride semiconductor layer 10 on the support layer 12 side becomes the second main surface 52.
  • the process of manufacturing and processing the first semiconductor substrate 1a will be referred to as a "first process.”
  • a drain electrode 14 and a gate electrode 15 are formed on the first main surface 51 of the nitride semiconductor layer 10.
  • a first via hole 30 is formed in the nitride semiconductor layer 10 from the first main surface 51 side.
  • the depth of the first via hole 30 is set to be equal to or less than the thickness of the nitride semiconductor layer 10.
  • the region where the first via hole 30 is formed on the first main surface 51 becomes the first opening region 56 .
  • the source electrode 13 is formed on the first main surface 51 of the nitride semiconductor layer 10, and the source electrode 13 is formed in the first via hole 30 from the first opening region 56 of the first via hole 30. A part of the electrode 13 is embedded. Note that in the case of the configuration shown in FIG. 2, the intermediate electrode 16 is buried in the first via hole 30, and the surface of the intermediate electrode 16 on the first main surface 51 side is flattened by a flattening process such as etchback or polishing. A source electrode 13 is formed thereon.
  • the support layer 12 is removed from the first semiconductor substrate 1a, and the second main surface 52 of the nitride semiconductor layer 10 is processed by grinding or polishing to make the second main surface 52 flat. and smoothen.
  • the bottom of the first via hole 30 is exposed to the second main surface 52, and the region where the first via hole 30 is exposed to the second main surface 52 is exposed to the second main surface 52. This becomes an opening area 57.
  • a diamond substrate 2 that will become the diamond layer 11 is prepared.
  • the step of processing the diamond substrate 2 will be referred to as a "second step.”
  • a second via hole 31 is formed in the diamond substrate 2 from the fourth main surface 54 side.
  • the second via hole 31 is formed by irradiating a laser beam onto a position on the fourth main surface 54 of the diamond substrate 2 corresponding to the first via hole 30 of the first semiconductor substrate 1a to penetrate the diamond substrate 2.
  • a Nd:YAG laser with a wavelength of 1064 nm is used as the laser.
  • the second via hole 31 is formed by scanning a focused laser beam having a laser diameter of 10 ⁇ m so as to draw a circle or a rectangle with rounded corners. Note that the second via hole 31 may be processed into a tapered shape by gradually decreasing the scanning diameter of the laser as the depth of the second via hole 31 increases.
  • a protective film 19 is applied inside the second via hole 31 from the third main surface 53 side of the diamond substrate 2, as shown in FIG.
  • the film is formed so as to be embedded in the area.
  • a silica-based thin film, a polyimide-based thin film, or the like is used, and the protective film 19 is applied by spray coating, spin coating, etc. to improve film properties.
  • the third main surface 53 of the diamond substrate 2 is processed by grinding or polishing to flatten and smooth the third main surface 53.
  • the protective film 19 formed on the third main surface 53 and burrs generated during processing of the second via hole 31 are removed. .
  • a nitride semiconductor layer 10 is formed on the diamond layer 11.
  • a second semiconductor substrate 3a having a structure is formed.
  • surface activated bonding can be used.
  • the process of manufacturing and processing the second semiconductor substrate 3a will be referred to as a "third process.”
  • the second main surface 52 of the nitride semiconductor layer 10 of the first semiconductor substrate 1a and the third main surface 53 of the diamond layer 11 of the diamond substrate 2 are bonded, and the bonded surface becomes the bonding interface 55. Furthermore, the second opening region 57 of the first via hole 30 of the first semiconductor substrate 1a and the third opening region 58 of the second via hole 31 of the diamond substrate 2 are aligned, and the second opening region 57 and the third opening region 58 of the second via hole 31 of the diamond substrate 2 are aligned. A portion where the region 58 overlaps becomes a connection position 60 between the source electrode 13 and the ground electrode 17.
  • the protective film 19 embedded in the second via hole 31 of the second semiconductor substrate 3a is removed using a processing technique such as wet etching or CDE (Chemical Dry Etching).
  • a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 of the second semiconductor substrate 3a and within the second via hole 31.
  • the ground electrode 17 can be formed by sputtering, electroless plating, electrolytic plating, vapor deposition, or the like. In this way, the semiconductor device 101 having the structure shown in FIG. 1 is completed.
  • the semiconductor device 101 includes the nitride semiconductor layer 10 having the first main surface 51 and the second main surface 52 on the opposite side, and the second main surface of the nitride semiconductor layer 10.
  • the diamond layer 11 has a third main surface 53 opposite to the surface 52 and a fourth main surface 54 on the opposite side.
  • a source electrode 13 is formed on the first main surface 51 of the nitride semiconductor layer 10 .
  • a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 .
  • a first via hole 30 is formed to penetrate between the first main surface 51 and the second main surface 52 of the nitride semiconductor layer 10 .
  • the second via hole 31 is formed to penetrate between the third main surface 53 and the fourth main surface 54 of the diamond layer 11 .
  • the second via hole 31 is arranged at a position corresponding to the first via hole 30.
  • Source electrode 13 and ground electrode 17 are electrically connected through first via hole 30 and second via hole 31 .
  • the method for manufacturing the semiconductor device 101 includes the following first to third steps.
  • the nitride semiconductor layer 10 is formed on the support layer 12, thereby forming a nitride semiconductor layer 10 having a first main surface 51 and a second main surface 52 on the opposite side.
  • This includes a step of grinding or polishing to expose the first via hole 30 on the second main surface 52.
  • a diamond substrate 2 made of a diamond layer 11 having a third main surface 53 and a fourth main surface 54 on the opposite side thereof is prepared, and a second via hole 31 penetrating the diamond layer 11 is formed by laser processing to form a fourth main surface 54. It includes a step of forming from the main surface 54 side and a step of grinding or polishing the third main surface 53 of the diamond layer 11.
  • the second main surface 52 of the nitride semiconductor layer 10 and the third main surface 53 of the diamond layer 11 are connected to the first via hole 30 and the second via hole 31.
  • a step of forming a second semiconductor substrate 3a including the nitride semiconductor layer 10 and the diamond layer 11 and grounding on the fourth main surface 54 of the diamond layer 11 and in the second via hole 31 are performed.
  • the method includes a step of forming an electrode 17.
  • the first via hole 30 of the nitride semiconductor layer 10 and the second via hole 31 of the diamond layer 11 are formed separately from each other. Therefore, the depths of the first via hole 30 and the second via hole 31 formed within the wafer and chip surface do not have any more variation than the variation in the thickness of the nitride semiconductor layer 10 and the diamond layer 11, respectively.
  • the in-plane uniformity within the chip surface is good. Furthermore, compared to forming the first via hole 30 and the second via hole 31 at the same time by laser processing or high-power dry etching, the influence of over-etching required during processing can be reduced. Etching damage to the source electrode 13 on the semiconductor layer 10 can be reduced.
  • the influence of roughening of the etched interface due to etching damage to the source electrode 13 can be suppressed.
  • the source electrode 13 and the ground electrode 17 are well electrically connected. Therefore, an increase in source inductance is suppressed, and deterioration of high frequency characteristics is prevented.
  • the first via hole 30 formed in the nitride semiconductor layer 10 is not affected by the laser processing used to form the second via hole 31. Therefore, the opening diameter of the first via hole 30 does not depend on the opening diameter of the second via hole 31 and can be formed using the processing dimensions of the photolithography process, which can contribute to miniaturization of the device size.
  • FIG. 16 is a cross-sectional view of the semiconductor device 102 according to the second embodiment.
  • the source electrode 13 (or the intermediate electrode 16 in FIG. 2) and the ground electrode 17 are joined at the connection position 60 inside the second opening region 57 of the first via hole 30.
  • a protective insulating film 20 is formed around the source electrode 13 (or intermediate electrode 16) embedded in the first via hole 30, that is, on the inner wall of the first via hole 30.
  • connection position 60 between the source electrode 13 (or intermediate electrode 16) and the ground electrode 17 is located between the first opening area 56 and the second opening area 57 of the first via hole 30, that is, between the first main surface 51 and the second opening area 57. It is located between the main surface 52 and the main surface 52 . Therefore, the source electrode 13 and the ground electrode 17 are joined inside the first via hole 30.
  • the second opening area 57 of the first via hole 30 is formed in the third opening of the second via hole 31.
  • it is inside region 58. That is, the second opening area 57 of the first via hole 30 is preferably included in the third opening area 58 of the second via hole 31.
  • FIGS. 17 to 24 are cross-sectional views showing a method for manufacturing the semiconductor device 102 according to the second embodiment. Hereinafter, a method for manufacturing the semiconductor device 102 will be described with reference to FIGS. 17 to 24.
  • the "first step" of manufacturing and processing the first semiconductor substrate 1b having a structure including the nitride semiconductor layer 10 on the support layer 12 will be described.
  • a support layer 12 of Si, SiC, GaN, or the like is prepared, and a nitride semiconductor layer 10 is formed on the support layer 12, thereby manufacturing a first semiconductor substrate 1b.
  • a drain electrode 14 and a gate electrode 15 are formed on the first main surface 51 of the nitride semiconductor layer 10.
  • a first via hole 30 is formed in the nitride semiconductor layer 10 from the first main surface 51 side.
  • the depth of the first via hole 30 is set to be equal to or less than the thickness of the nitride semiconductor layer 10.
  • a protective insulating film 20 is formed on the side and bottom surfaces of the first via hole 30. Then, by forming the source electrode 13 on the first main surface 51 of the nitride semiconductor layer 10 and forming a part of the source electrode 13 on the protective insulating film 20 in the first via hole 30, the first via hole is formed. 30 is filled with a part of the source electrode 13. Note that when using the intermediate electrode 16 as shown in FIG. The surface on the surface 51 side is flattened, and the source electrode 13 is formed thereon.
  • a silicon oxide film, a silicon nitride film, or the like is used as the protective insulating film 20, and these can be formed by a CVD method, an ALD (Atomic Layer Deposition) method, a sputtering method, or the like.
  • the thickness of the protective insulating film 20 is set smaller than the depth of the first via hole 30. The boundary between the bottom of the source electrode 13 (or intermediate electrode 16) and the protective insulating film 20 becomes the connection position 60 between the source electrode 13 (or intermediate electrode 16) and the ground electrode 17.
  • the support layer 12 is removed from the first semiconductor substrate 1b, and the second main surface 52 of the nitride semiconductor layer 10 is processed by grinding or polishing to make the second main surface 52 flat. and smoothen.
  • the bottom of the first via hole 30 is exposed to the second main surface 52, and the region where the first via hole 30 is exposed to the second main surface 52 is exposed to the second main surface 52. This becomes an opening area 57.
  • the protective insulating film 20 formed on the bottom surface of the first via hole 30 is exposed in the second opening region 57 .
  • the "second step" of processing the diamond substrate 2 is similar to that described in Embodiment 1 with reference to FIGS. 9 to 12, so its description here will be omitted.
  • the diamond layer 11 is bonded.
  • a second semiconductor substrate 3b having a structure including a nitride semiconductor layer 10 is formed.
  • the second main surface 52 of the nitride semiconductor layer 10 of the first semiconductor substrate 1b and the third main surface 53 of the diamond layer 11 of the diamond substrate 2 are bonded, and the bonded surface becomes a bonding interface 55.
  • the second opening region 57 of the first via hole 30 of the first semiconductor substrate 1b and the third opening region 58 of the second via hole 31 of the diamond substrate 2 are aligned.
  • the protective film 19 embedded in the second via hole 31 of the second semiconductor substrate 3b and the protective insulating film 20 exposed in the second opening region 57 of the first via hole 30 are separated. It is removed using processing techniques such as wet etching and CDE (Chemical Dry Etching). That is, in this step, the protective insulating film 20 between the first via hole 30 and the second via hole 31 is removed, and the first via hole 30 and the second via hole 31 are connected.
  • processing techniques such as wet etching and CDE (Chemical Dry Etching). That is, in this step, the protective insulating film 20 between the first via hole 30 and the second via hole 31 is removed, and the first via hole 30 and the second via hole 31 are connected.
  • a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 of the second semiconductor substrate 3b and within the second via hole 31.
  • the ground electrode 17 can be formed by sputtering, electroless plating, electrolytic plating, vapor deposition, or the like.
  • the connection position 60 between the source electrode 13 and the ground electrode 17 is located from the third main surface 53 of the nitride semiconductor layer 10 to the first It enters the inside of the via hole 30.
  • the source electrode 13 and the ground electrode 17 are joined inside the first via hole 30. In this way, the semiconductor device 102 having the structure shown in FIG. 16 is completed.
  • the semiconductor device 101 when the first semiconductor substrate 1a and the diamond substrate 2 are bonded by surface activated bonding, the The metal component of the source electrode 13 (or the intermediate electrode 16) may be exposed by a surface activation process such as Ar irradiation, and the metal component may adhere to the entire surface of the bonding interface 55. In that case, an unintended conductive layer is formed between the nitride semiconductor layer 10 and the diamond layer 11, which may lead to worsening of current collapse.
  • a surface activation process such as Ar irradiation
  • the source electrode 13 (or intermediate electrode 16) and the ground electrode 17 are joined inside the first via hole 30.
  • a protective insulating film 20 is formed on the bottom surface of the first via hole 30 of the nitride semiconductor layer 10, and the first semiconductor substrate 1a is bonded to the diamond substrate 2.
  • the protective insulating film 20 formed on the bottom surface of the first via hole 30 is removed, and the ground electrode 17 is formed in the first via hole 30 and the second via hole 31.
  • the protective insulating film 20 formed on the bottom surface of the first via hole 30 prevents metal components from adhering to the bonding interface 55, which is a concern during surface activation steps such as Ar irradiation. Formation of an unintended conductive layer between layers 11 can be avoided. In particular, suppressing the formation of a conductive layer at the bonding interface 55 leads to suppressing deterioration of current collapse, which is a concern when using a device such as a HEMT as a bonded substrate.
  • FIG. 25 is a cross-sectional view of the semiconductor device 103 according to the third embodiment.
  • the semiconductor device 103 according to the third embodiment has a bonding layer 21 between the second main surface 52 of the nitride semiconductor layer 10 and the third main surface 53 of the diamond layer 11.
  • the other configurations are similar to the semiconductor device 101 according to the first embodiment or the semiconductor device 102 according to the second embodiment.
  • a semiconductor device 103 according to the third embodiment a structure in which a bonding layer 21 is added to the structure of the semiconductor device 102 (FIG. 16) according to the second embodiment is shown as a representative example.
  • a silicon-based thin film such as amorphous silicon or crystalline silicon, a silicon carbide-based thin film, a silicon nitride-based thin film, a silicon oxide-based thin film, a gallium oxide-based thin film, etc. are used. If the bonding layer 21 is a conductor, the high frequency characteristics of the semiconductor device 103 will deteriorate, so the specific resistance of the bonding layer 21 is preferably 1.0 ⁇ or more.
  • the thickness of the bonding layer 21 may be 1 nm or more and 100 nm or less. However, if the thickness of the bonding layer 21 is large, the heat dissipation of the semiconductor device 103 will be reduced, so the thickness of the bonding layer 21 is preferably 1 nm or more and 50 nm or less.
  • the “first step” of manufacturing and processing the first semiconductor substrate 1b (or the first semiconductor substrate 1a) having a structure including the nitride semiconductor layer 10 on the support layer 12 is as shown in FIG. 17 in the second embodiment. Since this is similar to what was explained using FIG. 21 (or what was explained using FIGS. 4 to 8 in Embodiment 1), the explanation here will be omitted.
  • a bonding layer 21 having a thickness of, for example, 10 nm is formed on the third main surface 53 of the diamond layer 11 of the diamond substrate 2 processed in the second step, and then, as shown in FIG.
  • a bonding layer 21 is provided between the diamond layer 11 and the nitride semiconductor layer 10.
  • a second semiconductor substrate 3c having a structure is formed. At this time, the second opening area 57 of the first via hole 30 of the first semiconductor substrate 1b and the third opening area 58 of the second via hole 31 of the diamond substrate 2 are aligned.
  • the protective film 19 embedded in the second via hole 31 of the second semiconductor substrate 3b, the bonding layer 21 between the second via hole 31 and the first via hole 30, and the The protective insulating film 20 exposed in the second opening region 57 of the first via hole 30 is removed using a processing technique such as wet etching or CDE (Chemical Dry Etching). That is, in this step, the bonding layer 21 and the protective insulating film 20 between the first via hole 30 and the second via hole 31 are removed, and the first via hole 30 and the second via hole 31 are connected.
  • a processing technique such as wet etching or CDE (Chemical Dry Etching). That is, in this step, the bonding layer 21 and the protective insulating film 20 between the first via hole 30 and the second via hole 31 are removed, and the first via hole 30 and the second via hole 31 are connected.
  • a ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 of the second semiconductor substrate 3b and within the second via hole 31.
  • the ground electrode 17 can be formed by sputtering, electroless plating, electrolytic plating, vapor deposition, or the like.
  • the connection position 60 between the source electrode 13 and the ground electrode 17 is located from the third main surface 53 of the nitride semiconductor layer 10 to the first It enters the inside of the via hole 30.
  • the source electrode 13 and the ground electrode 17 are joined inside the first via hole 30. In this way, the semiconductor device 103 having the structure shown in FIG. 25 is completed.
  • the semiconductor device 103 according to the third embodiment has the bonding layer 21 between the second main surface 52 of the nitride semiconductor layer 10 and the third main surface 53 of the diamond layer 11.
  • the bonding layer 21 contributes to improving bonding performance in bonding the nitride semiconductor layer 10 and the diamond layer 11 with different materials.
  • the protective insulating film 20 in the first via hole 30 and the protective film 19 in the second via hole 31 are nitrided. It is also possible to alleviate the influence on the bonding properties of dissimilar material bonding between the semiconductor layer 10 and the diamond layer 11, thereby improving the bonding properties at the wafer level. Improving bonding properties at the wafer level contributes to improving device yields.
  • the other configurations are similar to the semiconductor device 101 according to the first embodiment, the semiconductor device 102 according to the second embodiment, or the semiconductor device 103 according to the third embodiment.
  • the structure of the semiconductor device 103 according to the third embodiment (FIG. 25) is changed so that one second via hole 31 straddles two first via holes 30.
  • a typical example is shown below.
  • FIG. 29 shows an example in which two source electrodes 13 are connected to the ground electrode 17 in the third opening area 58 of one second via hole 31, in the third opening area 58 of one second via hole 31, , three or more source electrodes 13 may be connected to the ground electrode 17.
  • a HEMT including two source electrodes 13 as shown in the top view of FIG. 30 is shown as an example of a semiconductor device.
  • FIG. 29 shows a cross section taken along line A1-A2 in FIG. 30.
  • a first via hole 30 is formed directly under each of the two source electrodes 13, and the source electrode 13 is embedded in each first via hole 30.
  • the second opening area 57 of the two first via holes 30 is arranged within the third opening area 58 of the second via hole 31 of the diamond layer 11 .
  • the ground electrode 17 is formed on the fourth main surface 54 of the diamond layer 11 and within the second via hole 31 .
  • the two source electrodes 13 and the ground electrode 17 are connected at two connection positions 60 where the third opening area 58 of the second via hole 31 and either of the second opening areas 57 of the two first via holes 30 overlap. Connected.
  • the method for manufacturing the semiconductor device 104 according to the fourth embodiment is similar to the method for manufacturing the semiconductor device 101 according to the first embodiment, the semiconductor device 102 according to the second embodiment, or the semiconductor device 103 according to the third embodiment. However, the semiconductor device 104 is arranged such that the second opening region 57 of two or more first via holes 30 of the nitride semiconductor layer 10 is included in the third opening region 58 of one second via hole 31 of the diamond layer 11. It is necessary to lay out the components of
  • the first via hole 30 formed in the nitride semiconductor layer 10 can be processed to have an area of 10 ⁇ m or less using photolithography technology.
  • the second via hole 31 formed in the diamond layer 11 is formed by laser processing, and it is necessary to ensure an area with a focused laser diameter of 10 ⁇ m or more. Therefore, in a structure in which only one first via hole 30 is formed in the third opening region 58 of one second via hole 31, miniaturization of the device size is difficult due to the restriction of the area required for the second via hole 31. There will be limits.

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Abstract

半導体装置（１０１）は、第１主面（５１）およびその反対側の第２主面（５２）を有する窒化物半導体層（１０）と、窒化物半導体層（１０）の第２主面（５２）に対向する第３主面（５３）およびその反対側の第４主面（５４）を有するダイヤモンド層（１１）とを備える。窒化物半導体層（１０）の第１主面（５１）上にはソース電極（１３）が形成されている。ダイヤモンド層（１１）の第４主面（５４）上には接地電極（１７）が形成されている。窒化物半導体層（１０）を貫通するように、第１ビアホール（３０）が形成されている。ダイヤモンド層（１１）を貫通するように、第２ビアホール（３１）が形成されている。第２ビアホール（３１）は、第１ビアホール（３０）に対応する位置に配置されており、ソース電極（１３）と接地電極（１７）とは、第１ビアホール（３０）および第２ビアホール（３１）を通して電気的に接続されている。

Description

半導体装置および半導体装置の製造方法
　本開示は、半導体装置に関し、特に、窒化物半導体装置およびその製造方法に関する。
　高出力かつ高周波領域で動作する半導体装置として、窒化物半導体から作製される電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）などの窒化物半導体装置が知られている。窒化物半導体装置は、高出力動作時の発熱により内部の温度が上昇すると、電気的特性または信頼性が低下するという問題を有している。半導体装置内部の温度上昇を抑制するためには、放熱性の高い材料または放熱性の高い構造を発熱部の近傍に設けることが重要である。
　ダイヤモンドは、固体物質中で最も高い熱伝導率を誇っており、放熱用材料として最適である。そのため、半導体装置の基板全体をダイヤモンドで置換した構造、つまり、ダイヤモンドをヒートスプレッダとして用いた構造を持つ半導体装置が開発されている。特に、窒化物半導体として窒化ガリウム（ＧａＮ）を用いたGaN on Diamond構造がよく知られている。ただし、ダイヤモンド上に窒化物半導体を成長させることは困難であるため、そのような構造は、窒化物半導体上に中間層を介してダイヤモンドを成長させたり、窒化物半導体上にダイヤモンドを貼り付けたりして形成されるのが一般的である。
　半導体装置で所望の高周波特性を得ようとする場合、半導体基板にビアホールを形成する必要がある。ビアホールは、一般的には、半導体基板の表面側の表面電極と裏面側の裏面電極との間のコンタクトをとるために形成されるものであり、半導体基板に裏面からのエッチングによって開口を形成し、当該開口内を金属層で被覆することにより形成される。ビアホールを用いることにより、ワイヤボンディング構造を省略でき、ソースインダクタンスの低減、ひいては高周波特性の向上による高性能化を達成することができる。
　特許文献１には、半絶縁性基板を貫通するビアホールを、表面側の小口径ビアホールと、裏面側の大口径ビアホールとからなる多段ビアホールとした構成が開示されている。また、特許文献２には、GaN on Diamond構造の半導体装置のソース電極の直下に、ダイヤモンド基板を貫通する単段のビアホールが形成された構造が開示されている。ダイヤモンド基板を貫通する単段のビアホールを形成する技術としては、例えば特許文献３に開示されたレーザドリル加工技術がある。
特許第５１００１８５号公報 国際公開第２０２０／２５５２５９号 特開平５－１６０２９４号公報
　特許文献１の多段ビアホールは、ドライエッチングにより形成される。しかし、半絶縁性基板にダイヤモンド基板を用いる場合、ダイヤモンドは難エッチング材料であるためエッチングレートが非常に低く、ドライエッチングのみではビアホールの形成に多大な時間を要し、コストが増大する。ダイヤモンドのドライエッチングでのエッチングレートを上げるためには、高パワーでのエッチングが必要となるが、高パワーでのエッチングには、エッチング深さの面内の不均一性、ならびに、エッチング界面へのダメージといった課題がある。
　上述したように、ダイヤモンド基板を貫通する単段のビアホールは、レーザドリルを用いて形成することができる。しかし、GaN on Diamond構造の半導体装置に対し、ダイヤモンド基板の裏面側からレーザドリルでビアホールを形成する場合は、ダイヤモンド基板を貫通したレーザーが表面電極に与えるダメージが大きいため、それによって表面電極と裏面電極との間に導通不良が生じると、所望の高周波特性が得られなくなることが課題となる。
　本開示は、以上のような課題を解決するためになされたものであり、ダイヤモンド基板を有する窒化物半導体装置において、ビアホール形成時の電極へのダメージを抑制することにより、所望の高周波特性を得ることを目的とする。
　本開示に係る半導体装置は、第１主面および前記第１主面の反対側の第２主面を有する窒化物半導体層と、前記窒化物半導体層の前記第２主面に対向する第３主面および前記第３主面の反対側の第４主面を有するダイヤモンド層と、前記窒化物半導体層の前記第１主面上に形成されたソース電極と、前記ダイヤモンド層の前記第４主面上に形成された接地電極と、前記窒化物半導体層の前記第１主面と前記第２主面との間を貫通する第１ビアホールと、前記ダイヤモンド層の前記第３主面と前記第４主面との間を貫通し、前記第１ビアホールに対応する位置に配置された第２ビアホールと、を備え、前記ソース電極と前記接地電極とは、前記第１ビアホールおよび前記第２ビアホールを通して電気的に接続されている。
　本開示の半導体装置によれば、ソース電極と接地電極とを接続するための第１および第２ビアホールが形成されるときのソース電極へのダメージを抑制することができ、所望の高周波特性を得ることができる。
　本開示の目的、特徴、態様、および利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の断面図である。 実施の形態１に係る半導体装置の上面図である。 実施の形態１に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第２工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第２工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第２工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第２工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態１に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態２に係る半導体装置の断面図である。 実施の形態２に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第１工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態２に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態３に係る半導体装置の断面図である。 実施の形態３に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態３に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態３に係る半導体装置の製造方法の第３工程を示す断面図である。 実施の形態４に係る半導体装置の断面図である。 実施の形態４に係る半導体装置の上面図である。
　以下、本開示に係る半導体装置およびその製造方法を図面に基づいて詳細に説明する。各図面においては、理解の容易のため、各部材の縮図が実際とは異なる場合がある。
　Ａ．実施の形態１
　Ａ－１．構成
　実施の形態１に係る半導体装置１０１の構成について説明する。図１に示すように、半導体装置１０１は、主な構成要素として、窒化物半導体層１０、ダイヤモンド層１１、ソース電極１３、ドレイン電極１４、ゲート電極１５および接地電極１７を備えている。
　窒化物半導体層１０は、図１における上側の面である第１主面５１と、下側の面すなわち第１主面５１の反対側の面である第２主面５２とを有している。ダイヤモンド層１１は、図１における上側の面である第３主面５３と、下側の面すなわち第３主面５３の反対側の面である第４主面５４とを有している。ダイヤモンド層１１の第３主面５３に、窒化物半導体層１０の第２主面５２が接合されている。すなわち、ダイヤモンド層１１の第３主面５３は、窒化物半導体層１０の第２主面５２に対向している。
　窒化物半導体層１０には、第１主面５１の第１開口領域５６から第２主面５２の第２開口領域５７に向かって、第１主面５１と第２主面５２との間を貫通する第１ビアホール３０が形成されている。ダイヤモンド層１１には、第４主面５４の第４開口領域５９から第３主面５３の第３開口領域５８に向かって、第３主面５３と第４主面５４との間を貫通する第２ビアホール３１が形成されている。第１ビアホール３０と第２ビアホール３１とは、互いに位置合わせされており、窒化物半導体層１０とダイヤモンド層１１との接合界面５５で第１ビアホール３０と第２ビアホール３１とが接続する。
　第１ビアホール３０は、第２開口領域５７の開口幅が、第１開口領域５６の開口幅と同等もしくはそれ以下のサイズとなるように加工されている。第２ビアホール３１は、第３開口領域５８の開口幅が、第４開口領域５９の開口幅と同等かそれ以下のサイズとなるように加工されている。第２ビアホール３１の加工性と、接地電極１７の被膜性とを向上させるために、第２ビアホール３１の平面視形状は、円形、角丸長方形などであることが好ましい。
　窒化物半導体層１０の第１主面５１上には、ソース電極１３、ドレイン電極１４およびゲート電極１５が、互いに離間して形成されており、第１ビアホール３０には、第１開口領域５６からソース電極１３の一部が埋め込まれている。ダイヤモンド層１１の第４主面５４上には、接地電極１７が形成されており、第２ビアホール３１には、第４開口領域５９から接地電極１７が埋め込まれている。ソース電極１３と接地電極１７とは、第１ビアホール３０および第２ビアホール３１を通して電気的に接続されている。ソース電極１３と接地電極１７との接続位置６０は、第１ビアホール３０の第２開口領域５７と第２ビアホール３１の第３開口領域５８とが重なる部分となる。
　図１には、第１ビアホール３０にソース電極１３の一部を埋め込み、ソース電極１３と接地電極１７とが直接接続する構成を示した。しかし、埋め込み性の向上を目的として、図２に示すように、第１ビアホール３０に中間電極１６を埋め込み、ソース電極１３と接地電極１７とが中間電極１６を介して接続するようにしてもよい。中間電極１６とソース電極１３とは、第１主面５１にて接続される。中間電極１６の材料は、一般的なビアプラグに用いられるＷ、Ｃｕ、Ａｌ、Ａｕなどでよい。
　また、ソース電極１３（もしくは中間電極１６）と接地電極１７との接続位置６０には、めっき加工を用いる際に必要な給電層として、厚さ５ｎｍ～５００ｎｍの金属膜（不図示）が形成されてもよい。
　窒化物半導体層１０の第１主面５１上には、半導体デバイスが形成される。本実施の形態では、半導体デバイスの一例として、図３の上面図に示すような高電子移動度トランジスタ（High Electron Mobility Transistor：ＨＥＭＴ）を示す。図１および図２は、図３に示すＡ１－Ａ２線に沿った断面に対応している。ＨＥＭＴは、ソース電極１３、ドレイン電極１４、ゲート電極１５などの電極を備える。ソース電極１３は接地電極１７と同電位になるように構成されている。
　窒化物半導体層１０は、例えばＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＮなどからなる単層もしくは積層により構成される。窒化物半導体層１０の厚さは、１０．０μｍ以下が好ましいが、１０．０μｍを超えてもよい。
　ダイヤモンド層１１には、単結晶ダイヤモンドまたは多結晶ダイヤモンドが用いられる。ダイヤモンド層１１は、ＣＶＤ（Chemical Vaper Deposition）法で作製されることが好適である。ダイヤモンド層１１の厚みは１０μｍ以上６００μｍ以下であることが好ましい。
　ソース電極１３、ドレイン電極１４、ゲート電極１５、接地電極１７、および接続位置６０の金属膜（不図示）の材料は、単一の金属元素でも合金でもよい。単一の金属元素としては、Ｃｕ、Ｔｉ、Ａｌ、Ａｕ、Ｎｉ、Ｎｂ、Ｐｄ、Ｐｔ、Ｃｒ、Ｗ、Ｔａ、およびＭｏからなる群から選択された一つの元素が用いられてもよい。合金としては、ＡｌＳｉ、ＡｌＣｕ、ＡｕＧｅ、ＡｕＧａ、またはＡｕＳｎなどが用いられてもよい。また、ソース電極１３、ドレイン電極１４、ゲート電極１５、接地電極１７、および接続位置６０の金属膜の材料は、上記のいずれか２つ以上の材料を積層したものであってもよい。
　Ａ－２．製造方法
　図４から図１３は、実施の形態１に係る半導体装置１０１の製造方法を示す断面図である。以下、図４から図１３を参照して、半導体装置１０１の製造方法を説明する。なお、これらの図において、図１から図３に示した要素に対応する要素には、図１から図３と同一の符号を付してあるため、それらの説明は省略されることもある。
　まず、図４に示すように、Ｓｉ、ＳｉＣ、ＧａＮなどからなる支持層１２を用意し、支持層１２上に窒化物半導体層１０を形成する。これにより、支持層１２上に窒化物半導体層１０を備えた構造を有する第１半導体基板１ａが形成される。このとき窒化物半導体層１０の上面が第１主面５１となり、窒化物半導体層１０の支持層１２側の面が第２主面５２となる。以下、第１半導体基板１ａを製作して加工する工程を「第１工程」と称す。
　次に、図５に示すように、窒化物半導体層１０の第１主面５１上にドレイン電極１４、ゲート電極１５を形成する。
　そして、図６に示すように、窒化物半導体層１０に第１主面５１側から第１ビアホール３０を形成する。このとき、第１ビアホール３０の深さは、窒化物半導体層１０の膜厚と同じかそれ以下とする。第１主面５１における第１ビアホール３０の形成領域が第１開口領域５６となる。
　次に、図７に示すように、窒化物半導体層１０の第１主面５１上にソース電極１３を形成すると共に、第１ビアホール３０の第１開口領域５６から、第１ビアホール３０内をソース電極１３の一部で埋め込む。なお、図２の構成とする場合、第１ビアホール３０内には中間電極１６を埋め込み、エッチバック、研磨などの平坦化プロセスにより中間電極１６の第１主面５１側の面を平坦化し、その上にソース電極１３を形成する。
　そして、図８に示すように、第１半導体基板１ａから支持層１２を除去し、窒化物半導体層１０の第２主面５２を研削もしくは研磨により加工することで、第２主面５２を平坦化かつ平滑化する。窒化物半導体層１０の第２主面５２を加工する過程で、第１ビアホール３０の底が第２主面５２に露出し、第１ビアホール３０が第２主面５２に露出した領域が第２開口領域５７となる。
　次に、図９に示すように、ダイヤモンド層１１となるダイヤモンド基板２を用意する。以下、ダイヤモンド基板２を加工する工程を「第２工程」と称す。
　第２工程では、まず、図１０で示すように、ダイヤモンド基板２に第４主面５４側から第２ビアホール３１を形成する。第２ビアホール３１は、ダイヤモンド基板２の第４主面５４における、第１半導体基板１ａの第１ビアホール３０に対応した位置にレーザーを照射し、ダイヤモンド基板２を貫通加工することによって形成される。レーザーには、波長が１０６４ｎｍであるＮｄ：ＹＡＧレーザーを用いる。レーザー加工においては、集光されたレーザー径１０μｍのレーザーを、円もしくは角丸長方形を描くように走査し、第２ビアホール３１を形成する。なお、第２ビアホール３１の深さが深くなるにつれて、レーザーの走査径を徐々に小さくすることで、第２ビアホール３１をテーパー形状に加工してもよい。
　次に、第２ビアホール３１内部の保護および接合前の研磨不良を抑制するために、図１１に示すように、保護膜１９を、ダイヤモンド基板２の第３主面５３側から第２ビアホール３１内に埋め込むように成膜する。保護膜１９としては、シリカ系の薄膜、ポリイミド系の薄膜などが用いられ、保護膜１９は、被膜性を高めるためにスプレーコート、スピンコートなどにより塗布される。
　続いて、図１２に示すように、ダイヤモンド基板２の第３主面５３を研削もしくは研磨により加工し、第３主面５３を平坦化かつ平滑化する。ダイヤモンド基板２の第３主面５３を研削もしくは研磨により加工する過程で、第３主面５３上に成膜された保護膜１９、および第２ビアホール３１の加工時に生じたバリなどが除去される。
　その後、図１３に示すように、第１工程で加工された第１半導体基板１ａと、第２工程で加工されたダイヤモンド基板２とを接合することで、ダイヤモンド層１１上に窒化物半導体層１０を備えた構造を有する第２半導体基板３ａを形成する。第１半導体基板１ａとダイヤモンド基板２との接合手法としては、表面活性化接合を用いることができる。以下、第２半導体基板３ａを製作して加工する工程を「第３工程」と称す。
　第２半導体基板３ａを形成する際、第１半導体基板１ａの窒化物半導体層１０の第２主面５２と、ダイヤモンド基板２のダイヤモンド層１１の第３主面５３とが接合され、その接合面が接合界面５５となる。また、第１半導体基板１ａの第１ビアホール３０の第２開口領域５７と、ダイヤモンド基板２の第２ビアホール３１の第３開口領域５８との位置が合わせられ、第２開口領域５７と第３開口領域５８とが重なる部分が、ソース電極１３と接地電極１７との接続位置６０となる。
　次に、図１４に示すように、第２半導体基板３ａの第２ビアホール３１内に埋め込まれている保護膜１９をウェットエッチング、ＣＤＥ（Chemical Dry Etching）などの加工技術を用いて除去する。
　続いて、図１５に示すように、第２半導体基板３ａのダイヤモンド層１１の第４主面５４上と第２ビアホール３１内に接地電極１７を形成する。接地電極１７はスパッタリング法、無電解メッキ、電解メッキ、蒸着などにより成膜することができる。こうして、図１に示した構造の半導体装置１０１が完成する。
　Ａ－３．効果
　以上のように、実施の形態１に係る半導体装置１０１は、第１主面５１およびその反対側の第２主面５２を有する窒化物半導体層１０と、窒化物半導体層１０の第２主面５２に対向する第３主面５３およびその反対側の第４主面５４を有するダイヤモンド層１１とを備える。窒化物半導体層１０の第１主面５１上には、ソース電極１３が形成される。ダイヤモンド層１１の第４主面５４上には、接地電極１７が形成される。窒化物半導体層１０の第１主面５１と第２主面５２との間を貫通するように、第１ビアホール３０が形成される。ダイヤモンド層１１の第３主面５３と第４主面５４との間を貫通するように、第２ビアホール３１が形成される。第２ビアホール３１は、第１ビアホール３０に対応する位置に配置される。ソース電極１３と接地電極１７とは、第１ビアホール３０および第２ビアホール３１を通して電気的に接続されている。
　また、半導体装置１０１の製造方法は、以下の第１工程から第３工程を備える。第１工程は、支持層１２上に窒化物半導体層１０を形成することで、第１主面５１およびその反対側の第２主面５２を有する窒化物半導体層１０と、窒化物半導体層１０の第２主面５２側を支持する支持層１２とを備える第１半導体基板１ａを製作する工程と、窒化物半導体層１０に第１主面５１側から第１ビアホール３０を形成する工程と、第１ビアホール３０に、ソース電極１３またはソース電極１３に接続する中間電極１６を埋め込む工程と、第１半導体基板１ａから支持層１２を除去すると共に、窒化物半導体層１０の第２主面５２を研削もしくは研磨して、第２主面５２に第１ビアホール３０を露出させる工程と、を含む。第２工程は、第３主面５３およびその反対側の第４主面５４を有するダイヤモンド層１１からなるダイヤモンド基板２を用意し、ダイヤモンド層１１を貫通する第２ビアホール３１をレーザー加工により第４主面５４側から形成する工程と、ダイヤモンド層１１の第３主面５３を研削もしくは研磨する工程と、を含む。第３工程は、第１工程および第２工程の後に、窒化物半導体層１０の第２主面５２とダイヤモンド層１１の第３主面５３とを、第１ビアホール３０と第２ビアホール３１との位置を合わせて接合することで、窒化物半導体層１０とダイヤモンド層１１とを含む第２半導体基板３ａを形成する工程と、ダイヤモンド層１１の第４主面５４上および第２ビアホール３１内に接地電極１７を形成する工程と、を含む。
　半導体装置１０１では、窒化物半導体層１０の第１ビアホール３０とダイヤモンド層１１の第２ビアホール３１とは、各々分離した状態で形成されている。そのため、ウェハおよびチップ面内に形成されている第１ビアホール３０および第２ビアホール３１の深さには、それぞれ窒化物半導体層１０およびダイヤモンド層１１の厚さのばらつき以上のばらつきは無く、ウェハおよびチップ面内の面内での均一性は良好なものとなる。また、レーザー加工もしくは高パワーのドライエッチングで、第１ビアホール３０と第２ビアホール３１とを同時に形成する場合と比較して、加工の際に必要となるオーバーエッチングの影響を軽減できるため、窒化物半導体層１０上のソース電極１３に対してのエッチングダメージを小さくできる。よって、ソース電極１３のエッチングダメージに起因するエッチング界面の荒れの影響を抑制できる。その結果、ソース電極１３と接地電極１７とが、良好に導通する。そのため、ソースインダクタンスの増加が抑制され、高周波特性の劣化が防止される。
　さらに、ダイヤモンド層１１の第２ビアホール３１を形成する際のダイヤモンド層１１の除去を全てドライエッチングにより行う必要がないため、短時間でダイヤモンド層１１に第２ビアホール３１を形成することが可能である。さらに、窒化物半導体層１０に形成する第１ビアホール３０は、第２ビアホール３１の形成に用いるレーザー加工の影響を受けない。よって、第１ビアホール３０の開口径は、第２ビアホール３１の開口径に依存せず、フォトリソグラフィー工程の加工寸法で形成することができるため、デバイスサイズの微細化に寄与できる。
　Ｂ．実施の形態２
　Ｂ－１．構成
　図１６は、実施の形態２に係る半導体装置１０２の断面図である。実施の形態２に係る半導体装置１０２においては、第１ビアホール３０の第２開口領域５７の内側の接続位置６０で、ソース電極１３（もしくは図２の中間電極１６）と接地電極１７とが接合する。さらに、第１ビアホール３０に埋め込まれているソース電極１３（もしくは中間電極１６）の周囲、すなわち第１ビアホール３０の内壁に、保護絶縁膜２０が形成されている。
　また、ソース電極１３（もしくは中間電極１６）と接地電極１７との接続位置６０は、第１ビアホール３０の第１開口領域５６と第２開口領域５７の間、すなわち第１主面５１と第２主面５２との間に位置している。よって、ソース電極１３と接地電極１７とは、第１ビアホール３０の内部で接合されている。
　なお、接地電極１７の一部を第１ビアホール３０内に形成する際の被膜性が悪化することを防止するため、第１ビアホール３０の第２開口領域５７は、第２ビアホール３１の第３開口領域５８の内側にあることが好ましい。すなわち、第１ビアホール３０の第２開口領域５７は、第２ビアホール３１の第３開口領域５８に内包されていることが好ましい。
　Ｂ－２．製造方法
　図１７から図２４は、実施の形態２に係る半導体装置１０２の製造方法を示す断面図である。以下、図１７から図２４を参照して、半導体装置１０２の製造方法を説明する。
　まず、支持層１２上に窒化物半導体層１０を備えた構造を有する第１半導体基板１ｂを製作して加工する「第１工程」について説明する。図１７に示すように、Ｓｉ、ＳｉＣ、ＧａＮなどの支持層１２を用意し、支持層１２上に窒化物半導体層１０を形成することで、第１半導体基板１ｂを製作する。
　次に、図１８に示すように、窒化物半導体層１０の第１主面５１上にドレイン電極１４、ゲート電極１５を形成する。
　そして、図１９に示すように、窒化物半導体層１０に第１主面５１側から第１ビアホール３０を形成する。このとき、第１ビアホール３０の深さは、窒化物半導体層１０の膜厚と同じかそれ以下とする。
　次に、図２０に示すように、第１ビアホール３０の側面および底面に保護絶縁膜２０を成膜する。そして、窒化物半導体層１０の第１主面５１上にソース電極１３を形成すると共に、ソース電極１３の一部を第１ビアホール３０内の保護絶縁膜２０上に形成することにより、第１ビアホール３０内をソース電極１３の一部で埋め込む。なお、図２のように中間電極１６を用いる場合、第１ビアホール３０内の保護絶縁膜２０上には中間電極１６を埋め込み、エッチバック、研磨などの平坦化プロセスにより中間電極１６の第１主面５１側の面を平坦化し、その上にソース電極１３を形成する。
　なお、保護絶縁膜２０としては、シリコン酸化膜、シリコン窒化膜などが用いられ、それらはＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、スパッタリング法などにより成膜することができる。保護絶縁膜２０の厚さは、第１ビアホール３０の深さより小さく設定される。ソース電極１３（もしくは中間電極１６）の底と保護絶縁膜２０との境界が、ソース電極１３（もしくは中間電極１６）と接地電極１７との接続位置６０になる。
　そして、図２１に示すように、第１半導体基板１ｂから支持層１２を除去し、窒化物半導体層１０の第２主面５２を研削もしくは研磨により加工することで、第２主面５２を平坦化かつ平滑化する。窒化物半導体層１０の第２主面５２を加工する過程で、第１ビアホール３０の底が第２主面５２に露出し、第１ビアホール３０が第２主面５２に露出した領域が第２開口領域５７となる。このとき第２開口領域５７に、第１ビアホール３０の底面に形成された保護絶縁膜２０が露出する。
　ダイヤモンド基板２を加工する「第２工程」は、実施の形態１で図９から図１２を用いて説明したものに準ずるため、ここでの説明は省略する。
　次に、ダイヤモンド層１１上に窒化物半導体層１０を備えた構造を有する第２半導体基板３ｂを製作して加工する「第３工程」について説明する。
　まず、図２２に示すように、第１工程で加工された第１半導体基板１ｂと、第２工程で加工されたダイヤモンド基板２とを、表面活性化接合によって接合することで、ダイヤモンド層１１上に窒化物半導体層１０を備えた構造を有する第２半導体基板３ｂを形成する。その際、第１半導体基板１ｂの窒化物半導体層１０の第２主面５２と、ダイヤモンド基板２のダイヤモンド層１１の第３主面５３とが接合され、その接合面が接合界面５５となる。また、第１半導体基板１ｂの第１ビアホール３０の第２開口領域５７と、ダイヤモンド基板２の第２ビアホール３１の第３開口領域５８との位置が合わせられる。
　次に、図２３に示すように、第２半導体基板３ｂの第２ビアホール３１内に埋め込まれている保護膜１９と、第１ビアホール３０の第２開口領域５７に露出した保護絶縁膜２０とをウェットエッチング、ＣＤＥ（Chemical Dry Etching）などの加工技術を用いて除去する。つまり、この工程で、第１ビアホール３０と第２ビアホール３１との間の保護絶縁膜２０が除去され、第１ビアホール３０と第２ビアホール３１とが繋がる。
　続いて、図２４に示すように、第２半導体基板３ｂのダイヤモンド層１１の第４主面５４上と第２ビアホール３１内に接地電極１７を形成する。接地電極１７はスパッタリング法、無電解メッキ、電解メッキ、蒸着などにより成膜することができる。このとき、ソース電極１３と接地電極１７との接続位置６０は、ソース電極１３の底に形成されていた保護絶縁膜２０の厚さだけ、窒化物半導体層１０の第３主面５３から第１ビアホール３０の内部へ入り込む。その結果、ソース電極１３と接地電極１７とが、第１ビアホール３０の内部で接合することになる。こうして、図１６に示した構造の半導体装置１０２が完成する。
　Ｂ－３．効果
　先述した実施の形態１に係る半導体装置１０１では、第１半導体基板１ａとダイヤモンド基板２とを表面活性化接合により接合する際に、窒化物半導体層１０の第１ビアホール３０内に形成されたソース電極１３（もしくは中間電極１６）の金属成分が、Ａｒ照射などの表面活性化工程により露出し、当該金属成分が接合界面５５全面に付着する場合がある。その場合、窒化物半導体層１０とダイヤモンド層１１の間に意図しない導電層が形成され、電流コラプスの悪化につながる恐れがある。
　それに対し、実施の形態２に係る半導体装置１０２では、ソース電極１３（もしくは中間電極１６）と接地電極１７とが、第１ビアホール３０の内部で接合する。この構造は、第１半導体基板１ａをダイヤモンド基板２に接合する前に、窒化物半導体層１０の第１ビアホール３０の底面に保護絶縁膜２０を成膜し、第１半導体基板１ａをダイヤモンド基板２に接合した後に、第１ビアホール３０の底面に形成された保護絶縁膜２０を除去して、第１ビアホール３０および第２ビアホール３１に接地電極１７を成膜することによって得られる。第１ビアホール３０の底面に形成される保護絶縁膜２０によって、Ａｒ照射などの表面活性化工程で懸念される金属成分の接合界面５５への付着が防止されるため、窒化物半導体層１０とダイヤモンド層１１の間に意図しない導電層が形成されることを回避できる。特に、接合界面５５での導電層形成を抑制することは、ＨＥＭＴなどのデバイスを接合基板に用いる際に懸念される電流コラプスの悪化を抑制することにつながる。
　Ｃ．実施の形態３
　Ｃ－１．構成
　図２５は、実施の形態３に係る半導体装置１０３の断面図である。実施の形態３に係る半導体装置１０３は、窒化物半導体層１０の第２主面５２とダイヤモンド層１１の第３主面５３との間に接合層２１を有している。その他の構成は、実施の形態１に係る半導体装置１０１または実施の形態２に係る半導体装置１０２と同様である。ここでは、実施の形態３に係る半導体装置１０３として、実施の形態２に係る半導体装置１０２（図１６）の構成に接合層２１を追加したものを代表的に示す。
　接合層２１としては、アモルファスシリコン、結晶シリコンなどのシリコン系薄膜、炭化シリコン系薄膜、窒化シリコン系薄膜、酸化シリコン系薄膜、酸化ガリウム系薄膜などが用いられる。接合層２１が導体であると、半導体装置１０３の高周波特性が低下するため、接合層２１の比抵抗は１．０μΩ以上であることが好ましい。接合層２１の厚みは１ｎｍ以上１００ｎｍ以下であればよい。但し、接合層２１の厚みが大きいと、半導体装置１０３の放熱性が低下するので、接合層２１の厚みは１ｎｍ以上５０ｎｍ以下が好ましい。
　Ｃ－２．製造方法
　実施の形態３に係る半導体装置１０３の製造方法を説明する。
　支持層１２上に窒化物半導体層１０を備えた構造を有する第１半導体基板１ｂ（もしくは第１半導体基板１ａ）を製作して加工する「第１工程」は、実施の形態２で図１７から図２１を用いて説明したもの（もしくは実施の形態１で図４から図８を用いて説明したもの）に準ずるため、ここでの説明は省略する。
　ダイヤモンド基板２を加工する「第２工程」は、実施の形態１で図９から図１２を用いて説明したものに準ずるため、ここでの説明は省略する。
　ダイヤモンド層１１上に窒化物半導体層１０を備えた構造を有する第２半導体基板３ｃを製作して加工する「第３工程」について説明する。
　まず、第２工程で加工されたダイヤモンド基板２のダイヤモンド層１１の第３主面５３上に、例えば厚さ１０ｎｍの接合層２１を形成し、その後、図２６に示すように、第１工程で加工された第１半導体基板１ｂと、ダイヤモンド基板２上の接合層２１とを、表面活性化接合によって接合することで、ダイヤモンド層１１と窒化物半導体層１０との間に接合層２１を備えた構造を有する第２半導体基板３ｃを形成する。その際、第１半導体基板１ｂの第１ビアホール３０の第２開口領域５７と、ダイヤモンド基板２の第２ビアホール３１の第３開口領域５８との位置が合わせられる。
　次に、図２７に示すように、第２半導体基板３ｂの第２ビアホール３１内に埋め込まれている保護膜１９と、第２ビアホール３１と第１ビアホール３０との間の接合層２１と、第１ビアホール３０の第２開口領域５７に露出した保護絶縁膜２０とをウェットエッチング、ＣＤＥ（Chemical Dry Etching）などの加工技術を用いて除去する。つまり、この工程で、第１ビアホール３０と第２ビアホール３１との間の接合層２１および保護絶縁膜２０が除去され、第１ビアホール３０と第２ビアホール３１とが繋がる。
　続いて、図２８に示すように、第２半導体基板３ｂのダイヤモンド層１１の第４主面５４上と第２ビアホール３１内に接地電極１７を形成する。接地電極１７はスパッタリング法、無電解メッキ、電解メッキ、蒸着などにより成膜することができる。このとき、ソース電極１３と接地電極１７との接続位置６０は、ソース電極１３の底に形成されていた保護絶縁膜２０の厚さだけ、窒化物半導体層１０の第３主面５３から第１ビアホール３０の内部へ入り込む。その結果、ソース電極１３と接地電極１７とが、第１ビアホール３０の内部で接合することになる。こうして、図２５に示した構造の半導体装置１０３が完成する。
　Ｃ－３．効果
　実施の形態３に係る半導体装置１０３は、窒化物半導体層１０の第２主面５２とダイヤモンド層１１の第３主面５３の間に接合層２１を有している。接合層２１は、窒化物半導体層１０とダイヤモンド層１１との異種材料接合において、接合性の向上に寄与する。さらに、接合層２１は、第３工程において第１半導体基板１ｂとダイヤモンド基板２とを接合する際に、第１ビアホール３０内の保護絶縁膜２０および第２ビアホール３１内の保護膜１９が、窒化物半導体層１０とダイヤモンド層１１との異種材料接合の接合性に与える影響を緩和することもでき、それによってウェハレベルでの接合性が向上する。ウェハレベルでの接合性の向上はデバイスの歩留まり向上に寄与する。
　Ｄ．実施の形態４
　Ｄ－１．構成
　図２９は、実施の形態４に係る半導体装置１０４の断面図である。実施の形態４に係る半導体装置１０４は、ダイヤモンド層１１の１つの第２ビアホール３１が、窒化物半導体層１０に形成された複数（ここでは２つ）の第１ビアホール３０に跨がるように形成されており、複数のソース電極１３（もしくは中間電極１６）のそれぞれが第１ビアホール３０を通して、１つの第２ビアホール３１の第３開口領域５８で接地電極１７に接続している。すなわち、窒化物半導体層１０の第２主面５２における２つ以上の第１ビアホール３０の第２開口領域５７が、ダイヤモンド層１１の第３主面５３における１つの第２ビアホール３１の第３開口領域５８に内包されている。その他の構成は、実施の形態１に係る半導体装置１０１、実施の形態２に係る半導体装置１０２、または実施の形態３に係る半導体装置１０３と同様である。ここでは、実施の形態４に係る半導体装置１０３として、実施の形態３に係る半導体装置１０３（図２５）の構成に対し、１つの第２ビアホール３１が２つの第１ビアホール３０に跨がるように形成したものを代表的に示す。
　図２９では、１つの第２ビアホール３１の第３開口領域５８において、接地電極１７に２つのソース電極１３が接続した例を示しているが、１つの第２ビアホール３１の第３開口領域５８において、接地電極１７に３つ以上のソース電極１３が接続してもよい。
　本実施の形態では、半導体デバイスの一例として、図３０の上面図に示すような２つのソース電極１３を含むＨＥＭＴを示す。なお、図２９は、図３０のＡ１－Ａ２線に沿った断面を示している。
　２つのソース電極１３それぞれの直下に第１ビアホール３０が形成されており、各第１ビアホール３０内にはソース電極１３が埋め込まれている。それら２つの第１ビアホール３０の第２開口領域５７は、ダイヤモンド層１１の第２ビアホール３１の第３開口領域５８内に配置されている。接地電極１７は、ダイヤモンド層１１の第４主面５４上および第２ビアホール３１内に形成されている。第２ビアホール３１の第３開口領域５８と２つの第１ビアホール３０の第２開口領域５７のいずれかとが重なる部分である２箇所の接続位置６０で、２つのソース電極１３と接地電極１７とが接続している。
　２つの第１ビアホール３０内には、図２と同様に、ソース電極１３と接地電極１７との間を接続する中間電極１６が埋め込まれてもよい。
　Ｄ－２．製造方法
　実施の形態４に係る半導体装置１０４の製造方法は、実施の形態１に係る半導体装置１０１、実施の形態２の半導体装置１０２または実施の形態３の半導体装置１０３の製造方法に準じる。但し、窒化物半導体層１０の２つ以上の第１ビアホール３０の第２開口領域５７が、ダイヤモンド層１１の１つの第２ビアホール３１の第３開口領域５８に内包されるように、半導体装置１０４の構成要素をレイアウトすることが必要である。
　Ｄ－３．効果
　窒化物半導体層１０に形成する第１ビアホール３０は、フォトリソグラフィー技術を用いて１０μｍ以下の面積で加工することができる。しかし、ダイヤモンド層１１に形成する第２ビアホール３１は、レーザー加工で形成され、集光レーザー径１０μｍ以上の面積を確保する必要がある。そのため、１つの第２ビアホール３１の第３開口領域５８内に第１ビアホール３０が１つだけ形成される構造では、第２ビアホール３１に必要とされる面積の制約によって、デバイスサイズの微細化に限界が出てくる。
　実施の形態４に係る半導体装置１０４は、１つの第２ビアホール３１の第３開口領域５８内に２つ以上の第１ビアホール３０が形成された構造を有する。この場合、１つの第２ビアホール３１の第３開口領域５８内に、１０μｍ以下の面積で加工された複数の第１ビアホール３０を配置できるため、ダイヤモンド基板２にレーザー加工を用いたとしても、デバイスサイズの微細化が可能となる。デバイスサイズの微細化は、チップ取れ率の向上によるコスト削減、ならびに、高周波特性の向上につながる。
　なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
　上記した説明は、すべての態様において、例示であって、例示されていない無数の変形例が想定され得るものと解される。
　１ａ，１ｂ　第１半導体基板、２　ダイヤモンド基板、３ａ，３ｂ，３ｃ　第２半導体基板、１０　窒化物半導体層、１１　ダイヤモンド層、１２　支持層、１３　ソース電極、１４　ドレイン電極、１５　ゲート電極、１６　中間電極、１７　接地電極、１９　保護膜、２０　保護絶縁膜、２１　接合層、３０　第１ビアホール、３１　第２ビアホール、５１　第１主面、５２　第２主面、５３　第３主面、５４　第４主面、５５　接合界面、５６　第１開口領域、５７　第２開口領域、５８　第３開口領域、５９　第４開口領域、６０　接続位置、１０１，１０２，１０３，１０４　半導体装置。

Claims (13)

  1. 　第１主面および前記第１主面の反対側の第２主面を有する窒化物半導体層と、
    　前記窒化物半導体層の前記第２主面に対向する第３主面および前記第３主面の反対側の第４主面を有するダイヤモンド層と、
    　前記窒化物半導体層の前記第１主面上に形成されたソース電極と、
    　前記ダイヤモンド層の前記第４主面上に形成された接地電極と、
    　前記窒化物半導体層の前記第１主面と前記第２主面との間を貫通する第１ビアホールと、
    　前記ダイヤモンド層の前記第３主面と前記第４主面との間を貫通し、前記第１ビアホールに対応する位置に配置された第２ビアホールと、
    を備え、
    　前記ソース電極と前記接地電極とは、前記第１ビアホールおよび前記第２ビアホールを通して電気的に接続されている、
    半導体装置。
  2. 　前記ソース電極と前記接地電極とは、前記第１ビアホールの内部で接合している、
    請求項１に記載の半導体装置。
  3. 　前記ソース電極と前記接地電極とは、前記第１ビアホール内に埋め込まれた中間電極を介して電気的に接続している、
    請求項１に記載の半導体装置。
  4. 　前記窒化物半導体層の前記第２主面における前記第１ビアホールの開口領域は、前記ダイヤモンド層の前記第３主面における前記第２ビアホールの開口領域に内包されている、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 　前記ダイヤモンド層と前記窒化物半導体層との間に介在する接合層をさらに備える、
    請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 　前記接合層の材料は、シリコン系薄膜、炭化シリコン系薄膜、窒化シリコン系薄膜、酸化シリコン系薄膜、酸化ガリウム系薄膜のいずれかである、
    請求項５に記載の半導体装置。
  7. 　前記接合層の膜厚は、１ｎｍ以上５０ｎｍ以下である、
    請求項５または請求項６に記載の半導体装置。
  8. 　前記窒化物半導体層の前記第２主面における２つ以上の前記第１ビアホールの開口領域が、前記ダイヤモンド層の前記第３主面における１つの前記第２ビアホールの開口領域に内包されている、
    請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 　前記第２ビアホールの平面視形状は、円形または角丸長方形である、
    請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 　支持層上に窒化物半導体層を形成することで、第１主面および前記第１主面の反対側の第２主面を有する前記窒化物半導体層と、前記窒化物半導体層の前記第２主面側を支持する前記支持層とを備える第１半導体基板を製作する工程、
    　前記窒化物半導体層に前記第１主面側から第１ビアホールを形成する工程、
    　前記第１ビアホールに、ソース電極または前記ソース電極に接続する中間電極を埋め込む工程、および、
    　前記第１半導体基板から前記支持層を除去すると共に、前記窒化物半導体層の前記第２主面を研削もしくは研磨して、前記第２主面に前記第１ビアホールを露出させる工程、
    を含む第１工程と、
    　第３主面および前記第３主面の反対側の第４主面を有するダイヤモンド層からなるダイヤモンド基板を用意し、前記ダイヤモンド層を貫通する第２ビアホールをレーザー加工により前記第４主面側から形成する工程、および、
    　前記ダイヤモンド層の前記第３主面を研削もしくは研磨する工程、
    を含む第２工程と、
    　前記第１工程および前記第２工程の後に、前記窒化物半導体層の前記第２主面と前記ダイヤモンド層の前記第３主面とを、前記第１ビアホールと前記第２ビアホールとの位置を合わせて接合することで、前記窒化物半導体層と前記ダイヤモンド層とを含む第２半導体基板を形成する工程、および、
    　前記ダイヤモンド層の前記第４主面上および前記第２ビアホール内に接地電極を形成する工程、
    を含む第３工程と、
    を備える半導体装置の製造方法。
  11. 　前記第２工程は、
    　前記ダイヤモンド層の前記第３主面を研削もしくは研磨する前に、前記第２ビアホール内に保護膜を埋め込む工程をさらに含み、
    　前記第３工程は、
    　前記接地電極を形成する前に、前記第２ビアホール内から前記保護膜を除去する工程をさらに含む、
    請求項１０に記載の半導体装置の製造方法。
  12. 　前記第１工程は、
    　前記第１ビアホールに前記ソース電極または前記中間電極を埋め込む前に、前記第１ビアホールの側面および底面に保護絶縁膜を形成する工程
    をさらに含み、
    　前記第３工程は、
    　前記接地電極を形成する前に、前記第１ビアホールと前記第２ビアホールとの間の前記保護絶縁膜を除去する工程
    をさらに含む、
    請求項１０または請求項１１に記載の半導体装置の製造方法。
  13. 　前記第３工程は、
    　前記窒化物半導体層と前記ダイヤモンド層とを接合する前に、前記ダイヤモンド層の前記第３主面上に接合層を形成する工程と、
    　前記接地電極を形成する前に、前記第１ビアホールと前記第２ビアホールとの間の前記接合層を除去する工程と、
    を含む、
    請求項１０から請求項１２のいずれか一項に記載の半導体装置の製造方法。
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