WO2023236750A1 - 显示面板及显示装置 - Google Patents

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WO2023236750A1
WO2023236750A1 PCT/CN2023/094978 CN2023094978W WO2023236750A1 WO 2023236750 A1 WO2023236750 A1 WO 2023236750A1 CN 2023094978 W CN2023094978 W CN 2023094978W WO 2023236750 A1 WO2023236750 A1 WO 2023236750A1
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substrate
connection pattern
pattern
layer
hole
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Application number
PCT/CN2023/094978
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English (en)
French (fr)
Inventor
韩影
徐攀
张星
罗程远
赵冬辉
张大成
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京东方科技集团股份有限公司
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H10K50/824—Cathodes combined with auxiliary electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
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    • H10K50/82—Cathodes
    • H10K50/822—Cathodes characterised by their shape
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H10K59/1315—Interconnections, e.g. wiring lines or terminals comprising structures specially adapted for lowering the resistance

Definitions

  • the present disclosure relates to the field of display technology, and in particular, to a display panel and a display device.
  • OLEDs organic light-emitting diode displays
  • top emission OLED displays require the use of transparent or translucent cathodes.
  • transparent or translucent cathodes In medium-sized OLED displays and large-sized OLED displays, due to the high resistance of the transparent electrode and the low thickness uniformity of the translucent cathode, it is easy to cause a large cathode voltage drop (IR Drop), ultimately leading to poor brightness uniformity of the display panel. .
  • a display panel includes a substrate, an auxiliary electrode, a connection part, a light-emitting layer and a cathode layer.
  • An auxiliary electrode is located on the substrate.
  • the connection portion is located on a side of the auxiliary electrode away from the substrate; the connection portion includes a first connection pattern, a second connection pattern and a third connection pattern that are sequentially stacked in a direction away from the substrate, The first connection pattern is electrically connected to the auxiliary electrode, and the edge of the second connection pattern is retracted relative to the edge of the third connection pattern.
  • the light-emitting layer includes a first light-emitting pattern and a second light-emitting pattern.
  • the first light-emitting pattern is located around the second light-emitting pattern and is separated from the second light-emitting pattern.
  • the second light-emitting pattern is located on the third connection.
  • the pattern is on the side away from the substrate.
  • the cathode layer is located on a side of the light-emitting layer away from the substrate. The cathode layer passes through the gap between the first light-emitting pattern and the second light-emitting pattern and is connected with the first connection pattern and the second light-emitting pattern.
  • the second connection pattern is in electrical contact with at least one of the third connection patterns.
  • the orthographic projection of the third connection pattern on the substrate is located inside the orthographic projection of the first connection pattern on the substrate, and the third connection pattern is on the substrate. There is a gap between the boundary of the orthographic projection on the substrate and the boundary of the orthographic projection of the first connection pattern on the substrate.
  • the cathode layer includes a first contact portion and a second contact portion, the first contact portion is located on a side of the first light-emitting pattern away from the substrate; the second contact portion is located on the second The light emitting pattern is away from the side of the substrate.
  • the first contact portion and the second contact portion are separated from each other.
  • the first through hole includes a first port and a second port, the first port is farther from the substrate than the second port, and the size of the first port is larger than the The size of the second port; the hole wall of the first through hole is inclined relative to the plane where the substrate is located, and the edge of the second connection pattern extends to the hole wall of the first through hole.
  • the cathode layer includes a first contact portion and a second contact portion that are separated from each other, and edges of the first contact portion and the second contact portion that are close to each other are located on the hole wall of the first through hole. superior.
  • the display panel further includes a passivation layer located between the planarization layer and the auxiliary electrode; the passivation layer includes a second through hole, the second through hole At least part of the surface of the auxiliary electrode is exposed; the second through hole is connected to the first through hole; the first connection pattern is connected to the auxiliary electrode through the first through hole and the second through hole. electrode contact.
  • the orthographic projection of the second through hole on the substrate is rectangular, and the orthographic projection of the second port of the first through hole on the substrate is rectangular.
  • the display panel further includes an anode layer, the anode layer is located between the light-emitting layer and the auxiliary electrode; the connection portion is located on the anode layer; the anode layer further includes an anode, the
  • the pixel definition layer further includes a pixel opening that exposes a portion of the surface of the anode; the pixel opening and the third through hole are staggered from each other.
  • the planarization layer when the display panel further includes a planarization layer, and the planarization layer includes a first through hole, an orthographic projection of the first port of the first through hole on the substrate Located inside the orthographic projection of the third through hole on the substrate, and the boundary of the orthographic projection of the first port on the substrate and the third through hole on the substrate There is a spacing between the boundaries of the orthographic projection.
  • the display panel includes a plurality of sub-pixels arranged in multiple rows along a first direction and in multiple columns along a second direction; the first direction is opposite to the second direction.
  • Cross the display panel includes a plurality of auxiliary electrodes; at least one auxiliary electrode extends along the first direction and is located between two adjacent rows of sub-pixels; and/or at least one auxiliary electrode extends along the second direction , and is located between two adjacent columns of sub-pixels.
  • the display device includes the display panel as described in any of the above embodiments.
  • Figure 1 is a structural diagram of a display panel according to some embodiments.
  • Figure 3A is a top view of another connection part according to some embodiments.
  • Figure 3B is a top view of yet another connection part according to some embodiments.
  • Figure 4 is a structural diagram of the overlap between the cathode layer and the connecting part according to some embodiments.
  • Figure 5 is a structural diagram of another overlap between the cathode layer and the connection part according to some embodiments.
  • Figure 7A is a structural diagram of another display panel according to some embodiments.
  • Figure 8 is a circuit structure diagram of a pixel circuit according to some embodiments.
  • Figure 9 is a layout diagram of a display panel according to some embodiments.
  • Figure 10 is a top view of yet another connection part according to some embodiments.
  • Figure 11 is a top view of yet another connection part according to some embodiments.
  • Figure 13 is a structural diagram of yet another display panel according to some embodiments.
  • Figure 14 is a flow chart of a method of manufacturing a display panel according to some embodiments.
  • Figure 15 is a structural diagram of a display device according to some embodiments.
  • Example implementations are described herein with reference to cross-sectional illustrations and/or plan illustrations that are idealized illustrations. Way. In the drawings, the thickness of layers and regions are exaggerated for clarity. Accordingly, variations from the shapes in the drawings due, for example, to manufacturing techniques and/or tolerances are contemplated. Thus, example embodiments should not be construed as limited to the shapes of regions illustrated herein but are to include deviations in shapes that result from, for example, manufacturing. For example, an etched area shown as a rectangle will typically have curved features. Accordingly, the regions shown in the figures are schematic in nature and their shapes are not intended to illustrate the actual shapes of regions of the device and are not intended to limit the scope of the exemplary embodiments.
  • the substrate 10 may be a flexible substrate, and the material of the substrate 10 may include, for example, polyimide (PI).
  • the substrate 10 may be a rigid substrate, in which case the material of the substrate 10 may include glass, for example.
  • connection portion 30 is located on the side of the auxiliary electrode 20 away from the substrate 10 .
  • the connection part 30 includes a first connection pattern 31 , a second connection pattern 32 and a third connection pattern 33 that are stacked sequentially in a direction away from the substrate 10 .
  • the first connection pattern 31 is electrically connected to the auxiliary electrode 20
  • the second connection pattern 32 The edges of are retracted relative to the edges of the third connection pattern 33 .
  • the first connection pattern 31 , the second connection pattern 32 and the third connection pattern 33 may be stacked in sequence along a direction Z perpendicular to the substrate 10 and away from the substrate 10 .
  • the light-emitting layer 40 includes a first light-emitting pattern 41 and a second light-emitting pattern 42.
  • the first light-emitting pattern 41 is located around and separated from the second light-emitting pattern 42.
  • the second light-emitting pattern 42 is located away from the third connection pattern 33. one side of substrate 10 .
  • the light-emitting layer 40 may be formed using an evaporation process.
  • the cathode layer 50 is located on the side of the light-emitting layer 40 away from the substrate 10.
  • the cathode layer 50 passes through the gap between the first light-emitting pattern 41 and the second light-emitting pattern 42, and communicates with the first connection pattern 31, the second connection pattern 32 and the second light-emitting pattern 42.
  • At least one of the three connection patterns 33 is in electrical contact.
  • the edge of the second connection pattern 32 is retracted relative to the edge of the third connection pattern 33 ”, it can be that the orthographic projection of the second connection pattern 32 on the substrate 10 is located at the position of the third connection pattern 33 .
  • the distance d1 between the boundary of the orthographic projection of the second connection pattern 32 on the substrate 10 and the boundary of the orthographic projection of the third connection pattern 33 on the substrate 10 may be 0.25 microns to 1.75 microns.
  • the distance d1 can be 0.25 microns, 0.5 microns, 0.75 microns, 1.0 microns, 1.25 microns meters, 1.5 microns, 1.75 microns, etc.
  • the orthographic projection boundary of the second connection pattern 32 on the substrate 10 is different from the orthographic projection boundary of the third connection pattern 33 on the substrate 10
  • the spacing between the boundaries of the orthographic projection can vary.
  • the edge of the second connection pattern 32 is retracted relative to the edge of the third connection pattern 33 , which may be that the edge of the second connection pattern 32 is relative to the third connection pattern 33 along the direction indicated by the “thick arrow” in FIG. 1
  • the edges are retracted.
  • Such an arrangement can, on the one hand, make it easier for the light-emitting layer 40 to break at the boundary of the third connection pattern 33 when the light-emitting layer 40 is formed after the connection portion 30 is formed, forming a gap on the side of the third connection pattern 33 away from the substrate 10
  • the second light-emitting pattern 42 and the first light-emitting pattern 41 located around the second light-emitting pattern 42 and separated from the second light-emitting pattern 42 .
  • the boundary of the third connection pattern 33 exceeds the boundary of the second connection pattern 32 by too much, the edge of the third connection pattern 33 sag, the light-emitting layer 40 is not easily broken, and the cathode layer 50 is difficult to overlap with the third connection pattern 32 .
  • the situation occurs on the first connection pattern 31, the second connection pattern 32 or the third connection pattern 33.
  • the first connection pattern 31 and the third connection pattern 33 may be made of the same material.
  • the material of the first connection pattern 31 and the third connection pattern 33 may include indium tin oxide (Indium tin oxide, ITO for short).
  • the thickness of the first connection pattern 31 and the third connection pattern 33 may be the same or different. When the thicknesses of the first connection patterns 31 and the third connection patterns 33 are the same, the thicknesses of the first connection patterns 31 and the third connection patterns 33 may range from 600 angstroms to 800 angstroms. For example, the first connection patterns 31 and the third connection patterns 33 may have the same thickness. The thickness of pattern 33 may be 600 angstroms, 650 angstroms, 700 angstroms, 750 angstroms, or 800 angstroms, etc.
  • the second connection pattern 32 may have a single-layer structure or a multi-layer structure.
  • the material of the second connection pattern 32 may include metal, such as aluminum.
  • the second connection pattern 32 when the second connection pattern 32 is a multi-layer structure, the second connection pattern 32 may include a molybdenum metal layer, an aluminum metal layer and a molybdenum metal layer that are sequentially stacked in a direction away from the substrate 10 .
  • the thickness of the molybdenum metal layer may range from 400 angstroms to 800 angstroms.
  • the thickness of the molybdenum metal layer may be 400 angstroms, 500 angstroms, 600 angstroms, 700 angstroms, 800 angstroms, etc.
  • the thicknesses of the molybdenum metal layers located on both sides of the aluminum metal layer can be the same or different.
  • the thickness of the molybdenum metal layer located between the aluminum metal layer and the substrate 10 may be 500 angstroms
  • the thickness of the molybdenum metal layer located on the side of the aluminum metal layer away from the substrate 10 may be 700 angstroms.
  • the thickness of the aluminum metal layer may range, for example, from 4500 angstroms to 5500 angstroms.
  • the thickness of the aluminum metal layer may range from 4500 angstroms, 5000 angstroms, 5500 angstroms, etc.
  • the second connection pattern 32 when the second connection pattern 32 is a multi-layer structure, the second connection pattern 32 may include a molybdenum metal layer and an aluminum metal layer sequentially stacked in a direction away from the substrate 10 .
  • molybdenum The thickness of the metal layer may range from 400 angstroms to 800 angstroms.
  • the thickness of the molybdenum metal layer may be 400 angstroms, 500 angstroms, 600 angstroms, 700 angstroms, 800 angstroms, etc.
  • the thickness of the aluminum metal layer may range from 5000 angstroms to 6000 angstroms.
  • the thickness of the aluminum metal layer may be 5000 angstroms, 5500 angstroms, 6000 angstroms, etc.
  • the shapes of the first connection pattern 31 , the second connection pattern 32 , and the third connection pattern 33 are not limited as long as they can achieve electrical contact with the cathode layer 50 .
  • the orthographic projection of the first connection pattern 31 on the substrate 10 , the orthographic projection of the second connection pattern 32 on the substrate 10 and the orthographic projection of the third connection pattern 33 on the substrate 10 are all Can be roughly rectangular (including rectangular and square).
  • the orthographic projection of the first connection pattern 31 on the substrate 10 , the orthographic projection of the second connection pattern 32 on the substrate 10 , and the orthographic projection of the third connection pattern 33 on the substrate 10 are all square.
  • Example. 3A and 3B show that the orthographic projection of the first connection pattern 31 on the substrate 10, the orthographic projection of the second connection pattern 32 on the substrate 10, and the orthographic projection of the third connection pattern 33 on the substrate 10 are all rectangular. Make an example.
  • the orthographic projection of the first connection pattern 31 on the substrate 10, the orthographic projection of the second connection pattern 32 on the substrate 10, and the orthographic projection of the third connection pattern 33 on the substrate 10 may be approximately rectangular.
  • the orthographic projection of the first connection pattern 31 on the substrate 10, the orthographic projection of the second connection pattern 32 on the substrate 10, and the orthographic projection of the third connection pattern 33 on the substrate 10 are generally rectangular, But it is not limited to standard rectangles. That is, the "rectangle" here includes not only a substantially rectangular shape but also a shape similar to a rectangle in consideration of process conditions.
  • the orthographic projection of the first connection pattern 31 on the substrate 10 When the orthographic projection of the first connection pattern 31 on the substrate 10, the orthographic projection of the second connection pattern 32 on the substrate 10, and the orthographic projection of the third connection pattern 33 on the substrate 10 are all rectangular, as shown in Figure 3A As shown in FIG. 3B , the extending direction of the long side of the rectangle may be parallel to the first direction X of the substrate 10 , or may be parallel to the second direction Y of the substrate 10 .
  • the size of the first connection pattern 31 , the second connection pattern 32 , and the third connection pattern 33 there is no restriction on the size of the first connection pattern 31 , the second connection pattern 32 , and the third connection pattern 33 . They can be designed according to actual needs, as long as the cathode layer 50 and the first connection pattern 31 can be realized. It suffices that one of the second connection pattern 32 and the third connection pattern 33 is in electrical contact.
  • the cathode layer 50 is in electrical contact with at least one of the first connection pattern 31 , the second connection pattern 32 and the third connection pattern 33 .
  • One of the connection patterns 33 is in contact, for example, the cathode layer 50 is in electrical contact with the first connection pattern 31 .
  • the cathode layer 50 is in electrical contact with at least one of the first connection pattern 31 , the second connection pattern 32 and the third connection pattern 33 , or the cathode layer 50 is in electrical contact with the first connection pattern 31 , the second connection pattern 32 It is in electrical contact with both of the third connection patterns 33 .
  • the cathode layer 50 can be simultaneously
  • the first connection pattern 31 and the second connection pattern 32 may be in electrical contact with the first connection pattern 31 and the third connection pattern 33 at the same time, or may be connected with the first connection pattern 31 , the second connection pattern 32 and the third connection pattern at the same time. Pattern 33 electrical contact.
  • the cathode layer 50 is in electrical contact with at least one of the first connection pattern 31 , the second connection pattern 32 and the third connection pattern 33 . It may be that the cathode layer 50 is in electrical contact with the first connection pattern at the same time. 31. The second connection pattern 32 and the third connection pattern 33 are in electrical contact.
  • the material of the cathode layer 50 may include indium zinc oxide (IZO for short) or magnesium-silver alloy.
  • the cathode layer 50 may be formed using a sputtering process.
  • the connection part 30 includes a first connection pattern 31, a second connection pattern 32 and a third connection pattern 33.
  • the edge of the second connection pattern 32 is relative to the edge of the third connection pattern 33.
  • the edges are retracted, so that after the connection portion 30 is formed, when the luminescent layer 40 is formed, the luminescent layer 40 is disconnected at the edge of the third connection pattern 33 of the connection portion 30 , forming a third connection pattern 33 on the side away from the substrate 10 .
  • the subsequently formed cathode layer 50 can pass through the gap between the first light-emitting pattern 41 and the second light-emitting pattern 42 to electrically connect with at least one of the first connection pattern 31 , the second connection pattern 32 and the third connection pattern 33 . touch. That is, the cathode layer 50 can be electrically connected to the connecting portion 30 to achieve parallel connection with the connecting portion 30 .
  • the first connection pattern 31 of the connection part 30 is electrically connected to the auxiliary electrode 20, so that the cathode layer 50 can be electrically connected to the auxiliary electrode 20, and the cathode layer 50 and the auxiliary electrode 20 form a parallel structure, thereby reducing the resistance of the cathode layer 50, The voltage drop on the cathode layer 50 is reduced, the display effect of the display panel 100 is improved, and the brightness uniformity of the display panel 100 is improved.
  • the orthographic projection of the third connection pattern 33 on the substrate 10 is located inside the orthographic projection of the first connection pattern 31 on the substrate 10 , and the third connection pattern There is a distance d2 between the boundary of the orthographic projection of 33 on the substrate 10 and the boundary of the orthographic projection of the first connection pattern 31 on the substrate 10 .
  • the embodiment of the present disclosure does not limit the distance d2 between the boundary of the orthographic projection of the third connection pattern 33 on the substrate 10 and the boundary of the orthographic projection of the first connection pattern 31 on the substrate 10 . It can be understood that at different positions, the distance d2 between the boundary of the orthographic projection of the third connection pattern 33 on the substrate 10 and the boundary of the orthographic projection of the first connection pattern 31 on the substrate 10 may be the same or different. .
  • the area of the orthographic projection of the first connection pattern 31 on the substrate 10 is larger than the area of the orthographic projection of the third connection pattern 33 on the substrate 10
  • the area of the orthographic projection of the second connection pattern 32 on the substrate 10 is smaller than The area of the orthographic projection of the first connection pattern 31 on the substrate 10, when the light-emitting layer 40 is on the third connection
  • the boundary of the connection pattern 33 is broken, not only the sides of the second connection pattern 32 and the third connection pattern 33 can be exposed, but also a part of the surface of the first connection pattern 31 away from the substrate 10 can be exposed, so that the cathode layer 50 can Contact with the surface of the first connection pattern 31 away from the substrate 10 so that the contact area between the cathode layer 50 and the first connection pattern 31 can be larger, the contact between the cathode layer 50 and the first connection pattern 31 is more stable, and the cathode The contact resistance between the layer 50 and the first connection pattern 31 is smaller.
  • the contact resistance between the cathode layer 50 and the first connection pattern 31 is smaller, so that the resistance of the parallel connection between the cathode layer 50 and the connecting part 30 and the auxiliary electrode 20 is smaller, and the voltage drop on the cathode layer 50 is also smaller, so that it is more It is beneficial to improve the display effect of the display panel 100 and improve the brightness uniformity of the display panel 100 .
  • the cathode layer 50 may include a first contact 51 and a second contact 52 .
  • the first contact portion 51 is located on the side of the first light-emitting pattern 41 away from the substrate 10
  • the second contact portion 52 is located on the side of the second light-emitting pattern 42 away from the substrate 10 .
  • first contact portion 51 and the second contact portion 52 may be connected to each other. In other examples, as shown in FIG. 4 , the first contact portion 51 and the second contact portion 52 may be separated from each other.
  • a gap d3 exists between the second connection pattern 32 and the first light-emitting pattern 41 , exposing part of the surface of the first connection pattern 31 .
  • the first contact portion 51 covers the side of the first light-emitting pattern 41 close to the second connection pattern 32 and is in electrical contact with the exposed surface of the first connection pattern 31 .
  • the gap d3 between the second connection pattern 32 and the first light-emitting pattern 41 is not limited. Similarly, at different positions, the gap d3 between the second connection pattern 32 and the first light-emitting pattern 41 may be the same or different.
  • the first contact portion 51 of the cathode layer 50 is in electrical contact with the exposed surface of the first connection pattern 31 , thereby achieving electrical connection between the cathode layer 50 and the connection portion 30 , and further achieving electrical connection between the cathode layer 50 and the auxiliary electrode 20 .
  • the cathode layer 50 and the auxiliary electrode 20 form a parallel structure, thereby reducing the resistance of the cathode layer 50 and reducing the voltage drop on the cathode layer 50 , thereby improving the display effect of the display panel 100 and improving the brightness uniformity of the display panel 100 .
  • the thickness of the first contact portion 51 at different positions may be the same or different.
  • the thickness of the portion of the first contact portion 51 that is in electrical contact with the exposed surface of the first connection pattern 31 and the portion of the first contact portion 51 that is in contact with the first light-emitting pattern 41 may be different.
  • the thickness of the portion of the first contact portion 51 that contacts the exposed surface of the first connection pattern 31 may be smaller than the thickness of the portion of the first contact portion 51 that contacts the first light emitting pattern 41 .
  • the first contact portion 51 is in electrical contact with the side surface of the second connection pattern 32 .
  • the cathode layer 50 and the connection portion 30 can be electrically connected, and further the cathode layer 50 and the auxiliary electrode 20 can be electrically connected, so that the cathode layer 50 and the auxiliary electrode 20 form a parallel structure.
  • the cathode layer 50 and the auxiliary electrode 20 form a parallel structure, which can make the resistance of the cathode layer 50 smaller, which is beneficial to reducing the voltage drop on the cathode layer 50, improving the display effect of the display panel 100, and improving the brightness uniformity of the display panel 100.
  • the thickness of the portion of the first contact portion 51 that contacts the side surface of the second connection pattern 32 may be smaller than the thickness of the portion of the first contact portion 51 that contacts the first light-emitting pattern 41 .
  • the first contact portion 51 may be in electrical contact with the exposed surface of the first connection pattern 31 while being in electrical contact with the side surface of the second connection pattern 32 .
  • the first contact portion 51 can be in electrical contact with the first connection pattern 31 and the second connection pattern 32 of the connection portion 30 to achieve electrical contact between the cathode layer 50 and the connection portion 30 , thereby realizing electrical connection between the cathode layer 50 and the auxiliary electrode 20 .
  • the cathode layer 50 and the auxiliary electrode 20 can form a parallel structure to reduce the resistance of the cathode layer 50 and reduce the voltage drop on the cathode layer 50, thereby improving the display effect of the display panel 100 and improving the brightness uniformity of the display panel.
  • the first contact portion 51 is in electrical contact with both the first connection pattern 31 and the second connection pattern 32 , so that the contact area between the cathode layer 50 and the connection portion 30 is larger, and the contact area between the cathode layer 50 and the connection portion 30 is larger.
  • the resistance is smaller, which is beneficial to further reducing the voltage drop on the cathode layer 50, improving the display effect of the display panel 100, and improving the uniformity of the display brightness of the display panel 100.
  • the second contact portion 52 covers the side of the second light-emitting pattern 42 close to the first light-emitting pattern 41 and is in electrical contact with the side of the third connection pattern 33 .
  • the entire cathode layer 50 and the connection portion 30 can be electrically connected, and further the cathode layer 50 and the auxiliary electrode 20 can be electrically connected, so that The cathode layer 50 and the auxiliary electrode 20 form a parallel structure.
  • the cathode layer 50 and the auxiliary electrode 20 form a parallel structure, which can reduce the resistance of the cathode layer 50 and the voltage drop on the cathode layer 50, which is beneficial to improving the display effect of the display panel 100 and improving the picture display of the display panel 100. of uniformity.
  • the thickness of the second contact portion 52 may be different at different positions.
  • the thickness of the portion of the second contact portion 52 that contacts the side of the third connection pattern 33 may be different from the thickness of the portion of the second contact portion 52 that is in contact with the second light-emitting pattern. 42
  • the thickness of the portions remote from the surface contact of the substrate 10 may vary.
  • the first contact portion 51 may be in electrical contact with the exposed surface of the first connection pattern 31 and at the same time be in electrical contact with the side of the second connection pattern 32 , and the second contact portion 52 is in electrical contact with the exposed surface of the first connection pattern 31 .
  • the side surfaces of the third connection pattern 33 are in electrical contact.
  • the first contact portion 51 is in electrical contact with the first connection pattern 31 and the second connection pattern 32
  • the second contact portion 52 is in electrical contact with the third connection pattern 33, so that the cathode layer 50 and the connection portion 30 are in electrical contact, thereby achieving
  • the cathode layer 50 is electrically connected to the auxiliary electrode 20 .
  • the cathode layer 50 and the auxiliary electrode 20 form a parallel structure, so that the resistance of the cathode layer 50 is reduced and the voltage drop on the cathode layer 50 is reduced, which is beneficial to improving the display effect of the display panel 100 and improving the brightness uniformity of the display panel 100 .
  • the first contact portion 51 is in electrical contact with both the first connection pattern 31 and the second connection pattern 32
  • the second contact portion 52 is in electrical contact with the third connection pattern 33 , so that the contact area between the cathode layer 50 and the connection portion 30 is is larger, the contact resistance between the cathode layer 50 and the connecting part 30 is smaller, which is beneficial to further reducing the voltage drop on the cathode layer 50, improving the display effect of the display panel 100, and improving the uniformity of the display brightness of the display panel 100.
  • the display panel 100 further includes a circuit structure layer 60 located between the connection portion 30 and the substrate 10 .
  • the circuit structure layer 60 includes a semiconductor layer 61 and a gate layer 62 and source and drain electrode layers 63.
  • the auxiliary electrode 20 is located in at least one layer of the semiconductor layer 61 , the gate electrode layer 62 and the source-drain electrode layer 63 .
  • the auxiliary electrode 20 is located in at least one layer of the semiconductor layer 61, the gate electrode layer 62, and the source-drain electrode layer 63" may mean that the auxiliary electrode 20 is located in one layer of the semiconductor layer 61, the gate electrode layer 62, and the source-drain electrode layer 63. , for example, located in the source and drain electrode layer 63 (as shown in FIG. 7A ).
  • the auxiliary electrode 20 is located in at least one of the semiconductor layer 61, the gate layer 62, and the source-drain electrode layer 63", or it may be located in two of the semiconductor layer 61, the gate layer 62, and the source-drain electrode layer 63. Both are provided with auxiliary electrodes 20 .
  • the auxiliary electrode 20 is provided in both the gate electrode layer 62 and the source and drain electrode layer 63 .
  • the auxiliary electrode 20 is located in at least one of the semiconductor layer 61, the gate layer 62, and the source-drain electrode layer 63. It may also be that the semiconductor layer 61, the gate layer 62, and the source-drain electrode layer 63 are all provided with Auxiliary electrode 20.
  • the circuit structure layer 60 also includes a gate insulating layer 64 located between the semiconductor layer 61 and the gate electrode layer 62 , and an interlayer dielectric layer 65 located between the gate electrode layer 62 and the source and drain electrode layer 63 .
  • the materials of the gate insulating layer 64 and the interlayer dielectric layer 65 may both be insulating materials.
  • the material of the gate insulating layer 64 may include silicon dioxide or silicon nitride
  • the material of the interlayer dielectric layer 65 may also include silicon dioxide or silicon nitride.
  • the circuit structure layer 60 includes a pixel circuit 601 including a plurality of thin film transistors 602 and at least one storage capacitor 603.
  • each thin film transistor 602 may include a semiconductor pattern 611, a gate electrode 621, a source electrode 631 and a drain electrode 632.
  • the semiconductor pattern 611 is located in the semiconductor layer 61
  • the gate electrode 621 is located in the gate electrode layer 62.
  • the source electrode 631 and the drain electrode 632 are both located in the source-drain electrode layer 63 .
  • the source electrode 631 and the drain electrode 632 are in electrical contact with the semiconductor pattern 611 through the interlayer dielectric layer 65 .
  • the material of the semiconductor pattern 611 may include polysilicon.
  • the materials of the source electrode 631, the drain electrode 632, and the gate electrode 621 may include metals, such as copper, aluminum, molybdenum, etc.
  • the auxiliary electrode 20 when the auxiliary electrode 20 is located in the source and drain electrode layer 63, the auxiliary electrode 20 can be prepared simultaneously with the source electrode 631 and the drain electrode 632, using the same photolithography process and using the same mask, thereby eliminating the need to deposit additional layers.
  • the film layer is conducive to reducing costs and simplifying the preparation process of the display panel 100.
  • the auxiliary electrode 20 When the auxiliary electrode 20 is located in the semiconductor layer 61, the auxiliary electrode 20 may be formed by semiconductor pattern doping metallization.
  • the thin film transistor 602 may be a top-gate thin film transistor.
  • the gate 621 is located on a side of the semiconductor pattern 611 away from the substrate 10 , that is, the gate layer 62 is located on the semiconductor layer 61 the side away from the substrate 10 .
  • the thin film transistor 602 may be a bottom-gate thin film transistor.
  • the gate 621 is located between the semiconductor pattern 611 and the substrate 10 , that is, the gate layer 62 is located between the semiconductor layer 61 and the substrate 10 .
  • the plurality of thin film transistors 602 in the pixel circuit 601 may all be N-type transistors. In other embodiments, the plurality of thin film transistors 602 in the pixel circuit 601 may all be P-type transistors. In some embodiments, some of the plurality of thin film transistors 602 in the pixel circuit 601 may be N-type transistors, and the other part of the thin film transistors may be P-type transistors.
  • the circuit structure of the pixel circuit 601 is not limited, as long as it can drive the light-emitting device to emit light.
  • the pixel circuit 601 may be a 2T1C circuit structure, a 3T1C circuit structure, a 7T2C circuit structure, or the like.
  • the pixel circuit 601 is used as a 3T1C circuit structure for illustration.
  • the pixel circuit 601 includes three thin film transistors 602, namely a transistor T1, a transistor T2, and a transistor T3.
  • the source and drain of the transistor T1 are respectively connected to the high-level signal line VDD and the light-emitting device L, and the gate of the transistor T1 is connected to the drain of the transistor T2.
  • the gate of the transistor T2 is connected to the gate line GL, and the source of the transistor T2 is connected to the data line DATA.
  • the source of the transistor T3 is connected to the drain of the transistor T1, and the drain of the transistor T3 is connected to the sensing signal line SENSE.
  • the gate line GL is used to control the opening and closing of the transistor T2 during the display phase of the display panel 100
  • the data line DATA is used to provide data voltage to the transistor T2
  • the high-level signal line VDD is used to control the turning on and off of the transistor T2.
  • the sensing signal line SENSE is used to receive the electrical signal from the drain of the transistor T2 or the electrical signal from the light-emitting device L, and transmit it to an external circuit.
  • the external circuit detects the characteristic change and uniformity of the transistor T1 based on the electrical signal at the drain of the transistor T2 or the electrical signal of the light-emitting device L, or detects the uniformity and aging degree of the light-emitting device L.
  • the gate line GL extends along the first direction X parallel to the substrate 10
  • the high-level signal line VDD, the data line DATA, and the sensing signal line SENSE extend along the second direction Y parallel to the substrate 10 .
  • the portion of the gate line GL where the orthographic projection on the substrate 10 overlaps with the orthographic projection of the semiconductor pattern 611 on the substrate 10 serves as the gate electrode of the thin film transistor 602 .
  • the gate line GL may be composed of two parallel wires. In this way, when one of the two parallel wirings fails, the display panel 100 can also use the other wiring to transmit the control signal.
  • the gate line GL is composed of two parallel lines, which can also reduce the resistance of the gate line GL and reduce the voltage drop on the gate line GL.
  • one pixel circuit 601 may correspond to one data line DATA.
  • One sensing signal line SENSE can be electrically connected to four pixel circuits 601 at the same time.
  • the blocking layer 66 includes a plurality of blocking patterns 661 , and the orthographic projection of the semiconductor patterns 611 on the substrate 10 at least partially overlaps with the orthographic projection of the blocking patterns 661 on the substrate 10 .
  • the blocking pattern 661 can be used to block external light or light reflected or refracted from the side of the substrate 10 to the semiconductor pattern 611 in the display panel 100 to ensure the performance of the thin film transistor 602 .
  • the plates of the storage capacitor 603 may also be disposed in the shielding layer 66 .
  • the material of the buffer layer 67 may be an insulating material.
  • the material of the buffer layer 67 may include silicon oxide or silicon nitride.
  • the orthographic projection of the first port 711 on the substrate 10 and the orthographic projection of the second port 712 on the substrate 10 may be approximately rectangular” refers to the orthographic projection of the first port 711 on the substrate 10 and the orthographic projection of the second port 712 on the substrate 10 .
  • the orthographic projection of the two ports 712 on the substrate 10 is generally rectangular, but is not limited to a standard rectangle. That is, the "rectangle" here includes not only a substantially rectangular shape but also a shape similar to a rectangle in consideration of process conditions.
  • the orthographic projection of the first port 711 on the substrate 10 and the orthographic projection of the second port 712 on the substrate 10 may be substantially rectangular.
  • This arrangement prevents the angle ⁇ between the hole wall 713 of the first through hole 71 and the plane of the substrate 10 from being too small.
  • the cathode layer 50 can easily pass through the first light-emitting pattern.
  • the gap between 41 and the second light-emitting pattern 42 is in electrical contact with the second connection pattern 32 of the connection part 30 .
  • the angle ⁇ between the hole wall 713 of the first through hole 71 and the plane of the substrate 10 will not be too large, which will help prevent the light-emitting layer from being broken at the edge of the third connection pattern 33
  • the surface of the first connection pattern 31 away from the substrate 10 and the side of the second connection pattern 32 are covered by the first light-emitting pattern 41, and the side of the third connection pattern 33 is covered by the second light-emitting pattern 42. , which is helpful to avoid the situation that the cathode layer 50 cannot be in electrical contact with the first connection pattern 31 , the second connection pattern 32 and the third connection pattern 33 .
  • the edge of the second connection pattern 32 extends to the hole wall 713 of the first through hole 71 , so that when the cathode layer 50 is formed, the cathode layer 50 can more easily pass through the first light-emitting pattern 41 and the second light-emitting pattern.
  • the gaps 42 are in electrical contact with at least one of the first connection pattern 31 , the second connection pattern 32 , and the third connection pattern 33 of the connection part 30 . For example, it is easier for the cathode layer 50 to electrically contact the second connection pattern 32 through the gap between the first light-emitting pattern 41 and the second light-emitting pattern 42 .
  • the edge of the second connection pattern 32 may also extend out of the first through hole 71 so as to be located on the surface of the planarization layer 70 away from the substrate 10 .
  • the display panel 100 may further include a passivation layer 80 located between the planarization layer 70 and the auxiliary electrode 20 .
  • the passivation layer 80 includes a second through hole 81 that exposes at least part of the surface of the auxiliary electrode 20 .
  • the second through hole 81 communicates with the first through hole 71 .
  • the first connection pattern 31 contacts the auxiliary electrode 20 through the first through hole 71 and the second through hole 81 .
  • the second through hole 81 exposes at least part of the surface of the auxiliary electrode 20 may mean that the second through hole 81 exposes the entire surface of the auxiliary electrode 20, or, as shown in FIGS. 7A and 7B , the second through hole 81 may expose at least part of the surface of the auxiliary electrode 20. 81 exposes part of the surface of the auxiliary electrode 20 .
  • the display panel 100 further includes a pixel defining layer 90 located on a side of the connecting portion 30 away from the substrate 10 .
  • the pixel defining layer 90 includes a third through hole 91 that exposes a portion of the surface of the first connection pattern 31 away from the substrate 10 and the side surfaces of the second connection pattern 32 and the third connection pattern 33 .
  • the light-emitting layer 40 is in contact with the first connection pattern and the third connection pattern 33 through the third through hole 91 .
  • the anode 12, the light-emitting layer 40, and the cathode layer 50 may form the above-mentioned light-emitting device L.
  • the display panel 100 may include at least a first color sub-pixel, a second color sub-pixel and a third color sub-pixel, and the first color, the second color and the third color may be three primary colors (for example: red, green and blue). color).
  • the sub-pixel P may include the above-mentioned pixel circuit 601 and the light-emitting device L.
  • auxiliary electrode 20 extends along the first direction X may mean that one auxiliary electrode 20 extends along the first direction X.
  • at least one auxiliary electrode 20 extends along the first direction X may mean that a plurality of auxiliary electrodes 20 extend along the first direction X.
  • all the auxiliary electrodes 20 may extend along the first direction X.
  • a conductive layer can be deposited on the substrate 10 and patterned to form the auxiliary electrode 20 .
  • S200, forming the connection portion 30 on the side of the auxiliary electrode 20 away from the substrate 10 may include:
  • the above-mentioned display device 1000 can be any component with a display function such as a television, a digital camera, a mobile phone, a watch, a tablet computer, a notebook computer, a navigator, or the like.
  • the beneficial effects that can be achieved by the display device 1000 provided by the present disclosure are the same as the beneficial effects that can be achieved by the display panel 100 described in any of the above embodiments.

Landscapes

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Abstract

一种显示面板，包括衬底、辅助电极、连接部，发光层和阴极层。辅助电极位于衬底上。连接部位于辅助电极远离衬底的一侧。连接部包括沿远离衬底的方向依次层叠设置的第一连接图案、第二连接图案和第三连接图案，第一连接图案与辅助电极电连接，第二连接图案的边缘相对于第三连接图案的边缘内缩。发光层包括第一发光图案和第二发光图案，第一发光图案位于第二发光图案周围且与第二发光图案相分离，第二发光图案位于第三连接图案远离衬底的一侧。阴极层位于发光层远离衬底的一侧，阴极层穿过第一发光图案和第二发光图案之间的间隙，与第一连接图案、第二连接图案和第三连接图案中的至少一者电接触。

Description

显示面板及显示装置
本申请要求于2022年06月09日提交的、申请号为202210645736.9的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本公开涉及显示技术领域，尤其涉及一种显示面板及显示装置。
背景技术
与被动发光的液晶显示器(Liquid Crystal Display，简称LCD)相比，自主发光的有机发光二极管显示器(Organic Light-Emitting Diode，简称OLED)具有响应快，对比度高，视角广等优点，并且容易实现柔性显示，因此被普遍应用。
OLED显示器的发光方式有顶发射和底发射两种方式，顶发射OLED显示器需要使用透明或半透明阴极。在中尺寸OLED显示器和大尺寸OLED显示器中，由于透明电极的高电阻和半透明阴极的低厚度均一性问题，容易造成阴极电压降(IR Drop)较大，最终导致显示面板亮度均一性较差。
如何降低阴极的电压降，改善显示面板的亮度均一性，成为本领域技术人员主要研究问题之一。
发明内容
一方面，提供一种显示面板。所述显示面板包括衬底、辅助电极、连接部，发光层和阴极层。辅助电极位于所述衬底上。连接部位于所述辅助电极远离所述衬底的一侧；所述连接部包括沿远离所述衬底的方向依次层叠设置的第一连接图案、第二连接图案和第三连接图案，所述第一连接图案与所述辅助电极电连接，所述第二连接图案的边缘相对于所述第三连接图案的边缘内缩。发光层包括第一发光图案和第二发光图案，所述第一发光图案位于所述第二发光图案周围且与所述第二发光图案相分离，所述第二发光图案位于所述第三连接图案远离所述衬底的一侧。阴极层位于所述发光层远离所述衬底的一侧，所述阴极层穿过所述第一发光图案和所述第二发光图案之间的间隙，与所述第一连接图案、所述第二连接图案和所述第三连接图案中的至少一者电接触。
在一些实施例中，所述第三连接图案在所述衬底上的正投影位于所述第一连接图案在所述衬底上的正投影的内部，且所述第三连接图案在所述衬底上的正投影的边界与所述第一连接图案在所述衬底上的正投影的边界之间存在间距。
在一些实施例中，所述显示面板还包括电路结构层，电路结构层位于所述连接部与所述衬底之间，所述电路结构层包括半导体层、栅极层和源漏电极层；所述辅助电极位于所述半导体层、所述栅极层和所述源漏电极层中的至少一层。
在一些实施例中，所述阴极层包括第一接触部和第二接触部，第一接触部位于所述第一发光图案远离所述衬底的一侧；第二接触部位于所述第二发光图案远离所述衬底的一侧。
在一些实施例中，所述第二连接图案与所述第一发光图案之间存在间隙，暴露出所述第一连接图案的部分表面；所述第一接触部与所述第一发光图案靠近所述第二连接图案的侧面，以及所述第一连接图案被暴露出的表面电接触；和/或，所述第一接触部与所述第二连接图案的侧面电接触。
在一些实施例中，所述第二接触部覆盖所述第二发光图案靠近所述第一发光图案的侧面，且与所述第三连接图案的侧面电接触。
在一些实施例中，所述第一接触部与所述第二接触部相互分离。
在一些实施例中，所述显示面板还包括平坦化层，平坦化层位于所述连接部和所述辅助电极之间；所述平坦化层包括第一通孔，所述第一通孔暴露出所述辅助电极；所述第一连接图案通过所述第一通孔与所述辅助电极接触。
在一些实施例中，所述第一通孔包括第一端口和第二端口，所述第一端口相比所述第二端口远离所述衬底，且所述第一端口的尺寸大于所述第二端口的尺寸；所述第一通孔的孔壁相对所述衬底所在的平面倾斜，所述第二连接图案的边缘延伸至所述第一通孔的孔壁上。
在一些实施中，所述阴极层包括相互分离的第一接触部和第二接触部，所述第一接触部和所述第二接触部相互靠近的边缘位于所述第一通孔的孔壁上。
在一些实施例中，所述显示面板还包括钝化层，钝化层位于所述平坦化层与所述辅助电极之间；所述钝化层包括第二通孔，所述第二通孔暴露出所述辅助电极的至少部分表面；所述第二通孔与所述第一通孔连通；所述第一连接图案通过所述第一通孔和所述第二通孔与所述辅助电极接触。
在一些实施例中，所述第二通孔在所述衬底上的正投影位于所述辅助电极在所述衬底上的正投影内。
在一些实施例中，所述第二通孔在所述衬底上的正投影位于所述第一通孔的第二端口在所述衬底上的正投影的内部，且所述第二通孔在所述衬底上的正投影的边界与所述第二端口在所述衬底上的正投影的边界之间存在间 距。
在一些实施例中，所述第二通孔在所述衬底上的正投影呈矩形，所述第一通孔的第二端口在所述衬底上的正投影呈矩形。
在一些实施例中，所述显示面板还包括像素界定层，像素界定层位于所述连接部远离所述衬底的一侧；所述像素界定层包括第三通孔，所述第三通孔暴露出所述第一连接图案远离所述衬底的部分表面，以及所述第二连接图案和所述第三连接图案的侧面；其中，所述发光层通过所述第三通孔与所述第一连接图案和所述第三连接图案接触。
在一些实施例中，所述显示面板还包括阳极层，阳极层位于所述发光层与所述辅助电极之间；所述连接部位于所述阳极层；所述阳极层还包括阳极，所述像素界定层还包括像素开口，所述像素开口暴露出所述阳极的部分表面；所述像素开口与所述第三通孔相互错开。
在一些实施例中，在所述显示面板还包括平坦化层，所述平坦化层包括第一通孔的情况下，所述第一通孔的第一端口在所述衬底上的正投影位于所述第三通孔在所述衬底上的正投影的内部，且所述第一端口在所述衬底上的正投影的边界与所述第三通孔在所述衬底上的正投影的边界之间存在间距。
在一些实施例中，所述显示面板包括多个子像素，所述多个子像素沿第一方向排列成多行，沿第二方向排列成多列；所述第一方向与所述第二方向相交叉；所述显示面板包括多个辅助电极；至少一个辅助电极沿所述第一方向延伸，且位于相邻两行子像素之间；和/或，至少一个辅助电极沿所述第二方向延伸，且位于相邻两列子像素之间。
在一些实施例中，一个所述辅助电极连接多个所述连接部的第一连接图案。
另一方面，提供一种显示装置。所述显示装置包括如上述任一实施例所述的显示面板。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的一种显示面板的结构图；
图2为根据一些实施例的一种连接部的俯视图；
图3A为根据一些实施例的另一种连接部的俯视图；
图3B为根据一些实施例的再一种连接部的俯视图；
图4为根据一些实施例的一种阴极层与连接部搭接处的结构图；
图5为根据一些实施例的另一种阴极层与连接部搭接处的结构图；
图6为图1在CC区域的局部放大图；
图7A为根据一些实施例的另一种显示面板的结构图；
图7B为根据一些实施例的再一种显示面板的结构图；
图8为根据一些实施例的一种像素电路的电路结构图；
图9为根据一些实施例的一种显示面板的布局图；
图10为根据一些实施例的又一种连接部的俯视图；
图11为根据一些实施例的又一种连接部的俯视图；
图12为根据一些实施例的再一种显示面板的结构图；
图13为根据一些实施例的又一种显示面板的结构图；
图14为根据一些实施例的一种显示面板的制备方法的流程图；
图15为根据一些实施例的一种显示装置的结构图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第 一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在描述一些实施例时，可能使用了“耦接”和“连接”及其衍伸的表达。例如，描述一些实施例时可能使用了术语“连接”以表明两个或两个以上部件彼此间有直接物理接触或电接触。又如，描述一些实施例时可能使用了术语“耦接”以表明两个或两个以上部件有直接物理接触或电接触。然而，术语“耦接”或“通信耦合(communicatively coupled)”也可能指两个或两个以上部件彼此间并无直接接触，但仍彼此协作或相互作用。这里所公开的实施例并不必然限制于本文内容。
“A、B和C中的至少一者”与“A、B或C中的至少一者”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量***的局限性)所确定。
如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量***的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施 方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
如图1所示，本公开一些实施例提供了一种显示面板100，显示面板100包括衬底10、辅助电极20、连接部30、发光层40和阴极层50。
其中，衬底10可以为柔性衬底，此时衬底10的材料例如可以包括聚酰亚胺(Polyimide，简称PI)。或者，衬底10可以为刚性衬底，此时衬底10的材料例如可以包括玻璃。
辅助电极20位于衬底10上。示例性的，辅助电极20的材料可以是金属，例如，铝、铜、钼等。
连接部30位于辅助电极20远离衬底10的一侧。连接部30包括沿远离衬底10的方向依次层叠设置的第一连接图案31、第二连接图案32和第三连接图案33，第一连接图案31与辅助电极20电连接，第二连接图案32的边缘相对于第三连接图案33的边缘内缩。
如图1所示，第一连接图案31、第二连接图案32和第三连接图案33可以是沿垂直于衬底10且远离衬底10的方向Z依次层叠设置的。
发光层40包括第一发光图案41和第二发光图案42，第一发光图案41位于第二发光图案42周围且与第二发光图案42相分离，第二发光图案42位于第三连接图案33远离衬底10的一侧。
在一些示例中，发光层40可以采用蒸镀工艺制备形成。
阴极层50位于发光层40远离衬底10的一侧，阴极层50穿过第一发光图案41和第二发光图案42之间的间隙，与第一连接图案31、第二连接图案32和第三连接图案33中的至少一者电接触。
如图2所示，“第二连接图案32的边缘相对于第三连接图案33的边缘内缩”，可以是，第二连接图案32在衬底10上的正投影位于第三连接图案33在衬底10上的正投影内，且第二连接图案32在衬底10上的正投影边界与第三连接图案33在衬底10上的正投影的边界之间存在间距d1。
在一些示例中，第二连接图案32在衬底10上的正投影边界与第三连接图案33在衬底10上的正投影的边界之间的间距d1可以为0.25微米～1.75微米。例如，间距d1可以为0.25微米、0.5微米、0.75微米、1.0微米、1.25微 米、1.5微米、1.75微米等。
可以理解的是，在第二连接图案32在衬底10上的正投影边界的不同位置处，第二连接图案32在衬底10上的正投影边界与第三连接图案33在衬底10上的正投影的边界之间的间距可以不同。
示例性的，第二连接图案32的边缘相对于第三连接图案33的边缘内缩，可以是第二连接图案32的边缘沿图1中“粗箭头”所示的方向相对第三连接图案33的边缘内缩。
这样设置，一方面能够在形成连接部30后，形成发光层40时，使得发光层40更容易在第三连接图案33的边界处断裂，形成位于第三连接图案33远离衬底10一侧的第二发光图案42和位于第二发光图案42周围且与第二发光图案42相分离的第一发光图案41。另一方面，能够避免第三连接图案33的边界超出第二连接图案32的边界的长度过多，第三连接图案33的边缘下垂，发光层40不容易断裂，阴极层50难以搭接到第一连接图案31、第二连接图案32或第三连接图案33上的情况发生。
示例性的，第一连接图案31和第三连接图案33的材料可以相同。此时，第一连接图案31和第三连接图案33的材料可以包括氧化铟锡(Indium tin oxide，简称ITO)。
第一连接图案31和第三连接图案33的厚度可以相同，也可以不同。当第一连接图案31和第三连接图案33的厚度相同时，第一连接图案31和第三连接图案33的厚度范围可以为600埃～800埃，例如，第一连接图案31和第三连接图案33的厚度可以为600埃、650埃、700埃、750埃，或800埃等。
第二连接图案32可以为单层结构，也可以为多层结构。当第二连接图案32为单层结构时，第二连接图案32的材料可以包括金属，例如铝等。
在一些示例中，当第二连接图案32为多层结构时，第二连接图案32可以包括沿远离衬底10方向依次层叠设置的钼金属层、铝金属层和钼金属层。
其中，钼金属层的厚度范围可以为400埃～800埃，例如钼金属层的厚度可以为400埃、500埃、600埃、700埃、800埃等。位于铝金属层两侧的钼金属层的厚度可以相同，也可以不同。示例性的，位于铝金属层和衬底10之间的钼金属层的厚度例如可以为500埃，位于铝金属层远离衬底10一侧的钼金属层的厚度可以为700埃。铝金属层的厚度范围例如可以为4500埃～5500埃，例如铝金属层的厚度可以为4500埃、5000埃、5500埃等。
在另一些示例中，当第二连接图案32为多层结构时，第二连接图案32可以包括沿远离衬底10方向依次层叠设置的钼金属层和铝金属层。此时，钼 金属层的厚度范围可以为400埃～800埃，例如钼金属层的厚度可以为400埃、500埃、600埃、700埃、800埃等。铝金属层的厚度范围可以为5000埃～6000埃，例如铝金属层的厚度可以为5000埃、5500埃、6000埃等。
本公开中对第一连接图案31、第二连接图案32、第三连接图案33的形状不做限制，只要能够实现与阴极层50电接触即可。在一些可能的实施例中，第一连接图案31在衬底10上的正投影、第二连接图案32在衬底10上的正投影和第三连接图案33在衬底10上的正投影均可以大致呈矩形(包括长方形和正方形)。
其中，图2以第一连接图案31在衬底10上的正投影、第二连接图案32在衬底10上的正投影、第三连接图案33在衬底10上的正投影均为正方形进行示例。图3A和图3B以第一连接图案31在衬底10上的正投影、第二连接图案32在衬底10上的正投影、第三连接图案33在衬底10上的正投影均为长方形进行示例。
可以理解，“第一连接图案31在衬底10上的正投影、第二连接图案32在衬底10上的正投影、第三连接图案33在衬底10上的正投影可以大致呈矩形”，是指第一连接图案31在衬底10上的正投影、第二连接图案32在衬底10上的正投影，以及第三连接图案33在衬底10上的正投影整体上呈矩形，但是并不局限为标准的矩形。即，这里的“矩形”不但包括基本矩形的形状，而且考虑到工艺条件，还包括类似于矩形的形状。
当第一连接图案31在衬底10上的正投影、第二连接图案32在衬底10上的正投影、第三连接图案33在衬底10上的正投影均为长方形时，如图3A和图3B所示，长方形的长边的延伸方向可以是平行于衬底10的第一方向X，也可以是平行于衬底10的第二方向Y。
本公开上述实施例中对第一连接图案31、第二连接图案32、第三连接图案33的大小也不做限制，可以根据实际需求进行设计，只要能够实现阴极层50与第一连接图案31、第二连接图案32，以及第三连接图案33中的一者电接触即可。
阴极层50与第一连接图案31、第二连接图案32和第三连接图案33中的至少一者电接触，可以是，阴极层50与第一连接图案31、第二连接图案32和第三连接图案33中的一者接触，例如阴极层50与第一连接图案31电接触。
或者，阴极层50与第一连接图案31、第二连接图案32和第三连接图案33中的至少一者电接触，还可以是，阴极层50与第一连接图案31、第二连接图案32和第三连接图案33中的两者电接触。此时，阴极层50可以同时与 第一连接图案31和第二连接图案32接触，也可以同时与第一连接图案31和第三连接图案33电接触，还可以同时与第一连接图案31、第二连接图案32和第三连接图案33电接触。
又或者，如图1所示，阴极层50与第一连接图案31、第二连接图案32和第三连接图案33中的至少一者电接触，可以是，阴极层50同时与第一连接图案31、第二连接图案32和第三连接图案33电接触。
示例性的，阴极层50的材料可以包括氧化铟锌(Indium zinc oxide，简称IZO)或者镁银合金。
在一些示例中，阴极层50可以采用溅射工艺制备形成。
本公开实施例中所提供的显示面板100中，连接部30包括第一连接图案31、第二连接图案32和第三连接图案33，第二连接图案32的边缘相对于第三连接图案33的边缘内缩，从而在形成连接部30后，形成发光层40时，发光层40在连接部30的第三连接图案33边缘断开，形成位于第三连接图案33远离衬底10一侧的第二发光图案42，和位于第二发光图案42周围的第一发光图案41。
这样，后续形成的阴极层50，可以穿过第一发光图案41和第二发光图案42之间的间隙与第一连接图案31、第二连接图案32和第三连接图案33中的至少一个电接触。也即，阴极层50可以与连接部30电连接，实现与连接部30的并联。同时，连接部30的第一连接图案31与辅助电极20电连接，使得阴极层50可以与辅助电极20电连接，阴极层50与辅助电极20形成并联结构，从而减小阴极层50的电阻，降低阴极层50上的电压降，改善显示面板100的显示效果，提高显示面板100的亮度均一性。
在一些实施例中，如图2和图3A所示，第三连接图案33在衬底10上的正投影位于第一连接图案31在衬底10上的正投影的内部，且第三连接图案33在衬底10上的正投影的边界与第一连接图案31在衬底10上的正投影的边界之间存在间距d2。
本公开实施例对第三连接图案33在衬底10上的正投影的边界与第一连接图案31在衬底10上的正投影的边界之间存在间距d2不做限制。可以理解，在不同位置处，第三连接图案33在衬底10上的正投影的边界与第一连接图案31在衬底10上的正投影的边界之间存在间距d2可以相同，也可以不同。
这样，第一连接图案31在衬底10上的正投影的面积大于第三连接图案33在衬底10上的正投影的面积，第二连接图案32在衬底10上的正投影的面积小于第一连接图案31在衬底10上的正投影的面积，当发光层40在第三连 接图案33的边界出断裂时，不仅可以暴露出第二连接图案32和第三连接图案33的侧面，还可以暴露出第一连接图案31远离衬底10的部分表面，从而使得阴极层50可以与第一连接图案31远离衬底10的表面接触，使得阴极层50与第一连接图案31之间的接触面积可以更大，阴极层50与第一连接图案31之间的接触更加稳定，阴极层50与第一连接图案31之间接触电阻更小。
阴极层50与第一连接图案31之间的接触电阻更小，使得阴极层50与连接部30、辅助电极20的并联后的电阻较小，阴极层50上的电压降也较小，从而更加有利于改善显示面板100的显示效果，提高显示面板100的亮度均一性。
在一些实施例中，如图4所示，阴极层50可以包括第一接触部51和第二接触部52。其中，第一接触部51位于第一发光图案41远离衬底10的一侧，第二接触部52位于第二发光图案42远离衬底10的一侧。
在一些示例中，第一接触部51和第二接触部52可以相互连接。在另一些示例中，如图4所示，第一接触部51和第二接触部52可以相互分离。
在一些示例中，如图4所示，第二连接图案32与第一发光图案41之间存在间隙d3，暴露出第一连接图案31的部分表面。第一接触部51覆盖第一发光图案41靠近第二连接图案32的侧面，且与第一连接图案31被暴露出的表面电接触。
本公开实施例中对第二连接图案32和第一发光图案41之间的间隙d3不做限制。同样的，在不同位置，第二连接图案32和第一发光图案41之间的间隙d3可以相同，也可以不同。
这样，通过阴极层50的第一接触部51与第一连接图案31被暴露出的表面电接触，实现阴极层50与连接部30电连接，进而实现阴极层50与辅助电极20电连接。阴极层50与辅助电极20形成并联结构，从而可以减小阴极层50的电阻，降低阴极层50上的电压降，进而有利于改善显示面板100的显示效果，提高显示面板100的亮度均一性。
可以理解的是，第一接触部51在不同位置的厚度可以相同，也可以不同。示例性的，第一接触部51与第一连接图案31被暴露出的表面电接触的部分与第一接触部51与第一发光图案41接触的部分的厚度可以不同。第一接触部51中与第一连接图案31被暴露出的表面接触的部分的厚度可以小于第一接触部51中与第一发光图案41接触的部分的厚度。
在另一些示例中，如图5所示，第一接触部51与第二连接图案32的侧面电接触。
这样，通过阴极层50的第一接触部51与第二连接图案32的侧面电接触，可以实现阴极层50与连接部30电连接，进而实现阴极层50与辅助电极20电连接，使得阴极层50与辅助电极20形成并联结构。阴极层50与辅助电极20形成并联结构，从而可以使得阴极层50的电阻较小，有利于降低阴极层50上的电压降，改善显示面板100的显示效果，提高显示面板100的亮度均一性。
示例性的，第一接触部51中与第二连接图案32的侧面接触的部分的厚度可以小于第一接触部51中与第一发光图案41接触的部分的厚度。
在又一些示例中，如图5所示，第一接触部51可以与第一连接图案31被暴露出的表面电接触，同时与第二连接图案32的侧面电接触。
这样，可以通过第一接触部51与连接部30的第一连接图案31、第二连接图案32电接触，实现阴极层50与连接部30电接触，从而实现阴极层50与辅助电极20的电连接。阴极层50与辅助电极20可以形成并联结构，降低阴极层50的电阻，减小阴极层50上的电压降，从而有利于改善显示面板100的显示效果，提高显示面板的亮度均一性。
同时，第一接触部51与第一连接图案31和第二连接图案32均电接触，使得阴极层50与连接部30之间的接触面积较大，阴极层50与连接部30之间的接触电阻更小，从而有利于进一步降低阴极层50上的电压降，改善显示面板100的显示效果，提高显示面板100的画面显示亮度的均一性。
在一些示例中，如图6所示，第二接触部52覆盖第二发光图案42靠近第一发光图案41的侧面，且与第三连接图案33的侧面电接触。
这样，通过阴极层50的第二接触部52与第三连接图案33的侧面电接触，可以实现阴极层50与连接部30整体电连接，进而可以实现阴极层50与辅助电极20电连接，使得阴极层50与辅助电极20形成并联结构。阴极层50与辅助电极20形成并联结构，可以使得阴极层50的电阻减小，阴极层50上的电压降也减小，从而有利于改善显示面板100的显示效果，提高显示面板100的画面显示的均一性。
示例性的，第二接触部52的不同位置的厚度可以不同，例如第二接触部52中与第三连接图案33的侧面接触的部分的厚度可以与第二接触部52中与第二发光图案42远离衬底10的表面接触的部分的厚度可以不同。
在又一些示例中，如图6所示，第一接触部51可以与第一连接图案31被暴露出的表面电接触，同时与第二连接图案32的侧面电接触，第二接触部52与第三连接图案33的侧面电接触。
这样，通过第一接触部51与第一连接图案31、第二连接图案32电接触，第二接触部52与第三连接图案33电接触，实现阴极层50与连接部30电接触，从而实现阴极层50与辅助电极20电连接。阴极层50与辅助电极20形成并联结构，使得阴极层50的电阻降低，阴极层50上的电压降减小，从而有利于改善显示面板100的显示效果，提高显示面板100的亮度均一性。
同时，第一接触部51与第一连接图案31和第二连接图案32均电接触，第二接触部52与第三连接图案33电接触，使得阴极层50与连接部30之间的接触面积更大，阴极层50与连接部30之间的接触电阻更小，从而有利于进一步降低阴极层50上的电压降，改善显示面板100的显示效果，提高显示面板100的画面显示亮度的均一性。
在一些实施例中，如图7A所示，显示面板100还包括电路结构层60，电路结构层60位于连接部30与衬底10之间，电路结构层60包括半导体层61、栅极层62和源漏电极层63。辅助电极20位于半导体层61、栅极层62和源漏电极层63中的至少一层。
“辅助电极20位于半导体层61、栅极层62和源漏电极层63中的至少一层”可以是，辅助电极20位于半导体层61、栅极层62和源漏电极层63中的一层，例如位于源漏电极层63中(如图7A所示)。
或者，“辅助电极20位于半导体层61、栅极层62和源漏电极层63中的至少一层”，也可以是半导体层61、栅极层62和源漏电极层63中的两层中均设置有辅助电极20。例如，在栅极层62和源漏电极层63中均设置有辅助电极20。
又或者，“辅助电极20位于半导体层61、栅极层62和源漏电极层63中的至少一层”，还可以是半导体层61、栅极层62和源漏电极层63中均设置有辅助电极20。
参阅图7A，电路结构层60还包括位于半导体层61和栅极层62之间的栅绝缘层64，以及位于栅极层62和源漏电极层63之间的层间介质层65。
其中，栅绝缘层64和层间介质层65的材料可以均为绝缘材料。示例性的，栅绝缘层64的材料可以包括二氧化硅或氮化硅，层间介质层65的材料也可以包括二氧化硅或氮化硅。
在一些实施例中，如图7A和图8所示，电路结构层60包括像素电路601，像素电路601包括多个薄膜晶体管602和至少一个存储电容器603。
其中，每个薄膜晶体管602可以包括半导体图案611、栅极621、源极631和漏极632。半导体图案611位于半导体层61中，栅极621位于栅极层62中， 源极631和漏极632均位于源漏电极层63中。源极631和漏极632穿过层间介质层65与半导体图案611电接触。
示例性的，半导体图案611的材料可以包括多晶硅。源极631、漏极632、栅极621的材料可以包括金属，例如铜、铝、钼等。
可以理解，当辅助电极20位于栅极层62中时，辅助电极20可以与栅极621同步制备，采用同一道光刻工艺，使用同一个掩膜板，从而无需沉积额外的膜层，降低了成本，简化了显示面板100的制备工艺。
同理，当辅助电极20位于源漏电极层63中时，辅助电极20可以与源极631和漏极632同步制备，采用同一道光刻工艺，使用同一个掩膜板，从而无需沉积额外的膜层，有利于降低成本，简化显示面板100的制备工艺。
当辅助电极20位于半导体层61中，辅助电极20可以通过半导体图案掺杂金属化形成。
在一些示例中，如图7A所示，薄膜晶体管602可以为顶栅型薄膜晶体管，此时，栅极621位于半导体图案611远离衬底10的一侧，也即栅极层62位于半导体层61远离衬底10的一侧。
在另一些示例中，薄膜晶体管602可以为底栅型薄膜晶体管，此时，栅极621位于半导体图案611与衬底10之间，也即栅极层62位于半导体层61与衬底10之间。
在一些示例中，像素电路601中的多个薄膜晶体管602可以均为N型晶体管。在另一些实施例中，像素电路601中的多个薄膜晶体管602可以均为P型晶体管。在又一些实施例中，像素电路601中多个薄膜晶体管602可以一部分薄膜晶体管为N型晶体管，另一部分薄膜晶体管为P型晶体管。
本公开中对像素电路601的电路结构不做限制，只要能够驱动发光器件发光即可。示例性的，像素电路601可以为2T1C电路结构、3T1C电路结构或者7T2C电路结构等。
图8和图9中以像素电路601为3T1C电路结构进行示意。该像素电路601包括三个薄膜晶体管602，分别为晶体管T1、晶体管T2、晶体管T3。其中，晶体管T1的源极和漏极分别连接高电平信号线VDD和发光器件L，晶体管T1的栅极与晶体管T2的漏极相连。晶体管T2的栅极与栅线GL相连，晶体管T2的源极与数据线DATA连接。晶体管T3的源极与晶体管T1的漏极相连，晶体管T3的漏极与感测信号线SENSE相连。
其中，栅线GL用于在显示面板100的显示阶段控制晶体管T2的打开和关闭，数据线DATA用于向晶体管T2提供数据电压，高电平信号线VDD用 于向晶体管T1提供高电平电压，感测信号线SENSE用于接收晶体管T2漏极的电信号或发光器件L的电信号，并将其传输至外部电路。外部电路根据晶体管T2漏极的电信号或发光器件L的电信号检测晶体管T1的特性变化和均匀性，或检测发光器件L的均匀性和老化程度。
其中，栅线GL沿平行于衬底10的第一方向X延伸，高电平信号线VDD、数据线DATA、感测信号线SENSE沿平行于衬底10的第二方向Y延伸。栅线GL中在衬底10上的正投影与半导体图案611在衬底10上的正投影重叠的部分，作为薄膜晶体管602的栅极。
在一些实施例中，如图9所示，栅线GL可以由两条并联走线构成。这样，当两条并联走线中其中一条出现故障时，显示面板100还可以利用另一条走线传输控制信号。同时，栅线GL有两条并联走线构成，还可以降低栅线GL的电阻，减小栅线GL上的电压降。
在一些实施例中，如图9所示，沿平行于衬底的第一方向X，一个像素电路601可以对一个数据线DATA。一个感测信号线SENSE可以同时与四个像素电路601电连接。
在一些实施例中，如图7A所示，显示面板100还可以包括位于衬底10和半导体层61之间的遮挡层66，和位于遮挡层66与半导体层61之间的缓冲层67。
示例性的，遮挡层66中包括多个遮挡图案661，半导体图案611在衬底10上的正投影与遮挡图案661在衬底10上的正投影至少部分重叠。遮挡图案661可以用于遮挡外界光线或显示面板100内经反射、折射由衬底10所在一侧射向半导体图案611的光线，保证薄膜晶体管602的性能。
示例性的，存储电容器603的极板也可以设置在遮挡层66中。
示例性的，遮挡层66的材料可以包括金属，例如，铜、铝等。
示例性的，缓冲层67的材料可以为绝缘材料，例如，缓冲层67的材料可以包括氧化硅或氮化硅。
在一些实施例中，如图7A所示，显示面板100还包括平坦化层70。平坦化层70位于连接部30和辅助电极20之间。平坦化层70包括第一通孔71，第一通孔71暴露出辅助电极20。第一连接图案31通过第一通孔71与辅助电极20接触。
其中，平坦化层70的材料可以为绝缘材料。示例性的，平坦化层70的材料可以为有机绝缘材料，例如树脂。
在一些实施例中，如图7A所示，第一通孔71包括第一端口711和第二 端口712，第一端口711相比第二端口712远离衬底10，且第一端口711的尺寸大于第二端口712的尺寸。
第一通孔71的孔壁713相对衬底10所在的平面倾斜，第二连接图案32的边缘延伸至第一通孔71的孔壁713上。
可以理解，同一第一通孔71的第一端口711和第二端口712的形状相同，大小不同。本公开中对第一端口711和第二端口712的形状不做限制，示例性的，如图10所示，第一端口711在衬底10上的正投影和第二端口712在衬底10上的正投影可以大致呈矩形(例如，正方形或长方形)。
其中，“第一端口711在衬底10上的正投影和第二端口712在衬底10上的正投影可以大致呈矩形”，是指第一端口711在衬底10上的正投影和第二端口712在衬底10上的正投影整体上呈矩形，但是并不局限为标准的矩形。即，这里的“矩形”不但包括基本矩形的形状，而且考虑到工艺条件，还包括类似于矩形的形状。
在一些示例中，如图10所示，第一端口711在衬底10上的正投影和第二端口712在衬底10上的正投影可以大致呈正方形。
在另一些示例中，如图11所示，第一端口711在衬底10上的正投影和第二端口712在衬底10上的正投影可以大致呈长方形。
在一些实施例中，如图7A所示，第一通孔71的孔壁713与衬底10所在的平面之间存在夹角α，夹角α为锐角。
在一些示例中，第一通孔71的孔壁713与衬底10所在的平面之间的夹角α的范围可以为25°～50°。例如，夹角α可以为25°、30°、35°、40°、45°或50°等。
这样设置，一方面使得第一通孔71的孔壁713与衬底10所在的平面之间的夹角α不会过小，在形成阴极层50时，阴极层50能够容易通过第一发光图案41和第二发光图案42之间的间隙，与连接部30的第二连接图案32电接触。另一方面，使得第一通孔71的孔壁713与衬底10所在的平面之间的夹角α也不会过大，从而有利于避免发光层在第三连接图案33的边缘处不能断裂或发光层断裂后，第一连接图案31远离衬底10的表面和第二连接图案32的侧面被第一发光图案41覆盖，第三连接图案33的侧面被覆盖第二发光图案42的情况发生，进而有利于避免阴极层50无法与第一连接图案31、第二连接图案32和第三连接图案33电接触的情况发生。
其中，第二连接图案32的边缘延伸至第一通孔71的孔壁713上，可以是，如图10所示，第二连接图案32在衬底10上的正投影的边缘位于第一端 口711在衬底10上的正投影的边缘与第二端口712在衬底10上的正投影的边缘之间。
本公开实施例中，第二连接图案32的边缘延伸至第一通孔71的孔壁713上，从而在形成阴极层50时，阴极层50更加容易通过第一发光图案41和第二发光图案42之间的间隙，与连接部30的第一连接图案31、第二连接图案32、第三连接图案33中的至少一者电接触。例如，阴极层50更加容易穿过第一发光图案41和第二发光图案42之间的缝隙与第二连接图案32电接触。
可以理解的是，当第二连接图案32的边缘延伸至第一通孔71的孔壁713上时，第三连接图案33的边缘也可以延伸至第一通孔71的孔壁713上。
在一些实施例中，参阅图7A，发光层40可以在第一通孔71的孔壁713上断裂，从而形成位于第三连接图案33远离衬底10的一侧第二发光图案42，以及位于第二发光图案42周围的第一发光图案41。第一发光图案41靠近第二发光图案42的边缘延伸至第一通孔71的孔壁上，第二发光图案42靠近第一发光图案41的边缘也延伸至第一通孔71的孔壁713上。
在一些实施例中，参阅图7A，阴极层50可以在第一通孔71的孔壁713上断裂，形成相互分离的第一接触部51和第二接触部52。此时，第一接触部51的和第二接触部52相互靠近的边缘位于第一通孔71的孔壁713上。即，第一接触部51靠近第二接触部52的边缘位于第一通孔71的孔壁713上，第二接触部52靠近第一接触部51的边缘也位于第一通孔71的孔壁713上。
这样，阴极层50的第一接触部51和第二接触部52在第一通孔71的孔壁713上相分离，第一接触部51更加容易与第二连接图案32的侧壁、第一连接图案31远离衬底10的表面接触，第二接触部52更加容易与第三连接图案33的侧壁电接触，从而使得阴极层50与连接部30的接触面积可以更大，阴极层50与连接部30之间的接触电阻可以更小，进而使得阴极层与辅助电极20连接后的总电阻值更小，阴极层50上的电压降更小，提高显示面板的亮度均一性，改善显示面板的显示效果。
在另一些实施例中，如图7B所示，第二连接图案32的边缘还可以延伸出第一通孔71，从而位于平坦化层70远离衬底10的表面上。
此时，第一端口711在衬底10上的正投影位于第二连接图案32在衬底10上的正投影的内部，且第一端口711在衬底10上的正投影的边缘与第二连接图案32在衬底10上的正投影之间存在间距。
可以理解，在第二连接图案32的边缘延伸出第一通孔71的情况下，第三连接图案33的边缘也延伸出第一通孔71，从而位于平坦化层70远离衬底 10的表面上。
示例性的，“第二连接图案32的边缘相对于第三连接图案33的边缘内缩”，可以是第二连接图案32的边缘沿图7B中“粗箭头”所示的方向相对第三连接图案33的边缘内缩。
在一些实施例中，如图7A和图7B所示，显示面板100还可以包括钝化层80，钝化层80位于平坦化层70与辅助电极20之间。钝化层80包括第二通孔81，第二通孔81暴露出辅助电极20的至少部分表面。第二通孔81与第一通孔71连通。第一连接图案31通过第一通孔71和第二通孔81与辅助电极20接触。
其中，钝化层80的材料可以为绝缘材料。示例性的，钝化层80的材料可以为无机绝缘层，例如氧化硅、氮化硅、氮氧化硅等。
“第二通孔81暴露出辅助电极20的至少部分表面”可以是，第二通孔81暴露出辅助电极20的全部表面，也可以是，如图7A和图7B所示，第二通孔81暴露出辅助电极20的部分表面。
在第二通孔81暴露出辅助电极20的部分表面的情况下，如图10和图11所示，第二通孔81在衬底10上的正投影位于辅助电极20在衬底10上的正投影内。
在一些实施例中，如图10和图11所示，第二通孔81在衬底10上的正投影位于第一通孔71的第二端口712在衬底10上的正投影的内部，且第二通孔81在衬底10上的正投影的边界与第二端口712在衬底10上的正投影的边界之间存在间距d4。
本公开实施例中对第二通孔81在衬底10上的正投影的边界与第二端口712在衬底10上的正投影的边界之间的间距d4的大小不做限制。可以理解，不同位置处，第二通孔81在衬底10上的正投影的边界与第二端口712在衬底10上的正投影的边界之间的间距d4可以不同。
这样，第二通孔81的尺寸小于第二端口712的尺寸，第一通孔71在衬底10上的正投影和第二通孔81在衬底10上的正投影重叠，第一通孔71在衬底10上的正投影和第二通孔81在衬底10上的正投影的总的面积较小，第一通孔71和第二通孔81所在的非发光区的占用面积较小，从而有利于提高显示面板100的开口率。
在一些实施例中，如图10和图11所示，第二通孔81在衬底10上的正投影大致呈矩形(包括正方形和长方形)。可以理解，“第二通孔81在衬底10上的正投影大致呈矩形”，是指第二通孔81在衬底10上的正投影整体上 呈矩形，但是并不局限为标准的矩形。即，这里的“矩形”不但包括基本矩形的形状，而且考虑到工艺条件，还包括类似于矩形的形状。图10和图11以第二通孔81在衬底10上的正投影大致呈正方形进行示例。
在一些实施例中，如图7A和图12所示，显示面板100还包括像素界定层90，像素界定层90位于连接部30远离衬底10的一侧。像素界定层90包括第三通孔91，第三通孔91暴露出第一连接图案31远离衬底10的部分表面，以及第二连接图案32和第三连接图案33的侧面。其中，发光层40通过第三通孔91与第一连接图案和第三连接图案33接触。
在一些实施例中，如图7A和图12所示，显示面板100还包括阳极层11，阳极层11位于发光层40与辅助电极20之间。连接部30位于阳极层11。阳极层11还包括阳极12，像素界定层90还包括像素开口92，像素开口92暴露出阳极12的部分表面。像素开口92与第三通孔91相互错开。
其中，连接部30和阳极12均位于阳极层11，阳极12和连接部30可以同步形成，即制备阳极12和连接部30时采用相同的掩膜板，从而可以降低显示面板100的制备成本，简化显示面板100的制备工艺。
其中，阳极12可以包括沿远离衬底10的方向依次层叠设置的第一阳极层121、第二阳极层122和第三阳极层123。其中，第一阳极层121可以与第一连接图案31同步形成，第二阳极层122可以与第二连接图案32同步形成，第三阳极层123可以与第三连接图案33同步形成。
示例性的，如图7A所示，阳极12可以穿过平坦化层70和钝化层80与薄膜晶体管602的源极631或漏极632电连接。
示例性的，如图7A所示，阳极12可以与发光层40、阴极层50形成上述发光器件L。
在一些实施例中，如图10和图11所示，在显示面板100还包括平坦化层70，平坦化层70包括第一通孔71的情况下，第一通孔71的第一端口711在衬底10上的正投影位于第三通孔91在衬底10上的正投影的内部，且第一端口711在衬底10上的正投影的边界与第三通孔91在衬底10上的正投影的边界之间存在间距d5。
本公开实施例对第一端口711在衬底10上的正投影的边界与第三通孔91在衬底10上的正投影的边界之间的间距d5的数值不做限制。可以理解的是，在不同位置，第一端口711在衬底10上的正投影的边界与第三通孔91在衬底10上的正投影的边界之间的间距d5可以不同。
这样，第一通孔71在衬底10上的正投影与第三通孔91在衬底10上的 正投影重叠，第一通孔71在衬底10上的正投影和第三通孔91在衬底10上的正投影所占的总的面积较小，第一通孔71和第三通孔91所在的非发光区的占用面积较小，从而有利于提高显示面板100的占空比。
在一些实施例中，如图12所示，显示面板包括多个子像素P，多个子像素P沿第一方向X排列成多行，沿第二方向Y排列成多列。第一方向X与第二方向Y相交叉。
示例性的，多个子像素P可以分别显示多种颜色。基于此，显示面板100可以至少包括第一颜色子像素、第二颜色子像素和第三颜色子像素，第一颜色、第二颜色和第三颜色可以为三基色(例如：红色、绿色和蓝色)。
在一些示例中，显示面板100可以包括第一颜色子像素、第二颜色子像素、第三颜色子像素和第四颜色子像素，第一颜色、第二颜色和第三颜色为三基色(例如：红色、绿色和蓝色)，第四颜色可以为白色。
示例性的，子像素P可以包括上述像素电路601和发光器件L。
显示面板100可以包括多个辅助电极20。本公开实施例中对辅助电极20的数量不做限制。辅助电极20的数目可以根据实际需求进行设计。
在一些示例中，至少一个辅助电极20沿第一方向X延伸，且位于相邻两行子像素P之间。
可以理解的是，“至少一个辅助电极20沿第一方向X延伸”，可以是一个辅助电极20沿第一方向X延伸。或者，“至少一个辅助电极20沿第一方向X延伸”，可以是多个辅助电极20沿第一方向X延伸。在多个辅助电极20沿第一方向X延伸时，可以是全部辅助电极20均沿第一方向X延伸。
在另一些示例中，如图9和图12所示，至少一个辅助电极20沿第二方向Y延伸，且位于相邻两行子像素P之间。
可以理解的是，“至少一个辅助电极20沿第二方向Y延伸”，可以是一个辅助电极20沿第二方向Y延伸。或者，“至少一个辅助电极20沿第二方向Y延伸”，可以是多个辅助电极20沿第二方向Y延伸。在多个辅助电极20沿第二方向Y延伸时，可以是全部辅助电极20均沿第二方向Y延伸。
在又一些示例中，至少一个辅助电极20沿第一方向X延伸，同时，至少一个辅助电极20沿第二方向Y延伸。这样，辅助电极20可以在显示面板上呈网格状分布，更加有利于实现与阴极层50的电连接，降低阴极层50上的电阻，减小阴极层50上的电压降，从而更加有利于改善显示面板100的亮度不均一的问题。
在一些实施例中，如图12和图13所示，显示面板100可以包括多个像 素101，每个像素101包括多个子像素P。
在一些示例中，像素101可以包括是三个子像素P。在另一些示例中，如图12所示，像素101可以包括四个子像素P。例如，像素101可以包括蓝色子像素、绿色子像素、红色子像素和白色子像素。
在一些实施例中，如图13所示，辅助电极20可以位于相邻的两行像素101之间。在另一些实施例中，辅助电极20可以位于相邻的两列像素101之间。在又一些实施例中，可以是一部分辅助电极20位于相邻两行像素101之间，另一部分辅助电极20位于相邻的两列像素101之间。
在一些实施例中，如图13所示，相邻两个辅助电极20之间可以间隔两列像素101。在另一些实施例中，相邻两个辅助电极20之间可以间隔两行像素101。
在一些实施例中，如图13所示，一个辅助电极20连接多个连接部30的第一连接图案31。这样，一个辅助电极20与阴极层50存在多个接触点，辅助电极20的不同部分分别与阴极层50并联连接，从而能够进一步降低阴极层50上的电阻，减小阴极层50上的电压降，从而更加有利于改善显示面板100的亮度不均一的问题。
如图14所示，本公开一些实施例还提供了一种显示面板100的制备方法，该制备方法包括：
S100、在衬底10上形成辅助电极20。
示例性的，可以在衬底10上沉积导电层，图案化导电层，形成辅助电极20。
S200、在辅助电极20远离衬底10的一侧形成连接部30。连接部30包括沿远离衬底10的方向依次层叠设置的第一连接图案31、第二连接图案32和第三连接图案33，第一连接图案31与辅助电极20电连接，第二连接图案32的边缘相对于第三连接图案33的边缘内缩。
S300、在连接部30远离衬底10的一侧形成发光层40。发光层40在第三子层边界处断裂，形成位于第三连接图案33上的第二发光图案42和位于第二发光图案42周围且与第二发光图案42相互分离的第一发光图案41。
S400、在发光层40远离衬底10的一侧形成阴极层50。
在本公开上述实施例所提供的显示面板100的制备方法中，制备形成的连接部30包括第一连接图案31、第二连接图案32和第三连接图案33，第二连接图案32的边缘相对于第三连接图案33的边缘内缩，从而形成发光层40时，发光层40可以在连接部30的第三连接图案33边缘断开，形成位于第三 连接图案33上的第二发光图案42，和位于第二发光图案42周围的第一发光图案41。这样，在后续形成阴极层50的过程中，阴极层50可以穿过第一发光图案41和第二发光图案42之间的间隙与第一连接图案31、第二连接图案32和第三连接图案33中的至少一个电接触。
通过这样设置，使得阴极层50与连接部30电连接，从而使得阴极层50可以与辅助电极20电连接，阴极层50可以与辅助电极20形成并联结构，减小阴极层50的电阻，降低阴极层50上的电压降，改善显示面板100的显示效果，提高显示面板100的亮度均一性。
在一些实施例中，S200、在辅助电极20远离衬底10的一侧形成连接部30，可以包括：
在辅助电极20远离衬底10的一侧形成第一导电层，图案化第一导电层，形成第一连接图案31。可以理解，当连接部30位于阳极层11中时，图案化第一导电层，形成第一连接图案31的同时，还可以形成阳极12的第一阳极层121。
在第一导电层远离衬底的一侧依次形成第二导电层和第三导电层。图案化第三导电层，形成第三连接图案33。图案化第二导电层，形成第二连接图案32。
示例性的，可以使用湿法刻蚀工艺图案化第二导电层和第三导电层。可以理解的是，图案化第二导电层和第三导电层所使用的刻蚀液不同。可以通过控制湿法刻蚀的工艺条件(例如，刻蚀时间)，实现对第二导电层的过刻，使得第二连接图案32的边缘相对于第三连接图案33的边缘内缩。
在一些实施例中，在步骤S100、在衬底10上形成辅助电极20后，显示面板的制备方法可以包括：在辅助电极20远离衬底10的一侧形成钝化层80。在钝化层80远离衬底10的一侧形成平坦化层70。刻蚀平坦化层70形成第一通孔71，第一通孔71暴露出部分钝化层80远离衬底10的表面。刻蚀所述钝化层80被暴露出的表面，形成第二通孔81。第二通孔81暴露出辅助电极20远离衬底10的至少部分表面。
如图15所示，本公开一些实施例提供了一种显示装置1000，该显示装置1000包括上述任一实施例所述的显示面板100。
其中，上述显示装置1000可以是电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的部件。
本公开所提供的显示装置1000所能够实现的有益效果，与上述任一实施例所述的显示面板100所能够实现的有益效果相同。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (20)

  1. 一种显示面板，包括：
    衬底；
    辅助电极，位于所述衬底上；
    连接部，位于所述辅助电极远离所述衬底的一侧；所述连接部包括沿远离所述衬底的方向依次层叠设置的第一连接图案、第二连接图案和第三连接图案，所述第一连接图案与所述辅助电极电连接，所述第二连接图案的边缘相对于所述第三连接图案的边缘内缩；
    发光层，包括第一发光图案和第二发光图案，所述第一发光图案位于所述第二发光图案周围且与所述第二发光图案相分离，所述第二发光图案位于所述第三连接图案远离所述衬底的一侧；
    阴极层，位于所述发光层远离所述衬底的一侧，所述阴极层穿过所述第一发光图案和所述第二发光图案之间的间隙，与所述第一连接图案、所述第二连接图案和所述第三连接图案中的至少一者电接触。
  2. 根据权利要求1所述的显示面板，其中，
    所述第三连接图案在所述衬底上的正投影位于所述第一连接图案在所述衬底上的正投影的内部，且所述第三连接图案在所述衬底上的正投影的边界与所述第一连接图案在所述衬底上的正投影的边界之间存在间距。
  3. 根据权利要求1或2所述的显示面板，还包括：
    电路结构层，位于所述连接部与所述衬底之间，所述电路结构层包括半导体层、栅极层和源漏电极层；所述辅助电极位于所述半导体层、所述栅极层和所述源漏电极层中的至少一层。
  4. 根据权利要求1～3中任一项所述的显示面板，其中，所述阴极层包括：
    第一接触部，位于所述第一发光图案远离所述衬底的一侧；
    第二接触部，位于所述第二发光图案远离所述衬底的一侧。
  5. 根据权利要求4所述的显示面板，其中，所述第二连接图案与所述第一发光图案之间存在间隙，暴露出所述第一连接图案的部分表面；所述第一接触部覆盖所述第一发光图案靠近所述第二连接图案的侧面，且与所述第一连接图案被暴露出的表面电接触；和/或，
    所述第一接触部与所述第二连接图案的侧面电接触。
  6. 根据权利要求4或5所述的显示面板，其中，所述第二接触部覆盖所述第二发光图案靠近所述第一发光图案的侧面，且与所述第三连接图案的侧面电接触。
  7. 根据权利要求4～6中任一项所述的显示面板，其中，所述第一接触部与所述第二接触部相互分离。
  8. 根据权利要求1～7中任一项所述的显示面板，还包括：
    平坦化层，位于所述连接部和所述辅助电极之间；所述平坦化层包括第一通孔，所述第一通孔暴露出所述辅助电极；所述第一连接图案通过所述第一通孔与所述辅助电极接触。
  9. 根据权利要求8所述的显示面板，其中，
    所述第一通孔包括第一端口和第二端口，所述第一端口相比所述第二端口远离所述衬底，且所述第一端口的尺寸大于所述第二端口的尺寸；
    所述第一通孔的孔壁相对所述衬底所在的平面倾斜，所述第二连接图案的边缘延伸至所述第一通孔的孔壁上。
  10. 根据权利要求9所述的显示面板，其中，所述阴极层包括相互分离的第一接触部和第二接触部，所述第一接触部和所述第二接触部相互靠近的边缘位于所述第一通孔的孔壁上。
  11. 根据权利要求8～10中任一项所述的显示面板，还包括：
    钝化层，位于所述平坦化层与所述辅助电极之间；所述钝化层包括第二通孔，所述第二通孔暴露出所述辅助电极的至少部分表面；所述第二通孔与所述第一通孔连通；
    所述第一连接图案通过所述第一通孔和所述第二通孔与所述辅助电极接触。
  12. 根据权利要求11所述的显示面板，其中，
    所述第二通孔在所述衬底上的正投影位于所述辅助电极在所述衬底上的正投影内。
  13. 根据权利要求11或12所述的显示面板，其中，所述第二通孔在所述衬底上的正投影位于所述第一通孔的第二端口在所述衬底上的正投影的内部，且所述第二通孔在所述衬底上的正投影的边界与所述第二端口在所述衬底上的正投影的边界之间存在间距。
  14. 根据权利要求11～13中任一项所述的显示面板，其中，
    所述第二通孔在所述衬底上的正投影呈矩形，所述第一通孔的第二端口在所述衬底上的正投影呈矩形。
  15. 根据权利要求1～14中任一项所述的显示面板，还包括：
    像素界定层，位于所述连接部远离所述衬底的一侧；所述像素界定层包括第三通孔，所述第三通孔暴露出所述第一连接图案远离所述衬底的部分表 面，以及所述第二连接图案和所述第三连接图案的侧面；
    其中，所述发光层通过所述第三通孔与所述第一连接图案和所述第三连接图案接触。
  16. 根据权利要求15所述的显示面板，还包括：
    阳极层，位于所述发光层与所述辅助电极之间；所述连接部位于所述阳极层；所述阳极层还包括阳极，所述像素界定层还包括像素开口，所述像素开口暴露出所述阳极的部分表面；所述像素开口与所述第三通孔相互错开。
  17. 根据权利要求15或16所述的显示面板，其中，在所述显示面板还包括平坦化层，所述平坦化层包括第一通孔的情况下，
    所述第一通孔的第一端口在所述衬底上的正投影位于所述第三通孔在所述衬底上的正投影的内部，且所述第一端口在所述衬底上的正投影的边界与所述第三通孔在所述衬底上的正投影的边界之间存在间距。
  18. 根据权利要求1～17中任一项所述的显示面板，其中，所述显示面板包括多个子像素，所述多个子像素沿第一方向排列成多行，沿第二方向排列成多列；所述第一方向与所述第二方向相交叉；
    所述显示面板包括多个辅助电极；
    至少一个辅助电极沿所述第一方向延伸，且位于相邻两行子像素之间；和/或，
    至少一个辅助电极沿所述第二方向延伸，且位于相邻两列子像素之间。
  19. 根据权利要求18所述的显示面板，其中，一个所述辅助电极连接多个所述连接部的第一连接图案。
  20. 一种显示装置，包括：如权利要求1～19中任一项所述的显示面板。
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