WO2023210194A1 - 固体撮像装置 - Google Patents

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WO2023210194A1
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solid
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潤 奥野
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/771—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising storage means other than floating diffusion

Definitions

  • the present disclosure relates to a solid-state imaging device.
  • a voltage domain solid-state imaging device achieves a global shutter function by converting the charge generated by the photodiode into voltage at all pixels simultaneously and holding this voltage until readout is complete.
  • charges are transferred from the photodiodes to the floating diffusions in all pixels simultaneously, and current flows into the amplification transistors in all pixels simultaneously.
  • the above voltage is held in a capacitor following the amplification transistor. Thereafter, signals are sequentially read out from the capacitors of these pixels. It is desirable that this capacitor has a large capacity, but increasing the capacitance of the capacitor may increase the cost of the solid-state imaging device.
  • a frame memory including a capacitor as a storage element is sometimes provided in the solid-state imaging device.
  • forming both a capacitor and a memory may increase the cost of the solid-state imaging device.
  • the present disclosure provides a solid-state imaging device that can reduce costs related to capacitors.
  • a solid-state imaging device includes a first substrate, a photoelectric conversion section provided in the first substrate, a floating diffusion section provided in the first substrate, and a floating diffusion section. a first electrode electrically connected or connectable to the pixel transistor; a second electrode different from the first electrode; A capacitor including a first ferroelectric film or a first antiferroelectric film provided between two electrodes. This makes it possible to reduce the cost related to capacitors, for example, by making it possible to form large capacitance capacitors and high performance capacitors at low cost.
  • the pixel transistor has a gate electrically connected to the floating diffusion portion, and a source or drain electrically connected or connectable to the first electrode. It may also be an amplification transistor that has. This makes it possible, for example, to reduce the cost of capacitors in a voltage domain solid-state imaging device.
  • the first electrode may be electrically connectable to the pixel transistor via a switch transistor. This makes it possible, for example, to reduce the cost of capacitors in a voltage domain solid-state imaging device.
  • the first ferroelectric film or the first antiferroelectric film includes hafnium (Hf), zirconium (Zr), niobium (Nb), scandium (Sc), and yttrium (Y ), lanthanum (La), germanium (Ge), or silicon (Si). This makes it possible, for example, to form a suitable ferroelectric film or antiferroelectric film.
  • the capacitor is provided on a first surface side of the first substrate, and the solid-state imaging device further includes a lens provided on a second surface side of the first substrate. You may be prepared. This makes it possible to apply the above-mentioned capacitor to, for example, a back-illuminated solid-state imaging device.
  • the solid-state imaging device of the first aspect further includes a second substrate bonded to the first substrate, and the pixel transistor and the capacitor are provided between the first substrate and the second substrate. It may be. This makes it possible to apply the above-mentioned capacitor to, for example, a solid-state imaging device configured using two substrates.
  • the pixel transistor is provided in a first insulating film provided on the first substrate, and the capacitor is provided in the second substrate and is connected to the second substrate.
  • the second insulating film may be provided within the second insulating film located between the first insulating film and the first insulating film.
  • the solid-state imaging device of the first aspect further includes a third substrate provided between the first substrate and the second substrate, and the capacitor is arranged between the second substrate and the third substrate. It may be provided between. This makes it possible to apply the above-mentioned capacitor to, for example, a solid-state imaging device configured using three substrates.
  • the capacitance of the capacitor may be controlled to be set to only one of a plurality of values. This allows, for example, a capacitor other than a paraelectric capacitor to be used like a paraelectric capacitor.
  • the solid-state imaging device of the first aspect further includes a memory including a third electrode and a fourth electrode different from the third electrode, and the memory includes a memory in which the capacitor is connected to the first ferroelectric film. If the capacitor includes a second ferroelectric film, a second ferroelectric film is included between the third electrode and the fourth electrode, and if the capacitor includes the first antiferroelectric film, a second ferroelectric film is included between the third electrode and the fourth electrode. A second antiferroelectric film may be included between the fourth electrode and the fourth electrode. This makes it possible to reduce the total cost of the capacitor and memory by forming the capacitor and memory at the same time, for example.
  • the third electrode is formed of the same material as the first electrode
  • the fourth electrode is formed of the same material as the second electrode
  • the third electrode is formed of the same material as the second electrode
  • the ferroelectric film or the second antiferroelectric film may be formed of the same material as the first ferroelectric film or the first antiferroelectric film.
  • a solid-state imaging device includes a first substrate, a photoelectric conversion section provided in the first substrate, a floating diffusion section provided in the first substrate, and a first substrate.
  • a first electrode provided on the first surface side or the second surface side, a second electrode different from the first electrode, and a first ferroelectric provided between the first electrode and the second electrode.
  • the capacitor includes a second antiferroelectric film, a second antiferroelectric film is included between the third electrode and the fourth electrode, and if the capacitor includes the first paraferroelectric film, a second antiferroelectric film is included between the third electrode and the fourth electrode. A second paraelectric film is included between the fourth electrode and the fourth electrode.
  • the third electrode is formed of the same material as the first electrode
  • the fourth electrode is formed of the same material as the second electrode
  • the third electrode is formed of the same material as the second electrode
  • the third electrode is formed of the same material as the second electrode
  • the third electrode is formed of the same material as the second electrode.
  • the ferroelectric film, the second antiferroelectric film, or the second paraelectric film is different from the first ferroelectric film, the first antiferroelectric film, or the second paraelectric film. They may be made of the same material. As a result, for example, by forming the capacitor and memory using the same material, it is possible to reduce the total cost of the capacitor and memory.
  • the first and second ferroelectric films, the first and second antiferroelectric films, or the first and second paraelectric films include hafnium (Hf), It may contain zirconium (Zr), niobium (Nb), scandium (Sc), yttrium (Y), lanthanum (La), germanium (Ge), or silicon (Si). This makes it possible, for example, to form a suitable ferroelectric film, antiferroelectric film, or paraelectric film.
  • the capacitor and the memory are provided on the first surface side of the first substrate, and the solid-state imaging device is provided on the second surface side of the first substrate.
  • the camera may further include a lens with a cylindrical shape. This makes it possible to apply the above-described capacitor and memory to, for example, a back-illuminated solid-state imaging device.
  • the solid-state imaging device of the second aspect further includes a pixel transistor electrically connected to the floating diffusion section, and the first electrode is electrically connected to or connected to the pixel transistor. It may be possible. This makes it possible, for example, to reduce the cost of capacitors in solid-state imaging devices including such pixel transistors.
  • the solid-state imaging device of the second aspect further includes a second substrate bonded to the first substrate, and the pixel transistor, the capacitor, and the memory are connected to the first substrate and the second substrate. It may be provided between. This makes it possible to apply the above-described capacitor and memory to, for example, a solid-state imaging device configured using two substrates.
  • the pixel transistor is provided in a first insulating film provided in the first substrate, and the capacitor and the memory are provided in the second substrate and in the second insulating film. It may be provided within a second insulating film located between the substrate and the first insulating film.
  • the solid-state imaging device of the second aspect further includes a third substrate provided between the first substrate and the second substrate, and the capacitor and the memory are arranged between the second substrate and the second substrate. It may be provided between the three substrates. This makes it possible to apply the above capacitor and memory to, for example, a solid-state imaging device configured using three substrates.
  • the capacitor and the memory may have portions provided within the same cross section. This makes it possible, for example, to simultaneously form a capacitor and a memory at approximately the same height.
  • FIG. 1 is a block diagram showing the configuration of a solid-state imaging device according to a first embodiment.
  • FIG. 1 is a circuit diagram showing the configuration of a solid-state imaging device according to a first embodiment.
  • 1 is a cross-sectional view showing a first example of the structure of a solid-state imaging device according to a first embodiment.
  • FIG. 3 is a cross-sectional view showing a second example of the structure of the solid-state imaging device of the first embodiment.
  • 5 is a perspective view showing the structure of the solid-state imaging device shown in FIG. 4.
  • FIG. 7 is a graph for explaining the operation of the solid-state imaging device of the first embodiment.
  • FIG. 2 is a cross-sectional view showing the structure of a solid-state imaging device according to a second embodiment.
  • FIG. 7 is a cross-sectional view showing the structure of a solid-state imaging device according to a third embodiment. It is a graph for explaining the operation of the solid-state imaging device of the third embodiment.
  • FIG. 7 is a perspective view showing the structure of a solid-state imaging device according to a fourth embodiment.
  • FIG. 7 is a perspective view showing the structure of a solid-state imaging device according to a fifth embodiment.
  • FIG. 7 is a cross-sectional view showing two examples of the structure of a solid-state imaging device according to a sixth embodiment.
  • FIG. 7 is a perspective view showing the structure of a solid-state imaging device according to a seventh embodiment.
  • FIG. 7 is a circuit diagram showing the configuration of a solid-state imaging device according to an eighth embodiment.
  • FIG. 7 is a circuit diagram showing the configuration of a solid-state imaging device according to a ninth embodiment.
  • FIG. 7 is a circuit diagram showing the configuration of a solid-state imaging device according to a tenth embodiment.
  • FIG. 7 is a circuit diagram showing the configuration of a solid-state imaging device according to an eleventh embodiment.
  • FIG. 2 is a block diagram showing a configuration example of an electronic device.
  • FIG. 1 is a block diagram showing a configuration example of a mobile object control system.
  • FIG. 22 is a plan view showing a specific example of the set position of the imaging unit in FIG. 21;
  • FIG. 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system.
  • FIG. 2 is a block diagram showing an example of the functional configuration of a camera head and a CCU.
  • FIG. 1 is a block diagram showing the configuration of a solid-state imaging device according to the first embodiment.
  • the solid-state imaging device in FIG. 1 is a CMOS (Complementary Metal Oxide Semiconductor) type image sensor (CIS), and includes a pixel array area 2 having a plurality of pixels 1, a control circuit 3, a vertical drive circuit 4, and a plurality of pixels 1. It includes a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a plurality of vertical signal lines (VSL) 8, and a horizontal signal line (HSL) 9.
  • CMOS Complementary Metal Oxide Semiconductor
  • CIS Complementary Metal Oxide Semiconductor type image sensor
  • Each pixel 1 includes a photodiode that functions as a photoelectric conversion section and a MOS transistor that functions as a pixel transistor.
  • Examples of pixel transistors are transfer transistors, reset transistors, amplification transistors, selection transistors, switch transistors, and the like. These pixel transistors may be shared by several pixels 1.
  • the pixel array area 2 has a plurality of pixels 1 arranged in a two-dimensional array.
  • the pixel array area 2 includes an effective pixel area that receives light, performs photoelectric conversion, and outputs signal charges generated by the photoelectric conversion, and a black reference pixel area that outputs optical black that serves as a reference for the black level. Contains.
  • the black reference pixel area is arranged at the outer periphery of the effective pixel area.
  • the control circuit 3 generates various signals that serve as operating standards for the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc. based on a vertical synchronization signal, a horizontal synchronization signal, a master clock, etc.
  • the signal generated by the control circuit 3 is, for example, a clock signal or a control signal, and is input to the vertical drive circuit 4, column signal processing circuit 5, horizontal drive circuit 6, etc.
  • the vertical drive circuit 4 includes, for example, a shift register, and scans each pixel 1 in the pixel array region 2 in the vertical direction row by row.
  • the vertical drive circuit 4 further supplies a pixel signal based on the signal charge generated by each pixel 1 to the column signal processing circuit 5 through the vertical signal line 8.
  • the column signal processing circuit 5 is arranged, for example, for each column of pixels 1 in the pixel array area 2, and processes the signals output from the pixels 1 for one row based on the signal from the black reference pixel area. Do this for each column. Examples of this signal processing are noise removal and signal amplification.
  • the horizontal drive circuit 6 includes, for example, a shift register, and supplies pixel signals from each column signal processing circuit 5 to the horizontal signal line 9.
  • the output circuit 7 performs signal processing on the signals supplied from each column signal processing circuit 5 through the horizontal signal line 9, and outputs the signal on which this signal processing has been performed.
  • the pixel array area 2 of this embodiment may include only one of the pixel 1 that detects visible light and the pixel 1 that detects light other than visible light, or may include only the pixel 1 that detects visible light and the pixel 1 that detects light other than visible light. , and a pixel 1 that detects light other than visible light.
  • Light other than visible light is, for example, infrared light.
  • FIG. 2 is a circuit diagram showing the configuration of the solid-state imaging device of the first embodiment.
  • each pixel 1 includes a photodiode PD, a floating diffusion portion FD, a ferroelectric capacitor C, a transfer transistor TG, a reset transistor RST, an amplification transistor AMP, a selection transistor SEL, It includes a switch transistor S1, a second-stage amplification transistor V2, a current source transistor PC, and a second-stage current source transistor VB.
  • the solid-state imaging device of this embodiment is a voltage domain type that realizes a global shutter function by simultaneously converting the charge generated in the photodiode PD into a voltage in all pixels 1 and holding this voltage until the readout is completed.
  • CIS VD-GS
  • the photodiode PD performs photoelectric conversion of incident light.
  • the anode of the photodiode PD is electrically connected to the ground potential, and the cathode of the photodiode PD is electrically connected to the transfer transistor TG. Making light incident on the photodiode PD is called exposure of the photodiode PD.
  • the transfer transistor TG transfers the charge generated by the above photoelectric conversion to the floating diffusion portion FD.
  • One of the source and drain of the transfer transistor TG is electrically connected to the photodiode PD, and the other of the source and drain of the transfer transistor TG is electrically connected to the floating diffusion portion FD, the reset transistor RST, and the amplification transistor AMP. It is connected to the.
  • the floating diffusion portion FD accumulates the charges transferred by the transfer transistor TG.
  • the floating diffusion portion FD functions as a capacitor, as shown in FIG. 2.
  • Floating diffusion portion FD is electrically connected to transfer transistor TG, reset transistor RST, and amplification transistor AMP.
  • the reset transistor RST discharges the charge from the floating diffusion portion FD and resets the potential of the floating diffusion portion FD to the power supply voltage (VDD) before exposure of the photodiode PD is started.
  • One of the source and drain of the reset transistor RST is electrically connected to the power supply voltage, and the other of the source and drain of the reset transistor RST is electrically connected to the transfer transistor TG, the floating diffusion part FD, and the amplification transistor AMP. It is connected.
  • the amplification transistor AMP receives the charge transferred to the floating diffusion portion FD at its gate, and outputs it to the switch transistor S1 through a source follower.
  • the gate of the amplification transistor AMP is electrically connected to the transfer transistor TG, floating diffusion portion FD, and reset transistor RST.
  • One of the source and drain of the amplification transistor AMP is electrically connected to the power supply voltage, and the other of the source and drain of the amplification transistor AMP is electrically connected to the switch transistor S1 and the current source transistor PC. .
  • the switch transistor S1 can electrically connect the amplification transistor AMP and the subsequent amplification transistor V2.
  • the switch transistor S1 When the switch transistor S1 is turned on, the amplification transistor AMP and the second-stage amplification transistor V2 are electrically connected, and when the switch transistor S1 is turned off, the amplification transistor AMP and the second-stage amplification transistor V2 are electrically isolated.
  • One of the source and drain of the switch transistor S1 is electrically connected to the amplification transistor AMP and the current source transistor PC, and the other of the source and drain of the switch transistor S1 is connected to the ferroelectric capacitor C and the second-stage amplification transistor V2. electrically connected to.
  • the latter-stage amplification transistor V2 receives the charge output by the amplification transistor AMP at its gate, and outputs it to the vertical signal line 8 through a source follower.
  • the gate of the second-stage amplification transistor V2 is electrically connected to the switch transistor S1 and the ferroelectric capacitor C.
  • One of the source and drain of the second-stage amplification transistor V2 is electrically connected to the power supply voltage, and the other of the source and the drain of the second-stage amplification transistor V2 is electrically connected to the selection transistor SEL.
  • the selection transistor SEL can electrically connect the rear-stage amplification transistor V2 and the vertical signal line 8.
  • the selection transistor SEL When the selection transistor SEL is turned on, the second-stage amplification transistor V2 and the vertical signal line 8 are electrically connected, and when the selection transistor SEL is turned off, the second-stage amplification transistor V2 and the vertical signal line 8 are electrically isolated.
  • One of the source and drain of the selection transistor SEL is electrically connected to the subsequent amplification transistor V2, and the other of the source and drain of the selection transistor SEL is electrically connected or can be connected to the vertical signal line 8. It is.
  • FIG. 2 shows a node VM between the switch transistor S1, the ferroelectric capacitor C, and the selection transistor SEL.
  • the gate of the second-stage amplification transistor V2 is electrically connected to the node VM, and the operation of the second-stage amplification transistor V2 is controlled by the voltage of the node VM.
  • the current source transistor PC and the subsequent current source transistor VB function as a current source.
  • One of the source and drain of current source transistor PC is electrically connected to amplification transistor AMP, and the other of the source and drain of current source transistor PC is electrically connected to subsequent stage current source transistor VB.
  • One of the source and drain of the subsequent current source transistor VB is electrically connected to the current source transistor PC.
  • the ferroelectric capacitor C is electrically connected to the node VM. Specifically, one electrode of the ferroelectric capacitor C is electrically connected to the switch transistor S1 and the subsequent amplification transistor V2, and is connected to the amplification transistor AMP and the current source transistor PC via the switch transistor S1. It can be electrically connected to the electrode, and corresponds to an example of the first electrode of the present disclosure. The other electrode of the ferroelectric capacitor C is electrically connected to the wiring that supplies the voltage VFE, and corresponds to an example of the second electrode of the present disclosure.
  • the ferroelectric capacitor C includes a ferroelectric film between these electrodes. This ferroelectric film is an example of the first ferroelectric film of the present disclosure.
  • the ferroelectric capacitor C shown in FIG. 2 is used to hold the signal of the pixel 1 shown in FIG.
  • the solid-state imaging device of this embodiment has, for example, a structure as shown in FIG. 3 or a structure as shown in FIG. 4.
  • FIG. 3 a structure as shown in FIG. 3
  • FIG. 4 two examples of the structure of the solid-state imaging device of this embodiment will be described with reference to FIGS. 3 and 4 in order.
  • FIG. 3 is a cross-sectional view showing a first example of the structure of the solid-state imaging device of the first embodiment. Similar to FIG. 2, FIG. 3 shows one pixel 1 in the solid-state imaging device of this embodiment.
  • FIG. 3 shows X, Y, and Z axes that are perpendicular to each other.
  • the X direction and the Y direction correspond to the horizontal direction (horizontal direction), and the Z direction corresponds to the vertical direction (vertical direction).
  • the +Z direction corresponds to the upward direction
  • the -Z direction corresponds to the downward direction. Note that the -Z direction may or may not strictly match the direction of gravity.
  • the solid-state imaging device shown in FIG. 3 includes a substrate 11, an element isolation insulating film 12, a gate insulating film 13, a gate electrode 14, a sidewall insulating film 15 included in the switch transistor S1 and the rear-stage amplification transistor V2, and an interlayer insulating film. 16.
  • the substrate 11 is an example of the first substrate of the present disclosure
  • the interlayer insulating film 16 is an example of the first insulating film of the present disclosure.
  • the solid-state imaging device shown in FIG. It includes a dielectric film 28 and an electrode 29. Electrode 27, ferroelectric film 28, and electrode 29 are examples of the first electrode, first ferroelectric film, and second electrode of the present disclosure, respectively.
  • the substrate 11 is, for example, a semiconductor substrate such as a silicon substrate.
  • the X direction and the Y direction are parallel to the top surface of the substrate 11, and the Z direction is perpendicular to the top surface of the substrate 11.
  • Substrate 11 includes a well region 11a and diffusion regions 11b, 11c, 11d, and 11e. Diffusion regions 11b and 11c function as the source and drain regions of switch transistor S1, and diffusion regions 11d and 11e function as source and drain regions of rear-stage amplification transistor V2.
  • the substrate 11 further includes the photodiode PD and floating diffusion portion FD described with reference to FIG. 2 (not shown).
  • the photodiode PD is formed by a pn junction within the substrate 11, and the floating diffusion portion FD is formed by a diffusion region within the substrate 11.
  • the element isolation insulating film 12 is formed within the substrate 11.
  • the element isolation insulating film 12 is, for example, a silicon oxide film.
  • the element isolation insulating film 12 shown in FIG. 3 is interposed between the switch transistor S1 and the latter-stage amplification transistor V2.
  • each of the switch transistor S1 and the subsequent amplification transistor V2 the gate insulating film 13 is formed on the substrate 11, the gate electrode 14 is formed on the gate insulating film 13, and the sidewall insulating film 15 is formed on the gate insulating film 13. It is formed on the side surface of the electrode 14.
  • each of the transfer transistor TG, reset transistor RST, amplification transistor AMP, selection transistor SEL, current source transistor PC, and subsequent current source transistor VB also has a gate insulating film 13, a gate electrode 14, and a side wall. and an insulating film 15.
  • the interlayer insulating film 16 is formed on the substrate 11 so as to cover the switch transistor S1 and the subsequent amplification transistor V2.
  • the transfer transistor TG, reset transistor RST, amplification transistor AMP, selection transistor SEL, current source transistor PC, rear-stage current source transistor VB, etc. are also covered with the interlayer insulating film 26.
  • FIG. 3 shows a contact plug 21 provided on the diffusion region 11c of the switch transistor S1 and a contact plug 21 provided on the gate electrode 14 of the latter-stage amplification transistor V2.
  • the wiring 22 is provided on these contact plugs 21, and electrically connects the switch transistor S1 and the subsequent amplification transistor V2. Note that the above-described node VM is located within the wiring 22, for example.
  • the contact hole 23 is provided on the wiring 22.
  • a portion of the ferroelectric capacitor C is embedded within the contact hole 23 and is electrically connected to the wiring 22 within the contact hole 23 .
  • the wiring 24 is provided on the ferroelectric capacitor C and is electrically connected to the ferroelectric capacitor C. Note that the wiring 24 is electrically connected to the wiring that supplies the voltage VFE described above.
  • Wiring lines 25 and 26 are also formed within the interlayer insulating film 16 on the substrate 11.
  • the wiring 25 is provided at the same height as a part of the contact hole 23.
  • the wiring 26 is provided at the same height as the wiring 24.
  • the ferroelectric capacitor C includes an electrode 27, a ferroelectric film 28, and an electrode 29 formed in this order inside and outside the contact hole 23. Inside the contact hole 23 , an electrode 27 , a ferroelectric film 28 , and an electrode 29 are formed in this order on the upper surface of the wiring 22 and the side surface of the interlayer insulating film 16 . Outside the contact hole 23, an electrode 27, a ferroelectric film 28, and an electrode 29 are formed in this order on the upper surface of the interlayer insulating film 16. The electrode 27 is in contact with the upper surface of the wiring 22 and is electrically connected to the wiring 22. The electrode 29 is in contact with the lower surface of the wiring 24 and is electrically connected to the wiring 24. In this way, the ferroelectric capacitor C in FIG. 3 has a three-dimensional structure extending in the X direction, Y direction, and Z direction.
  • the ferroelectric film 28 includes, for example, hafnium (Hf), zirconium (Zr), niobium (Nb), scandium (Sc), yttrium (Y), lanthanum (La), germanium (Ge), or silicon (Si). This is desirable.
  • Examples of the ferroelectric film 28 in FIG. 3 include a hafnium oxide (HfO 2 ) film, a lead zirconate titanate (PZT) film, a bismuth strontium tantalate (SBT) film, and a bismuth lanthanum titanate (BLT) film. .
  • each of the electrodes 27 and 29 is made of a highly reducing metal, such as a laminated film containing a TiN film and a TiAl film, or a laminated film containing a TiN film, a TaN film, and a TiAl film.
  • a highly reducing metal such as a laminated film containing a TiN film and a TiAl film, or a laminated film containing a TiN film, a TaN film, and a TiAl film.
  • Ti, N, Al, and Ta represent titanium, nitrogen, aluminum, and tantalum, respectively).
  • the wiring 12 is located in the first (lowest) wiring layer on the substrate 11.
  • the ferroelectric capacitor C may be formed on the wiring in any of the second or higher wiring layers.
  • the solid-state imaging device of this embodiment may have the structure shown in FIG. 4 instead of having the structure shown in FIG. 3.
  • FIG. 3 shows the structure of a front-illuminated solid-state imaging device
  • FIG. 4 shows the structure of a back-illuminated solid-state imaging device. If a back-illuminated structure is adopted, the area of the PD (photodiode) region can be used effectively, and the area in which the ferroelectric capacitor C can be formed can be increased.
  • PD photodiode
  • FIG. 4 is a cross-sectional view showing a second example of the structure of the solid-state imaging device of the first embodiment. Similar to FIGS. 2 and 3, FIG. 4 shows one pixel 1 etc. in the solid-state imaging device of this embodiment. The structure shown in FIG. 4 will be explained focusing on the differences from the structure shown in FIG. 3.
  • the bottom surface of the substrate 11 is the front surface of the substrate 11, and the top surface of the substrate 11 is the back surface of the substrate 11.
  • the solid-state imaging device shown in FIG. 4 is a back-illuminated type, and the upper surface (back surface) of the substrate 11 serves as a light incident surface (light-receiving surface) of the substrate 11.
  • the lower surface of the substrate 11 is an example of the first surface of the present disclosure
  • the upper surface of the substrate 11 is an example of the second surface of the present disclosure.
  • the solid-state imaging device shown in FIG. 4 includes a region Ra including the above-described pixel array region 2 and the like, and a region Rb including a logic circuit and the like, as regions existing in the substrate 11, on the substrate 11, and under the substrate 11. ing.
  • the solid-state imaging device shown in FIG. 4 has a two-layer structure including an upper layer Sa and a lower layer Sb.
  • the upper layer Sa includes a substrate 11, an element isolation insulating film 12, a gate insulating film 13, a gate electrode 14, a sidewall insulating film 15, and an interlayer insulating film 16 included in the transfer transistor TG, switch transistor S1, transistor Tr1, etc. , a plurality of contact plugs 21, a wiring 22, a plurality of wiring 22', and a wiring 22'.
  • the upper layer Sa further includes a via plug 31, a wiring 32, a wiring 32', a wiring 32'', a via plug 33, a wiring 34, a wiring 34'', an on-chip filter 41, and an on-chip lens 42. ing.
  • the lower layer Sb includes a substrate 51, a gate insulating film 52, a gate electrode 53, a sidewall insulating film 54 included in the transistor Tr2, the transistor Tr3, etc., and an interlayer insulating film 55.
  • the lower layer Sb further includes a contact plug 61, a plurality of contact plugs 61', a wiring 62, a plurality of wiring 62', a plurality of contact holes 63, a plurality of contact holes 63', a wiring 64, and a plurality of wirings 64.
  • the lower layer Sb further includes a wiring 64', a wiring 65, a wiring 65', a wiring 65'', a wiring 66, a wiring 67, and a wiring 68.
  • the substrate 51 is an example of the second substrate of the present disclosure
  • the interlayer insulating film 55 is an example of the second substrate of the present disclosure
  • 2 is an example of an insulating film.
  • the substrate 11 shown in FIG. 4 includes a photodiode PD and a floating diffusion portion FD in a region Ra.
  • the photodiode PD is formed by a pn junction within the substrate 11, and the floating diffusion portion FD is formed by a diffusion region 11f within the substrate 11.
  • the on-chip filter 41 and the on-chip lens 42 are arranged on the upper surface side of the substrate 11 within the region Ra. Specifically, the on-chip filter 41 is formed on the upper surface of the substrate 11, and the on-chip lens 42 is formed on the on-chip filter 41.
  • the on-chip filter 41 has the function of transmitting light of a predetermined wavelength, and is formed on the upper surface of the substrate 11 for each pixel 1.
  • on-chip filters 41 for red (R), green (G), and blue (B) are arranged above the photodiodes PD of the red, green, and blue pixels 1, respectively.
  • an on-chip filter 41 for infrared light may be arranged above the photodiode PD of the infrared light pixel 1.
  • the on-chip lens 42 has the function of condensing incident light, and is formed on the on-chip filter 41 for each pixel 1.
  • the light incident on the on-chip lens 42 is condensed by the on-chip lens 42, passes through the on-chip filter 41, and enters the photodiode PD.
  • the photodiode PD converts this light into charges through photoelectric conversion to generate signal charges.
  • the transfer transistor TG, the switch transistor S1, and other pixel transistors are provided on the lower surface of the substrate 11 within the region Ra, and the transistor Tr1 is provided on the lower surface of the substrate 11 within the region Rb.
  • These transistors are covered with an interlayer insulating film 16.
  • the transistor Tr1 constitutes a logic circuit within the region Rb.
  • the ferroelectric capacitor C and the memory capacitors C1 and C2 are arranged on the lower surface side of the substrate 11, they are arranged not in the upper layer Sa but in the lower layer Sb. Further, some of the pixel transistors may be arranged not in the region Ra of the upper layer Sa but in the region Ra of the lower layer Sb.
  • a contact plug 21, a wiring 22, a via plug 31, a wiring 32, a via plug 33, and a wiring 34 are provided in this order on the lower surface of the substrate 11. Further, in the region Ra, a contact plug 21, a wiring 22'', a wiring 32'', and a wiring 34'' are provided in this order on the lower surface of the substrate 11.On the other hand, in the region Rb, a part of the wiring 32 and a wiring 34'' are provided in this order. 32' is provided below the substrate 11 via wiring 22'.
  • the substrate 51 is, for example, a semiconductor substrate such as a silicon substrate.
  • the transistor Tr2 is provided on the substrate 51 within the region Ra, and the transistor Tr3 is provided on the substrate 51 within the region Rb.
  • the transistor Tr2 constitutes a sample and hold circuit together with the ferroelectric capacitor C within the region Ra.
  • the transistor Tr3 constitutes a frame memory together with the memory capacitors C1 and C2 within the region Rb.
  • These transistors are covered with an interlayer insulating film 55 formed on a substrate 51.
  • the interlayer insulating film 55 has a lower surface in contact with the substrate 51 and an upper surface in contact with the interlayer insulating film 16, and is located between the substrate 51 and the interlayer insulating film 16.
  • a substrate 51 is bonded to a substrate 11 with interlayer insulating films 55 and 16 interposed therebetween.
  • the shape and arrangement of the gate insulating film 52, the gate electrode 53, and the sidewall insulating film 54 are similar to the shape and arrangement of the gate insulating film 13, the gate electrode 14, and the sidewall insulating film 15, respectively.
  • Contact plug 61, wiring 62, contact hole 63, wiring 64, and wiring 65 are formed in interlayer insulating film 55 on substrate 51 in region Ra.
  • Contact plug 61 is provided on substrate 51.
  • the wiring 62 is provided on the contact plug 61.
  • the contact hole 63 is provided on the wiring 62.
  • a portion of the ferroelectric capacitor C is buried within the contact hole 63 and is electrically connected to the wiring 62 within the contact hole 63.
  • the wiring 64 is provided on the ferroelectric capacitor C and is electrically connected to the ferroelectric capacitor C.
  • the wiring 65 is provided on the wiring 64 and is in contact with the wiring 34.
  • the wiring 65'' is provided at the same height as the wiring 65, and is in contact with the wiring 34''.
  • the wirings 66, 67, and 68 are provided at the same height as a part of the contact hole 63.
  • the ferroelectric capacitor C shown in FIG. 4 includes an electrode 27, a ferroelectric film 28, and an electrode 29 formed in this order inside and outside the contact hole 63. Inside the contact hole 63 , an electrode 27 , a ferroelectric film 28 , and an electrode 29 are formed in this order on the upper surface of the wiring 62 and the side surface of the interlayer insulating film 55 . Outside the contact hole 63, an electrode 27, a ferroelectric film 28, and an electrode 29 are formed in this order on the upper surface of the interlayer insulating film 55.
  • This electrode 27 is in contact with the upper surface of the wiring 62 and is electrically connected to the wiring 62.
  • this electrode 29 is in contact with the lower surface of the wiring 64 and is electrically connected to the wiring 64.
  • the ferroelectric capacitor C shown in FIG. 4 has a three-dimensional structure extending in the X direction, Y direction, and Z direction.
  • the ferroelectric capacitor C shown in FIG. 4 includes a plurality of partial capacitors formed in a plurality of contact holes 63, and these partial capacitors are connected in parallel. Note that it is desirable to make the contact area between these partial capacitors and the wiring 62 as wide as possible.
  • a contact plug 61', a wiring 62', a contact hole 63', a wiring 64', and a wiring 65' are formed in the interlayer insulating film 55 on the substrate 51 in the region Rb.
  • Contact plug 61' is provided on substrate 51.
  • the wiring 62' is provided on the contact plug 61'.
  • the contact hole 63' is provided on the wiring 62'.
  • Parts of the memory capacitors C1 and C2 are embedded in the contact hole 63' and are electrically connected to the wiring 62' within the contact hole 63'.
  • the wiring 64' is provided on the memory capacitors C1 and C2, and is electrically connected to the memory capacitors C1 and C2.
  • the wiring 65' is provided on the wiring 64'.
  • Each of the memory capacitors C1 and C2 includes an electrode 27, a ferroelectric film 28, and an electrode 29 formed in this order inside and outside the contact hole 63'.
  • an electrode 27, a ferroelectric film 28, and an electrode 29 are formed in this order on the upper surface of the wiring 62' and the side surface of the interlayer insulating film 55.
  • an electrode 27, a ferroelectric film 28, and an electrode 29 are formed in this order on the upper surface of the interlayer insulating film 55.
  • This electrode 27 is in contact with the upper surface of the wiring 62' and is electrically connected to the wiring 62'.
  • this electrode 29 is in contact with the lower surface of the wiring 64' and is electrically connected to the wiring 64'.
  • the memory capacitors C1 and C2 have a three-dimensional structure extending in the X direction, Y direction, and Z direction.
  • the electrode 27, ferroelectric film 28, and electrode 29 of the memory capacitors C1 and C2 are examples of the third electrode, second ferroelectric film, and fourth electrode of the present disclosure, respectively.
  • a plurality of memory capacitors C1 and C2 are formed in a plurality of contact holes 63'. These memory capacitors C1 and C2 are arranged on different wirings 62' and below different wirings 64', but are electrically connected to the same wiring 65'.
  • the electrodes 27 of the memory capacitors C1 and C2 are formed of the same material as the electrodes 27 of the ferroelectric capacitor C, and the ferroelectric film 28 of the memory capacitors C1 and C2 is made of the same material as the electrode 27 of the ferroelectric capacitor C. It is formed of the same material as the ferroelectric film 28 of the dielectric capacitor C, and the electrodes 29 of the memory capacitors C1 and C2 are formed of the same material as the electrode 29 of the ferroelectric capacitor C.
  • the electrode 27, ferroelectric film 28, and electrode 29 of the memory capacitors C1 and C2 have the same composition as the electrode 27, ferroelectric film 28, and electrode 29 of the ferroelectric capacitor C, respectively.
  • the ferroelectric film 28 of the ferroelectric capacitor C is a PZT film
  • the ferroelectric films 28 of the memory capacitors C1 and C2 are also PZT films.
  • these ferroelectric films 28 may not have the same composition. be.
  • the electrode 27, ferroelectric film 28, and electrode 29 of the memory capacitors C1 and C2 have the same thickness as the electrode 27, ferroelectric film 28, and electrode 29 of the ferroelectric capacitor C, respectively.
  • the film thickness of the ferroelectric film 28 of the ferroelectric capacitor C is X nm
  • the ferroelectric film 28 of the memory capacitors C1 and C2 is also X nm (X is an arbitrary real number).
  • X is an arbitrary real number
  • the memory capacitors C1 and C2 and the ferroelectric capacitor C are formed of the same material, not only the ferroelectric capacitor C but also the memory capacitors C1 and C2 are made of ferroelectric material. It is a capacitor. Note that at least one of the electrodes 27 and 29 may be formed of different materials for the memory capacitors C1 and C2 and the ferroelectric capacitor C.
  • the ferroelectric capacitor C and the memory capacitors C1 and C2 of this embodiment are formed, for example, as follows. First, contact holes 63 and 63' are simultaneously formed in the interlayer insulating film 55. Next, a lower electrode material, a ferroelectric material, and an upper electrode material are formed in this order inside and outside these contact holes 63, 63'. Next, the lower electrode material, ferroelectric material, and upper electrode material are processed by etching. As a result, the electrode 27, ferroelectric film 28, and electrode 29 of the ferroelectric capacitor C and the memory capacitors C1 and C2 are formed from the lower electrode material, the ferroelectric material, and the upper electrode material, respectively. In FIG.
  • the height (Z coordinate) of the lower end of contact hole 63' is approximately the same as the height of the lower end of contact hole 63, and the height of the upper end of contact hole 63' is also the same as the height of the upper end of contact hole 63. Almost the same. Therefore, the ferroelectric capacitor C and the memory capacitors C1 and C2 can be cut along the same XY cross section (cross section). That is, in the solid-state imaging device shown in FIG. 4, it is possible to set an XY plane that passes through both the ferroelectric capacitor C and the memory capacitors C1 and C2. This can be expressed as ferroelectric capacitor C and memory capacitors C1 and C2 being located at the same height.
  • the heights of the lower ends of the contact holes 63 and 63' do not have to match, and the heights of the upper ends of the contact holes 63 and 63' do not have to match either.
  • the solid-state imaging device of this embodiment includes the ferroelectric capacitor C as a capacitor. This makes it possible to reduce costs related to capacitors, such as making it possible to form large-capacity capacitors and high-performance capacitors at low cost.
  • the solid-state imaging device of this embodiment includes a ferroelectric capacitor C as a capacitor, and also includes memory capacitors C1 and C2 which are ferroelectric capacitors. This makes it possible to form ferroelectric capacitor C and memory capacitors C1 and C2 at the same time, and to form ferroelectric capacitor C and memory capacitors C1 and C2 using the same material. It is possible to reduce the total cost of capacitor C and memory capacitors C1 and C2. Furthermore, in this embodiment, since the frame memory is FeRAM, it is possible to improve the capacity and performance of the frame memory.
  • FIG. 5 is a perspective view showing the structure of the solid-state imaging device shown in FIG. 4.
  • FIG. 5 schematically shows the relationship between the upper layer Sa and the lower layer Sb.
  • the upper layer Sa includes a pixel array area 2 provided within the area Ra and the circuit area 71 provided within the area Rb
  • the lower layer Sb includes the pixel array area 2 provided within the area Ra.
  • the memory area 73 includes a sample hold area 72 and a memory area 73 provided within the area Rb.
  • the pixel array area 2 includes a plurality of pixels 1 (see FIG. 1).
  • the circuit area 71 includes a logic circuit including a transistor Tr1 and the like.
  • the sample and hold region 72 includes a sample and hold circuit including a transistor Tr2, a ferroelectric capacitor C, and the like.
  • the memory area 73 includes a frame memory including a transistor Tr3, memory capacitors C1 and C2, and the like.
  • the ferroelectric capacitor C and the memory capacitor are manufactured without being limited to the process generation of the upper layer Sa. It becomes possible to form C1 and C2. For example, by manufacturing the ferroelectric capacitor C and the memory capacitors C1 and C2 using finer technology, it becomes possible to increase the capacitance of the ferroelectric capacitor C and the memory capacitors C1 and C2.
  • FIG. 6 is a graph for explaining the operation of the solid-state imaging device of the first embodiment.
  • FIG. 6 shows a QV curve for explaining the operation of the ferroelectric capacitor C of this embodiment.
  • the horizontal axis in FIG. 6 represents the potential (voltage VFE) applied to the ferroelectric capacitor C.
  • the vertical axis in FIG. 6 represents the amount of polarization occurring in the ferroelectric capacitor C.
  • the QV curve of the ferroelectric capacitor C depicts hysteresis as shown in FIG.
  • the capacitance Cfe of the ferroelectric capacitor C which is expressed by the slope of the QV curve, can take two values, Cfe low and Cfe high, as shown in FIG.
  • the QV curve shown in FIG. 6 has a shape close to a parallelogram. Cfe low corresponds to the slope of the lower side of this parallelogram, and Cfe high corresponds to the slope of the left side of this parallelogram.
  • the state of the ferroelectric capacitor C is set in advance to the "Cfe low state” instead of the "Cfe high state” before reading from the floating diffusion portion FD. That is, before reading from the floating diffusion portion FD, the capacitance Cfe of the ferroelectric capacitor C is Cfe low instead of Cfe high.
  • the state of the ferroelectric capacitor C is controlled by the control circuit 3, for example.
  • the solid-state imaging device of this embodiment is a VD-GS as described above.
  • the state of the ferroelectric capacitor C is set in advance to the "Cfe high state" before reading from the floating diffusion portion FD, the Cfe high state will be destroyed at the time of reading. Therefore, in this embodiment, only the Cfe low state is used. This corresponds to using the ferroelectric capacitor C like a paraelectric capacitor.
  • the state of Cfe low can be realized, for example, by setting the voltage VFE to 0V and setting the voltage of the node VM to VDD.
  • the solid-state imaging device of this embodiment includes a ferroelectric capacitor C as a capacitor, and also includes memory capacitors C1 and C2 which are ferroelectric capacitors. Therefore, according to this embodiment, it is possible to reduce the cost of the former capacitor (ferroelectric capacitor C) and to reduce the total cost of the ferroelectric capacitor C and the memory capacitors C1 and C2. .
  • FIG. 7 is a cross-sectional view showing the structure of a solid-state imaging device according to the second embodiment. Similar to FIG. 4, FIG. 7 shows one pixel 1 etc. in the solid-state imaging device of this embodiment. The structure shown in FIG. 7 will be explained focusing on the differences from the structure shown in FIG. 4.
  • the solid-state imaging device of this embodiment has a structure in which the ferroelectric capacitor C is replaced with an antiferroelectric capacitor C', and the memory capacitors C1 and C2 are replaced with memory capacitors C1' and C2'.
  • the antiferroelectric capacitor C' includes an antiferroelectric film 81 instead of the ferroelectric film 28.
  • This antiferroelectric film 81 is an example of the first antiferroelectric film of the present disclosure.
  • the memory capacitors C1' and C2' include an antiferroelectric film 81 instead of the ferroelectric film 28.
  • This antiferroelectric film 81 is an example of the second antiferroelectric film of the present disclosure.
  • not only the antiferroelectric capacitor C' but also the memory capacitors C1' and C2' are antiferroelectric capacitors.
  • the electrodes 27 of the memory capacitors C1' and C2' are formed of the same material as the electrodes 27 of the antiferroelectric capacitor C', and the electrodes 27 of the memory capacitors C1' and C2' are made of the same material.
  • the dielectric film 81 is formed of the same material as the antiferroelectric film 81 of the antiferroelectric capacitor C', and the electrodes 29 of the memory capacitors C1' and C2' are the same as the electrodes 29 of the antiferroelectric capacitor C'. made of the same material.
  • These antiferroelectric films 81 are made of, for example, hafnium (Hf), zirconium (Zr), niobium (Nb), scandium (Sc), yttrium (Y), lanthanum (La), germanium (Ge), or silicon (Si). ) is desirable.
  • FIG. 8 is a graph for explaining the operation of the solid-state imaging device of the second embodiment.
  • FIG. 8 shows a QV curve for explaining the operation of the antiferroelectric capacitor C' of this embodiment.
  • the QV curve of the antiferroelectric capacitor C' depicts hysteresis as shown in FIG. FIG. 8 further shows Cfe low and Cfe high as values of the capacitance Cfe of the antiferroelectric capacitor C'.
  • the state of the antiferroelectric capacitor C' is set in advance to the "Caf low state” instead of the "Caf high state” before reading from the floating diffusion section FD. .
  • the state of the antiferroelectric capacitor C' is controlled by the control circuit 3, for example.
  • the solid-state imaging device of this embodiment includes an antiferroelectric capacitor C' as a capacitor, and memory capacitors C1' and C2' which are antiferroelectric capacitors. Therefore, according to the present embodiment, the cost of the former capacitor (antiferroelectric capacitor C') can be reduced, and the total cost of the antiferroelectric capacitor C' and memory capacitors C1' and C2' can be reduced. It becomes possible to do so.
  • the frame memory of this embodiment is an FeRAM because the memory capacitors C1' and C2' are antiferroelectric capacitors.
  • FIG. 9 is a cross-sectional view showing the structure of a solid-state imaging device according to the third embodiment. Similar to FIG. 4, FIG. 9 shows one pixel 1 etc. in the solid-state imaging device of this embodiment. The structure shown in FIG. 9 will be explained focusing on the differences from the structure shown in FIG. 4.
  • the solid-state imaging device of this embodiment has a structure in which the ferroelectric capacitor C is replaced with a paraelectric capacitor C'', and the memory capacitors C1 and C2 are replaced with memory capacitors C1'' and C2''.
  • the dielectric capacitor C'' includes a paraelectric film 82 instead of the ferroelectric film 28.
  • This paraelectric film 82 is an example of the first paraelectric film of the present disclosure.
  • the memory capacitors C1'' and C2'' include a paraelectric film 82 instead of the ferroelectric film 28.
  • This paraelectric film 82 is an example of the second paraelectric film of the present disclosure.
  • not only the paraelectric capacitor C'' but also the memory capacitors C1'' and C2'' are paraelectric capacitors.
  • the electrodes 27 of the memory capacitors C1'' and C2'' are formed of the same material as the electrodes 27 of the paraelectric capacitor C'', and the paraelectric capacitors C1'' and C2'' of the memory capacitors
  • the film 82 is formed of the same material as the paraelectric film 82 of the paraelectric capacitor C'', and the electrodes 29 of the memory capacitors C1'' and C2'' are formed of the same material as the electrode 29 of the paraelectric capacitor C''.
  • These paraelectric films 82 are made of, for example, hafnium (Hf), zirconium (Zr), niobium (Nb), scandium (Sc), yttrium (Y), lanthanum (La), germanium (Ge), or silicon. (Si) is preferably included.
  • FIG. 10 is a graph for explaining the operation of the solid-state imaging device of the third embodiment.
  • FIG. 10 shows a QV curve for explaining the operation of the paraelectric capacitor C" of this embodiment.
  • the QV curve of the paraelectric capacitor C" has hysteresis as shown in FIG. I don't draw. Therefore, unlike the ferroelectric capacitor C of the first embodiment and the antiferroelectric capacitor C' of the second embodiment, the paraelectric capacitor C'' of the present embodiment has a plurality of values for the capacitance C. It is desirable that the state of the paraelectric capacitor C'' be set in advance to the "Clow state" before reading in this embodiment. This state may be a "C high state” or a "C low state”.
  • the solid-state imaging device of this embodiment includes a paraelectric capacitor C'' as a capacitor, and also includes memory capacitors C1'' and C2'' which are paraelectric capacitors. According to the method, it is possible to reduce the total cost of the paraelectric capacitor C'' and the memory capacitors C1'' and C2''.
  • the frame memory of this embodiment is a DRAM because the memory capacitors C1'' and C2'' are paraelectric capacitors.
  • FIG. 11 is a perspective view showing the structure of a solid-state imaging device according to the fourth embodiment.
  • the solid-state imaging device of this embodiment has the structure shown in FIG. 11 instead of the structure shown in FIG. 5.
  • the solid-state imaging device of this embodiment has a three-layer structure including an upper layer Sa, a lower layer Sb, and an intermediate layer Sc.
  • the upper layer Sa includes the pixel array area 2 provided within the areas Ra and Rb
  • the lower layer Sb includes the circuit area 71 provided within the areas Ra and Rb.
  • the intermediate layer Sc includes a sample and hold region 72 provided within a region Ra, and a memory region 73 provided within a region Rb.
  • the intermediate layer Sc includes, for example, a substrate similar to the substrates 11 and 51 (hereinafter referred to as "intermediate substrate").
  • the intermediate layer Sc includes, for example, a ferroelectric capacitor C, memory capacitors C1 and C2, and transistors Tr2 and Tr3 provided on the lower surface of the intermediate substrate, and is provided on the lower surface of the intermediate substrate to cover these transistors. and an interlayer insulating film.
  • the intermediate substrate is, for example, a semiconductor substrate such as a silicon substrate.
  • the intermediate substrate is an example of the third substrate of the present disclosure.
  • the ferroelectric capacitor C and the memory layer are not limited to the process generation of the upper layer Sa. It becomes possible to form capacitors C1 and C2. For example, by manufacturing the ferroelectric capacitor C and the memory capacitors C1 and C2 using finer technology, it becomes possible to increase the capacitance of the ferroelectric capacitor C and the memory capacitors C1 and C2.
  • the solid-state imaging device of this embodiment may include an antiferroelectric capacitor C' or a paraelectric capacitor C'' instead of the ferroelectric capacitor C, and instead of the memory capacitors C1 and C2. , memory capacitors C1', C2' or memory capacitors C1'', C2''.
  • FIG. 12 is a perspective view showing the structure of a solid-state imaging device according to the fifth embodiment.
  • the solid-state imaging device of this embodiment has the structure shown in FIG. 12 instead of the structure shown in FIG. 5.
  • the solid-state imaging device of this embodiment includes a region Rc in addition to regions Ra and Rb.
  • the solid-state imaging device of this embodiment further has a two-layer structure including an upper layer Sa and a lower layer Sb.
  • the upper layer Sa includes the pixel array area 2 provided in the areas Ra, Rb, and Rc
  • the lower layer Sb includes the circuit area 71 provided in the area Rc and the pixel array area 2 provided in the area Ra.
  • a sample hold area 72 provided within the area Rb and a memory area 73 provided within the area Rb are provided.
  • the ferroelectric capacitor C and the memory capacitors C1 and C2 are manufactured without being limited to the process generation of the upper layer Sa. It becomes possible to form. For example, by manufacturing the ferroelectric capacitor C and the memory capacitors C1 and C2 using finer technology, it becomes possible to increase the capacitance of the ferroelectric capacitor C and the memory capacitors C1 and C2.
  • the solid-state imaging device of this embodiment may include an antiferroelectric capacitor C' or a paraelectric capacitor C'' instead of the ferroelectric capacitor C, and instead of the memory capacitors C1 and C2. , memory capacitors C1', C2' or memory capacitors C1'', C2''.
  • FIG. 13 is a cross-sectional view showing two examples of the structure of the solid-state imaging device according to the sixth embodiment.
  • each contact hole 63 has a circular XY cross section, and thus has a cylindrical shape extending in the Z direction.
  • each contact hole 63 has a linear XY cross section extending in the Y direction, and thus has a planar shape that extends in the Y direction and the Z direction.
  • the ferroelectric capacitor C of this embodiment may have any shape.
  • the XY cross section of each contact hole 63 may be oval or square instead of circular, or curved instead of straight. Note that the structure of this embodiment is also applicable to an antiferroelectric capacitor C' and a paraelectric capacitor C''.
  • FIG. 14 is a perspective view showing the structure of a solid-state imaging device according to the seventh embodiment.
  • the solid-state imaging device of this embodiment has a two-layer structure including an upper layer Sa and a lower layer Sb.
  • the upper layer Sa includes a pixel array region 2 having a plurality of pixels 1 and a plurality of connection parts 91. These connecting portions 91 include a pad portion 91a, a pad portion 91b, a via portion 91c, and a via portion 91d.
  • the lower layer Sb includes a signal processing section 92, a memory section 93, a data processing section 94, and a control section 95.
  • the configuration of the solid-state imaging device shown in FIG. 1 can be realized by the structure shown in FIG. 14, for example.
  • the pad portion 91a, the pad portion 91b, the via portion 91c, and the via portion 91d are arranged around the pixel array region 2.
  • Pad portions 91a and 91b are provided to electrically connect the solid-state imaging device of this embodiment to other devices.
  • the via portions 91c and 91d are provided to electrically connect the upper layer Sa of this embodiment to the lower layer Sb.
  • the signal processing unit 92 performs various processing on the signals from the pixel array region 2.
  • the memory section 93 stores image data processed by the signal processing section 92.
  • the data processing unit 94 performs various processes on the image data stored in the memory unit 93 and outputs the processed image data to other devices.
  • the control unit 95 controls various operations of the solid-state imaging device of this embodiment, and functions as the control circuit 3 shown in FIG. 1, for example.
  • FIG. 15 is a block diagram showing the configuration of a solid-state imaging device according to the seventh embodiment.
  • FIG. 15 shows the pixel array region 2 and row selection section 96 in the upper layer Sa, and the signal processing section 92, memory section 93, data processing section 94, and control section 95 in the lower layer Sb.
  • Pixel 1 in pixel array area 2 in FIG. 15 has the configuration shown in FIG. 2.
  • the signal processing section 92 also includes an A/D (analog to digital) converter 92a, a reference voltage generation section 92b, a data latch section 92c, a current source 92d, a decoder 92e, a row decoder 92f, and an I/D It includes an F (interface) section 92g.
  • A/D analog to digital
  • the A/D converter 92a includes two comparators CMP and two counters CN, and converts the signal from the pixel array area 2 from an analog signal to a digital signal.
  • the reference voltage generation section 92b generates a reference signal VREF for the A/D converter 92a.
  • the data latch section 92c latches the digital signal from the A/D converter 92a.
  • the current source 92d supplies a constant current to the A/D converter 92a.
  • the decoder 92e and the row decoder 92f specify a row address and provide an address signal specifying a selected row to the row selection section 96.
  • the I/F unit 92g functions as an interface for outputting processed image data to other devices.
  • the configuration of the solid-state imaging device shown in FIG. 1 may be realized by the structure shown in FIG. 14, or may be realized by other structures.
  • the circuit configuration shown in FIG. 2 may be replaced with the circuit configurations shown in FIGS. 16 to 19.
  • the circuit configurations shown in FIGS. 16 to 19 will be described below.
  • FIG. 16 is a circuit diagram showing the configuration of a solid-state imaging device according to the eighth embodiment.
  • the pixel 1 shown in FIG. 16 includes a switch transistor S2, a ferroelectric capacitor C provided after the switch transistor S2, a post-stage amplification transistor V2, and a selection transistor SEL.
  • the configurations of a switch transistor S2, a ferroelectric capacitor C provided after the switch transistor S2, a post-stage amplification transistor V2, and a selection transistor SEL are respectively arranged as follows: a switch transistor S1 and a ferroelectric capacitor C provided after the switch transistor S2.
  • the structure is the same as that of the ferroelectric capacitor C, the second-stage amplification transistor V2, and the selection transistor SEL.
  • the pixel 1 shown in FIG. 16 further includes two current sources I provided after the switch transistors S1 and S2.
  • FIG. 17 is a circuit diagram showing the configuration of a solid-state imaging device according to the ninth embodiment.
  • the pixel 1 shown in FIG. 17 further includes a current source I provided after the selection transistor SEL.
  • FIG. 18 is a circuit diagram showing the configuration of a solid-state imaging device according to the tenth embodiment.
  • the pixel 1 shown in FIG. It is equipped with RSTB.
  • the pixel 1 shown in FIG. 18 further includes a current source I provided after the selection transistor SEL.
  • the pixel 1 shown in FIG. 18 further includes two ferroelectric capacitors C. However, one of these ferroelectric capacitors C is arranged between the amplification transistor AMP and the switch transistor S1, and the other of these ferroelectric capacitors C is arranged between the amplification transistor AMP and the switch transistor S2. It is located in One electrode of these ferroelectric capacitors C is electrically connected to the source or drain of the amplification transistor AMP.
  • FIG. 19 is a circuit diagram showing the configuration of a solid-state imaging device according to the eleventh embodiment.
  • the pixel 1 shown in FIG. 19 includes a switch transistor S2, a ferroelectric capacitor C provided after the switch transistor S2, and a switch transistor SH.
  • the switch transistor SH is provided between the amplification transistor AMP and the latter-stage amplification transistor V2.
  • the switch transistor S1 is electrically connected to the switch transistor SH and the second-stage amplification transistor V2, and the switch transistor S2 is also electrically connected to the switch transistor SH and the second-stage amplification transistor V2.
  • the ferroelectric capacitor C at the subsequent stage of the switch transistor S1 can be electrically connected to the amplification transistor AMP via the switch transistors SH and S1.
  • the ferroelectric capacitor C downstream of the switch transistor S2 can be electrically connected to the amplification transistor AMP via the switch transistors SH and S2.
  • FIG. 20 is a block diagram showing a configuration example of an electronic device.
  • the electrical device shown in FIG. 20 is a camera 100.
  • the camera 100 includes an optical section 101 including a lens group, an imaging device 102 that is a solid-state imaging device according to any of the first to eleventh embodiments, and a DSP (Digital Signal Processor) circuit 103 that is a camera signal processing circuit. , a frame memory 104, a display section 105, a recording section 106, an operation section 107, and a power supply section 108. Furthermore, the DSP circuit 103, frame memory 104, display section 105, recording section 106, operation section 107, and power supply section 108 are interconnected via a bus line 109.
  • DSP Digital Signal Processor
  • the optical section 101 takes in incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 102.
  • the imaging device 102 converts the amount of incident light imaged onto the imaging surface by the optical section 101 into an electrical signal for each pixel, and outputs the electric signal as a pixel signal.
  • the DSP circuit 103 performs signal processing on the pixel signals output by the imaging device 102.
  • the frame memory 104 is a memory for storing one screen of a moving image or a still image captured by the imaging device 102.
  • the display unit 105 includes a panel display device such as a liquid crystal panel or an organic EL panel, and displays moving images or still images captured by the imaging device 102.
  • the recording unit 106 records a moving image or a still image captured by the imaging device 102 on a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 107 issues operation commands regarding various functions of the camera 100 under operation by the user.
  • the power supply unit 108 appropriately supplies various power supplies that serve as operating power for the DSP circuit 103, frame memory 104, display unit 105, recording unit 106, and operation unit 107 to these supply targets.
  • any of the solid-state imaging devices of the first to eleventh embodiments as the imaging device 102, it is expected that good images will be obtained.
  • the solid-state imaging device can be applied to various other products.
  • the solid-state imaging device may be mounted on various moving objects such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility vehicles, airplanes, drones, ships, and robots.
  • FIG. 21 is a block diagram showing a configuration example of a mobile object control system.
  • the mobile object control system shown in FIG. 21 is a vehicle control system 200.
  • the vehicle control system 200 includes a plurality of electronic control units connected via a communication network 201.
  • the vehicle control system 200 includes a drive system control unit 210, a body system control unit 220, an outside information detection unit 230, an inside information detection unit 240, and an integrated control unit 250.
  • FIG. 21 further shows a microcomputer 251, an audio/image output section 252, and an in-vehicle network I/F (Interface) 253 as components of the integrated control unit 250.
  • the drive system control unit 210 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the drive system control unit 210 may include a drive force generation device such as an internal combustion engine or a drive motor that generates drive force for a vehicle, a drive force transmission mechanism that transmits drive force to wheels, or a vehicle rudder. It functions as a control device for the steering mechanism that adjusts the angle and the braking device that generates braking force for the vehicle.
  • the body system control unit 220 controls the operations of various devices installed in the vehicle body according to various programs.
  • the body system control unit 220 functions as a control device for a smart key system, a keyless entry system, a power window device, various lamps (for example, a headlamp, a back lamp, a brake lamp, a turn signal, a fog lamp), and the like.
  • radio waves transmitted from a portable device that replaces a key or signals from various switches may be input to the body control unit 220.
  • the body system control unit 220 receives input of such radio waves or signals, and controls the door lock device, power window device, lamp, etc. of the vehicle.
  • the external information detection unit 230 detects information external to the vehicle in which the vehicle control system 200 is mounted.
  • an imaging section 231 is connected to the outside-vehicle information detection unit 230.
  • the vehicle exterior information detection unit 230 causes the imaging section 231 to capture an image of the exterior of the vehicle, and receives the captured image from the imaging section 231.
  • the external information detection unit 230 may perform object detection processing such as a person, car, obstacle, sign, or text on the road surface or distance detection processing based on the received image.
  • the imaging unit 231 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 231 can output the electrical signal as an image or as distance measurement information.
  • the light received by the imaging unit 231 may be visible light or non-visible light such as infrared light.
  • the imaging unit 231 includes the solid-state imaging device according to any one of the first to eleventh embodiments.
  • the in-vehicle information detection unit 240 detects information inside the vehicle in which the vehicle control system 200 is mounted.
  • a driver condition detection section 241 that detects the condition of the driver is connected to the in-vehicle information detection unit 240.
  • the driver condition detection section 241 includes a camera that images the driver, and the in-vehicle information detection unit 240 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver condition detection section 241. may be calculated, or it may be determined whether the driver is falling asleep.
  • This camera may include the solid-state imaging device of any of the first to eleventh embodiments, and may be the camera 100 shown in FIG. 20, for example.
  • the microcomputer 251 calculates control target values for the driving force generation device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the vehicle exterior information detection unit 230 or the vehicle interior information detection unit 240, and performs drive system control. Control commands can be output to unit 210.
  • the microcomputer 251 performs cooperative control aimed at realizing ADAS (Advanced Driver Assistance System) functions such as vehicle collision avoidance, shock mitigation, following distance based on vehicle distance, vehicle speed maintenance, collision warning, and lane departure warning. It can be performed.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 251 controls the driving force generating device, steering mechanism, or braking device based on information about the surroundings of the vehicle acquired by the vehicle exterior information detection unit 230 or the vehicle interior information detection unit 240. It is possible to perform cooperative control for the purpose of autonomous driving, which runs autonomously without depending on operation.
  • the microcomputer 251 can output a control command to the body system control unit 220 based on the information outside the vehicle acquired by the outside information detection unit 230.
  • the microcomputer 251 controls the headlamps according to the position of the preceding vehicle or oncoming vehicle detected by the vehicle exterior information detection unit 230, and performs cooperative control for the purpose of preventing glare, such as switching from high beam to low beam. It can be carried out.
  • the audio and image output unit 252 transmits an output signal of at least one of audio and images to an output device that can visually or audibly notify information to the vehicle occupants or the outside of the vehicle.
  • an audio speaker 261, a display section 262, and an instrument panel 263 are shown as such output devices.
  • Display unit 262 may include, for example, an on-board display or a head-up display.
  • FIG. 22 is a plan view showing a specific example of the set position of the imaging section 231 in FIG. 21.
  • the vehicle 300 shown in FIG. 22 includes imaging units 301, 302, 303, 304, and 305 as the imaging unit 231.
  • the imaging units 301, 302, 303, 304, and 305 are provided at, for example, the front nose of the vehicle 300, the side mirrors, the rear bumper, the back door, and the top of the windshield inside the vehicle.
  • the imaging unit 301 provided in the front nose mainly acquires images in front of the vehicle 300.
  • An imaging unit 302 provided in the left side mirror and an imaging unit 303 provided in the right side mirror mainly acquire images of the side of the vehicle 300.
  • An imaging unit 304 provided in the rear bumper or back door mainly captures images of the rear of the vehicle 300.
  • An imaging unit 305 provided above the windshield inside the vehicle mainly captures images of the front of the vehicle 300.
  • the imaging unit 305 is used, for example, to detect preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 22 shows an example of the imaging range of the imaging units 301, 302, 303, and 304 (hereinafter referred to as "imaging units 301 to 304").
  • the imaging range 311 indicates the imaging range of the imaging unit 301 provided at the front nose.
  • the imaging range 312 indicates the imaging range of the imaging unit 302 provided on the left side mirror.
  • the imaging range 313 indicates the imaging range of the imaging unit 303 provided on the right side mirror.
  • the imaging range 314 indicates the imaging range of the imaging unit 304 provided in the rear bumper or the back door.
  • the imaging ranges 311, 312, 313, and 314 will be referred to as "imaging ranges 311 to 314.”
  • At least one of the imaging units 301 to 304 may have a function of acquiring distance information.
  • at least one of the imaging units 301 to 304 may be a stereo camera including a plurality of imaging devices, or may be an imaging device having pixels for phase difference detection.
  • the microcomputer 251 calculates the distance to each three-dimensional object within the imaging ranges 311 to 314 and the temporal change in this distance (vehicle 300 Calculate the relative velocity relative to Based on these calculation results, the microcomputer 251 determines the closest three-dimensional object on the path of the vehicle 300 that is traveling at a predetermined speed (for example, 0 km/h or more) in approximately the same direction as the vehicle 300. , can be extracted as the preceding vehicle. Furthermore, the microcomputer 251 can set an inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. In this way, according to this example, it is possible to perform cooperative control for the purpose of autonomous driving, etc., in which the vehicle travels autonomously without depending on the driver's operation.
  • a predetermined speed for example, 0 km/h or more
  • the microcomputer 251 can set an inter-vehicle distance to be secured in advance
  • the microcomputer 251 classifies three-dimensional object data regarding three-dimensional objects into two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, telephone poles, and other three-dimensional objects based on the distance information obtained from the imaging units 301 to 304. can be extracted and used for automatic obstacle avoidance. For example, the microcomputer 251 distinguishes obstacles around the vehicle 300 into obstacles that are visible to the driver of the vehicle 300 and obstacles that are difficult to see. Then, the microcomputer 251 determines a collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk exceeds a set value and there is a possibility of a collision, the microcomputer 251 transmits information via the audio speaker 261 and the display unit 262. By outputting a warning to the driver and performing forced deceleration and avoidance steering via the drive system control unit 210, driving support for collision avoidance can be provided.
  • At least one of the imaging units 301 to 304 may be an infrared camera that detects infrared rays.
  • the microcomputer 251 can recognize a pedestrian by determining whether a pedestrian is present in the images captured by the imaging units 301 to 304.
  • pedestrian recognition involves, for example, a procedure for extracting feature points in images captured by the imaging units 301 to 304 as infrared cameras, and a pattern matching process is performed on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not.
  • the audio image output unit 252 creates a rectangular outline for emphasis on the recognized pedestrian.
  • the display section 262 is controlled to display the .
  • the audio image output unit 252 may control the display unit 262 to display an icon or the like indicating a pedestrian at a desired position.
  • FIG. 23 is a diagram illustrating an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (present technology) can be applied.
  • FIG. 23 shows an operator (doctor) 531 performing surgery on a patient 532 on a patient bed 533 using the endoscopic surgery system 400.
  • the endoscopic surgery system 400 includes an endoscope 500, other surgical instruments 510 such as a pneumoperitoneum tube 511 and an energy treatment instrument 512, and a support arm device 520 that supports the endoscope 500. , and a cart 600 on which various devices for endoscopic surgery are mounted.
  • the endoscope 500 includes a lens barrel 501 whose distal end is inserted into a body cavity of a patient 532 over a predetermined length, and a camera head 502 connected to the proximal end of the lens barrel 501.
  • a lens barrel 501 whose distal end is inserted into a body cavity of a patient 532 over a predetermined length
  • a camera head 502 connected to the proximal end of the lens barrel 501.
  • an endoscope 500 configured as a so-called rigid scope having a rigid tube 501 is shown, but the endoscope 500 may also be configured as a so-called flexible scope having a flexible tube. good.
  • An opening into which an objective lens is fitted is provided at the tip of the lens barrel 501.
  • a light source device 603 is connected to the endoscope 500, and the light generated by the light source device 603 is guided to the tip of the lens barrel by a light guide extending inside the lens barrel 501, and the light is guided to the tip of the lens barrel.
  • the light is irradiated toward an observation target within the body cavity of the patient 532 through the lens.
  • the endoscope 500 may be a direct-viewing mirror, a diagonal-viewing mirror, or a side-viewing mirror.
  • An optical system and an image sensor are provided inside the camera head 502, and reflected light (observation light) from an observation target is focused on the image sensor by the optical system.
  • the observation light is photoelectrically converted by the image sensor, and an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image is generated.
  • the image signal is transmitted as RAW data to a camera control unit (CCU) 601.
  • CCU camera control unit
  • the CCU 601 includes a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and controls the operations of the endoscope 500 and the display device 602 in an integrated manner. Furthermore, the CCU 601 receives an image signal from the camera head 502, and performs various image processing, such as development processing (demosaic processing), on the image signal in order to display an image based on the image signal.
  • image processing such as development processing (demosaic processing)
  • the display device 602 Under the control of the CCU 601, the display device 602 displays an image based on an image signal subjected to image processing by the CCU 601.
  • the light source device 603 is composed of a light source such as an LED (Light Emitting Diode), and supplies the endoscope 500 with irradiation light when photographing the surgical site or the like.
  • a light source such as an LED (Light Emitting Diode)
  • the input device 604 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 400 via the input device 604.
  • the user inputs an instruction to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 500.
  • the treatment tool control device 605 controls the driving of the energy treatment tool 512 for cauterizing tissue, incising, sealing blood vessels, and the like.
  • the pneumoperitoneum device 606 injects gas into the body cavity of the patient 532 via the pneumoperitoneum tube 511 in order to inflate the body cavity of the patient 532 in order to secure a field of view using the endoscope 500 and a work space for the operator. send in.
  • the recorder 607 is a device that can record various information regarding surgery.
  • the printer 608 is a device that can print various types of information regarding surgery in various formats such as text, images, or graphs.
  • the light source device 603 that supplies irradiation light to the endoscope 500 when photographing the surgical site can be configured, for example, from a white light source configured by an LED, a laser light source, or a combination thereof.
  • a white light source configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision, so the white balance of the captured image can be adjusted in the light source device 603. It can be carried out.
  • the laser light from each RGB laser light source is irradiated onto the observation target in a time-sharing manner, and the drive of the image sensor of the camera head 502 is controlled in synchronization with the irradiation timing, thereby supporting each of RGB. It is also possible to capture images in a time-division manner. According to this method, a color image can be obtained without providing a color filter in the image sensor.
  • the driving of the light source device 603 may be controlled so that the intensity of the light it outputs is changed at predetermined intervals.
  • the driving of the image sensor of the camera head 502 in synchronization with the timing of the change in the light intensity to acquire images in a time-division manner and compositing the images, high dynamic It is possible to generate an image of a range.
  • the light source device 603 may be configured to be able to supply light in a predetermined wavelength band compatible with special light observation.
  • Special light observation uses, for example, the wavelength dependence of light absorption in body tissues to illuminate the mucosal surface layer by irradiating a narrower band of light than the light used for normal observation (i.e., white light). So-called narrow band imaging is performed in which predetermined tissues such as blood vessels are photographed with high contrast.
  • fluorescence observation may be performed in which an image is obtained using fluorescence generated by irradiating excitation light.
  • Fluorescence observation involves irradiating body tissues with excitation light and observing the fluorescence from the body tissues (autofluorescence observation), or locally injecting reagents such as indocyanine green (ICG) into the body tissues and It is possible to obtain a fluorescence image by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 603 may be configured to be able to supply narrowband light and/or excitation light compatible with such special light observation.
  • FIG. 24 is a block diagram showing an example of the functional configuration of the camera head 502 and CCU 601 shown in FIG. 23.
  • the camera head 502 includes a lens unit 701, an imaging section 702, a driving section 703, a communication section 704, and a camera head control section 705.
  • CCU 601 includes a communication section 711, an image processing section 712, and a control section 713. Camera head 502 and CCU 601 are communicably connected to each other via transmission cable 700.
  • the lens unit 701 is an optical system provided at the connection part with the lens barrel 501. Observation light taken in from the tip of the lens barrel 501 is guided to the camera head 502 and enters the lens unit 701 .
  • the lens unit 701 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 702 is composed of an image sensor.
  • the number of imaging elements constituting the imaging unit 702 may be one (so-called single-plate type) or a plurality (so-called multi-plate type).
  • image signals corresponding to each of RGB may be generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 702 may be configured to include a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (dimensional) display. By performing 3D display, the operator 531 can more accurately grasp the depth of the living tissue at the surgical site.
  • the imaging section 702 is configured with a multi-plate type, a plurality of lens units 701 may be provided corresponding to each imaging element.
  • the imaging unit 702 is, for example, a solid-state imaging device according to any one of the first to eleventh embodiments.
  • the imaging unit 702 does not necessarily have to be provided in the camera head 502.
  • the imaging unit 702 may be provided inside the lens barrel 501 immediately after the objective lens.
  • the drive unit 703 is constituted by an actuator, and moves the zoom lens and focus lens of the lens unit 701 by a predetermined distance along the optical axis under control from the camera head control unit 705. Thereby, the magnification and focus of the captured image by the imaging unit 702 can be adjusted as appropriate.
  • the communication unit 704 is configured by a communication device for transmitting and receiving various information to and from the CCU 601.
  • the communication unit 704 transmits the image signal obtained from the imaging unit 702 to the CCU 601 via the transmission cable 700 as RAW data.
  • the communication unit 704 receives a control signal for controlling the drive of the camera head 502 from the CCU 601 and supplies it to the camera head control unit 705.
  • the control signal may include, for example, information specifying the frame rate of the captured image, information specifying the exposure value at the time of capturing, and/or information specifying the magnification and focus of the captured image. Contains information about conditions.
  • the above-mentioned imaging conditions such as the frame rate, exposure value, magnification, focus, etc. may be appropriately specified by the user, or may be automatically set by the control unit 713 of the CCU 601 based on the acquired image signal. good.
  • the endoscope 500 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 705 controls the drive of the camera head 502 based on the control signal from the CCU 601 received via the communication unit 704.
  • the communication unit 711 is configured by a communication device for transmitting and receiving various information to and from the camera head 502.
  • the communication unit 711 receives an image signal transmitted from the camera head 502 via the transmission cable 700.
  • the communication unit 711 transmits a control signal for controlling the drive of the camera head 502 to the camera head 502.
  • the image signal and control signal can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 712 performs various image processing on the image signal, which is RAW data, transmitted from the camera head 502.
  • the control unit 713 performs various controls related to the imaging of the surgical site etc. by the endoscope 500 and the display of the captured image obtained by imaging the surgical site etc. For example, the control unit 713 generates a control signal for controlling driving of the camera head 502.
  • control unit 713 causes the display device 602 to display a captured image showing the surgical site, etc., based on the image signal subjected to image processing by the image processing unit 712.
  • the control unit 713 may recognize various objects in the captured image using various image recognition techniques.
  • the control unit 713 detects surgical instruments such as forceps, specific body parts, bleeding, mist, etc. when using the energy treatment instrument 512 by detecting the shape and color of the edge of an object included in the captured image. can be recognized.
  • the control unit 713 may use the recognition result to superimpose and display various surgical support information on the image of the surgical site. By displaying the surgical support information in a superimposed manner and presenting it to the surgeon 531, the burden on the surgeon 531 can be reduced and the surgeon 531 can reliably proceed with the surgery.
  • the transmission cable 700 connecting the camera head 502 and the CCU 601 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable thereof.
  • communication is performed by wire using the transmission cable 700, but communication between the camera head 502 and the CCU 601 may be performed wirelessly.
  • a solid-state imaging device comprising:
  • the pixel transistor is an amplification transistor having a gate electrically connected to the floating diffusion portion and a source or drain electrically connected or connectable to the first electrode.
  • the first ferroelectric film or the first antiferroelectric film includes hafnium (Hf), zirconium (Zr), niobium (Nb), scandium (Sc), yttrium (Y), lanthanum (La), germanium (The solid-state imaging device according to (1), containing Ge) or silicon (Si).
  • the capacitor is provided on the first surface side of the first substrate,
  • the pixel transistor is provided within a first insulating film provided on the first substrate,
  • the solid-state imaging device according to (6), wherein the capacitor is provided in a second insulating film provided on the second substrate and located between the second substrate and the first insulating film.
  • (10) further comprising a memory including a third electrode and a fourth electrode different from the third electrode,
  • the memory is When the capacitor includes the first ferroelectric film, a second ferroelectric film is included between the third electrode and the fourth electrode,
  • the third electrode is made of the same material as the first electrode
  • the fourth electrode is made of the same material as the second electrode
  • the solid according to (10) wherein the second ferroelectric film or the second antiferroelectric film is formed of the same material as the first ferroelectric film or the first antiferroelectric film. Imaging device.
  • a first substrate (12) a first substrate; a photoelectric conversion section provided in the first substrate; a floating diffusion section provided within the first substrate; A first electrode provided on the first surface side or the second surface side of the first substrate, a second electrode different from the first electrode, and a second electrode provided between the first electrode and the second electrode.
  • the third electrode is made of the same material as the first electrode
  • the fourth electrode is made of the same material as the second electrode
  • the second ferroelectric film, the second antiferroelectric film, or the second paraelectric film may be the first ferroelectric film, the first antiferroelectric film, or the second paraelectric film.
  • the first and second ferroelectric films, the first and second antiferroelectric films, or the first and second paraelectric films are made of hafnium (Hf), zirconium (Zr), niobium (Nb). , scandium (Sc), yttrium (Y), lanthanum (La), germanium (Ge), or silicon (Si).
  • the capacitor and the memory are provided on the first surface side of the first substrate,
  • (16) further comprising a pixel transistor electrically connected to the floating diffusion section,
  • the pixel transistor is provided within a first insulating film provided on the first substrate,

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Abstract

［課題］キャパシタに関するコストを低減可能な固体撮像装置を提供する。 ［解決手段］本開示の固体撮像装置は、第１基板と、前記第１基板内に設けられた光電変換部と、前記第１基板内に設けられた浮遊拡散部と、前記浮遊拡散部に電気的に接続されている画素トランジスタと、前記画素トランジスタに電気的に接続されているまたは接続可能な第１電極と、前記第１電極と異なる第２電極と、前記第１電極と前記第２電極との間に設けられた第１強誘電体膜または第１反強誘電体膜とを含むキャパシタとを備える。

Description

固体撮像装置
　本開示は、固体撮像装置に関する。
　ボルテージドメイン型の固体撮像装置は、フォトダイオードで発生した電荷をすべての画素で同時に電圧に変換し、読み出しが完了するまでこの電圧を保持することで、グローバルシャッター機能を実現する。この場合、すべての画素で同時にフォトダイオードから浮遊拡散部に電荷が転送され、すべての画素で同時に増幅トランジスタに電流が流れる。上記の電圧は、増幅トランジスタの後段にあるキャパシタ内に保持される。その後、これらの画素のキャパシタから、信号が順次読み出される。このキャパシタは大容量を有することが望ましいが、キャパシタの大容量化は固体撮像装置のコストを増大させるおそれがある。
　さらに、高フレームレートな動画撮影や疑似的なグローバルシャッター機能を実現するために、固体撮像装置内に、記憶素子としてキャパシタを備えるフレームメモリを設ける場合がある。しかしながら、ボルテージドメイン型の固体撮像装置内にフレームメモリを設けようとすると、キャパシタとメモリの両方を形成することが固体撮像装置のコストを増大させるおそれがある。
米国特許出願公開ＵＳ２０２０／０２７９８７６号公報
H. Tsugawa et al., IEDM Dig. Tech. Papers, Dec. 2017.
　本開示は、キャパシタに関するコストを低減可能な固体撮像装置を提供する。
　本開示の第１の側面の固体撮像装置は、第１基板と、前記第１基板内に設けられた光電変換部と、前記第１基板内に設けられた浮遊拡散部と、前記浮遊拡散部に電気的に接続されている画素トランジスタと、前記画素トランジスタに電気的に接続されているまたは接続可能な第１電極と、前記第１電極と異なる第２電極と、前記第１電極と前記第２電極との間に設けられた第１強誘電体膜または第１反強誘電体膜とを含むキャパシタとを備える。これにより例えば、大容量のキャパシタや高性能のキャパシタを安価に形成することが可能となるなど、キャパシタに関するコストを低減することが可能となる。
　また、この第１の側面において、前記画素トランジスタは、前記浮遊拡散部に電気的に接続されているゲートと、前記第１電極に電気的に接続されているまたは接続可能なソースまたはドレインとを有する増幅トランジスタでもよい。これにより例えば、ボルテージドメイン型の固体撮像装置のキャパシタに関するコストを低減することが可能となる。
　また、この第１の側面において、前記第１電極は、前記画素トランジスタにスイッチトランジスタを介して電気的に接続可能でもよい。これにより例えば、ボルテージドメイン型の固体撮像装置のキャパシタに関するコストを低減することが可能となる。
　また、この第１の側面において、前記第１強誘電体膜または前記第１反強誘電体膜は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ゲルマニウム（Ｇｅ）、またはシリコン（Ｓｉ）を含んでいてもよい。これにより例えば、好適な強誘電体膜または反強誘電体膜を形成することが可能となる。
　また、この第１の側面において、前記キャパシタは、前記第１基板の第１面側に設けられており、前記固体撮像装置は、前記第１基板の第２面側に設けられたレンズをさらに備えていてもよい。これにより例えば、裏面照射型の固体撮像装置に、上記のキャパシタを適用することが可能となる。
　また、この第１の側面の固体撮像装置は、前記第１基板と貼り合わされた第２基板をさらに備え、前記画素トランジスタおよび前記キャパシタは、前記第１基板と前記第２基板との間に設けられていてもよい。これにより例えば、２枚の基板を用いて構成された固体撮像装置に、上記のキャパシタを適用することが可能となる。
　また、この第１の側面において、前記画素トランジスタは、前記第１基板に設けられた第１絶縁膜内に設けられており、前記キャパシタは、前記第２基板に設けられ前記第２基板と前記第１絶縁膜との間に位置する第２絶縁膜内に設けられていてもよい。これにより例えば、２枚の基板を用いて構成された固体撮像装置に、上記のキャパシタを適用することが可能となる。
　また、この第１の側面の固体撮像装置は、前記第１基板と前記第２基板との間に設けられた第３基板をさらに備え、前記キャパシタは、前記第２基板と前記第３基板との間に設けられていてもよい。これにより例えば、３枚の基板を用いて構成された固体撮像装置に、上記のキャパシタを適用することが可能となる。
　また、この第１の側面において、前記キャパシタの容量は、複数種類の値のうちのいずれか１つのみに設定されるように制御されてもよい。これにより例えば、常誘電体キャパシタ以外のキャパシタを常誘電体キャパシタのように使用することが可能となる。
　また、この第１の側面の固体撮像装置は、第３電極と、前記第３電極と異なる第４電極とを含むメモリをさらに備え、前記メモリは、前記キャパシタが前記第１強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２強誘電体膜を含み、前記キャパシタが前記第１反強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２反強誘電体膜を含んでいてもよい。これにより例えば、キャパシタとメモリを同時に形成することで、キャパシタとメモリとの合計コストを低減することが可能となる。
　また、この第１の側面において、前記第３電極は、前記第１電極と同じ材料で形成されており、前記第４電極は、前記第２電極と同じ材料で形成されており、前記第２強誘電体膜または前記第２反強誘電体膜は、前記第１強誘電体膜または前記第１反強誘電体膜と同じ材料で形成されていてもよい。これにより例えば、キャパシタとメモリを同じ材料で形成することで、キャパシタとメモリとの合計コストを低減することが可能となる。
　本開示の第２の側面の固体撮像装置は、第１基板と、前記第１基板内に設けられた光電変換部と、前記第１基板内に設けられた浮遊拡散部と、前記第１基板の第１面側または第２面側に設けられた第１電極と、前記第１電極と異なる第２電極と、前記第１電極と前記第２電極との間に設けられた第１強誘電体膜、第１反強誘電体膜、または第１常誘電体膜とを含むキャパシタと、第３電極と、前記第３電極と異なる第４電極とを含むメモリとを備え、前記メモリは、前記キャパシタが前記第１強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２強誘電体膜を含み、前記キャパシタが前記第１反強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２反強誘電体膜を含み、前記キャパシタが前記第１常強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２常誘電体膜を含む。これにより例えば、キャパシタとメモリを同時に形成することで、キャパシタとメモリとの合計コストを低減することが可能となるなど、キャパシタに関するコストを低減することが可能となる。
　また、この第２の側面において、前記第３電極は、前記第１電極と同じ材料で形成されており、前記第４電極は、前記第２電極と同じ材料で形成されており、前記第２強誘電体膜、前記第２反強誘電体膜、または前記第２常誘電体膜は、前記第１強誘電体膜、前記第１反強誘電体膜、または前記第２常誘電体膜と同じ材料で形成されていてもよい。これにより例えば、キャパシタとメモリを同じ材料で形成することで、キャパシタとメモリとの合計コストを低減することが可能となる。
　また、この第２の側面において、前記第１および第２強誘電体膜、前記第１および第２反強誘電体膜、または前記第１および第２常誘電体膜は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ゲルマニウム（Ｇｅ）、またはシリコン（Ｓｉ）を含んでいてもよい。これにより例えば、好適な強誘電体膜、反強誘電体膜、または常誘電体膜を形成することが可能となる。
　また、この第２の側面において、前記キャパシタおよび前記メモリは、前記第１基板の前記第１面側に設けられており、前記固体撮像装置は、前記第１基板の前記第２面側に設けられたレンズをさらに備えていてもよい。これにより例えば、裏面照射型の固体撮像装置に、上記のキャパシタおよびメモリを適用することが可能となる。
　また、この第２の側面の固体撮像装置は、前記浮遊拡散部に電気的に接続されている画素トランジスタをさらに備え、前記第１電極は、前記画素トランジスタに電気的に接続されているかまたは接続可能でもよい。これにより例えば、このような画素トランジスタを備える固体撮像装置のキャパシタに関するコストを低減することが可能となる。
　また、この第２の側面の固体撮像装置は、前記第１基板と貼り合わされた第２基板をさらに備え、前記画素トランジスタ、前記キャパシタ、および前記メモリは、前記第１基板と前記第２基板との間に設けられていてもよい。これにより例えば、２枚の基板を用いて構成された固体撮像装置に、上記のキャパシタおよびメモリを適用することが可能となる。
　また、この第２の側面において、前記画素トランジスタは、前記第１基板に設けられた第１絶縁膜内に設けられており、前記キャパシタおよび前記メモリは、前記第２基板に設けられ前記第２基板と前記第１絶縁膜との間に位置する第２絶縁膜内に設けられていてもよい。これにより例えば、２枚の基板を用いて構成された固体撮像装置に、上記のキャパシタおよびメモリを適用することが可能となる。
　また、この第２の側面の固体撮像装置は、前記第１基板と前記第２基板との間に設けられた第３基板をさらに備え、前記キャパシタおよび前記メモリは、前記第２基板と前記第３基板との間に設けられていてもよい。これにより例えば、３枚の基板を用いて構成された固体撮像装置に、上記のキャパシタおよびメモリを適用することが可能となる。
　また、この第２の側面において、前記キャパシタと前記メモリは、同じ横断面内に設けられた部分を有していてもよい。これにより例えば、キャパシタとメモリをおおむね同じ高さに同時に形成することが可能となる。
第１実施形態の固体撮像装置の構成を示すブロック図である。 第１実施形態の固体撮像装置の構成を示す回路図である。 第１実施形態の固体撮像装置の構造の第１の例を示す断面図である。 第１実施形態の固体撮像装置の構造の第２の例を示す断面図である。 図４に示す固体撮像装置の構造を示す斜視図である。 第１実施形態の固体撮像装置の動作を説明するためのグラフである。 第２実施形態の固体撮像装置の構造を示す断面図である。 第２実施形態の固体撮像装置の動作を説明するためのグラフである。 第３実施形態の固体撮像装置の構造を示す断面図である。 第３実施形態の固体撮像装置の動作を説明するためのグラフである。 第４実施形態の固体撮像装置の構造を示す斜視図である。 第５実施形態の固体撮像装置の構造を示す斜視図である。 第６実施形態の固体撮像装置の構造の２つの例を示す横断面図である。 第７実施形態の固体撮像装置の構造を示す斜視図である。 第７実施形態の固体撮像装置の構成を示すブロック図である。 第８実施形態の固体撮像装置の構成を示す回路図である。 第９実施形態の固体撮像装置の構成を示す回路図である。 第１０実施形態の固体撮像装置の構成を示す回路図である。 第１１実施形態の固体撮像装置の構成を示す回路図である。 電子機器の構成例を示すブロック図である。 移動体制御システムの構成例を示すブロック図である。 図２１の撮像部の設定位置の具体例を示す平面図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下、本開示の実施形態を、図面を参照して説明する。
　（第１実施形態）
　図１は、第１実施形態の固体撮像装置の構成を示すブロック図である。
　図１の固体撮像装置は、ＣＭＯＳ（Complementary Metal Oxide Semiconductor）型のイメージセンサ（ＣＩＳ）であり、複数の画素１を有する画素アレイ領域２と、制御回路３と、垂直駆動回路４と、複数のカラム信号処理回路５と、水平駆動回路６と、出力回路７と、複数の垂直信号線（ＶＳＬ）８と、水平信号線（ＨＳＬ）９とを備えている。
　各画素１は、光電変換部として機能するフォトダイオードと、画素トランジスタとして機能するＭＯＳトランジスタとを備えている。画素トランジスタの例は、転送トランジスタ、リセットトランジスタ、増幅トランジスタ、選択トランジスタ、スイッチトランジスタなどである。これらの画素トランジスタは、いくつかの画素１により共有されていてもよい。
　画素アレイ領域２は、２次元アレイ状に配置された複数の画素１を有している。画素アレイ領域２は、光を受光して光電変換を行い、光電変換により生成された信号電荷を出力する有効画素領域と、黒レベルの基準となる光学的黒を出力する黒基準画素領域とを含んでいる。一般に、黒基準画素領域は有効画素領域の外周部に配置されている。
　制御回路３は、垂直同期信号、水平同期信号、マスタクロックなどに基づいて、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６などの動作の基準となる種々の信号を生成する。制御回路３により生成される信号は、例えばクロック信号や制御信号であり、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６などに入力される。
　垂直駆動回路４は、例えばシフトレジスタを備えており、画素アレイ領域２内の各画素１を行単位で垂直方向に走査する。垂直駆動回路４はさらに、各画素１により生成された信号電荷に基づく画素信号を、垂直信号線８を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素アレイ領域２内の画素１の列ごとに配置されており、１行分の画素１から出力された信号の信号処理を、黒基準画素領域からの信号に基づいて列ごとに行う。この信号処理の例は、ノイズ除去や信号増幅である。
　水平駆動回路６は、例えばシフトレジスタを備えており、各カラム信号処理回路５からの画素信号を水平信号線９に供給する。
　出力回路７は、各カラム信号処理回路５から水平信号線９を通して供給される信号に対し信号処理を行い、この信号処理が行われた信号を出力する。
　なお、本実施形態の画素アレイ領域２は、可視光を検出する画素１と、可視光以外の光を検出する画素１の一方のみを含んでいてもよいし、可視光を検出する画素１と、可視光以外の光を検出する画素１の両方を含んでいてもよい。可視光以外の光は、例えば赤外光である。
　図２は、第１実施形態の固体撮像装置の構成を示す回路図である。
　各画素１は、図２に示すように、フォトダイオードＰＤと、浮遊拡散部ＦＤと、強誘電体キャパシタＣと、転送トランジスタＴＧと、リセットトランジスタＲＳＴと、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、スイッチトランジスタＳ１と、後段増幅トランジスタＶ２と、電流源トランジスタＰＣと、後段電流源トランジスタＶＢとを備えている。本実施形態の固体撮像装置は、フォトダイオードＰＤで発生した電荷をすべての画素１で同時に電圧に変換し、読み出しが完了するまでこの電圧を保持することで、グローバルシャッター機能を実現するボルテージドメイン型のＣＩＳ（ＶＤ－ＧＳ）となっている。
　フォトダイオードＰＤは、入射光の光電変換を行う。フォトダイオードＰＤのアノードは、グランド電位に電気的に接続されており、フォトダイオードＰＤのカソードは、転送トランジスタＴＧに電気的に接続されている。フォトダイオードＰＤへと光を入射させることを、フォトダイオードＰＤの露光という。
　転送トランジスタＴＧは、上記の光電変換により発生した電荷を浮遊拡散部ＦＤに転送する。転送トランジスタＴＧのソースおよびドレインの一方は、フォトダイオードＰＤに電気的に接続されており、転送トランジスタＴＧのソースおよびドレインの他方は、浮遊拡散部ＦＤ、リセットトランジスタＲＳＴ、および増幅トランジスタＡＭＰに電気的に接続されている。
　浮遊拡散部ＦＤは、転送トランジスタＴＧにより転送された電荷を蓄積する。浮遊拡散部ＦＤは、図２に示すように、キャパシタとして機能する。浮遊拡散部ＦＤは、転送トランジスタＴＧ、リセットトランジスタＲＳＴ、および増幅トランジスタＡＭＰに電気的に接続されている。
　リセットトランジスタＲＳＴは、フォトダイオードＰＤの露光が開始される前に、浮遊拡散部ＦＤから電荷を排出して、浮遊拡散部ＦＤの電位を電源電圧（ＶＤＤ）にリセットする。リセットトランジスタＲＳＴのソースおよびドレインの一方は、電源電圧に電気的に接続されており、リセットトランジスタＲＳＴのソースおよびドレインの他方は、転送トランジスタＴＧ、浮遊拡散部ＦＤ、および増幅トランジスタＡＭＰに電気的に接続されている。
　増幅トランジスタＡＭＰは、浮遊拡散部ＦＤに転送された電荷をゲートで受けて、ソースフォロワによりスイッチトランジスタＳ１に出力する。増幅トランジスタＡＭＰのゲートは、転送トランジスタＴＧ、浮遊拡散部ＦＤ、およびリセットトランジスタＲＳＴに電気的に接続されている。増幅トランジスタＡＭＰのソースおよびドレインの一方は、電源電圧に電気的に接続されており、増幅トランジスタＡＭＰのソースおよびドレインの他方は、スイッチトランジスタＳ１と電流源トランジスタＰＣとに電気的に接続されている。
　スイッチトランジスタＳ１は、増幅トランジスタＡＭＰと後段増幅トランジスタＶ２とを電気的に接続することが可能である。スイッチトランジスタＳ１がオンになると、増幅トランジスタＡＭＰと後段増幅トランジスタＶ２とが電気的に接続され、スイッチトランジスタＳ１がオフになると、増幅トランジスタＡＭＰと後段増幅トランジスタＶ２とが電気的に絶縁される。スイッチトランジスタＳ１のソースおよびドレインの一方は、増幅トランジスタＡＭＰと電流源トランジスタＰＣとに電気的に接続されており、スイッチトランジスタＳ１のソースおよびドレインの他方は、強誘電体キャパシタＣと後段増幅トランジスタＶ２とに電気的に接続されている。
　後段増幅トランジスタＶ２は、増幅トランジスタＡＭＰにより出力された電荷をゲートで受けて、ソースフォロワにより垂直信号線８に出力する。後段増幅トランジスタＶ２のゲートは、スイッチトランジスタＳ１と強誘電体キャパシタＣとに電気的に接続されている。後段増幅トランジスタＶ２のソースおよびドレインの一方は、電源電圧に電気的に接続されており、後段増幅トランジスタＶ２のソースおよびドレインの他方は、選択トランジスタＳＥＬに電気的に接続されている。
　選択トランジスタＳＥＬは、後段増幅トランジスタＶ２と垂直信号線８とを電気的に接続することが可能である。選択トランジスタＳＥＬがオンになると、後段増幅トランジスタＶ２と垂直信号線８とが電気的に接続され、選択トランジスタＳＥＬがオフになると、後段増幅トランジスタＶ２と垂直信号線８とが電気的に絶縁される。選択トランジスタＳＥＬのソースおよびドレインの一方は、後段増幅トランジスタＶ２に電気的に接続されており、選択トランジスタＳＥＬのソースおよびドレインの他方は、垂直信号線８に電気的に接続されているまたは接続可能である。
　図２は、スイッチトランジスタＳ１と、強誘電体キャパシタＣと、選択トランジスタＳＥＬとの間のノードＶＭを示している。後段増幅トランジスタＶ２のゲートは、ノードＶＭに電気的に接続されており、後段増幅トランジスタＶ２の動作は、ノードＶＭの電圧により制御される。
　電流源トランジスタＰＣと後段電流源トランジスタＶＢは、電流源として機能する。電流源トランジスタＰＣのソースおよびドレインの一方は、増幅トランジスタＡＭＰに電気的に接続されており、電流源トランジスタＰＣのソースおよびドレインの他方は、後段電流源トランジスタＶＢに電気的に接続されている。後段電流源トランジスタＶＢのソースおよびドレインの一方は、電流源トランジスタＰＣに電気的に接続されている。
　強誘電体キャパシタＣは、ノードＶＭに電気的に接続されている。具体的には、強誘電体キャパシタＣの一方の電極は、スイッチトランジスタＳ１と後段増幅トランジスタＶ２とに電気的に接続されており、かつスイッチトランジスタＳ１を介して増幅トランジスタＡＭＰと電流源トランジスタＰＣとに電気的に接続可能であり、本開示の第１電極の例に相当する。強誘電体キャパシタＣの他方の電極は、電圧ＶＦＥを供給する配線に電気的に接続されており、本開示の第２電極の例に相当する。強誘電体キャパシタＣは、これらの電極の間に強誘電体膜を備えている。この強誘電体膜は、本開示の第１強誘電体膜の例である。図２に示す強誘電体キャパシタＣは、図２に示す画素１の信号を保持するために用いられる。
　本実施形態の固体撮像装置は例えば、図３に示すような構造や、図４に示すような構造を有している。以下、図３および図４を順に参照し、本実施形態の固体撮像装置の構造の２つの例について説明する。
　図３は、第１実施形態の固体撮像装置の構造の第１の例を示す断面図である。図３は、図２と同様に、本実施形態の固体撮像装置内の１つの画素１を示している。
　図３は、互いに垂直なＸ軸、Ｙ軸、およびＺ軸を示している。Ｘ方向およびＹ方向は、横方向（水平方向）に相当し、Ｚ方向は、縦方向（垂直方向）に相当している。また、＋Ｚ方向は上方向に相当し、－Ｚ方向は下方向に相当している。なお、－Ｚ方向は、厳密に重力方向に一致していてもよいし、厳密には重力方向に一致していなくてもよい。
　図３に示す固体撮像装置は、基板１１と、素子分離絶縁膜１２と、スイッチトランジスタＳ１や後段増幅トランジスタＶ２に含まれるゲート絶縁膜１３、ゲート電極１４、および側壁絶縁膜１５と、層間絶縁膜１６とを備えている。基板１１は、本開示の第１基板の例であり、層間絶縁膜１６は、本開示の第１絶縁膜の例である。
　図３に示す固体撮像装置はさらに、複数のコンタクトプラグ２１と、配線２２と、コンタクトホール２３と、配線２４と、配線２５と、配線２６と、強誘電体キャパシタＣに含まれる電極２７、強誘電体膜２８、および電極２９とを備えている。電極２７、強誘電体膜２８、および電極２９はそれぞれ、本開示の第１電極、第１強誘電体膜、および第２電極の例である。
　基板１１は例えば、シリコン基板などの半導体基板である。図３では、Ｘ方向およびＹ方向が、基板１１の上面に平行となっており、Ｚ方向が、基板１１の上面に垂直となっている。基板１１は、ウェル領域１１ａと、拡散領域１１ｂ、１１ｃ、１１ｄ、１１ｅとを含んでいる。拡散領域１１ｂ、１１ｃは、スイッチトランジスタＳ１のソースおよびドレイン領域として機能し、拡散領域１１ｄ、１１ｅは、後段増幅トランジスタＶ２のソースおよびドレイン領域として機能する。基板１１はさらに、図２を参照して説明したフォトダイオードＰＤや浮遊拡散部ＦＤを含んでいる（図示せず）。フォトダイオードＰＤは、基板１１内のｐｎ接合により形成されており、浮遊拡散部ＦＤは、基板１１内の拡散領域により形成されている。
　素子分離絶縁膜１２は、基板１１内に形成されている。素子分離絶縁膜１２は例えば、酸化シリコン膜である。図３に示す素子分離絶縁膜１２は、スイッチトランジスタＳ１と後段増幅トランジスタＶ２との間に介在している。
　スイッチトランジスタＳ１と後段増幅トランジスタＶ２の各々において、ゲート絶縁膜１３は、基板１１上に形成されており、ゲート電極１４は、ゲート絶縁膜１３上に形成されており、側壁絶縁膜１５は、ゲート電極１４の側面に形成されている。図３に示す例では、転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、電流源トランジスタＰＣ、および後段電流源トランジスタＶＢの各々も、ゲート絶縁膜１３と、ゲート電極１４と、側壁絶縁膜１５とを含んでいる。
　層間絶縁膜１６は、基板１１上に、スイッチトランジスタＳ１や後段増幅トランジスタＶ２を覆うように形成されている。図３に示す例では、転送トランジスタＴＧ、リセットトランジスタＲＳＴ、増幅トランジスタＡＭＰ、選択トランジスタＳＥＬ、電流源トランジスタＰＣ、後段電流源トランジスタＶＢなども、層間絶縁膜２６により覆われている。
　コンタクトプラグ２１、配線２２、コンタクトホール２３、および配線２４は、基板１１上で層間絶縁膜１６内に形成されている。図３は、スイッチトランジスタＳ１の拡散領域１１ｃ上に設けられたコンタクトプラグ２１と、後段増幅トランジスタＶ２のゲート電極１４上に設けられたコンタクトプラグ２１とを示している。配線２２は、これらのコンタクトプラグ２１上に設けられており、スイッチトランジスタＳ１と後段増幅トランジスタＶ２とを電気的に接続している。なお、上述のノードＶＭは、例えば配線２２内に位置している。
　コンタクトホール２３は、配線２２上に設けられている。強誘電体キャパシタＣの一部は、コンタクトホール２３内に埋め込まれており、コンタクトホール２３内で配線２２と電気的に接続されている。配線２４は、強誘電体キャパシタＣ上に設けられており、強誘電体キャパシタＣと電気的に接続されている。なお、配線２４は、上述の電圧ＶＦＥを供給する配線に電気的に接続されている。
　配線２５、２６も、基板１１上で層間絶縁膜１６内に形成されている。配線２５は、コンタクトホール２３の一部と同じ高さに設けられている。配線２６は、配線２４と同じ高に設けられている。
　強誘電体キャパシタＣは、コンタクトホール２３の内部および外部に順に形成された電極２７、強誘電体膜２８、および電極２９を含んでいる。コンタクトホール２３の内部では、電極２７、強誘電体膜２８、および電極２９が、配線２２の上面や層間絶縁膜１６の側面に順に形成されている。コンタクトホール２３の外部では、電極２７、強誘電体膜２８、および電極２９が、層間絶縁膜１６の上面に順に形成されている。電極２７は、配線２２の上面に接しており、配線２２と電気的に接続されている。電極２９は、配線２４の下面に接しており、配線２４と電気的に接続されている。このように、図３における強誘電体キャパシタＣは、Ｘ方向、Ｙ方向、およびＺ方向に拡がりをもつ３次元構造を有している。
　強誘電体膜２８は例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ゲルマニウム（Ｇｅ）、またはシリコン（Ｓｉ）を含むことが望ましい。図３における強誘電体膜２８の例は、酸化ハフニウム（ＨｆＯ２）膜、チタン酸ジルコン酸鉛（ＰＺＴ）膜、タンタル酸ビスマスストロンチウム（ＳＢＴ）膜、チタン酸ビスマスランタン（ＢＬＴ）膜などである。一方、電極２７、２９の各々は例えば、ＴｉＮ膜およびＴｉＡｌ膜を含む積層膜や、ＴｉＮ膜、ＴａＮ膜、およびＴｉＡｌ膜を含む積層膜のように、還元性の高い金属で形成されていることが望ましい（Ｔｉ、Ｎ、Ａｌ、Ｔａはそれぞれ、チタン、窒素、アルミニウム、タンタルを表す）。
　なお、配線１２は、基板１１上の１層目（最下位）の配線層内に位置している。強誘電体キャパシタＣは、１層目の配線層内の配線１２上に形成される代わりに、２層目以上のいずれかの配線層内の配線上に形成されていてもよい。
　本実施形態の固体撮像装置は、図３に示す構造を有する代わりに、図４に示す構造を有していてもよい。図３は、表面照射型の固体撮像装置の構造を示しており、図４は、裏面照射型の固体撮像装置の構造を示している。裏面照射型の構造を採用すれば、ＰＤ（フォトダイオード）領域の面積を有効に利用することが可能となり、強誘電体キャパシタＣを形成可能な領域を増やすことが可能となる。
　図４は、第１実施形態の固体撮像装置の構造の第２の例を示す断面図である。図４は、図２や図３と同様に、本実施形態の固体撮像装置内の１つの画素１等を示している。図４に示す構造については、図３に示す構造との相違点を中心に説明する。
　図４では、基板１１の下面が、基板１１の表面となっており、基板１１の上面が、基板１１の裏面となっている。図４に示す固体撮像装置は、裏面照射型であり、基板１１の上面（裏面）が、基板１１の光入射面（受光面）となっている。図４において、基板１１の下面は、本開示の第１面の例であり、基板１１の上面は、本開示の第２面の例である。
　図４に示す固体撮像装置は、基板１１内、基板１１上、および基板１１下に存在する領域として、上述の画素アレイ領域２などを含む領域Ｒａと、ロジック回路などを含む領域Ｒｂとを備えている。加えて、図４に示す固体撮像装置は、上部層Ｓａと下部層Ｓｂとを含む２層構造を有している。
　上部層Ｓａは、基板１１と、素子分離絶縁膜１２と、転送トランジスタＴＧ、スイッチトランジスタＳ１、トランジスタＴｒ１などに含まれるゲート絶縁膜１３、ゲート電極１４、および側壁絶縁膜１５と、層間絶縁膜１６と、複数のコンタクトプラグ２１と、配線２２と、複数の配線２２’と、配線２２’とを備えている。上部層Ｓａはさらに、ビアプラグ３１と、配線３２と、配線３２’と、配線３２”と、ビアプラグ３３と、配線３４と、配線３４”と、オンチップフィルタ４１と、オンチップレンズ４２とを備えている。
　下部層Ｓｂは、基板５１と、トランジスタＴｒ２、トランジスタＴｒ３などに含まれるゲート絶縁膜５２、ゲート電極５３、および側壁絶縁膜５４と、層間絶縁膜５５とを備えている。下部層Ｓｂはさらに、コンタクトプラグ６１と、複数のコンタクトプラグ６１’と、配線６２と、複数の配線６２’と、複数のコンタクトホール６３と、複数のコンタクトホール６３’と、配線６４と、複数の配線６４’と、配線６５と、配線６５’と、配線６５”と、配線６６と、配線６７と、配線６８とを備えている。下部層Ｓｂはさらに、強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２に含まれる電極２７、強誘電体膜２８、および電極２９とを備えている。基板５１は、本開示の第２基板の例であり、層間絶縁膜５５は、本開示の第２絶縁膜の例である。
　［上部層Ｓａ］
　図４に示す基板１１は、領域Ｒａ内にフォトダイオードＰＤや浮遊拡散部ＦＤを含んでいる。フォトダイオードＰＤは、基板１１内のｐｎ接合により形成されており、浮遊拡散部ＦＤは、基板１１内の拡散領域１１ｆにより形成されている。
　オンチップフィルタ４１とオンチップレンズ４２は、領域Ｒａ内で、基板１１の上面側に配置されている。具体的には、オンチップフィルタ４１は、基板１１の上面に形成されており、オンチップレンズ４２は、オンチップフィルタ４１上に形成されている。
　オンチップフィルタ４１は、所定の波長の光を透過させる作用を有し、基板１１の上面に画素１ごとに形成されている。例えば、赤色（Ｒ）、緑色（Ｇ）、および青色（Ｂ）用のオンチップフィルタ４１がそれぞれ、赤色、緑色、および青色の画素１のフォトダイオードＰＤの上方に配置されている。さらに、赤外光用のオンチップフィルタ４１が、赤外光の画素１のフォトダイオードＰＤの上方に配置されていてもよい。
　オンチップレンズ４２は、入射した光を集光する作用を有し、オンチップフィルタ４１上に画素１ごとに形成されている。本実施形態では、オンチップレンズ４２に入射した光が、オンチップレンズ４２により集光され、オンチップフィルタ４１を透過し、フォトダイオードＰＤに入射する。フォトダイオードＰＤは、この光を光電変換により電荷に変換して、信号電荷を生成する。
　一方、上部層Ｓａ内のその他の構成要素は、基板１１の下面側に配置されている。転送トランジスタＴＧや、スイッチトランジスタＳ１や、その他の画素トランジスタは、領域Ｒａ内で基板１１の下面に設けられており、トランジスタＴｒ１は、領域Ｒｂ内で基板１１の下面に設けられている。これらのトランジスタは、層間絶縁膜１６により覆われている。トランジスタＴｒ１は例えば、領域Ｒｂ内でロジック回路を構成している。なお、強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２は、基板１１の下面側に配置されているが、上部層Ｓａ内ではなく下部層Ｓｂ内に配置されている。また、一部の画素トランジスタは、上部層Ｓａの領域Ｒａ内ではなく、下部層Ｓｂの領域Ｒａ内に配置されていてもよい。
　領域Ｒａ内では、基板１１の下面に、コンタクトプラグ２１、配線２２、ビアプラグ３１、配線３２、ビアプラグ３３、および配線３４が順に設けられている。また、領域Ｒａ内では、基板１１の下面に、コンタクトプラグ２１、配線２２”、配線３２”、および配線３４”が順に設けられている。一方、領域Ｒｂ内では、配線３２の一部や配線３２’が、基板１１の下方に配線２２’を介して設けられている。
　［下部層Ｓｂ］
　基板５１は例えば、シリコン基板などの半導体基板である。トランジスタＴｒ２は、領域Ｒａ内で基板５１上に設けられており、トランジスタＴｒ３は、領域Ｒｂ内で基板５１上に設けられている。トランジスタＴｒ２は例えば、領域Ｒａ内で、強誘電体キャパシタＣと共にサンプルホールド回路を構成している。トランジスタＴｒ３は例えば、領域Ｒｂ内で、メモリ用キャパシタＣ１、Ｃ２と共にフレームメモリを構成している。これらのトランジスタは、基板５１上に形成された層間絶縁膜５５により覆われている。層間絶縁膜５５は、基板５１に接する下面と層間絶縁膜１６に接する上面とを有しており、基板５１と層間絶縁膜１６との間に位置している。図４では、基板５１が、層間絶縁膜５５、１６を介して、基板１１と貼り合わされている。なお、ゲート絶縁膜５２、ゲート電極５３、および側壁絶縁膜５４の形状や配置はそれぞれ、ゲート絶縁膜１３、ゲート電極１４、および側壁絶縁膜１５の形状や配置と同様である。
　コンタクトプラグ６１、配線６２、コンタクトホール６３、配線６４、および配線６５は、領域Ｒａ内の基板５１上で層間絶縁膜５５内に形成されている。コンタクトプラグ６１は、基板５１上に設けられている。配線６２は、コンタクトプラグ６１上に設けられている。コンタクトホール６３は、配線６２上に設けられている。強誘電体キャパシタＣの一部は、コンタクトホール６３内に埋め込まれており、コンタクトホール６３内で配線６２と電気的に接続されている。配線６４は、強誘電体キャパシタＣ上に設けられており、強誘電体キャパシタＣと電気的に接続されている。配線６５は、配線６４上に設けられており、かつ、配線３４と接している。配線６５”は、配線６５と同じ高さに設けられており、かつ、配線３４”と接している。配線６６、６７、６８は、コンタクトホール６３の一部と同じ高さに設けられている。
　図４に示す強誘電体キャパシタＣは、コンタクトホール６３の内部および外部に順に形成された電極２７、強誘電体膜２８、および電極２９を含んでいる。コンタクトホール６３の内部では、電極２７、強誘電体膜２８、および電極２９が、配線６２の上面や層間絶縁膜５５の側面に順に形成されている。コンタクトホール６３の外部では、電極２７、強誘電体膜２８、および電極２９が、層間絶縁膜５５の上面に順に形成されている。この電極２７は、配線６２の上面に接しており、配線６２と電気的に接続されている。同様に、この電極２９は、配線６４の下面に接しており、配線６４と電気的に接続されている。このように、図４に示す強誘電体キャパシタＣは、Ｘ方向、Ｙ方向、およびＺ方向に拡がりをもつ３次元構造を有している。
　図４に示す強誘電体キャパシタＣは、複数のコンタクトホール６３内に形成された複数の部分キャパシタを含んでおり、これらの部分キャパシタ同士が、並列接続されている。なお、これらの部分キャパシタと配線６２との接触面積は、なるべく広くすることが望ましい。
　コンタクトプラグ６１’、配線６２’、コンタクトホール６３’、配線６４’、および配線６５’は、領域Ｒｂ内の基板５１上で層間絶縁膜５５内に形成されている。コンタクトプラグ６１’は、基板５１上に設けられている。配線６２’は、コンタクトプラグ６１’上に設けられている。コンタクトホール６３’は、配線６２’上に設けられている。メモリ用キャパシタＣ１、Ｃ２の一部は、コンタクトホール６３’内に埋め込まれており、コンタクトホール６３’内で配線６２’と電気的に接続されている。配線６４’は、メモリ用キャパシタＣ１、Ｃ２上に設けられており、メモリ用キャパシタＣ１、Ｃ２と電気的に接続されている。配線６５’は、配線６４’上に設けられている。
　メモリ用キャパシタＣ１、Ｃ２の各々は、コンタクトホール６３’の内部および外部に順に形成された電極２７、強誘電体膜２８、および電極２９を含んでいる。コンタクトホール６３’の内部では、電極２７、強誘電体膜２８、および電極２９が、配線６２’の上面や層間絶縁膜５５の側面に順に形成されている。コンタクトホール６３’の外部では、電極２７、強誘電体膜２８、および電極２９が、層間絶縁膜５５の上面に順に形成されている。この電極２７は、配線６２’の上面に接しており、配線６２’と電気的に接続されている。同様に、この電極２９は、配線６４’の下面に接しており、配線６４’と電気的に接続されている。このように、メモリ用キャパシタＣ１、Ｃ２は、Ｘ方向、Ｙ方向、およびＺ方向に拡がりをもつ３次元構造を有している。メモリ用キャパシタＣ１、Ｃ２の電極２７、強誘電体膜２８、および電極２９はそれぞれ、本開示の第３電極、第２強誘電体膜、および第４電極の例である。
　図４では、複数のメモリ用キャパシタＣ１、Ｃ２が複数のコンタクトホール６３’内に形成されている。これらのメモリ用キャパシタＣ１、Ｃ２は、互いに異なる配線６２’上に配置され、かつ互いに異なる配線６４’下に配置されているが、同じ配線６５’に電気的に接続されている。
　次に、本実施形態の強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２のさらなる詳細について説明する。
　本実施形態の固体撮像装置では、メモリ用キャパシタＣ１、Ｃ２の電極２７が、強誘電体キャパシタＣの電極２７と同じ材料で形成され、メモリ用キャパシタＣ１、Ｃ２の強誘電体膜２８が、強誘電体キャパシタＣの強誘電体膜２８と同じ材料で形成され、メモリ用キャパシタＣ１、Ｃ２の電極２９が、強誘電体キャパシタＣの電極２９と同じ材料で形成される。
　よって、メモリ用キャパシタＣ１、Ｃ２の電極２７、強誘電体膜２８、および電極２９がそれぞれ、強誘電体キャパシタＣの電極２７、強誘電体膜２８、および電極２９と同じ組成を有している。例えば、強誘電体キャパシタＣの強誘電体膜２８がＰＺＴ膜である場合には、メモリ用キャパシタＣ１、Ｃ２の強誘電体膜２８もＰＺＴ膜である。ただし、これらの強誘電体膜２８の形成後に、これらの強誘電体膜２８の少なくともいずれかの組成を変化させた場合には、これらの強誘電体膜２８が同じ組成を有さない場合もある。
　さらに、メモリ用キャパシタＣ１、Ｃ２の電極２７、強誘電体膜２８、および電極２９がそれぞれ、強誘電体キャパシタＣの電極２７、強誘電体膜２８、および電極２９と同じ膜厚を有している。例えば、強誘電体キャパシタＣの強誘電体膜２８の膜厚がＸｎｍである場合には、メモリ用キャパシタＣ１、Ｃ２の強誘電体膜２８もＸｎｍである（Ｘは任意の実数）。ただし、これらの強誘電体膜２８の形成後に、これらの強誘電体膜２８の少なくともいずれかの膜厚を変化させた場合には、これらの強誘電体膜２８が同じ膜厚を有さない場合もある。
　本実施形態の固体撮像装置では、メモリ用キャパシタＣ１、Ｃ２と強誘電体キャパシタＣとを同じ材料で形成するため、強誘電体キャパシタＣだけでなく、メモリ用キャパシタＣ１、Ｃ２も、強誘電体キャパシタとなっている。なお、電極２７と電極２９の少なくともいずれかは、メモリ用キャパシタＣ１、Ｃ２と強誘電体キャパシタＣとで異なる材料で形成してもよい。
　本実施形態の強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２は、例えば以下のように形成される。まず、層間絶縁膜５５内にコンタクトホール６３、６３’を同時に形成する。次に、これらのコンタクトホール６３、６３’の内部および外部に、下部電極材料、強誘電体材料、および上部電極材料を順に形成する。次に、下部電極材料、強誘電体材料、および上部電極材料をエッチングにより加工する。その結果、下部電極材料、強誘電体材料、および上部電極材料からそれぞれ、強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２の電極２７、強誘電体膜２８、および電極２９が形成される、
　図４では、コンタクトホール６３’の下端の高さ（Ｚ座標）は、コンタクトホール６３の下端の高さとほぼ同じであり、コンタクトホール６３’の上端の高さも、コンタクトホール６３の上端の高さとほぼ同じである。よって、強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２は、同じＸＹ断面（横断面）で切断することができる。すなわち、図４に示す固体撮像装置では、強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２の両方を通過するＸＹ平面を設定することができる。これは、強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２は同じ高さに位置すると表現することができる。なお、コンタクトホール６３、６３’の下端の高さは一致していなくてもよいし、コンタクトホール６３、６３’の上端の高さも一致していなくてもよい。ただし、コンタクトホール６３、６３’は、半導体製造プロセスを簡略化するために同時に形成することが望ましく、その場合には、下端の高さが一致し、かつ上端の高さが一致する場合が多い。
　以上のように、本実施形態の固体撮像装置は、キャパシタとして強誘電体キャパシタＣを備えている。これにより、大容量のキャパシタや高性能のキャパシタを安価に形成することが可能となるなど、キャパシタに関するコストを低減することが可能となる。
　また、本実施形態の固体撮像装置は、キャパシタとして強誘電体キャパシタＣを備えており、かつ、強誘電体キャパシタのメモリ用キャパシタＣ１、Ｃ２を備えている。これにより、強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２を同時に形成することや、強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２を同じ材料で形成することが可能となるなど、強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２の合計コストを低減することが可能となる。さらには、本実施形態ではフレームメモリがＦｅＲＡＭになることから、フレームメモリの容量や性能を向上させることが可能となる。
　図５は、図４に示す固体撮像装置の構造を示す斜視図である。
　図５は、上部層Ｓａと下部層Ｓｂとの関係を模式的に示している。図５においては、上部層Ｓａが、領域Ｒａ内に設けられた画素アレイ領域２と、領域Ｒｂ内に設けられた回路領域７１とを備えており、下部層Ｓｂが、領域Ｒａ内に設けられたサンプルホールド領域７２と、領域Ｒｂ内に設けられたメモリ領域７３とを備えている。
　画素アレイ領域２は、複数の画素１を含んでいる（図１を参照）。回路領域７１は、トランジスタＴｒ１等により構成されるロジック回路を含んでいる。サンプルホールド領域７２は、トランジスタＴｒ２や強誘電体キャパシタＣ等により構成されるサンプルホールド回路を含んでいる。メモリ領域７３は、トランジスタＴｒ３やメモリ用キャパシタＣ１、Ｃ２等により構成されるフレームメモリを含んでいる。
　図５では、固体撮像装置の上部層Ｓａと固体撮像装置の下部層Ｓｂとが別のプロセスで製造されるため、上部層Ｓａのプロセス世代に制限されずに強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２を形成することが可能となる。例えば、より微細なテクノロジーで強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２を製造することで、強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２の容量を大きくすることが可能となる。
　図６は、第１実施形態の固体撮像装置の動作を説明するためのグラフである。
　図６は、本実施形態の強誘電体キャパシタＣの動作を説明するためのＱ－Ｖカーブを示す。図６の横軸は、強誘電体キャパシタＣに印加される電位（電圧ＶＦＥ）を表す。図６の縦軸は、強誘電体キャパシタＣに生じる分極量を表す。強誘電体キャパシタＣに印加される書き込み電圧の方向が変化すると、強誘電体キャパシタＣに残留分極が生じる。よって、強誘電体キャパシタＣのＱ－Ｖカーブは、図６に示すように、ヒステリシスを描く。また、Ｑ－Ｖカーブの傾きで表される強誘電体キャパシタＣの容量Cfeは、図６に示すように、Cfe lowとCfe highという２種類の値をとり得る。図６に示すＱ－Ｖカーブは、平行四辺形に近い形状を有している。Cfe lowは、この平行四辺形の下側の辺の傾きに相当し、Cfe highは、この平行四辺形の左側の辺の傾きに相当している。
　本実施形態の固体撮像装置は、浮遊拡散部ＦＤからの読み出し前に、強誘電体キャパシタＣの状態を、あらかじめ「Cfe highの状態」ではなく「Cfe lowの状態」にセットしておく。すなわち、浮遊拡散部ＦＤからの読み出し前に、強誘電体キャパシタＣの容量Cfeは、Cfe highではなくCfe lowとなっている。強誘電体キャパシタＣの状態は、例えば制御回路３により制御される。
　本実施形態の固体撮像装置は、上述のようにＶＤ－ＧＳである。この場合、浮遊拡散部ＦＤからの読み出し前に、強誘電体キャパシタＣの状態を、あらかじめ「Cfe highの状態」にセットしておくと、Cfe highの状態が読み出し時に破壊されてしまう。そのため、本実施形態では、Cfe lowの状態のみが利用される。これは、強誘電体キャパシタＣを、常誘電体キャパシタのように使用することに相当する。Cfe lowの状態は例えば、電圧ＶＦＥを０Ｖに設定し、ノードＶＭの電圧をＶＤＤに設定することで実現可能である。
　以上のように、本実施形態の固体撮像装置は、キャパシタとして強誘電体キャパシタＣを備え、かつ、強誘電体キャパシタのメモリ用キャパシタＣ１、Ｃ２を備えている。よって、本実施形態によれば、前者のキャパシタ（強誘電体キャパシタＣ）のコストを低減することや、強誘電体キャパシタＣとメモリ用キャパシタＣ１、Ｃ２の合計コストを低減することが可能となる。
　（第２実施形態）
　図７は、第２実施形態の固体撮像装置の構造を示す断面図である。図７は、図４と同様に、本実施形態の固体撮像装置内の１つの画素１等を示している。図７に示す構造については、図４に示す構造との相違点を中心に説明する。
　本実施形態の固体撮像装置は、強誘電体キャパシタＣを反強誘電体キャパシタＣ’に置き換え、メモリ用キャパシタＣ１、Ｃ２をメモリ用キャパシタＣ１’、Ｃ２’に置き換えた構造を有している。反強誘電体キャパシタＣ’は、強誘電体膜２８の代わりに反強誘電体膜８１を含んでいる。この反強誘電体膜８１は、本開示の第１反強誘電体膜の例である。同様に、メモリ用キャパシタＣ１’、Ｃ２’は、強誘電体膜２８の代わりに反強誘電体膜８１を含んでいる。この反強誘電体膜８１は、本開示の第２反強誘電体膜の例である。本実施形態では、反強誘電体キャパシタＣ’だけでなく、メモリ用キャパシタＣ１’、Ｃ２’も、反強誘電体キャパシタとなっている。
　本実施形態の固体撮像装置では、メモリ用キャパシタＣ１’、Ｃ２’の電極２７が、反強誘電体キャパシタＣ’の電極２７と同じ材料で形成され、メモリ用キャパシタＣ１’、Ｃ２’の反強誘電体膜８１が、反強誘電体キャパシタＣ’の反強誘電体膜８１と同じ材料で形成され、メモリ用キャパシタＣ１’、Ｃ２’の電極２９が、反強誘電体キャパシタＣ’の電極２９と同じ材料で形成される。これらの反強誘電体膜８１は例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ゲルマニウム（Ｇｅ）、またはシリコン（Ｓｉ）を含むことが望ましい。
　図８は、第２実施形態の固体撮像装置の動作を説明するためのグラフである。
　図８は、本実施形態の反強誘電体キャパシタＣ’の動作を説明するためのＱ－Ｖカーブを示す。反強誘電体キャパシタＣ’のＱ－Ｖカーブは、図８に示すように、ヒステリシスを描く。図８はさらに、反強誘電体キャパシタＣ’の容量Cfeの値として、Cfe lowとCfe highとを示している。本実施形態の固体撮像装置は、浮遊拡散部ＦＤからの読み出し前に、反強誘電体キャパシタＣ’の状態を、あらかじめ「Caf highの状態」ではなく「Caf lowの状態」にセットしておく。反強誘電体キャパシタＣ’の状態は、例えば制御回路３により制御される。
　以上のように、本実施形態の固体撮像装置は、キャパシタとして反強誘電体キャパシタＣ’を備え、かつ、反強誘電体キャパシタのメモリ用キャパシタＣ１’、Ｃ２’を備えている。よって、本実施形態によれば、前者のキャパシタ（反強誘電体キャパシタＣ’）のコストを低減することや、反強誘電体キャパシタＣ’とメモリ用キャパシタＣ１’、Ｃ２’の合計コストを低減することが可能となる。本実施形態のフレームメモリは、メモリ用キャパシタＣ１’、Ｃ２’が反強誘電体キャパシタになることから、ＦｅＲＡＭになる。
　（第３実施形態）
　図９は、第３実施形態の固体撮像装置の構造を示す断面図である。図９は、図４と同様に、本実施形態の固体撮像装置内の１つの画素１等を示している。図９に示す構造については、図４に示す構造との相違点を中心に説明する。
　本実施形態の固体撮像装置は、強誘電体キャパシタＣを常誘電体キャパシタＣ”に置き換え、メモリ用キャパシタＣ１、Ｃ２をメモリ用キャパシタＣ１”、Ｃ２”に置き換えた構造を有している。常誘電体キャパシタＣ”は、強誘電体膜２８の代わりに常誘電体膜８２を含んでいる。この常誘電体膜８２は、本開示の第１常誘電体膜の例である。同様に、メモリ用キャパシタＣ１”、Ｃ２”は、強誘電体膜２８の代わりに常誘電体膜８２を含んでいる。この常誘電体膜８２は、本開示の第２常誘電体膜の例である。本実施形態では、常誘電体キャパシタＣ”だけでなく、メモリ用キャパシタＣ１”、Ｃ２”も、常誘電体キャパシタとなっている。
　本実施形態の固体撮像装置では、メモリ用キャパシタＣ１”、Ｃ２”の電極２７が、常誘電体キャパシタＣ”の電極２７と同じ材料で形成され、メモリ用キャパシタＣ１”、Ｃ２”の常誘電体膜８２が、常誘電体キャパシタＣ”の常誘電体膜８２と同じ材料で形成され、メモリ用キャパシタＣ１”、Ｃ２”の電極２９が、常誘電体キャパシタＣ”の電極２９と同じ材料で形成される。これらの常誘電体膜８２は例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ゲルマニウム（Ｇｅ）、またはシリコン（Ｓｉ）を含むことが望ましい。
　図１０は、第３実施形態の固体撮像装置の動作を説明するためのグラフである。
　図１０は、本実施形態の常誘電体キャパシタＣ”の動作を説明するためのＱ－Ｖカーブを示す。常誘電体キャパシタＣ”のＱ－Ｖカーブは、図１０に示すように、ヒステリシスを描かない。したがって、本実施形態の常誘電体キャパシタＣ”は、第１実施形態の強誘電体キャパシタＣや、第２実施形態の反強誘電体キャパシタＣ’とは異なり、容量Cの値として複数の値を有さない。本実施形態における読み出し前には、常誘電体キャパシタＣ”の状態は、あらかじめ「Clowの状態」に設定しておくのが望ましい。この状態は、「C highの状態」であっても「C lowの状態」であっても構わない。
　以上のように、本実施形態の固体撮像装置は、キャパシタとして常誘電体キャパシタＣ”を備え、かつ、常誘電体キャパシタのメモリ用キャパシタＣ１”、Ｃ２”を備えている。よって、本実施形態によれば、常誘電体キャパシタＣ”とメモリ用キャパシタＣ１”、Ｃ２”の合計コストを低減することが可能となる。本実施形態のフレームメモリは、メモリ用キャパシタＣ１”、Ｃ２”が常誘電体キャパシタになることから、ＤＲＡＭになる。
　（第４実施形態）
　図１１は、第４実施形態の固体撮像装置の構造を示す斜視図である。
　本実施形態の固体撮像装置は、図５に示す構造の代わりに、図１１に示す構造を有している。本実施形態の固体撮像装置は、上部層Ｓａ、下部層Ｓｂ、および中間層Ｓｃを含む３層構造を有している。本実施形態では、上部層Ｓａが、領域Ｒａ、Ｒｂ内に設けられた画素アレイ領域２を備えており、下部層Ｓｂが、領域Ｒａ、Ｒｂ内に設けられた回路領域７１とを備えており、中間層Ｓｃが、領域Ｒａ内に設けられたサンプルホールド領域７２と、領域Ｒｂ内に設けられたメモリ領域７３とを備えている。
　中間層Ｓｃは例えば、基板１１、５１と同様の基板（以下「中間基板」と呼ぶ）を備えている。この場合、中間層Ｓｃは例えば、中間基板の下面に設けられた強誘電体キャパシタＣ、メモリ用キャパシタＣ１、Ｃ２、およびトランジスタＴｒ２、Ｔｒ３と、中間基板の下面にこれらのトランジスタを覆うように設けられた層間絶縁膜とを備えている。中間基板は例えば、シリコン基板などの半導体基板である。中間基板は、本開示の第３基板の例である。
　本実施形態では、固体撮像装置の上部層Ｓａ、下部層Ｓｂ、および中間層Ｓｃが別のプロセスで製造されるため、上部層Ｓａのプロセス世代に制限されずに強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２を形成することが可能となる。例えば、より微細なテクノロジーで強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２を製造することで、強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２の容量を大きくすることが可能となる。
　なお、本実施形態の固体撮像装置は、強誘電体キャパシタＣの代わりに、反強誘電体キャパシタＣ’または常誘電体キャパシタＣ”を備えていてもよく、メモリ用キャパシタＣ１、Ｃ２の代わりに、メモリ用キャパシタＣ１’、Ｃ２’またはメモリ用キャパシタＣ１”、Ｃ２”を備えていてもよい。
　（第５実施形態）
　図１２は、第５実施形態の固体撮像装置の構造を示す斜視図である。
　本実施形態の固体撮像装置は、図５に示す構造の代わりに、図１２に示す構造を有している。本実施形態の固体撮像装置は、領域Ｒａ、Ｒｂに加えて領域Ｒｃを含んでいる。本実施形態の固体撮像装置はさらに、上部層Ｓａと下部層Ｓｂとを含む２層構造を有している。本実施形態では、上部層Ｓａが、領域Ｒａ、Ｒｂ、Ｒｃ内に設けられた画素アレイ領域２を備えており、下部層Ｓｂが、領域Ｒｃ内に設けられた回路領域７１と、領域Ｒａ内に設けられたサンプルホールド領域７２と、領域Ｒｂ内に設けられたメモリ領域７３とを備えている。
　本実施形態では、固体撮像装置の上部層Ｓａと下部層Ｓｂが別のプロセスで製造されるため、上部層Ｓａのプロセス世代に制限されずに強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２を形成することが可能となる。例えば、より微細なテクノロジーで強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２を製造することで、強誘電体キャパシタＣやメモリ用キャパシタＣ１、Ｃ２の容量を大きくすることが可能となる。
　なお、本実施形態の固体撮像装置は、強誘電体キャパシタＣの代わりに、反強誘電体キャパシタＣ’または常誘電体キャパシタＣ”を備えていてもよく、メモリ用キャパシタＣ１、Ｃ２の代わりに、メモリ用キャパシタＣ１’、Ｃ２’またはメモリ用キャパシタＣ１”、Ｃ２”を備えていてもよい。
　（第６実施形態）
　図１３は、第６実施形態の固体撮像装置の構造の２つの例を示す横断面図である。
　図１３のＡは、図４に示す強誘電体キャパシタＣのＸＹ断面（横断面）の第１の例を示している。図１３のＡでは、各コンタクトホール６３が、円形のＸＹ断面を有しており、よって、Ｚ方向に延びている円柱状の形状を有している。
　図１３のＢは、図４に示す強誘電体キャパシタＣのＸＹ断面（横断面）の第２の例を示している。図１３のＢでは、各コンタクトホール６３が、Ｙ方向に延びる直線形のＸＹ断面を有しており、よって、Ｙ方向およびＺ方向に拡がる平面状の形状を有している。
　このように、本実施形態の強誘電体キャパシタＣは、どのような形状を有していてもよい。例えば、各コンタクトホール６３のＸＹ断面は、円形の代わりに楕円形や四角形でもよいし、直線形の代わりに曲線形でもよい。なお、本実施形態の構造は、反強誘電体キャパシタＣ’や常誘電体キャパシタＣ”にも適用可能である。
　（第７実施形態）
　図１４は、第７実施形態の固体撮像装置の構造を示す斜視図である。
　本実施形態の固体撮像装置は、上部層Ｓａおよび下部層Ｓｂを含む２層構造を有している。上部層Ｓａは、複数の画素１を有する画素アレイ領域２と、複数の接続部９１とを備えている。これらの接続部９１は、パッド部９１ａと、パッド部９１ｂと、ビア部９１ｃと、ビア部９１ｄとを含んでいる。下部層Ｓｂは、信号処理部９２と、メモリ部９３と、データ処理部９４と、制御部９５とを備えている。図１に示す固体撮像装置の構成は、例えば図１４に示す構造により実現することが可能である。
　パッド部９１ａ、パッド部９１ｂ、ビア部９１ｃ、およびビア部９１ｄは、画素アレイ領域２の周囲に配置されている。パッド部９１ａ、９１ｂは、本実施形態の固体撮像装置を他の装置と電気的に接続するために設けられている。ビア部９１ｃ、９１ｄは、本実施形態の上部層Ｓａを下部層Ｓｂと電気的に接続するために設けられている。
　信号処理部９２は、画素アレイ領域２からの信号に対して種々の処理を行う。メモリ部９３は、信号処理部９２により処理された画像データを格納する。データ処理部９４は、メモリ部９３内に格納された画像データに対して種々の処理を行い、処理済の画像データを他の装置へと出力する。制御部９５は、本実施形態の固体撮像装置の種々の動作を制御し、例えば、図１に示す制御回路３として機能する。
　図１５は、第７実施形態の固体撮像装置の構成を示すブロック図である。
　図１５は、上部層Ｓａ内の画素アレイ領域２および行選択部９６と、下部層Ｓｂ内の信号処理部９２、メモリ部９３、データ処理部９４、および制御部９５とを示している。図１５における画素アレイ領域２内の画素１は、図２に示す構成を有している。また、信号処理部９２は、Ａ／Ｄ（analog to digital）変換器９２ａと、参照電圧生成部９２ｂと、データラッチ部９２ｃと、電流源９２ｄと、デコーダ９２ｅと、行デコーダ９２ｆと、Ｉ／Ｆ（interface）部９２ｇとを含んでいる。
　Ａ／Ｄ変換器９２ａは、２つの比較器ＣＭＰと２つのカウンタＣＮとを含んでおり、画素アレイ領域２からの信号を、アナログ信号からデジタル信号に変換する。参照電圧生成部９２ｂは、Ａ／Ｄ変換器９２ａ用の参照信号ＶＲＥＦを生成する。データラッチ部９２ｃは、Ａ／Ｄ変換器９２ａからのデジタル信号をラッチする。電流源９２ｄは、Ａ／Ｄ変換器９２ａに一定の電流を供給する。デコーダ９２ｅおよび行デコーダ９２ｆは、制御部９５による制御の下、行アドレスを指定したり、選択行を指定するアドレス信号を行選択部９６に与えたりする。Ｉ／Ｆ部９２ｇは、処理済の画像データを他の装置へと出力するためのインタフェースとして機能する。
　なお、図１に示す固体撮像装置の構成は、図１４に示す構造により実現してもよいし、その他の構造により実現してもよい。
　（第８～第１１実施形態）
　図２に示す回路構成は、図１６～図１９に示す回路構成に置き換えてもよい。以下、図１６～図１９に示す回路構成について説明する。
　図１６は、第８実施形態の固体撮像装置の構成を示す回路図である。
　図１６に示す画素１は、図２に示す構成要素に加え、スイッチトランジスタＳ２と、スイッチトランジスタＳ２の後段に設けられた強誘電体キャパシタＣ、後段増幅トランジスタＶ２、および選択トランジスタＳＥＬとを備えている。図１６において、スイッチトランジスタＳ２と、スイッチトランジスタＳ２の後段に設けられた強誘電体キャパシタＣ、後段増幅トランジスタＶ２、および選択トランジスタＳＥＬの構成はそれぞれ、スイッチトランジスタＳ１と、スイッチトランジスタＳ１の後段に設けられた強誘電体キャパシタＣ、後段増幅トランジスタＶ２、および選択トランジスタＳＥＬの構成と同じである。図１６に示す画素１はさらに、スイッチトランジスタＳ１、Ｓ２の後段に設けられた２つの電流源Ｉを備えている。
　図１７は、第９実施形態の固体撮像装置の構成を示す回路図である。
　図１７に示す画素１は、図２に示す構成要素に加え、スイッチトランジスタＳ１と後段増幅トランジスタＶ２との間に設けられた強誘電体キャパシタＣと、この強誘電体キャパシタＣと後段増幅トランジスタＶ２とに電気的に接続されたスイッチトランジスタＳ２とを備えている。図１７に示す画素１はさらに、選択トランジスタＳＥＬの後段に設けられた電流源Ｉを備えている。
　図１８は、第１０実施形態の固体撮像装置の構成を示す回路図である。
　図１８に示す画素１は、図２に示す構成要素に加え、スイッチトランジスタＳ１と並列に接続されたスイッチトランジスタＳ２と、スイッチトランジスタＳ１、Ｓ２と後段増幅トランジスタＶ２とに電気的に接続されたトランジスタＲＳＴＢとを備えている。図１８に示す画素１はさらに、選択トランジスタＳＥＬの後段に設けられた電流源Ｉを備えている。
　図１８に示す画素１はさらに、２つの強誘電体キャパシタＣを備えている。ただし、これらの強誘電体キャパシタＣの一方は、増幅トランジスタＡＭＰとスイッチトランジスタＳ１との間に配置されており、これらの強誘電体キャパシタＣの他方は、増幅トランジスタＡＭＰとスイッチトランジスタＳ２との間に配置されている。これらの強誘電体キャパシタＣの一方の電極は、増幅トランジスタＡＭＰのソースまたはドレインに電気的に接続されている。
　図１９は、第１１実施形態の固体撮像装置の構成を示す回路図である。
　図１９に示す画素１は、図２に示す構成要素に加え、スイッチトランジスタＳ２と、スイッチトランジスタＳ２の後段に設けられた強誘電体キャパシタＣと、スイッチトランジスタＳＨとを備えている。
　スイッチトランジスタＳＨは、増幅トランジスタＡＭＰと後段増幅トランジスタＶ２との間に設けられている。スイッチトランジスタＳ１は、スイッチトランジスタＳＨおよび後段増幅トランジスタＶ２に電気的に接続されており、スイッチトランジスタＳ２も、スイッチトランジスタＳＨおよび後段増幅トランジスタＶ２に電気的に接続されている。スイッチトランジスタＳ１の後段の強誘電体キャパシタＣは、スイッチトランジスタＳＨ、Ｓ１を介して増幅トランジスタＡＭＰに電気的に接続可能である。同様に、スイッチトランジスタＳ２の後段の強誘電体キャパシタＣは、スイッチトランジスタＳＨ、Ｓ２を介して増幅トランジスタＡＭＰに電気的に接続可能である。
　なお、第８～第１１実施形態の構成は、強誘電体キャパシタＣだけでなく、反強誘電体キャパシタＣ’や常誘電体キャパシタＣ”にも適用可能である。
　（応用例）
　図２０は、電子機器の構成例を示すブロック図である。図２０に示す電気機器は、カメラ１００である。
　カメラ１００は、レンズ群などを含む光学部１０１と、第１～第１１実施形態のいずれかの固体撮像装置である撮像装置１０２と、カメラ信号処理回路であるＤＳＰ（Digital Signal Processor）回路１０３と、フレームメモリ１０４と、表示部１０５と、記録部１０６と、操作部１０７と、電源部１０８とを備えている。また、ＤＳＰ回路１０３、フレームメモリ１０４、表示部１０５、記録部１０６、操作部１０７、および電源部１０８は、バスライン１０９を介して相互に接続されている。
　光学部１０１は、被写体からの入射光（像光）を取り込んで、撮像装置１０２の撮像面上に結像する。撮像装置１０２は、光学部１０１により撮像面上に結像された入射光の光量を画素単位で電気信号に変換して、画素信号として出力する。
　ＤＳＰ回路１０３は、撮像装置１０２により出力された画素信号について信号処理を行う。フレームメモリ１０４は、撮像装置１０２で撮像された動画または静止画の１画面を記憶しておくためのメモリである。
　表示部１０５は、例えば液晶パネルや有機ＥＬパネルなどのパネル型表示装置を含んでおり、撮像装置１０２で撮像された動画または静止画を表示する。記録部１０６は、撮像装置１０２で撮像された動画または静止画を、ハードディスクや半導体メモリなどの記録媒体に記録する。
　操作部１０７は、ユーザによる操作の下に、カメラ１００が持つ様々な機能について操作指令を発する。電源部１０８は、ＤＳＰ回路１０３、フレームメモリ１０４、表示部１０５、記録部１０６、および操作部１０７の動作電源となる各種の電源を、これらの供給対象に対して適宜供給する。
　撮像装置１０２として、第１～第１１実施形態のいずれかの固体撮像装置を使用することで、良好な画像の取得が期待できる。
　当該固体撮像装置は、その他の様々な製品に応用することができる。例えば、当該固体撮像装置は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボットなどの種々の移動体に搭載されてもよい。
　図２１は、移動体制御システムの構成例を示すブロック図である。図２１に示す移動体制御システムは、車両制御システム２００である。
　車両制御システム２００は、通信ネットワーク２０１を介して接続された複数の電子制御ユニットを備える。図２１に示した例では、車両制御システム２００は、駆動系制御ユニット２１０と、ボディ系制御ユニット２２０と、車外情報検出ユニット２３０と、車内情報検出ユニット２４０と、統合制御ユニット２５０とを備えている。図２１はさらに、統合制御ユニット２５０の構成部として、マイクロコンピュータ２５１と、音声画像出力部２５２と、車載ネットワークＩ／Ｆ（Interface）２５３とを示している。
　駆動系制御ユニット２１０は、各種プログラムに従って、車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット２１０は、内燃機関や駆動用モータなどの車両の駆動力を発生させるための駆動力発生装置や、駆動力を車輪に伝達するための駆動力伝達機構や、車両の舵角を調節するステアリング機構や、車両の制動力を発生させる制動装置などの制御装置として機能する。
　ボディ系制御ユニット２２０は、各種プログラムに従って、車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット２２０は、スマートキーシステム、キーレスエントリシステム、パワーウィンドウ装置、各種ランプ（例えば、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー、フォグランプ）などの制御装置として機能する。この場合、ボディ系制御ユニット２２０には、鍵を代替する携帯機から発信される電波または各種スイッチの信号が入力され得る。ボディ系制御ユニット２２０は、このような電波または信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプなどを制御する。
　車外情報検出ユニット２３０は、車両制御システム２００を搭載した車両の外部の情報を検出する。車外情報検出ユニット２３０には、例えば撮像部２３１が接続される。車外情報検出ユニット２３０は、撮像部２３１に車外の画像を撮像させると共に、撮像された画像を撮像部２３１から受信する。車外情報検出ユニット２３０は、受信した画像に基づいて、人、車、障害物、標識、路面上の文字などの物体検出処理または距離検出処理を行ってもよい。
　撮像部２３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部２３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。撮像部２３１が受光する光は、可視光であってもよいし、赤外線などの非可視光であってもよい。撮像部２３１は、第１～第１１実施形態のいずれかの固体撮像装置を含んでいる。
　車内情報検出ユニット２４０は、車両制御システム２００を搭載した車両の内部の情報を検出する。車内情報検出ユニット２４０には例えば、運転者の状態を検出する運転者状態検出部２４１が接続される。例えば、運転者状態検出部２４１は、運転者を撮像するカメラを含み、車内情報検出ユニット２４０は、運転者状態検出部２４１から入力される検出情報に基づいて、運転者の疲労度合いまたは集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。このカメラは、第１～第１１実施形態のいずれかの固体撮像装置を含んでいてもよく、例えば、図２０に示すカメラ１００でもよい。
　マイクロコンピュータ２５１は、車外情報検出ユニット２３０または車内情報検出ユニット２４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構、または制動装置の制御目標値を演算し、駆動系制御ユニット２１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ２５１は、車両の衝突回避、衝撃緩和、車間距離に基づく追従走行、車速維持走行、衝突警告、レーン逸脱警告などのＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ２５１は、車外情報検出ユニット２３０または車内情報検出ユニット２４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構、または制動装置を制御することにより、運転者の操作によらずに自律的に走行する自動運転などを目的とした協調制御を行うことができる。
　また、マイクロコンピュータ２５１は、車外情報検出ユニット２３０で取得される車外の情報に基づいて、ボディ系制御ユニット２２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ２５１は、車外情報検出ユニット２３０で検知した先行車または対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替えるなどの防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部２５２は、車両の搭乗者または車外に対して視覚的または聴覚的に情報を通知することが可能な出力装置に、音声および画像のうちの少なくとも一方の出力信号を送信する。図２１の例では、このような出力装置として、オーディオスピーカ２６１、表示部２６２、およびインストルメントパネル２６３が示されている。表示部２６２は例えば、オンボードディスプレイまたはヘッドアップディスプレイを含んでいてもよい。
　図２２は、図２１の撮像部２３１の設定位置の具体例を示す平面図である。
　図２２に示す車両３００は、撮像部２３１として、撮像部３０１、３０２、３０３、３０４、３０５を備えている。撮像部３０１、３０２、３０３、３０４、３０５は例えば、車両３００のフロントノーズ、サイドミラー、リアバンパ、バックドア、車室内のフロントガラスの上部などの位置に設けられる。
　フロントノーズに備えられる撮像部３０１は、主として車両３００の前方の画像を取得する。左のサイドミラーに備えられる撮像部３０２と、右のサイドミラーに備えられる撮像部３０３は、主として車両３００の側方の画像を取得する。リアバンパまたはバックドアに備えられる撮像部３０４は、主として車両３００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部３０５は、主として車両３００の前方の画像を取得する。撮像部３０５は例えば、先行車両、歩行者、障害物、信号機、交通標識、車線などの検出に用いられる。
　図２２は、撮像部３０１、３０２、３０３、３０４（以下「撮像部３０１～３０４」と表記する）の撮像範囲の例を示している。撮像範囲３１１は、フロントノーズに設けられた撮像部３０１の撮像範囲を示す。撮像範囲３１２は、左のサイドミラーに設けられた撮像部３０２の撮像範囲を示す。撮像範囲３１３は、右のサイドミラーに設けられた撮像部３０３の撮像範囲を示す。撮像範囲３１４は、リアバンパまたはバックドアに設けられた撮像部３０４の撮像範囲を示す。例えば、撮像部３０１～３０４で撮像された画像データが重ね合わせられることにより、車両３００を上方から見た俯瞰画像が得られる。以下、撮像範囲３１１、３１２、３１３、３１４を「撮像範囲３１１～３１４」と表記する。
　撮像部３０１～３０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部３０１～３０４の少なくとも１つは、複数の撮像装置を含むステレオカメラであってもよいし、位相差検出用の画素を有する撮像装置であってもよい。
　例えば、マイクロコンピュータ２５１（図２１）は、撮像部３０１～３０４から得られた距離情報を基に、撮像範囲３１１～３１４内における各立体物までの距離と、この距離の時間的変化（車両３００に対する相対速度）を算出する。マイクロコンピュータ２５１は、これらの算出結果に基づいて、車両３００の進行路上にある最も近い立体物で、車両３００とほぼ同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を、先行車として抽出することができる。さらに、マイクロコンピュータ２５１は、先行車の手前にあらかじめ確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように、この例によれば、運転者の操作によらずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ２５１は、撮像部３０１～３０４から得られた距離情報を基に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ２５１は、車両３００の周辺の障害物を、車両３００のドライバが視認可能な障害物と、視認困難な障害物とに識別する。そして、マイクロコンピュータ２５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ２６１や表示部２６２を介してドライバに警報を出力することや、駆動系制御ユニット２１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部３０１～３０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ２５１は、撮像部３０１～３０４の撮像画像中に歩行者が存在するか否かを判定することで、歩行者を認識することができる。かかる歩行者の認識は例えば、赤外線カメラとしての撮像部３０１～３０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順により行われる。マイクロコンピュータ２５１が、撮像部３０１～３０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部２５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部２６２を制御する。また、音声画像出力部２５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部２６２を制御してもよい。
　図２３は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図２３では、術者（医師）５３１が、内視鏡手術システム４００を用いて、患者ベッド５３３上の患者５３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム４００は、内視鏡５００と、気腹チューブ５１１やエネルギー処置具５１２等の、その他の術具５１０と、内視鏡５００を支持する支持アーム装置５２０と、内視鏡下手術のための各種の装置が搭載されたカート６００と、から構成される。
　内視鏡５００は、先端から所定の長さの領域が患者５３２の体腔内に挿入される鏡筒５０１と、鏡筒５０１の基端に接続されるカメラヘッド５０２と、から構成される。図示する例では、硬性の鏡筒５０１を有するいわゆる硬性鏡として構成される内視鏡５００を図示しているが、内視鏡５００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒５０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡５００には光源装置６０３が接続されており、当該光源装置６０３によって生成された光が、鏡筒５０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者５３２の体腔内の観察対象に向かって照射される。なお、内視鏡５００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド５０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）６０１に送信される。
　ＣＣＵ６０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡５００及び表示装置６０２の動作を統括的に制御する。さらに、ＣＣＵ６０１は、カメラヘッド５０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置６０２は、ＣＣＵ６０１からの制御により、当該ＣＣＵ６０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置６０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡５００に供給する。
　入力装置６０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置６０４を介して、内視鏡手術システム４００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡５００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置６０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具５１２の駆動を制御する。気腹装置６０６は、内視鏡５００による視野の確保及び術者の作業空間の確保の目的で、患者５３２の体腔を膨らめるために、気腹チューブ５１１を介して当該体腔内にガスを送り込む。レコーダ６０７は、手術に関する各種の情報を記録可能な装置である。プリンタ６０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡５００に術部を撮影する際の照射光を供給する光源装置６０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置６０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド５０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置６０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド５０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置６０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置６０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図２４は、図２３に示すカメラヘッド５０２及びＣＣＵ６０１の機能構成の一例を示すブロック図である。
　カメラヘッド５０２は、レンズユニット７０１と、撮像部７０２と、駆動部７０３と、通信部７０４と、カメラヘッド制御部７０５と、を有する。ＣＣＵ６０１は、通信部７１１と、画像処理部７１２と、制御部７１３と、を有する。カメラヘッド５０２とＣＣＵ６０１とは、伝送ケーブル７００によって互いに通信可能に接続されている。
　レンズユニット７０１は、鏡筒５０１との接続部に設けられる光学系である。鏡筒５０１の先端から取り込まれた観察光は、カメラヘッド５０２まで導光され、当該レンズユニット７０１に入射する。レンズユニット７０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部７０２は、撮像素子で構成される。撮像部７０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部７０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部７０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者５３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部７０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット７０１も複数系統設けられ得る。撮像部７０２は、例えば第１～第１１実施形態のいずれかの固体撮像装置である。
　また、撮像部７０２は、必ずしもカメラヘッド５０２に設けられなくてもよい。例えば、撮像部７０２は、鏡筒５０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部７０３は、アクチュエータによって構成され、カメラヘッド制御部７０５からの制御により、レンズユニット７０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部７０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部７０４は、ＣＣＵ６０１との間で各種の情報を送受信するための通信装置によって構成される。通信部７０４は、撮像部７０２から得た画像信号をＲＡＷデータとして伝送ケーブル７００を介してＣＣＵ６０１に送信する。
　また、通信部７０４は、ＣＣＵ６０１から、カメラヘッド５０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部７０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ６０１の制御部７１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡５００に搭載されていることになる。
　カメラヘッド制御部７０５は、通信部７０４を介して受信したＣＣＵ６０１からの制御信号に基づいて、カメラヘッド５０２の駆動を制御する。
　通信部７１１は、カメラヘッド５０２との間で各種の情報を送受信するための通信装置によって構成される。通信部７１１は、カメラヘッド５０２から、伝送ケーブル７００を介して送信される画像信号を受信する。
　また、通信部７１１は、カメラヘッド５０２に対して、カメラヘッド５０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部７１２は、カメラヘッド５０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部７１３は、内視鏡５００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部７１３は、カメラヘッド５０２の駆動を制御するための制御信号を生成する。
　また、制御部７１３は、画像処理部７１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置６０２に表示させる。この際、制御部７１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部７１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具５１２の使用時のミスト等を認識することができる。制御部７１３は、表示装置６０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者５３１に提示されることにより、術者５３１の負担を軽減することや、術者５３１が確実に手術を進めることが可能になる。
　カメラヘッド５０２及びＣＣＵ６０１を接続する伝送ケーブル７００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル７００を用いて有線で通信が行われていたが、カメラヘッド５０２とＣＣＵ６０１との間の通信は無線で行われてもよい。
　以上、本開示の実施形態について説明したが、これらの実施形態は、本開示の要旨を逸脱しない範囲内で、種々の変更を加えて実施してもよい。例えば、２つ以上の実施形態を組み合わせて実施してもよい。
　なお、本開示は、以下のような構成を取ることもできる。
　（１）
　第１基板と、
　前記第１基板内に設けられた光電変換部と、
　前記第１基板内に設けられた浮遊拡散部と、
　前記浮遊拡散部に電気的に接続されている画素トランジスタと、
　前記画素トランジスタに電気的に接続されているまたは接続可能な第１電極と、前記第１電極と異なる第２電極と、前記第１電極と前記第２電極との間に設けられた第１強誘電体膜または第１反強誘電体膜とを含むキャパシタと、
　を備える固体撮像装置。
　（２）
　前記画素トランジスタは、前記浮遊拡散部に電気的に接続されているゲートと、前記第１電極に電気的に接続されているまたは接続可能なソースまたはドレインとを有する増幅トランジスタである、（１）に記載の固体撮像装置。
　（３）
　前記第１電極は、前記画素トランジスタにスイッチトランジスタを介して電気的に接続可能である、（１）に記載の固体撮像装置。
　（４）
　前記第１強誘電体膜または前記第１反強誘電体膜は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ゲルマニウム（Ｇｅ）、またはシリコン（Ｓｉ）を含む、（１）に記載の固体撮像装置。
　（５）
　前記キャパシタは、前記第１基板の第１面側に設けられており、
　前記第１基板の第２面側に設けられたレンズをさらに備える、（１）に記載の固体撮像装置。
　（６）
　前記第１基板と貼り合わされた第２基板をさらに備え、
　前記画素トランジスタおよび前記キャパシタは、前記第１基板と前記第２基板との間に設けられている、（１）に記載の固体撮像装置。
　（７）
　前記画素トランジスタは、前記第１基板に設けられた第１絶縁膜内に設けられており、
　前記キャパシタは、前記第２基板に設けられ前記第２基板と前記第１絶縁膜との間に位置する第２絶縁膜内に設けられている、（６）に記載の固体撮像装置。
　（８）
　前記第１基板と前記第２基板との間に設けられた第３基板をさらに備え、
　前記キャパシタは、前記第２基板と前記第３基板との間に設けられている、（６）に記載の固体撮像装置。
　（９）
　前記キャパシタの容量は、複数種類の値のうちのいずれか１つのみに設定されるように制御される、（１）に記載の固体撮像装置。
　（１０）
　第３電極と、前記第３電極と異なる第４電極とを含むメモリをさらに備え、
　前記メモリは、
　前記キャパシタが前記第１強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２強誘電体膜を含み、
　前記キャパシタが前記第１反強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２反強誘電体膜を含む、（１）に記載の固体撮像装置。
　（１１）
　前記第３電極は、前記第１電極と同じ材料で形成されており、
　前記第４電極は、前記第２電極と同じ材料で形成されており、
　前記第２強誘電体膜または前記第２反強誘電体膜は、前記第１強誘電体膜または前記第１反強誘電体膜と同じ材料で形成されている、（１０）に記載の固体撮像装置。
　（１２）
　第１基板と、
　前記第１基板内に設けられた光電変換部と、
　前記第１基板内に設けられた浮遊拡散部と、
　前記第１基板の第１面側または第２面側に設けられた第１電極と、前記第１電極と異なる第２電極と、前記第１電極と前記第２電極との間に設けられた第１強誘電体膜、第１反強誘電体膜、または第１常誘電体膜とを含むキャパシタと、
　第３電極と、前記第３電極と異なる第４電極とを含むメモリとを備え、
　前記メモリは、
　前記キャパシタが前記第１強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２強誘電体膜を含み、
　前記キャパシタが前記第１反強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２反強誘電体膜を含み、
　前記キャパシタが前記第１常強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２常誘電体膜を含む、固体撮像装置。
　（１３）
　前記第３電極は、前記第１電極と同じ材料で形成されており、
　前記第４電極は、前記第２電極と同じ材料で形成されており、
　前記第２強誘電体膜、前記第２反強誘電体膜、または前記第２常誘電体膜は、前記第１強誘電体膜、前記第１反強誘電体膜、または前記第２常誘電体膜と同じ材料で形成されている、（１２）に記載の固体撮像装置。
　（１４）
　前記第１および第２強誘電体膜、前記第１および第２反強誘電体膜、または前記第１および第２常誘電体膜は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ゲルマニウム（Ｇｅ）、またはシリコン（Ｓｉ）を含む、（１２）に記載の固体撮像装置。
　（１５）
　前記キャパシタおよび前記メモリは、前記第１基板の前記第１面側に設けられており、
　前記第１基板の前記第２面側に設けられたレンズをさらに備える、（１２）に記載の固体撮像装置。
　（１６）
　前記浮遊拡散部に電気的に接続されている画素トランジスタをさらに備え、
　前記第１電極は、前記画素トランジスタに電気的に接続されているまたは接続可能である、（１２）に記載の固体撮像装置。
　（１７）
　前記第１基板と貼り合わされた第２基板をさらに備え、
　前記画素トランジスタ、前記キャパシタ、および前記メモリは、前記第１基板と前記第２基板との間に設けられている、（１６）に記載の固体撮像装置。
　（１８）
　前記画素トランジスタは、前記第１基板に設けられた第１絶縁膜内に設けられており、
　前記キャパシタおよび前記メモリは、前記第２基板に設けられ前記第２基板と前記第１絶縁膜との間に位置する第２絶縁膜内に設けられている、（１７）に記載の固体撮像装置。
　（１９）
　前記第１基板と前記第２基板との間に設けられた第３基板をさらに備え、
　前記キャパシタおよび前記メモリは、前記第２基板と前記第３基板との間に設けられている、（１７）に記載の固体撮像装置。
　（２０）
　前記キャパシタと前記メモリは、同じ横断面内に設けられた部分を有する、（１２）に記載の固体撮像装置。
　１：画素、２：画素アレイ領域、３：制御回路、
　４：垂直駆動回路、５：カラム信号処理回路、６：水平駆動回路、
　７：出力回路、８：垂直信号線、９：水平信号線、
　１１：基板、１１ａ：ウェル領域、１１ｂ：拡散領域、１１ｃ：拡散領域、
　１１ｄ：拡散領域、１１ｅ：拡散領域、１１ｆ：拡散領域、１２：素子分離絶縁膜、
　１３：ゲート絶縁膜、１４：ゲート電極、１５：側壁絶縁膜、１６：層間絶縁膜、
　２１：コンタクトプラグ、２２：配線、２２’：配線、２２”：配線、
　２３：コンタクトホール、２４：配線、２５：配線、２６：配線、
　２７：電極、２８：強誘電体膜、２９：電極、
　３１：ビアプラグ、３２：配線、３２’：配線、３２”：配線、
　３３：ビアプラグ、３４：配線、３４”：配線、
　４１：オンチップフィルタ、４２：オンチップレンズ、
　５１：基板、５２：ゲート絶縁膜、５３：ゲート電極、
　５４：側壁絶縁膜、５５：層間絶縁膜、
　６１：コンタクトプラグ、６１’：コンタクトプラグ、６２：配線、６２’：配線、
　６３：コンタクトホール、６３’：コンタクトホール、６４：配線、６４’：配線、
　６５：配線、６５’：配線、６５”：配線、６６：配線、６７：配線、６８：配線、
　７１：回路領域、７２：サンプルホールド領域、７３：メモリ領域、
　８１：強誘電体膜、８２：常誘電体膜、
　９１：接続部、９１ａ：パッド部、９１ｂ：パッド部、
　９１ｃ：ビア部、９１ｄ：ビア部、９２：信号処理部、９２ａ：Ａ／Ｄ変換器、
　９２ｂ：参照電圧生成部、９２ｃ：データラッチ部、９２ｄ：電流源、
　９２ｅ：デコーダ、９２ｆ：行デコーダ、９２ｇ：Ｉ／Ｆ部、
　９３：メモリ部、９４：データ処理部、９５：制御部、９６：行選択部

Claims (20)

  1. 　第１基板と、
    　前記第１基板内に設けられた光電変換部と、
    　前記第１基板内に設けられた浮遊拡散部と、
    　前記浮遊拡散部に電気的に接続されている画素トランジスタと、
    　前記画素トランジスタに電気的に接続されているまたは接続可能な第１電極と、前記第１電極と異なる第２電極と、前記第１電極と前記第２電極との間に設けられた第１強誘電体膜または第１反強誘電体膜とを含むキャパシタと、
    　を備える固体撮像装置。
  2. 　前記画素トランジスタは、前記浮遊拡散部に電気的に接続されているゲートと、前記第１電極に電気的に接続されているまたは接続可能なソースまたはドレインとを有する増幅トランジスタである、請求項１に記載の固体撮像装置。
  3. 　前記第１電極は、前記画素トランジスタにスイッチトランジスタを介して電気的に接続可能である、請求項１に記載の固体撮像装置。
  4. 　前記第１強誘電体膜または前記第１反強誘電体膜は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ゲルマニウム（Ｇｅ）、またはシリコン（Ｓｉ）を含む、請求項１に記載の固体撮像装置。
  5. 　前記キャパシタは、前記第１基板の第１面側に設けられており、
    　前記第１基板の第２面側に設けられたレンズをさらに備える、請求項１に記載の固体撮像装置。
  6. 　前記第１基板と貼り合わされた第２基板をさらに備え、
    　前記画素トランジスタおよび前記キャパシタは、前記第１基板と前記第２基板との間に設けられている、請求項１に記載の固体撮像装置。
  7. 　前記画素トランジスタは、前記第１基板に設けられた第１絶縁膜内に設けられており、
    　前記キャパシタは、前記第２基板に設けられ前記第２基板と前記第１絶縁膜との間に位置する第２絶縁膜内に設けられている、請求項６に記載の固体撮像装置。
  8. 　前記第１基板と前記第２基板との間に設けられた第３基板をさらに備え、
    　前記キャパシタは、前記第２基板と前記第３基板との間に設けられている、請求項６に記載の固体撮像装置。
  9. 　前記キャパシタの容量は、複数種類の値のうちのいずれか１つのみに設定されるように制御される、請求項１に記載の固体撮像装置。
  10. 　第３電極と、前記第３電極と異なる第４電極とを含むメモリをさらに備え、
    　前記メモリは、
    　前記キャパシタが前記第１強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２強誘電体膜を含み、
    　前記キャパシタが前記第１反強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２反強誘電体膜を含む、請求項１に記載の固体撮像装置。
  11. 　前記第３電極は、前記第１電極と同じ材料で形成されており、
    　前記第４電極は、前記第２電極と同じ材料で形成されており、
    　前記第２強誘電体膜または前記第２反強誘電体膜は、前記第１強誘電体膜または前記第１反強誘電体膜と同じ材料で形成されている、請求項１０に記載の固体撮像装置。
  12. 　第１基板と、
    　前記第１基板内に設けられた光電変換部と、
    　前記第１基板内に設けられた浮遊拡散部と、
    　前記第１基板の第１面側または第２面側に設けられた第１電極と、前記第１電極と異なる第２電極と、前記第１電極と前記第２電極との間に設けられた第１強誘電体膜、第１反強誘電体膜、または第１常誘電体膜とを含むキャパシタと、
    　第３電極と、前記第３電極と異なる第４電極とを含むメモリとを備え、
    　前記メモリは、
    　前記キャパシタが前記第１強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２強誘電体膜を含み、
    　前記キャパシタが前記第１反強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２反強誘電体膜を含み、
    　前記キャパシタが前記第１常強誘電体膜を含む場合には、前記第３電極と前記第４電極との間に第２常誘電体膜を含む、固体撮像装置。
  13. 　前記第３電極は、前記第１電極と同じ材料で形成されており、
    　前記第４電極は、前記第２電極と同じ材料で形成されており、
    　前記第２強誘電体膜、前記第２反強誘電体膜、または前記第２常誘電体膜は、前記第１強誘電体膜、前記第１反強誘電体膜、または前記第２常誘電体膜と同じ材料で形成されている、請求項１２に記載の固体撮像装置。
  14. 　前記第１および第２強誘電体膜、前記第１および第２反強誘電体膜、または前記第１および第２常誘電体膜は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、ニオブ（Ｎｂ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタン（Ｌａ）、ゲルマニウム（Ｇｅ）、またはシリコン（Ｓｉ）を含む、請求項１２に記載の固体撮像装置。
  15. 　前記キャパシタおよび前記メモリは、前記第１基板の前記第１面側に設けられており、
    　前記第１基板の前記第２面側に設けられたレンズをさらに備える、請求項１２に記載の固体撮像装置。
  16. 　前記浮遊拡散部に電気的に接続されている画素トランジスタをさらに備え、
    　前記第１電極は、前記画素トランジスタに電気的に接続されているまたは接続可能である、請求項１２に記載の固体撮像装置。
  17. 　前記第１基板と貼り合わされた第２基板をさらに備え、
    　前記画素トランジスタ、前記キャパシタ、および前記メモリは、前記第１基板と前記第２基板との間に設けられている、請求項１６に記載の固体撮像装置。
  18. 　前記画素トランジスタは、前記第１基板に設けられた第１絶縁膜内に設けられており、
    　前記キャパシタおよび前記メモリは、前記第２基板に設けられ前記第２基板と前記第１絶縁膜との間に位置する第２絶縁膜内に設けられている、請求項１７に記載の固体撮像装置。
  19. 　前記第１基板と前記第２基板との間に設けられた第３基板をさらに備え、
    　前記キャパシタおよび前記メモリは、前記第２基板と前記第３基板との間に設けられている、請求項１７に記載の固体撮像装置。
  20. 　前記キャパシタと前記メモリは、同じ横断面内に設けられた部分を有する、請求項１２に記載の固体撮像装置。
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