WO2023198342A1 - Verfahren zur erzeugung von ansteuersignalen für leistungsschalter in einem resonanten dc/dc-wandler - Google Patents

Verfahren zur erzeugung von ansteuersignalen für leistungsschalter in einem resonanten dc/dc-wandler Download PDF

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WO2023198342A1
WO2023198342A1 PCT/EP2023/054194 EP2023054194W WO2023198342A1 WO 2023198342 A1 WO2023198342 A1 WO 2023198342A1 EP 2023054194 W EP2023054194 W EP 2023054194W WO 2023198342 A1 WO2023198342 A1 WO 2023198342A1
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cycle
switching frequency
switching
frequency
cycles
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PCT/EP2023/054194
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Inventor
Martin Schulz
Siegmar Unterweger
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Siemens Aktiengesellschaft
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/01—Resonant DC/DC converters
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/44—Circuits or arrangements for compensating for electromagnetic interference in converters or inverters

Definitions

  • the invention relates to a method for generating control signals for power switches in a resonant DC/DC converter and a resonant DC/DC converter in which such a method is used.
  • High-performance resonance converters require control signals with very high frequency resolutions for precise power adjustment. Frequency resolutions of less than 1 Hz may be required. High frequency resolutions enable designs of a resonance converter in which the entire operating range can be set over a narrow frequency band near the resonance point. This results in better efficiencies across the operating range compared to designs with a wider frequency band.
  • Control signals with high frequency resolution can be generated with high-performance microcontrollers or FPGAs. If the resolution is to be increased even further, a microcontroller-controlled VCO (Voltage Controlled Oscillator) can be used, from whose signals an FPGA generates the control signals.
  • VCO Voltage Controlled Oscillator
  • This task is solved by a method with the features specified in claim 1. Furthermore, the task is solved by a resonant DC/DC converter with the features of claim 7.
  • a target switching frequency is determined with which the control signals are to be generated at a given operating point of the DC/DC converter over several switching cycles. Furthermore, at least two different cycle numbers are determined from the target switching frequency and the frequency of a clock generator in a microcontroller.
  • a cycle number is a number of cycles of the clock generator, the elapse of which determines the time interval between two successive control signals. Furthermore, a resulting switching frequency due to the first cycle number is higher than the target switching frequency and a resulting switching frequency due to the second cycle number is lower than the target switching frequency.
  • the first and second cycle numbers are each used at least once to determine the time interval between two successive control signals.
  • the resonant DC/DC converter comprises several power switches and a microcontroller.
  • the microcontroller is designed to generate control signals for the power switches and is further designed to determine a target switching frequency with which the control signals are to be generated at a given operating point of the DC/DC converter over several switching cycles Target switching frequency and the frequency of a clock generator in a microcontroller to determine at least two different cycle numbers, where a cycle number is a number of cycles of the clock generator, the elapse of which determines the time interval between two successive control signals and a resulting switching frequency through the first cycle number is higher than the target switching frequency and a resulting switching frequency due to the second cycle number is lower than the target switching frequency.
  • the microcontroller is designed to use the first and second cycle numbers at least once within a plurality of switching cycles in order to determine the time interval between two successive control signals.
  • the control signals are the signals that ultimately cause the circuit breakers to be switched on and off. In this case, post-processing of the control signals can take place, for example, dead times can be waited for a control signal.
  • the circuit breakers are, for example, those of a primary-side inverter that feeds a transformer of the DC/DC converter. This can be two circuit breakers that form a half bridge or four circuit breakers that form a full bridge.
  • the target switching frequency corresponds to a frequency of switchover of the power switches to be used for the current operating point, at which, for the example of a full bridge, the two pairs of diagonal switches are switched on or off, with switching on being delayed by a dead time compared to switching off.
  • the time range in which a single switch occurs is called the switching cycle.
  • the target switching frequency is valid and constant for several switching cycles, but can change in periods that are longer than one switching cycle.
  • the clock generator is, for example, an oscillator of a microcontroller used in the DC/DC converter, which provides a clock frequency of, for example, 100 MHz or 1 GHz or 5.4 GHz.
  • a clock cycle refers to one period of the clock, i.e. 10 ns at a clock frequency of 100 MHz.
  • the cycle numbers denote a number of clock cycles that elapse to determine the length of a switching cycle, i.e. the distance between two switches.
  • the cycle numbers therefore correspond to a multiplier of the clock cycle or a divisor of the clock frequency.
  • the invention achieves that a switching frequency that cannot be precisely achieved with an integer multiple of the frequency of the clock generator can nevertheless be produced as an average value at least over a plurality of switching cycles.
  • the majority of switching cycles are at least two switching cycles.
  • square-wave control signals with a high switching frequency of, for example, 100 kHz or more and a very high frequency resolution below 0.1% of the switching frequency can be generated directly with a simple microcontroller.
  • the invention enables the use of resonance converters in applications with very high requirements for frequency resolution with reasonable effort.
  • the DC/DC converter in particular has a nominal power of more than 20 kW. Especially with such high performance it is difficult to provide a current transformer with acceptable characteristics such as weight and size. For this purpose, it is useful if the power switches installed in the DC/DC converter have a current carrying capacity of at least 100 A and/or a reverse voltage strength of at least 100 V.
  • the first and second cycle numbers are preferably consecutive integers. By alternating between switching distances that are as close to one another as possible, higher-frequency components of the switching frequency pattern are kept low.
  • the first and second cycle numbers can be used alternately to determine the time interval between two successive control signals.
  • a target switching frequency can be set on average, which corresponds to the average of two actually achievable switching frequencies. For example, an average switching frequency of approx. 88025 Hz can be set if the actually achievable switching frequencies are 88050 Hz and 88000 Hz by counting cycle numbers.
  • a first integer number for the first cycle number and a second integer number for the second cycle number are determined in such a way that when the first number of switching cycles are lined up with the first cycle number and the second number of switching cycles with the second cycle number on average results in a switching frequency that is less than 5 Hz, in particular less than 1 Hz, from the target Switching frequency differs.
  • any target switching frequency can be approximated by appropriately repeating the switching distances that can be achieved by counting the clock cycles.
  • the plurality of switching cycles over which the first and second cycle numbers are used includes a number of switching cycles that corresponds to the sum of the first number and the second number.
  • a sequence is created from the cycle numbers whose length corresponds to the sum of the first and second integer numbers and in which the first cycle number occurs according to the first number and the second cycle number occurs according to the second number.
  • the sequence is written to a memory area along with an indicator of its length. This means that the data is completely available for ongoing switching operation and no longer needs to be recalculated until a new target switching frequency is determined.
  • cycle numbers which contains at least two different cycle numbers.
  • the cycle numbers are used once in sequence and then, after using the last cycle number of the sequence, it returns to the first cycle number of the sequence and uses the sequence one more time. With each repetition, the first and second number of cycle numbers are retained, but the arrangement of the cycle numbers is also preferred.
  • the entire duration over which the average is taken i.e. the sum of all cycle numbers in the sequence multiplied by the clock period duration
  • the period duration of the overall circuit is the inverse time constant , which results from the components of the DC/DC converter, these components also including, for example, an output capacitor.
  • the cycle number used for the switching cycle can be written into a register used for counting the clock cycles using direct memory access. This advantageously relieves the microcontroller of the task of writing the cycle numbers into the register. Since this task must be carried out with a frequency equal to the switching frequency, this can save considerable load on the microcontroller. It is particularly advantageous if the cycle numbers are already available as a sequence in the memory and can be read out one after the other.
  • the resonant DC/DC converter can be a DC/DC converter based on the LLC principle. With these converters, a design can be achieved with a very precise frequency setting in which the entire working range can be set over a narrow frequency band close to the resonance point. This results in better efficiencies across the operating range compared to designs with a wider frequency band.
  • Figure 1 is a circuit diagram of a DC/DC converter based on the LLC principle
  • Figure 2 shows a diagram of the generation of the control signals by counting the cycles of a clock generator
  • FIGS 3 and 4 schematics of the generation of the control signals for different target switching frequencies.
  • FIG 1 shows an electrical circuit diagram of a DC/DC converter 10 of the LLC type.
  • the DC/DC converter 10 includes a full bridge 110 made of a first to fourth MOSFET (metal-oxide-semiconductor field effect transistor) 11...14.
  • MOSFETs 11...14 are shown in Figure 1 together with their body diode. represents. In this exemplary embodiment, these additional components are not actually separate components.
  • the MOSFETs 11...14 form two half-bridges connected in parallel in a known manner, each of the half-bridges comprising two of the MOSFETs 11...14 in series connection in the same direction.
  • the full bridge 110 is connected to the external connections of the half bridges to input connections 15, 16 for a direct voltage.
  • a series circuit consisting of a series resonance inductance 191, a resonance capacitor 192 and a parallel circuit consisting of the primary side 21 of a transformer 20 and a parallel resonance inductance 193 is connected between the midpoints 17, 18 of the half bridges.
  • the secondary side 22 of the transformer 20 is in turn connected to a bridge rectifier 23.
  • the bridge rectifier 23 includes four diodes 24...27, which are connected together to form a full bridge.
  • a smoothing capacitor 29 is connected parallel to the output of the bridge rectifier and parallel to a symbolic load 35.
  • the current measuring device 194 To control the DC/DC converter 10, accurate and dynamic measurement of the current is required. This current measurement is indicated by the current measuring device 194. This is shown in FIG. 1 in series with the serial resonance inductance 191. The current measuring device 194 is connected to a controller, which is not shown in Figure 1. The control provides, among other things, the control signals for the MOSFETs 11...14. It is formed by a microcontroller 30.
  • the control signals for the MOSFETs 11...14 have a very high frequency resolution of less than 1 Hz.
  • Such high frequency resolutions enable designs of a resonance converter in which the entire working range a narrow frequency band can be set close to the resonance point. This results in better efficiencies across the operating range compared to designs with a wider frequency band.
  • these control signals are generated from a clock generator of the microcontroller 30.
  • the clock should have a frequency of 100 MHz. In other examples, the frequency can also be significantly higher, for example 5.44 GHz.
  • Figure 2 shows a time course of the processing of the control by the microcontroller 30.
  • a comparison is made with the contents of a timer register.
  • the timer register contains the current cycle number, here 1000. If this value is reached in the counter, a control signal for switching the MOSFETs 11...14 is triggered. The counter is then reset to 0.
  • the resulting time course of the counter value is shown in FIG. 2 as counter line 201.
  • counter line 201 For better visibility of the gradient, part of the gradient is omitted, as 1000 levels would not be displayable or would appear as a continuous line.
  • riode T A 1 / f A visible.
  • the time interval between the control signals is 9.99 ps, which corresponds to a frequency of 100, 100, 100... Hz or approx. 100.1 kHz. This means that in the range of 100 kHz switching frequency a resolution of approx. 100 Hz can be achieved.
  • switching frequencies between these values can also be achieved, for example 100,050 Hz or 100,030 Hz. It was recognized that it is not necessary for these frequencies, i.e. the corresponding time interval, to be maintained exactly for every switching process. Rather, it is sufficient if these switching frequencies are achieved over a time range that includes several switching operations (switching cycles).
  • a target switching frequency of 100,050 Hz should be used.
  • the microprocessor calculates that this frequency can be achieved on average with a very small error from a sequence of just two different lengths of the switching cycle. It is only necessary to alternately use the cycle numbers 1000 and 999.
  • the resulting frequency of approx. 100050.05 Hz only deviates from the target switching frequency by about 50 mHz.
  • the resulting sequence of switching cycles is shown in FIG. 3 analogously to FIG. 2.
  • the resulting time course of the counter value is shown in FIG. 3 as counter line 301. As in Figure 2, partial areas are not shown for better visibility of the course.
  • the target switching period T s is therefore only achieved when averaging over two switching cycles.
  • the minimum sequence of cycle numbers that is used for control is: 999, 1000. Since this sequence is repeated until a changed target switching frequency is present, the sequence of cycle numbers used looks like this:
  • a target switching frequency of 100,030 Hz should be used. If the very short periodic sequence of only three cycle numbers 999 and twice 1000 is used, the result is a frequency of approx. 100033 Hz, which means a deviation of approx. 3 Hz from the target switching frequency. This deviation may be too large and therefore undesirable.
  • the microprocessor can calculate a more precise sequence of cycle numbers that must be used to achieve the target switching frequency with a given maximum deviation.
  • the cycle number 999 three times and the cycle number 1000 seven times can be used as a periodic sequence to achieve a frequency of approximately 100030.03 Hz to reach .
  • the resulting distance from the target switching frequency is only approx. 0.03 Hz and is therefore significantly smaller than 1 Hz. This requires over 10 switching cycles over a time of approx. 0.1 ms must be averaged in order to actually achieve this switching frequency.
  • Figure 4 shows an analog representation to Figure 3 with the cycle sequence that can be used for a target switching frequency of 100,030 Hz.
  • FIG. 4 The resulting sequence of switching cycles is shown in FIG. 4 analogously to FIG. 3.
  • the resulting time course of the counter value is shown in FIG. 4 as counter line 401.
  • FIG. 4 As in Figure 2, partial areas are not shown for better visibility of the course.
  • a target switching frequency is to be displayed that lies outside the frequency range between 100,000 Hz and 100,100 Hz
  • the resulting frequency with only the first cycle number Zi is smaller than the target switching frequency and the resulting frequency with only the second cycle plus number Z2 is greater than the target switching frequency.
  • the second cycle number can therefore be formed by calculating:
  • f T is the clock frequency, for example 100 MHz and f s is the target switching frequency.
  • Floor ( ) denotes a function that returns the next lower integer of the input value.
  • the microcontroller 30 only has to determine the cycle numbers if a new target switching frequency is used. The microcontroller 30 can then calculate the cycle numbers or take them from a table that has been pre-filled or filled during operation. Even if only the two switching frequencies belonging to the current cycle numbers are buffered, a new calculation is only required if a new target switching frequency is no longer between these two switching frequencies.
  • the timer register whose contents determine how long the switching intervals are, must be filled with the switching frequency.
  • the currently used sequence of cycle numbers can be saved in advance as a sequence of numbers.
  • the cycle number for the next switching process can then advantageously be written from the number sequence into the timer register using DMA (direct memory access, i.e. writing to a memory cell without the direct involvement of the processor).
  • DMA direct memory access, i.e. writing to a memory cell without the direct involvement of the processor.
  • the pointer for the DMA is then incremented so that the next cycle number is accessed during the next write operation.
  • the microcontroller 30 calculates a new number sequence, which expediently sets the DMA pointer back to the first value of the new number sequence.
  • the computing power of the microcontroller 30 is only required when a new target switching frequency is set.
  • a target switching frequency of 99980 Hz can be achieved very precisely with a sequence of four times a cycle number of 1000 and once a cycle number of 1001. This cycle number sequence results in a frequency of approx. 99980.02 Hz. The deviation of approx. 0.2 Hz is again very small. In this case, the averaging of the frequency and the periodic repetition of the switching sequence takes place over five switching cycles.
  • the second cycle number is subtracted from this target cycle number, so that only the decimal remainder remains, i.e. 0.72 in this example.
  • the resulting number sequence is constructed as a sequence of the numbers 0 and 1, where 0 represents the second cycle number 999 and 1 represents the first cycle number 1000.
  • the number sequence is started with a 0 and then a 0 is chosen for each next number if the mean of the number sequence is greater than the remainder and otherwise a 1.
  • the Target switching frequency is exactly reached with the sequence of numbers shown in this way and the sequence is complete. Otherwise, further numbers, i.e. 0 or 1, are added to the number sequence until a predefined maximum length is reached.
  • the frequencies are any real numbers and the number of their decimal places is usually limited by the representation in the microprocessor 30, the number sequence usually only ends when the maximum length is reached.
  • the accuracy i.e. the distance to the rest varies. Within the first 9 numbers, the accuracy is highest after the seventh number.
  • parts of the sequence of numbers are considered, which range from the first number to the nth number, and their accuracy is determined. This determination can also take place during the determination of the number sequence, since such partial sequences are always present in this step. The resulting distance is therefore already stated above. The part sequence with the smallest distance is now actually used. If the maximum length of the number sequence were 9 numbers, then the number sequence up to the seventh number would be used in the example above, as this achieves the smallest distance from the rest and thus the greatest accuracy.
  • FIG. 5 shows schematically the method used, which is implemented programmatically in the microcontroller 30.
  • the method is based on a first step 501, in which a target switching frequency was determined and this target switching frequency is now to be used.
  • a suitable first and second cycle number is determined from the target switching frequency.
  • These are integers and, as already described, are preferably such that the switching frequencies resulting from using the two cycle numbers enclose the target switching frequency.
  • the cycle numbers are preferably, but not necessarily, adjacent numbers.
  • a sequence of cycle numbers is determined from the target switching frequency, when used, on average, almost the target switching frequency results as the mean switching frequency.
  • the sequence of numbers is stored in a memory area of the microcontroller 30, expediently with information about the length of the sequence or an end marker after the end of the sequence. A pointer to a number to be used next in the sequence is set to the first number in the sequence.
  • a third step 503 the number of the sequence pointed to by the pointer is written into a timer register. After calculating a new sequence in the second step 502, this is the first number of the sequence, but later also the following numbers. After writing to the timer register, the pointer is incremented, so it now points to the next number in the sequence. If the end of the sequence has been exceeded, the pointer is reset to the first number, which results in a periodic repetition of the sequence. A counter for counting the cycle number is set to 0.
  • a time is now counted and thus waited for, which results from the cycle number in the timer register and the frequency of the clock generator.
  • the counter is incremented and in a sixth step 506 it is determined whether the counter is equal to (or greater than) the value in the timer register. If this is not the case, the process returns to the fifth step 505, the speed of this sequence of steps being regulated by the cycles of the clock generator.
  • a switching process is triggered in a seventh step 507.
  • This process can contain further steps such as maintaining dead times, so it is itself a complex step, but the details of which do not influence the procedure shown.
  • step 508 following the seventh step 507, it is determined whether a new target switching frequency is necessary. If this is the case, the process returns to the second step 502. If this is not the case, the method continues with the third step 503. reference symbol
  • step f 501...507 first to seventh step f s target switching frequency f A switching frequency f T clock frequency

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Abstract

Ansteuersignale für Leistungsschalter in einem resonanten DC/DC-Wandler, beispielsweise einem LLC-Wandler, werden durch Abzählen einer Zykluszahl, beispielsweise 1000, von Taktgeber-Zyklen einer hohen Frequenz, beispielsweise 100 Mhz, erzeugt. Dabei wird für eine vorgegebene Soll-Schaltfrequenz eine Sequenz von zwei oder mehr verschiedenen Zykluszahlen verwendet, die periodisch wiederholt wird und so im zeitlichen Mittel die Soll-Schaltfrequenz erzeugt, obwohl der Schaltabstand zweier Schaltvorgänge von der Soll-Schaltfrequenz verschieden ist.

Description

Beschreibung
Verfahren zur Erzeugung von Ansteuersignalen für Leistungsschalter in einem resonanten DC/DC-Wandler
Die Erfindung betri f ft ein Verfahren zur Erzeugung von Ansteuersignalen für Leistungsschalter in einem resonanten DC/DC-Wandler sowie einen resonanten DC/DC-Wandler, in dem ein solches Verfahren verwendet wird .
Performante Resonanzwandler benötigen zur exakten Leistungseinstellung Ansteuersignale mit sehr hohen Frequenzauflösungen . Dabei können Frequenzauflösungen von weniger als 1 Hz erforderlich sein . Hohe Frequenzauflösungen ermöglichen Auslegungen eines Resonanzwandlers , bei denen der gesamte Arbeitsbereich über ein enges Frequenzband nahe des Resonanzpunktes gestellt werden kann . Dies führt im Vergleich zu Auslegungen mit einem breiteren Frequenzband zu einer besseren Ef fi zienz über den Arbeitsbereich .
Weiterhin kann eine zu ungenaue Frequenzauflösung in Anwendungen mit breitem Arbeitsbereich dazu führen, dass diese Anwendung nicht mit vertretbarem Aufwand mit einem Resonanzwandler dargestellt werden kann .
Ansteuersignale mit hoher Frequenzauflösung können mit hoch performanten Mikrocontrollern oder FPGAs erzeugt werden . Soll die Auflösung noch weiter erhöht werden, kann ein Microcontroller-gesteuerter VCO (Voltage Controlled Oscillator ) eingesetzt werden, aus dessen Signalen ein FPGA die Ansteuerungssignale erzeugt .
Ist der Einsatz der genannten elektronischen Komponenten aus Gründen der Wirtschaftlichkeit ausgeschlossen, werden nachteilig Auslegungen mit breiterem Frequenzband auf Kosten der Ef fi zienz verwendet . Es ist Aufgabe der Erfindung, ein Verfahren zur Erzeugung von Ansteuersignalen für Leistungsschalter in einem resonanten DC/DC-Wandler sowie einen resonanten DC/DC-Wandler anzugeben, bei denen eine vereinfachte Erzeugung von Ansteuersignalen mit hoher Frequenzauflösung ermöglicht ist .
Diese Aufgabe wird durch ein Verfahren mit den in Anspruch 1 angegebenen Merkmalen gelöst . Ferner wird die Aufgabe durch einen resonanten DC/DC-Wandler mit den Merkmalen von Anspruch 7 gelöst .
Bei dem erfindungsgemäßen Verfahren zur Erzeugung von Ansteuersignalen für Leistungsschalter in einem resonanten DC/DC- Wandler wird eine Soll-Schaltfrequenz ermittelt , mit der die Ansteuersignale in einem gegebenen Betriebspunkt des DC/DC- Wandlers über mehrere Schaltzyklen hinweg erzeugt werden sollen . Weiterhin wird werden aus der Soll-Schaltfrequenz und der Frequenz eines Taktgebers in einem Mikrocontroller wenigstens zwei verschiedene Zyklenzahlen ermittelt . Dabei ist eine Zyklus zahl eine Anzahl von Zyklen des Taktgebers , deren Verstreichen den zeitlichen Abstand zweier aufeinander folgender Ansteuersignale festlegt . Weiterhin ist dabei eine sich ergebende Schalt frequenz durch die erste Zyklus zahl höher als die Soll-Schaltfrequenz und eine sich ergebende Schalt frequenz durch die zweite Zyklus zahl geringer ist als die Soll-Schaltfrequenz . Schließlich werden innerhalb einer Mehrzahl von Schaltzyklen die erste und die zweite Zyklus zahl j eweils wenigstens einmal verwendet , um den zeitlichen Abstand zweier aufeinanderfolgender Ansteuersignale festzulegen .
Der erfindungsgemäße resonanter DC/DC-Wandler umfasst mehrere Leistungsschalter und einen Mikrocontroller . Der Mikrocontroller ist ausgestaltet zur Erzeugung von Ansteuersignalen für die Leistungsschalter und ist weiterhin ausgestaltet , eine Soll-Schaltfrequenz zu ermitteln, mit der die Ansteuersignale in einem gegebenen Betriebspunkt des DC/DC-Wandlers über mehrere Schaltzyklen hinweg erzeugt werden sollen, aus der Soll-Schaltfrequenz und der Frequenz eines Taktgebers in einem Mikrocontroller wenigstens zwei verschiedene Zyklenzahlen zu ermitteln, wobei eine Zyklus zahl eine Anzahl von Zyklen des Taktgebers ist , deren Verstreichen den zeitlichen Abstand zweier aufeinander folgender Ansteuersignale festlegt und eine sich ergebende Schalt frequenz durch die erste Zyklus zahl höher ist als die Soll-Schaltfrequenz und eine sich ergebende Schalt frequenz durch die zweite Zyklus zahl geringer ist als die Soll-Schaltfrequenz . Schließlich ist der Mikrocontroller ausgestaltet , innerhalb einer Mehrzahl von Schaltzyklen die erste und die zweite Zyklus zahl j eweils wenigstens einmal zu verwenden, um den zeitlichen Abstand zweier aufeinanderfolgender Ansteuersignale festzulegen .
Bei den Ansteuersignalen handelt es sich um die Signale , die letztlich ein Ein- und Ausschalten der Leistungsschalter bewirken . Dabei kann im Einzelnen eine Nachverarbeitung der Ansteuersignale stattfinden, beispielsweise können auf ein Ansteuersignal hin Totzeiten abgewartet werden . Die Leistungsschalter sind beispielsweise diej enigen eines primärseitigen Wechselrichters , der einen Trans formator des DC/DC-Wandlers speist . Es kann sich dabei um zwei Leistungsschalter handeln, die eine Halbbrücke bilden oder vier Leistungsschalter, die eine Vollbrücke bilden .
Die Soll-Schaltfrequenz entspricht einer für den aktuellen Betriebspunkt anzuwendenden Frequenz der Umschaltung der Leistungsschalter, bei der für das Beispiel einer Vollbrücke die beiden Paare aus diagonal liegenden Schaltern ein- oder ausgeschaltet werden, wobei das Einschalten gegenüber dem Ausschalten um eine Totzeit verzögert ist . Der Zeitbereich, in dem ein einzelne Umschaltung stattfindet , wird als Schaltzyklus bezeichnet . Die Soll-Schaltfrequenz ist dabei für mehrere Schaltzyklen gültig und gleichbleibend, kann sich aber in Zeiträumen, die größer als ein Schaltzyklus sind, verändern . Bei dem Taktgeber handelt es sich beispielsweise um einen Oszillator eines im DC/DC-Wandler verwendeten Mikrocontrollers , der eine Taktgeberf requenz von beispielsweise 100 MHz oder 1 GHz oder 5 , 4 GHz zur Verfügung stellt . Ein Taktgeberzyklus bezeichnet eine Periode des Taktgebers , also 10 ns bei einer Taktgeber-Frequenz von 100 MHz .
Die Zyklus zahlen bezeichnen eine Anzahl von Taktgeberzyklen, die verstreichen, um die Länge eines Schaltzyklus festzulegen, also den Abstand zweier Umschaltungen . Die Zyklus zahlen entsprechen also einem Multiplikator des Taktgeberzyklus oder einem Divisor der Taktgeberf requenz . Eine Zyklus zahl Nz von 1000 entspricht bei einer Taktgeberf requenz fT von 100 MHz also einer Schalt f requenz von fT / Nz = 100 kHz . Es versteht sich dabei , dass die Zyklus zahlen stets ganz zahlig sind .
Die Erfindung erreicht , dass eine Schalt f requenz , die mit einem ganz zahligen Viel fachen der Frequenz des Taktgebers nicht genau erreichbar ist , dennoch zumindest über eine Mehrzahl von Schaltzyklen als Mittelwert herstellbar ist . Bei der Mehrzahl von Schaltzyklen handelt es sich um wenigstens zwei Schalt zyklen .
Vorteilhaft können so Rechteck-Ansteuerungssignale mit hoher Schalt f requenz von beispielsweise 100 kHz oder mehr und einer sehr hohen Frequenzauflösung unterhalb von 0 , 1 % der Schaltfrequenz direkt mit einem einfachen Microcontroller erzeugt werden .
Die Verwendung von technisch komplexeren und kostenintensiven Komponenten wie einem Voltage-Controlled Oscillator und FPGA oder hoch performanten Mikrokontrollern kann so entfallen .
Die Erfindung ermöglicht mit vertretbarem Aufwand die Anwendung von Resonanzwandlern in Anwendungen mit sehr hohen Anforderungen an die Frequenzauflösung .
Der DC/DC-Wandler weist insbesondere eine Nennleistung von mehr als 20 kW auf . Gerade bei so hohen Leistungen ist es schwierig, einen Stromwandler mit vertretbaren Eigenschaften wie Gewicht und Größe bereitzustellen . Dafür ist es zweckmäßig, wenn die in dem DC/DC-Wandler verbauten Leistungsschalter eine Stromtragfähigkeit von wenigstens 100 A und/oder eine Sperrspannungs festigkeit von wenigstens 100 V aufweisen .
Vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens und DC/DC-Wandlers gehen aus den abhängigen Ansprüchen hervor . Dabei kann die Aus führungs form der unabhängigen Ansprüche mit den Merkmalen eines der Unteransprüche oder vorzugsweise auch mit denen aus mehreren Unteransprüchen kombiniert werden . Demgemäß können noch zusätzlich folgende Merkmale vorgesehen werden :
Die erste und die zweite Zyklus zahl sind bevorzugt aufeinanderfolgende ganze Zahlen . Durch ein Abwechseln zwischen möglichst nahe aneinander liegenden Schaltabständen werden höherfrequente Anteile des Schalt frequenzmusters gering gehalten .
Innerhalb einer Mehrzahl von Schaltzyklen können die erste und die zweite Zyklus zahl abwechselnd verwendet werden, um den zeitlichen Abstand zweier aufeinanderfolgender Ansteuersignale festzulegen . Auf diese Weise kann eine Soll- Schaltfrequenz im Mittel eingestellt werden, die dem Mittelwert von zwei tatsächlich erreichbaren Schalt frequenzen entspricht . Beispielsweise kann so eine mittlere Schalt frequenz von ca . 88025 Hz eingestellt werden, wenn die tatsächlich erreichbaren Schalt frequenzen durch Abzählen von Zyklus zahlen 88050 Hz und 88000 Hz sind .
Bevorzugt wird eine erste ganz zahlige Anzahl für die erste Zyklus zahl und eine zweite ganz zahlige Anzahl für die zweite Zyklus zahl so ermittelt , dass sich bei Aneinanderreihung der ersten Anzahl von Schaltzyklen mit der ersten Zyklus zahl und der zweiten Anzahl von Schaltzyklen mit der zweiten Zykluszahl im Mittel eine Schalt frequenz ergibt , die um weniger als 5 Hz , insbesondere weniger als 1 Hz von der Soll- Schalt frequenz abweicht . Hierdurch kann j ede beliebige Soll- Schaltfrequenz angenähert werden durch eine passende Wiederholung der durch Abzählung der Taktgeberzyklen erreichbaren Schaltabstände . Die Mehrzahl von Schalt zyklen, über die hinweg die erste und zweite Zyklus zahl verwendet werden, umfasst in diesem Fall eine Anzahl von Schalt zyklen, die der Summe der ersten Anzahl und der zweiten Anzahl entspricht .
Bevorzugt wird eine Sequenz aus den Zyklus zahlen erstellt , deren Länge der Summe der ersten und zweiten ganz zahligen Anzahl entspricht und in der die erste Zyklus zahl gemäß der ersten Anzahl auftritt und die zweite Zyklus zahl gemäß der zweiten Anzahl auf tritt . Die Sequenz wird zusammen mit einem Indikator für ihre Länge in einen Speicherbereich geschrieben . Hierdurch stehen die Daten für den laufenden Schaltbetrieb vollständig zur Verfügung und müssen solange nicht mehr neu berechnet werden, bis eine neue Soll-Schaltfrequenz festgelegt wird .
Es ist zweckmäßig, die Sequenz aus Zyklus zahlen, die wenigstens zwei verschiedene Zyklus zahlen enthält , periodisch wiederholt zu verwenden . Mit anderen Worten werden die Zykluszahlen einmal nacheinander verwendet und dann nach Verwendung der letzten Zyklus zahl der Sequenz zur ersten Zyklus zahl der Sequenz zurückgekehrt und die Sequenz ein weiteres Mal verwendet . Dabei bleibt bei j eder Wiederholung die erste und zweite Anzahl der Zyklus zahlen erhalten, bevorzugt aber auch die Anordnung der Zyklus zahlen .
Bevorzugt ist die gesamte Dauer, über die gemittelt wird, also die Summe aller Zyklus zahl in der Sequenz multipli ziert mit der Taktgeber-Periodendauer, kleiner als eine Periodendauer des Gesamtschaltkreises des DC/DC-Wandlers , wobei die Periodendauer des Gesamtschaltkreises die inverse Zeitkonstante ist , die sich aus den Komponenten des DC/DC-Wandlers ergibt , wobei diese Komponenten auch beispielsweise einen Ausgangskondensator umfassen . Innerhalb eines Schaltzyklus kann die für den Schaltzyklus verwendete Zyklus zahl mittels direktem Speicherzugri f f in ein für die Zählung der Taktgeberzyklen verwendetes Register geschrieben werden . Hierdurch wird vorteilhaft der Mikrocontroller entlastet von der Aufgabe , die Zyklus zahlen in das Register zu schreiben . Da diese Aufgabe mit einer Häufigkeit in Höhe der Schalt frequenz durchgeführt werden muss , kann dadurch erhebliche Last für den Mikrocontroller gespart werden . Besonders vorteilhaft ist es , wenn die Zyklus zahlen bereits als Sequenz im Speicher vorliegen und nacheinander ausgelesen werden können .
Der resonanter DC/DC-Wandler kann ein DC/DC-Wandler nach dem LLC-Prinzip sein . Bei diesen Wandlern kann mit einer sehr genauen Frequenzeinstellung eine Auslegung erreicht werden, bei der der gesamte Arbeitsbereich über ein enges Frequenzband nahe des Resonanzpunktes gestellt werden kann . Dies führt im Vergleich zu Auslegungen mit einem breiteren Frequenzband zu einer besseren Ef fi zienz über den Arbeitsbereich .
Im Folgenden wird die Erfindung anhand der in den Figuren dargestellten Aus führungsbeispiele näher beschrieben und erläutert . Es zeigen :
Figur 1 ein Schaltbild eines DC/DC-Wandlers nach dem LLC- Prinzip,
Figur 2 ein Schema der Erzeugung der Ansteuersignale durch Abzählung der Zyklen eines Taktgebers ,
Figuren 3 und 4 Schemata der Erzeugung der Ansteuersignale für verschiedene Soll-Schaltfrequenzen .
Figur 1 zeigt ein elektrisches Schaltbild eines DC/DC- Wandlers 10 vom LLC-Typ . Der DC/DC-Wandler 10 umfasst eine Vollbrücke 110 aus einem ersten bis vierten MOSFET (Me- talloxid-Halbleiter Feldef fekt-Transistor ) 11...14 . Die MOSFETs 11...14 sind in Figur 1 zusammen mit ihrer Body-Diode darge- stellt . Bei diesen zusätzlichen Bauteilen handelt es sich also in diesem Aus führungsbeispiel nicht um tatsächliche separate Bauteile .
Die MOSFETs 11...14 bilden dabei in bekannter Weise zwei parallelgeschaltete Halbbrücken, wobei j ede der Halbbrücken zwei der MOSFETs 11...14 in gleichsinniger Serienschaltung umfasst . Die Vollbrücke 110 ist mit den Außenanschlüssen der Halbbrücken an Eingangsanschlüsse 15 , 16 für eine Gleichspannung angeschlossen .
Zwischen die Mittelpunkte 17 , 18 der Halbbrücken ist eine Serienschaltung aus einer seriellen Resonanzinduktivität 191 , einem Resonanzkondensator 192 und einer Parallelschaltung aus der Primärseite 21 eines Trans formators 20 und einer parallelen Resonanzinduktivität 193 geschaltet . Die Sekundärseite 22 des Trans formators 20 wiederum ist mit einem Brückengleichrichter 23 verbunden . Der Brückengleichrichter 23 umfasst vier Dioden 24...27 , die analog zu einer Vollbrücke zusammengeschlossen sind . Parallel zum Ausgang des Brückengleichrichters und parallel zu einer symbolischen Last 35 ist ein Glättungs-Kondensator 29 angeschlossen .
Zur Steuerung des DC/DC-Wandlers 10 ist eine genaue und dynamische Messung des Stroms erforderlich . Diese Strommessung ist durch die Strommesseinrichtung 194 angedeutet . Diese ist in Figur 1 seriell zur seriellen Resonanzinduktivität 191 dargestellt . Die Strommesseinrichtung 194 ist verbunden mit einer Steuerung, die in Figur 1 nicht dargestellt ist . Die Steuerung stellt unter anderem die Ansteuersignale für die MOSFETs 11...14 bereit . Sie ist durch einen Mikrocontroller 30 gebildet .
Beim DC/DC-Wandler 10 ist es sehr vorteilhaft für seine Ef fizienz , wenn die Ansteuersignale für die MOSFETs 11...14 eine sehr hohe Frequenzauflösung von weniger als 1 Hz besitzen . Solch hohe Frequenzauflösungen ermöglichen Auslegungen eines Resonanzwandlers , bei denen der gesamte Arbeitsbereich über ein enges Frequenzband nahe des Resonanzpunktes gestellt werden kann . Dies führt im Vergleich zu Auslegungen mit einem breiteren Frequenzband zu einer besseren Ef fi zienz über den Arbeitsbereich .
Diese Ansteuersignale werden im vorliegenden Aus führungsbeispiel aus einem Taktgeber des Mikrocontrollers 30 erzeugt . Der Taktgeber soll im vorliegenden Beispiel eine Frequenz von 100 MHz haben . In anderen Beispielen kann die Frequenz auch deutlich höher sein, beispielsweise 5 , 44 GHz .
Der Abstand zweier aufeinander folgender Ansteuersignale für einen der MOSFETs 11...14 wird dabei durch das Abzählen einer ganz zahligen Anzahl von Taktzyklen des Taktgebers festgelegt . Werden bei einem Taktgeber mit 100 MHz Taktfrequenz beispielsweise 1000 Zyklen zwischen zwei Ansteuersignalen abgezählt , ergibt sich ein zeitlicher Abstand zwischen den Ansteuersignalen von 1000 * 1 / 100 MHz = 10 ps . Dieser zeitliche Abstand entspricht einer Schalt frequenz von 100 kHz . Diese Situation ist in Figur 2 dargestellt .
Figur 2 zeigt einen zeitlichen Verlauf der Abarbeitung der Steuerung durch den Mikrocontroller 30 . Im Mikrocontroller 30 wird dabei ein Zähler mit j edem Zyklus des Taktgebers , also hier mit einer Frequenz von fT = 100 MHz inkrementiert , also mit j edem Taktzyklus um eins erhöht . Nach j eder Erhöhung findet ein Vergleich mit dem Inhalt eines Timer-Registers statt . Das Timer-Register enthält die aktuelle Zyklus zahl , also hier 1000 . I st dieser Wert im Zähler erreicht , dann wird ein Ansteuersignal für das Schalten der MOSFETs 11...14 ausgelöst . Weiterhin wird dann der Zähler auf 0 zurückgesetzt .
Der sich ergebende zeitliche Verlauf des Zählerwerts ist in Figur 2 als Zählerlinie 201 dargestellt . Für eine bessere Sichtbarkeit des Verlaufs ist dabei ein Teil des Verlaufs ausgelassen, da 1000 Stufen nicht darstellbar wären oder als kontinuierliche Linie erscheinen würden . In Figur 2 sind ferner die Taktgeber-Periodendauer TT = 1 / fT und die Schaltpe- riode TA = 1 / fA sichtbar . Die Schaltperiode entspricht in diesem Beispiel genau der Soll-Schaltperiode Ts = 1 / fs mit der Soll-Schaltfrequenz fs .
Werden anstelle von 1000 Zyklen nur 999 Zyklen des Taktgebers abgezählt , dann ergibt sich ein zeitlicher Abstand der Ansteuersignale von 9 , 99 ps , was einer Frequenz von 100 100 , 100... Hz oder ca . 100 , 1 kHz . Es kann somit im Bereich bei 100 kHz Schalt frequenz eine Auflösung von ca . 100 Hz erreicht werden .
Um eine optimale Ansteuerung für den DC/DC-Wandler zu realisieren, ist es sehr vorteilhaft , wenn auch zwischen diesen Werten liegende Schalt frequenzen erreichbar sind, beispielsweise 100050 Hz oder 100030 Hz . Dabei wurde erkannt , dass es aber nicht notwendig ist , dass diese Frequenzen, also der entsprechende zeitliche Abstand exakt für j eden Schaltvorgang eingehalten wird . Vielmehr ist es ausreichend, wenn diese Schalt frequenzen über einen zeitlichen Bereich hinweg erreicht werden, der mehrere Schaltvorgänge ( Schalt zyklen) umfasst .
Vorteilhaft werden zur Erzeugung einer zwischen 100 kHz und 100 , 1 kHz liegenden Schalt frequenz im Wechsel verschiedene Zyklenzahlen für den j eweiligen Schaltabstand abgezählt . Die dazu verwendeten Zyklenzahlen werden vom Mikrocontroller berechnet oder in einer Tabelle nachgesehen, sobald die neue Frequenz erforderlich wird .
In einem ersten Beispiel soll eine Soll-Schaltfrequenz von 100050 Hz verwendet werden . Der Mikroprozessor berechnet hierzu, dass diese Frequenz im Mittel mit einem sehr kleinen Fehler von einer Folge aus nur zwei verschiedenen Längen des Schaltzyklus erreicht werden kann . Es ist lediglich nötig, im Wechsel die Zyklus zahlen 1000 und 999 zu verwenden . Die sich dadurch ergebende Frequenz von ca . 100050 , 05 Hz weicht also nur um etwa 50 mHz von der Soll-Schaltfrequenz ab . Die sich ergebende Folge aus Schaltzyklen ist analog zu Figur 2 in Figur 3 dargestellt. Der sich ergebende zeitliche Verlauf des Zählerwerts ist in Figur 3 als Zählerlinie 301 dargestellt. Wie in Figur 2 werden dabei für eine bessere Sichtbarkeit des Verlaufs Teilbereiche nicht dargestellt.
In Figur 3 sind wiederum die Taktgeber-Periodendauer TT = 1 / fT und eine der Schaltperioden TA = 1 / fA sichtbar. Die Schaltperiode entspricht in diesem Beispiel nicht der Soll- Schaltperiode Ts = 1 / fs mit der Soll-Schaltfrequenz fs. Vielmehr werden abwechselnd verschiedene Schaltperioden- Dauern verwendet, die im Mittel über zwei Schaltperioden fast exakt die gewünschte Soll-Schaltfrequenz von hier 100050 Hz ergeben. Die Soll-Schaltperiode Ts ist daher nur bei Mittelung über zwei Schaltzyklen hinweg erreicht.
Die minimale Sequenz von Zykluszahlen, die also für die Ansteuerung verwendet wird, ist also: 999, 1000. Da diese Sequenz wiederholt wird, bis eine veränderte Soll- Schaltfrequenz vorliegt, sieht die Folge der verwendeten Zykluszahlen derart aus:
... 999, 1000, 999, 1000, 999, 1000, 999, 1000, 999, 1000, 999, 1000, 999, 1000, ...
In einem zweiten Beispiel soll eine Soll-Schaltfrequenz von 100030 Hz verwendet werden. Wird die sehr kurze periodische Folge von nur drei Zykluszahlen 999 und zweimal 1000 verwendet, so ergibt sich eine Frequenz von ca. 100033 Hz, was eine Abweichung von ca. 3 Hz von der Soll-Schaltfrequenz bedeutet. Diese Abweichung kann zu groß und daher unerwünscht sein.
In diesem Fall kann der Mikroprozessor eine genauere Folge von Zykluszahlen berechnen, die verwendet werden muss, um eine die Soll-Schaltfrequenz mit einer gegebenen höchsten Abweichung zu erreichen. Beispielsweise kann als periodische Folge dreimal die Zykluszahl 999 und siebenmal die Zykluszahl 1000 verwendet werden, um eine Frequenz von ca. 100030,03 Hz zu erreichen . Der damit erreichte Abstand von der Soll- Schaltfrequenz beträgt nur noch ca . 0 , 03 Hz und ist somit deutlich kleiner als 1 Hz . Dafür muss über 10 Schaltzyklen über eine Zeit von ca . 0 , 1 ms gemittelt werden, um diese Schalt frequenz auch tatsächlich zu erreichen . Dabei versteht es sich, dass bevorzugt zwischen den Zyklus zahlen 1000 und 999 abgewechselt wird und j ede der Zyklus zahlen möglichst selten wiederholt wird, soweit das bei der gegebenen periodischen Folge der Zyklus zahl möglich ist .
Figur 4 zeigt eine analoge Darstellung zu Figur 3 mit der Zyklus folge , die für eine Soll-Schaltfrequenz von 100030 Hz verwendet werden kann .
Die sich ergebende Folge aus Schaltzyklen ist analog zu Figur 3 in Figur 4 dargestellt . Der sich ergebende zeitliche Verlauf des Zählerwerts ist in Figur 4 als Zählerlinie 401 dargestellt . Wie in Figur 2 werden dabei für eine bessere Sichtbarkeit des Verlaufs Teilbereiche nicht dargestellt .
In Figur 4 sind wiederum die Taktgeber-Periodendauer TT = 1 / fT und die Schaltperiode TA = 1 / fA sichtbar . Die Schaltperiode TA entspricht auch hier für keinen der Schaltzyklen der Soll-Schaltperiode Ts = 1 / fs mit der Soll-Schaltfrequenz fs . Vielmehr werden auch hier verschiedene Schaltperioden- Dauern verwendet , die im Mittel über zehn Schaltperioden fast exakt die gewünschte Soll-Schaltfrequenz von hier 100030 Hz ergeben .
Soll eine Soll-Schaltfrequenz dargestellt werden, die außerhalb des Frequenzbereichs zwischen 100000 Hz und 100100 Hz liegt , dann werden dazu andere Zyklus zahlen verwendet . Dabei sind die verwendeten Zyklus zahlen Zi und Z2 bevorzugt benachbart , also mit anderen Worten gilt Zi = 1 + Z2 . Weiterhin ist die sich ergebende Frequenz mit ausschließlich der ersten Zyklus zahl Zi kleiner als die Soll-Schaltfrequenz und die sich ergebende Frequenz mit ausschließlich der zweiten Zyk- lus zahl Z2 größer als die Soll-Schaltfrequenz . Es kann also die zweite Zyklus zahl gebildet werden durch Berechnung von :
Z2 = floor ( fT / fs )
Wobei fT die Taktgeberf requenz , beispielsweise 100 MHz ist und fs die Soll-Schaltfrequenz . Floor ( ) bezeichnet eine Funktion, die die nächstniedrigere ganze Zahl des Eingangswerts zurückgibt .
Die Zyklus zahlen muss der Mikrocontroller 30 nur dann ermitteln, wenn eine neue Soll-Schaltfrequenz verwendet wird . Der Mikrocontroller 30 kann die Zyklus zahlen dann berechnen oder aus einer vorbefüllten oder im laufenden Betrieb befüllten Tabelle entnehmen . Selbst wenn nur die zwei zu den aktuellen Zyklus zahlen gehörigen Schalt frequenzen zwischengespeichert werden, ist eine neue Berechnung nur erforderlich, wenn eine neue Soll-Schaltfrequenz nicht mehr zwischen diesen beiden Schalt frequenzen liegt .
Das Timer-Register, dessen Inhalt bestimmt , wie lange die Schaltabstände sind, muss mit der Schalt f requenz befüllt werden . Um dafür möglichst keine Rechenzeit des Mikrocontrollers 30 verwenden zu müssen, kann die aktuelle verwendete Folge von Zyklus zahlen vorab als Zahlenfolge gespeichert werden . Die Zyklus zahl für den nächstfolgenden Schaltvorgang kann dann vorteilhaft mittels DMA ( direct memory access , also Beschreiben einer Speicherzelle ohne direkte Beteiligung des Prozessors ) aus der Zahlenfolge in das Timer-Register geschrieben werden . Danach wird der Zeiger für das DMA inkrementiert , sodass beim nächsten Schreibvorgang auf die nächste Zyklus zahl zugegri f fen wird .
Für die Soll-Schaltfrequenz von 100030 Hz würde also die folgende Sequenz von Zyklus zahlen in den Speicher geschrieben und für das DMA bereitgestellt werden :
1000 , 1000 , 999 , 1000 , 1000 , 1000 , 999 , 1000 , 1000 , 999 Da auch diese Sequenz so lange wiederholt wird, bis eine neue Soll-Schaltfrequenz vorliegt, sieht die verwendete Folge von Zykluszahlen derart aus:
... 1000, 1000, 999, 1000, 1000, 1000, 999, 1000, 1000, 999, 1000, 1000, 999, 1000, 1000, 1000, 999, 1000, 1000, 999,
1000, 1000, 999, 1000, 1000, 1000, 999, 1000, 1000, 999,
1000, 1000, 999, 1000, 1000, 1000, 999, 1000, 1000, 999 ...
Es versteht sich, dass bei Erreichen des Endes der Zahlenfolge zum ersten Wert der Zahlenfolge zurückgekehrt wird. Wenn eine veränderte Soll-Schaltfrequenz vorliegt, berechnet der Mikrocontroller 30 eine neue Zahlensequenz, womit der Zeiger des DMA zweckmäßig zurück auf den ersten Wert der neuen Zahlensequenz gestellt wird. Durch Verwendung des DMA wird Rechenleistung des Mikrocontrollers 30 nur dann benötigt, wenn eine neue Soll-Schaltfrequenz eingestellt wird.
Eine Soll-Schaltfrequenz von 99980 Hz kann mit einer Folge von viermal einer Zykluszahl von 1000 und einmal einer Zyk- luszahl von 1001 sehr genau erreicht werden. Es ergibt sich mit dieser Zykluszahlen-Folge eine Frequenz von ca. 99980,02 Hz. Die Abweichung von ca. 0,2 Hz ist also wieder sehr gering. Die Mittelung der Frequenz und die periodische Wiederholung der Schaltfolge findet also in diesem Fall über fünf Schaltzyklen hinweg statt.
Um die Zahlenfolge zu ermitteln, wird zuerst eine Soll- Zykluszahl ermittelt als Zs = f / fs- Diese kann beispielsweise 999,72 betragen und wird typischerweise nicht ganzzahlig sein. Von dieser Soll-Zykluszahl wird die zweite Zykluszahl abgezogen, sodass nur der dezimale Rest verbleibt, also in diesem Beispiel 0,72. Die sich ergebende Zahlensequenz wird als eine Folge der Zahlen 0 und 1 aufgebaut, wobei 0 für die zweite Zykluszahl 999 steht und 1 für die erste Zykluszahl 1000. Die Zahlenfolge wird mit einer 0 begonnen und sodann wird für jede nächste Zahl eine 0 gewählt, wenn der Mittelwert der Zahlenfolge größer ist als der Rest und andernfalls eine 1. Entspricht der Mittelwert der Folge aus 0 und 1 genau dem ermittelten Rest, dann ist die Soll-Schaltfrequenz mit der so dargestellten Zahlenfolge genau erreicht und die Folge ist vollständig. Ansonsten werden bis zum Erreichen einer vordefinierten maximalen Länge der Zahlenfolge weitere Zahlen, also 0 oder 1 hinzugefügt.
Für das Beispiel mit einem Rest von 0,72 ergeben sich also die folgenden Zahlen:
0,
1 (Mittelwert 0 < 0,72, Abstand 0,72) ,
1 (Mittelwert 0,5 < 0,72, Abstand 0,22) ,
1 (Mittelwert 0, 666666 < 0,72, Abstand 0,0533333) ,
0 (Mittelwert 0,75 > 0,72, Abstand 0,03) ,
1 (Mittelwert 0, 6 < 0,72, Abstand 0,12) ,
1 (Mittelwert 0, 666666 < 0,72, Abstand 0,0533333) , 1 (Mittelwert 0,714285 < 0,72, Abstand 0,0057143) , 0 (Mittelwert 0,75 > 0,72, Abstand 0,03) ,
In diesem Beispiel endet die Zahlenfolge mit 25 Zahlen und 18 mal der Zahl 1, da damit genau der Wert 18 / 25 = 0,72 erreicht ist. In realen Beispielen, bei denen die Frequenzen beliebige reale Zahlen sind und Zahl ihrer Dezimalstellen damit meist durch die Darstellung im Mikroprozessor 30 limitiert ist, endet die Zahlenfolge normalerweise erst mit dem Erreichen der maximalen Länge.
Nach Ermittlung der Zahlenfolge, die bei einer maximalen Länge von beispielsweise 1000 Einträgen also meist auch genau so lang sein wird, kann ermittelt werden, bei welcher Länge die größte Genauigkeit erreicht ist, da das nicht notwendigerweise bei der größten Länge der Fall ist. Bereits bei den wenigen Zahlen des obigen Beispiels ist erkennbar, dass die Ge- nauigkeit , also der Abstand zu Rest schwankt . So ist innerhalb der ersten 9 Zahlen die Genauigkeit nach der siebten Zahl am höchsten .
Dazu werden Teil folgen der Zahlenfolge betrachtet , die von der ersten Zahl bis zur n-ten Zahl reichen und deren Genauigkeit ermittelt . Diese Ermittlung kann auch bereits während der Bestimmung der Zahlenfolge erfolgen, da in diesem Schritt j a stets solche Teil folgen vorliegen . Der sich j eweils ergebende Abstand ist daher oben bereits zusätzlich angegeben . Die Teil folge mit dem geringsten Abstand wird nun tatsächlich verwendet . Wäre die maximale Länge der Zahlenfolge 9 Zahlen, dann würde in obigem Beispiel die Zahlenfolge bis zur siebten Zahl verwendet , da hiermit der geringste Abstand vom Rest und somit die größte Genauigkeit erreicht wird .
Figur 5 stellt das verwendete Verfahren, das programmatisch in dem Mikrocontroller 30 realisiert ist , schematisch dar . Das Verfahren geht von einem ersten Schritt 501 aus , in dem eine Soll-Schaltfrequenz ermittelt wurde und nun mit dieser Soll-Schaltfrequenz gearbeitet werden soll .
Aus der Soll-Schaltfrequenz werden in einem zweiten Schritt 502 eine passende erste und zweite Zyklus zahl ermittelt . Diese sind ganze Zahlen und liegen wie bereits beschrieben bevorzugt so , dass die sich bei Verwendung der beiden Zyklus- zahlen ergebenden Schalt frequenzen die Soll-Schaltfrequenz umschließen . Weiterhin sind die Zyklus zahlen bevorzugt , aber nicht zwingend, benachbarte Zahlen . Weiterhin wird aus der Soll-Schaltfrequenz eine Sequenz der Zyklus zahlen ermittelt , bei deren Verwendung sich im Mittel nahezu die Soll- Schaltfrequenz als mittlere Schalt frequenz ergibt . Die Sequenz aus Zahlen wird in einem Speicherbereich des Mikrocontrollers 30 hinterlegt , zweckmäßig mit einer Information über die Länge der Sequenz oder einer Ende-Markierung nach dem Ende der Sequenz . Ein Zeiger auf eine als nächstes zu verwendende Zahl der Sequenz wird auf die erste Zahl der Sequenz gesetzt . In einem dritten Schritt 503 wird diej enige Zahl der Sequenz , auf die der Zeiger weist , in ein Timer-Register geschrieben . Nach Berechnung einer neuen Sequenz im zweiten Schritt 502 ist das die erste Zahl der Sequenz , später j edoch auch die folgenden Zahlen . Nach dem Schreiben in das Timer-Register wird der Zeiger inkrementiert , zeigt also nun auf die nächstfolgende Zahl der Sequenz . I st damit das Ende der Sequenz überschritten, wird der Zeiger auf die erste Zahl zurückgesetzt , wodurch eine periodische Wiederholung der Sequenz erreicht wird . Ein Zähler für das Abzählen der Zyklus zahl wird auf 0 gesetzt .
Im vierten Schritt 504 , der Unterschritte beinhaltet , findet nun ein Abzählen und somit Abwarten einer Zeit statt , die sich aus der Zyklus zahl im Timer-Register und der Frequenz des Taktgebers ergibt . Dazu wird in einem fünften Schritt 505 der Zähler inkrementiert und in einem sechsten Schritt 506 ermittelt , ob der Zähler gleich ( oder größer ) dem Wert im Timer-Register ist . Falls das nicht der Fall ist , wird zum fünften Schritt 505 zurückgekehrt , wobei die Geschwindigkeit dieser Schrittfolge durch die Zyklen des Taktgebers geregelt ist .
Falls der Wert des Timer-Registers erreicht ist , wird in einem siebten Schritt 507 ein Schaltvorgang ausgelöst . Dieser Vorgang kann weitere Schritte wie Einhalten von Totzeiten enthalten, ist also selbst ein komplexer Schritt , dessen Details aber das gezeigte Verfahren nicht beeinflussen .
In einem auf den siebten Schritt 507 folgenden achten Schritt 508 wird ermittelt , ob eine neue Soll-Schaltfrequenz nötig ist . Falls das der Fall ist , wird zum zweiten Schritt 502 zurückgekehrt . Falls das nicht der Fall ist , wird das Verfahren mit dem dritten Schritt 503 fortgesetzt . Be zugs Zeichen
10 DC/DC-Wandler
11...14 MOSFET
15 , 16 Eingangsanschlüsse
17 , 18 Mittelpunkte der Halbbrücken
191 serielle Resonanzinduktivität
192 Resonanzkondensator
193 parallele Resonanzinduktivität
194 Strommesseinrichtung
20 Trans formator
21 Primärseite
22 Sekundärseite
23 Brückengleichrichter
24...27 Dioden
29 Glättungs-Kondensator
30 Mikrocontroller
35 Last
110 Vollbrücke
201 , 301 , 401 Schaltlinien
501...507 erster bis siebter Schritt fs Soll-Schaltfrequenz fA Schalt frequenz fT Taktgeber-Frequenz

Claims

Patentansprüche
1. Verfahren (500) zur Erzeugung von Ansteuersignalen für Leistungsschalter (11...14) in einem resonanten DC/DC-Wandler (10) , bei dem
- eine Soll-Schaltfrequenz (fs) ermittelt wird, mit der die Ansteuersignale in einem gegebenen Betriebspunkt des DC/DC- Wandlers (10) über mehrere Schaltzyklen hinweg erzeugt werden sollen,
- aus der Soll-Schaltfrequenz (fs) und der Frequenz (fT) eines Taktgebers in einem Mikrocontroller (30) wenigstens zwei verschiedene Zyklenzahlen ermittelt werden, wobei
- eine Zykluszahl eine Anzahl von Zyklen des Taktgebers ist, deren Verstreichen den zeitlichen Abstand zweier aufeinander folgender Ansteuersignale festlegt,
- eine sich ergebende Schalt frequenz (fA) durch die erste Zykluszahl höher ist als die Soll-Schaltfrequenz (fs) und eine sich ergebende Schalt frequenz (fA) durch die zweite Zykluszahl geringer ist als die Soll-Schaltfrequenz (fs) ,
- innerhalb einer Mehrzahl von Schaltzyklen die erste und die zweite Zykluszahl jeweils wenigstens einmal verwendet werden, um den zeitlichen Abstand zweier aufeinanderfolgender Ansteuersignale festzulegen.
2. Verfahren (500) nach Anspruch 1, bei dem die erste und die zweite Zykluszahl aufeinanderfolgende ganze Zahlen sind.
3. Verfahren (500) nach Anspruch 1 oder 2, bei dem innerhalb einer Mehrzahl von Schaltzyklen die erste und die zweite Zykluszahl abwechselnd verwendet werden, um den zeitlichen Abstand zweier aufeinanderfolgender Ansteuersignale festzulegen .
4. Verfahren (500) nach einem der vorangehenden Ansprüche, bei dem eine erste ganzzahlige Anzahl für die erste Zykluszahl und eine zweite ganzzahlige Anzahl für die zweite Zykluszahl so ermittelt werden, dass sich bei Aneinanderreihung der ersten Anzahl von Schaltzyklen mit der ersten Zykluszahl und der zweiten Anzahl von Schaltzyklen mit der zweiten Zykluszahl im Mittel eine Schalt frequenz (fA) ergibt, die um weniger als 5 Hz, insbesondere weniger als 1 Hz von der Soll- Schaltfrequenz (fs) abweicht.
5. Verfahren (500) nach Anspruch 4, bei dem
- eine Sequenz aus den Zykluszahlen erstellt wird, deren Länge der Summe der ersten und zweiten ganzzahligen Anzahl entspricht und in der die erste Zykluszahl gemäß der ersten Anzahl auftritt und die zweite Zykluszahl gemäß der zweiten Anzahl auftritt,
- die Sequenz zusammen mit einem Indikator für ihre Länge in einen Speicherbereich des Mikrocontrollers (30) geschrieben wird .
6. Verfahren (500) nach Anspruch 5, bei dem die Sequenz aus Zykluszahlen periodisch wiederholt verwendet wird.
7. Verfahren (500) nach einem der vorangehenden Ansprüche, bei dem innerhalb eines Schaltzyklus die für den Schaltzyklus verwendete Zykluszahl mittels direktem Speicherzugriff in ein für die Zählung der Taktgeberzyklen verwendetes Register geschrieben wird.
8. Resonanter DC/DC-Wandler (10) , umfassend mehrere Leistungsschalter (11...14) und einen Mikrocontroller (30) , ausgestaltet zur Erzeugung von Ansteuersignalen für die Leistungsschalter (11...14) und weiterhin ausgestaltet,
- eine Soll-Schaltfrequenz (fs) zu ermitteln, mit der die Ansteuersignale in einem gegebenen Betriebspunkt des DC/DC- Wandlers (10) über mehrere Schaltzyklen hinweg erzeugt werden sollen,
- aus der Soll-Schaltfrequenz (fs) und der Frequenz (fT) eines Taktgebers in einem Mikrocontroller (30) wenigstens zwei verschiedene Zyklenzahlen zu ermitteln, wobei eine Zykluszahl eine Anzahl von Zyklen des Taktgebers ist, deren Verstreichen den zeitlichen Abstand zweier aufeinander folgender Ansteuer- signale festlegt und eine sich ergebende Schalt frequenz (fA) durch die erste Zykluszahl höher ist als die Soll- Schaltfrequenz (fs) und eine sich ergebende Schalt frequenz (fA) durch die zweite Zykluszahl geringer ist als die Soll- Schaltfrequenz (fs) ,
- innerhalb einer Mehrzahl von Schaltzyklen die erste und die zweite Zykluszahl jeweils wenigstens einmal zu verwenden, um den zeitlichen Abstand zweier aufeinanderfolgender Ansteuersignale festzulegen.
9. Resonanter DC/DC-Wandler (10) nach Anspruch 8 nach dem LLC-Prinzip .
10. Resonanter DC/DC-Wandler (10) nach Anspruch 8 oder 9, bei dem die Stromtragfähigkeit der Leistungsschalter (11...14) wenigstens 100 A beträgt und/oder bei dem die Sperrspannungsfestigkeit der Leistungsschalter (11...14) wenigstens 100 V beträgt .
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