WO2023189057A1 - SiC半導体装置 - Google Patents
SiC半導体装置 Download PDFInfo
- Publication number
- WO2023189057A1 WO2023189057A1 PCT/JP2023/006636 JP2023006636W WO2023189057A1 WO 2023189057 A1 WO2023189057 A1 WO 2023189057A1 JP 2023006636 W JP2023006636 W JP 2023006636W WO 2023189057 A1 WO2023189057 A1 WO 2023189057A1
- Authority
- WO
- WIPO (PCT)
- Prior art keywords
- region
- axis direction
- trench structure
- semiconductor device
- trench
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 269
- 239000013078 crystal Substances 0.000 claims abstract description 67
- 210000000746 body region Anatomy 0.000 claims description 85
- 239000002344 surface layer Substances 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 45
- 230000007547 defect Effects 0.000 description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 14
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 230000000694 effects Effects 0.000 description 10
- 239000010410 layer Substances 0.000 description 9
- 229910045601 alloy Inorganic materials 0.000 description 8
- 239000000956 alloy Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000002356 single layer Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910000838 Al alloy Inorganic materials 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000001629 suppression Effects 0.000 description 4
- 229910016570 AlCu Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Definitions
- the present invention relates to a SiC semiconductor device.
- FIG. 8 of Patent Document 1 shows an n-type drift layer, a trench structure formed in the n-type drift layer, and a high concentration p base region formed in a region along the bottom wall of the trench structure in the n-type drift layer.
- a SiC vertical power MOSFET is disclosed.
- One embodiment provides a semiconductor device with improved electrical characteristics.
- One embodiment includes a chip including a SiC single crystal and having a main surface, a first side wall extending in the a-axis direction of the SiC single crystal, and a second side wall extending in the m-axis direction of the SiC single crystal. , a trench structure formed on the main surface, and a first conductivity type contact region formed within the chip in a region along the trench structure and spaced apart from the second sidewall in the a-axis direction.
- a SiC semiconductor device including:
- One embodiment includes a chip including a SiC single crystal and having a main surface, a semiconductor region of a first conductivity type formed in a surface layer part of the main surface, and a second conductivity type semiconductor region formed in a surface layer part of the semiconductor region.
- a body region of the mold a first side wall extending in the a-axis direction of the SiC single crystal, and a second side wall extending in the m-axis direction of the SiC single crystal, and the main surface extends through the body region.
- a SiC semiconductor device including a second conductivity type contact region formed in a region along a source structure.
- FIG. 1 is a plan view showing a SiC semiconductor device according to a first embodiment.
- FIG. 2 is a plan view showing the layout of the first main surface.
- FIG. 3 is a sectional view taken along the line III-III shown in FIG. 2.
- FIG. 4 is an enlarged plan view showing a main part of the first main surface.
- FIG. 5 is an enlarged plan view showing other main parts of the first main surface.
- FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG. 4.
- FIG. 7 is a sectional view taken along line VII-VII shown in FIG.
- FIG. 8 is an enlarged plan view showing a region including the second trench structure and the third trench structure.
- FIG. 9 is a sectional view taken along line IX-IX shown in FIG. 8.
- FIG. 8 is a sectional view taken along line IX-IX shown in FIG. 8.
- FIG. 10 is a cross-sectional view taken along the line XX shown in FIG. 8.
- FIG. 11 is a sectional view taken along the line XI-XI shown in FIG. 8.
- FIG. 12 is a sectional view taken along the line XII-XII shown in FIG. 8.
- FIG. 13 is a sectional view taken along the line XIII-XIII shown in FIG. 8.
- FIG. 14 is a sectional view taken along the line XIV-XIV shown in FIG. 8.
- FIG. 15 is a sectional view taken along the line XV-XV shown in FIG. 8.
- FIG. 16 is a cross-sectional view showing the peripheral edge of the chip.
- FIG. 17 is a plan view showing a SiC semiconductor device according to the second embodiment.
- FIG. 18 is a sectional view taken along the line XVIII-XVIII shown in FIG. 17.
- FIG. 19 is a plan view showing a SiC semiconductor device according to a third embodiment.
- FIG. 20 is a plan view showing a SiC semiconductor device according to the fourth embodiment.
- FIG. 21 is a plan view showing a SiC semiconductor device according to the fifth embodiment.
- FIG. 22 is a plan view showing a SiC semiconductor device according to the sixth embodiment.
- FIG. 23 is a sectional view taken along the line XXIII-XXIII shown in FIG. 22.
- FIG. 24 is a sectional view taken along the line XXIV-XXIV shown in FIG. 22.
- FIG. 25 is a plan view showing a SiC semiconductor device according to the seventh embodiment.
- FIG. 25 is a plan view showing a SiC semiconductor device according to the seventh embodiment.
- FIG. 26 is a plan view showing a SiC semiconductor device according to the eighth embodiment.
- FIG. 27 is a plan view showing a SiC semiconductor device according to the ninth embodiment.
- FIG. 28 is a plan view showing the SiC semiconductor device according to the tenth embodiment.
- FIG. 29 is a sectional view showing a modification of the second trench structure.
- this phrase includes a numerical value (form) that is equal to the numerical value (form) of the comparison target; It also includes a numerical error (form error) in the range of ⁇ 10% based on (form).
- a numerical value that is equal to the numerical value (form) of the comparison target
- a numerical error form error in the range of ⁇ 10% based on (form).
- words such as “first”, “second”, “third”, etc. are used, but these are symbols attached to the name of each structure to clarify the order of explanation; It is not given for the purpose of limiting the name.
- FIG. 1 is a plan view showing a SiC semiconductor device 1A according to the first embodiment.
- FIG. 2 is a plan view showing the layout of the first main surface 3.
- FIG. 3 is a sectional view taken along the line III-III shown in FIG. 2.
- FIG. 4 is an enlarged plan view showing a main part of the first main surface 3.
- FIG. 5 is an enlarged plan view showing other main parts of the first main surface 3.
- FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG. 4.
- FIG. 7 is a sectional view taken along line VII-VII shown in FIG.
- FIG. 8 is an enlarged plan view showing a region including the second trench structure 20 and the third trench structure 30.
- FIG. 9 is a sectional view taken along line IX-IX shown in FIG. 8.
- FIG. 10 is a cross-sectional view taken along the line XX shown in FIG. 8.
- FIG. 11 is a sectional view taken along the line XI-XI shown in FIG. 8.
- FIG. 12 is a sectional view taken along the line XII-XII shown in FIG. 8.
- FIG. 13 is a sectional view taken along the line XIII-XIII shown in FIG. 8.
- FIG. 14 is a sectional view taken along the line XIV-XIV shown in FIG. 8.
- FIG. 15 is a sectional view taken along the line XV-XV shown in FIG. 8.
- FIG. 16 is a cross-sectional view showing the peripheral edge of the chip 2. As shown in FIG.
- SiC semiconductor device 1A is a SiC semiconductor switching device including a SiC-MISFET (Metal Insulator Semiconductor Field Effect Transistor).
- the SiC semiconductor device 1A includes a hexagonal SiC single crystal and includes a chip 2 formed in a hexahedral shape (specifically, a rectangular parallelepiped shape).
- the hexagonal SiC single crystal has multiple types of polytypes including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, 6H-SiC single crystal, and the like.
- the chip 2 includes a 4H-SiC single crystal, but the chip 2 may include other polytypes.
- the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4.
- the first main surface 3 and the second main surface 4 are formed by a c-plane of a SiC single crystal.
- the first principal surface 3 is formed by the silicon plane ((0001) plane) of the SiC single crystal
- the second principal surface 4 is formed by the carbon plane ((000-1) plane) of the SiC single crystal. ing.
- the first main surface 3 and the second main surface 4 are formed into a quadrangular shape in a plan view (hereinafter simply referred to as "plan view") when viewed from the c-axis direction ([0001] direction) of the SiC single crystal. .
- the c-axis direction is the normal direction of the c-plane.
- the c-axis direction is also the thickness direction of the chip 2.
- the first main surface 3 and the second main surface 4 may have an off angle that is inclined at a predetermined angle in a predetermined off direction with respect to the c-plane.
- the off direction is preferably the a-axis direction ([11-20] direction) of the SiC single crystal.
- the off angle may be greater than 0° and less than or equal to 10°.
- the off angle is preferably 5° or less.
- the c-axis is inclined in the off direction by the off angle with respect to the normal to the first main surface 3 (second main surface 4).
- the c-axis extending along the normal to the first main surface 3 (second main surface 4) is illustrated.
- the second main surface 4 may be a ground surface having grinding marks, or may be a smooth surface having no grinding marks.
- the first side surface 5A and the second side surface 5B extend in the a-axis direction of the SiC single crystal and face the m-axis direction ([1-100] direction) of the SiC single crystal. That is, the first side surface 5A and the second side surface 5B are formed by the m-plane ((1-100) plane) of SiC single crystal.
- the third side surface 5C and the fourth side surface 5D extend in the m-axis direction of the SiC single crystal and are opposed to the a-axis direction of the SiC single crystal.
- the third side surface 5C and the fourth side surface 5D are formed by the a-plane ((11-20) plane) of the SiC single crystal.
- the first to fourth side surfaces 5A to 5D may be made of ground surfaces having grinding marks, or may be made of smooth surfaces having no grinding marks.
- the c-axis direction may be referred to as the "thickness direction”
- the a-axis direction may be referred to as the "first direction”
- the m-axis direction may be referred to as the "second direction.”
- the chip 2 may have a thickness of 5 ⁇ m or more and 350 ⁇ m or less.
- the thickness of the chip 2 is in any one of the following ranges: 5 ⁇ m to 50 ⁇ m, 50 ⁇ m to 100 ⁇ m, 100 ⁇ m to 150 ⁇ m, 150 ⁇ m to 200 ⁇ m, 200 ⁇ m to 250 ⁇ m, 250 ⁇ m to 300 ⁇ m, and 300 ⁇ m to 350 ⁇ m. It may be set to the value to which it belongs.
- the thickness of the chip 2 is preferably 150 ⁇ m or less.
- the first to fourth side surfaces 5A to 5D may have a length of 0.5 mm or more and 20 mm or less in plan view.
- the lengths of the first to fourth side surfaces 5A to 5D are set to values belonging to any one of the following ranges: 0.5 mm to 5 mm, 5 mm to 10 mm, 10 mm to 15 mm, and 15 mm to 20 mm. It's okay.
- the lengths of the first to fourth side surfaces 5A to 5D are preferably 5 mm or more.
- the SiC semiconductor device 1A includes an n-type first semiconductor region 6 formed in a region (surface layer portion) on the first main surface 3 side within the chip 2.
- the first semiconductor region 6 may have an n-type impurity concentration (peak value) of 1.0 ⁇ 10 15 cm ⁇ 3 or more and 1.0 ⁇ 10 17 cm ⁇ 3 or less.
- the first semiconductor region 6 is formed in a layered shape extending along the first main surface 3, and is exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
- the first semiconductor region 6 is made of a SiC epitaxial layer.
- the first semiconductor region 6 may have a thickness of 1 ⁇ m or more and 50 ⁇ m or less.
- the thickness of the first semiconductor region 6 is preferably 5 ⁇ m or more and 30 ⁇ m or less. It is particularly preferable that the thickness of the first semiconductor region 6 is 25 ⁇ m or less.
- the SiC semiconductor device 1A includes an n-type second semiconductor region 7 formed in a region (surface layer portion) on the second main surface 4 side within the chip 2.
- the second semiconductor region 7 is formed in a layered shape extending along the second main surface 4, and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
- the second semiconductor region 7 has a higher n-type impurity concentration than the first semiconductor region 6 and is electrically connected to the first semiconductor region 6.
- the second semiconductor region 7 may have an n-type impurity concentration (peak value) of 1.0 ⁇ 10 18 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less.
- the second semiconductor region 7 is made of a SiC substrate. That is, the chip 2 has a stacked structure including a SiC substrate and a SiC epitaxial layer.
- the second semiconductor region 7 may have a thickness of 1 ⁇ m or more and 350 ⁇ m or less.
- the thickness of the second semiconductor region 7 is preferably 5 ⁇ m or more and 50 ⁇ m or less. It is particularly preferable that the thickness of the second semiconductor region 7 is 5 ⁇ m or more and 20 ⁇ m or less.
- the thickness of the second semiconductor region 7 is preferably 10 ⁇ m or more.
- the thickness of the second semiconductor region 7 may exceed the thickness of the first semiconductor region 6.
- the thickness of the second semiconductor region 7 may be less than the thickness of the first semiconductor region 6.
- the SiC semiconductor device 1A includes an active surface 8 formed on the first main surface 3, an outer surface 9, and first to fourth connecting surfaces 10A to 10D.
- the active surface 8, the outer surface 9, and the first to fourth connection surfaces 10A to 10D define an active plateau 11 on the first main surface 3.
- the active surface 8 may be referred to as a "first surface”
- the outer surface 9 may be referred to as a "second surface”
- the first to fourth connection surfaces 10A to 10D may be referred to as "connection surfaces”.
- the active surface 8, the outer surface 9, and the first to fourth connection surfaces 10A to 10D (ie, the active plateau 11) may be considered as constituent elements of the chip 2 (first main surface 3).
- the active surface 8 is formed at a distance inward from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
- the active surface 8 has a flat surface formed by a c-plane (Si-plane).
- the active surface 8 is formed into a rectangular shape having four sides parallel to the first to fourth side surfaces 5A to 5D in plan view.
- the outer surface 9 is located outside the active surface 8 and is recessed from the active surface 8 in the thickness direction of the chip 2 (toward the second main surface 4 side). Specifically, the outer surface 9 is recessed to a depth less than the thickness of the first semiconductor region 6 so as to expose the first semiconductor region 6.
- the outer surface 9 extends in a band shape along the active surface 8 in a plan view, and is formed into an annular shape (specifically, a square annular shape) surrounding the active surface 8.
- the outer surface 9 has a flat surface formed by a c-plane (Si-plane), and is formed substantially parallel to the active surface 8 .
- the outer surface 9 is continuous with the first to fourth side surfaces 5A to 5D.
- the first to fourth connection surfaces 10A to 10D extend in the c-axis direction and connect the active surface 8 and the outer surface 9.
- the first connection surface 10A is located on the first side surface 5A side
- the second connection surface 10B is located on the second side surface 5B side
- the third connection surface 10C is located on the third side surface 5C side
- the fourth connection surface 10D is located on the third side surface 5C side. is located on the fourth side surface 5D side.
- the first connection surface 10A and the second connection surface 10B extend in the a-axis direction and face each other in the m-axis direction in plan view. That is, the first side surface 5A and the second side surface 5B are formed by the m-plane.
- the third connection surface 10C and the fourth connection surface 10D extend in the m-axis direction and face each other in the a-axis direction in plan view. That is, the third side surface 5C and the fourth side surface 5D are formed by the a-plane.
- the first to fourth connection surfaces 10A to 10D may extend substantially perpendicularly between the active surface 8 and the outer surface 9 so that a quadrangular prism-shaped active plateau 11 is defined.
- the first to fourth connection surfaces 10A to 10D may be inclined downward from the active surface 8 toward the outer surface 9 so that a square pyramid-shaped active plateau 11 is defined.
- the SiC semiconductor device 1A includes an active plateau 11 that is partitioned into a projecting shape in the first semiconductor region 6 on the first main surface 3.
- the active plateau 11 is formed only in the first semiconductor region 6 and not in the second semiconductor region 7.
- SiC semiconductor device 1A includes a p-type body region 12 formed in the surface layer of active surface 8.
- Body region 12 may have a p-type impurity concentration (peak value) of 1.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 19 cm ⁇ 3 or less.
- the body region 12 is formed in the surface layer of the first semiconductor region 6 at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side, and is connected to the second semiconductor region 7 with a part of the first semiconductor region 6 in between. is facing.
- the body region 12 is formed in a layer extending along the active surface 8 .
- the body region 12 may be exposed from the first to fourth connection surfaces 10A to 10D.
- the SiC semiconductor device 1A includes a first trench structure 15 formed in the active surface 8.
- a gate potential is applied to the first trench structure 15 .
- the first trench structure 15 may be referred to as a "trench gate wiring structure".
- the first trench structure 15 penetrates the body region 12 and reaches the first semiconductor region 6 .
- the first trench structure 15 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side, and faces the second semiconductor region 7 with a part of the first semiconductor region 6 interposed therebetween.
- the first trench structure 15 has a depth approximately equal to the depth of the outer surface 9.
- the first trench structure 15 is formed at the periphery of the active surface 8 at a distance from the periphery (first to fourth connection surfaces 10A to 10D) of the active surface 8, and surrounds the inner part of the active surface 8. It extends in a band shape.
- the first trench structure 15 is formed in an annular shape (specifically, a square annular shape) extending along the first to fourth connection surfaces 10A to 10D.
- the first trench structure 15 includes a pad portion 15a and a line portion 15b.
- the pad portion 15a is arranged at a peripheral portion of the active surface 8 at a distance from the center portion of the third connection surface 10C, and is formed in a rectangular shape in a plan view.
- the line portion 15b is drawn out from the pad portion 15a in a band shape and extends along the periphery of the active surface 8 so as to surround the inner portion of the active surface 8.
- the line portion 15b is formed narrower than the pad portion 15a.
- the first trench structure 15 includes a first trench 16, a first insulating film 17, and a first buried electrode 18.
- the first trench 16 may be called a "wiring trench”
- the first insulating film 17 may be called a “wiring insulating film”
- the first buried electrode 18 may be called a “wiring buried electrode.”
- the first trench 16 is formed in the active surface 8 and defines the walls of the first trench structure 15 .
- the first insulating film 17 covers the wall surface of the first trench 16 in the form of a film.
- the first insulating film 17 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
- the first insulating film 17 has a single layer structure made of a silicon oxide film. It is particularly preferable that the first insulating film 17 includes a silicon oxide film made of an oxide of the chip 2 .
- the first buried electrode 18 is buried in the first trench 16 with the first insulating film 17 in between.
- the first buried electrode 18 may protrude above the first main surface 3.
- the first buried electrode 18 may have a portion drawn out from the first trench 16 onto the first main surface 3 .
- the first buried electrode 18 may include conductive polysilicon.
- the SiC semiconductor device 1A includes a plurality of second trench structures 20 formed on the active surface 8.
- a source potential is applied to the plurality of second trench structures 20 .
- the second trench structure 20 may be referred to as a "trench source structure".
- a plurality of second trench structures 20 are formed inwardly of active surface 8 and spaced apart from first trench structures 15 .
- the plurality of second trench structures 20 penetrate the body region 12 and reach the first semiconductor region 6 .
- the plurality of second trench structures 20 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between. .
- the plurality of second trench structures 20 have a depth approximately equal to the depth of the first trench structure 15.
- the plurality of second trench structures 20 have a depth approximately equal to the depth of the outer surface 9. It is preferable that the second trench structure 20 is formed narrower than the first trench structure 15 .
- the plurality of second trench structures 20 are arranged at intervals in the a-axis direction and the m-axis direction in plan view.
- the plurality of second trench structures 20 may be arranged in a matrix in a plan view.
- the SiC semiconductor device 1A includes a plurality of second trench structures 20 arranged at intervals so as to face each other in the a-axis direction and the m-axis direction.
- the plurality of second trench structures 20 may be arranged in a staggered manner in a plan view.
- the SiC semiconductor device 1A includes a plurality of second trench structures 20 arranged at intervals in a line in the a-axis direction, and a plurality of groups arranged at intervals in the m-axis direction. You can stay there.
- the plurality of second trench structures 20 belonging to one group are arranged in the a-axis direction so as to face a region (for example, an intermediate portion) between the plurality of second trench structures 20 belonging to the other group in the m-axis direction. It is placed off-center.
- the SiC semiconductor device 1A includes a plurality of second trench structures 20 arranged at intervals in a row in the m-axis direction, and a plurality of groups arranged at intervals in the a-axis direction.
- the plurality of second trench structures 20 belonging to one group are arranged in the m-axis direction so as to face a region (for example, an intermediate portion) between the plurality of second trench structures 20 belonging to the other group in the a-axis direction. It is placed off-center.
- the second trench structure 20 is formed into an annular shape (specifically, a square annular shape) extending in the a-axis direction and the m-axis direction in plan view.
- the second trench structure 20 includes an inner wall 21 , an outer wall 22 and a bottom wall 23 .
- the inner wall 21 forms the inner edge of the second trench structure 20 and is formed in a rectangular shape extending in the a-axis direction and the m-axis direction in plan view. Specifically, the inner wall 21 includes a pair of first inner walls 21A and a pair of second inner walls 21B.
- the pair of first inner walls 21A extend in the a-axis direction and face each other in the m-axis direction. That is, the pair of first inner walls 21A are partitioned by the m-plane.
- the pair of second inner walls 21B extend in the m-axis direction so as to be connected to the pair of first inner walls 21A, and face each other in the a-axis direction. That is, the pair of second inner walls 21B are partitioned by the a-plane.
- the inner wall 21 defines a square first mesa portion 24 on the active surface 8 .
- the outer wall 22 forms the outer edge of the second trench structure 20 and surrounds the inner wall 21 in plan view.
- the outer wall 22 is formed into a rectangular shape extending in the a-axis direction and the m-axis direction.
- the outer wall 22 includes a pair of first outer walls 22A and a pair of second outer walls 22B.
- the pair of first outer walls 22A extend in the a-axis direction and face each other in the m-axis direction. In other words, the pair of first outer walls 22A are partitioned by the m-plane.
- the pair of second outer walls 22B extend in the m-axis direction so as to be connected to the pair of first outer walls 22A, and face each other in the a-axis direction. In other words, the pair of second outer walls 22B are partitioned by the a-plane.
- the bottom wall 23 connects the inner wall 21 and the outer wall 22 and is formed into an annular shape (specifically, a square annular shape) extending in the a-axis direction and the m-axis direction in plan view.
- the bottom wall 23 includes a pair of first bottom walls 23A and a pair of second bottom walls 23B.
- the pair of first bottom walls 23A extend in a band shape in the a-axis direction.
- the pair of second bottom walls 23B extend in a band shape in the m-axis direction so as to be connected to the pair of first bottom walls 23A.
- the bottom wall 23 is formed by a c-plane.
- the active surface 8 first main surface 3
- the bottom wall 23 may have an off direction and an off angle.
- the second trench structure 20 includes a second trench 25, a second insulating film 26, and a second buried electrode 27.
- the second trench 25 may be called a "source trench”
- the second insulating film 26 may be called a “source insulating film”
- the second buried electrode 27 may be called a “source buried electrode.”
- the second trench 25 is formed in the active surface 8 and partitions the walls (inner wall 21, outer wall 22, and bottom wall 23) of the second trench structure 20.
- the second insulating film 26 covers the wall surface of the second trench 25 in the form of a film.
- the second insulating film 26 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
- the second insulating film 26 has a single layer structure made of a silicon oxide film. It is particularly preferable that the second insulating film 26 includes a silicon oxide film made of an oxide of the chip 2 .
- the second buried electrode 27 is buried in the second trench 25 with the second insulating film 26 interposed therebetween.
- the second buried electrode 27 may include conductive polysilicon.
- the SiC semiconductor device 1A includes a third trench structure 30 formed on the active surface 8 at a distance from the plurality of second trench structures 20. A gate potential is applied to the third trench structure 30.
- the third trench structure 30 may be referred to as a "trench gate structure.” The third trench structure 30 penetrates the body region 12 and reaches the first semiconductor region 6.
- the third trench structure 30 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side, and faces the second semiconductor region 7 with a part of the first semiconductor region 6 in between. It is preferable that the third trench structure 30 has a depth substantially equal to the depth of the first trench structure 15 (second trench structure 20). Preferably, the third trench structure 30 has a depth approximately equal to the depth of the outer surface 9. It is preferable that the third trench structure 30 is formed narrower than the first trench structure 15. Preferably, the width of the third trench structure 30 is approximately equal to the width of the second trench structure 20.
- the third trench structure 30 is formed in a lattice shape extending in the a-axis direction and the m-axis direction in a region between the plurality of second trench structures 20 so as to surround the plurality of second trench structures 20 in a plan view.
- the third trench structure 30 is formed in a ring shape (specifically, a square ring shape) surrounding each second trench structure 20 in plan view.
- the third trench structure 30 defines a plurality of second mesa portions 31 extending in an annular shape (specifically, a square annular shape) between the third trench structure 30 and the outer wall 22 of the plurality of second trench structures 20 .
- the third trench structure 30 is electrically and mechanically connected to the first trench structure 15 at the periphery of the active surface 8 .
- the third trench structure 30 includes a plurality of third trench structures 30A extending in the a-axis direction and a plurality of third trench structures 30B extending in the m-axis direction.
- the plurality of third trench structures 30A are formed at intervals in the m-axis direction from the plurality of first outer walls 22A so as to face the plurality of first outer walls 22A in the m-axis direction, and are spaced from the plurality of first outer walls 22A in the m-axis direction.
- the area between 22A and 22A extends in a belt shape in the a-axis direction.
- the plurality of third trench structures 30A are electrically and mechanically connected to the first trench structure 15 at the periphery of the active surface 8.
- Each third trench structure 30A has a pair of first gate side walls 32 extending in the a-axis direction and a first gate bottom wall 33 extending in the a-axis direction.
- the pair of first gate side walls 32 are formed by the m-plane, and the first gate bottom wall 33 is formed by the c-plane.
- the active surface 8 first main surface 3
- the first gate bottom wall 33 Like the main surface 3), it may have an off direction and an off angle.
- the plurality of third trench structures 30B are formed at intervals in the a-axis direction from the plurality of second outer walls 22B so as to face the plurality of second outer walls 22B in the a-axis direction, and are spaced from the plurality of second outer walls 22B in the a-axis direction.
- the region between 22B and 22B extends in a belt shape in the m-axis direction.
- the plurality of third trench structures 30B intersect (specifically, perpendicularly intersect with) the plurality of third trench structures 30A in the inner part of the active surface 8, and form the plurality of trench intersections 34 together with the plurality of third trench structures 30A. is forming.
- the plurality of trench intersections 34 each form a crossroad in plan view.
- the plurality of second trench structures 20 are arranged in a staggered manner in plan view, the plurality of trench intersections 34 each form a T-junction in plan view.
- the plurality of third trench structures 30B are electrically and mechanically connected to the first trench structure 15 at the periphery of the active surface 8.
- Each third trench structure 30B has a pair of second gate side walls 35 extending in the m-axis direction and a second gate bottom wall 36 extending in the m-axis direction.
- the pair of second gate side walls 35 are formed by the a-plane
- the second gate bottom wall 36 is formed by the c-plane.
- the active surface 8 first main surface 3
- the second gate bottom wall 36 Like the main surface 3), it may have an off direction and an off angle.
- the trench intersection 34 is formed by the intersection of the first gate bottom wall 33 and the second gate bottom wall 36 .
- the third trench structure 30 includes a third trench 37, a third insulating film 38, and a third buried electrode 39.
- the third trench 37 may be called a "gate trench”
- the third insulating film 38 may be called a "gate insulating film”
- the third buried electrode 39 may be called a "gate buried electrode.”
- the third trench 37 is formed in the active surface 8 and defines the walls of the third trench structure 30.
- the third trench 37 communicates with the first trench 16 at the peripheral edge of the active surface 8 .
- the third insulating film 38 covers the wall surface of the third trench 37 in the form of a film.
- the third insulating film 38 is connected to the first insulating film 17 at a communication portion between the first trench 16 and the third trench 37 .
- the third insulating film 38 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
- the third insulating film 38 has a single layer structure made of a silicon oxide film. It is particularly preferable that the third insulating film 38 includes a silicon oxide film made of the oxide of the chip 2.
- the third buried electrode 39 is buried in the third trench 37 with the third insulating film 38 in between.
- the third buried electrode 39 is electrically and mechanically connected to the first buried electrode 18 at a communication portion between the first trench 16 and the third trench 37 .
- Third buried electrode 39 may include conductive polysilicon.
- SiC semiconductor device 1A includes a plurality of n-type source regions 40 formed in a region along third trench structure 30 in the surface layer portion of body region 12. Specifically, the plurality of source regions 40 are formed in the surface layer portion of the body region 12 in the plurality of second mesa portions 31 . Each source region 40 has a higher n-type impurity concentration than the first semiconductor region 6. The n-type impurity concentration (peak value) of the source region 40 may be 1.0 ⁇ 10 18 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less. The plurality of source regions 40 are formed at intervals from the bottom of the body region 12 toward the active surface 8 , and are formed in a layered shape extending along the active surface 8 .
- each source region 40 is formed in an annular shape (specifically, a rectangular annular shape) extending along the second mesa portion 31 so as to surround each second trench structure 20 in a plan view. and connected to the third trench structure 30.
- Each source region 40 is exposed from the first outer wall 22A and the second outer wall 22B of the second trench structure 20, and is exposed from the first gate side wall 32 and the second gate side wall 35 of the third trench structure 30.
- Each source region 40 forms a channel in the body region 12 together with the first semiconductor region 6 .
- SiC semiconductor device 1A includes a plurality of p-type well regions 41 formed in regions along each second trench structure 20 within chip 2.
- the plurality of well regions 41 have a higher p-type impurity concentration than the body region 12.
- the plurality of well regions 41 may have a lower p-type impurity concentration than the body region 12.
- the p-type impurity concentration (peak value) of the well region 41 may be 1.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less.
- the well region 41 includes a well bottom wall 42, a well inner wall 43, and a well outer wall 44.
- the well bottom wall portion 42 may be referred to as a “first well portion”
- the well inner wall portion 43 may be referred to as a “second well portion”
- the well outer wall portion 44 may be referred to as a “third well portion.”
- the well bottom wall portion 42 is formed in a region along the bottom wall 23 of the second trench structure 20. Specifically, the well bottom wall portion 42 is formed in a region along the pair of first bottom walls 23A and the pair of second bottom walls 23B.
- the well bottom wall portion 42 is formed in an annular shape (specifically, a square annular shape) extending along the bottom wall 23 of the second trench structure 20 in plan view, and covers the entire area of the bottom wall 23 of the second trench structure 20. ing.
- the well bottom wall portion 42 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side, and faces the second semiconductor region 7 with a part of the first semiconductor region 6 interposed therebetween.
- the well inner wall portion 43 is drawn out from the well bottom wall portion 42 toward the inner wall 21 side of the second trench structure 20 and is formed in a region along the inner wall 21 . Specifically, the well inner wall portion 43 is formed in a region within the first mesa portion 24 along the pair of first inner walls 21A and the pair of second inner walls 21B.
- the well inner wall portion 43 is formed in an annular shape (specifically, a square annular shape) extending along the inner wall 21 so as to surround the inner part of the body region 12 in a plan view.
- the well inner wall portion 43 is connected to the body region 12 at the surface layer portion of the first mesa portion 24 .
- the thickness of the well inner wall 43 with respect to the inner wall 21 is smaller than the thickness of the well bottom wall 42 with respect to the bottom wall 23.
- the well outer wall portion 44 is drawn out from the bottom wall 23 side of the second trench structure 20 to the outer wall 22 side of the second trench structure 20 and is formed in a region along the outer wall 22. Specifically, the well outer wall portion 44 is formed in a region of the second mesa portion 31 along the pair of first outer walls 22A and the pair of second outer walls 22B.
- the well outer wall portion 44 is formed in an annular shape (specifically, a square annular shape) surrounding the second trench structure 20 at a distance from the third trench structure 30 in the second mesa portion 31 .
- the well outer wall portion 44 is connected to the body region 12 at the surface layer portion of the second mesa portion 31 .
- the thickness of the well outer wall 44 based on the outer wall 22 is smaller than the thickness of the well bottom wall 42 based on the bottom wall 23.
- SiC semiconductor device 1A includes a plurality of p-type contact regions 50 formed in regions along each second trench structure 20 within chip 2. Specifically, the plurality of contact regions 50 are each formed in a region along the corresponding second trench structure 20 within the corresponding well region 41 .
- the plurality of contact regions 50 have a higher p-type impurity concentration than the body region 12.
- the plurality of contact regions 50 have a higher p-type impurity concentration than the well region 41.
- the p-type impurity concentration (peak value) of the contact region 50 may be 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less.
- Contact region 50 preferably contains aluminum (Al) as a p-type impurity.
- contact region 50 is formed in the well region 41 at a distance from the pair of second outer walls 22B of the second trench structure 20 in the a-axis direction.
- contact region 50 includes a first contact region 51, a second contact region 52, and a third contact region 53.
- the first to third contact regions 51 to 53 are formed in different positional relationships (relative positions) with respect to one second trench structure 20 within the cell region surrounded by the third trench structure 30.
- the first contact region 51 is formed in the well region 41 at a distance from the pair of second outer walls 22B of the second trench structure 20 in the a-axis direction, and is formed in a region along the pair of second outer walls 22B. Not yet.
- the first contact region 51 is formed in the well region 41 at a distance from the pair of second inner walls 21B of the second trench structure 20 in the a-axis direction, and is formed in a region along the pair of second inner walls 21B.
- the first contact region 51 is formed in a region along one of the first bottom walls 23A of the second trench structure 20 at an interval in the a-axis direction from the pair of second bottom walls 23B of the second trench structure 20 in the well region 41. It is not formed in the region along the second bottom wall 23B.
- the first contact region 51 is preferably formed in a region along the widthwise intermediate portion of one of the first bottom walls 23A in plan view.
- the first contact region 51 includes a first bottom wall portion 54, a first inner wall portion 55, and a first outer wall portion 56.
- the first bottom wall portion 54 may be referred to as a “first contact portion”
- the first inner wall portion 55 may be referred to as a “second contact portion”
- the first outer wall portion 56 may be referred to as a “third contact portion.” good.
- the first bottom wall portion 54 is formed in the well region 41 (well bottom wall portion 42) in a region along one of the first bottom walls 23A at a distance from the pair of second bottom walls 23B.
- the first bottom wall portion 54 is preferably formed in a region along the center of the first bottom wall 23A.
- the first bottom wall portion 54 is formed at a distance from the bottom of the well region 41 toward the first bottom wall 23A, and faces the first semiconductor region 6 with a part of the well region 41 interposed therebetween.
- the first inner wall portion 55 is drawn out from the first bottom wall portion 54 in the well region 41 (well inner wall portion 43) along the m-axis direction toward one first inner wall 21A side of the second trench structure 20, and is It is formed in a region along the first inner wall 21A of.
- the first inner wall portion 55 is formed in a region along the inner portion of the first inner wall 21A with an interval in the a-axis direction from the pair of second inner walls 21B.
- the first inner wall portion 55 is preferably formed in a region along the center of the first inner wall 21A.
- the first inner wall portion 55 is drawn out from the well region 41 into the body region 12 in the first mesa portion 24 .
- the first inner wall portion 55 has a first exposed portion 57 exposed from the active surface 8 in the first mesa portion 24 .
- the first exposed portion 57 extends in a layered manner from the bottom of the body region 12 toward the active surface 8 at intervals along the active surface 8, and faces the first semiconductor region 6 with a part of the body region 12 in between. There is.
- the thickness of the first inner wall portion 55 based on the first inner wall 21A is smaller than the thickness of the first bottom wall portion 54 based on the first bottom wall 23A.
- the first outer wall portion 56 is drawn out from the first bottom wall portion 54 in the well region 41 (well outer wall portion 44) along the m-axis direction toward one first outer wall 22A side of the second trench structure 20, and is It is formed in a region along the first outer wall 22A of.
- the first outer wall portion 56 is spaced from the pair of second outer walls 22B in the a-axis direction and is formed in a region along the inner portion of the first outer wall 22A.
- the first outer wall portion 56 is preferably formed in a region along the center of the first outer wall 22A.
- the first outer wall portion 56 is drawn out from the well region 41 into the body region 12 at the second mesa portion 31 .
- the first outer wall portion 56 has a second exposed portion 58 exposed from the active surface 8 in the second mesa portion 31 .
- the second exposed portion 58 extends in a layered manner from the bottom of the body region 12 toward the active surface 8 side at intervals along the active surface 8, and faces the first semiconductor region 6 with a part of the body region 12 in between. There is.
- the second exposed portion 58 is formed at a distance from the third trench structure 30 toward the second trench structure 20 and is connected to the source region 40 .
- the thickness of the first outer wall portion 56 based on the first outer wall 22A is smaller than the thickness of the first bottom wall portion 54 based on the first bottom wall 23A.
- the second contact region 52 is formed in the well region 41 in a region different from the first contact region 51 with an interval in the a-axis direction from the pair of second outer walls 22B of the second trench structure 20. It is not formed in the area along the second outer wall 22B.
- the second contact region 52 is formed in the well region 41 at a distance from the pair of second inner walls 21B of the second trench structure 20 in the a-axis direction, and is formed in a region along the pair of second inner walls 21B. Not yet.
- the second contact region 52 is a region along the other first bottom wall 23A of the second trench structure 20 at an interval in the a-axis direction from the pair of second bottom walls 23B of the second trench structure 20 in the well region 41. It is not formed in the region along the pair of second bottom walls 23B.
- the second contact region 52 is preferably formed in a region facing the first contact region 51 in the m-axis direction in plan view.
- the second contact region 52 is preferably formed in a region along the widthwise intermediate portion of the other first bottom wall 23A in plan view.
- the second contact region 52 includes a second bottom wall portion 59, a second inner wall portion 60, and a second outer wall portion 61.
- the second bottom wall portion 59 may be referred to as a “first contact portion”
- the second inner wall portion 60 may be referred to as a “second contact portion”
- the second outer wall portion 61 may be referred to as a “third contact portion.” good.
- the second bottom wall portion 59 is formed in the well region 41 (well bottom wall portion 42) in a region spaced apart from the pair of second bottom walls 23B and along the other first bottom wall 23A.
- the second bottom wall portion 59 is preferably formed in a region along the center of the first bottom wall 23A.
- the second bottom wall portion 59 faces the first semiconductor region 6 with a part of the well region 41 interposed therebetween.
- the second inner wall portion 60 is drawn out from the second bottom wall portion 59 in the well region 41 (well inner wall portion 43) along the m-axis direction toward the other first inner wall 21A side of the second trench structure 20. It is formed in a region along the first inner wall 21A of.
- the second inner wall portion 60 is formed in a region along the inner part of the first inner wall 21A with an interval in the a-axis direction from the pair of second inner walls 21B.
- the second inner wall portion 60 is preferably formed in a region along the center of the first inner wall 21A.
- the second inner wall portion 60 is drawn out from the well region 41 into the body region 12 in the first mesa portion 24 .
- the second inner wall portion 60 has a third exposed portion 62 exposed from the active surface 8 in the first mesa portion 24 .
- the third exposed portion 62 extends in a layered manner along the active surface 8 at intervals from the bottom of the body region 12 toward the active surface 8, and faces the first semiconductor region 6 with a part of the body region 12 in between. There is.
- the thickness of the second inner wall portion 60 based on the first inner wall 21A is smaller than the thickness of the second bottom wall portion 59 based on the first bottom wall 23A.
- the second outer wall portion 61 is drawn out from the second bottom wall portion 59 in the well region 41 (well outer wall portion 44) along the m-axis direction toward the other first outer wall 22A side of the second trench structure 20, and It is formed in a region along the first outer wall 22A of.
- the second outer wall portion 61 is formed in a region along the inner portion of the first outer wall 22A with an interval in the a-axis direction from the pair of second outer walls 22B.
- the second outer wall portion 61 is preferably formed in a region along the center of the first outer wall 22A.
- the second outer wall portion 61 is drawn out from the well region 41 into the body region 12 at the second mesa portion 31 .
- the second outer wall portion 61 has a fourth exposed portion 63 exposed from the active surface 8 in the second mesa portion 31 .
- the fourth exposed portion 63 extends in a layered manner along the active surface 8 at intervals from the bottom of the body region 12 toward the active surface 8 side, and faces the first semiconductor region 6 with a part of the body region 12 in between. There is.
- the fourth exposed portion 63 is formed at a distance from the third trench structure 30 toward the second trench structure 20 and is connected to the source region 40 .
- the thickness of the second outer wall portion 61 based on the first outer wall 22A is smaller than the thickness of the second bottom wall portion 59 based on the first bottom wall 23A.
- the third contact region 53 is formed in the surface layer portion of the body region 12 in the first mesa portion 24 .
- the third contact region 53 extends in a layered manner from the bottom of the body region 12 toward the active surface 8 at intervals along the active surface 8, and faces the first semiconductor region 6 with a part of the body region 12 in between. There is. It is preferable that the third contact region 53 is formed in the body region 12 at a distance from the pair of second inner walls 21B of the second trench structure 20 in the a-axis direction.
- the third contact region 53 is not formed in a region along the pair of second inner walls 21B.
- the third contact region 53 is formed in the first mesa portion 24 in a band shape extending in the m-axis direction, and is connected to the first exposed portion 57 of the first contact region 51 and the third exposed portion 62 of the second contact region 52. There is.
- the contact region 50 integrally includes the first to third contact regions 51 to 53, and is formed in a band shape extending in the m-axis direction in plan view.
- the contact region 50 has a first width W1 in the m-axis direction and a second width W2, which is less than the first width W1, in the a-axis direction.
- the first width W1 is larger than the width of the second trench structure 20.
- the width of the second trench structure 20 is the width in the direction perpendicular to the direction in which the second trench structure 20 extends.
- the first width W1 is larger than the width of the second inner wall 21B of the second trench structure 20.
- the first width W1 is larger than the width of the second outer wall 22B of the second trench structure 20.
- the second width W2 is smaller than the width of the first outer wall 22A of the second trench structure 20.
- the second width W2 is smaller than the width of the first inner wall 21A of the second trench structure 20.
- the second width W2 is preferably smaller than the width of the second trench structure 20.
- the second width W2 may be larger than the width of the second trench structure 20.
- SiC semiconductor device 1A includes a plurality of p-type gate well regions 65 formed in regions along a plurality of trench intersections 34 within chip 2.
- the plurality of gate well regions 65 have a lower p-type impurity concentration than the contact region 50.
- the plurality of gate well regions 65 have a higher p-type impurity concentration than the body region 12.
- the plurality of gate well regions 65 may have a lower p-type impurity concentration than the body region 12.
- the plurality of gate well regions 65 have approximately the same p-type impurity concentration as the well region 41.
- the p-type impurity concentration (peak value) of the gate well region 65 may be 1.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less.
- the plurality of gate well regions 65 are formed in regions along the plurality of trench intersections 34 at intervals in the a-axis direction and the m-axis direction, and are formed on the bottom wall of the third trench structure 30 (the first gate bottom wall 33 and the first gate bottom wall 33). A region of the two-gate bottom wall 36) outside the plurality of trench intersections 34 is exposed.
- Each gate well region 65 covers the first gate side wall 32 of the third trench structure 30A and the second gate side wall 35 of the third trench structure 30B at the corner of each second mesa portion 31, and It is connected to the body region 12 at the surface layer portion.
- the plurality of gate well regions 65 are formed at intervals from the bottom of the first semiconductor region 6 toward the active surface 8 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
- the bottoms of the plurality of gate well regions 65 are preferably formed at approximately the same depth as the bottoms of the well regions 41.
- SiC semiconductor device 1A includes a wiring well region 66 formed in a region along the wall surface of first trench structure 15 within chip 2.
- Wiring well region 66 has a lower p-type impurity concentration than contact region 50. In this form, wiring well region 66 has a higher p-type impurity concentration than body region 12.
- the wiring well region 66 may have a lower p-type impurity concentration than the body region 12.
- wiring well region 66 has approximately the same p-type impurity concentration as well region 41 .
- the p-type impurity concentration (peak value) of the wiring well region 66 may be 1.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less.
- the wiring well region 66 is formed in the pad portion 15 a and the line portion 15 b of the first trench structure 15 in a region along the inner wall, outer wall, and bottom wall of the first trench structure 15 , and is formed in the body region 12 in the surface layer portion of the active surface 8 . It is connected to the.
- the wiring well region 66 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side, and faces the second semiconductor region 7 with a part of the first semiconductor region 6 interposed therebetween.
- the bottom of the wiring well region 66 is preferably formed at a depth approximately equal to the bottom of the well region 41.
- SiC semiconductor device 1A includes a p-type outer well region 67 formed in the surface layer portion of outer surface 9. Referring to FIG. Outer well region 67 has a lower p-type impurity concentration than contact region 50. In this form, outer well region 67 has a higher p-type impurity concentration than body region 12.
- outer well region 67 may have a lower p-type impurity concentration than body region 12.
- outer well region 67 has approximately the same p-type impurity concentration as well region 41 .
- the p-type impurity concentration (peak value) of the outer well region 67 may be 1.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 18 cm ⁇ 3 or less.
- the outer well region 67 is formed at a distance from the periphery of the outer surface 9 (first to fourth side surfaces 5A to 5D) toward the active surface 8 in a plan view, and extends in a band shape along the active surface 8.
- the outer well region 67 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
- the outer well region 67 extends from the surface layer of the outer surface 9 toward the surface layer portions of the first to fourth connection surfaces 10A to 10D, and covers the first to fourth connection surfaces 10A to 10D.
- Outer well region 67 is electrically connected to body region 12 at the surface layer of active surface 8 .
- the outer well region 67 is formed at a distance from the bottom of the first semiconductor region 6 toward the outer surface 9 side, and faces the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
- the outer well region 67 is located closer to the bottom of the first semiconductor region 6 than the bottom walls 23 of the plurality of second trench structures 20 are.
- the bottom of the outer well region 67 is located closer to the bottom of the first semiconductor region 6 than the bottom of the contact region 50 (the first bottom wall 54 and the second bottom wall 59).
- the bottom of the outer well region 67 is preferably formed at a depth approximately equal to the bottom of the well region 41.
- the SiC semiconductor device 1A includes a p-type outer contact region 68 formed in the surface layer portion of the outer well region 67.
- Outer contact region 68 has a higher p-type impurity concentration than body region 12.
- Outer contact region 68 has a higher p-type impurity concentration than outer well region 67.
- outer contact region 68 has approximately the same p-type impurity concentration as contact region 50.
- the p-type impurity concentration (peak value) of the outer contact region 68 may be 1.0 ⁇ 10 17 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less.
- the outer contact region 68 preferably contains aluminum (Al) as a p-type impurity.
- the outer contact region 68 is located in the outer well at a distance from the periphery of the active surface 8 (first to fourth connection surfaces 10A to 10D) and the periphery of the outer surface 9 (first to fourth side surfaces 5A to 5D) in plan view. It is formed in the surface layer part of the region 67 and is formed in a band shape extending along the active surface 8 .
- the outer contact region 68 is formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
- the outer contact region 68 is formed at a distance from the bottom of the outer well region 67 toward the outer surface 9 side, and faces the first semiconductor region 6 with a part of the outer well region 67 in between.
- the outer contact region 68 is located closer to the bottom of the first semiconductor region 6 than the bottom walls 23 of the plurality of second trench structures 20 are.
- the bottom of the outer contact region 68 is preferably formed at a depth approximately equal to the bottom of the contact region 50 (the first bottom wall 54 and the second bottom wall 59).
- the SiC semiconductor device 1A includes at least one (preferably 2 or more and 20 or less) p-type field regions formed in the surface layer of the outer surface 9 in a region between the periphery of the outer surface 9 and the outer well region 67. Contains 69. In this form, SiC semiconductor device 1A includes four field regions 69. The plurality of field regions 69 are formed in an electrically floating state and relax the electric field within the chip 2 at the outer surface 9 .
- the number, width, depth, p-type impurity concentration, etc. of the field regions 69 are arbitrary, and can take various values depending on the electric field to be relaxed.
- the plurality of field regions 69 may have a lower p-type impurity concentration than the outer contact region 68.
- the plurality of field regions 69 may have a higher p-type impurity concentration than the outer well region 67.
- the plurality of field regions 69 may have a lower p-type impurity concentration than the outer well region 67.
- the p-type impurity concentration (peak value) of the field region 69 may be 1.0 ⁇ 10 16 cm ⁇ 3 or more and 1.0 ⁇ 10 21 cm ⁇ 3 or less.
- the plurality of field regions 69 are arranged at intervals from the outer contact region 68 side to the peripheral edge side of the outer surface 9.
- the plurality of field regions 69 are formed in a band shape extending along the active surface 8 in plan view.
- the plurality of field regions 69 are formed in an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
- the plurality of field regions 69 are formed at intervals from the bottom of the first semiconductor region 6 to the outer surface 9 side, and face the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
- the plurality of field regions 69 are located closer to the bottom of the first semiconductor region 6 than the bottom walls 23 of the plurality of second trench structures 20 .
- the bottoms of the plurality of field regions 69 are located closer to the bottom of the first semiconductor region 6 than the bottoms of the contact regions 50 (the first bottom wall 54 and the second bottom wall 59).
- the bottoms of the plurality of field regions 69 may be formed at approximately the same depth as the bottom of the well region 41.
- the SiC semiconductor device 1A includes a main surface insulating film 70 that covers the first main surface 3.
- the main surface insulating film 70 has a laminated structure including a first main surface insulating film 71 and a second main surface insulating film 72.
- the first main surface insulating film 71 covers the active surface 8, the outer surface 9, and the first to fourth connection surfaces 10A to 10D.
- the first main surface insulating film 71 is continuous with the first insulating film 17 and the third insulating film 38 on the active surface 8, and exposes the first buried electrode 18, the second buried electrode 27, and the third buried electrode 39. .
- the main surface insulating film 70 covers the outer contact region 68, the outer well region 67, and the plurality of field regions 69 on the outer surface 9 and the first to fourth connection surfaces 10A to 10D.
- the first main surface insulating film 71 may be continuous with the first to fourth side surfaces 5A to 5D.
- the outer wall of the first main surface insulating film 71 may be a ground surface having grinding marks.
- the outer wall of the first main surface insulating film 71 may form one ground surface with the first to fourth side surfaces 5A to 5D.
- the outer wall of the first main surface insulating film 71 may be made of a smooth surface without any grinding marks.
- the outer wall of the first main surface insulating film 71 may be formed at a distance inward from the periphery of the outer surface 9, and the first semiconductor region 6 may be exposed from the periphery of the outer surface 9.
- the first main surface insulating film 71 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
- the first main surface insulating film 71 has a single layer structure made of a silicon oxide film. It is particularly preferable that the first main surface insulating film 71 includes a silicon oxide film made of an oxide of the chip 2 .
- the second main surface insulating film 72 covers the active surface 8, the outer surface 9, and the first to fourth connection surfaces 10A to 10D with the first main surface insulating film 71 in between.
- the second main surface insulating film 72 covers the first trench structure 15 and the third trench structure 30 on the active surface 8 .
- the second main surface insulating film 72 covers the outer contact region 68, the outer well region 67, and the plurality of field regions 69 on the outer surface 9 and the first to fourth connection surfaces 10A to 10D.
- the second main surface insulating film 72 is continuous with the first to fourth side surfaces 5A to 5D.
- the outer wall of the second main surface insulating film 72 may be made of a ground surface having grinding marks.
- the outer wall of the second main surface insulating film 72 may form one ground surface with the first to fourth side surfaces 5A to 5D.
- the outer wall of the second main surface insulating film 72 may be made of a smooth surface without any grinding marks.
- the outer wall of the second main surface insulating film 72 may be formed at a distance inward from the periphery of the outer surface 9, and the first semiconductor region 6 may be exposed from the periphery of the outer surface 9.
- the second main surface insulating film 72 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. In this form, the second main surface insulating film 72 has a single layer structure made of a silicon oxide film.
- the SiC semiconductor device 1A includes a sidewall structure 73 disposed within the main surface insulating film 70 so as to cover at least one of the first to fourth connection surfaces 10A to 10D on the outer side surface 9.
- the sidewall structure 73 is disposed on the first main surface insulating film 71 and covered with the second main surface insulating film 72.
- the sidewall structure 73 is formed into an annular shape (specifically, a square annular shape) surrounding the active surface 8 in plan view.
- Sidewall structure 73 may include an inorganic insulator or polysilicon.
- the SiC semiconductor device 1A includes one or more (one in this form) first gate opening 74 formed in the main surface insulating film 70.
- the first gate opening 74 exposes the pad portion 15a of the first trench structure 15.
- SiC semiconductor device 1A includes one or more (one in this form) second gate opening 75 formed in main surface insulating film 70.
- the second gate opening 75 extends in a strip shape along the line portion 15b of the first trench structure 15, and exposes the first buried electrode 18 of the line portion 15b.
- the SiC semiconductor device 1A includes a plurality of source openings 76 formed at intervals in the main surface insulating film 70.
- the plurality of source openings 76 expose corresponding second trench structures 20, corresponding first mesa portions 24, and corresponding second mesa portions 31, respectively.
- the plurality of source openings 76 expose the body region 12 and the contact region 50 from the corresponding first mesa portion 24 and expose the source region 40 and the contact region 50 from the corresponding second mesa portion 31 .
- each source opening 76 is formed into a rectangular shape in plan view.
- the SiC semiconductor device 1A includes one or more (one in this form) outer opening 77 formed in the main surface insulating film 70.
- the outer opening 77 extends in a band-like or annular shape along the outer contact region 68 and exposes the outer contact region 68.
- the SiC semiconductor device 1A includes a gate electrode 80 disposed on the main surface insulating film 70.
- Gate electrode 80 may be referred to as a "gate main surface electrode.”
- Gate electrode 80 includes a gate pad electrode 81 and a gate line electrode 82.
- the gate pad electrode 81 is arranged on the pad portion 15 a of the first trench structure 15 at a distance from the periphery of the active surface 8 . In this form, the gate pad electrode 81 is formed into a rectangular shape in plan view.
- the gate pad electrode 81 enters the first gate opening 74 from above the main surface insulating film 70 and is electrically connected to the first buried electrode 18 of the pad portion 15a.
- the gate line electrode 82 is drawn out from the gate pad electrode 81 onto the line portion 15b of the first trench structure 15.
- the gate line electrode 82 covers the line portion 15b at a distance from the periphery of the active surface 8.
- the gate line electrode 82 is formed in a band shape extending along the line portion 15b in plan view.
- the gate line electrode 82 extends along the first to third side surfaces 5A to 5C (first to third connection surfaces 10A to 10C), and extends along the fourth side surface 5D (fourth connection surface 10D). It has a pair of open ends 83 at.
- the gate line electrode 82 enters the second gate opening 75 from above the main surface insulating film 70 and is electrically connected to the first buried electrode 18 of the line portion 15b.
- the gate electrode 80 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
- the gate electrode 80 is made of at least one of a pure Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It may contain one.
- the gate electrode 80 has a stacked structure including a Ti film, a TiN film, and an Al alloy film (AlCu alloy film in this embodiment) stacked in this order from the chip 2 side.
- the SiC semiconductor device 1A includes a source electrode 85 arranged on the main surface insulating film 70 at a distance from the gate electrode 80.
- Source electrode 85 may also be referred to as a "source main surface electrode.”
- Source electrode 85 includes a source pad electrode 86 and a source line electrode 87.
- the source pad electrode 86 is arranged on the main surface insulating film 70 in a region defined by the gate pad electrode 81 and the gate line electrode 82, and covers the plurality of second trench structures 20 and third trench structures 30. .
- the source pad electrode 86 is formed in a polygonal shape having a concave portion recessed along the gate pad electrode 81 in a plan view.
- the source pad electrode 86 covers the plurality of third trench structures 30 with the main surface insulating film 70 in between, and enters into the plurality of source openings 76 from above the main surface insulating film 70.
- the source pad electrode 86 is electrically connected to the second buried electrode 27 of the corresponding second trench structure 20, the corresponding first mesa portion 24, and the corresponding second mesa portion 31 within the corresponding source opening 76.
- the source pad electrode 86 is electrically connected to the body region 12 and the contact region 50 at the corresponding first mesa section 24 and electrically connected to the source region 40 and the contact region 50 at the corresponding second mesa section 31. There is.
- the source line electrode 87 is drawn out from the source pad electrode 86 to the outer surface 9 in a band shape. Specifically, the source line electrode 87 is extended from the source pad electrode 86 to the outer surface 9 through a region between the pair of open ends 83 of the gate line electrode 82 .
- the source line electrode 87 has a portion facing the sidewall structure 73 with the second main surface insulating film 72 in between in the region between the active surface 8 and the outer surface 9 .
- the source line electrode 87 extends in a strip shape along the outer contact region 68 in plan view.
- the source line electrode 87 is formed in a ring shape (specifically, a square ring shape) surrounding the gate pad electrode 81, the gate line electrode 82, and the source pad electrode 86 in plan view.
- the source line electrode 87 enters the outer opening 77 from above the main surface insulating film 70 and is electrically connected to the outer contact region 68 .
- the source electrode 85 may include at least one of a Ti film, a TiN film, a W film, an Al film, a Cu film, an Al alloy film, a Cu alloy film, and a conductive polysilicon film.
- the source electrode 85 is at least one of a pure Cu film (a Cu film with a purity of 99% or more), a pure Al film (an Al film with a purity of 99% or more), an AlCu alloy film, an AlSi alloy film, and an AlSiCu alloy film. It may contain one.
- the source electrode 85 has a stacked structure including a Ti film and an Al alloy film (AlSiCu alloy film in this embodiment) stacked in this order from the chip 2 side. That is, source electrode 85 includes the same conductive material as gate electrode 80 .
- the SiC semiconductor device 1A includes a drain electrode 88 covering the second main surface 4.
- Drain electrode 88 is electrically connected to second main surface 4 .
- the drain electrode 88 forms an ohmic contact with the second semiconductor region 7 exposed from the second main surface 4 .
- the drain electrode 88 may cover the entire second main surface 4 so as to be continuous with the periphery of the chip 2 (first to fourth side surfaces 5A to 5D).
- the breakdown voltage that can be applied between the source electrode 85 and the drain electrode 88 may be 500V or more and 3000V or less.
- the SiC semiconductor device 1A includes the chip 2, the second trench structure 20 (trench structure), and the p-type contact region 50.
- Chip 2 includes a SiC single crystal and has a first main surface 3 .
- the second trench structure 20 has a first outer wall 22A (first side wall) and a second outer wall 22B (second side wall), and is formed on the first main surface 3.
- the first outer wall 22A extends in the a-axis direction of the SiC single crystal.
- the second outer wall 22B extends in the m-axis direction of the SiC single crystal. That is, the first outer wall 22A is formed by the m-plane of the SiC single crystal, and the second outer wall 22B is formed by the a-plane of the SiC single crystal.
- the contact region 50 is formed within the chip 2 in a region along the second trench structure 20 at a distance from the second outer wall 22B in the a-axis direction.
- the SiC single crystal is modified in the region along the second outer wall 22B due to the modification of the SiC single crystal accompanying the introduction of the contact region 50.
- Crystal defects along the a-plane of the crystal may occur starting from the contact region 50.
- the electrical characteristics of a SiC semiconductor device are degraded by this type of crystal defect.
- the contact region 50 is formed within the chip 2 at a distance from the second outer wall 22B in the a-axis direction. Therefore, a-plane defects (crystal defects) originating from the contact region 50 in the region along the second outer wall 22B in the chip 2 can be suppressed.
- a SiC semiconductor device 1A with improved electrical characteristics. For example, by suppressing a-plane defects starting from the contact region 50, it is possible to suppress an increase in resistance value due to the a-plane defects. For example, suppression of a-plane defects is effective in suppressing an increase in on-resistance Ron caused by the a-plane defects.
- the second trench structure 20 has a bottom wall 23 connecting the first outer wall 22A and the second outer wall 22B, and the contact region 50 extends along at least one of the bottom wall 23 and the second outer wall 22B within the chip 2. Preferably, it is formed in a region. In this case, by forming the contact region 50 along both the bottom wall 23 and the second outer wall 22B, it is possible to increase the formation area of the contact region 50 while suppressing a-plane defects. Thereby, the resistance value caused by the contact region 50 can be reduced, so that the electrical characteristics can be improved.
- the contact region 50 is formed in a band shape extending in the m-axis direction. With such a structure as well, it is possible to increase the formation area of the contact region 50 while suppressing a-plane defects. It is preferable that the contact region 50 has a first width W1 in the m-axis direction and a second width W2 less than the first width W1 in the a-axis direction.
- the distance between the second outer wall 22B and the contact region 50 can be increased.
- a-plane defects in the region along the second outer wall 22B within the chip 2 can be suppressed while suppressing the influence of misalignment.
- the second width W2 is preferably less than the width of the first outer wall 22A of the second trench structure 20.
- the first width W1 may be greater than or equal to the width of the second outer wall 22B of the second trench structure 20.
- the SiC semiconductor device 1A includes a p-type well region 41 formed in a region along the second outer wall 22B within the chip 2.
- contact region 50 preferably has a higher p-type impurity concentration than well region 41. According to this structure, the breakdown voltage can be improved by using the depletion layer that spreads starting from the well region 41 while suppressing a-plane defects starting from the contact region 50.
- the well region 41 is preferably formed in a region along the second trench structure 20 within the chip 2.
- contact region 50 is preferably formed within well region 41 .
- the well region 41 is formed within the chip 2 in a region along at least one of the bottom wall 23 and the second outer wall 22B. With the well region 41 along both the bottom wall 23 and the second outer wall 22B, the breakdown voltage can be appropriately improved.
- the SiC semiconductor device 1A includes a p-type body region 12 formed in the surface layer portion of the first main surface 3.
- the second trench structure 20 is preferably formed on the first main surface 3 so as to penetrate the body region 12.
- contact region 50 preferably has a higher impurity concentration than body region 12.
- the second trench structure 20 may be formed in an annular shape in plan view. It is preferable that the second trench structure 20 has a first bottom wall 23A extending in a strip shape in the a-axis direction and a second bottom wall 23B extending in a strip shape in the m-axis direction.
- the contact region 50 is preferably formed in a region along the first bottom wall 23A with an interval in the a-axis direction from the second bottom wall 23B. According to this structure, a-plane defects originating from the contact region 50 can be suppressed in the region along the second bottom wall 23B in the chip 2.
- the SiC semiconductor device 1A may include a first mesa portion 24 defined on the first main surface 3 by the second trench structure 20.
- the contact region 50 has a portion located in the surface layer portion of the first main surface 3 in the first mesa portion 24 . According to this structure, the formation region of the contact region 50 can be expanded using the first mesa portion 24 while suppressing a-plane defects in the region along the second outer wall 22B.
- the SiC semiconductor device 1A includes a third trench structure 30 formed on the first main surface 3 at a distance from the second trench structure 20.
- the SiC semiconductor device 1A preferably includes an n-type source region 40 formed in a region along the third trench structure 30 in the surface layer portion of the first main surface 3.
- the third trench structure 30 may be formed on the first main surface 3 at a distance from the second outer wall 22B of the second trench structure 20 in the a-axis direction so as to extend in the m-axis direction. According to this structure, a-plane defects originating from the contact region 50 can be suppressed in the region between the second trench structure 20 and the third trench structure 30.
- the third trench structure 30 may be formed on the first main surface 3 at a distance from the first outer wall 22A of the second trench structure 20 in the m-axis direction so as to extend in the a-axis direction.
- the third trench structure 30 may be formed in an annular shape surrounding the second trench structure 20 in plan view.
- the SiC semiconductor device 1A includes a chip 2, an n-type first semiconductor region 6, a p-type body region 12, a second trench structure 20 as a trench source structure, and a third trench structure 30 as a trench gate structure. , an n-type source region 40 and a p-type contact region 50.
- Chip 2 includes a SiC single crystal and has a first main surface 3 .
- the first semiconductor region 6 is formed in the surface layer portion of the first main surface 3.
- the body region 12 is formed in the surface layer portion of the first semiconductor region 6.
- the second trench structure 20 has a first outer wall 22A (first side wall) and a second outer wall 22B (second side wall), and is formed on the first main surface 3.
- the first outer wall 22A extends in the a-axis direction of the SiC single crystal.
- the second outer wall 22B extends in the m-axis direction of the SiC single crystal. That is, the first outer wall 22A is formed by the m-plane of the SiC single crystal, and the second outer wall 22B is formed by the a-plane of the SiC single crystal.
- the third trench structure 30 is formed on the first main surface 3 at a distance from the second outer wall 22B of the second trench structure 20 in the a-axis direction so as to penetrate the body region 12.
- the source region 40 is formed in a region along the third trench structure 30 in the surface layer portion of the body region 12 .
- the contact region 50 is formed within the chip 2 in a region along the second trench structure 20 at a distance from the second outer wall 22B of the second trench structure 20 in the a-axis direction.
- a-plane defects (crystal defects) originating from the contact region 50 can be suppressed in the region between the second trench structure 20 and the third trench structure 30.
- a SiC semiconductor device 1A with improved electrical characteristics. For example, by suppressing a-plane defects starting from the contact region 50, it is possible to suppress an increase in resistance value due to the a-plane defects.
- suppression of a-plane defects is effective in suppressing an increase in on-resistance Ron caused by the a-plane defects.
- FIG. 17 is a plan view corresponding to FIG. 8 and showing a SiC semiconductor device 1B according to the second embodiment.
- FIG. 18 is a sectional view taken along the line XVIII-XVIII shown in FIG. 17.
- SiC semiconductor device 1B is a device that provides the same effects as SiC semiconductor device 1A.
- the aforementioned SiC semiconductor device 1A includes a contact region 50 configured by first to third contact regions 51 to 53.
- contact region 50 according to SiC semiconductor device 1B does not include third contact region 53, but only includes first contact region 51 and second contact region 52.
- the contact region 50 may consist of only one of the first contact region 51 and the second contact region 52.
- the first contact region 51 and the second contact region 52 have a first width Wa in the m-axis direction and a second width Wb in the a-axis direction.
- the first width Wa is less than the width of the second outer wall 22B of the second trench structure 20.
- the first width Wa is less than the width of the second inner wall 21B of the second trench structure 20.
- the first width Wa is larger than the width of the second trench structure 20.
- the second width Wb is less than the width of the first outer wall 22A of the second trench structure 20.
- the second width Wb is less than the width of the first inner wall 21A of the second trench structure 20.
- the second width Wb is less than the first width Wa.
- the second width Wb is preferably smaller than the width of the second trench structure 20.
- the second width Wb may be larger than the width of the second trench structure 20.
- the second width Wb may be larger than the first width Wa as long as it is less than the width of the first inner wall 21A.
- FIG. 19 is a plan view corresponding to FIG. 8 and showing a SiC semiconductor device 1C according to the third embodiment.
- SiC semiconductor device 1C is a device that provides the same effects as SiC semiconductor device 1A.
- the above-described SiC semiconductor device 1A includes a contact region 50 configured by first to third contact regions 51 to 53 having a uniform second width W2 in the a-axis direction.
- the contact region 50 according to the SiC semiconductor device 1C includes a first contact region 51 having a second width W2 in the a-axis direction, a second contact region 52 having a second width W2 in the a-axis direction, and It is constituted by a third contact region 53 having a third width W3 different from the second width W2 in the a-axis direction.
- the third width W3 is greater than the second width W2 and less than or equal to the width of the first inner wall 21A. It is preferable that the third width W3 is less than the width of the first inner wall 21A.
- the third contact region 53 may be formed so as to be spaced apart from the pair of first inner walls 21A and in contact with the pair of second inner walls 21B.
- the third contact region 53 may be formed so as to be spaced apart from the pair of second inner walls 21B and in contact with the pair of first inner walls 21A.
- the third contact region 53 may be formed in the entire surface layer portion of the body region 12 within the first mesa portion 24 . In this case, the third contact region 53 may be in contact with the pair of first inner walls 21A and the pair of second inner walls 21B of the second trench structure 20.
- FIG. 20 is a plan view corresponding to FIG. 8 and showing a SiC semiconductor device 1D according to the fourth embodiment.
- SiC semiconductor device 1D is a device that provides the same effects as SiC semiconductor device 1A.
- the above-described SiC semiconductor device 1A includes a contact region 50 configured by first to third contact regions 51 to 53 having a uniform second width W2 in the a-axis direction.
- the contact region 50 according to the SiC semiconductor device 1D includes a first contact region 51 having a second width W2 in the a-axis direction, a second contact region 52 having a second width W2 in the a-axis direction, and It is constituted by a third contact region 53 having a third width W3 different from the second width W2 in the a-axis direction. Specifically, the third width W3 is less than the second width W2.
- FIG. 21 is a plan view corresponding to FIG. 8 and showing a SiC semiconductor device 1E according to the fifth embodiment.
- the SiC semiconductor device 1E is a device that provides the same effects as the SiC semiconductor device 1A.
- the aforementioned SiC semiconductor device 1A includes a contact region 50 having a third contact region 53 connected to a first contact region 51 and a second contact region 52.
- the contact region 50 according to the SiC semiconductor device 1E is a contact region 50 formed in the surface layer of the body region 12 at a distance from the first contact region 51 and the second contact region 52 in the first mesa portion 24. It has three contact areas 53.
- the third contact region 53 may be formed wider than the first contact region 51 (second contact region 52) or wider than the first contact region 51 (second contact region 52) in the a-axis direction. It may be formed narrowly.
- FIG. 22 is a plan view corresponding to FIG. 8 and showing a SiC semiconductor device 1F according to the sixth embodiment.
- FIG. 23 is a sectional view taken along the line XXIII-XXIII shown in FIG. 22.
- FIG. 24 is a sectional view taken along the line XXIV-XXIV shown in FIG. 22.
- the SiC semiconductor device 1F is a device that provides the same effects as the SiC semiconductor device 1A.
- the above-described SiC semiconductor device 1A includes a second trench structure 20 formed in an annular shape extending in the a-axis direction and the m-axis direction in plan view.
- the SiC semiconductor device 1F includes a second trench structure 20 formed in a rectangular shape having four sides extending in the a-axis direction and the m-axis direction in plan view.
- the second trench structure 20 includes a second trench 25, a second insulating film 26, and a second buried electrode 27, as in the first embodiment.
- the second trench structure 20 includes side walls 90 and a bottom wall 91.
- the side wall 90 is formed in a rectangular shape extending in the a-axis direction and the m-axis direction in plan view.
- side wall 90 includes a pair of first side walls 90A and a pair of second side walls 90B.
- the pair of first side walls 90A extend in the a-axis direction and face each other in the m-axis direction. That is, the pair of first side walls 90A are partitioned by the m-plane.
- the pair of second side walls 90B extend in the m-axis direction so as to be connected to the pair of first side walls 90A, and face each other in the a-axis direction. In other words, the pair of second side walls 90B are partitioned by the a-plane.
- the bottom wall 91 is formed in a rectangular shape that extends flatly along the a-axis direction and the m-axis direction in plan view, and connects the pair of first side walls 90A and the pair of second side walls 90B.
- the bottom wall 91 is formed of a c-plane.
- the active surface 8 first main surface 3
- the bottom wall 91 may have an off direction and an off angle.
- the third trench structure 30 extends the region between the plurality of second trench structures 20 in the a-axis direction and the m-axis direction so as to surround the plurality of second trench structures 20 in a plan view. It is formed in an extending lattice shape (ring shape).
- the third trench structure 30 defines a plurality of mesa portions 92 that extend in an annular shape (specifically, a square annular shape) between the side walls 90 of the plurality of second trench structures 20 .
- the third trench structure 30 includes a plurality of third trench structures 30A and a plurality of third trench structures 30B, as in the first embodiment.
- the plurality of third trench structures 30A are formed at intervals in the m-axis direction from the plurality of first sidewalls 90A so as to face the plurality of first sidewalls 90A in the m-axis direction.
- the region between the side walls 90A extends in a band shape in the a-axis direction.
- the plurality of third trench structures 30B are formed at intervals in the a-axis direction from the plurality of second sidewalls 90B so as to face the plurality of second sidewalls 90B in the a-axis direction.
- the region between the side walls 90B extends in a band shape in the m-axis direction.
- the well region 41 includes a well bottom wall portion 93 and a well side wall portion 94.
- the well bottom wall portion 93 may be referred to as a “first well portion” and the well side wall portion 94 may be referred to as a “second well portion”.
- the well bottom wall portion 93 is formed in a region along the bottom wall 91 of the second trench structure 20 . Specifically, the well bottom wall portion 93 covers the entire bottom wall 91 .
- the well bottom wall portion 93 is formed at a distance from the bottom of the first semiconductor region 6 toward the active surface 8 side, and faces the second semiconductor region 7 with a part of the first semiconductor region 6 in between.
- the well side wall portion 94 is drawn out from the well bottom wall portion 93 side to the side wall 90 side of the second trench structure 20 and is formed in a region along the side wall 90. Specifically, the well sidewall portion 94 is formed in a region of the mesa portion 92 along a pair of first sidewalls 90A and a pair of second sidewalls 90B.
- the well sidewall portion 94 is formed in an annular shape (specifically, a square annular shape) surrounding the second trench structure 20 at a distance from the third trench structure 30 in the mesa portion 92 .
- the well side wall portion 94 is connected to the body region 12 at the surface layer portion of the mesa portion 92 .
- the thickness of the well side wall portion 94 with respect to the side wall 90 is smaller than the thickness of the well bottom wall portion 93 with respect to the bottom wall 91.
- the contact region 50 is formed in the well region 41 in a region along the second trench structure 20 with an interval in the a-axis direction from the pair of second side walls 90B of the second trench structure 20, and It is not formed in the region along the second side wall 90B.
- the contact region 50 is preferably formed in a region along the center of the bottom wall 91 in plan view.
- the contact region 50 includes a bottom wall portion 95, a first side wall portion 96, and a second side wall portion 97.
- the bottom wall portion 95 may be referred to as a “first contact portion”
- the first side wall portion 96 may be referred to as a “second contact portion”
- the second side wall portion 97 may be referred to as a “third contact portion.”
- the bottom wall portion 95 is formed within the well region 41 (well bottom wall portion 93) in a region along the inner part of the bottom wall 91 with an interval in the a-axis direction from the pair of second side walls 90B.
- the bottom wall portion 95 is formed in a band shape extending in the m-axis direction along the bottom wall 91 in plan view. It is preferable that the bottom wall portion 95 covers the central portion of the bottom wall 91 in plan view.
- the first side wall portion 96 is drawn out from the bottom wall portion 95 in the well region 41 (well side wall portion 94) along the m-axis direction toward one first side wall 90A side of the second trench structure 20, and It is formed in a region along the side wall 90A.
- the first side wall portion 96 is spaced from the pair of second side walls 90B in the a-axis direction and is formed in a region along the inner portion of the first side wall 90A. It is preferable that the first side wall portion 96 covers the central portion of the second side wall 90B in plan view.
- the first side wall portion 96 is drawn out from the well region 41 into the body region 12 at the mesa portion 92 .
- the first side wall portion 96 has a first exposed portion 98 exposed from the active surface 8 in the mesa portion 92 .
- the first exposed portion 98 extends in a layered manner along the active surface 8 at intervals from the bottom of the body region 12 toward the active surface 8, and faces the first semiconductor region 6 with a part of the body region 12 in between. There is.
- the first exposed portion 98 is formed at a distance from the third trench structure 30 toward the second trench structure 20 and is connected to the source region 40 .
- the thickness of the first side wall portion 96 based on the first side wall portion 96 is smaller than the thickness of the bottom wall portion 95 based on the bottom wall 91.
- the second side wall portion 97 is drawn out from the bottom wall portion 95 in the well region 41 (well side wall portion 94) along the m-axis direction to the other first side wall 90A side of the second trench structure 20, and extends from the bottom wall portion 95 to the other first side wall 90A of the second trench structure 20. It is formed in a region along the side wall 90A.
- the second side wall portion 97 is formed in a region along the inner portion of the first side wall 90A with an interval in the a-axis direction from the pair of second side walls 90B.
- the second side wall portion 97 is drawn out from the well region 41 into the body region 12 at the mesa portion 92 .
- the second side wall portion 97 has a second exposed portion 99 exposed from the active surface 8 in the mesa portion 92 .
- the second exposed portion 99 extends in a layered manner from the bottom of the body region 12 toward the active surface 8 side at intervals along the active surface 8, and faces the first semiconductor region 6 with a part of the body region 12 in between. There is.
- the second exposed portion 99 is formed at a distance from the third trench structure 30 toward the second trench structure 20 and is connected to the source region 40 .
- the thickness of the second side wall portion 97 based on the first side wall portion 96 is smaller than the thickness of the bottom wall portion 95 based on the bottom wall 91.
- the contact region 50 is formed in a band shape extending in the m-axis direction in plan view.
- the contact region 50 has a first width W1 in the m-axis direction and a second width W2, which is less than the first width W1, in the a-axis direction.
- the first width W1 is larger than the width of the second trench structure 20.
- the first width W1 is larger than the width of the second sidewall 90B of the second trench structure 20.
- the second width W2 is smaller than the width of the first sidewall 90A of the second trench structure 20.
- the SiC semiconductor device 1F includes the chip 2, the second trench structure 20 (trench structure), and the p-type contact region 50.
- Chip 2 includes a SiC single crystal and has a first main surface 3 .
- the second trench structure 20 has a first sidewall 90A and a second sidewall 90B, and is formed on the first main surface 3.
- the first side wall 90A extends in the a-axis direction of the SiC single crystal.
- the second side wall 90B extends in the m-axis direction of the SiC single crystal. That is, the first side wall 90A is formed by the m-plane of the SiC single crystal, and the second side wall 90B is formed by the a-plane of the SiC single crystal.
- the contact region 50 is formed in the chip 2 in a region along the second trench structure 20 at a distance from the second sidewall 90B in the a-axis direction.
- a-plane defects (crystal defects) starting from the contact region 50 can be suppressed in the region along the second sidewall 90B in the chip 2.
- a SiC semiconductor device 1F with improved electrical characteristics.
- suppression of a-plane defects is effective in suppressing an increase in on-resistance Ron caused by the a-plane defects.
- the SiC semiconductor device 1F includes a chip 2, an n-type first semiconductor region 6, a p-type body region 12, a second trench structure 20 as a trench source structure, and a third trench structure 30 as a trench gate structure. , an n-type source region 40 and a p-type contact region 50.
- Chip 2 includes a SiC single crystal and has a first main surface 3 .
- the first semiconductor region 6 is formed in the surface layer portion of the first main surface 3.
- the body region 12 is formed in the surface layer portion of the first semiconductor region 6.
- the second trench structure 20 has a first sidewall 90A and a second sidewall 90B, and is formed on the first main surface 3.
- the first side wall 90A extends in the a-axis direction of the SiC single crystal.
- the second side wall 90B extends in the m-axis direction of the SiC single crystal. That is, the first side wall 90A is formed by the m-plane of the SiC single crystal, and the second side wall 90B is formed by the a-plane of the SiC single crystal.
- the third trench structure 30 is formed on the first main surface 3 at a distance from the second side wall 90B of the second trench structure 20 in the a-axis direction so as to penetrate the body region 12.
- the source region 40 is formed in a region along the third trench structure 30 in the surface layer portion of the body region 12 .
- the contact region 50 is formed within the chip 2 in a region along the second trench structure 20 at a distance from the second side wall 90B of the second trench structure 20 in the a-axis direction.
- a-plane defects (crystal defects) originating from the contact region 50 can be suppressed in the region between the second trench structure 20 and the third trench structure 30.
- a SiC semiconductor device 1F with improved electrical characteristics. For example, by suppressing a-plane defects starting from the contact region 50, it is possible to suppress an increase in resistance value due to the a-plane defects.
- suppression of a-plane defects is effective in suppressing an increase in on-resistance Ron caused by the a-plane defects.
- FIG. 25 is a plan view corresponding to FIG. 22 and showing a SiC semiconductor device 1G according to the seventh embodiment.
- the SiC semiconductor device 1G is a device that provides the same effects as the SiC semiconductor device 1F.
- Contact region 50 according to SiC semiconductor device 1F includes a bottom wall portion 95 that extends in a band shape in the m-axis direction along bottom wall 91 in plan view.
- the SiC semiconductor device 1G has a structure in which a portion along the center of the bottom wall 91 of the bottom wall portion 95 of the SiC semiconductor device 1F is removed.
- the bottom wall portion 95 of the SiC semiconductor device 1G has an open portion in the center of the bottom wall 91 in which the well region 41 remains.
- the area in which the bottom wall portion 95 is formed is reduced by the open portion.
- the contact region 50 without the bottom wall portion 95 may be employed.
- FIG. 26 is a plan view corresponding to FIG. 22 and showing a SiC semiconductor device 1H according to the eighth embodiment.
- the SiC semiconductor device 1H has a modified form of the contact region 50 of the SiC semiconductor device 1G, and is a device that provides the same effects as the SiC semiconductor device 1H.
- the bottom wall portion 95 of the SiC semiconductor device 1H has a plurality of open portions.
- the plurality of open parts are formed at intervals in the m-axis direction.
- the plurality of open parts may be formed at intervals in the a-axis direction.
- three or more open portions may be formed at intervals in the m-axis direction and the a-axis direction.
- FIG. 27 is a plan view corresponding to FIG. 22 and showing a SiC semiconductor device 1I according to the ninth embodiment.
- the SiC semiconductor device 1I is a device that provides the same effects as the SiC semiconductor device 1F.
- the aforementioned SiC semiconductor device 1F includes a contact region 50 having a uniform second width W2 in the a-axis direction.
- the bottom wall portion 95 has a wide portion that protrudes toward one or both (in this embodiment, both) of the pair of second side walls 90B in plan view. have.
- the wide portion covers the bottom wall 91 at a distance from the pair of second side walls 90B in the a-axis direction. Further, the wide portion covers the bottom wall 91 at a distance from the pair of first side walls 90A in the m-axis direction. That is, the width of the wide portion exceeds the second width W2 and is less than the width of the first side wall 90A.
- the width of the wide portion may be 1/2 or more of the width of the first side wall 90A.
- the bottom wall portion 95 covers an area of 50% or more and less than 100% of the bottom wall 91 in plan view.
- the above ratio ratio of the planar area of the bottom wall part 95 to the planar area of the bottom wall 91
- FIG. 28 is a plan view corresponding to FIG. 22 and showing a SiC semiconductor device 1J according to the tenth embodiment.
- the SiC semiconductor device 1J is a device that provides the same effects as the SiC semiconductor device 1F.
- the aforementioned SiC semiconductor device 1F includes a contact region 50 having a uniform second width W2 in the a-axis direction.
- the bottom wall portion 95 is a narrow portion recessed toward either one or both (in this embodiment, both) of the pair of second side walls 90B. have.
- the width of the narrow portion is less than the second width W2.
- the width of the narrow portion may be 1/2 or less of the second width W2.
- the width of the narrow portion may be 1/10 or more of the second width W2.
- FIG. 29 is a cross-sectional view showing a modification of the second trench structure 20.
- FIG. 29 shows an example in which the second trench structure 20 according to the modified example is applied to the SiC semiconductor device 1A according to the first embodiment.
- the present invention may be applied to SiC semiconductor devices 1B to 1F according to the sixth embodiment.
- the second trench structure 20 according to each of the embodiments described above includes a second trench 25, a second insulating film 26, and a second buried electrode 27.
- the second trench structure 20 according to the modified example does not include the second insulating film 26.
- the second buried electrode 27 is directly buried in the second trench 25 and is electrically and mechanically connected to the chip 2 within the second trench 25 .
- the source region 40, well region 41, and contact region 50 described above are electrically and mechanically connected to the second buried electrode 27 in a portion along the wall surfaces (inner wall 21, outer wall 22, and bottom wall 23) of the second trench structure 20. It is connected to the.
- the second buried electrode 27 may be formed using a part of the source electrode 85 (source pad electrode 86). That is, the source electrode 85 (source pad electrode 86) may be formed so as to enter into the plurality of second trenches 25 from above the main surface insulating film 70 (active surface 8). In this case, the source electrode 85 (source pad electrode 86) includes a plurality of second buried electrodes 27 electrically and mechanically connected to the chip 2 within the plurality of second trenches 25.
- each of the embodiments described above can be implemented in other forms.
- an example was shown in which the second semiconductor region 7 was formed within the chip 2.
- a structure without the second semiconductor region 7 may be adopted.
- the first semiconductor region 6 is exposed from the first main surface 3, second main surface 4, and first to fourth side surfaces 5A to 5D of the chip 2. That is, the chip 2 may have a single layer structure made of an SiC epitaxial layer without having a SiC substrate.
- the "n-type” region may be replaced with a "p-type” region, and the “p-type” region may be replaced with an "n-type” region at the same time.
- the specific configuration in this case can be obtained by replacing “n type” with “p type” and simultaneously replacing “p type” with “n type” in the above description and accompanying drawings.
- the "n-type” second semiconductor region 7 was shown. However, a "p-type” second semiconductor region 7 may also be employed.
- a SiC-IGBT Insulated Gate Bipolar Transistor
- the "source” of the MISFET is replaced with the “emitter” of the IGBT, and the “drain” of the MISFET is replaced with the "collector” of the IGBT.
- the "p-type" second semiconductor region 7 may be made of a "p-type” SiC substrate, or a p-type impurity is added to the surface layer of the second main surface 4 of the chip 2 (epitaxial layer) by ion implantation. may be formed by introducing.
- SiC semiconductor device in the following items may be replaced with “semiconductor device,” “SiC semiconductor switching device,” or “SiC-MISFET” as necessary.
- the trench structure has a bottom wall (23, 91) connecting the first sidewall (22A, 90A) and the second sidewall (22B, 90B), and the contact region (50)
- the SiC semiconductor device (1A to 1J) according to A1 which is formed in a region along the bottom wall (23, 91) of the trench structure (20) in the chip (2).
- the contact region (50) has a first width (W1, Wa) in the m-axis direction, and a second width (W2, W2, smaller than the first width (W1, Wa) in the a-axis direction.
- Wb) the SiC semiconductor device (1A to 1J) according to any one of A1 to A4.
- the chip (2) further includes a first conductivity type (p-type) well region (41) formed in a region along the second sidewall (22B, 90B), and the contact region (50).
- the SiC semiconductor device (1A to 1J) according to any one of A1 to A7, wherein the SiC semiconductor device has an impurity concentration higher than that of the well region (41).
- the well region (41) is formed in a region along the trench structure (20) in the chip (2), and the contact region (50) is formed in the well region (41).
- the trench structure (20) further includes a body region (12) of a first conductivity type (p type) formed in a surface layer portion of the main surface (3), and the trench structure (20) penetrates the body region (12).
- SiC according to any one of A1 to A9, wherein the contact region (50) has a higher impurity concentration than the body region (12).
- the main surface (3) further includes a mesa section (24) defined by the trench structure (20), and the contact region (50) is connected to the main surface (3) in the mesa section (24).
- A15 Any one of A1 to A14 further includes a second trench structure (30) formed on the main surface (3) at a distance from the trench structure (20) and to which a gate potential is applied.
- the second trench structure (30) is formed on the main surface (3) at a distance from the second side wall (22B, 90B) of the trench structure (20) in the a-axis direction, and The SiC semiconductor device (1A to 1J) described in A15, which extends in the m-axis direction.
- the second trench structure (30) is formed on the main surface (3) at a distance from the first side wall (22A, 90A) of the trench structure (20) in the m-axis direction, and The SiC semiconductor device (1A to 1J) according to A15 or A16, which extends in the a-axis direction.
- A19 The method of A15 to A18 further including a second conductivity type (n type) source region (40) formed in a region along the second trench structure (30) in the surface layer portion of the main surface (3).
- n type second conductivity type
- a second conductivity type formed in a region along the trench source structure (20) at a distance from the second sidewall (22B, 90B) of the trench source structure (20) in the a-axis direction; (p-type) contact region (50), and a SiC semiconductor device (1A to 1J).
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
半導体装置(1A)は、SiC単結晶を含み、主面(3)を有するチップ(2)と、前記SiC単結晶のa軸方向に延びる第1側壁(22A)、および、前記SiC単結晶のm軸方向に延びる第2側壁(22B)を有し、前記主面に形成されたトレンチ構造(20)と、前記チップ内において前記第2側壁から前記a軸方向に間隔を空けて前記トレンチ構造に沿う領域に形成された第1導電型のコンタクト領域(50)と、を含む。
Description
この出願は、2022年3月31日提出の日本国特許出願2022-061147号に基づく優先権を主張しており、この出願の全内容はここに引用により組み込まれる。本発明は、SiC半導体装置に関する。
特許文献1の図8は、n型ドリフト層、n型ドリフト層に形成されたトレンチ構造、および、n型ドリフト層内においてトレンチ構造の底壁に沿う領域に形成された高濃度pベース領域を含むSiC縦型パワーMOSFETを開示している。
一実施形態は、電気的特性を向上できる半導体装置を提供する。
一実施形態は、SiC単結晶を含み、主面を有するチップと、前記SiC単結晶のa軸方向に延びる第1側壁、および、前記SiC単結晶のm軸方向に延びる第2側壁を有し、前記主面に形成されたトレンチ構造と、前記チップ内において前記第2側壁から前記a軸方向に間隔を空けて前記トレンチ構造に沿う領域に形成された第1導電型のコンタクト領域と、を含む、SiC半導体装置を提供する。
一実施形態は、SiC単結晶を含み、主面を有するチップと、前記主面の表層部に形成された第1導電型の半導体領域と、前記半導体領域の表層部に形成された第2導電型のボディ領域と、前記SiC単結晶のa軸方向に延びる第1側壁、および、前記SiC単結晶のm軸方向に延びる第2側壁を有し、前記ボディ領域を貫通するように前記主面に形成されたトレンチソース構造と、前記ボディ領域を貫通するように前記トレンチソース構造の前記第2側壁から前記a軸方向に間隔を空けて前記主面に形成されたトレンチゲート構造と、前記ボディ領域の表層部において前記トレンチゲート構造に沿う領域に形成された第1導電型のソース領域と、前記チップ内において前記トレンチソース構造の前記第2側壁から前記a軸方向に間隔を空けて前記トレンチソース構造に沿う領域に形成された第2導電型のコンタクト領域と、を含む、SiC半導体装置を提供する。
上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
比較対象(comparison target)が存する説明において「ほぼ(substantially)等しい」の文言が使用される場合、この文言は、比較対象の数値(形態)と等しい数値(形態)を含む他、比較対象の数値(形態)を基準とする±10%の範囲の数値誤差(形態誤差)も含む。実施形態では「第1」、「第2」、「第3」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
図1は、第1実施形態に係るSiC半導体装置1Aを示す平面図である。図2は、第1主面3のレイアウトを示す平面図である。図3は、図2に示すIII-III線に沿う断面図である。図4は、第1主面3の要部を示す拡大平面図である。図5は、第1主面3の他の要部を示す拡大平面図である。図6は、図4に示すVI-VI線に沿う断面図である。図7は、図5に示すVII-VII線に沿う断面図である。
図8は、第2トレンチ構造20および第3トレンチ構造30を含む領域を示す拡大平面図である。図9は、図8に示すIX-IX線に沿う断面図である。図10は、図8に示すX-X線に沿う断面図である。図11は、図8に示すXI-XI線に沿う断面図である。図12は、図8に示すXII-XII線に沿う断面図である。図13は、図8に示すXIII-XIII線に沿う断面図である。図14は、図8に示すXIV-XIV線に沿う断面図である。図15は、図8に示すXV-XV線に沿う断面図である。図16は、チップ2の周縁部を示す断面図である。
図1~図16を参照して、SiC半導体装置1Aは、SiC-MISFET(Metal Insulator Semiconductor Field Effect Transistor)を含むSiC半導体スイッチング装置である。SiC半導体装置1Aは、この形態(this embodiment)では、六方晶のSiC単結晶を含み、六面体形状(具体的には直方体形状)に形成されたチップ2を含む。六方晶のSiC単結晶は、2H(Hexagonal)-SiC単結晶、4H-SiC単結晶、6H-SiC単結晶等を含む複数種のポリタイプを有している。この形態では、チップ2が4H-SiC単結晶を含む例が示されるが、チップ2は他のポリタイプを含んでいてもよい。
チップ2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する第1~第4側面5A~5Dを有している。第1主面3および第2主面4は、SiC単結晶のc面によって形成されている。具体的には、第1主面3はSiC単結晶のシリコン面((0001)面)によって形成され、第2主面4はSiC単結晶のカーボン面((000ー1)面)によって形成されている。
第1主面3および第2主面4は、SiC単結晶のc軸方向([0001]方向)から見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。c軸方向は、c面の法線方向である。c軸方向は、チップ2の厚さ方向でもある。第1主面3および第2主面4は、c面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有していてもよい。
オフ方向は、SiC単結晶のa軸方向([11-20]方向)であることが好ましい。オフ角は、0°を超えて10°以下であってもよい。オフ角は、5°以下であることが好ましい。第1主面3(第2主面4)がオフ角を有する場合、c軸は第1主面3(第2主面4)の法線に対してオフ方向にオフ角分だけ傾く。添付図では、便宜的に、第1主面3(第2主面4)の法線に沿って延びるc軸が図示されている。第2主面4は、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。
第1側面5Aおよび第2側面5Bは、SiC単結晶のa軸方向に延び、SiC単結晶のm軸方向([1-100]方向)に対向している。つまり、第1側面5Aおよび第2側面5Bは、SiC単結晶のm面((1-100)面)によって形成されている。第3側面5Cおよび第4側面5Dは、SiC単結晶のm軸方向に延び、SiC単結晶のa軸方向に対向している。
つまり、第3側面5Cおよび第4側面5Dは、SiC単結晶のa面((11-20)面)によって形成されている。第1~第4側面5A~5Dは、研削痕を有する研削面からなっていてもよいし、研削痕を有さない平滑面からなっていてもよい。c軸方向が「厚さ方向」と称され、a軸方向が「第1方向」と称され、m軸方向が「第2方向」と称されてもよい。
チップ2は、5μm以上350μm以下の厚さを有していてもよい。チップ2の厚さは、5μm以上50μm以下、50μm以上100μm以下、100μm以上150μm以下、150μm以上200μm以下、200μm以上250μm以下、250μm以上300μm以下、および、300μm以上350μm以下のいずれか1つの範囲に属する値に設定されていてもよい。チップ2の厚さは、150μm以下であることが好ましい。
第1~第4側面5A~5Dは、平面視において0.5mm以上20mm以下の長さを有していてもよい。第1~第4側面5A~5Dの長さは、0.5mm以上5mm以下、5mm以上10mm以下、10mm以上15mm以下、および、15mm以上20mm以下のいずれか1つの範囲に属する値に設定されていてもよい。第1~第4側面5A~5Dの長さは、5mm以上であることが好ましい。
SiC半導体装置1Aは、チップ2内において第1主面3側の領域(表層部)に形成されたn型の第1半導体領域6を含む。第1半導体領域6は、1.0×1015cm-3以上1.0×1017cm-3以下のn型不純物濃度(ピーク値)を有していてもよい。第1半導体領域6は、第1主面3に沿って延びる層状に形成され、第1主面3および第1~第4側面5A~5Dから露出している。
第1半導体領域6は、この形態では、SiCエピタキシャル層からなる。第1半導体領域6は、1μm以上50μm以下の厚さを有していてもよい。第1半導体領域6の厚さは、5μm以上30μm以下であることが好ましい。第1半導体領域6の厚さは、25μm以下であることが特に好ましい。
SiC半導体装置1Aは、チップ2内において第2主面4側の領域(表層部)に形成されたn型の第2半導体領域7を含む。第2半導体領域7は、第2主面4に沿って延びる層状に形成され、第2主面4および第1~第4側面5A~5Dから露出している。第2半導体領域7は、第1半導体領域6よりも高いn型不純物濃度を有し、第1半導体領域6に電気的に接続されている。
第2半導体領域7は、1.0×1018cm-3以上1.0×1021cm-3以下のn型不純物濃度(ピーク値)を有していてもよい。第2半導体領域7は、この形態では、SiC基板からなる。つまり、チップ2は、SiC基板およびSiCエピタキシャル層を含む積層構造を有している。
第2半導体領域7は、1μm以上350μm以下の厚さを有していてもよい。第2半導体領域7の厚さは、5μm以上50μm以下であることが好ましい。第2半導体領域7の厚さは、5μm以上20μm以下であることが特に好ましい。第2半導体領域7の厚さは、10μm以上であることが好ましい。第2半導体領域7の厚さは、第1半導体領域6の厚さを超えていてもよい。第2半導体領域7の厚さは、第1半導体領域6の厚さ未満であってもよい。
SiC半導体装置1Aは、第1主面3に形成された活性面8(active surface)、外側面9(outer surface)および第1~第4接続面10A~10D(connecting surface)を含む。活性面8、外側面9および第1~第4接続面10A~10Dは、第1主面3において活性台地11を区画している。活性面8が「第1面部」と称され、外側面9が「第2面部」と称され、第1~第4接続面10A~10Dが「接続面部」と称されてもよい。活性面8、外側面9および第1~第4接続面10A~10D(つまり活性台地11)は、チップ2(第1主面3)の構成要素と見なされてもよい。
活性面8は、第1主面3の周縁(第1~第4側面5A~5D)から内方に間隔を空けて形成されている。活性面8は、c面(Si面)によって形成された平坦面を有している。活性面8は、この形態では、平面視において第1~第4側面5A~5Dに平行な4辺を有する四角形状に形成されている。
外側面9は、活性面8外に位置し、活性面8からチップ2の厚さ方向(第2主面4側)に窪んでいる。具体的には、外側面9は、第1半導体領域6を露出させるように第1半導体領域6の厚さ未満の深さで窪んでいる。外側面9は、平面視において活性面8に沿って帯状に延び、活性面8を取り囲む環状(具体的には四角環状)に形成されている。外側面9は、c面(Si面)によって形成された平坦面を有し、活性面8に対してほぼ平行に形成されている。外側面9は、第1~第4側面5A~5Dに連なっている。
第1~第4接続面10A~10Dは、c軸方向に延び、活性面8および外側面9を接続している。第1接続面10Aは第1側面5A側に位置し、第2接続面10Bは第2側面5B側に位置し、第3接続面10Cは第3側面5C側に位置し、第4接続面10Dは第4側面5D側に位置している。
第1接続面10Aおよび第2接続面10Bは、平面視においてa軸方向に延び、m軸方向に対向している。つまり、第1側面5Aおよび第2側面5Bは、m面によって形成されている。第3接続面10Cおよび第4接続面10Dは、平面視においてm軸方向に延び、a軸方向に対向している。つまり、第3側面5Cおよび第4側面5Dは、a面によって形成されている。
第1~第4接続面10A~10Dは、四角柱状の活性台地11が区画されるように活性面8および外側面9の間をほぼ垂直に延びていてもよい。第1~第4接続面10A~10Dは、四角錘台状の活性台地11が区画されるように活性面8から外側面9に向かって斜め下り傾斜していてもよい。このように、SiC半導体装置1Aは、第1主面3において第1半導体領域6に突状に区画された活性台地11を含む。活性台地11は、第1半導体領域6のみに形成され、第2半導体領域7には形成されていない。
SiC半導体装置1Aは、活性面8の表層部に形成されたp型のボディ領域12を含む。ボディ領域12は、1.0×1016cm-3以上1.0×1019cm-3以下のp型不純物濃度(ピーク値)を有していてもよい。ボディ領域12は、第1半導体領域6の底部から活性面8側に間隔を空けて第1半導体領域6の表層部に形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。ボディ領域12は、活性面8に沿って延びる層状に形成されている。ボディ領域12は、第1~第4接続面10A~10Dから露出していてもよい。
SiC半導体装置1Aは、活性面8に形成された第1トレンチ構造15を含む。第1トレンチ構造15には、ゲート電位が印加される。第1トレンチ構造15は、「トレンチゲート配線構造」と称されてもよい。第1トレンチ構造15は、ボディ領域12を貫通し、第1半導体領域6に至っている。第1トレンチ構造15は、第1半導体領域6の底部から活性面8側に間隔を空けて形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。第1トレンチ構造15は、外側面9の深さとほぼ等しい深さを有していることが好ましい。
第1トレンチ構造15は、活性面8の周縁(第1~第4接続面10A~10D)から間隔を空けて活性面8の周縁部に形成され、活性面8の内方部を取り囲むように帯状に延びている。第1トレンチ構造15は、この形態では、第1~第4接続面10A~10Dに沿って延びる環状(具体的には四角環状)に形成されている。
第1トレンチ構造15は、パッド部15aおよびライン部15bを含む。パッド部15aは、第3接続面10Cの中央部から間隔を空けて活性面8の周縁部に配置され、平面視において四角形状に形成されている。ライン部15bは、パッド部15aから帯状に引き出され、活性面8の内方部を取り囲むように活性面8の周縁に沿って延びている。ライン部15bは、パッド部15aよりも幅狭に形成されている。
第1トレンチ構造15は、第1トレンチ16、第1絶縁膜17および第1埋設電極18を含む。第1トレンチ16は「配線トレンチ」と称され、第1絶縁膜17は「配線絶縁膜」と称され、第1埋設電極18は「配線埋設電極」と称されてもよい。第1トレンチ16は、活性面8に形成され、第1トレンチ構造15の壁面を区画している。
第1絶縁膜17は、第1トレンチ16の壁面を膜状に被覆している。第1絶縁膜17は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。第1絶縁膜17は、この形態では、酸化シリコン膜からなる単層構造を有している。第1絶縁膜17は、チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
第1埋設電極18は、第1絶縁膜17を挟んで第1トレンチ16に埋設されている。第1埋設電極18は、第1主面3よりも上方に突出していてもよい。第1埋設電極18は、第1トレンチ16から第1主面3の上に引き出された部分を有していてもよい。第1埋設電極18は、導電性ポリシリコンを含んでいてもよい。
SiC半導体装置1Aは、活性面8に形成された複数の第2トレンチ構造20を含む。複数の第2トレンチ構造20には、ソース電位が印加される。第2トレンチ構造20は、「トレンチソース構造」と称されてもよい。複数の第2トレンチ構造20は、第1トレンチ構造15から間隔を空けて活性面8の内方部に形成されている。複数の第2トレンチ構造20は、ボディ領域12を貫通し、第1半導体領域6に至っている。
複数の第2トレンチ構造20は、第1半導体領域6の底部から活性面8側に間隔を空けて形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。複数の第2トレンチ構造20は、第1トレンチ構造15の深さとほぼ等しい深さを有していることが好ましい。複数の第2トレンチ構造20は、外側面9の深さとほぼ等しい深さを有していることが好ましい。第2トレンチ構造20は、第1トレンチ構造15よりも幅狭に形成されていることが好ましい。
複数の第2トレンチ構造20は、平面視においてa軸方向およびm軸方向に間隔を空けて配列されている。複数の第2トレンチ構造20は、平面視において行列状に配列されていてもよい。この場合、SiC半導体装置1Aは、a軸方向およびm軸方向に互いに対向するように間隔を空けて配列された複数の第2トレンチ構造20を含む。
複数の第2トレンチ構造20は、平面視において千鳥状に配列されていてもよい。この場合、SiC半導体装置1Aは、a軸方向に一列に間隔を空けて配列された複数の第2トレンチ構造20をそれぞれ含み、m軸方向に間隔を空けて配列された複数のグループを含んでいてもよい。この場合、一方のグループに属する複数の第2トレンチ構造20は、m軸方向に他方のグループに属する複数の第2トレンチ構造20の間の領域(たとえば中間部)に対向するようにa軸方向にずれて配置される。
むろん、SiC半導体装置1Aは、m軸方向に一列に間隔を空けて配列された複数の第2トレンチ構造20をそれぞれ含み、a軸方向に間隔を空けて配列された複数のグループを含んでいてもよい。この場合、一方のグループに属する複数の第2トレンチ構造20は、a軸方向に他方のグループに属する複数の第2トレンチ構造20の間の領域(たとえば中間部)に対向するようにm軸方向にずれて配置される。
以下、1つの第2トレンチ構造20の構成が説明される。図8~図15を参照して、第2トレンチ構造20は、この形態では、平面視においてa軸方向およびm軸方向に延びる環状(具体的には四角環状)に形成されている。第2トレンチ構造20は、内側壁21、外側壁22および底壁23を含む。
内側壁21は、第2トレンチ構造20の内縁を形成し、平面視においてa軸方向およびm軸方向に延びる四角形状に形成されている。具体的には、内側壁21は、一対の第1内側壁21Aおよび一対の第2内側壁21Bを含む。
一対の第1内側壁21Aは、a軸方向に延び、m軸方向に対向している。つまり、一対の第1内側壁21Aは、m面によって区画されている。一対の第2内側壁21Bは、一対の第1内側壁21Aに接続されるようにm軸方向に延び、a軸方向に対向している。つまり、一対の第2内側壁21Bは、a面によって区画されている。内側壁21は、活性面8において四角形状の第1メサ部24を区画している。
外側壁22は、第2トレンチ構造20の外縁を形成し、平面視において内側壁21を取り囲んでいる。外側壁22は、a軸方向およびm軸方向に延びる四角形状に形成されている。具体的には、外側壁22は、一対の第1外側壁22Aおよび一対の第2外側壁22Bを含む。
一対の第1外側壁22Aは、a軸方向に延び、m軸方向に対向している。つまり、一対の第1外側壁22Aは、m面によって区画されている。一対の第2外側壁22Bは、一対の第1外側壁22Aに接続されるようにm軸方向に延び、a軸方向に対向している。つまり、一対の第2外側壁22Bは、a面によって区画されている。
底壁23は、内側壁21および外側壁22を接続し、平面視においてa軸方向およびm軸方向に延びる環状(具体的には四角環状)に形成されている。具体的には、底壁23は、一対の第1底壁23Aおよび一対の第2底壁23Bを含む。
一対の第1底壁23Aは、a軸方向に帯状に延びている。一対の第2底壁23Bは、一対の第1底壁23Aに接続されるようにm軸方向に帯状に延びている。底壁23は、c面によって形成されている。活性面8(第1主面3)がc面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有している場合、底壁23は、活性面8(第1主面3)と同様、オフ方向およびオフ角を有していてもよい。
第2トレンチ構造20は、第2トレンチ25、第2絶縁膜26および第2埋設電極27を含む。第2トレンチ25は「ソーストレンチ」と称され、第2絶縁膜26は「ソース絶縁膜」と称され、第2埋設電極27は「ソース埋設電極」と称されてもよい。第2トレンチ25は、活性面8に形成され、第2トレンチ構造20の壁面(内側壁21、外側壁22および底壁23)を区画している。
第2絶縁膜26は、第2トレンチ25の壁面を膜状に被覆している。第2絶縁膜26は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。第2絶縁膜26は、この形態では、酸化シリコン膜からなる単層構造を有している。第2絶縁膜26は、チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。第2埋設電極27は、第2絶縁膜26を挟んで第2トレンチ25に埋設されている。第2埋設電極27は、導電性ポリシリコンを含んでいてもよい。
SiC半導体装置1Aは、複数の第2トレンチ構造20から間隔を空けて活性面8に形成された第3トレンチ構造30を含む。第3トレンチ構造30には、ゲート電位が印加される。第3トレンチ構造30は、「トレンチゲート構造」と称されてもよい。第3トレンチ構造30は、ボディ領域12を貫通し、第1半導体領域6に至っている。
第3トレンチ構造30は、第1半導体領域6の底部から活性面8側に間隔を空けて形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。第3トレンチ構造30は、第1トレンチ構造15(第2トレンチ構造20)の深さとほぼ等しい深さを有していることが好ましい。第3トレンチ構造30は、外側面9の深さとほぼ等しい深さを有していることが好ましい。第3トレンチ構造30は、第1トレンチ構造15よりも幅狭に形成されていることが好ましい。第3トレンチ構造30の幅は、第2トレンチ構造20の幅とほぼ等しいことが好ましい。
第3トレンチ構造30は、平面視において複数の第2トレンチ構造20を取り囲むように複数の第2トレンチ構造20の間の領域をa軸方向およびm軸方向に延びる格子状に形成されている。換言すると、第3トレンチ構造30は、平面視において各第2トレンチ構造20を取り囲む環状(具体的には四角環状)に形成されている。第3トレンチ構造30は、複数の第2トレンチ構造20の外側壁22との間で環状(具体的には四角環状)に延びる複数の第2メサ部31を区画している。第3トレンチ構造30は、活性面8の周縁部において第1トレンチ構造15に電気的および機械的に接続されている。
具体的には、第3トレンチ構造30は、a軸方向に延びる複数の第3トレンチ構造30Aおよびm軸方向に延びる複数の第3トレンチ構造30Bを含む。複数の第3トレンチ構造30Aは、m軸方向に複数の第1外側壁22Aに対向するように複数の第1外側壁22Aからm軸方向に間隔を空けて形成され、複数の第1外側壁22Aの間の領域をa軸方向に帯状に延びている。複数の第3トレンチ構造30Aは、活性面8の周縁部において第1トレンチ構造15に電気的および機械的に接続されている。
各第3トレンチ構造30Aは、a軸方向に延びる一対の第1ゲート側壁32およびa軸方向に延びる第1ゲート底壁33を有している。一対の第1ゲート側壁32はm面によって形成され、第1ゲート底壁33はc面によって形成されている。活性面8(第1主面3)がc面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有している場合、第1ゲート底壁33は、活性面8(第1主面3)と同様、オフ方向およびオフ角を有していてもよい。
複数の第3トレンチ構造30Bは、a軸方向に複数の第2外側壁22Bに対向するように複数の第2外側壁22Bからa軸方向に間隔を空けて形成され、複数の第2外側壁22Bの間の領域をm軸方向に帯状に延びている。複数の第3トレンチ構造30Bは、活性面8の内方部において複数の第3トレンチ構造30Aに交差(具体的には直交)し、複数の第3トレンチ構造30Aと共に複数のトレンチ交差部34を形成している。
複数のトレンチ交差部34は、この形態では、平面視において十字路をそれぞれ形成している。複数の第2トレンチ構造20が平面視において千鳥状に配列される場合、複数のトレンチ交差部34は、平面視においてT字路をそれぞれ形成する。複数の第3トレンチ構造30Bは、活性面8の周縁部において第1トレンチ構造15に電気的および機械的に接続されている。
各第3トレンチ構造30Bは、m軸方向に延びる一対の第2ゲート側壁35およびm軸方向に延びる第2ゲート底壁36を有している。一対の第2ゲート側壁35はa面によって形成され、第2ゲート底壁36はc面によって形成されている。活性面8(第1主面3)がc面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有している場合、第2ゲート底壁36は、活性面8(第1主面3)と同様、オフ方向およびオフ角を有していてもよい。トレンチ交差部34は、第1ゲート底壁33および第2ゲート底壁36の交差部によって形成されている。
第3トレンチ構造30は、第3トレンチ37、第3絶縁膜38および第3埋設電極39を含む。第3トレンチ37は「ゲートトレンチ」と称され、第3絶縁膜38は「ゲート絶縁膜」と称され、第3埋設電極39は「ゲート埋設電極」と称されてもよい。第3トレンチ37は、活性面8に形成され、第3トレンチ構造30の壁面を区画している。第3トレンチ37は、活性面8の周縁部において第1トレンチ16に連通している。
第3絶縁膜38は、第3トレンチ37の壁面を膜状に被覆している。第3絶縁膜38は、第1トレンチ16および第3トレンチ37の連通部において第1絶縁膜17に接続されている。第3絶縁膜38は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。第3絶縁膜38は、この形態では、酸化シリコン膜からなる単層構造を有している。第3絶縁膜38は、チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
第3埋設電極39は、第3絶縁膜38を挟んで第3トレンチ37に埋設されている。第3埋設電極39は、第1トレンチ16および第3トレンチ37の連通部において第1埋設電極18に電気的および機械的に接続されている。第3埋設電極39は、導電性ポリシリコンを含んでいてもよい。
SiC半導体装置1Aは、ボディ領域12の表層部において第3トレンチ構造30に沿う領域に形成されたn型の複数のソース領域40を含む。具体的には、複数のソース領域40は、複数の第2メサ部31においてボディ領域12の表層部に形成されている。各ソース領域40は、第1半導体領域6よりも高いn型不純物濃度を有している。ソース領域40のn型不純物濃度(ピーク値)は、1.0×1018cm-3以上1.0×1021cm-3以下であってもよい。複数のソース領域40は、ボディ領域12の底部から活性面8側に間隔を空けて形成され、活性面8に沿って延びる層状に形成されている。
各ソース領域40は、この形態では、平面視において各第2トレンチ構造20を取り囲むように第2メサ部31に沿って延びる環状(具体的には四角環状)に形成され、第2トレンチ構造20および第3トレンチ構造30に接続されている。各ソース領域40は、第2トレンチ構造20の第1外側壁22Aおよび第2外側壁22Bから露出し、第3トレンチ構造30の第1ゲート側壁32および第2ゲート側壁35から露出している。各ソース領域40は、第1半導体領域6と共にボディ領域12内にチャネルを形成する。
図8~図15を参照して、SiC半導体装置1Aは、チップ2内において各第2トレンチ構造20に沿う領域にそれぞれ形成された複数のp型のウェル領域41を含む。複数のウェル領域41は、この形態では、ボディ領域12よりも高いp型不純物濃度を有している。むろん、複数のウェル領域41は、ボディ領域12よりも低いp型不純物濃度を有していてもよい。ウェル領域41のp型不純物濃度(ピーク値)は、1.0×1016cm-3以上1.0×1018cm-3以下であってもよい。
以下、1つのウェル領域41の構成が具体的に説明される。ウェル領域41は、この形態では、ウェル底壁部42、ウェル内壁部43およびウェル外壁部44を含む。ウェル底壁部42が「第1ウェル部」と称され、ウェル内壁部43が「第2ウェル部」と称され、ウェル外壁部44が「第3ウェル部」と称されてもよい。
ウェル底壁部42は、第2トレンチ構造20の底壁23に沿う領域に形成されている。具体的には、ウェル底壁部42は、一対の第1底壁23Aおよび一対の第2底壁23Bに沿う領域に形成されている。ウェル底壁部42は、平面視において第2トレンチ構造20の底壁23に沿って延びる環状(具体的には四角環状)に形成され、第2トレンチ構造20の底壁23の全域を被覆している。ウェル底壁部42は、第1半導体領域6の底部から活性面8側に間隔を空けて形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。
ウェル内壁部43は、ウェル底壁部42から第2トレンチ構造20の内側壁21側に引き出され、内側壁21に沿う領域に形成されている。具体的には、ウェル内壁部43は、第1メサ部24内において一対の第1内側壁21Aおよび一対の第2内側壁21Bに沿う領域に形成されている。
ウェル内壁部43は、平面視においてボディ領域12の内方部を取り囲むように内側壁21に沿って延びる環状(具体的には四角環状)に形成されている。ウェル内壁部43は、第1メサ部24の表層部においてボディ領域12に接続されている。内側壁21を基準としたウェル内壁部43の厚さは、底壁23を基準としたウェル底壁部42の厚さよりも小さい。
ウェル外壁部44は、第2トレンチ構造20の底壁23側から第2トレンチ構造20の外側壁22側に引き出され、外側壁22に沿う領域に形成されている。具体的には、ウェル外壁部44は、第2メサ部31において一対の第1外側壁22Aおよび一対の第2外側壁22Bに沿う領域に形成されている。
ウェル外壁部44は、第2メサ部31において第3トレンチ構造30から間隔を空けて第2トレンチ構造20を取り囲む環状(具体的には四角環状)に形成されている。ウェル外壁部44は、第2メサ部31の表層部においてボディ領域12に接続されている。外側壁22を基準としたウェル外壁部44の厚さは、底壁23を基準としたウェル底壁部42の厚さよりも小さい。
図8~図15を参照して、SiC半導体装置1Aは、チップ2内において各第2トレンチ構造20に沿う領域にそれぞれ形成されたp型の複数のコンタクト領域50を含む。具体的には、複数のコンタクト領域50は、対応するウェル領域41内において対応する第2トレンチ構造20に沿う領域にそれぞれ形成されている。
複数のコンタクト領域50は、ボディ領域12よりも高いp型不純物濃度を有している。複数のコンタクト領域50は、ウェル領域41よりも高いp型不純物濃度を有している。コンタクト領域50のp型不純物濃度(ピーク値)は、1.0×1017cm-3以上1.0×1021cm-3以下であってもよい。コンタクト領域50は、p型不純物としてのアルミニウム(Al)を含むことが好ましい。
以下、1つのコンタクト領域50の構成が具体的に説明される。コンタクト領域50は、ウェル領域41内において第2トレンチ構造20の一対の第2外側壁22Bからa軸方向に間隔を空けて形成されている。コンタクト領域50は、この形態では、第1コンタクト領域51、第2コンタクト領域52および第3コンタクト領域53を含む。第1~第3コンタクト領域51~53は、第3トレンチ構造30によって取り囲まれたセル領域内において、1つの第2トレンチ構造20に対して互いに異なる位置関係(相対位置)で形成されている。
第1コンタクト領域51は、第2トレンチ構造20の一対の第2外側壁22Bからa軸方向に間隔を空けてウェル領域41内に形成され、一対の第2外側壁22Bに沿う領域に形成されていない。第1コンタクト領域51は、第2トレンチ構造20の一対の第2内側壁21Bからa軸方向に間隔を空けてウェル領域41内に形成され、一対の第2内側壁21Bに沿う領域に形成されていない。
第1コンタクト領域51は、ウェル領域41内において第2トレンチ構造20の一対の第2底壁23Bからa軸方向に間隔を空けて一方の第1底壁23Aに沿う領域に形成され、一対の第2底壁23Bに沿う領域に形成されていない。第1コンタクト領域51は、平面視において一方の第1底壁23Aの幅方向中間部に沿う領域に形成されていることが好ましい。
第1コンタクト領域51は、この形態では、第1底壁部54、第1内壁部55および第1外壁部56を含む。第1底壁部54が「第1コンタクト部」と称され、第1内壁部55が「第2コンタクト部」と称され、第1外壁部56が「第3コンタクト部」と称されてもよい。
第1底壁部54は、ウェル領域41(ウェル底壁部42)内において一対の第2底壁23Bから間隔を空けて一方の第1底壁23Aに沿う領域に形成されている。第1底壁部54は、第1底壁23Aの中央部に沿う領域に形成されていることが好ましい。第1底壁部54は、ウェル領域41の底部から第1底壁23A側に間隔を空けて形成され、ウェル領域41の一部を挟んで第1半導体領域6に対向している。
第1内壁部55は、ウェル領域41(ウェル内壁部43)内において第1底壁部54からm軸方向に沿って第2トレンチ構造20の一方の第1内側壁21A側に引き出され、一方の第1内側壁21Aに沿う領域に形成されている。第1内壁部55は、一対の第2内側壁21Bからa軸方向に間隔を空けて第1内側壁21Aの内方部に沿う領域に形成されている。第1内壁部55は、第1内側壁21Aの中央部に沿う領域に形成されていることが好ましい。第1内壁部55は、第1メサ部24においてウェル領域41内からボディ領域12内に引き出されている。
第1内壁部55は、第1メサ部24において活性面8から露出した第1露出部57を有している。第1露出部57は、ボディ領域12の底部から活性面8側に間隔を空けて活性面8に沿って層状に延び、ボディ領域12の一部を挟んで第1半導体領域6に対向している。第1内側壁21Aを基準とした第1内壁部55の厚さは、第1底壁23Aを基準とした第1底壁部54の厚さよりも小さい。
第1外壁部56は、ウェル領域41(ウェル外壁部44)内において第1底壁部54からm軸方向に沿って第2トレンチ構造20の一方の第1外側壁22A側に引き出され、一方の第1外側壁22Aに沿う領域に形成されている。第1外壁部56は、一対の第2外側壁22Bからa軸方向に間隔を空けて第1外側壁22Aの内方部に沿う領域に形成されている。第1外壁部56は、第1外側壁22Aの中央部に沿う領域に形成されていることが好ましい。第1外壁部56は、第2メサ部31においてウェル領域41内からボディ領域12内に引き出されている。
第1外壁部56は、第2メサ部31において活性面8から露出した第2露出部58を有している。第2露出部58は、ボディ領域12の底部から活性面8側に間隔を空けて活性面8に沿って層状に延び、ボディ領域12の一部を挟んで第1半導体領域6に対向している。第2露出部58は、第3トレンチ構造30から第2トレンチ構造20側に間隔を空けて形成され、ソース領域40に接続されている。第1外側壁22Aを基準とした第1外壁部56の厚さは、第1底壁23Aを基準とした第1底壁部54の厚さよりも小さい。
第2コンタクト領域52は、ウェル領域41内において、第2トレンチ構造20の一対の第2外側壁22Bからa軸方向に間隔を空けて第1コンタクト領域51とは異なる領域に形成され、一対の第2外側壁22Bに沿う領域に形成されていない。第2コンタクト領域52は、第2トレンチ構造20の一対の第2内側壁21Bからa軸方向に間隔を空けてウェル領域41内に形成され、一対の第2内側壁21Bに沿う領域に形成されていない。
第2コンタクト領域52は、ウェル領域41内において第2トレンチ構造20の一対の第2底壁23Bからa軸方向に間隔を空けて第2トレンチ構造20の他方の第1底壁23Aに沿う領域に形成され、一対の第2底壁23Bに沿う領域に形成されていない。第2コンタクト領域52は、平面視においてm軸方向に第1コンタクト領域51に対向する領域に形成されていることが好ましい。第2コンタクト領域52は、平面視において他方の第1底壁23Aの幅方向中間部に沿う領域に形成されていることが好ましい。
第2コンタクト領域52は、この形態では、第2底壁部59、第2内壁部60および第2外壁部61を含む。第2底壁部59が「第1コンタクト部」と称され、第2内壁部60が「第2コンタクト部」と称され、第2外壁部61が「第3コンタクト部」と称されてもよい。
第2底壁部59は、ウェル領域41(ウェル底壁部42)内において一対の第2底壁23Bから間隔を空けて他方の第1底壁23Aに沿う領域に形成されている。第2底壁部59は、第1底壁23Aの中央部に沿う領域に形成されていることが好ましい。第2底壁部59は、ウェル領域41の一部を挟んで第1半導体領域6に対向している。
第2内壁部60は、ウェル領域41(ウェル内壁部43)内において第2底壁部59からm軸方向に沿って第2トレンチ構造20の他方の第1内側壁21A側に引き出され、他方の第1内側壁21Aに沿う領域に形成されている。第2内壁部60は、一対の第2内側壁21Bからa軸方向に間隔を空けて第1内側壁21Aの内方部に沿う領域に形成されている。第2内壁部60は、第1内側壁21Aの中央部に沿う領域に形成されていることが好ましい。第2内壁部60は、第1メサ部24においてウェル領域41内からボディ領域12内に引き出されている。
第2内壁部60は、第1メサ部24において活性面8から露出した第3露出部62を有している。第3露出部62は、ボディ領域12の底部から活性面8側に間隔を空けて活性面8に沿って層状に延び、ボディ領域12の一部を挟んで第1半導体領域6に対向している。第1内側壁21Aを基準とした第2内壁部60の厚さは、第1底壁23Aを基準とした第2底壁部59の厚さよりも小さい。
第2外壁部61は、ウェル領域41(ウェル外壁部44)内において第2底壁部59からm軸方向に沿って第2トレンチ構造20の他方の第1外側壁22A側に引き出され、他方の第1外側壁22Aに沿う領域に形成されている。第2外壁部61は、一対の第2外側壁22Bからa軸方向に間隔を空けて第1外側壁22Aの内方部に沿う領域に形成されている。第2外壁部61は、第1外側壁22Aの中央部に沿う領域に形成されていることが好ましい。第2外壁部61は、第2メサ部31においてウェル領域41内からボディ領域12内に引き出されている。
第2外壁部61は、第2メサ部31において活性面8から露出した第4露出部63を有している。第4露出部63は、ボディ領域12の底部から活性面8側に間隔を空けて活性面8に沿って層状に延び、ボディ領域12の一部を挟んで第1半導体領域6に対向している。第4露出部63は、第3トレンチ構造30から第2トレンチ構造20側に間隔を空けて形成され、ソース領域40に接続されている。第1外側壁22Aを基準とした第2外壁部61の厚さは、第1底壁23Aを基準とした第2底壁部59の厚さよりも小さい。
第3コンタクト領域53は、第1メサ部24においてボディ領域12の表層部に形成されている。第3コンタクト領域53は、ボディ領域12の底部から活性面8側に間隔を空けて活性面8に沿って層状に延び、ボディ領域12の一部を挟んで第1半導体領域6に対向している。第3コンタクト領域53は、第2トレンチ構造20の一対の第2内側壁21Bからa軸方向に間隔を空けてボディ領域12内に形成されていることが好ましい。
つまり、第3コンタクト領域53は、一対の第2内側壁21Bに沿う領域に形成されていないことが好ましい。第3コンタクト領域53は、第1メサ部24においてm軸方向に延びる帯状に形成され、第1コンタクト領域51の第1露出部57および第2コンタクト領域52の第3露出部62に接続されている。
つまり、コンタクト領域50は、この形態では、第1~第3コンタクト領域51~53を一体的に含み、平面視においてm軸方向に延びる帯状に形成されている。コンタクト領域50は、この形態では、m軸方向に第1幅W1を有し、a軸方向に第1幅W1未満の第2幅W2を有している。
第1幅W1は、第2トレンチ構造20の幅よりも大きい。第2トレンチ構造20の幅は、第2トレンチ構造20が延びる方向に直交する方向の幅である。第1幅W1は、第2トレンチ構造20の第2内側壁21Bの幅よりも大きい。第1幅W1は、第2トレンチ構造20の第2外側壁22Bの幅よりも大きい。
第2幅W2は、第2トレンチ構造20の第1外側壁22Aの幅よりも小さい。第2幅W2は、第2トレンチ構造20の第1内側壁21Aの幅よりも小さい。第2幅W2は、第2トレンチ構造20の幅よりも小さいことが好ましい。むろん、第2幅W2は、第2トレンチ構造20の幅よりも大きくてもよい。
図8~図15を参照して、SiC半導体装置1Aは、チップ2内において複数のトレンチ交差部34に沿う領域に形成されたp型の複数のゲートウェル領域65を含む。複数のゲートウェル領域65は、コンタクト領域50よりも低いp型不純物濃度を有している。複数のゲートウェル領域65は、この形態では、ボディ領域12よりも高いp型不純物濃度を有している。むろん、複数のゲートウェル領域65は、ボディ領域12よりも低いp型不純物濃度を有していてもよい。
複数のゲートウェル領域65は、ウェル領域41とほぼ等しいp型不純物濃度を有していることが好ましい。ゲートウェル領域65のp型不純物濃度(ピーク値)は、1.0×1016cm-3以上1.0×1018cm-3以下であってもよい。複数のゲートウェル領域65は、a軸方向およびm軸方向に間隔を空けて複数のトレンチ交差部34に沿う領域に形成され、第3トレンチ構造30の底壁(第1ゲート底壁33および第2ゲート底壁36)のうち複数のトレンチ交差部34外の領域を露出させている。
各ゲートウェル領域65は、各第2メサ部31の角部において第3トレンチ構造30Aの第1ゲート側壁32および第3トレンチ構造30Bの第2ゲート側壁35を被覆し、各第2メサ部31の表層部においてボディ領域12に接続されている。複数のゲートウェル領域65は、第1半導体領域6の底部から活性面8側に間隔を空けて形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。複数のゲートウェル領域65の底部は、ウェル領域41の底部とほぼ等しい深さ位置に形成されていることが好ましい。
図6および図7を参照して、SiC半導体装置1Aは、チップ2内において第1トレンチ構造15の壁面に沿う領域に形成された配線ウェル領域66を含む。配線ウェル領域66は、コンタクト領域50よりも低いp型不純物濃度を有している。配線ウェル領域66は、この形態では、ボディ領域12よりも高いp型不純物濃度を有している。
むろん、配線ウェル領域66は、ボディ領域12よりも低いp型不純物濃度を有していてもよい。配線ウェル領域66は、ウェル領域41とほぼ等しいp型不純物濃度を有していることが好ましい。配線ウェル領域66のp型不純物濃度(ピーク値)は、1.0×1016cm-3以上1.0×1018cm-3以下であってもよい。
配線ウェル領域66は、第1トレンチ構造15のパッド部15aおよびライン部15bにおいて、第1トレンチ構造15の内壁、外壁および底壁に沿う領域に形成され、活性面8の表層部においてボディ領域12に接続されている。配線ウェル領域66は、第1半導体領域6の底部から活性面8側に間隔を空けて形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。配線ウェル領域66の底部は、ウェル領域41の底部とほぼ等しい深さ位置に形成されていることが好ましい。
図16を参照して、SiC半導体装置1Aは、外側面9の表層部に形成されたp型のアウターウェル領域67を含む。アウターウェル領域67は、コンタクト領域50よりも低いp型不純物濃度を有している。アウターウェル領域67は、この形態では、ボディ領域12よりも高いp型不純物濃度を有している。
むろん、アウターウェル領域67は、ボディ領域12よりも低いp型不純物濃度を有していてもよい。アウターウェル領域67は、ウェル領域41とほぼ等しいp型不純物濃度を有していることが好ましい。アウターウェル領域67のp型不純物濃度(ピーク値)は、1.0×1016cm-3以上1.0×1018cm-3以下であってもよい。
アウターウェル領域67は、平面視において外側面9の周縁(第1~第4側面5A~5D)から活性面8側に間隔を空けて形成され、活性面8に沿って帯状に延びている。アウターウェル領域67は、この形態では、平面視において活性面8を取り囲む環状(具体的には四角環状)に形成されている。アウターウェル領域67は、外側面9の表層部から第1~第4接続面10A~10Dの表層部に向けて延び、第1~第4接続面10A~10Dを被覆している。アウターウェル領域67は、活性面8の表層部においてボディ領域12に電気的に接続されている。
アウターウェル領域67は、第1半導体領域6の底部から外側面9側に間隔を空けて形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。アウターウェル領域67は、複数の第2トレンチ構造20の底壁23よりも第1半導体領域6の底部側に位置している。アウターウェル領域67の底部は、コンタクト領域50(第1底壁部54および第2底壁部59)の底部よりも第1半導体領域6の底部側に位置している。アウターウェル領域67の底部は、ウェル領域41の底部とほぼ等しい深さ位置に形成されていることが好ましい。
SiC半導体装置1Aは、アウターウェル領域67の表層部に形成されたp型のアウターコンタクト領域68を含む。アウターコンタクト領域68は、ボディ領域12よりも高いp型不純物濃度を有している。アウターコンタクト領域68は、アウターウェル領域67よりも高いp型不純物濃度を有している。
アウターコンタクト領域68は、コンタクト領域50とほぼ等しいp型不純物濃度を有していることが好ましい。アウターコンタクト領域68のp型不純物濃度(ピーク値)は、1.0×1017cm-3以上1.0×1021cm-3以下であってもよい。アウターコンタクト領域68は、p型不純物としてのアルミニウム(Al)を含むことが好ましい。
アウターコンタクト領域68は、平面視において活性面8の周縁(第1~第4接続面10A~10D)および外側面9の周縁(第1~第4側面5A~5D)から間隔を空けてアウターウェル領域67の表層部に形成され、活性面8に沿って延びる帯状に形成されている。アウターコンタクト領域68は、この形態では、平面視において活性面8を取り囲む環状(具体的には四角環状)に形成されている。
アウターコンタクト領域68は、アウターウェル領域67の底部から外側面9側に間隔を空けて形成され、アウターウェル領域67の一部を挟んで第1半導体領域6に対向している。アウターコンタクト領域68は、複数の第2トレンチ構造20の底壁23よりも第1半導体領域6の底部側に位置している。アウターコンタクト領域68の底部は、コンタクト領域50(第1底壁部54および第2底壁部59)の底部とほぼ等しい深さ位置に形成されていることが好ましい。
SiC半導体装置1Aは、外側面9の表層部において外側面9の周縁およびアウターウェル領域67の間の領域に形成された少なくとも1つ(好ましくは2個以上20個以下)のp型のフィールド領域69を含む。SiC半導体装置1Aは、この形態では、4個のフィールド領域69を含む。複数のフィールド領域69は、電気的に浮遊状態に形成され、外側面9においてチップ2内の電界を緩和する。
フィールド領域69の個数、幅、深さ、p型不純物濃度等は任意であり、緩和すべき電界に応じて種々の値を取り得る。複数のフィールド領域69は、アウターコンタクト領域68よりも低いp型不純物濃度を有していてもよい。複数のフィールド領域69は、アウターウェル領域67よりも高いp型不純物濃度を有していてもよい。複数のフィールド領域69は、アウターウェル領域67よりも低いp型不純物濃度を有していてもよい。フィールド領域69のp型不純物濃度(ピーク値)は、1.0×1016cm-3以上1.0×1021cm-3以下であってもよい。
複数のフィールド領域69は、アウターコンタクト領域68側から外側面9の周縁側に間隔を空けて配列されている。複数のフィールド領域69は、平面視において活性面8に沿って延びる帯状に形成されている。複数のフィールド領域69は、この形態では、平面視において活性面8を取り囲む環状(具体的には四角環状)に形成されている。
複数のフィールド領域69は、第1半導体領域6の底部から外側面9側に間隔を空けて形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。複数のフィールド領域69は、複数の第2トレンチ構造20の底壁23よりも第1半導体領域6の底部側に位置している。複数のフィールド領域69の底部は、コンタクト領域50(第1底壁部54および第2底壁部59)の底部よりも第1半導体領域6の底部側に位置している。複数のフィールド領域69の底部は、ウェル領域41の底部とほぼ等しい深さ位置に形成されていてもよい。
SiC半導体装置1Aは、第1主面3を被覆する主面絶縁膜70を含む。主面絶縁膜70は、第1主面絶縁膜71および第2主面絶縁膜72を含む積層構造を有している。第1主面絶縁膜71は、活性面8、外側面9および第1~第4接続面10A~10Dを被覆している。
第1主面絶縁膜71は、活性面8において、第1絶縁膜17および第3絶縁膜38に連なり、第1埋設電極18、第2埋設電極27および第3埋設電極39を露出させている。主面絶縁膜70は、外側面9および第1~第4接続面10A~10Dにおいて、アウターコンタクト領域68、アウターウェル領域67および複数のフィールド領域69を被覆している。
第1主面絶縁膜71は、第1~第4側面5A~5Dに連なっていてもよい。この場合、第1主面絶縁膜71の外壁は、研削痕を有する研削面からなっていてもよい。第1主面絶縁膜71の外壁は、第1~第4側面5A~5Dと1つの研削面を形成していてもよい。むろん、第1主面絶縁膜71の外壁は、研削痕を有さない平滑面からなっていてもよい。また、第1主面絶縁膜71の外壁は、外側面9の周縁から内方に間隔を空けて形成され、外側面9の周縁部から第1半導体領域6を露出させていてもよい。
第1主面絶縁膜71は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。第1主面絶縁膜71は、この形態では、酸化シリコン膜からなる単層構造を有している。第1主面絶縁膜71は、チップ2の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
第2主面絶縁膜72は、第1主面絶縁膜71を挟んで活性面8、外側面9および第1~第4接続面10A~10Dを被覆している。第2主面絶縁膜72は、活性面8において、第1トレンチ構造15および第3トレンチ構造30を被覆している。第2主面絶縁膜72は、外側面9および第1~第4接続面10A~10Dにおいて、アウターコンタクト領域68、アウターウェル領域67および複数のフィールド領域69を被覆している。
第2主面絶縁膜72は、この形態では、第1~第4側面5A~5Dに連なっている。第2主面絶縁膜72の外壁は、研削痕を有する研削面からなっていてもよい。第2主面絶縁膜72の外壁は、第1~第4側面5A~5Dと1つの研削面を形成していてもよい。むろん、第2主面絶縁膜72の外壁は、研削痕を有さない平滑面からなっていてもよい。また、第2主面絶縁膜72の外壁は、外側面9の周縁から内方に間隔を空けて形成され、外側面9の周縁部から第1半導体領域6を露出させていてもよい。
第2主面絶縁膜72は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも1つを含んでいてもよい。第2主面絶縁膜72は、この形態では、酸化シリコン膜からなる単層構造を有している。
SiC半導体装置1Aは、外側面9において第1~第4接続面10A~10Dのうちの少なくとも1つを被覆するように主面絶縁膜70内に配置されたサイドウォール構造73を含む。具体的には、サイドウォール構造73は、第1主面絶縁膜71の上に配置され、第2主面絶縁膜72によって被覆されている。サイドウォール構造73は、この形態では、平面視において活性面8を取り囲む環状(具体的には四角環状)に形成されている。サイドウォール構造73は、無機絶縁体またはポリシリコンを含んでいてもよい。
SiC半導体装置1Aは、主面絶縁膜70に形成された1つまたは複数(この形態では1つ)の第1ゲート開口74を含む。第1ゲート開口74は、第1トレンチ構造15のパッド部15aを露出させている。SiC半導体装置1Aは、主面絶縁膜70に形成された1つまたは複数(この形態では1つ)の第2ゲート開口75を含む。第2ゲート開口75は、第1トレンチ構造15のライン部15bに沿って帯状に延び、ライン部15bの第1埋設電極18を露出させている。
SiC半導体装置1Aは、主面絶縁膜70に間隔を空けて形成された複数のソース開口76を含む。複数のソース開口76は、対応する第2トレンチ構造20、対応する第1メサ部24および対応する第2メサ部31をそれぞれ露出させている。複数のソース開口76は、対応する第1メサ部24からボディ領域12およびコンタクト領域50を露出させ、対応する第2メサ部31からソース領域40およびコンタクト領域50を露出させている。各ソース開口76は、この形態では、平面視において四角形状に形成されている。
SiC半導体装置1Aは、主面絶縁膜70に形成された1つまたは複数(この形態では1つ)のアウター開口77を含む。アウター開口77は、アウターコンタクト領域68に沿って帯状または環状に延び、アウターコンタクト領域68を露出させている。
SiC半導体装置1Aは、主面絶縁膜70の上に配置されたゲート電極80を含む。ゲート電極80は、「ゲート主面電極」と称されてもよい。ゲート電極80は、ゲートパッド電極81およびゲートライン電極82を含む。ゲートパッド電極81は、活性面8の周縁から間隔を空けて第1トレンチ構造15のパッド部15aの上に配置されている。ゲートパッド電極81は、この形態では、平面視において四角形状に形成されている。ゲートパッド電極81は、主面絶縁膜70の上から第1ゲート開口74に入り込み、パッド部15aの第1埋設電極18に電気的に接続されている。
ゲートライン電極82は、ゲートパッド電極81から第1トレンチ構造15のライン部15bの上に引き出されている。ゲートライン電極82は、この形態では、活性面8の周縁から間隔を空けてライン部15bを被覆している。ゲートライン電極82は、平面視においてライン部15bに沿って延びる帯状に形成されている。
ゲートライン電極82は、この形態では、第1~第3側面5A~5C(第1~第3接続面10A~10C)に沿って延び、第4側面5D(第4接続面10D)に沿う部分において一対の開放端83を有している。ゲートライン電極82は、主面絶縁膜70の上から第2ゲート開口75に入り込み、ライン部15bの第1埋設電極18に電気的に接続されている。
ゲート電極80は、Ti膜、TiN膜、W膜、Al膜、Cu膜、Al合金膜、Cu合金膜および導電性ポリシリコン膜のうちの少なくとも1種を含んでいてもよい。ゲート電極80は、純Cu膜(純度が99%以上のCu膜)、純Al膜(純度が99%以上のAl膜)、AlCu合金膜、AlSi合金膜、および、AlSiCu合金膜のうちの少なくとも1つを含んでいてもよい。ゲート電極80は、この形態では、チップ2側からこの順に積層されたTi膜、TiN膜およびAl合金膜(この形態ではAlCu合金膜)を含む積層構造を有している。
SiC半導体装置1Aは、ゲート電極80から間隔を空けて主面絶縁膜70の上に配置されたソース電極85を含む。ソース電極85は、「ソース主面電極」と称されてもよい。ソース電極85は、ソースパッド電極86およびソースライン電極87を含む。
ソースパッド電極86は、主面絶縁膜70の上においてゲートパッド電極81およびゲートライン電極82によって区画された領域に配置され、複数の第2トレンチ構造20および第3トレンチ構造30を被覆している。ソースパッド電極86は、平面視においてゲートパッド電極81に沿って凹状に窪んだ凹部を有する多角形状に形成されている。
ソースパッド電極86は、主面絶縁膜70を挟んで複数の第3トレンチ構造30を被覆し、主面絶縁膜70の上から複数のソース開口76に入り込んでいる。ソースパッド電極86は、対応するソース開口76内において、対応する第2トレンチ構造20の第2埋設電極27、対応する第1メサ部24および対応する第2メサ部31に電気的に接続されている。ソースパッド電極86は、対応する第1メサ部24においてボディ領域12およびコンタクト領域50に電気的に接続され、対応する第2メサ部31においてソース領域40およびコンタクト領域50に電気的に接続されている。
ソースライン電極87は、ソースパッド電極86から外側面9に帯状に引き出されている。具体的には、ソースライン電極87は、ソースパッド電極86からゲートライン電極82の一対の開放端83の間の領域を通過して外側面9の上に引き出されている。ソースライン電極87は、活性面8および外側面9の間の領域において第2主面絶縁膜72を挟んでサイドウォール構造73に対向する部分を有している。
ソースライン電極87は、平面視においてアウターコンタクト領域68に沿って帯状に延びている。ソースライン電極87は、この形態では、平面視においてゲートパッド電極81、ゲートライン電極82およびソースパッド電極86を取り囲む環状(具体的には四角環状)に形成されている。ソースライン電極87は、主面絶縁膜70の上からアウター開口77に入り込み、アウターコンタクト領域68に電気的に接続されている。
ソース電極85は、Ti膜、TiN膜、W膜、Al膜、Cu膜、Al合金膜、Cu合金膜および導電性ポリシリコン膜のうちの少なくとも1種を含んでいてもよい。ソース電極85は、純Cu膜(純度が99%以上のCu膜)、純Al膜(純度が99%以上のAl膜)、AlCu合金膜、AlSi合金膜、および、AlSiCu合金膜のうちの少なくとも1つを含んでいてもよい。ソース電極85は、この形態では、チップ2側からこの順に積層されたTi膜およびAl合金膜(この形態ではAlSiCu合金膜)を含む積層構造を有している。つまり、ソース電極85は、ゲート電極80と同一の導電材料を含む。
SiC半導体装置1Aは、第2主面4を被覆するドレイン電極88を含む。ドレイン電極88は、第2主面4に電気的に接続されている。ドレイン電極88は、第2主面4から露出した第2半導体領域7とオーミック接触を形成している。ドレイン電極88は、チップ2の周縁(第1~第4側面5A~5D)に連なるように第2主面4の全域を被覆していてもよい。ソース電極85およびドレイン電極88の間に印加可能なブレークダウン電圧は、500V以上3000V以下であってもよい。
以上、SiC半導体装置1Aは、チップ2、第2トレンチ構造20(トレンチ構造)およびp型のコンタクト領域50を含む。チップ2は、SiC単結晶を含み、第1主面3を有している。第2トレンチ構造20は、第1外側壁22A(第1側壁)および第2外側壁22B(第2側壁)を有し、第1主面3に形成されている。
第1外側壁22Aは、SiC単結晶のa軸方向に延びている。第2外側壁22Bは、SiC単結晶のm軸方向に延びている。つまり、第1外側壁22AはSiC単結晶のm面によって形成され、第2外側壁22BはSiC単結晶のa面によって形成されている。コンタクト領域50は、チップ2内において第2外側壁22Bからa軸方向に間隔を空けて第2トレンチ構造20に沿う領域に形成されている。
第2外側壁22Bに沿うコンタクト領域50がチップ2内に形成される場合、コンタクト領域50の導入に伴うSiC単結晶の改質に起因して、第2外側壁22Bに沿う領域において、SiC単結晶のa面に沿う結晶欠陥(いわゆるa面欠陥)がコンタクト領域50を起点に生じることがある。SiC半導体装置の電気的特性は、この種の結晶欠陥によって低下する。
これに対して、SiC半導体装置1Aでは、コンタクト領域50がチップ2内において第2外側壁22Bからa軸方向に間隔を空けて形成されている。したがって、チップ2内の第2外側壁22Bに沿う領域においてコンタクト領域50を起点とするa面欠陥(結晶欠陥)を抑制できる。
これにより、電気的特性を向上できるSiC半導体装置1Aを提供できる。たとえば、コンタクト領域50を起点とするa面欠陥を抑制することにより、当該a面欠陥に起因する抵抗値の増加を抑制できる。たとえば、a面欠陥の抑制は、当該a面欠陥に起因するオン抵抗Ronの増加を抑制する上で有効である。
第2トレンチ構造20は、第1外側壁22Aおよび第2外側壁22Bを接続する底壁23を有し、コンタクト領域50はチップ2内において底壁23および第2外側壁22Bの少なくとも一方に沿う領域に形成されていることが好ましい。この場合、底壁23および第2外側壁22Bの双方に沿うコンタクト領域50によれば、a面欠陥を抑制しながら、コンタクト領域50の形成領域を増加させることができる。これにより、コンタクト領域50に起因する抵抗値を削減できるから、電気的特性を向上できる。
コンタクト領域50は、m軸方向に延びる帯状に形成されていることが好ましい。このような構造によっても、a面欠陥を抑制しながら、コンタクト領域50の形成領域を増加させることができる。コンタクト領域50は、m軸方向に第1幅W1を有し、a軸方向に第1幅W1未満の第2幅W2を有していることが好ましい。
この構造によれば、第2外側壁22Bおよびコンタクト領域50の間の距離を増加させることができる。これにより、アライメントずれの影響を抑制しながら、チップ2内の第2外側壁22Bに沿う領域におけるa面欠陥を抑制できる。この場合、第2幅W2は、第2トレンチ構造20の第1外側壁22Aの幅未満であることが好ましい。また、第1幅W1は、第2トレンチ構造20の第2外側壁22Bの幅以上であってもよい。
SiC半導体装置1Aは、チップ2内において第2外側壁22Bに沿う領域に形成されたp型のウェル領域41を含むことが好ましい。この場合、コンタクト領域50は、ウェル領域41よりも高いp型不純物濃度を有していることが好ましい。この構造によれば、コンタクト領域50を起点とするa面欠陥を抑制しながら、ウェル領域41を起点に拡がる空乏層を利用してブレークダウン電圧を向上させることができる。
ウェル領域41は、チップ2内において第2トレンチ構造20に沿う領域に形成されていることが好ましい。この場合、コンタクト領域50は、ウェル領域41内に形成されていることが好ましい。ウェル領域41は、チップ2内において底壁23および第2外側壁22Bの少なくとも一方に沿う領域に形成されていることが好ましい。底壁23および第2外側壁22Bの双方に沿うウェル領域41によれば、ブレークダウン電圧を適切に向上させることができる。
SiC半導体装置1Aは、第1主面3の表層部に形成されたp型のボディ領域12を含むことが好ましい。この場合、第2トレンチ構造20は、ボディ領域12を貫通するように第1主面3に形成されていることが好ましい。また、コンタクト領域50は、ボディ領域12よりも高い不純物濃度を有していることが好ましい。
第2トレンチ構造20は、平面視において環状に形成されていてもよい。第2トレンチ構造20は、a軸方向に帯状に延びる第1底壁23A、および、m軸方向に帯状に延びる第2底壁23Bを有していることが好ましい。この場合、コンタクト領域50は、第2底壁23Bからa軸方向に間隔を空けて第1底壁23Aに沿う領域に形成されていることが好ましい。この構造によれば、チップ2内の第2底壁23Bに沿う領域においてコンタクト領域50を起点とするa面欠陥を抑制できる。
SiC半導体装置1Aは、第2トレンチ構造20によって第1主面3に区画された第1メサ部24を含んでいてもよい。この場合、コンタクト領域50は、第1メサ部24において第1主面3の表層部に位置する部分を有していることが好ましい。この構造によれば、第2外側壁22Bに沿う領域におけるa面欠陥を抑制しながら、第1メサ部24を利用してコンタクト領域50の形成領域を拡張できる。
SiC半導体装置1Aは、第2トレンチ構造20から間隔を空けて第1主面3に形成された第3トレンチ構造30を含むことが好ましい。この場合、SiC半導体装置1Aは、第1主面3の表層部において第3トレンチ構造30に沿う領域に形成されたn型のソース領域40を含むことが好ましい。
第3トレンチ構造30は、m軸方向に延びるように第2トレンチ構造20の第2外側壁22Bからa軸方向に間隔を空けて第1主面3に形成されていてもよい。この構造によれば、第2トレンチ構造20および第3トレンチ構造30の間の領域においてコンタクト領域50を起点とするa面欠陥を抑制できる。第3トレンチ構造30は、a軸方向に延びるように第2トレンチ構造20の第1外側壁22Aからm軸方向に間隔を空けて第1主面3に形成されていてもよい。第3トレンチ構造30は、平面視において第2トレンチ構造20を取り囲む環状に形成されていてもよい。
別視点において、SiC半導体装置1Aは、チップ2、n型の第1半導体領域6、p型のボディ領域12、トレンチソース構造としての第2トレンチ構造20、トレンチゲート構造としての第3トレンチ構造30、n型のソース領域40およびp型のコンタクト領域50を含んでいてもよい。チップ2は、SiC単結晶を含み、第1主面3を有している。第1半導体領域6は、第1主面3の表層部に形成されている。ボディ領域12は、第1半導体領域6の表層部に形成されている。
第2トレンチ構造20は、第1外側壁22A(第1側壁)および第2外側壁22B(第2側壁)を有し、第1主面3に形成されている。第1外側壁22Aは、SiC単結晶のa軸方向に延びている。第2外側壁22Bは、SiC単結晶のm軸方向に延びている。つまり、第1外側壁22AはSiC単結晶のm面によって形成され、第2外側壁22BはSiC単結晶のa面によって形成されている。
第3トレンチ構造30は、ボディ領域12を貫通するように第2トレンチ構造20の第2外側壁22Bからa軸方向に間隔を空けて第1主面3に形成されている。ソース領域40は、ボディ領域12の表層部において第3トレンチ構造30に沿う領域に形成されている。コンタクト領域50は、チップ2内において第2トレンチ構造20の第2外側壁22Bからa軸方向に間隔を空けて第2トレンチ構造20に沿う領域に形成されている。
この構造によれば、第2トレンチ構造20および第3トレンチ構造30の間の領域においてコンタクト領域50を起点とするa面欠陥(結晶欠陥)を抑制できる。これにより、電気的特性を向上できるSiC半導体装置1Aを提供できる。たとえば、コンタクト領域50を起点とするa面欠陥を抑制することにより、当該a面欠陥に起因する抵抗値の増加を抑制できる。たとえば、a面欠陥の抑制は、当該a面欠陥に起因するオン抵抗Ronの増加を抑制する上で有効である。
図17は、図8に対応し、第2実施形態に係るSiC半導体装置1Bを示す平面図である。図18は、図17に示すXVIII-XVIII線に沿う断面図である。SiC半導体装置1Bは、SiC半導体装置1Aと同様の効果を奏するデバイスである。前述のSiC半導体装置1Aは、第1~第3コンタクト領域51~53によって構成されたコンタクト領域50を含む。
これに対して、SiC半導体装置1Bに係るコンタクト領域50は、第3コンタクト領域53を含まず、第1コンタクト領域51および第2コンタクト領域52のみを含む。むろん、コンタクト領域50は、第1コンタクト領域51および第2コンタクト領域52のいずれか一方のみからなっていてもよい。
第1コンタクト領域51および第2コンタクト領域52は、m軸方向に第1幅Waを有し、a軸方向に第2幅Wbを有している。第1幅Waは、第2トレンチ構造20の第2外側壁22Bの幅未満である。第1幅Waは、第2トレンチ構造20の第2内側壁21Bの幅未満である。第1幅Waは、第2トレンチ構造20の幅よりも大きい。
第2幅Wbは、第2トレンチ構造20の第1外側壁22Aの幅未満である。第2幅Wbは、第2トレンチ構造20の第1内側壁21Aの幅未満である。第2幅Wbは、第1幅Wa未満である。第2幅Wbは、第2トレンチ構造20の幅よりも小さいことが好ましい。むろん、第2幅Wbは、第2トレンチ構造20の幅よりも大きくてもよい。また、第2幅Wbは、第1内側壁21Aの幅未満であれば、第1幅Waよりも大きくてもよい。
図19は、図8に対応し、第3実施形態に係るSiC半導体装置1Cを示す平面図である。SiC半導体装置1Cは、SiC半導体装置1Aと同様の効果を奏するデバイスである。前述のSiC半導体装置1Aは、a軸方向に一様な第2幅W2を有する第1~第3コンタクト領域51~53によって構成されたコンタクト領域50を含む。
これに対して、SiC半導体装置1Cに係るコンタクト領域50は、a軸方向に第2幅W2を有する第1コンタクト領域51、a軸方向に第2幅W2を有する第2コンタクト領域52、および、a軸方向に第2幅W2とは異なる第3幅W3を有する第3コンタクト領域53によって構成されている。具体的には、第3幅W3は、第2幅W2よりも大きく、第1内側壁21Aの幅以下である。第3幅W3は、第1内側壁21Aの幅未満であることが好ましい。
第3コンタクト領域53は、一対の第1内側壁21Aから間隔を空けて一対の第2内側壁21Bに接するように形成されていてもよい。第3コンタクト領域53は、一対の第2内側壁21Bから間隔を空けて一対の第1内側壁21Aに接するように形成されていてもよい。第3コンタクト領域53は、第1メサ部24内においてボディ領域12の表層部の全域に形成されていてもよい。この場合、第3コンタクト領域53は、第2トレンチ構造20の一対の第1内側壁21Aおよび一対の第2内側壁21Bに接していてもよい。
図20は、図8に対応し、第4実施形態に係るSiC半導体装置1Dを示す平面図である。SiC半導体装置1Dは、SiC半導体装置1Aと同様の効果を奏するデバイスである。前述のSiC半導体装置1Aは、a軸方向に一様な第2幅W2を有する第1~第3コンタクト領域51~53によって構成されたコンタクト領域50を含む。
これに対して、SiC半導体装置1Dに係るコンタクト領域50は、a軸方向に第2幅W2を有する第1コンタクト領域51、a軸方向に第2幅W2を有する第2コンタクト領域52、および、a軸方向に第2幅W2とは異なる第3幅W3を有する第3コンタクト領域53によって構成されている。具体的には、第3幅W3は、第2幅W2未満である。
図21は、図8に対応し、第5実施形態に係るSiC半導体装置1Eを示す平面図である。SiC半導体装置1Eは、SiC半導体装置1Aと同様の効果を奏するデバイスである。前述のSiC半導体装置1Aは、第1コンタクト領域51および第2コンタクト領域52に接続された第3コンタクト領域53を有するコンタクト領域50を含む。
これに対して、SiC半導体装置1Eに係るコンタクト領域50は、第1メサ部24において、第1コンタクト領域51および第2コンタクト領域52から間隔を空けてボディ領域12の表層部に形成された第3コンタクト領域53を有している。第3コンタクト領域53は、a軸方向に関して、第1コンタクト領域51(第2コンタクト領域52)よりも幅広に形成されていてもよいし、第1コンタクト領域51(第2コンタクト領域52)よりも幅狭に形成されていてもよい。
図22は、図8に対応し、第6実施形態に係るSiC半導体装置1Fを示す平面図である。図23は、図22に示すXXIII-XXIII線に沿う断面図である。図24は、図22に示すXXIV-XXIV線に沿う断面図である。SiC半導体装置1Fは、SiC半導体装置1Aと同様の効果を奏するデバイスである。前述のSiC半導体装置1Aは、平面視においてa軸方向およびm軸方向に延びる環状に形成された第2トレンチ構造20を含む。
これに対して、SiC半導体装置1Fは、平面視においてa軸方向およびm軸方向に延びる4辺を有する四角形状に形成された第2トレンチ構造20を含む。第2トレンチ構造20は、第1実施形態の場合と同様、第2トレンチ25、第2絶縁膜26および第2埋設電極27を含む。
第2トレンチ構造20は、この形態では、側壁90および底壁91を含む。側壁90は、平面視においてa軸方向およびm軸方向に延びる四角形状に形成されている。具体的には、側壁90は、一対の第1側壁90Aおよび一対の第2側壁90Bを含む。一対の第1側壁90Aは、a軸方向に延び、m軸方向に対向している。つまり、一対の第1側壁90Aは、m面によって区画されている。一対の第2側壁90Bは、一対の第1側壁90Aに接続されるようにm軸方向に延び、a軸方向に対向している。つまり、一対の第2側壁90Bは、a面によって区画されている。
底壁91は、平面視においてa軸方向およびm軸方向に沿って平坦に延びる四角形状に形成され、一対の第1側壁90Aおよび一対の第2側壁90Bを接続している。底壁91は、c面によって形成されている。活性面8(第1主面3)がc面に対して所定のオフ方向に所定の角度で傾斜したオフ角を有している場合、底壁91は、活性面8(第1主面3)と同様、オフ方向およびオフ角を有していてもよい。
第3トレンチ構造30は、第1実施形態の場合と同様、平面視において複数の第2トレンチ構造20を取り囲むように複数の第2トレンチ構造20の間の領域をa軸方向およびm軸方向に延びる格子状(環状)に形成されている。第3トレンチ構造30は、この形態では、複数の第2トレンチ構造20の側壁90との間で環状(具体的には四角環状)に延びる複数のメサ部92を区画している。
第3トレンチ構造30は、第1実施形態の場合と同様、複数の第3トレンチ構造30Aおよび複数の第3トレンチ構造30Bを含む。複数の第3トレンチ構造30Aは、この形態では、m軸方向に複数の第1側壁90Aに対向するように複数の第1側壁90Aからm軸方向に間隔を空けて形成され、複数の第1側壁90Aの間の領域をa軸方向に帯状に延びている。複数の第3トレンチ構造30Bは、この形態では、a軸方向に複数の第2側壁90Bに対向するように複数の第2側壁90Bからa軸方向に間隔を空けて形成され、複数の第2側壁90Bの間の領域をm軸方向に帯状に延びている。
ウェル領域41は、この形態では、ウェル底壁部93およびウェル側壁部94を含む。ウェル底壁部93が「第1ウェル部」と称され、ウェル側壁部94が「第2ウェル部」と称されてもよい。ウェル底壁部93は、第2トレンチ構造20の底壁91に沿う領域に形成されている。具体的には、ウェル底壁部93は、底壁91の全域を被覆している。ウェル底壁部93は、第1半導体領域6の底部から活性面8側に間隔を空けて形成され、第1半導体領域6の一部を挟んで第2半導体領域7に対向している。
ウェル側壁部94は、ウェル底壁部93側から第2トレンチ構造20の側壁90側に引き出され、側壁90に沿う領域に形成されている。具体的には、ウェル側壁部94は、メサ部92において一対の第1側壁90Aおよび一対の第2側壁90Bに沿う領域に形成されている。
ウェル側壁部94は、メサ部92において第3トレンチ構造30から間隔を空けて第2トレンチ構造20を取り囲む環状(具体的には四角環状)に形成されている。ウェル側壁部94は、メサ部92の表層部においてボディ領域12に接続されている。側壁90を基準としたウェル側壁部94の厚さは、底壁91を基準としたウェル底壁部93の厚さよりも小さい。
コンタクト領域50は、この形態では、ウェル領域41内において、第2トレンチ構造20の一対の第2側壁90Bからa軸方向に間隔を空けて第2トレンチ構造20に沿う領域に形成され、一対の第2側壁90Bに沿う領域に形成されていない。コンタクト領域50は、平面視において底壁91の中央部に沿う領域に形成されていることが好ましい。
コンタクト領域50は、この形態では、底壁部95、第1側壁部96および第2側壁部97を含む。底壁部95が「第1コンタクト部」と称され、第1側壁部96が「第2コンタクト部」と称され、第2側壁部97が「第3コンタクト部」と称されてもよい。
底壁部95は、ウェル領域41(ウェル底壁部93)内において一対の第2側壁90Bからa軸方向に間隔を空けて底壁91の内方部に沿う領域に形成されている。底壁部95は、平面視において底壁91に沿ってm軸方向に延びる帯状に形成されている。底壁部95は、平面視において底壁91の中央部を被覆していることが好ましい。
第1側壁部96は、ウェル領域41(ウェル側壁部94)内において底壁部95からm軸方向に沿って第2トレンチ構造20の一方の第1側壁90A側に引き出され、一方の第1側壁90Aに沿う領域に形成されている。第1側壁部96は、一対の第2側壁90Bからa軸方向に間隔を空けて第1側壁90Aの内方部に沿う領域に形成されている。第1側壁部96は、平面視において第2側壁90Bの中央部を被覆していることが好ましい。第1側壁部96は、メサ部92においてウェル領域41内からボディ領域12内に引き出されている。
第1側壁部96は、メサ部92において活性面8から露出した第1露出部98を有している。第1露出部98は、ボディ領域12の底部から活性面8側に間隔を空けて活性面8に沿って層状に延び、ボディ領域12の一部を挟んで第1半導体領域6に対向している。第1露出部98は、第3トレンチ構造30から第2トレンチ構造20側に間隔を空けて形成され、ソース領域40に接続されている。第1側壁部96を基準とした第1側壁部96の厚さは、底壁91を基準とした底壁部95の厚さよりも小さい。
第2側壁部97は、ウェル領域41(ウェル側壁部94)内において底壁部95からm軸方向に沿って第2トレンチ構造20の他方の第1側壁90A側に引き出され、他方の第1側壁90Aに沿う領域に形成されている。第2側壁部97は、一対の第2側壁90Bからa軸方向に間隔を空けて第1側壁90Aの内方部に沿う領域に形成されている。第2側壁部97は、メサ部92においてウェル領域41内からボディ領域12内に引き出されている。
第2側壁部97は、メサ部92において活性面8から露出した第2露出部99を有している。第2露出部99は、ボディ領域12の底部から活性面8側に間隔を空けて活性面8に沿って層状に延び、ボディ領域12の一部を挟んで第1半導体領域6に対向している。第2露出部99は、第3トレンチ構造30から第2トレンチ構造20側に間隔を空けて形成され、ソース領域40に接続されている。第1側壁部96を基準とした第2側壁部97の厚さは、底壁91を基準とした底壁部95の厚さよりも小さい。
コンタクト領域50は、この形態では、平面視においてm軸方向に延びる帯状に形成されている。コンタクト領域50は、この形態では、m軸方向に第1幅W1を有し、a軸方向に第1幅W1未満の第2幅W2を有している。第1幅W1は、第2トレンチ構造20の幅よりも大きい。第1幅W1は、第2トレンチ構造20の第2側壁90Bの幅よりも大きい。第2幅W2は、第2トレンチ構造20の第1側壁90Aの幅よりも小さい。
以上、SiC半導体装置1Fは、チップ2、第2トレンチ構造20(トレンチ構造)およびp型のコンタクト領域50を含む。チップ2は、SiC単結晶を含み、第1主面3を有している。第2トレンチ構造20は、第1側壁90Aおよび第2側壁90Bを有し、第1主面3に形成されている。
第1側壁90Aは、SiC単結晶のa軸方向に延びている。第2側壁90Bは、SiC単結晶のm軸方向に延びている。つまり、第1側壁90AはSiC単結晶のm面によって形成され、第2側壁90BはSiC単結晶のa面によって形成されている。コンタクト領域50は、チップ2内において第2側壁90Bからa軸方向に間隔を空けて第2トレンチ構造20に沿う領域に形成されている。
この構造によれば、チップ2内の第2側壁90Bに沿う領域において、コンタクト領域50を起点とするa面欠陥(結晶欠陥)を抑制できる。これにより、電気的特性を向上できるSiC半導体装置1Fを提供できる。たとえば、コンタクト領域50を起点とするa面欠陥を抑制することにより、当該a面欠陥に起因する抵抗値の増加を抑制できる。たとえば、a面欠陥の抑制は、当該a面欠陥に起因するオン抵抗Ronの増加を抑制する上で有効である。
別視点において、SiC半導体装置1Fは、チップ2、n型の第1半導体領域6、p型のボディ領域12、トレンチソース構造としての第2トレンチ構造20、トレンチゲート構造としての第3トレンチ構造30、n型のソース領域40およびp型のコンタクト領域50を含んでいてもよい。チップ2は、SiC単結晶を含み、第1主面3を有している。第1半導体領域6は、第1主面3の表層部に形成されている。ボディ領域12は、第1半導体領域6の表層部に形成されている。
第2トレンチ構造20は、第1側壁90Aおよび第2側壁90Bを有し、第1主面3に形成されている。第1側壁90Aは、SiC単結晶のa軸方向に延びている。第2側壁90Bは、SiC単結晶のm軸方向に延びている。つまり、第1側壁90AはSiC単結晶のm面によって形成され、第2側壁90BはSiC単結晶のa面によって形成されている。
第3トレンチ構造30は、ボディ領域12を貫通するように第2トレンチ構造20の第2側壁90Bからa軸方向に間隔を空けて第1主面3に形成されている。ソース領域40は、ボディ領域12の表層部において第3トレンチ構造30に沿う領域に形成されている。コンタクト領域50は、チップ2内において第2トレンチ構造20の第2側壁90Bからa軸方向に間隔を空けて第2トレンチ構造20に沿う領域に形成されている。
この構造によれば、第2トレンチ構造20および第3トレンチ構造30の間の領域においてコンタクト領域50を起点とするa面欠陥(結晶欠陥)を抑制できる。これにより、電気的特性を向上できるSiC半導体装置1Fを提供できる。たとえば、コンタクト領域50を起点とするa面欠陥を抑制することにより、当該a面欠陥に起因する抵抗値の増加を抑制できる。たとえば、a面欠陥の抑制は、当該a面欠陥に起因するオン抵抗Ronの増加を抑制する上で有効である。
図25は、図22に対応し、第7実施形態に係るSiC半導体装置1Gを示す平面図である。SiC半導体装置1Gは、SiC半導体装置1Fと同様の効果を奏するデバイスである。SiC半導体装置1Fに係るコンタクト領域50は、平面視において底壁91に沿ってm軸方向に帯状に延びる底壁部95を含む。
一方、SiC半導体装置1Gは、SiC半導体装置1Fに係る底壁部95のうち底壁91の中央部に沿う部分を取り除いた構造を有している。つまり、SiC半導体装置1Gに係る底壁部95は、底壁91の中央部においてウェル領域41を残存させる開放部を有している。SiC半導体装置1Gでは、開放部によって底壁部95の形成領域が削減されている。むろん、底壁部95を有さないコンタクト領域50が採用されてもよい。
図26は、図22に対応し、第8実施形態に係るSiC半導体装置1Hを示す平面図である。SiC半導体装置1Hは、SiC半導体装置1Gに係るコンタクト領域50を変形させた形態を有し、SiC半導体装置1Hと同様の効果を奏するデバイスである。
具体的には、SiC半導体装置1Hに係る底壁部95は、複数の開放部を有している。複数の開放部は、この形態では、m軸方向に間隔を空けて形成されている。むろん、複数の開放部は、a軸方向に間隔を空けて形成されていてもよい。また、3つ以上の開放部が、m軸方向およびa軸方向に間隔を空けて形成されていてもよい。
図27は、図22に対応し、第9実施形態に係るSiC半導体装置1Iを示す平面図である。SiC半導体装置1Iは、SiC半導体装置1Fと同様の効果を奏するデバイスである。前述のSiC半導体装置1Fは、a軸方向に一様な第2幅W2を有するコンタクト領域50を含む。
これに対して、SiC半導体装置1Iに係るコンタクト領域50では、底壁部95が平面視において一対の第2側壁90Bのいずれか一方または双方(この形態では双方)に向けて張り出した幅広部を有している。幅広部は、一対の第2側壁90Bからa軸方向に間隔を空けて底壁91を被覆している。また、幅広部は、一対の第1側壁90Aからm軸方向に間隔を空けて底壁91を被覆している。つまり、幅広部の幅は、第2幅W2を超えて第1側壁90Aの幅未満である。幅広部の幅は、第1側壁90Aの幅の1/2以上であってもよい。
底壁部95は、平面視において底壁91の50%以上100%未満の領域を被覆していることが好ましい。上記の割合(底壁91の平面積に対する底壁部95の平面積の割合)は、50%以上60%以下、60%以上70%以下、70%以上80%以下、80%以上90%以下、および、90%以上100%未満のいずれか1つの範囲に属する値に設定されてもよい。
図28は、図22に対応し、第10実施形態に係るSiC半導体装置1Jを示す平面図である。SiC半導体装置1Jは、SiC半導体装置1Fと同様の効果を奏するデバイスである。前述のSiC半導体装置1Fは、a軸方向に一様な第2幅W2を有するコンタクト領域50を含む。
これに対して、SiC半導体装置1Jに係るコンタクト領域50では、底壁部95が平面視において一対の第2側壁90Bのいずれか一方または双方(この形態では双方)に向けて窪んだ幅狭部を有している。幅狭部の幅は、第2幅W2未満である。幅狭部の幅は、第2幅W2の1/2以下であってもよい。幅狭部の幅は、第2幅W2の1/10以上であってもよい。
図29は、第2トレンチ構造20の変形例を示す断面図である。図29では、第1実施形態に係るSiC半導体装置1Aに変形例に係る第2トレンチ構造20が適用された例が示されているが、変形例に係る第2トレンチ構造20は第2~第6実施形態に係るSiC半導体装置1B~1Fに適用されてもよい。
前述の各実施形態に係る第2トレンチ構造20は、第2トレンチ25、第2絶縁膜26および第2埋設電極27を含む。これに対して、変形例に係る第2トレンチ構造20は、第2絶縁膜26を含まない。第2埋設電極27は、第2トレンチ25に直接埋設され、第2トレンチ25内においてチップ2に電気的および機械的に接続されている。
前述のソース領域40、ウェル領域41およびコンタクト領域50は、第2トレンチ構造20の壁面(内側壁21、外側壁22および底壁23)に沿う部分において第2埋設電極27に電気的および機械的に接続されている。
第2埋設電極27は、ソース電極85(ソースパッド電極86)の一部を利用して形成されていてもよい。つまり、ソース電極85(ソースパッド電極86)は、主面絶縁膜70(活性面8)の上から複数の第2トレンチ25内に入り込むように形成されていてもよい。この場合、ソース電極85(ソースパッド電極86)は、複数の第2トレンチ25内においてチップ2に電気的および機械的に接続された複数の第2埋設電極27を含む。
前述の各実施形態はさらに他の形態で実施できる。前述の各実施形態では、チップ2内に第2半導体領域7が形成された例が示された。しかし、第2半導体領域7を有さない構造が採用されてもよい。この場合、第1半導体領域6は、チップ2の第1主面3、第2主面4および第1~第4側面5A~5Dから露出する。つまり、チップ2は、SiC基板を有さず、SiCエピタキシャル層からなる単層構造を有していてもよい。
前述の各実施形態において「n型」の領域が「p型」の領域に置き換えられると同時に、「p型」の領域が「n型」の領域に置き換えられてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「n型」を「p型」に置き換えると同時に、「p型」を「n型」に置き換えることによって得られる。「p型」が「第1導電型」と称される場合、「n型」は「第2導電型」と称されてもよい。「n型」が「第1導電型」と称される場合、「p型」は「第2導電型」と称されてもよい。
前述の各実施形態では、「n型」の第2半導体領域7が示された。しかし、「p型」の第2半導体領域7が採用されてもよい。この場合、SiC-MISFETに代えてSiC-IGBT(Insulated Gate Bipolar Transistor)が形成される。この場合、前述の説明において、MISFETの「ソース」がIGBTの「エミッタ」に置き換えられ、MISFETの「ドレイン」がIGBTの「コレクタ」に置き換えられる。「p型」の第2半導体領域7は、「p型」のSiC基板からなっていてもよいし、イオン注入法によってチップ2(エピタキシャル層)の第2主面4の表層部にp型不純物を導入することによって形成されてもよい。
以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「SiC半導体装置」は、必要に応じて「半導体装置」、「SiC半導体スイッチング装置」または「SiC-MISFET」に置き換えられてもよい。
[A1]SiC単結晶を含み、主面(3)を有するチップ(2)と、前記SiC単結晶のa軸方向に延びる第1側壁(22A、90A)、および、前記SiC単結晶のm軸方向に延びる第2側壁(22B、90B)を有し、前記主面(3)に形成されたトレンチ構造(20)と、前記チップ(2)内において前記第2側壁(22B、90B)から前記a軸方向に間隔を空けて前記トレンチ構造(20)に沿う領域に形成された第1導電型(p型)のコンタクト領域(50)と、を含む、SiC半導体装置(1A~1J)。
[A2]前記トレンチ構造は、前記第1側壁(22A、90A)および前記第2側壁(22B、90B)を接続する底壁(23、91)を有し、前記コンタクト領域(50)は、前記チップ(2)内において前記トレンチ構造(20)の前記底壁(23、91)に沿う領域に形成されている、A1に記載のSiC半導体装置(1A~1J)。
[A3]前記コンタクト領域(50)は、前記チップ(2)内において前記トレンチ構造(20)の前記第1側壁(22A、90A)に沿う領域に形成されている、A1またはA2に記載のSiC半導体装置(1A~1J)。
[A4]前記コンタクト領域(50)は、前記m軸方向に延びる帯状に形成されている、A1~A3のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A5]前記コンタクト領域(50)は、前記m軸方向に第1幅(W1、Wa)を有し、前記a軸方向に前記第1幅(W1、Wa)未満の第2幅(W2、Wb)を有している、A1~A4のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A6]前記第2幅(W2、Wb)は、前記第1側壁(22A、90A)の幅未満である、A5に記載のSiC半導体装置(1A~1J)。
[A7]前記第1幅(W1、Wa)は、前記第2側壁(22B、90B)の幅以上である、A5またはA6に記載のSiC半導体装置(1A~1J)。
[A8]前記チップ(2)内において前記第2側壁(22B、90B)に沿う領域に形成された第1導電型(p型)のウェル領域(41)をさらに含み、前記コンタクト領域(50)は、前記ウェル領域(41)よりも高い不純物濃度を有している、A1~A7のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A9]前記ウェル領域(41)は、前記チップ(2)内において前記トレンチ構造(20)に沿う領域に形成され、前記コンタクト領域(50)は、前記ウェル領域(41)内に形成されている、A8に記載のSiC半導体装置(1A~1J)。
[A10]前記主面(3)の表層部に形成された第1導電型(p型)のボディ領域(12)をさらに含み、前記トレンチ構造(20)は、前記ボディ領域(12)を貫通するように前記主面(3)に形成され、前記コンタクト領域(50)は、前記ボディ領域(12)よりも高い不純物濃度を有している、A1~A9のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A11]前記トレンチ構造(20)は、平面視において環状に形成されている、A1~A10のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A12]前記トレンチ構造(20)によって前記主面(3)に区画されたメサ部(24)をさらに含み、前記コンタクト領域(50)は、前記メサ部(24)において前記主面(3)の表層部に位置する部分を有している、A11に記載のSiC半導体装置(1A~1J)。
[A13]前記トレンチ構造(20)は、平面視において四角形状に形成されている、A1~A12のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A14]前記トレンチ構造(20)には、ソース電位が印加される、A1~A13のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A15]前記トレンチ構造(20)から間隔を空けて前記主面(3)に形成され、ゲート電位が印加される第2トレンチ構造(30)をさらに含む、A1~A14のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A16]前記第2トレンチ構造(30)は、前記トレンチ構造(20)の前記第2側壁(22B、90B)から前記a軸方向に間隔を空けて前記主面(3)に形成され、前記m軸方向に延びている、A15に記載のSiC半導体装置(1A~1J)。
[A17]前記第2トレンチ構造(30)は、前記トレンチ構造(20)の前記第1側壁(22A、90A)から前記m軸方向に間隔を空けて前記主面(3)に形成され、前記a軸方向に延びている、A15またはA16に記載のSiC半導体装置(1A~1J)。
[A18]前記第2トレンチ構造(30)は、平面視において前記トレンチ構造(20)を取り囲む環状に形成されている、A15~A17のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A19]前記主面(3)の表層部において前記第2トレンチ構造(30)に沿う領域に形成された第2導電型(n型)のソース領域(40)をさらに含む、A15~A18のいずれか一つに記載のSiC半導体装置(1A~1J)。
[A20]SiC単結晶を含み、主面(3)を有するチップ(2)と、前記主面(3)の表層部に形成された第1導電型(n型)の半導体領域(6)と、前記半導体領域(6)の表層部に形成された第2導電型(p型)のボディ領域(12)と、前記SiC単結晶のa軸方向に延びる第1側壁(22A、90A)、および、前記SiC単結晶のm軸方向に延びる第2側壁(22B、90B)を有し、前記ボディ領域(12)を貫通するように前記主面(3)に形成されたトレンチソース構造(20)と、前記ボディ領域(12)を貫通するように前記トレンチソース構造(20)の前記第2側壁(22B、90B)から前記a軸方向に間隔を空けて前記主面(3)に形成されたトレンチゲート構造(30)と、前記ボディ領域(12)の表層部において前記トレンチゲート構造(30)に沿う領域に形成された第1導電型(n型)のソース領域(40)と、前記チップ(2)内において前記トレンチソース構造(20)の前記第2側壁(22B、90B)から前記a軸方向に間隔を空けて前記トレンチソース構造(20)に沿う領域に形成された第2導電型(p型)のコンタクト領域(50)と、を含む、SiC半導体装置(1A~1J)。
以上、実施形態が詳細に説明されたが、これらは技術的内容を明示する具体例に過ぎない。この明細書から抽出される種々の技術的思想は、明細書内の説明順序や実施形態の順序等に制限されずにそれらの間で適宜組み合わせ可能である。
1A SiC半導体装置
1B SiC半導体装置
1C SiC半導体装置
1D SiC半導体装置
1E SiC半導体装置
1F SiC半導体装置
1G SiC半導体装置
1H SiC半導体装置
1I SiC半導体装置
1J SiC半導体装置
2 チップ
3 第1主面
6 第1半導体領域
12 ボディ領域
20 第2トレンチ構造(トレンチソース構造)
22A 第1側壁
22B 第2側壁
23 底壁
24 第1メサ部
30 第3トレンチ構造(トレンチゲート構造)
40 ソース領域
41 ウェル領域
50 コンタクト領域
90A 第1側壁
90B 第2側壁
91 底壁
W1 第1幅
W2 第2幅
Wa 第1幅
Wb 第2幅
1B SiC半導体装置
1C SiC半導体装置
1D SiC半導体装置
1E SiC半導体装置
1F SiC半導体装置
1G SiC半導体装置
1H SiC半導体装置
1I SiC半導体装置
1J SiC半導体装置
2 チップ
3 第1主面
6 第1半導体領域
12 ボディ領域
20 第2トレンチ構造(トレンチソース構造)
22A 第1側壁
22B 第2側壁
23 底壁
24 第1メサ部
30 第3トレンチ構造(トレンチゲート構造)
40 ソース領域
41 ウェル領域
50 コンタクト領域
90A 第1側壁
90B 第2側壁
91 底壁
W1 第1幅
W2 第2幅
Wa 第1幅
Wb 第2幅
Claims (20)
- SiC単結晶を含み、主面を有するチップと、
前記SiC単結晶のa軸方向に延びる第1側壁、および、前記SiC単結晶のm軸方向に延びる第2側壁を有し、前記主面に形成されたトレンチ構造と、
前記チップ内において前記第2側壁から前記a軸方向に間隔を空けて前記トレンチ構造に沿う領域に形成された第1導電型のコンタクト領域と、を含む、SiC半導体装置。 - 前記トレンチ構造は、前記第1側壁および前記第2側壁を接続する底壁を有し、
前記コンタクト領域は、前記チップ内において前記トレンチ構造の前記底壁に沿う領域に形成されている、請求項1に記載のSiC半導体装置。 - 前記コンタクト領域は、前記チップ内において前記トレンチ構造の前記第1側壁に沿う領域に形成されている、請求項1または2に記載のSiC半導体装置。
- 前記コンタクト領域は、前記m軸方向に延びる帯状に形成されている、請求項1~3のいずれか一項に記載のSiC半導体装置。
- 前記コンタクト領域は、前記m軸方向に第1幅を有し、前記a軸方向に前記第1幅未満の第2幅を有している、請求項1~4のいずれか一項に記載のSiC半導体装置。
- 前記第2幅は、前記第1側壁の幅未満である、請求項5に記載のSiC半導体装置。
- 前記第1幅は、前記第2側壁の幅以上である、請求項5または6に記載のSiC半導体装置。
- 前記チップ内において前記第2側壁に沿う領域に形成された第1導電型のウェル領域をさらに含み、
前記コンタクト領域は、前記ウェル領域よりも高い不純物濃度を有している、請求項1~7のいずれか一項に記載のSiC半導体装置。 - 前記ウェル領域は、前記チップ内において前記トレンチ構造に沿う領域に形成され、
前記コンタクト領域は、前記ウェル領域内に形成されている、請求項8に記載のSiC半導体装置。 - 前記主面の表層部に形成された第1導電型のボディ領域をさらに含み、
前記トレンチ構造は、前記ボディ領域を貫通するように前記主面に形成され、
前記コンタクト領域は、前記ボディ領域よりも高い不純物濃度を有している、請求項1~9のいずれか一項に記載のSiC半導体装置。 - 前記トレンチ構造は、平面視において環状に形成されている、請求項1~10のいずれか一項に記載のSiC半導体装置。
- 前記トレンチ構造によって前記主面に区画されたメサ部をさらに含み、
前記コンタクト領域は、前記メサ部において前記主面の表層部に位置する部分を有している、請求項11に記載のSiC半導体装置。 - 前記トレンチ構造は、平面視において四角形状に形成されている、請求項1~12のいずれか一項に記載のSiC半導体装置。
- 前記トレンチ構造には、ソース電位が印加される、請求項1~13のいずれか一項に記載のSiC半導体装置。
- 前記トレンチ構造から間隔を空けて前記主面に形成され、ゲート電位が印加される第2トレンチ構造をさらに含む、請求項1~14のいずれか一項に記載のSiC半導体装置。
- 前記第2トレンチ構造は、前記トレンチ構造の前記第2側壁から前記a軸方向に間隔を空けて前記主面に形成され、前記m軸方向に延びている、請求項15に記載のSiC半導体装置。
- 前記第2トレンチ構造は、前記トレンチ構造の前記第1側壁から前記m軸方向に間隔を空けて前記主面に形成され、前記a軸方向に延びている、請求項15または16に記載のSiC半導体装置。
- 前記第2トレンチ構造は、平面視において前記トレンチ構造を取り囲む環状に形成されている、請求項15~17のいずれか一項に記載のSiC半導体装置。
- 前記主面の表層部において前記第2トレンチ構造に沿う領域に形成された第2導電型のソース領域をさらに含む、請求項15~18のいずれか一項に記載のSiC半導体装置。
- SiC単結晶を含み、主面を有するチップと、
前記主面の表層部に形成された第1導電型の半導体領域と、
前記半導体領域の表層部に形成された第2導電型のボディ領域と、
前記SiC単結晶のa軸方向に延びる第1側壁、および、前記SiC単結晶のm軸方向に延びる第2側壁を有し、前記ボディ領域を貫通するように前記主面に形成されたトレンチソース構造と、
前記ボディ領域を貫通するように前記トレンチソース構造の前記第2側壁から前記a軸方向に間隔を空けて前記主面に形成されたトレンチゲート構造と、
前記ボディ領域の表層部において前記トレンチゲート構造に沿う領域に形成された第1導電型のソース領域と、
前記チップ内において前記トレンチソース構造の前記第2側壁から前記a軸方向に間隔を空けて前記トレンチソース構造に沿う領域に形成された第2導電型のコンタクト領域と、を含む、SiC半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022-061147 | 2022-03-31 | ||
JP2022061147 | 2022-03-31 |
Publications (1)
Publication Number | Publication Date |
---|---|
WO2023189057A1 true WO2023189057A1 (ja) | 2023-10-05 |
Family
ID=88200455
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
PCT/JP2023/006636 WO2023189057A1 (ja) | 2022-03-31 | 2023-02-24 | SiC半導体装置 |
Country Status (1)
Country | Link |
---|---|
WO (1) | WO2023189057A1 (ja) |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016163047A (ja) * | 2015-03-03 | 2016-09-05 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトInfineon Technologies AG | 六方晶格子を有する半導体ボディにトレンチゲート構造を備えた半導体デバイス |
JP2019087647A (ja) * | 2017-11-07 | 2019-06-06 | 富士電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
WO2020031971A1 (ja) * | 2018-08-07 | 2020-02-13 | ローム株式会社 | SiC半導体装置 |
JP2020174165A (ja) * | 2019-04-15 | 2020-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
2023
- 2023-02-24 WO PCT/JP2023/006636 patent/WO2023189057A1/ja unknown
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2016163047A (ja) * | 2015-03-03 | 2016-09-05 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトInfineon Technologies AG | 六方晶格子を有する半導体ボディにトレンチゲート構造を備えた半導体デバイス |
JP2019087647A (ja) * | 2017-11-07 | 2019-06-06 | 富士電機株式会社 | 絶縁ゲート型半導体装置及びその製造方法 |
WO2020031971A1 (ja) * | 2018-08-07 | 2020-02-13 | ローム株式会社 | SiC半導体装置 |
JP2020174165A (ja) * | 2019-04-15 | 2020-10-22 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US12009213B2 (en) | Semiconductor power device and method for producing same | |
US10727318B2 (en) | Semiconductor device VDMOS having a gate insulating film having a high dielectric constant portion contacting the drift region for relaxing an electric field generated in the gate insulating film | |
WO2015060441A1 (ja) | 半導体装置および半導体パッケージ | |
US9159846B2 (en) | SiC semiconductor device | |
CN110226234B (zh) | 半导体装置 | |
US11088276B2 (en) | Silicon carbide semiconductor device | |
US20190081171A1 (en) | Semiconductor device and method for manufacturing the same | |
JP2023548037A (ja) | 傾斜ゲート・トレンチを含むパワー半導体デバイス | |
US20220140141A1 (en) | Semiconductor device | |
WO2023189057A1 (ja) | SiC半導体装置 | |
WO2023189058A1 (ja) | SiC半導体装置 | |
WO2023189060A1 (ja) | SiC半導体装置 | |
US10431649B2 (en) | Semiconductor device | |
US20220077312A1 (en) | Semiconductor device and method of manufacturing semiconductor device | |
US20220344328A1 (en) | Semiconductor device | |
JP7092129B2 (ja) | 炭化珪素半導体装置 | |
WO2023176056A1 (ja) | 半導体装置 | |
WO2019142406A1 (ja) | 炭化珪素半導体装置 | |
WO2023189054A1 (ja) | 半導体装置 | |
WO2023189055A1 (ja) | 半導体装置 | |
WO2023189053A1 (ja) | 半導体装置 | |
US20230387215A1 (en) | Silicon carbide semiconductor device | |
US20230223470A1 (en) | Silicon carbide semiconductor device | |
US20230290817A1 (en) | Silicon carbide semiconductor device | |
WO2023223589A1 (ja) | 半導体チップ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
121 | Ep: the epo has been informed by wipo that ep was designated in this application |
Ref document number: 23779087 Country of ref document: EP Kind code of ref document: A1 |