WO2023145388A1 - 固体撮像装置及び電子機器 - Google Patents

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WO2023145388A1
WO2023145388A1 PCT/JP2022/048693 JP2022048693W WO2023145388A1 WO 2023145388 A1 WO2023145388 A1 WO 2023145388A1 JP 2022048693 W JP2022048693 W JP 2022048693W WO 2023145388 A1 WO2023145388 A1 WO 2023145388A1
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WO
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chip
solid
state imaging
imaging device
active
Prior art date
Application number
PCT/JP2022/048693
Other languages
English (en)
French (fr)
Inventor
昌彦 湯川
直樹 小川
卓 齋藤
宣年 藤井
明久 坂本
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Publication of WO2023145388A1 publication Critical patent/WO2023145388A1/ja

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present disclosure relates to a solid-state imaging device and an electronic device having the solid-state imaging device.
  • CoW Chip on Wafer
  • CoC Chip-on-Chip
  • a chip is directly bonded to a chip
  • solid-state imaging element chips on a wafer are inspected to be good chips, and good chips (KGD: Known Good Die) manufactured and inspected in a separate process are converted to copper copper (CuCu).
  • the layers are laminated by connecting (hereinafter referred to as “CuCu connection”).
  • a CuCu connection is a direct connection between a solid-state imaging device chip and, for example, a memory circuit chip or a logic circuit chip, using terminals formed of copper (Cu) on their lamination surfaces.
  • This eliminates the need to pierce the solid-state image sensor chip with a through electrode (TSV: Through Silicon Via, hereinafter referred to as "TSV”) or the like, and also eliminates the need for an occupied area for connection, so the solid-state image sensor can be made smaller. and productivity improvement.
  • TSV Through Silicon Via
  • the entire bonded logic chip and memory chip are covered with an insulating film such as an oxide film to ensure insulation and protect each chip.
  • the oxide film in the scribe line region is a thick film. Since an oxide film such as silicon dioxide is a hard material, there is a problem that quality deterioration such as cracks and chipping occurs when a processed portion is finished into a rectangular shape in singulation processing with a blade.
  • the lower surface of the electrode pad is a laminate of a thin silicon (Si: silicon, hereinafter referred to as “silicon” unless otherwise specified) substrate and oxide film of the solid-state imaging device chip, the mounting
  • Si silicon
  • the structure is such that cracks are likely to occur due to impact during wire bonding.
  • distortion occurs due to the difference in linear expansion coefficient between the oxide film and the logic chip, etc., and the distortion is transferred to the solid-state image sensor chip, which causes the on-chip lens to shift and the characteristics of the transistors that make up the circuit to fluctuate.
  • Patent Document 1 discloses such a prior art of CoW technology and CoC technology for bonding non-defective logic chips and memory chips to non-defective chips on a wafer.
  • Patent Document 1 a first semiconductor device having an imaging device that generates a pixel signal for each pixel and a signal processing circuit necessary for signal processing of the pixel signal are covered with a coating film (embedding member) ( a second semiconductor element (embedded); wiring electrically connecting between the first semiconductor element and the second semiconductor element;
  • the semiconductor element is disclosed as a back-illuminated solid-state imaging device stacked by oxide film bonding.
  • the individualized memory chips and logic chips are placed on the solid-state imaging device chips on the wafer and CuCu-connected.
  • the memory chip and the logic chip are thinned, the memory chip and the logic chip are covered with an oxide film, and the oxide film is planarized.
  • it is bonded to a support substrate, the solid-state image sensor chip wafer is thinned, and a color filter and a microlens array are mounted on the light-receiving side of the solid-state image sensor chip wafer to form a solid-state image sensor chip. It can be done.
  • Patent Document 1 forms an oxide film to cover the logic chip and the memory chip. No mention is made of a specific solution to the problem of processing, or to the problem of stress generated due to bonding and coating with an oxide film.
  • An object of the present invention is to provide a solid-state imaging device and an electronic apparatus having the solid-state imaging device, which improve some aspects.
  • a first aspect of the present disclosure includes a solid-state imaging device chip and at least one or more active chips bonded to the bottom surface of the solid-state imaging device chip.
  • a dummy chip bonded to the lower surface of the electrode pad of the solid-state imaging device chip and having an end face parallel to the cut surface of the solid-state imaging device chip cut out from a wafer; and the solid-state imaging device including the active chip and the dummy chip. and a flattened insulating film covering the bonding surface of the element chip.
  • the active chip may be a logic chip, a memory chip, or a processor chip.
  • the electrode pads are arranged on both ends or peripheral edges of the upper surface of the solid-state image sensor chip, and the dummy chip has an end face that is flush with the cut surface of the solid-state image sensor chip. may be joined in a manner having
  • the electrode pads are arranged on both ends or peripheral edges of the upper surface of the solid-state image sensor chip, and the active chip or the dummy chip is adjacent to the cut surface of the solid-state image sensor chip. may be joined in a manner having flat end faces.
  • the solid-state imaging device chip may be CuCu-connected to the active chip or the dummy chip.
  • the solid-state imaging device chip may be CuCu-connected to the active chip and may be bonded to the dummy chip by an insulating film.
  • the solid-state imaging element chip has a laminated structure of a photodiode forming layer and a photodiode wiring layer in which the electrode pads are arranged, and has a CuCu connection with the active chip or the dummy chip.
  • the solid-state imaging element chip has a laminated structure of the photodiode forming layer and the photodiode wiring layer in which the electrode pads are arranged, and is CuCu-connected to the active chip, An insulating film may be bonded to the dummy chip.
  • a second aspect thereof includes a solid-state imaging device chip, at least one or more active chips bonded to the solid-state imaging device chip; at least one or more dummy chips bonded to an empty area to which the active chip is not bonded on the bonding surface of the active chip of the solid-state imaging device chip; a planarized insulating film covering the bonding surface side of the solid-state imaging device chip including the active chip and the dummy chip; It is a solid-state imaging device having
  • a plurality of rectangular or strip-shaped dummy chips smaller than the active chips may be bonded to the empty regions to which the active chips are not bonded.
  • the dummy chip has one side that is the shortest side of the free space when separated by at least 0.5 ⁇ m or more from the end face of the active chip joined to the solid-state imaging device chip. It may be formed in a square or substantially rectangular shape and joined to the empty area while securing the distance.
  • the dummy chip is made of silicon (Si), aluminum oxide (Al 2 O 3 ), silicon carbide (SiC), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), titanium ( Ti), titanium nitride (TiN), carbon (C), silicon carbonitride (SiCN), polysilicon or tantalum nitride (TaN).
  • the dummy chip or the active chip is made of a material having a polishing rate of 20 or higher with silicon dioxide (SiO 2 ) on the surface opposite to the bonding surface with the solid-state imaging device chip.
  • the dummy chip may include a single-layered or multi-layered heat transfer member made of a material having a higher thermal conductivity than silicon dioxide (SiO 2 ).
  • a third aspect thereof comprises a solid-state image sensor chip, at least one or more active chips bonded to the solid-state image sensor chip, and a solid-state image sensor chip bonded to the solid-state image sensor chip in a manner surrounding the peripheral surface of the active chip.
  • the solid-state imaging device includes a silicon substrate and a planarized insulating film covering between the active chip and the silicon substrate and at least the lower surface of the active chip.
  • the peripheral side surface of the silicon substrate may be flush with the peripheral side surface of the solid-state imaging device chip.
  • a step may be formed on the peripheral side surface of the solid-state imaging device chip and the peripheral side surface of the upper portion of the silicon substrate.
  • a support substrate may be bonded to the lower surface of the silicon substrate or the insulating film.
  • the peripheral side surface of the insulating film in contact with the silicon substrate may be formed with a taper expanding downward from the bonding surface of the solid-state imaging device chip.
  • the insulating film may be made of an insulating resin.
  • a fourth aspect thereof comprises a step of bonding an active chip to the lower surface of a solid-state imaging element chip on a wafer, and a silicon substrate having a recessed portion or a hollowed portion formed to avoid contact with the active chip. to the lower surface of the solid-state imaging device chip; thinning the lower surface of the silicon substrate to leave a portion of the silicon substrate between the active chips; and insulating film on the lower surface of the solid-state imaging device chip. are laminated, covering between the active chip and the remaining silicon substrate, and planarizing the covered insulating film.
  • a fifth aspect thereof comprises a solid-state image sensor chip, at least one or more active chips bonded to the bottom surface of the solid-state image sensor chip, bonded to the bottom surface of the electrode pad of the solid-state image sensor chip, and cut out from a wafer.
  • a dummy chip having an end surface parallel to the cut surface of the solid-state imaging device chip; and a planarized insulating film covering the bonding surface of the solid-state imaging device chip including the active chip and the dummy chip.
  • solid-state imaging device, or A solid-state imaging device chip at least one or more active chips bonded to the solid-state imaging device chip, and bonded to an empty region on a bonding surface of the active chip of the solid-state imaging device chip to which the active chip is not bonded.
  • a solid-state imaging device comprising at least one or more dummy chips, and a planarized insulating film covering the bonding surface side of the solid-state imaging element chip including the active chip and the dummy chip, or a solid-state imaging device chip; at least one or more active chips bonded to the solid-state imaging device chip; a silicon substrate bonded to the solid-state imaging device chip in a manner surrounding a peripheral surface of the active chip; and the silicon substrate, and a planarized insulating film covering at least the lower surface of the active chip.
  • FIG. 2 is an explanatory diagram of a CoW structure of a solid-state imaging device chip according to the present disclosure; It is a figure which shows the state which joins a logic chip etc. to the solid-state image sensor chip formed on the wafer.
  • 1 is a plan view showing a schematic structure of a basic form of a first embodiment of a solid-state imaging device according to the present disclosure
  • FIG. 1 is a cross-sectional end view taken along line X1-X1 showing a schematic structure of a basic form of a first embodiment of a solid-state imaging device according to the present disclosure
  • FIG. FIG. 5 is a plan view showing a schematic configuration of a first modification of the first embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a plan view showing a schematic configuration of a second modification of the first embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a cross-sectional end view taken along the line X2-X2 showing a schematic structure of a third modified example of the first embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a cross-sectional end view taken along the line X2-X2 showing a schematic structure of a fourth modified example of the first embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 20 is a cross-sectional end view taken along line X2-X2 showing a schematic structure of a fifth modification of the first embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 20 is a cross-sectional end view taken along line X2-X2 showing a schematic structure of a sixth modification of the first embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 4 is an explanatory diagram of a manufacturing method of the first embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 10 is a Y1-Y1 line cut end view and a bottom view showing a first example of a basic schematic structure of a second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 10 is a Y1-Y1 line cut end view and a bottom view showing a second example of a schematic structure of a basic form of the solid-state imaging device according to the second embodiment of the present disclosure
  • FIG. 13 is a partially enlarged view of a Y1-Y1 line cut end view showing a comparative example in which no dummy chip is bonded in the example shown in FIG. 12;
  • FIG. 10 is an explanatory diagram that can relax tensile stress by bonding a dummy chip in the basic form of the solid-state imaging device according to the second embodiment of the present disclosure;
  • FIG. 11 is an explanatory diagram showing a comparative example of flattening when a dummy chip is not bonded to a solid-state imaging device chip (No. 1);
  • FIG. 12 is an explanatory diagram showing a comparative example of flattening when a dummy chip is not bonded to a solid-state imaging device chip (No. 2);
  • FIG. 12 is an explanatory diagram showing a comparative example of flattening when no dummy chip is bonded to the solid-state imaging device chip (No. 3);
  • FIG. 11 is an explanatory diagram of the effect of flattening by bonding dummy chips in the basic form of the solid-state imaging device according to the second embodiment of the present disclosure (part 1);
  • FIG. 12 is an explanatory diagram of the effect of flattening by bonding dummy chips in the basic form of the solid-state imaging device according to the second embodiment of the present disclosure (Part 2);
  • FIG. 12 is an explanatory diagram of the effect of flattening by joining dummy chips in the basic form of the solid-state imaging device according to the second embodiment of the present disclosure (No.
  • FIG. 11 is a bottom view showing a second example of the schematic structure of the first modification of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a bottom view showing a third example of the schematic structure of the first modification of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 10 is a bottom view showing a second example of a schematic structure of a second modified example of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a bottom view showing a third example of a schematic structure of a second modified example of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a bottom view showing a first example of a schematic structure of a third modified example of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a bottom view showing a second example of a schematic structure of a third modified example of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a bottom view showing a second example of a schematic structure of a third modified example of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a bottom view showing a third example of a schematic structure of a third modified example of the second embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 10A is a bottom view of a wafer of a solid-state imaging element chip showing an example of a schematic structure of a fourth modified example of the second embodiment of the solid-state imaging device according to the present disclosure, and a diagram showing a singulated state
  • FIG. 20 is a Y1-Y1 line cut end view of a fifth modified example of the solid-state imaging device according to the present disclosure, in which a dummy chip and the like are bonded in a schematic structure
  • FIG. 10A is a bottom view of a wafer of a solid-state imaging element chip showing an example of a schematic structure of a fourth modified example of the second embodiment of the solid-state imaging device according to the present disclosure, and a diagram showing a singulated state
  • FIG. 20 is a Y1-Y1 line cut end view of a fifth modified example
  • FIG. 20 is a Y1-Y1 line cut end view of a sixth modified example of the solid-state imaging device according to the present disclosure, in which a dummy chip and the like are bonded in a schematic structure;
  • FIG. 11 is a plan view showing a schematic structure of a basic form of a solid-state imaging device according to a third embodiment of the present disclosure;
  • FIG. 11 is a cross-sectional end view taken along line X1-X1 showing a schematic structure of a basic form of a solid-state imaging device according to a third embodiment of the present disclosure;
  • FIG. 11 is a schematic end view showing a schematic structure of a basic form of a solid-state imaging device according to a third embodiment of the present disclosure;
  • FIG. 11 is a schematic end view showing a schematic structure of a basic form of a solid-state imaging device according to a third embodiment of the present disclosure;
  • FIG. 11 is a schematic end view showing a schematic structure of a first modified example of the third embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a schematic end view showing a schematic structure of a second modified example of the third embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a schematic end view showing a schematic structure of a third modified example of the third embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 11 is a schematic end view showing a schematic structure of a fourth modified example of the third embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 20 is a schematic end view showing a schematic structure of an eighth modified example of the third embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 20 is a schematic end view showing a schematic structure of a sixteenth modification of the third embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 20 is a schematic end view showing a schematic structure of a seventeenth modification of the third embodiment of the solid-state imaging device according to the present disclosure
  • FIG. 10 is an explanatory diagram when the shape of the dug portion or hollowed portion of the silicon substrate of the solid-state imaging device according to the present disclosure is square in plan view
  • FIG. 10 is an explanatory diagram when the shape of the dug portion or hollowed portion of the silicon substrate of the solid-state imaging device according to the present disclosure is rectangular in plan view
  • FIG. 10 is an explanatory diagram when the shape of a carved portion or a hollowed portion of a silicon substrate of the solid-state imaging device according to the present disclosure in a plan view is a shape in which two large and small rectangles are connected;
  • FIG. 10 is an explanatory diagram when the shape of a recessed portion or a hollowed portion of a silicon substrate of a solid-state imaging device according to the present disclosure in plan view is a shape in which a trapezoidal base is connected to a rectangular side;
  • FIG. 11 is an explanatory diagram of a basic form of a manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (Part 1);
  • Part 1 Part 1
  • FIG. 12 is an explanatory diagram of the basic form of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (part 2);
  • FIG. 14 is an explanatory diagram of a basic form of a manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 3);
  • FIG. 14 is an explanatory diagram of a basic form of a manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 4);
  • FIG. 16 is an explanatory diagram of the basic form of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 5);
  • FIG. 16 is an explanatory diagram of the basic form of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No.
  • FIG. 16 is an explanatory diagram of a basic form of a manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 7);
  • FIG. 16 is an explanatory diagram of a basic form of a manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 8);
  • FIG. 20 is an explanatory diagram of a basic form of a manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 9);
  • FIG. 20 is an explanatory diagram of the basic form of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 10);
  • FIG. 21 is an explanatory diagram of a basic form of a manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 11);
  • FIG. 11 is an explanatory diagram of a first modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (part 1);
  • FIG. 11B is an explanatory diagram of the first modification of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (part 2);
  • FIG. 12 is an explanatory diagram of the first modification of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 3);
  • FIG. 11 is an explanatory diagram of a first modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (part 1);
  • FIG. 11B is an explanatory diagram of the first modification of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (part 2);
  • FIG. 12 is an explanatory diagram of
  • FIG. 11A is an explanatory diagram of a second modification of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (part 1);
  • FIG. 21 is an explanatory diagram of a second modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (part 2);
  • FIG. 11 is an explanatory diagram of a third modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (part 1);
  • FIG. 21 is an explanatory diagram of a third modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (Part 2);
  • FIG. 21 is an explanatory diagram of a third modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No.
  • FIG. 21 is an explanatory diagram of a third modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 4);
  • FIG. 16 is an explanatory diagram of a third modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 5);
  • FIG. 16 is an explanatory diagram of a third modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 6);
  • FIG. 21 is an explanatory diagram of a third modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 7);
  • FIG. 20 is an explanatory diagram of a third modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 8);
  • FIG. 12B is an explanatory diagram of a fourth modification of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (part 1);
  • FIG. 20 is an explanatory diagram of a fourth modification of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (Part 2);
  • FIG. 21 is an explanatory diagram of a fourth modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 3);
  • FIG. 21 is an explanatory diagram of a fourth modified example of the manufacturing method of the third embodiment of the solid-state imaging device according to the present disclosure (No. 4); 1 is a block diagram showing a configuration example of an electronic device having a solid-state imaging device according to the present disclosure; FIG.
  • top such as “upper surface” and “upper” or “bottom” such as “lower surface” and “lower surface” refer to the light receiving surface side of the pixel region 103 of the solid-state image sensor chip 110 as “ “Upper” and the opposite side as “Lower”.
  • the solid-state imaging device 100 is in a state in which the semiconductor chip portion such as the solid-state imaging element chip 110 is packaged, but description of the package is omitted in the following description and drawings.
  • chips having electrical functions such as the logic chip 120A, the memory chip 120B, or a processor chip 131, which will be described later, may be generically referred to as the active chip 120.
  • the dummy chip 130 refers to a semiconductor chip having no electrical function.
  • FIG. 1 is an explanatory diagram of the CoW structure of the chip of the solid-state imaging device 100 according to the present disclosure.
  • a plurality of solid-state image sensor chips 110 are formed in a grid on a wafer 510 of solid-state image sensor chips 110 by a semiconductor process.
  • the wafer 520 of the logic chip 120A manufactured by another semiconductor process it was confirmed by inspection that it was a non-defective product, and the individualized logic chip 120A was confirmed to be a non-defective product on the wafer 510. It is bonded to a predetermined position of a predetermined solid-state imaging device chip 110 .
  • the memory chip 120B which has been confirmed to be non-defective by inspection and separated into individual pieces, is a predetermined solid-state imaging device chip on the wafer 510 that has been confirmed to be a non-defective product. It is bonded in place at 110 .
  • the dummy chip 130 which has been confirmed to be a non-defective product by inspection and separated into individual pieces, is confirmed to be a non-defective product on the wafer 510 by a predetermined solid-state imaging. It is bonded to a predetermined position of the element chip 110 .
  • the wafer 531 of the processor chip 131 which will be described later (neither is shown).
  • the chips on the wafer 510 marked with "x" indicate the defective chips 110n. Therefore, the active chip 120 such as the logic chip 120A is not bonded to the defective chip 110n.
  • one of the solid-state imaging device chips 110 formed on a wafer 510 and confirmed to be a non-defective product is counted with three types of logic chip 120A, memory chip 120B, and dummy chips 130 and 130.
  • FIG. 2 shows the state which joins four chips.
  • the wafer 510 shown in FIG. 1 is arranged upside down.
  • the state in which the logic chip 120A, the memory chip 120B and the dummy chips 130 and 130 are bonded to the bottom surface of the solid-state imaging device chip 110 is as shown in this drawing. Then, when these chips are joined, they are singulated at the scribe line 109 .
  • the size of the active chips 120 such as the logic chip 120A and the memory chip 120B is progressing more than the solid-state imaging device chip 110. Along with this, the area not covered with the active chip 120 is expanding on the bottom surface of the solid-state imaging device chip 110 .
  • FIG. 3 is a plan view showing a schematic structure of the basic form of the first embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chip of the solid-state imaging device 100 is formed in a substantially rectangular shape in plan view.
  • a substantially rectangular pixel region 103 is arranged on the upper surface.
  • a photoelectric conversion unit 101 that photoelectrically converts the received imaging light for each pixel is formed to generate an image signal.
  • Electrode pads 113 are formed at the left and right ends of the pixel region 103 for wire bonding connection to electrode pads (not shown) of the interposer substrate using gold wires (Au) or the like.
  • FIG. 4 is a cross-sectional end view taken along the line X1-X1 showing the schematic structure of the basic form of the first embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chip of the solid-state imaging device 100 includes, as shown in the figure, a logic chip 120A in which a logic circuit composed of driving elements for processing imaging signals, wiring layers, and the like is arranged on the lower surface of a solid-state imaging element chip 110, pixel data, and the like.
  • a memory chip 120B for storing is formed by bonding.
  • the solid-state imaging device chip 110 has, for example, a photoelectric conversion section 101 made up of a plurality of photodiodes formed in a photodiode formation layer 102 .
  • a color filter 106 is laminated on the upper surface of the photoelectric conversion unit 101, which is the incident surface of the imaging light of the solid-state image sensor chip 110, and an on-chip lens 107 is laminated on the upper surface.
  • An insulating film may be formed on the upper surface of the on-chip lens 107 to be flattened, and a translucent substrate such as glass may be bonded to the upper surface of the on-chip lens 107 via a bonding resin (both of which are not suitable). shown).
  • the photodiode wiring layer 111 is formed by sequentially stacking an oxide film, which is an insulator, on the lower surface of the photoelectric conversion unit 101 and wiring 112 having a wiring pattern formed of a conductive metal such as copper (Cu). . That is, the wiring 112 is sandwiched and laminated between the oxide films that are the base material of the photodiode wiring layer 111 .
  • the photoelectric conversion section 101 and the wiring 112, and the wiring 112 and the terminal 114 formed on the lower surface of the photodiode wiring layer 111 are connected by vias 115, 115, respectively. Accordingly, the pixel data generated by the photoelectric conversion unit 101 is connected to the terminal 114 through the via 115 , the wiring 112 and the via 115 in sequence.
  • the logic chip 120A is a substrate for forming a logic circuit for sequentially reading pixel data generated in each pixel of the photoelectric conversion unit 101.
  • the logic circuit includes, for example, a vertical drive section, a horizontal drive section, a system control section, a signal processing section, and the like (none of which are shown), and connections of the logic circuit are made within the wiring layer 121 .
  • the logic chip 120A is formed by successively laminating wiring 122 having a wiring pattern formed of a conductive metal such as copper (Cu) and an oxide film.
  • the wiring 122 in the upper layer and the wiring 122 in the lower layer are connected by vias 125 .
  • the wiring 122 in the upper layer is connected to the terminal 124 formed on the upper surface of the logic chip 120A through the via 125. As shown in FIG.
  • the terminal 124 of the logic chip 120A faces the bonding surface of the terminal 114 of the photodiode wiring layer 111 and is CuCu-connected. Accordingly, the pixel data generated by the photoelectric conversion unit 101 is connected to the terminal 124 of the wiring layer 121 of the logic chip 120A through the wiring 112, the via 115 and the terminal 114 of the photodiode wiring layer 111. is connected to the wiring 122 of .
  • the memory chip 120B is formed by successively laminating wiring 122 having a wiring pattern formed of a conductive metal such as copper (Cu) and an oxide film.
  • the wiring 122 in the upper layer and the wiring 122 in the lower layer are connected by vias 125 .
  • the wiring 122 in the upper layer is connected to the terminal 124 formed on the upper surface of the logic chip 120A through the via 125. As shown in FIG.
  • the terminal 124 of the memory chip 120B faces the joint surface of the terminal 114 of the photodiode wiring layer 111 and is CuCu-connected. Accordingly, the pixel data generated by the photoelectric conversion unit 101 is connected to the terminal 124 of the wiring layer 121 of the memory chip 120B through the wiring 112, the via 115 and the terminal 114, and is electrically connected to the wiring 122 of the wiring layer 121. connected to
  • the logic chip 120A and the memory chip 120B are electrically connected to the lower surface of the photodiode wiring layer 111 of the solid-state imaging element chip 110 by CuCu connection via the terminals 114 and 124.
  • the logic chip 120A and memory chip 120B CuCu-connected to the lower surface of the photodiode wiring layer 111 are covered with an insulating film 150 . Thereby, the logic chip 120A and the memory chip 120B are electrically insulated and protected from mechanical damage.
  • the input/output signals of the logic circuit formed by the wiring 122 of the logic chip 120A are arranged at both ends or peripheral edges of the upper surface of the solid-state imaging element chip 110 via TSV (not shown) or CuCu connection (not shown). connected to the electrode pad 113 .
  • the electrode pads 113 are electrically connected to electrode pads (not shown) of an interposer substrate arranged in the package of the solid-state imaging device 100 by wire bonding, for example.
  • Dummy chips 130 connecting the lower surfaces of the adjacent solid-state image pickup device chips 110, 110 in a manner having end surfaces 130t on the lower surfaces of the electrode pads 113 that are flush with the cut surfaces of the solid-state image pickup device chips cut out from the wafer. is joined. That is, as shown in FIG. 3, the dummy chip 130 connects the lower surfaces of the adjacent solid-state image pickup device chips 110, 110, and is joined in a manner that straddles the entire area of the lower surfaces of the electrode pads 113. It is diced together with the element chip 110 . The cut surface of the dummy chip 130 becomes an end surface 130 t having the same plane as the cut surface of the solid-state imaging device chip 110 by being singulated.
  • the cut surface of the solid-state imaging device chip 110 is mainly the cut surface of the photodiode formation layer 102 and the photodiode wiring layer 111 . Therefore, the area where the dummy chip 130 is joined becomes the scribe line 109 when singulating.
  • the dummy chip 130 is a semiconductor chip having no electrical function and is made of silicon, for example.
  • the insulating film 150 covers the peripheral side surfaces of the logic chip 120A and the memory chip 120B, the gap between the logic chip 120A and the memory chip 120B, and the lower surface thereof. Also, the insulating film 150 covers the entire area of the lower surface of the solid-state imaging device chip 110 where the logic chip 120A and the memory chip 120B are not joined.
  • the outer shape of the insulating film 150 in plan view is substantially the same as the outer shape of the solid-state image sensor chip 110 , and the peripheral side surface of the insulating film 150 is flush with the peripheral side surface of the solid-state image sensor chip 110 . . Also, the lower surface of the insulating film 150 covering the logic chip 120A and the memory chip 120B is flattened. Therefore, the chip of the solid-state imaging device 100 is formed in a substantially rectangular shape as a whole.
  • the insulating film 150 includes, for example, an oxide film such as silicon dioxide (SiO 2 ), an insulating resin 150a having insulating properties, and the like.
  • the solid-state imaging device chip 110 of the solid-state imaging device 100 is formed in a CoW structure on a wafer 510, and then singulated to obtain the configuration described above. A description of the package of the solid-state imaging device 100 is omitted.
  • the area of the scribe line 109 is mainly made of silicon.
  • a laminate of the solid-state imaging device chip 110 and the insulating film 150 is obtained. Therefore, the rear surface (lower surface) of the electrode pad 113 provided on the upper surface of the solid-state image sensor chip 110 near the scribe line 109 is also a laminate of the solid-state image sensor chip 110 and the insulating film 150 .
  • the silicon dioxide forming the insulating film 150 is a hard but non-sticky material, there is a risk that cracks will occur when the electrode pad 113 receives the impact of wire bonding.
  • the active chip 120 and the dummy chip 130 are covered with the insulating film 150, the impact of wire bonding during mounting can be mitigated. This can prevent cracks from occurring.
  • the structure of the 1st modification of 1st Embodiment is demonstrated.
  • a dummy chip 130 is bonded to the back surface of the electrode pad 113 of the solid-state imaging element chip 110 so as to straddle the scribe line 109, as in the basic form.
  • the first modified example differs from the basic form in that the processor chip 131 is bonded to the empty area of the bonding surface where the logic chip 120A and the memory chip 120B are arranged.
  • the processor chip 131 is a semiconductor chip having electrical functions other than the logic chip 120A and the memory chip 120B, and is included in the active chip 120.
  • the processor chip 131 may be, for example, a chip having electrical functions such as a sensor edge processor (SEP: Sensor Edge Processor, hereinafter referred to as "SEP").
  • SEP Sensor Edge Processor
  • the sensor edge processor is a processor that pre-processes a huge amount of pixel data from the high-definition solid-state imaging device chip 110 .
  • a dummy chip 130 may be bonded instead of the processor chip 131 .
  • the explanation is omitted.
  • the first modified example is configured as described above, it is possible to mitigate the impact of wire bonding during mounting and prevent the occurrence of cracks, similar to the basic type. Furthermore, since the processor chip 131 is bonded to the empty area of the area where the logic chip 120A and the memory chip 120B are arranged, the chip of the solid-state imaging device 100 is reinforced, ensuring strength and preventing warping. be able to.
  • the dummy chip 130 or the processor chip 131 is adjacent to the cut surface of the solid-state imaging device chip cut out from the wafer without straddling the scribe line 109 as described above. It is different from the basic form in that it has a planar end face 130t and is joined to the back surface of the electrode pad 113 of each solid-state image pickup device chip 110 .
  • the second modification is configured as described above, it is possible to mitigate the impact of wire bonding during mounting and prevent the occurrence of cracks in the same manner as in the basic form. Furthermore, since the processor chip 131 or the dummy chip 130 is joined to the empty area of the area where the logic chip 120A and the memory chip 120B are arranged, the solid-state imaging element chip 110 is reinforced. As a result, it is possible to secure the strength and prevent the occurrence of warpage.
  • the second modification does not separate the dummy chips 130 across the scribe lines 109 and then singulate the processor chips 131 having electrical functions. of active chips 120 can be bonded.
  • the dummy chip 130 may be bonded.
  • the explanation is omitted.
  • an active chip 120 such as a logic chip 120A, a memory chip 120B, or a processor chip 131 is attached to the lower surface of the solid-state imaging device chip 110 having the electrode pads 113 on the photodiode formation layer 102. and the dummy chip 130 are joined. That is, it relates to bonding of the solid-state imaging device chip 110 having the electrode pad 113 to the photodiode forming layer 102 .
  • the bonding of the active chip 120 and the bonding of the dummy chip 130 to the lower surface of the solid-state imaging device chip 110 in the third modification are by CuCu connection, as shown in FIG.
  • the third modification can be applied to the basic form, the first modification, or the second modification.
  • the basic form of the first embodiment, the first modified example, or the second modified example are the same, so the description is omitted.
  • the joining of the active chip 120 to the lower surface of the solid-state imaging device chip 110 in the fourth modification is, as shown in FIG. 8, CuCu connection. Bonding of the dummy chip 130 is based on bonding of an insulating film such as an oxide film.
  • the fourth modification can be applied to the basic form, the first modification, or the second modification. Other than the above, the basic form, the first modified example, or the second modified example of the first embodiment are the same, so the description is omitted.
  • an active chip 120 such as a logic chip 120A, a memory chip 120B or a processor chip 131 and a dummy chip 130 are attached to the lower surface of a solid-state imaging element chip 110 having electrode pads 113 on a photodiode wiring layer 111. are joined. That is, it relates to bonding of the solid-state imaging device chip 110 having the electrode pad 113 to the photodiode wiring layer 111 .
  • the joining of the active chip 120 and the joining of the dummy chip 130 to the lower surface of the solid-state imaging device chip 110 in the fifth modified example is based on CuCu connection, as shown in FIG.
  • the fifth modification can be applied to the basic form, the first modification, or the second modification of the first embodiment. Other than the above, it is the same as the basic form, the first modified example, or the second modified example, so the description is omitted.
  • the bonding of the active chip 120 to the lower surface of the solid-state imaging device chip 110 in the sixth modification is by CuCu connection, as shown in FIG. Bonding of the dummy chip 130 is based on bonding of an insulating film such as an oxide film.
  • the sixth modification can be applied to the basic form, the first modification, or the second modification of the first embodiment. Other than the above, it is the same as the basic form, the first modified example, or the second modified example, so the description is omitted.
  • FIG. 11 shows a step of covering the solid-state imaging device chip 110 to which the active chip 120 and the dummy chip 130 are joined in the manufacturing method of the first embodiment of the solid-state imaging device 100 according to the present disclosure with the insulating film 150 and singulating it. It is a figure explaining.
  • a logic chip 120A, a memory chip 120B, and a dummy chip 130 are bonded to the lower surface of the photodiode wiring layer 111 of the solid-state imaging device chip 110 formed on the wafer 510.
  • This state corresponds to the state in which the steps shown in FIGS. 1 and 2 have been completed.
  • an insulating film 150 is layered on the lower surface of the photodiode wiring layer 111 of the solid-state imaging device chip 110 where the logic chip 120A, the memory chip 120B and the dummy chip 130 are bonded. As a result, the logic chip 120A, memory chip 120B and dummy chip 130 are covered with the insulating film 150.
  • the insulating film 150 is laminated following the uneven shape of the logic chip 120A, the memory chip 120B and the dummy chip 130, the surfaces of these are uneven.
  • the lower surface of the insulating film 150 is polished by chemical mechanical polishing (CMP).
  • CMP chemical mechanical polishing
  • a supporting substrate 160 is bonded to the lower surface of the insulating film 150. Then, as shown in FIG. 11D, a supporting substrate 160 is bonded to the lower surface of the insulating film 150. Then, as shown in FIG. 11D, a supporting substrate 160 is bonded to the lower surface of the insulating film 150. Then, as shown in FIG. 11D, a supporting substrate 160 is bonded to the lower surface of the insulating film 150.
  • the upper surface of the wafer 510 is thinned by CMP or the like.
  • a color filter 106, an on-chip lens 107, and the like are mounted on the upper surface of the photodiode formation layer 102 of the thinned solid-state imaging device chip 110. Then, as shown in FIG. Then, as shown in FIG. Then, an electrode pad 113 for wire bonding connection is formed at a predetermined position on the upper surface of the photodiode forming layer 102 . A scribe line 109 is formed between the electrode pad 113 and the electrode pad 113 of the adjacent solid-state imaging device chip 110 .
  • the wafer 510 is cut along the scribe line 109 to singulate.
  • the support substrate 160 may be removed from the insulating film 150 and a protective dicing sheet 170 (not shown) may be attached to the lower surface of the insulating film 150 .
  • the process may be performed without removing the supporting substrate 160 .
  • the blade 175 is a disk-shaped grindstone, and is rotatably provided by a predetermined rotating shaft 175a. That is, by adjusting the depth position of the blade 175 with respect to the scribe line 109 , the rotating blade 175 linearly cuts the upper surface side of the wafer 510 to a predetermined depth, thereby singulating the chips of the solid-state imaging device 100 . can be obtained.
  • the solid-state imaging device 100 according to the first embodiment of the present disclosure can be manufactured by packaging and inspecting the chips of the solid-state imaging device 100 obtained through the manufacturing process described above.
  • Second Embodiment of Solid-State Imaging Device According to Present Disclosure>
  • the second embodiment improves the lack of planarization of the step that occurs when the active chip 120 bonded to the lower surface of the solid-state imaging device chip 110 formed by such a CoW structure is covered with the insulating film 150, and the support substrate 160 and the support substrate 160 are improved. This is intended to prevent poor bonding.
  • the effect of distortion caused by the difference in coefficient of linear expansion between the active chip 120 and the insulating film 150 on the photoelectric conversion characteristics is intended to be reduced.
  • the basic form of the second embodiment is to bond the dummy chip 130 to an empty region where the active chip 120 is not bonded.
  • FIG. 12A is a Y1-Y1 line cut end view showing a first example of a schematic structure of a basic shape of the second embodiment of the chip of the solid-state imaging device 100 according to the present disclosure.
  • FIG. 12B is the bottom view. As shown in FIG. 12B, the chip of the solid-state imaging device 100 is formed in a substantially rectangular shape when viewed from the bottom.
  • a logic chip 120A is bonded to the left side of the bottom surface of the solid-state imaging device chip 110, and a memory chip 120B is bonded to the right side.
  • a dummy chip 130 is joined to an empty area between the logic chip 120A and the memory chip 120B.
  • FIG. 13A is a Y1-Y1 line cut end view showing a second example of the schematic structure of the basic form of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • FIG. 13B is the bottom view.
  • the chip of the solid-state imaging device 100 has a memory chip 120B joined to substantially the center of the lower surface of the solid-state imaging element chip 110.
  • Dummy chips 130 are bonded to left and right empty regions of the memory chip 120B.
  • the dummy chip 130 is made of silicon, for example.
  • the dummy chip 130 is made of, for example, aluminum oxide (Al 2 O 3 ), silicon carbide (SiC), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), titanium (Ti), titanium nitride. (TiN), carbon (C), silicon carbonitride (SiCN), polysilicon or tantalum nitride (TaN). Since the basic configuration of the second embodiment other than the above is the same as that described with reference to FIGS. 3 and 4 of the first embodiment, description thereof will be omitted.
  • FIG. 14 is a partial enlarged view corresponding to a Y1-Y1 line cut end view showing a comparative example in which the dummy chip 130 is not bonded in the example shown in FIG.
  • the temperature of the solid-state imaging device chip 110, the logic chip 120A, and the memory chip 120B is raised to about 350° C. when covering. For this reason, the logic chip 120A and the memory chip 120B expand in the directions of the arrows, respectively, as shown in FIG. 14A.
  • the temperature is maintained at about 350°C. Therefore, as shown in FIG. 14B, it is covered with the insulating film 150 in the expanded state.
  • the logic chip 120A and the memory chip 120B try to shrink in the direction of the arrows as shown in FIG. 14C.
  • the linear expansion coefficient of the insulating film 150 such as silicon dioxide is smaller than that of silicon, the logic chip 120A and the memory chip 120B are fixed to the insulating film 150.
  • the logic chip 120A generates stress f1 in the contraction direction
  • the memory chip 120B generates stress f2 in the contraction direction.
  • These stresses f1 and f2 act as tensile stresses.
  • the dummy chip 130 is arranged between the logic chip 120A and the memory chip 120B and joined to reduce the tensile stresses f1 and f2. can be mitigated.
  • a dummy chip 130 made of silicon is bonded between the logic chip 120A and the memory chip 120B. Since each of these chips is heated to approximately 350° C. when covered with an insulating film 150 such as silicon dioxide, each expands in the direction of the arrow. Then, as shown in FIG. 15B, the expanded shape is covered with the insulating film 150 and fixed.
  • the logic chip 120A and the memory chip 120B are cooled, and as shown in FIG. 15C, try to shrink in the direction of the arrows.
  • the dummy chip 130 also tries to shrink in the direction of the arrow.
  • the arrow direction in which the logic chip 120A and the memory chip 120B try to shrink is opposite to the arrow direction in which the dummy chip 130 tries to shrink.
  • these are fixed to the insulating film 150, as shown in FIG. Occur.
  • the tensile stress of the offset difference between the stresses f1 and f3 and f2 and f3 acts. Since these stresses f1 and f3 and f2 and f3 in directions opposite to each other cancel each other, the influence of the tensile stress transferred to the solid-state imaging element chip 110 bonded to the upper surfaces of the logic chip 120A and the memory chip 120B is reduced. can be mitigated. As a result, the distortion occurring in the solid-state imaging device chip 110 can be reduced, the variation in transistor characteristics can be prevented, and the circuits can be arranged near the ends of these active chips 120 .
  • the expansion/contraction length due to the generated strain can be derived from the following equation regarding linear expansion.
  • ⁇ L is the expansion length
  • ⁇ is the coefficient of linear expansion
  • L is the length of the chip
  • ⁇ T is the temperature rise value.
  • Table 1 shows materials that can be used as the dummy chip 130 .
  • a material having physical properties with a coefficient of linear expansion close to that of the solid-state imaging device chip 110 is desirable. Therefore, from Table 1, in addition to silicon (silicon: Si), for example, aluminum oxide (Al 2 O 3 ), silicon carbide (SiC), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), titanium (Ti ), titanium nitride (TiN), carbon (C), silicon carbonitride (SiCN), polysilicon or tantalum nitride (TaN).
  • FIG. 16 is a cut end view of the wafer 510 viewed from the opposite direction along the line Y1-Y1, showing a comparative example in which the dummy chip 130 is not bonded in the example shown in FIG. Therefore, the lower part of FIG. 16 is the wafer 510, and the logic chip 120A and the memory chip 120B are bonded to the upper part thereof.
  • Logic chips 120A and memory chips 120B are bonded onto the wafer 510 of the solid-state imaging device chip 110, as shown in FIG. Since the active chip 120 is becoming smaller than the solid-state imaging device chip 110 with the progress of semiconductor manufacturing technology, there is an empty area on the wafer 510 where the active chip 120 is not bonded. Also, on the wafer 510, there are defective chips 110n that are determined to be defective by inspection. In this state, when the insulating film 150 is laminated on these active chips 120, the surface thereof is covered with unevenness following the thickness of the joined active chips 120, as shown in FIG.
  • CMP is performed to planarize the upper surface of the insulating film 150 .
  • the film thickness of the insulating film 150 between the logic chip 120A and the memory chip 120B is formed thin. Furthermore, since the active chip 120 is not bonded to the defective chip 110n, the film thickness of the insulating film 150 is formed even thinner. In this way, the central portion of the polished surface may be greatly polished and recessed. This phenomenon is generally called dishing, since the cross section of the polished surface becomes dish-like and the central portion is depressed.
  • the dummy chip 130 is joined to the empty area between the logic chip 120A and the memory chip 120B.
  • a predetermined number of dummy chips 130 are bonded to the defective chip 110n.
  • FIG. 19 it is possible to narrow the interval between irregularities on the surface of the insulating film 150 that occurs when covered with the insulating film 150 .
  • a dummy chip 130 having a predetermined height it can be used as a stopper for polishing by CMP, as shown in FIG. As a result, it is possible to detect that the dummy chip 130 has been cuffed by polishing, and complete the CMP by self-stop. In addition, improvement of in-plane uniformity, reduction of process variation, simplification of process management in mass production, and improvement of yield can be expected.
  • FIG. 12A and FIG. 13A in the basic shape are omitted.
  • FIG. 22 is a bottom view showing a first example of the schematic structure of the first modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the solid-state imaging device 100 has a solid-state imaging device chip 110 with a logic chip 120A bonded to the left side of the lower surface of the solid-state imaging device chip 110 and a memory chip 120B bonded to the right side.
  • a dummy chip 130 is joined to an empty area between the logic chip 120A and the memory chip 120B.
  • a plurality of strip-shaped dummy chips 130L are arranged and bonded to the periphery of the logic chip 120A, the dummy chip 130 and the memory chip 120B so as to surround them.
  • FIG. 23 is a bottom view showing a second example of the schematic structure of the first modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chip of the solid-state imaging device 100 has a memory chip 120B joined to substantially the center of the lower surface of the solid-state imaging device chip 110.
  • Dummy chips 130 are bonded to left and right empty regions of the memory chip 120B.
  • a plurality of strip-shaped dummy chips 130L are arranged and bonded to the periphery of the memory chips 120B and the dummy chips 130 in such a manner as to fill the empty areas.
  • FIG. 24 is a bottom view showing a third example of the schematic structure of the first modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chip of the solid-state imaging device 100 has three logic chips 120A, one memory chip 120B, and one processor chip 131 such as SEP bonded to the bottom surface of the solid-state imaging device chip 110. It is A plurality of strip-shaped dummy chips 130L are arranged and bonded to the free area around the active chip 120 and the processor chip 131 so as to surround the active chip 120 and the processor chip 131. .
  • the dummy chip 130L is separated from the respective end surfaces of the solid-state imaging device chip 110 and the active chip 120 by a distance d and bonded. Specifically, it is desirable that the distance d is at least 0.5 ⁇ m or more and 50 ⁇ m or less.
  • the dummy chip 130L is formed in a substantially strip-shaped rectangle whose one side is the shortest side of the empty area separated by the distance d, and arranged in each empty area. When the distance is 0.5 ⁇ m or more, the insulation distance can be ensured and the bonding of the dummy chip 130L is facilitated.
  • This is common to the basic form of the second embodiment, the first modified example, and each modified example described below.
  • the configuration of the first modified example of the second embodiment other than the above is the same as that described with reference to FIGS. 3 and 4 of the first embodiment, so description thereof will be omitted.
  • the peripheral end portion can be reinforced. Therefore, as described in the basic form of the second embodiment, it is possible to further reduce distortion occurring in the solid-state imaging device chip 110 and prevent variations in transistor characteristics. In addition, it is possible to arrange the circuit near the edge of the solid-state imaging device chip 110 .
  • the dishing phenomenon can be prevented, and the insulating film 150 can be planarized by CMP. Furthermore, CMP can be completed in a self-stopping manner, and improvement of in-plane uniformity, reduction of process variation, simplification of process management in mass production, and improvement of yield can be expected.
  • FIG. 12A and FIG. 13A in the basic shape are omitted.
  • FIG. 25 is a bottom view showing a first example of the schematic structure of the second modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chips of the solid-state imaging device 100 have a logic chip 120A bonded to the left side of the lower surface and a memory chip 120B bonded to the right side.
  • a plurality of small rectangular dummy chips 130s are vacant in the vacant area between the logic chip 120A and the memory chip 120B and around the periphery of the chips 120A and 120B. It is arranged and joined so as to fill the area and the periphery.
  • FIG. 26 is a bottom view showing a second example of the schematic structure of the second modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chip of the solid-state imaging device 100 has a memory chip 120B joined to the substantially central portion of the lower surface of the solid-state imaging element chip 110 .
  • a plurality of small rectangular dummy chips 130s surround the memory chip 120B so as to fill the empty area and the periphery of the memory chip 120B. arranged and joined.
  • FIG. 27 is a bottom view showing a third example of the schematic structure of the second modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chip of the solid-state imaging device 100 has three logic chips 120A, one memory chip 120B, and one processor chip 131 such as SEP bonded to the bottom surface of the solid-state imaging device chip 110. It is Then, as shown in the figure, a plurality of small rectangular dummy chips 130s are filled in the empty peripheral areas of the active chips 120 so as to surround the active chips 120. are arranged and joined as follows.
  • the dummy chip 130s is formed in a substantially square shape whose one side is the shortest side of an empty area separated by at least 0.5 ⁇ m from the end surfaces of the solid-state imaging element chip 110 and the active chip 120. It is Then, they are bonded to the empty area while securing the above-described distance of 0.5 ⁇ m or more.
  • the configuration of the second modified example of the second embodiment other than the above is the same as that described with reference to FIGS. 3 and 4 of the first embodiment, so description thereof will be omitted.
  • the second modification of the second embodiment has the multi-dummy chip structure as described above, even if there is a small empty area, the dummy chips 130s can be bonded throughout the area. Therefore, the same effect as described in the basic form of the second embodiment can be further improved.
  • the empty area where the active chip 120 is not bonded has the material properties optimum for each active chip 120, such as , dummy chips 130a, 130b, and 130c.
  • Material physical properties include, for example, linear expansion coefficient and thermal conductivity.
  • FIG. 12A and FIG. 13A in the basic shape are omitted.
  • FIG. 28 is a bottom view showing a first example of a schematic structure of a third modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chip of the solid-state imaging device 100 has a logic chip 120A bonded to the left side of the bottom surface and a memory chip 120B bonded to the right side.
  • a plurality of small rectangular dummy chips 130a having a physical property a surround the logic chip 120A so as to fill the free space on the periphery of the logic chip 120A. arranged and joined.
  • a plurality of small rectangular dummy chips 130c having a physical property c are formed in a peripheral empty region in a manner surrounding the memory chip 120B. are arranged and joined so as to fill the
  • a plurality of small rectangular dummy chips 130b having a physical property b are arranged in a vertical line and joined in the empty area between the logic chip 120A and the memory chip 120B.
  • FIG. 29 is a bottom view showing a second example of the schematic structure of the third modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chip of the solid-state imaging device 100 has a memory chip 120B joined to the substantially central portion of the lower surface of the solid-state imaging element chip 110 .
  • a plurality of small rectangular dummy chips 130c surround the memory chip 120B so as to fill the empty area and the periphery of the memory chip 120B. arranged and joined.
  • FIG. 30 is a bottom view showing a third example of the schematic structure of the third modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the chip of the solid-state imaging device 100 has three logic chips 120A, one memory chip 120B, and one processor chip 131 such as SEP bonded to the bottom surface of the solid-state imaging device chip 110.
  • a plurality of small rectangular dummy chips 130a having a physical property a are arranged in the empty area around the periphery of the three logic chips 120A so as to fill the empty area and the peripheral edge. , are spliced.
  • a plurality of small rectangular dummy chips 130b having a physical property b are arranged and bonded to the empty area near the processor chip 131 so as to fill the empty area. ing.
  • a plurality of small rectangular dummy chips 130c having a physical property c are arranged and bonded to the empty area near the memory chip 120B so as to fill the empty area. ing.
  • each of the dummy chips 130a, 130b, and 130c has the minimum short side of an empty space separated by at least 0.5 ⁇ m from the end face of each of the solid-state imaging device chip 110 and the active chip 120. It is formed in a substantially square shape and arranged in an empty area.
  • the configuration of the third modified example of the second embodiment other than the above is the same as that described with reference to FIGS. 3 and 4 of the first embodiment, so description thereof will be omitted.
  • the third modification of the second embodiment has the multi-dummy chip structure as described above, even if there is a small empty area, the dummy chips 130a, 130b, and 130c can be bonded all over the area. can be done. Therefore, as described in the basic form of the second embodiment, by appropriately selecting the shapes of the dummy chips 130a, 130b, and 130c and the coefficient of linear expansion ⁇ , the distortion occurring in the solid-state imaging device chip 110 can be minimized. . Also, the dummy chips 130a, 130b, and 130c may be made of the most suitable physical material and shape that can minimize distortion, and are not limited to small rectangular shapes. Moreover, it is not limited to the number.
  • the fourth modification in the solid-state imaging device chip 110 having the active chip 120 bonded to the lower surface by the CoW structure, the dummy chip 130 is bonded to the area of the scribe line 109 and the empty area to which the active chip 120 is not bonded. be.
  • FIGS. 31A and 31B A fourth modification of the second embodiment of the solid-state imaging device 100 according to the present disclosure will be described below with reference to FIGS. 31A and 31B.
  • the end view corresponding to FIG. 12A and FIG. 13A in the basic shape is omitted.
  • FIG. 31A is a bottom view of the solid-state imaging device chip 110 on the wafer 510 showing an example of the schematic structure of the fourth modified example of the second embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the solid-state imaging device chip 110 on the wafer 510 has a logic chip 120A bonded to the left side and a memory chip 120B bonded to the right side.
  • a plurality of rectangular dummy chips 130 surround the active chips 120 in the empty area and its periphery between the logic chip 120A and the memory chip 120B, as shown in the figure. are arranged and joined so as to fill the In this case, a dummy chip 130 is joined between the adjacent solid-state imaging device chips 110 , 110 so as to straddle the scribe line 109 .
  • FIG. 31B is a diagram showing a state in which the wafer 510 explained in FIG. 31A is singulated.
  • the individualized solid-state imaging device chip 110 is divided into two by the scribe line 109 with the dummy chips 130 joined in a manner straddling the scribe line 109 .
  • the dummy chip 130 is joined to the empty area between the logic chip 120A and the memory chip 120B, and the dummy chip 130 is also arranged in the area of the scribe line 109 and joined.
  • the configuration of the fourth modified example of the second embodiment other than the above is the same as that described with reference to FIGS. 3 and 4 of the first embodiment, so description thereof will be omitted.
  • the number of dummy chips 130 can be consolidated in addition to the effects described in the basic form of the second embodiment.
  • a guard ring effect mechanical protection effect such as the peripheral end face of the solid-state image pickup device chip 110
  • a dummy chip 130P acting as a CMP stopper and a dummy film 130p are provided and bonded to the solid-state imaging device chip 110 having the active chip 120 bonded to the bottom surface.
  • the dummy chip 130P is joined to the free area of the active chip 120 on the bottom surface of the solid-state imaging device chip 110, the area of the scribe line 109, and the bottom surface of the defective chip 110n.
  • a dummy film 130p is formed on the lower surface of the active chip 120, that is, on the surface opposite to the bonding surface with the solid-state imaging device chip.
  • a fifth modification of the second embodiment of the solid-state imaging device 100 according to the present disclosure will be described below based on the Y1-Y1 line cut end view of FIG. In addition, the bottom view corresponding to FIG. 12B and FIG. 13B in the said basic form is omitted.
  • FIG. 32 is a diagram in which the fifth modified example is applied to the configuration example shown in FIGS. 12A and 12B.
  • a logic chip 120A, a memory chip 120B, and a dummy chip 130P are bonded to the lower surface of the solid-state imaging device chip 110.
  • a dummy film 130p is formed on the lower surface of these active chips 120, and the dummy film 130p and the lower surface of the dummy chip 130 in this figure act as a CMP stopper.
  • the insulating film 150 is applied to the region between the logic chip 120A and the memory chip 120B, which are bonded to the solid-state imaging device chip 110, without bonding the dummy chip 130 to the region. Coating causes a dishing phenomenon in the CMP process.
  • the logic chip 120A and the memory chip 120B have a dummy film functioning as a CMP stopper on the lower surface opposite to the bonding surface with the solid-state imaging element chip 110. 130p are formed. Moreover, instead of bonding the dummy chip 130 to the defective chip 110n, a dummy chip 130P functioning as a CMP stopper is bonded.
  • the dummy chip 130P In order for the dummy chip 130P to function as a CMP stopper, it must be made of a hard-to-polish material.
  • a hard-to-polish material for example, a material having physical properties that are chemically difficult to polish is used.
  • the CMP process the thickness, torque, temperature during polishing, etc. are monitored, and when the polishing reaches the CMP stopper, polishing is stopped.
  • the dummy chip 130P and the dummy film 130p functioning as a CMP stopper are preferably made of a physical material having a removal rate of 20 or more with respect to silicon dioxide which is the insulating film 150.
  • Examples of such physical materials include silicon (Si), aluminum oxide (Al 2 O 3 ), silicon carbide (SiC), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), titanium (Ti), titanium nitride (TiN), aluminum (Al), carbon (C), silicon carbonitride (SiCN), polysilicon or tantalum nitride (TaN).
  • Si silicon
  • Al 2 O 3 silicon carbide
  • AlN aluminum nitride
  • Si 3 N 4 silicon nitride
  • titanium titanium
  • TiN titanium nitride
  • Al aluminum
  • C carbonitride
  • SiCN silicon carbonitride
  • TaN tantalum nitride
  • the fifth modification of the second embodiment is configured as described above, when the insulating film 150 is polished by CMP, it is possible to detect when the dummy chip 130P or the dummy film 130p is exposed. CMP can be stopped. Details of the CMP are the same as those described with reference to FIGS. 19 to 21 of the basic form of the second embodiment, so description thereof will be omitted.
  • the dummy chip 130H formed of a single layer having a higher thermal conductivity than silicon dioxide as a heat transfer member, or the dummy chip 130H formed of multiple layers.
  • the heat dissipation efficiency is improved. That is, the dummy chip 130H or the dummy film 130h includes a heat transfer member laminated in a single layer or multiple layers made of a material having higher thermal conductivity than silicon dioxide.
  • a sixth modification of the second embodiment of the solid-state imaging device 100 according to the present disclosure will be described below based on the Y1-Y1 line cut end view of FIG. In addition, the bottom view corresponding to FIG. 12B and FIG. 13B in the said basic form is omitted.
  • FIG. 33 is a diagram in which the sixth modified example is applied to the configuration example shown in FIGS. 12A and 12B.
  • a logic chip 120A, a memory chip 120B, and a dummy chip 130H are arranged and joined between the two on the lower surface of the solid-state imaging device chip 110.
  • a dummy film 130h is laminated on the lower surface of these active chips 120, and is joined to the support substrate 160 via the dummy film 130h and the dummy chip 130H.
  • the heat generated in the active chips 120 such as the logic chip 120A and the memory chip 120B can be transferred to the supporting substrate 160 in the direction of the arrows in the drawing through the dummy chips 130H and the dummy film 130h.
  • Examples of the dummy chip 130H and the dummy film 130h include silicon (Si), copper (Cu), aluminum oxide (Al 2 O 3 ), silicon carbide (SiC), and aluminum nitride (AlN), as shown in Table 1 above. ), silicon nitride (Si 3 N 4 ), aluminum (Al), silicon carbonitride (SiCN), polysilicon or tantalum nitride (TaN), which have a higher thermal conductivity than silicon dioxide are suitable.
  • the configuration of the sixth modification of the second embodiment other than the above is the same as that described with reference to FIGS. 3 and 4 of the first embodiment, so description thereof will be omitted.
  • the active chips 120 such as the logic chip 120A and the memory chip 120B temperature rise can be suppressed, the reliability can be improved, and the service life can be extended.
  • the second embodiment is configured as described above, it is possible to improve the lack of planarization of the step that occurs when the active chip 120 bonded to the lower surface of the solid-state imaging device chip 110 is covered with the insulating film 150. It is possible to prevent the occurrence of poor bonding with the support substrate 160 . Furthermore, it is possible to reduce the influence of distortion caused by the difference in coefficient of linear expansion between the active chip 120 and the insulating film 150 on the photoelectric conversion characteristics.
  • the basic form of the second embodiment and the first to sixth modifications may be arbitrarily combined according to the arrangement state of the solid-state imaging device chip 110 and the active chip 120 .
  • the third embodiment aims to suppress the occurrence of warpage and reduce the influence on imaging characteristics. In addition, it is intended to suppress the occurrence of cracks, chipping, etc. during singulation, and to prevent deterioration in quality.
  • FIG. FIG. 34 is a plan view showing a schematic structure of the basic form of the solid-state imaging device 100 according to the third embodiment of the present disclosure. As shown in this figure, the chip of the solid-state imaging device 100 is formed in a substantially rectangular shape in plan view.
  • the recessed portion 145 has an insulating film 150 formed therein, and a logic chip 120A and a memory chip 120B are arranged inside the insulating film 150. It is A silicon substrate 140 is arranged outside the dug portion 145 . That is, the logic chip 120A and the memory chip 120B are covered with the insulating film 150 in a surrounding manner, and furthermore, the silicon substrate 140 covers the outer circumference and the lower surface thereof in a surrounding manner. A thin insulating film 151 is formed on the lower surface of the silicon substrate 140 so as to be flush with the lower surface of the insulating film 150 .
  • the outer shape of the silicon substrate 140 in plan view follows the outer shape of the solid-state image sensor chip 110 , and the peripheral side surface of the silicon substrate 140 is formed substantially flush with the peripheral side surface of the solid-state image sensor chip 110 . . Therefore, the chip of the solid-state imaging device 100 is formed in a substantially rectangular shape as a whole.
  • the region of the scribe line 109 when singulated is the solid-state imaging device chip 110 and the silicon substrate 140 stacked together. formed in the body.
  • the silicon substrate 140 is not provided and the peripheral side surfaces of the logic chip 120A and the memory chip 120B and the entire bottom surface of the solid-state imaging device chip 110 are covered with an insulating film 150 such as silicon dioxide,
  • an insulating film 150 such as silicon dioxide
  • the insulating film 150 such as silicon dioxide is a hard but non-sticky material
  • the end face may be chipped (chipping) or cracked (cracked) during singulation, resulting in a loss of product quality.
  • the region of the scribe line 109 is formed by a laminate of the solid-state imaging device chip 110 and the silicon substrate 140 . Since silicon is a soft material with good workability, chipping and cracking are less likely to occur during singulation than silicon dioxide.
  • a silicon substrate 140 is bonded to the area of the back surface of the electrode pad 113 where the logic chip 120A and the memory chip 120B on the bottom surface of the photodiode wiring layer 111 are not bonded. Since the silicon substrate 140 is made of silicon, which is substantially the same material as the solid-state imaging device chip 110, the coefficient of linear expansion ⁇ as a whole is made uniform. Therefore, the tensile stress generated on the upper surface and the lower surface of the chip of the solid-state imaging device 100 can be equalized. This can prevent warping from occurring.
  • FIG. 36 is a schematic end elevation that further schematically simplifies FIG. 35 described in the basic form of the third embodiment.
  • the outer shape of the silicon substrate 140 is formed following the outer shape of the solid-state image sensor chip 110, and the peripheral side surface of the silicon substrate 140 is formed so as to follow the shape of the solid-state image sensor chip 110. is flush with the peripheral side surface of the
  • a step 141 is formed from the peripheral side surface of the solid-state imaging device chip 110 bonded to the upper surface of the silicon substrate 140 to the upper peripheral side surface of the silicon substrate 140 .
  • the upper peripheral side surface on the solid-state imaging element chip 110 side is formed to be narrower than the lower peripheral side surface on the silicon substrate 140 side.
  • the step 141 is formed on the peripheral side surface of the solid-state imaging device chip 110 side joined to the upper surface of the silicon substrate 140 and the peripheral side surface of the upper portion of the silicon substrate 140, which is the third modification. It differs from the basic form of the embodiment.
  • step 141 Due to the formation of such a step 141, singulation can be easily performed. Specifically, singulation is performed by cutting with a rotating cutting tool called blade 175, as described above. Therefore, since the scribe line 109 is formed with a step 141 that serves as a cutting line, the solid-state imaging device chips 110, 110 adjacent to each other can be cut along the step 141, which serves as a cutting guide. Therefore, cutting can be performed accurately and easily.
  • the basic form is the same as that of the third embodiment, so the explanation is omitted.
  • the solid-state imaging device 100 By bonding the support substrate 160, the solid-state imaging device 100 can be reinforced, and strength can be ensured and warping can be prevented.
  • the basic form is the same as that of the third embodiment, so the explanation is omitted.
  • the peripheral side surface of the insulating film 150 forms a taper 142 expanding downward from the bottom surface of the solid-state imaging device chip 110 .
  • the peripheral side surface of the insulating film 150 differs from the basic shape in that it has a tapered shape with a narrow upper portion and a wider lower portion. That is, in the fourth modification, a tapered portion 142 is formed on the peripheral side surface of the insulating film 150 of the basic shape.
  • the structure having the taper 142 facilitates the formation of the insulating resin 150a.
  • the basic form is the same as that of the third embodiment, so the explanation is omitted.
  • thermosetting epoxy resin, organic resin, or the like is used in the eighth modification. It differs from the basic type in that it is covered with an insulating resin 150a. That is, in the eighth modification, instead of the insulating film 150 in the basic form shown in FIG. 36, for example, an insulating resin 150a such as epoxy resin is used. Similarly, an insulating resin thin film 151 a is formed on the lower surface of the processor chip 140 instead of the insulating thin film 151 .
  • Epoxy resin which is the insulating resin 150a, has many excellent properties such as high heat resistance, high adhesiveness, high fluidity, and low stress, and can be applied to applications where these features can be utilized.
  • the basic form is the same as that of the third embodiment, so the explanation is omitted.
  • the portion concerned is formed of an insulating resin 150a such as epoxy resin, like the eighth modified example of FIG. .
  • the portion concerned is formed of an insulating resin 150a such as epoxy resin, like the eighth modified example of FIG. .
  • the portion concerned is formed of an insulating resin 150a such as epoxy resin, like the eighth modified example of FIG. .
  • the portion concerned is formed of an insulating resin 150a such as epoxy resin, like the eighth modified example of FIG. .
  • the effect of each of these modified examples is a combination of the effect of each of the first to fourth modified examples and the effect unique to the eighth modified example. Since the basic configuration other than the above is the same as that of the third embodiment, the description is omitted.
  • the structure having the taper 142 facilitates the formation. Since the basic configuration other than the above is the same as that of the third embodiment, the description is omitted.
  • a taper 142 similar to that of the fourth modification shown in FIG. 40 is formed on the peripheral side surface of the insulating resin 150a of the ninth modification.
  • the insulating resin 150a of the tenth modification is provided with a taper 142 similar to that of the fourth modification shown in FIG.
  • a taper 142 similar to that of the fourth modified example shown in FIG. 40 is formed on the peripheral side surface of the insulating resin 150a of the eleventh modified example.
  • each of these modifications is a combination of the effect of the insulating resin 150a of each of the eighth to eleventh modifications and the effect specific to the taper 142 of FIG. 40 of the fourth modification. . Since the basic configuration other than the above is the same as that of the third embodiment, the description is omitted.
  • the solid-state imaging device 100 can be reinforced, and strength can be ensured and warping can be prevented.
  • the heat generated by the solid-state imaging device chip 110 can be transferred to the support substrate 160 through the silicon substrate 140 having high thermal conductivity, thereby enhancing the cooling effect.
  • the basic form is the same as that of the third embodiment, so the explanation is omitted.
  • the lower surface of the silicon substrate 140 is directly bonded to the support substrate 160 without being covered with the insulating thin film 151 .
  • a step 141 is formed on the peripheral side surface of the solid-state imaging device chip 110 . That is, in the seventeenth modification, a step 141 is formed from the peripheral side surface of the solid-state imaging device chip 110 shown in FIG. Therefore, the effect of the seventeenth modification is a combination of the effect of the third modification shown in FIG. 39 and the effect of the sixteenth modification shown in FIG. Since the basic configuration other than the above is the same as that of the third embodiment, the description is omitted.
  • a taper 142 similar to that of the fourth modified example shown in FIG. 40 is formed on the peripheral side surface of the insulating film 150 shown in FIG. 42 of the sixteenth modified example.
  • a taper 142 similar to that in FIG. 40 of the fourth modification is formed on the peripheral side surface of the insulating film 150 shown in FIG. 43 of the seventeenth modification.
  • the solder bump connection eliminates the need to provide a through hole penetrating the chip and eliminates the need for an occupation area for connection. Moreover, since the wiring length can be shortened, high-speed signal processing becomes possible, and the size reduction and productivity improvement of the solid-state imaging device 100 become possible. Since the basic configuration other than the above is the same as that of the third embodiment, the description is omitted.
  • FIG. 44A the plan view shape of the dug portion 145 is a square.
  • FIG. 44B is a diagram showing an example of arranging a total of two chips, a logic chip 120A and a memory chip 120B, housed in the dug portion 145.
  • FIG. 44A the plan view shape of the dug portion 145 is a square.
  • FIG. 44B is a diagram showing an example of arranging a total of two chips, a logic chip 120A and a memory chip 120B, housed in the dug portion 145.
  • FIG. 44B is a diagram showing an example of arranging a total of two chips, a logic chip 120A and a memory chip 120B, housed in the dug portion 145.
  • FIG. 45A the plan view shape of the dug portion 145 is rectangular.
  • FIG. 45B is a diagram showing an example of arranging a total of two chips, a logic chip 120A and a memory chip 120B, housed in the dug portion 145.
  • FIG. 45A the plan view shape of the dug portion 145 is rectangular.
  • FIG. 45B is a diagram showing an example of arranging a total of two chips, a logic chip 120A and a memory chip 120B, housed in the dug portion 145.
  • FIG. 45B is a diagram showing an example of arranging a total of two chips, a logic chip 120A and a memory chip 120B, housed in the dug portion 145.
  • the plan view shape of the dug portion 145 is a shape in which two large and small rectangles are connected. As shown in this figure, a small rectangle protrudes from the side of a large rectangle.
  • FIG. 46B is a diagram showing an example of arranging a total of two chips, a logic chip 120A and a memory chip 120B, housed in the dug portion 145.
  • the shape of the dug portion 145 in plan view is a shape in which one rectangular side is connected to one trapezoidal base. As shown in this figure, it has a hexagonal shape with a trapezoid protruding from the side of a large rectangle.
  • FIG. 47B is a diagram showing an example of arranging a total of two chips, a logic chip 120A and a memory chip 120B, housed in the dug portion 145.
  • FIG. The above-described shape of the dug portion 145 in a plan view is an example, and an optimum shape is selected according to the size, number, or arrangement of the active chips 120 based on the spirit of the 80th to 99th modifications. be able to.
  • FIGS. 48 to 58 show that the solid-state imaging device chip 110 to which the logic chip 120A and the memory chip 120B are bonded in the manufacturing method of the third embodiment of the solid-state imaging device 100 according to the present disclosure is covered with an insulating film 150, and a silicon substrate is formed. It is a figure explaining the basic form of the process which forms 140 and singulates.
  • a logic chip 120A and a memory chip 120B are bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510, as shown in FIG. 48, for example.
  • a silicon substrate 140A is arranged on the lower surface of the solid-state imaging device chip 110 so as to face it.
  • the silicon substrate 140A is formed with a recessed portion 145 shaped to avoid contact with the active chips 120 such as the logic chip 120A and the memory chip 120B.
  • the silicon substrate 140A with the dug portion 145 formed therein is bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510. Then, as shown in FIG. 49, the silicon substrate 140A with the dug portion 145 formed therein is bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510. Then, as shown in FIG. 49, the silicon substrate 140A with the dug portion 145 formed therein is bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510. Then, as shown in FIG.
  • the lower surface of the silicon substrate 140A bonded to the lower surface of the solid-state imaging device chip 110 is thinned with a back grinder.
  • the silicon substrate 140A remains between the dug portions 145, 145, and the silicon substrate 140 is formed between the logic chip 120A and the memory chip 120B.
  • the logic chip 120A and the memory chip 120B are bonded together, and an insulating film 150 is laminated on the lower surface of the solid-state imaging element chip 110 on which the silicon substrate 140 is formed.
  • the logic chip 120A, the memory chip 120B and the silicon substrate 140 are covered with the insulating film 150.
  • the insulating film 150 is laminated following the uneven shapes of the logic chip 120A, the memory chip 120B, and the silicon substrate 140, so that the surface thereof becomes uneven.
  • the lower surface of the laminated insulating film 150 is planarized and thinned by CMP.
  • the lower surface of the insulating film 150 is left thin so as to cover the entire lower surface of the silicon substrate 140 , and an insulating thin film 151 is formed on the lower surface of the silicon substrate 140 .
  • a supporting substrate 160 is bonded to the lower surfaces of the insulating film 150 and the insulating thin film 151. Then, as shown in FIG. 53, a supporting substrate 160 is bonded to the lower surfaces of the insulating film 150 and the insulating thin film 151. Then, as shown in FIG. 53, a supporting substrate 160 is bonded to the lower surfaces of the insulating film 150 and the insulating thin film 151. Then, as shown in FIG.
  • the upper surface of the solid-state imaging device chip 110 is thinned by CMP or the like.
  • the color filter 106, the on-chip lens 107, and the like are mounted on the upper surface of the thinned solid-state imaging device chip 110. Then, as shown in FIG. 55, the color filter 106, the on-chip lens 107, and the like are mounted on the upper surface of the thinned solid-state imaging device chip 110. Then, as shown in FIG. 55, the color filter 106, the on-chip lens 107, and the like are mounted on the upper surface of the thinned solid-state imaging device chip 110. Then, as shown in FIG.
  • electrode pads 113 for wire bonding connection are formed at predetermined positions on the upper surface of the solid-state imaging element chip 110 .
  • a region between the electrode pad 113 and the electrode pad 113 of the adjacent solid-state imaging device chip 110 becomes the scribe line 109 in singulation.
  • the support substrate 160 is removed from the lower surface of the insulating film 150. Then, as shown in FIG. 57, the support substrate 160 is removed from the lower surface of the insulating film 150. Then, as shown in FIG. 57, the support substrate 160 is removed from the lower surface of the insulating film 150. Then, as shown in FIG.
  • a protective dicing sheet 170 is attached to the lower surface of the insulating film 150 .
  • dicing is performed along the scribe lines 109 to separate into individual pieces.
  • Dicing is performed using a device called a dicer having a blade 175 .
  • the blade 175 is a disk-shaped grindstone, and is rotatably provided by a predetermined rotating shaft 175a. That is, the depth position of the blade 175 with respect to the scribe line 109 is adjusted, and the upper surface side of the solid-state imaging device chip 110 is cut linearly at a predetermined depth by the rotating blade 175, thereby singulating.
  • the solid-state imaging device 100 of the third embodiment according to the present disclosure can be manufactured through the inspection process and the like and the packaging process.
  • FIGS. 59 to 61 are diagrams illustrating a first modification of the manufacturing method of the third embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the silicon substrate 140A having the dug portion 145 formed therein is bonded to the bottom surface of the solid-state imaging device chip 110 on the wafer 510, whereas in the first modified example, The difference is that a silicon substrate 140B having a hollow portion 146 is joined.
  • a logic chip 120A and a memory chip 120B are bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510, as shown in FIG.
  • a silicon substrate 140B is arranged on the lower surface of the solid-state imaging device chip 110 so as to face it.
  • the silicon substrate 140B is provided with hollowed out portions 146 shaped to avoid contact with the active chips 120 such as the logic chip 120A and the memory chip 120B.
  • a silicon substrate 140B having hollowed portions 146 is bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510. Then, as shown in FIG. 60, a silicon substrate 140B having hollowed portions 146 is bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510. Then, as shown in FIG. 60, a silicon substrate 140B having hollowed portions 146 is bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510. Then, as shown in FIG.
  • the lower surface of the silicon substrate 140B bonded to the lower surface of the solid-state imaging device chip 110 is thinned by a back grinder.
  • the silicon substrate 140B remains between the hollowed portions 146, 146, and the silicon substrate 140 is formed between the logic chip 120A and the memory chip 120B.
  • the solid-state imaging device 100 of the third embodiment according to the present disclosure can be manufactured through an inspection process and the like and a packaging process.
  • FIGS. 62 to 63 are diagrams illustrating a second modification of the manufacturing method of the third embodiment of the solid-state imaging device 100 according to the present disclosure.
  • a thinned insulating film 150 is formed on the lower surface of the silicon substrate 140, whereas in the second modified example, the thinned insulating film 150 is formed.
  • a supporting substrate 160 is further arranged on the lower surface of the . 48 to 56 in the basic form of the manufacturing method of the third embodiment are common to the second modified example, and the description thereof will be omitted.
  • electrode pads 113 for wire bonding connection are formed at predetermined positions on the upper surface of the solid-state imaging device chip 110 .
  • a region between the electrode pad 113 and the electrode pad 113 of the adjacent solid-state imaging device chip 110 becomes the scribe line 109 .
  • the lower surface of the support substrate 160 is polished to be thin.
  • a protective dicing sheet 170 is attached to the lower surface of the insulating film 150 . Then, dicing is performed along the scribe lines 109 to separate into individual pieces.
  • the dicing method is the same as that explained in FIG. 58 of the basic form of the manufacturing method of the third embodiment, so the explanation is omitted.
  • the solid-state imaging device 100 of the third embodiment according to the present disclosure can be manufactured through the inspection process and the like and the packaging process.
  • FIGS. 64 to 71 are diagrams illustrating a third modification of the manufacturing method of the third embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the thinned insulating film 150 is still formed on the lower surface of the silicon substrate 140
  • the supporting substrate 160 is arranged on the lower surface of the thinned insulating film 150 .
  • the on-chip lens 107 and the like are formed after the silicon substrate 140 is bonded to the bottom surface of the solid-state imaging device chip 110 .
  • the silicon substrate 140 is bonded to the lower surface of the solid-state image sensor chip 110.
  • an adhesive layer 172 is formed on the upper surface of the solid-state imaging device chip 110 including the on-chip lens 107, and a temporary substrate 171 is adhered to the upper surface.
  • the lower surface of the solid-state imaging device chip 110 is polished to make it thinner.
  • terminals 114 for connection with the logic chip 120A and the memory chip 120B are formed on the polished surface.
  • the logic chip 120A and the memory chip 120B are CuCu-connected to the lower surface of the solid-state imaging element chip 110. Then, as shown in FIG. The CuCu connection is performed by connecting the terminals 114 of the solid-state imaging device chip 110 to the terminals 124 of the logic chip 120A and the memory chip 120B, as described with reference to FIG. Thereby, the logic chip 120A and the memory chip 120B are physically and electrically connected to the solid-state imaging device chip 110.
  • FIG. 67 the logic chip 120A and the memory chip 120B are CuCu-connected to the lower surface of the solid-state imaging element chip 110. Then, as shown in FIG. The CuCu connection is performed by connecting the terminals 114 of the solid-state imaging device chip 110 to the terminals 124 of the logic chip 120A and the memory chip 120B, as described with reference to FIG. Thereby, the logic chip 120A and the memory chip 120B are physically and electrically connected to the solid-state imaging device chip 110.
  • FIG. 67 the logic chip 120A and the memory chip 120
  • FIG. 68 On the lower surface of the wafer 510 to which the logic chips 120A and the memory chips 120B are bonded, as shown in FIG. It is joined to the silicon substrate 140A in which the recess 145 is formed.
  • a silicon substrate 140B having a hollowed out portion 146 shaped to avoid contact with the active chip 120 may be bonded.
  • the lower surface of the silicon substrate 140A bonded to the lower surface of the wafer 510 is thinned with a back grinder.
  • the silicon substrate 140A remains between the dug portions 145, 145, and the silicon substrate 140 is formed between the logic chip 120A and the memory chip 120B.
  • the silicon substrate 140B having the hollowed portion 146 is bonded, the silicon substrate 140 is formed by thinning the lower surface of the silicon substrate 140B with a back grinder. .
  • the logic chip 120A and the memory chip 120B are bonded together, and an insulating film 150 is laminated on the lower surface of the solid-state imaging element chip 110 on which the silicon substrate 140 is formed.
  • the lower surface of the laminated insulating film 150 is flattened and thinned by CMP.
  • the lower surface of the insulating film 150 is left thin so as to cover the entire lower surface of the silicon substrate 140 , and an insulating thin film 151 is formed on the lower surface of the silicon substrate 140 .
  • a support substrate 160 is bonded to the lower surface of the insulating film 150 including the insulating thin film 151. Then, as shown in FIG. 71, a support substrate 160 is bonded to the lower surface of the insulating film 150 including the insulating thin film 151. Then, as shown in FIG. 71, a support substrate 160 is bonded to the lower surface of the insulating film 150 including the insulating thin film 151. Then, as shown in FIG.
  • the temporary substrate 171 on the upper surface of the solid-state imaging device chip 110 including the on-chip lens 107 is separated, and the adhesive layer 172 is removed by cleaning.
  • the state shown in FIG. 62 in the second modified example of the manufacturing method of the third embodiment can be obtained.
  • a protective dicing sheet 170 is attached to the lower surface of the insulating film 150 . Then, dicing is performed along the scribe lines 109 to separate into individual pieces.
  • the dicing method is the same as that explained in FIG. 58 of the basic form of the manufacturing method of the third embodiment, so the explanation is omitted.
  • the solid-state imaging device 100 of the third embodiment according to the present disclosure can be manufactured through the inspection process and the like and the packaging process.
  • FIGS. 72 to 75 are diagrams illustrating a fourth modification of the manufacturing method of the third embodiment of the solid-state imaging device 100 according to the present disclosure.
  • the peripheral side surface of the dug portion 145 formed in the silicon substrate 140A is formed perpendicular to the lower surface of the silicon substrate 140A.
  • the inner peripheral surface of the dug portion 145 is formed in a tapered shape that widens downward.
  • a logic chip 120A and a memory chip 120B are bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510, as shown in FIG.
  • a silicon substrate 140C is arranged on the lower surface of the solid-state imaging device chip 110 so as to face it.
  • the silicon substrate 140A is formed with a recessed portion 145 having a tapered inner peripheral surface, which is shaped to avoid abutment with the active chips 120 such as the logic chip 120A and the memory chip 120B.
  • the silicon substrate 140C having the tapered dug portion 145 is bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510. Then, as shown in FIG. 73, the silicon substrate 140C having the tapered dug portion 145 is bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510. Then, as shown in FIG. 73, the silicon substrate 140C having the tapered dug portion 145 is bonded to the lower surface of the solid-state imaging device chip 110 on the wafer 510. Then, as shown in FIG.
  • the lower surface of the silicon substrate 140C is thinned with a back grinder.
  • the silicon substrate 140A remains between the tapered recesses 145, 145, and the silicon substrate 140 having a taper 142 between the logic chip 120A and the memory chip 120B is formed.
  • the logic chip 120A and the memory chip 120B are bonded together, and an insulating film 150 is laminated on the lower surface of the solid-state imaging element chip 110 on which the silicon substrate 140 is formed.
  • the logic chip 120A, the memory chip 120B and the silicon substrate 140 are covered with the insulating film 150 as in FIG.
  • the solid-state imaging device 100 according to the fourth modification of the third embodiment can be manufactured through an inspection process and the like and a packaging process.
  • the solid-state imaging device 100 includes an imaging device 200 such as a digital still camera or a video camera, a mobile terminal device having an imaging function, a copying machine using the solid-state imaging device 100 as an image reading unit, or the like. ) can be applied to electronic equipment in general.
  • the solid-state imaging device 100 may be formed as a single chip, or may be a packaged solid-state imaging device 100 . Further, it may be in a module form having an imaging function in which an imaging section and a signal processing section or an optical system are packaged together.
  • an imaging device 200 as an electronic device includes an optical unit 202, a solid-state imaging device 100, a DSP (Digital Signal Processor) circuit 203 as a camera signal processing circuit, a frame memory 204, and a display unit. 205 , a recording unit 206 , an operation unit 207 , and a power supply unit 208 .
  • the DSP circuit 203, frame memory 204, display unit 205, recording unit 206, operation unit 207 and power supply unit 208 are interconnected via a bus line 209 comprising signal lines and feed lines.
  • the optical unit 202 includes a plurality of lenses, captures incident light (image light) from a subject, and forms an image on the imaging surface of the solid-state imaging device 100 .
  • the solid-state imaging device 100 converts the amount of incident light imaged on the imaging surface by the optical unit 202 into an electric signal on a pixel-by-pixel basis, and outputs the electric signal as a pixel signal.
  • the display unit 205 is composed of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, for example, and displays moving images or still images captured by the solid-state imaging device 100 .
  • a recording unit 206 records a moving image or still image captured by the solid-state imaging device 100 in a recording medium such as a hard disk or a semiconductor memory.
  • the operation unit 207 issues operation commands for various functions of the imaging device 200 under the user's operation.
  • the power supply unit 208 appropriately supplies various power supplies as operating power supplies for the DSP circuit 203, the frame memory 204, the display unit 205, the recording unit 206, and the operation unit 207 to these supply targets.
  • the imaging device 200 it is possible to reduce the size and weight of the device by using the solid-state imaging device 100 that is thin and small. In addition, since the degree of integration can be improved, a high-quality captured image can be obtained.
  • the present technology can also take the following configuration.
  • a solid-state image sensor chip at least one or more active chips bonded to the bottom surface of the solid-state imaging device chip; a dummy chip bonded to the lower surface of the electrode pad of the solid-state imaging device chip and having an end face parallel to the cut surface of the solid-state imaging device chip cut out from the wafer; a planarized insulating film covering the bonding surface of the solid-state imaging device chip including the active chip and the dummy chip;
  • the electrode pads are arranged on both ends or peripheral edges of the upper surface of the solid-state image pickup device chip, and the dummy chip is bonded to the solid-state image pickup device chip so as to have end faces flush with the cut surface of the solid-state image pickup device chip. 1) or the solid-state imaging device according to (2). (4) The electrode pads are arranged on both ends or peripheral edges of the upper surface of the solid-state imaging device chip, and the active chip or the dummy chip has a planar end surface adjacent to the cut surface of the solid-state imaging device chip.
  • the solid-state imaging device chip has a laminated structure of the photodiode forming layer and the photodiode wiring layer in which the electrode pads are arranged, is CuCu-connected to the active chip, and is bonded to the dummy chip by an insulating film.
  • the solid-state imaging device according to any one of (1) to (4) above.
  • a solid-state image sensor chip at least one or more active chips bonded to the solid-state imaging device chip; at least one or more dummy chips bonded to an empty area to which the active chip is not bonded on the bonding surface of the active chip of the solid-state imaging device chip; a planarized insulating film covering the bonding surface side of the solid-state imaging device chip including the active chip and the dummy chip;
  • a solid-state imaging device having (10) The solid-state imaging device according to (9) above, wherein a plurality of rectangular or strip-shaped dummy chips smaller than the active chips are bonded to the empty regions to which the active chips are not bonded.
  • the dummy chip is formed in a substantially square shape or a substantially strip shape with one side equal to the shortest side of the free space separated by at least 0.5 ⁇ m from the end surface of the active chip joined to the solid-state imaging device chip.
  • the dummy chip is silicon (Si), aluminum oxide (Al 2 O 3 ), silicon carbide (SiC), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), titanium (Ti), titanium nitride (TiN).
  • the dummy chip or the active chip includes silicon (Si), which is a material having a polishing rate of 20 or more with respect to silicon dioxide (SiO 2 ), aluminum oxide ( Al 2 O 3 ), silicon carbide (SiC), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), titanium (Ti), titanium nitride (TiN), aluminum (Al), carbon (C), carbonitride
  • Si silicon
  • Si silicon
  • the dummy chip includes a heat transfer member laminated in a single layer or multiple layers made of a material having a higher thermal conductivity than silicon dioxide (SiO 2 ).
  • Imaging device (15) a solid-state image sensor chip; at least one or more active chips bonded to the solid-state imaging device chip; a silicon substrate bonded to the solid-state imaging element chip in a manner surrounding the peripheral surface of the active chip; and a planarized insulator covering between the active chip and the silicon substrate and at least the lower surface of the active chip.
  • a solid-state imaging device having (16) The solid-state imaging device according to (15), wherein the peripheral side surface of the silicon substrate is flush with the peripheral side surface of the solid-state imaging element chip. (17) The solid-state imaging device according to (15), wherein a step is formed from the peripheral side surface of the solid-state imaging element chip to the upper peripheral side surface of the silicon substrate. (18) The solid-state imaging device according to any one of (15) to (17), wherein a support substrate is bonded to the lower surface of the silicon substrate or the insulating film. (19) The solid-state imaging device according to any one of (15) to (18), wherein a peripheral side surface of the insulating film in contact with the silicon substrate is tapered downward from a joint surface of the solid-state imaging element chip.
  • the solid-state imaging device according to any one of (15) to (19), wherein the insulating film is made of an insulating resin.
  • (21) bonding an active chip to the underside of a solid-state imaging device chip on a wafer; a step of bonding a silicon substrate having a recessed portion or a hollowed portion having a shape to avoid contact with the active chip to the lower surface of the solid-state imaging device chip; thinning the bottom surface of the silicon substrate to leave a portion of the silicon substrate between the active chips; laminating an insulating film on the lower surface of the solid-state imaging device chip to cover between the active chip and the remaining silicon substrate; planarizing the coated insulating film;
  • REFERENCE SIGNS LIST 100 solid-state imaging device 101 photoelectric conversion unit 102 photodiode forming layer 103 pixel region 106 color filter 107 on-chip lens 109 scribe line 110 solid-state imaging element chip 110n defective chip 111 photodiode wiring layer 112 wiring 113 electrode pad 114 terminal 115 via 120 Active chip 120A Logic chip 120B Memory chip 121 Wiring layer 122 Wiring 124 Terminal 125 Via 130 Dummy chip 130L Dummy chip 130s Dummy chip 130P Dummy chip 130p Dummy film 130H Dummy chip 130h Dummy film 130a, b, c Dummy chip 130t End face 13 1 processor chip 140 silicon substrate 140A silicon substrate 140B silicon substrate 141 step 142 taper 145 dug portion 146 hollow portion 150 insulating film 150a insulating resin 151 insulating thin film 151a insulating resin thin film 160 support substrate 170 dicing sheet 171 temporary substrate 172 adhesive layer 175 blade 175a rotation Axis 200 Imaging Device 510 Wafer 520 Wa

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Abstract

固体撮像素子チップのウェーハに能動チップを接合し、酸化膜等の絶縁膜で被覆する構造における加工上の問題点を改善する固体撮像装置及び電子機器を提供する。　固体撮像素子チップと、固体撮像素子チップの下面に接合された能動チップと、固体撮像素子チップの電極パッドの下面に接合され、ウェーハから切り出された固体撮像素子チップの切断面と平行する端面を有するダミーチップと、接合面を被覆する平坦化された絶縁膜とを有する、若しくは、固体撮像素子チップと、これに接合された能動チップと、接合面の空き領域に接合された１以上のダミーチップと、接合面側を被覆する平坦化された絶縁膜とを有する、又は固体撮像素子チップと、これに接合された能動チップと、能動チップの周側面及び下面を被覆する平坦化された絶縁膜と、絶縁膜の周側面を囲繞し、下面を絶縁膜と面一に形成されたシリコン基板とを有する構成とした。

Description

固体撮像装置及び電子機器
　本開示は、固体撮像装置及び当該固体撮像装置を有する電子機器に関する。
　従来、半導体素子の高集積化、高性能化は、トランジスタや配線の微細化により実現されてきた。しかし微細化が進むにつれ開発・製造コストの増加が課題となっている。そこで近年、機能の異なる集積回路のダイ（Ｄｉｅ）やパッケージ（Ｐａｃｋａｇｅ）を、それぞれに最適なプロセスで製造し、それらを、３次元に積層することで、半導体素子の高集積化、高性能化を図る開発が進められている。
　固体撮像装置などのコスト削減を図るために、複数の種類のロジック回路のチップ及びメモリ回路のチップなどの混載を可能にする接合技術として、例えば、チップを直接ウェーハに接合するＣｏＷ（Ｃｈｉｐ　ｏｎ　Ｗａｆｅｒ）やチップを直接チップに接合するＣｏＣ（Ｃｈｉｐ　ｏｎ　Ｃｈｉｐ）の開発が行われている。ＣｏＷとは、具体的には、例えば、ウェーハ上の固体撮像素子チップを検査して良品のチップに、別工程で製造され検査された良品チップ（ＫＧＤ：Ｋｎｏｗｎ　Ｇｏｏｄ　Ｄｉｅ）をカッパーカッパー（ＣｕＣｕ）接続（以下、「ＣｕＣｕ接続」という。）することにより積層するものである。
　ＣｕＣｕ接続は、固体撮像素子チップと、例えば、メモリ回路のチップやロジック回路のチップをそれぞれの積層面に銅（Ｃｕ）で形成された端子同士で直接接続するものである。これにより固体撮像素子チップを貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ、以下、「ＴＳＶ」という。）などにより貫通させる必要がなくなるうえ、接続のための占有領域が不要となるため、固体撮像装置の小型化と生産性向上が可能となる。
　そして、ＣｏＷ構造やＣｏＣ構造においては、接合されたロジックチップやメモリチップ全体を酸化膜などの絶縁膜で被覆することによって絶縁性を確保するとともに、それぞれのチップを保護している。
　しかしながら、半導体製造技術の進化に伴い、固体撮像素子チップのサイズよりも、ロジックチップやメモリチップなどのチップサイズの縮小化が進行している。このために、固体撮像素子チップの裏面に複数のロジックチップやメモリチップなどを接合したとしても、固体撮像素子チップの裏面には、当該チップが接合された領域と接合されていない領域が存在する。
　このような面を酸化膜で被覆すると、ロジックチップやメモリチップ間に酸化膜を埋め込んだとしても段差を生じる。そして、段差を生じたまま平坦化すると平坦化不足を生じるおそれがある。したがって、当該平坦化した面をそのまま支持基板に接合すると、接合面にボイドを生じて接合不良が発生する可能性があるという問題がある。
　また、個片化を行うためのスクライブラインにはロジックチップやメモリチップが接合されていないために、スクライブライン領域の酸化膜は厚い膜となる。二酸化ケイ素などの酸化膜は、硬い材質であるために、ブレード（Ｂｌａｄｅ）による個片化加工において、加工部を矩形に仕上げる際に、クラックや、チッピング等の品質低下を起こす問題がある。
　また、電極パッドの下面は、固体撮像素子チップの薄いケイ素（Ｓｉ：シリコン、以下、特記の場合を除き「シリコン」という。）を主体とする基板と酸化膜との積層体となるため、実装時に電極を接続する際に、ワイヤボンディング時の衝撃によりクラックが起きやすい構造になっている。
　また、酸化膜とロジックチップ等との線膨張率の差異により歪を生じ、その歪が固体撮像素子チップ側へ転写されることにより、オンチップレンズのズレや回路を構成するトランジスタの特性が変動するという問題がある。
　このように、ロジックチップやメモリチップを３次元に集積化する際に生じる上記のような問題に伴う製造上の歩留まり、製品の特性の確保及び信頼性向上等が課題となっている。
　このような、良品のロジックチップやメモリチップをウェーハ上の良品チップに接合するＣｏＷ技術やＣｏＣ技術についての先行技術として特許文献１が開示されている。
　特許文献1では、画素単位で画素信号を生成する撮像素子を有する第１の半導体素子と、前記画素信号の信号処理に必要な信号処理回路が被覆膜（埋込部材）により被覆された（埋め込まれた）第２の半導体素子と、前記第１の半導体素子と、前記第２の半導体素子との間を電気的に接続する配線とを含み、前記第１の半導体素子と、前記第２の半導体素子とは、酸化膜接合で積層される裏面照射型の固体撮像装置が開示されている。
　具体的には、ウェーハ上の固体撮像素子チップに、個片化されたメモリチップと、ロジックチップとを配置してＣｕＣｕ接続する。次に、メモリチップとロジックチップを薄肉化して、メモリチップとロジックチップを酸化膜により被覆し、当該酸化膜を平坦化する。次に、それを支持基板に接合し、固体撮像素子チップのウェーハを薄肉化し、固体撮像素子チップのウェーハの受光側の面にカラーフィルタやマイクロレンズアレイを実装することにより固体撮像素子チップを形成することができるというものである。
国際公開第２０１９／０８７７６４号
　しかしながら、特許文献１に開示された技術は、酸化膜を成膜してロジックチップやメモリチップを被覆するものであるため、ロジックチップやメモリチップを３次元に集積化する際に生じる上記のような加工上の問題についての解決策や、接合及び酸化膜により被覆することに起因する応力の発生等の問題についての具体的な解決策については言及されていない。
　また、ダミーチップを搭載することにより放熱効率の向上や、すき間が小さくなるようにレイアウトすることついての言及はあるが、ダミーチップの具体的形状、配置等及び埋め込んだ絶縁材料の線膨張率の差により生じる問題の具体的な対策についての言及はされていない。
　本開示は、かかる問題点に鑑みてなされたものであり、固体撮像素子チップのウェーハに能動チップを接合し、当該能動チップを酸化膜等の絶縁膜で被覆する構造における加工上の問題点のいくつかを改善する固体撮像装置及び当該固体撮像装置を有する電子機器を提供することを目的とする。
　本開示は、上述の問題点を解消するためになされたものであり、その第１の態様は、固体撮像素子チップと、前記固体撮像素子チップの下面に接合された少なくとも１以上の能動チップと、前記固体撮像素子チップの電極パッドの下面に接合され、ウェーハから切り出された前記固体撮像素子チップの切断面に平行する端面を有するダミーチップと、前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面を被覆する平坦化された絶縁膜と、を有する固体撮像装置である。
　また、第１の態様において、前記能動チップは、ロジックチップ、メモリチップ又はプロセッサチップでもよい。
　また、第１の態様において、前記電極パッドは、前記固体撮像素子チップの上面の両端又は周端に配設され、前記ダミーチップは、前記固体撮像素子チップの切断面と同一平面状の端面を有する態様で接合されてもよい。
　また、第１の態様において、前記電極パッドは、前記固体撮像素子チップの上面の両端又は周端に配設され、前記能動チップ又は前記ダミーチップは、前記固体撮像素子チップの切断面に隣接して平面状の端面を有する態様で接合されてもよい。
　また、第１の態様において、前記固体撮像素子チップは、前記能動チップ又は前記ダミーチップとＣｕＣｕ接続されてもよい。
　また、第１の態様において、前記固体撮像素子チップは、前記能動チップとＣｕＣｕ接続され、前記ダミーチップと絶縁膜接合されてもよい。
　また、第１の態様において、前記固体撮像素子チップは、フォトダイオード形成層と、前記電極パッドを配設したフォトダイオード配線層との積層構造を有し、前記能動チップ又は前記ダミーチップとＣｕＣｕ接続されてもよい。
　また、第１の態様において、前記固体撮像素子チップは、前記フォトダイオード形成層と、前記電極パッドを配設した前記フォトダイオード配線層との積層構造を有し、前記能動チップとＣｕＣｕ接続され、前記ダミーチップと絶縁膜接合されてもよい。
　その第２の態様は、固体撮像素子チップと、
　前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、
　前記固体撮像素子チップの前記能動チップの接合面における前記能動チップが接合されていない空き領域に接合された少なくとも１以上のダミーチップと、
　前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面側を被覆する平坦化された絶縁膜と、
を有する固体撮像装置である。
　また、第２の態様において、前記能動チップが接合されていない空き領域には、前記能動チップよりも小形状の矩形状又は短冊状の複数のダミーチップを接合してもよい。
　また、第２の態様において、前記ダミーチップは、前記固体撮像素子チップに接合された前記能動チップの端面から、少なくとも０．５μｍ以上離隔したときの前記空き領域の最小短辺を一辺とする略正方形又は略短冊状に形成されて、前記空き領域に前記離隔を確保して接合されてもよい。
　また、第２の態様において、前記ダミーチップは、ケイ素（Ｓｉ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）の少なくともいずれか１つを含んでもよい。
　また、第２の態様において、前記ダミーチップ又は前記能動チップは、前記固体撮像素子チップとの接合面の反対側の面に、二酸化ケイ素（ＳｉＯ２）との研磨レートが２０以上の材料であるケイ素（Ｓｉ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、炭素（Ｃ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）の少なくともいずれか１つが積層されてもよい。
　また、第２の態様において、前記ダミーチップは、二酸化ケイ素（ＳｉＯ２）よりも熱伝導率の高い材料からなる、単層又は多層に積層された伝熱部材を含んでもよい。
　その第３の態様は、固体撮像素子チップと、前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、前記能動チップの周側面を囲繞する態様で前記固体撮像素子チップに接合されたシリコン基板と、前記能動チップと前記シリコン基板との間、及び少なくとも前記能動チップの下面を被覆する平坦化された絶縁膜と、を有する固体撮像装置である。
　また、第３の態様において、前記シリコン基板の周側面は、前記固体撮像素子チップの周側面と面一に形成されてもよい。
　また、第３の態様において、前記固体撮像素子チップの周側面及び前記シリコン基板の上部の周側面に段差が形成されてもよい。
　また、第３の態様において、前記シリコン基板又は前記絶縁膜は、その下面に支持基板が接合されてもよい。
　また、第３の態様において、前記絶縁膜の前記シリコン基板に接する周側面は、前記固体撮像素子チップの接合面から下方に拡開するテーパを形成してもよい。
　また、第３の態様において、前記絶縁膜は、絶縁樹脂で形成されてもよい。
　その第４の態様は、ウェーハ上の固体撮像素子チップの下面に能動チップを接合する工程と、前記能動チップとの当接を回避する形状の掘り込み部又は刳り抜き部が形成されたシリコン基板を前記固体撮像素子チップの下面に接合する工程と、前記シリコン基板の下面を薄肉化して、前記能動チップ間に前記シリコン基板の一部を残す工程と、前記固体撮像素子チップの下面に絶縁膜を積層し、前記能動チップ及び前記残されたシリコン基板間を被覆する工程と、前記被覆した絶縁膜を平坦化する工程と、を有する固体撮像装置の製造方法である。
　その第５の態様は、固体撮像素子チップと、前記固体撮像素子チップの下面に接合された少なくとも１以上の能動チップと、前記固体撮像素子チップの電極パッドの下面に接合され、ウェーハから切り出された前記固体撮像素子チップの切断面に平行する端面を有するダミーチップと、前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面を被覆する平坦化された絶縁膜と、を有する固体撮像装置、若しくは、
　固体撮像素子チップと、前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、前記固体撮像素子チップの前記能動チップの接合面における前記能動チップが接合されていない空き領域に接合された少なくとも１以上のダミーチップと、前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面側を被覆する平坦化された絶縁膜と、を有する固体撮像装置、又は、
　固体撮像素子チップと、前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、前記能動チップの周側面を囲繞する態様で前記固体撮像素子チップに接合されたシリコン基板と、前記能動チップと前記シリコン基板との間、及び少なくとも前記能動チップの下面を被覆する平坦化された絶縁膜と、を有する固体撮像装置を有する電子機器である。
　上記の態様を取ることにより、固体撮像素子のウェーハにチップを接合し、当該チップを酸化膜等の絶縁膜で被覆する構造における加工上の問題点を改善する固体撮像装置、固体撮像装置の製造方法及び電子機器を提供することができる。
本開示に係る固体撮像素子チップのＣｏＷ構造の説明図である。 ウェーハ上に形成された固体撮像素子チップに、ロジックチップ等を接合する状態を示す図である。 本開示に係る固体撮像装置の第１実施形態の基本形の概略構造を示す平面図である。 本開示に係る固体撮像装置の第１実施形態の基本形の概略構造を示すＸ１－Ｘ１線切断端面図である。 本開示に係る固体撮像装置の第１実施形態の第１変形例の概略構成を示す平面図である。 本開示に係る固体撮像装置の第１実施形態の第２変形例の概略構成を示す平面図である。 本開示に係る固体撮像装置の第１実施形態の第３変形例の概略構造を示すＸ２－Ｘ２線切断端面図である。 本開示に係る固体撮像装置の第１実施形態の第４変形例の概略構造を示すＸ２－Ｘ２線切断端面図である。 本開示に係る固体撮像装置の第１実施形態の第５変形例の概略構造を示すＸ２－Ｘ２線切断端面図である。 本開示に係る固体撮像装置の第１実施形態の第６変形例の概略構造を示すＸ２－Ｘ２線切断端面図である。 本開示に係る固体撮像装置の第１実施形態の製造方法の説明図である。 本開示に係る固体撮像装置の第２実施形態の基本形の概略構造の第１例を示すＹ１－Ｙ１線切断端面図及び底面図である。 本開示に係る固体撮像装置の第２実施形態の基本形の概略構造の第２例を示すＹ１－Ｙ１線切断端面図及び底面図である。 図１２に示す例において、ダミーチップを接合しなかった場合の比較例を示すＹ１－Ｙ１線切断端面図の部分拡大図である。 本開示に係る固体撮像装置の第２実施形態の基本形におけるダミーチップを接合することにより引張応力を緩和することができる説明図である。 固体撮像素子チップにダミーチップを接合しない場合の平坦化の比較例を示す説明図である（その１）。 固体撮像素子チップにダミーチップを接合しない場合の平坦化の比較例を示す説明図である（その２）。 固体撮像素子チップにダミーチップを接合しない場合の平坦化の比較例を示す説明図である（その３）。 本開示に係る固体撮像装置の第２実施形態の基本形におけるダミーチップを接合することによる平坦化の効果の説明図である（その１）。 本開示に係る固体撮像装置の第２実施形態の基本形におけるダミーチップを接合することによる平坦化の効果の説明図である（その２）。 本開示に係る固体撮像装置の第２実施形態の基本形におけるダミーチップを接合することによる平坦化の効果の説明図である（その３）。 本開示に係る固体撮像装置の第２実施形態の第１変形例の概略構造の第１例を示す底面図である。 本開示に係る固体撮像装置の第２実施形態の第１変形例の概略構造の第２例を示す底面図である。 本開示に係る固体撮像装置の第２実施形態の第１変形例の概略構造の第３例を示す底面図である。 本開示に係る固体撮像装置の第２実施形態の第２変形例の概略構造の第１例を示す底面図である。 本開示に係る固体撮像装置の第２実施形態の第２変形例の概略構造の第２例を示す底面図である。 本開示に係る固体撮像装置の第２実施形態の第２変形例の概略構造の第３例を示す底面図である。 本開示に係る固体撮像装置の第２実施形態の第３変形例の概略構造の第１例を示す底面図である。 本開示に係る固体撮像装置の第２実施形態の第３変形例の概略構造の第２例を示す底面図である。 本開示に係る固体撮像装置の第２実施形態の第３変形例の概略構造の第３例を示す底面図である。 本開示に係る固体撮像装置の第２実施形態の第４変形例の概略構造の一例を示す固体撮像素子チップのウェーハの底面図及び個片化した状態を示す図である。 本開示に係る固体撮像装置の第２実施形態の第５変形例の概略構造のダミーチップ等を接合したＹ１－Ｙ１線切断端面図である。 本開示に係る固体撮像装置の第２実施形態の第６変形例の概略構造のダミーチップ等を接合したＹ１－Ｙ１線切断端面図である。 本開示に係る固体撮像装置の第３実施形態の基本形の概略構造を示す平面図である。 本開示に係る固体撮像装置の第３実施形態の基本形の概略構造を示すＸ１－Ｘ１線切断端面図である。 本開示に係る固体撮像装置の第３実施形態の基本形の概略構造を示す模式端面図である。 本開示に係る固体撮像装置の第３実施形態の第１変形例の概略構造を示す模式端面図である。 本開示に係る固体撮像装置の第３実施形態の第２変形例の概略構造を示す模式端面図である。 本開示に係る固体撮像装置の第３実施形態の第３変形例の概略構造を示す模式端面図である。 本開示に係る固体撮像装置の第３実施形態の第４変形例の概略構造を示す模式端面図である。 本開示に係る固体撮像装置の第３実施形態の第８変形例の概略構造を示す模式端面図である。 本開示に係る固体撮像装置の第３実施形態の第１６変形例の概略構造を示す模式端面図である。 本開示に係る固体撮像装置の第３実施形態の第１７変形例の概略構造を示す模式端面図である。 本開示に係る固体撮像装置のシリコン基板の掘り込み部又は刳り抜き部の平面視の形状が正方形であるときの説明図である。 本開示に係る固体撮像装置のシリコン基板の掘り込み部又は刳り抜き部の平面視の形状が長方形であるときの説明図である。 本開示に係る固体撮像装置のシリコン基板の掘り込み部又は刳り抜き部の平面視の形状が大小２個の長方形を連接した形状であるときの説明図である。 本開示に係る固体撮像装置のシリコン基板の掘り込み部又は刳り抜き部の平面視の形状が長方形の側辺に台形の底辺を連接した形状であるときの説明図である。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その１）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その２）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その３）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その４）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その５）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その６）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その７）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その８）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その９）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その１０）。 本開示に係る固体撮像装置の第３実施形態の製造方法の基本形の説明図である（その１１）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第１変形例の説明図である（その１）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第１変形例の説明図である（その２）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第１変形例の説明図である（その３）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第２変形例の説明図である（その１）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第２変形例の説明図である（その２）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第３変形例の説明図である（その１）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第３変形例の説明図である（その２）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第３変形例の説明図である（その３）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第３変形例の説明図である（その４）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第３変形例の説明図である（その５）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第３変形例の説明図である（その６）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第３変形例の説明図である（その７）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第３変形例の説明図である（その８）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第４変形例の説明図である（その１）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第４変形例の説明図である（その２）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第４変形例の説明図である（その３）。 本開示に係る固体撮像装置の第３実施形態の製造方法の第４変形例の説明図である（その４）。 本開示に係る固体撮像装置を有する電子機器の構成例を示すブロック図である。
　次に、図面を参照して、本開示を実施するための形態（以下、「実施形態」という。）を下記の順序で説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は、模式的なものであり、各部の寸法の比率等は現実のものとは必ずしも一致しない。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれることは勿論である。
　１．本開示に係る固体撮像装置の第１実施形態
　２．本開示に係る固体撮像装置の第１実施形態の製造方法
　３．本開示に係る固体撮像装置の第２実施形態
　４．本開示に係る固体撮像装置の第２実施形態の製造方法
　５．本開示に係る固体撮像装置の第３実施形態
　６．本開示に係る固体撮像装置の第３実施形態の製造方法
　７．電子機器の構成例
＜１．本開示に係る固体撮像装置の第１実施形態＞
［ＣｏＷ構造の概要］
　以下、本開示に係る固体撮像装置１００の具体的な説明に入る前に、その構造の前提となるＣｏＷ構造の概要について図１及び図２に基づき、説明する。
　ただし、以下の説明における「上面」、「上方」等の「上」、又は「下面」、「下方」等の「下」とは、固体撮像素子チップ１１０の画素領域１０３の受光面側を「上」とし、その反対側を「下」とする。また、固体撮像装置１００としては、固体撮像素子チップ１１０等の半導体チップ部分がパッケージされた状態となるが、以下の説明及び図面では、パッケージの記載を省略する。
　また、以下の説明では、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ又は後述するプロセッサチップ１３１などの電気的機能を有するチップを総称して能動チップ１２０と記載する場合がある。また、ダミーチップ１３０とは、電気的機能を有さない半導体チップを指すものとする。
　図１は、本開示に係る固体撮像装置１００のチップのＣｏＷ構造の説明図である。固体撮像素子チップ１１０のウェーハ５１０には、図１に示すように、半導体プロセスにより複数の固体撮像素子チップ１１０が碁盤目状に形成されている。そして、別の半導体プロセスにより製造されたロジックチップ１２０Ａのウェーハ５２０からは、検査により良品であることが確認され個片化されたロジックチップ１２０Ａが、ウェーハ５１０上の良品であることが確認された所定の固体撮像素子チップ１１０の所定の位置に接合される。　
　同様にして、メモリチップ１２０Ｂのウェーハ５２１からは、検査により良品であることが確認され個片化されたメモリチップ１２０Ｂが、ウェーハ５１０上の良品であることが確認された所定の固体撮像素子チップ１１０の所定の位置に接合される。
　また、同様にして、ダミーチップ１３０のウェーハ５３０からは、検査により良品であることが確認され個片化されたダミーチップ１３０が、ウェーハ５１０上の良品であることが確認された所定の固体撮像素子チップ１１０の所定の位置に接合される。後述するプロセッサチップ１３１のウェーハ５３１の場合も同様である（いずれも不図示）。なお、図１において、「×」印を付したウェーハ５１０上のチップは不良品チップ１１０ｎを示す。したがって、当該不良品チップ１１０ｎには、ロジックチップ１２０Ａ等の能動チップ１２０を接合しない。
　図２は、ウェーハ５１０上に形成され、良品であることが確認された固体撮像素子チップ１１０のうちの１個に対し、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びダミーチップ１３０、１３０の３種類で計４個のチップを接合する状態を示す図である。本図では、図１に示すウェーハ５１０を天地逆にして配設している。固体撮像素子チップ１１０の下面にロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びダミーチップ１３０、１３０が接合される状態は、本図に示すようになる。そして、これらの各チップが接合されると、スクライブライン１０９において個片化される。
　しかしながら近年の半導体製造技術の進化に伴い、固体撮像素子チップ１１０よりもロジックチップ１２０Ａやメモリチップ１２０Ｂなどの能動チップ１２０の縮小化が進行している。これに伴い、固体撮像素子チップ１１０の下面に能動チップ１２０に覆われていない領域が拡大している。
［第１実施形態の基本形の構成］
　第１実施形態は、かかるＣｏＷ構造により形成された固体撮像素子チップ１１０において、実装時におけるワイヤボンディングの衝撃を緩和し、これによりクラックの発生防止を図るものである。また、固体撮像素子チップ１１０の反りの発生を抑制し、撮像特性に対する影響の軽減を図るものである。
　以下、本開示に係る固体撮像装置１００の第１実施形態の基本形について、図３及び図４に基づき説明する。図３は、本開示に係る固体撮像装置１００の第１実施形態の基本形の概略構造を示す平面図である。固体撮像装置１００のチップは、図３に示すように、平面視略矩形状に形成されている。
　そして、上面に略矩形状の画素領域１０３が配設されている。画素領域１０３には、受光した撮像光を画素ごとに光電変換する光電変換部１０１が形成されており、画像信号を生成する。また、画素領域１０３の左右の端部には、金線（Ａｕ）などによりインターポーザ基板の電極パッド（不図示）にワイヤボンディング接続するための電極パッド１１３が形成されている。
　図４は、本開示に係る固体撮像装置１００の第１実施形態の基本形の概略構造を示すＸ１－Ｘ１線切断端面図である。固体撮像装置１００のチップは、本図に示すように、固体撮像素子チップ１１０の下面に、撮像信号を処理する駆動素子や配線層等からなるロジック回路が配置されたロジックチップ１２０Ａや画素データ等を蓄積するメモリチップ１２０Ｂが接合されて形成されている。
　固体撮像素子チップ１１０は、図４に示すように、例えば、フォトダイオード形成層１０２に複数のフォトダイオードからなる光電変換部１０１が形成されている。そして、固体撮像素子チップ１１０の撮像光の入射面側となる光電変換部１０１の上面にはカラーフィルタ１０６が積層され、その上面にはオンチップレンズ１０７が積層されている。
　なお、オンチップレンズ１０７の上面には、絶縁膜が形成されて平坦化され、その上面に、接合用樹脂を介して、例えばガラス等の透光性基板が接合されてもよい（いずれも不図示）。
　フォトダイオード配線層１１１は、光電変換部１０１の下面に絶縁物である酸化膜と、銅（Ｃｕ）などの導電性金属により配線パターンが形成された配線１１２とを順次積層して形成されている。すなわち、配線１１２は、フォトダイオード配線層１１１の基材である酸化膜と酸化膜との間に挟まれて積層されている。
　そして、光電変換部１０１と配線１１２間、及び配線１１２とフォトダイオード配線層１１１の下面に形成された端子１１４間は、それぞれビア（ｖｉａ）１１５、１１５により接続されている。これにより、光電変換部１０１で生成された画素データは、ビア１１５、配線１１２及びビア１１５を順次介して端子１１４に接続されている。
　ロジックチップ１２０Ａは、光電変換部１０１の各画素において生成された画素データを順次読み出すためのロジック回路を形成するための基板である。ロジック回路は、例えば、垂直駆動部、水平駆動部、システム制御部や信号処理部等（いずれも不図示）で構成され、ロジック回路の接続は配線層１２１内においてされている。
　ロジックチップ１２０Ａは、フォトダイオード配線層１１１と同様に、銅（Ｃｕ）などの導電性金属により配線パターンが形成された配線１２２と、酸化膜とを順次積層して形成されている。そして、上層の配線１２２と下層の配線１２２間は、ビア１２５により接続されている。また、上層の配線１２２は、ビア１２５によりロジックチップ１２０Ａの上面に形成された端子１２４と接続されている。
　ロジックチップ１２０Ａの端子１２４は、フォトダイオード配線層１１１の端子１１４の接合面に対向させ、ＣｕＣｕ接続されている。これにより、光電変換部１０１で生成された画素データは、フォトダイオード配線層１１１の配線１１２、ビア１１５及び端子１１４を介して、ロジックチップ１２０Ａの配線層１２１の端子１２４に接続され、配線層１２１の配線１２２と接続される。
　メモリチップ１２０Ｂもロジックチップ１２０Ａと同様に、銅（Ｃｕ）などの導電性金属により配線パターンが形成された配線１２２と、酸化膜とを順次積層して形成されている。そして、上層の配線１２２と下層の配線１２２間は、ビア１２５により接続されている。また、上層の配線１２２は、ビア１２５によりロジックチップ１２０Ａの上面に形成された端子１２４と接続されている。
　メモリチップ１２０Ｂの端子１２４は、フォトダイオード配線層１１１の端子１１４の接合面に対向させ、ＣｕＣｕ接続されている。これにより、光電変換部１０１で生成された画素データは、配線１１２、ビア１１５及び端子１１４を介して、メモリチップ１２０Ｂの配線層１２１の端子１２４に接続され、配線層１２１の配線１２２と電気的に接続される。
　このようにして、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂは、固体撮像素子チップ１１０のフォトダイオード配線層１１１の下面に端子１１４及び端子１２４を介してＣｕＣｕ接続されることにより電気的に接続されている。
　フォトダイオード配線層１１１の下面にＣｕＣｕ接続されたロジックチップ１２０Ａ及びメモリチップ１２０Ｂは、絶縁膜１５０により被覆されている。これによりロジックチップ１２０Ａ及びメモリチップ１２０Ｂは、電気的に絶縁されるとともに、機械的な損傷を受けないように保護される。
　ロジックチップ１２０Ａの配線１２２により形成されたロジック回路の入出力信号は、ＴＳＶ（不図示）やＣｕＣｕ接続（不図示）などを介して固体撮像素子チップ１１０の上面の両端又は周端に配設された電極パッド１１３に接続される。電極パッド１１３は、例えば、ワイヤボンディングにより、固体撮像装置１００のパッケージに配設された、インターポーザ基板の電極パッド（不図示）に電気的に接続される。
　電極パッド１１３の下面には、ウェーハから切り出された固体撮像素子チップの切断面と同一平面状の端面１３０ｔを有する態様で、隣接する固体撮像素子チップ１１０、１１０同士の下面を連接するダミーチップ１３０が接合されている。すなわち、ダミーチップ１３０は、図３に示すように、隣接する固体撮像素子チップ１１０、１１０同士の下面を連接して、電極パッド１１３の下面全体の領域を跨ぐ態様で接合された後、固体撮像素子チップ１１０とともに個片化されたものである。個片化されることによりダミーチップ１３０の切断面である側面は、固体撮像素子チップ１１０の切断面と同一平面状の端面１３０ｔとなる。なお、固体撮像素子チップ１１０の切断面は、主にフォトダイオード形成層１０２及びフォトダイオード配線層１１１の切断面となる。
　したがって、ダミーチップ１３０が接合された領域は、個片化する際のスクライブライン１０９となる。ダミーチップ１３０は、電気的機能を有さない半導体チップであり、例えば、シリコンで形成されている。
　絶縁膜１５０は、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂの周側面、ロジックチップ１２０Ａとメモリチップ１２０Ｂとの隙間及び下面を埋め込むように被覆している。また、絶縁膜１５０は、固体撮像素子チップ１１０の下面のロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合されていない領域全面を被覆している。
　絶縁膜１５０の平面視の外形は、固体撮像素子チップ１１０の外形と略同一に形成されており、絶縁膜１５０の周側面は、固体撮像素子チップ１１０の周側面と面一に形成されている。また、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂを被覆する絶縁膜１５０の下面は、平坦化されている。したがって、固体撮像装置１００のチップは全体として略方形状に形成されている。
　絶縁膜１５０は、例えば、二酸化ケイ素（ＳｉＯ２）などの酸化膜や絶縁性を有する絶縁樹脂１５０ａなどを含む。
　第１実施形態の基本形に係る固体撮像装置１００の固体撮像素子チップ１１０は、ウェーハ５１０上にＣｏＷ構造に形成された後、個片化されることにより、以上説明したような構成となる。なお、固体撮像装置１００のパッケージについては説明を省略する。
　ここで、固体撮像素子チップ１１０の電極パッド１１３の下面にダミーチップ１３０を接合することなく、そのまま二酸化ケイ素などの絶縁膜１５０で被覆した場合には、スクライブライン１０９の領域は、主としてシリコンからなる固体撮像素子チップ１１０と、絶縁膜１５０との積層体となる。したがって、スクライブライン１０９に近傍の固体撮像素子チップ１１０の上面に配設された電極パッド１１３の裏面（下面）も、固体撮像素子チップ１１０と絶縁膜１５０との積層体となる。そうすると、絶縁膜１５０を構成する二酸化ケイ素は、硬いが粘りがない材質であるため、電極パッド１１３にワイヤボンディングの衝撃を受けた際にクラックを生ずるおそれがある。
　これに対して、第１実施形態の基本形に係る固体撮像装置１００の固体撮像素子チップ１１０は、電極パッド１１３の下面に二酸化ケイ素よりも柔らかい材質であるシリコンで形成されたダミーチップ１３０が接合されている。そのうえで、能動チップ１２０及びダミーチップ１３０を絶縁膜１５０で被覆しているために、実装時におけるワイヤボンディングの衝撃を緩和することができる。これによりクラックの発生を防止することができる。
　また、固体撮像素子チップ１１０の下面には、固体撮像素子チップ１１０と略同じ材料であるシリコンで形成されたダミーチップ１３０が接合されている。このために、固体撮像素子チップ１１０の上面とダミーチップ１３０が接合された下面との線膨張率の差が相殺される。これにより固体撮像素子チップ１１０の反りの発生を抑制し、撮像特性に対する影響を軽減することができる。
［第１実施形態の第１変形例の構成］
　次に、第１実施形態の第１変形例の構成について説明する。第１変形例では、図５に示すように、基本形と同様に、ダミーチップ１３０が固体撮像素子チップ１１０の電極パッド１１３の裏面にスクライブライン１０９を跨ぐ態様で接合されている。しかし、第１変形例ではさらに、ロジックチップ１２０Ａやメモリチップ１２０Ｂが配設された接合面の空き領域にプロセッサチップ１３１が接合されている点で基本形と相違する。
　ここで、プロセッサチップ１３１とは、ロジックチップ１２０Ａやメモリチップ１２０Ｂ以外の電気的機能を有する半導体チップのことであり、能動チップ１２０に含まれる。プロセッサチップ１３１としては、例えば、センサエッジプロセッサ（ＳＥＰ：Ｓｅｎｓｏｒ　Ｅｄｇｅ　Ｐｒｏｃｅｓｓｏｒ、以下、「ＳＥＰ」という。）のように電気的機能を有するチップであってもよい。ちなみに、センサエッジプロセッサとは、高精細度の固体撮像素子チップ１１０からの膨大な量の画素データを事前処理するプロッセッサである。なお、プロセッサチップ１３１の代わりにダミーチップ１３０を接合してもよい。上記以外は、基本形と同様であるため説明を省略する。
　第１変形例は、以上のように構成されているために、基本形と同様に、実装時におけるワイヤボンディングの衝撃を緩和することができ、クラックの発生を防止することができる。さらに、ロジックチップ１２０Ａやメモリチップ１２０Ｂが配設された領域の空き領域にプロセッサチップ１３１が接合されているために、固体撮像装置１００のチップが補強され、強度の確保や反りの発生を防止することができる。
［第１実施形態の第２変形例の構成］
　次に、第１実施形態の第２変形例の構成について説明する。第２変形例では、図６に示すように、ダミーチップ１３０又はプロセッサチップ１３１が、前記のようにスクライブライン１０９を跨がないで、ウェーハから切り出された固体撮像素子チップの切断面に隣接して平面状の端面１３０ｔを有する態様で、それぞれの固体撮像素子チップ１１０の電極パッド１１３の裏面に接合されている点で基本形と相違する。
　第２変形例は、以上のように構成されているために、基本形と同様に、実装時におけるワイヤボンディングの衝撃を緩和することができ、クラックの発生を防止することができる。さらに、ロジックチップ１２０Ａやメモリチップ１２０Ｂが配設された領域の空き領域にプロセッサチップ１３１又はダミーチップ１３０が接合されているために、固体撮像素子チップ１１０が補強される。これにより、強度の確保や反りの発生を防止することができる。
　また、第２変形例は、基本形や第１変形例のように、スクライブライン１０９を跨ぐ態様でダミーチップ１３０を接合した後に個片化するものではないため、電気的機能を有するプロセッサチップ１３１などの能動チップ１２０を接合することができる。勿論、プロセッサチップ１３１の代わりにダミーチップ１３０を接合してもよい。上記以外は、基本形と同様であるため説明を省略する。
［第１実施形態の第３変形例の構成］
　次に、第１実施形態の第３変形例の構成について説明する。第３変形例から後述する第６変形例は、固体撮像素子チップ１１０の下面へのロジックチップ１２０Ａ、メモリチップ１２０Ｂ、ダミーチップ１３０又はプロセッサチップ１３１の接合形態に関するものである。以下、図７から図１０についてＸ２－Ｘ２線切断端面図により説明する。
　このうち、第３変形例及び第４変形例は、フォトダイオード形成層１０２に電極パッド１１３を有する固体撮像素子チップ１１０の下面へ、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ又はプロセッサチップ１３１などの能動チップ１２０及びダミーチップ１３０を接合するものである。すなわち、フォトダイオード形成層１０２に電極パッド１１３を有する固体撮像素子チップ１１０の接合に関するものである。
　ここで、第３変形例における固体撮像素子チップ１１０の下面への能動チップ１２０の接合及びダミーチップ１３０の接合は、図７に示すように、ＣｕＣｕ接続によるものである。第３変形例は、前記の基本形、第１変形例又は第２変形例に適用することができる。上記以外は、第１実施形態の基本形、第１変形例又は第２変形例と同様であるため説明を省略する。
［第１実施形態の第４変形例の構成］
　第４変形例における固体撮像素子チップ１１０の下面への能動チップ１２０の接合は、図８に示すように、ＣｕＣｕ接続によるものである。また、ダミーチップ１３０の接合は、酸化膜などの絶縁膜接合によるものである。第４変形例は、前記の基本形、第１変形例又は第２変形例に適用することができる。上記以外は、第１実施形態の基本形、第１変形例又は第２変形例と同様であるため説明を省略する。
［第１実施形態の第５変形例の構成］
　第５変形例及び第６変形例は、フォトダイオード配線層１１１に電極パッド１１３を有する固体撮像素子チップ１１０の下面へロジックチップ１２０Ａ、メモリチップ１２０Ｂ又はプロセッサチップ１３１などの能動チップ１２０及びダミーチップ１３０を接合するものである。すなわち、フォトダイオード配線層１１１に電極パッド１１３を有する固体撮像素子チップ１１０の接合に関するものである。
　ここで、第５変形例における固体撮像素子チップ１１０の下面への能動チップ１２０の接合及びダミーチップ１３０の接合は、図９に示すように、ＣｕＣｕ接続によるものである。第５変形例は、前記の第１実施形態の基本形、第１変形例又は第２変形例に適用することができる。上記以外は、基本形、第１変形例又は第２変形例と同様であるため説明を省略する。
［第１実施形態の第６変形例の構成］
　第６変形例における固体撮像素子チップ１１０の下面への能動チップ１２０の接合は、図１０に示すように、ＣｕＣｕ接続によるものである。また、ダミーチップ１３０の接合は、酸化膜などの絶縁膜接合によるものである。第６変形例は、前記の第１実施形態の基本形、第１変形例又は第２変形例に適用することができる。上記以外は、基本形、第１変形例又は第２変形例と同様であるため説明を省略する。
＜２．本開示に係る固体撮像装置の第１実施形態の製造方法＞
　図１１は、本開示に係る固体撮像装置１００の第１実施形態の製造方法における能動チップ１２０やダミーチップ１３０が接合された固体撮像素子チップ１１０に絶縁膜１５０を被覆し、個片化する工程を説明する図である。
　まず、図１１Ａに示すように、ウェーハ５１０上に形成された固体撮像素子チップ１１０のフォトダイオード配線層１１１の下面にロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びダミーチップ１３０が接合されている。この状態は、前記の図１及び図２に示す工程が完了した状態の図になる。
　次に、図１１Ｂに示すように、固体撮像素子チップ１１０のフォトダイオード配線層１１１の下面のロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びダミーチップ１３０が接合された面に絶縁膜１５０を積層する。これによりロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びダミーチップ１３０は、絶縁膜１５０により被覆される。
　ただし、この状態では、絶縁膜１５０は、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びダミーチップ１３０の凹凸の形状に倣って積層されるため、これらの表面は凹凸状態となる。
　そこで、図１１Ｃに示すように、絶縁膜１５０の下面を化学的機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｅｒ（以下、「ＣＭＰ」という。））により研磨する。これにより絶縁膜１５０は、平坦化されて、薄肉化される。
　このＣＭＰにおいて、絶縁膜１５０が、能動チップ１２０及びダミーチップ１３０の下面全体を被覆するよう薄く残す。
　次に、図１１Ｄに示すように、絶縁膜１５０の下面に支持基板１６０を接合する。
　次に、図１１Ｅに示すように、ウェーハ５１０の上面をＣＭＰなどにより薄肉化する。
　次に、図１１Ｆに示すように、薄肉化された固体撮像素子チップ１１０のフォトダイオード形成層１０２の上面にカラーフィルタ１０６及びオンチップレンズ１０７などを実装する。そして、フォトダイオード形成層１０２の上面の所定の位置にワイヤボンディング接続をするための電極パッド１１３を形成する。この電極パッド１１３と、隣接する固体撮像素子チップ１１０の電極パッド１１３との間がスクライブライン１０９となる。
　次に、図１１Ｇに示すように、スクライブライン１０９においてウェーハ５１０を切断して個片化を行う。個片化の際は、絶縁膜１５０から支持基板１６０を除去し、絶縁膜１５０の下面に保護用のダイシングシート１７０（不図示）を貼付して行ってもよい。又は、支持基板１６０を除去しないで行ってもよい。
　ダイシングは、後述するブレード１７５を備えたダイサーと呼ばれる装置を用いて行われる。ブレード１７５は、円盤状の砥石であり、所定の回転軸１７５ａにより回転可能に設けられている。すなわち、スクライブライン１０９に対するブレード１７５の深さ位置を調整し、回転するブレード１７５によってウェーハ５１０の上面側を所定の深さで直線状に切除することによって個片化され、固体撮像装置１００のチップを得ることができる。
　以上のような製造工程により得られた固体撮像装置１００のチップをパッケージングし、検査をすることにより、本開示に係る第１実施形態の固体撮像装置１００を製造することができる。
＜３．本開示に係る固体撮像装置の第２実施形態＞
［第２実施形態の基本形の構成］
　第２実施形態は、かかるＣｏＷ構造により形成された固体撮像素子チップ１１０の下面に接合した能動チップ１２０を絶縁膜１５０で被覆した際に生じる段差の平坦化不足を改善し、支持基板１６０との接合不良の防止を図るものである。
　また、能動チップ１２０と絶縁膜１５０との線膨張率の差異により生じる歪による光電変換特性への影響の軽減を図るものである。このために、第２実施形態の基本形は、能動チップ１２０が接合されていない空き領域にダミーチップ１３０を接合するものである。
　以下、本開示に係る固体撮像装置１００の第２実施形態の基本形について、図１２から図１３に基づき説明する。
　図１２Ａは、本開示に係る固体撮像装置１００のチップの第２実施形態の基本形の概略構造の第１例を示すＹ１－Ｙ１線切断端面図である。また、図１２Ｂはその底面図である。固体撮像装置１００のチップは、図１２Ｂに示すように、底面視略矩形状に形成されている。そして、固体撮像素子チップ１１０の下面の左側には、ロジックチップ１２０Ａが接合され、右側にはメモリチップ１２０Ｂが接合されている。そして、ロジックチップ１２０Ａとメモリチップ１２０Ｂの間の空き領域には、ダミーチップ１３０が接合されている。
　図１３Ａは、本開示に係る固体撮像装置１００の第２実施形態の基本形の概略構造の第２例を示すＹ１－Ｙ１線切断端面図である。また、図１３Ｂはその底面図である。固体撮像装置１００のチップは、図１３Ｂに示すように、固体撮像素子チップ１１０の下面の略中央にはメモリチップ１２０Ｂが接合されている。そして、メモリチップ１２０Ｂの左右の空き領域には、ダミーチップ１３０が接合されている。
　ダミーチップ１３０は、例えば、シリコンで形成されている。また、ダミーチップ１３０は、シリコンの他、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）で形成されてもよい。
　上記以外の第２実施形態の基本形の構成は、前記の第１実施形態の図３及び図４で説明したものと同様であるため説明を省略する。
［第２実施形態の基本形の効果］
　次に、第２実施形態の基本形の第１の効果について、以下に説明する。図１４は、図１２に示す例において、ダミーチップ１３０を接合しなかった場合の比較例を示すＹ１－Ｙ１線切断端面図に相当する部分拡大図である。
　ここで、固体撮像素子チップ１１０、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂは、絶縁膜１５０が二酸化ケイ素である場合には、被覆する際に約３５０℃に昇温される。このためにロジックチップ１２０Ａ及びメモリチップ１２０Ｂは、図１４Ａに示すように、それぞれ矢印方向に膨張する。
　次に、二酸化ケイ素などの絶縁膜１５０で被覆される工程においては、約３５０℃に維持される。したがって、図１４Ｂに示すように、膨張した形状の状態のまま絶縁膜１５０に被覆される。
　次に、絶縁膜１５０の被覆が終わり、冷却されることにより、図１４Ｃに示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂは、矢印方向に収縮しようとする。しかし、二酸化ケイ素などの絶縁膜１５０の線膨張率は、シリコンに比して小さいため、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂは、絶縁膜１５０に固定される。
　このために、図１４Ｄに示すように、ロジックチップ１２０Ａには収縮方向に応力ｆ１が、メモリチップ１２０Ｂには収縮方向に応力ｆ２が、それぞれ発生する。これらの応力ｆ１、ｆ２は、引張応力として作用する。
　その結果、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂの上面に接合された固体撮像素子チップ１１０にも、これらの応力ｆ１、ｆ２が転写され、応力ｆ１、ｆ２の方向に引張応力が作用する。これにより固体撮像素子チップ１１０に歪が生じ、電子・ホールの移動度が特異的に変動する。特に、これらの能動チップ１２０の端部に配設されているトランジスタの特性が変動するため、能動チップ１２０の端部の近傍には回路を配置することができないこととなる。また、固体撮像素子チップ１１０上面のオンチップレンズ１０７の設置時にアライメントズレが生じる原因となる。
　これに対して、第２実施形態の基本形においては、図１５に示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂとの間にダミーチップ１３０を配設して接合することにより引張応力ｆ１、ｆ２を緩和することができる。
　具体的には、図１５Ａに示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂとの間にシリコンにより形成されたダミーチップ１３０を接合する。これらの各チップは、二酸化ケイ素などの絶縁膜１５０で被覆する際に約３５０℃に昇温されるため、それぞれが矢印方向に膨張する。そして、図１５Ｂに示すように、膨張した形状のまま絶縁膜１５０に被覆されて固定される。
　絶縁膜１５０の被覆が終わると冷却されることにより、図１５Ｃに示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂは、矢印方向に収縮しようとする。同様にダミーチップ１３０も矢印方向に収縮しようとする。しかし、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂが収縮しようとする矢印方向と、ダミーチップ１３０が収縮しようとする矢印方向は逆方向である。しかも、これらは絶縁膜１５０に固定されているために、図１５Ｄに示すように、ロジックチップ１２０Ａには応力ｆ１が、メモリチップ１２０Ｂには応力ｆ２が、ダミーチップ１３０には応力ｆ３、ｆ３が発生する。
　これらの応力ｆ１、ｆ２及びｆ３、ｆ３は、引張応力として作用する。しかも、応力ｆ１とｆ３、及び応力ｆ２とｆ３とは、それぞれ逆方向に作用するため、これらの応力ｆ１とｆ３、及び応力ｆ２とｆ３とは相殺されて、それぞれ両者の差分のみが引張応力として作用する。
　その結果、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びダミーチップ１３０の上面に接合された固体撮像素子チップ１１０にも、これらの応力ｆ１とｆ３、ｆ２とｆ３の相殺された差の引張応力が作用する。これらの互いに逆方向の応力ｆ１とｆ３、ｆ２とｆ３は、相殺されるため、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂの上面に接合された固体撮像素子チップ１１０に対して転写される引張応力の影響を軽減することができる。これにより、固体撮像素子チップ１１０に生じる歪を軽減し、トランジスタの特性の変動を防止することができ、これらの能動チップ１２０の端部の近傍に回路を配置することが可能となる。
　なお、発生する歪による伸縮長は、線膨張に関する次の式により導くことができる。
　　ΔＬ＝α×Ｌ×ΔＴ
　ただし、ΔＬは、伸縮長、αは、線膨張率、Ｌは、チップの長さ、ΔＴは、温度上昇値である。
　したがって、例えば、ロジックチップ１２０Ａの伸縮長をΔＬＬｏｇ、ダミーチップ１３０の伸縮長をΔＬＤｕｍとするとΔＬＬｏｇ＝ΔＬＤｕｍが成立することで歪が相殺されることとなる。すなわち、
　　αＬｏｇ×ＬＬｏｇ×ΔＴ＝αＤｕｍ×ＬＤｕｍ×ΔＴ　が成立すればよい。
　ここで、ロジックチップ１２０Ａもダミーチップ１３０もΔＴは同じであるので、
　　αＬｏｇ×ＬＬｏｇ＝αＤｕｍ×ＬＤｕｍ　が成立すればよい。
　上記式より、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びダミーチップ１３０の形状や材料を適切に選定することにより応力の差分ひいては固体撮像素子チップ１１０に生じる歪をゼロ（０）にすることができる。
　ダミーチップ１３０として使用が可能と考えられる材料を表１に示す。ダミーチップ１３０としては、線膨張率が固体撮像素子チップ１１０に近い値の物性を有する材料が望ましい。したがって、表１より、シリコン（ケイ素：Ｓｉ）の他、例えば、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）が適している。
　また、表１より、ダミーチップ１３０を形成する際には、ダミーチップ１３０に適した線膨張率を有するとともに、後述する放熱に適した熱伝導率及びＣＭＰストッパに適した材料を選定すればよい。
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　次に、第２実施形態の基本形の第２の効果について、以下に説明する。図１６は、図１２に示す例において、ダミーチップ１３０を接合しなかった場合の比較例を示すウェーハ５１０のＹ１－Ｙ１線を逆方向から見た切断端面図である。したがって、図１６の下方がウェーハ５１０であり、その上方にロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合された図となっている。
　固体撮像素子チップ１１０のウェーハ５１０上には、図１６に示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合されている。半導体製造技術の進化に伴い固体撮像素子チップ１１０に比べて、能動チップ１２０の縮小化が進行しているために、ウェーハ５１０上には、能動チップ１２０が接合されていない空き領域が存在する。また、ウェーハ５１０上には、検査により不良品と判定された不良品チップ１１０ｎも存在する。
　このような状態において、これらの能動チップ１２０に絶縁膜１５０を積層すると、図１７に示すように、その表面は、接合された能動チップ１２０の厚みに倣って凹凸状に被覆される。
　次に、絶縁膜１５０の上面を平坦化するためにＣＭＰにより研磨を行う。そうすると、図１８に示すように、例えば、ロジックチップ１２０Ａとメモリチップ１２０Ｂとの間の絶縁膜１５０の膜厚は、薄く形成される。さらに、不良品チップ１１０ｎには、能動チップ１２０が接合されていないため、絶縁膜１５０の膜厚は、さらに薄く形成される。このように、研磨面の中央部が大きく研磨されて窪む状態となることがある。この現象は、研磨面の断面がお皿（ｄｉｓｈ）のように中央部が窪んだ状態となることから、一般にデイッシング（ｄｉｓｈｉｎｇ）と呼ばれている。
　その結果、ロジックチップ１２０Ａとメモリチップ１２０Ｂとの間の段差埋め込み平坦化時の平坦化不足により、絶縁膜１５０の平坦化面と支持基板（不図示）とを接合すると、両者の接合面にボイドが生じる等の接合不良が発生するおそれを生じる。
　これに対して、第２実施形態の基本形においては、図１９から図２１に示すように、ロジックチップ１２０Ａとメモリチップ１２０Ｂとの間の空き領域にダミーチップ１３０を接合する構成としている。また不良品チップ１１０ｎには、所定の数のダミーチップ１３０を接合する構成としている。これにより、図１９に示すように、絶縁膜１５０で被覆した場合に生じる絶縁膜１５０の表面の凹凸の間隔を狭くすることができる。
　また、このように構成することにより、図２０に示すように、ＣＭＰによるデイッシング現象の発生を防止することができ、研磨面を平坦化することができる。これにより、ロジックチップ１２０Ａとメモリチップ１２０Ｂとの間の平坦化不足による支持基板（不図示）との接合不良を防止することができる。
　また、所定の高さのダミーチップ１３０を接合することで、図２１に示すように、ＣＭＰによる研磨のストッパとすることができる。これによりダミーチップ１３０が研磨により頭出しをしたことを検知してＣＭＰをセルフストップで完了させることができる。また、面内均一性の向上、プロセスバラつきの低減、量産におけるプロセス管理の簡易化や歩留まり向上も期待できる。
［第２実施形態の第１変形例の構成］
　第１変形例は、ＣｏＷ構造により下面に能動チップ１２０が接合された固体撮像素子チップ１１０において、能動チップ１２０が接合されていない空き領域に、形状の異なる、例えば、ダミーチップ１３０、１３０Ｌを接合するものである。
　以下、本開示に係る固体撮像装置１００の第２実施形態の第１変形例について、図２２から図２４に基づき説明する。なお、前記の基本形における図１２Ａ及び図１３Ａに相当する端面図は割愛する。
　図２２は、本開示に係る固体撮像装置１００の第２実施形態の第１変形例の概略構造の第１例を示す底面図である。固体撮像装置１００のチップは、本図に示すように、固体撮像素子チップ１１０の下面の左側にロジックチップ１２０Ａが接合され、右側にはメモリチップ１２０Ｂが接合されている。そして、ロジックチップ１２０Ａとメモリチップ１２０Ｂの間の空き領域には、ダミーチップ１３０が接合されている。また、ロジックチップ１２０Ａ、ダミーチップ１３０及びメモリチップ１２０Ｂの周縁には、本図に示すように、これらを囲繞する態様で、複数の短冊状のダミーチップ１３０Ｌが配設され、接合されている。
　図２３は、本開示に係る固体撮像装置１００の第２実施形態の第１変形例の概略構造の第２例を示す底面図である。固体撮像装置１００のチップは、本図に示すように、固体撮像素子チップ１１０の下面の略中央にメモリチップ１２０Ｂが接合されている。そして、メモリチップ１２０Ｂの左右の空き領域には、ダミーチップ１３０が接合されている。また、メモリチップ１２０Ｂ及びダミーチップ１３０の周縁には、本図に示すように、これらの空き領域を埋める態様で、複数の短冊状のダミーチップ１３０Ｌが配設され、接合されている。
　図２４は、本開示に係る固体撮像装置１００の第２実施形態の第１変形例の概略構造の第３例を示す底面図である。固体撮像装置１００のチップは、本図に示すように、固体撮像素子チップ１１０の下面に３個のロジックチップ１２０Ａと、１個のメモリチップ１２０Ｂと、１個のＳＥＰなどのプロセッサチップ１３１が接合されている。そして、これらの能動チップ１２０及びプロセッサチップ１３１の周縁の空き領域には、これらの能動チップ１２０及びプロセッサチップ１３１を囲繞する態様で複数の短冊状のダミーチップ１３０Ｌが配設され、接合されている。
　ダミーチップ１３０Ｌは、固体撮像素子チップ１１０及び能動チップ１２０のそれぞれの端面から、距離ｄだけ離隔して接合することが好ましい。具体的には、距離ｄは、少なくとも０．５μｍ以上で５０μｍ以下であることが望ましい。ダミーチップ１３０Ｌは、距離ｄだけ離隔した空き領域の最小短辺を一辺とする略短冊状の長方形に形成されて各空き領域に配設されている。０．５μｍ以上離隔することにより絶縁距離が確保できるとともに、ダミーチップ１３０Ｌの接合が容易となる。このことは、第２実施形態の基本形、第１変形例及び以下に説明する各変形例において共通する。
　上記以外の第２実施形態の第１変形例の構成は、前記の第１実施形態の図３及び図４で説明したのと同様であるため説明を省略する。
　第２実施形態の第１変形例は、以上のように、固体撮像素子チップ１１０の下面の周端部にダミーチップ１３０Ｌが配置されるため周端部の補強ができる。したがって、第２実施形態の基本形において説明したように、固体撮像素子チップ１１０に生じる歪をさらに軽減し、トランジスタの特性の変動を防止することができる。また、固体撮像素子チップ１１０の端部の近傍に回路を配置することが可能となる。
　また、ダミーチップ１３０を接合することによりデイッシング現象の発生を防止でき、絶縁膜１５０をＣＭＰで平坦化することができる。さらに、ＣＭＰをセルフストップで完了させることができ、面内均一性の向上、プロセスバラつきの低減、量産におけるプロセス管理の簡易化や歩留まり向上も期待できる。
［第２実施形態の第２変形例の構成］
　第２変形例は、ＣｏＷ構造により下面に能動チップ１２０が接合された固体撮像素子チップ１１０において、能動チップ１２０が接合されていない空き領域に、複数の矩形状で小形状のダミーチップ１３０ｓを接合するものである。
　以下、本開示に係る固体撮像装置１００の第２実施形態の第２変形例について、図２５から図２７に基づき説明する。なお、前記の基本形における図１２Ａ及び図１３Ａに相当する端面図は割愛する。
　図２５は、本開示に係る固体撮像装置１００の第２実施形態の第２変形例の概略構造の第１例を示す底面図である。固体撮像装置１００のチップは、本図に示すように、下面の左側にはロジックチップ１２０Ａが接合され、右側にはメモリチップ１２０Ｂが接合されている。そして、ロジックチップ１２０Ａとメモリチップ１２０Ｂの間の空き領域及び周縁には、本図に示すように、これらのチップ１２０Ａ、１２０Ｂを囲繞する態様で複数の矩形状で小形状のダミーチップ１３０ｓが空き領域及び周縁を埋めるように配設され、接合されている。
　図２６は、本開示に係る固体撮像装置１００の第２実施形態の第２変形例の概略構造の第２例を示す底面図である。固体撮像装置１００のチップは、本図に示すように、固体撮像素子チップ１１０の下面の略中央部にはメモリチップ１２０Ｂが接合されている。そして、メモリチップ１２０Ｂの左右の空き領域及び周縁には、本図に示すように、メモリチップ１２０Ｂを囲繞する態様で複数の矩形状で小形状のダミーチップ１３０ｓが空き領域及び周縁を埋めるように配設され、接合されている。
　図２７は、本開示に係る固体撮像装置１００の第２実施形態の第２変形例の概略構造の第３例を示す底面図である。固体撮像装置１００のチップは、本図に示すように、固体撮像素子チップ１１０の下面には、３個のロジックチップ１２０Ａと１個のメモリチップ１２０Ｂと１個のＳＥＰなどのプロセッサチップ１３１が接合されている。そして、これらの能動チップ１２０の周縁の空き領域には、本図に示すように、これらの能動チップ１２０を囲繞する態様で複数の矩形状で小形状のダミーチップ１３０ｓが周縁の空き領域を埋めるように配設され、接合されている。
　また、図２５から図２７において、ダミーチップ１３０ｓは、固体撮像素子チップ１１０及び能動チップ１２０のそれぞれの端面から、少なくとも０．５μｍ以上離隔した空き領域の最小短辺を一辺とする略正方形に形成されている。そして、空き領域に前記の０．５μｍ以上の離隔を確保して接合されている。
　上記以外の第２実施形態の第２変形例の構成は、前記の第１実施形態の図３及び図４で説明したのと同様であるため説明を省略する。
　第２実施形態の第２変形例は、以上のようにマルチダミーチップ構造となっているために、小さな空き領域があっても、その領域にくまなくダミーチップ１３０ｓを接合することができる。したがって、第２実施形態の基本形において説明したと同様の効果をさらに改善することができる。
［第２実施形態の第３変形例の構成］
　第３変形例は、ＣｏＷ構造により下面に能動チップ１２０が接合された固体撮像素子チップ１１０において、能動チップ１２０が接合されていない空き領域に、各能動チップ１２０に最適な材料物性を有する、例えば、ダミーチップ１３０ａ、１３０ｂ、１３０ｃを接合するものである。材料物性としては、例えば、線膨張率や熱伝導率等がある。
　以下、本開示に係る固体撮像装置１００の第２実施形態の第３変形例について、図２８から図３０に基づき説明する。なお、前記の基本形における図１２Ａ及び図１３Ａに相当する端面図は割愛する。
　図２８は、本開示に係る固体撮像装置１００の第２実施形態の第３変形例の概略構造の第１例を示す底面図である。固体撮像装置１００のチップは、本図に示すように、下面の左側には、ロジックチップ１２０Ａが接合され、右側にはメモリチップ１２０Ｂが接合されている。そして、ロジックチップ１２０Ａの周縁には、本図に示すように、物性ａを有する矩形状で小形状の複数のダミーチップ１３０ａが、ロジックチップ１２０Ａを囲繞する態様で周縁の空き領域を埋めるように配設され、接合されている。
　また、同様にして、メモリチップ１２０Ｂの周縁には、本図に示すように、物性ｃを有する矩形状で小形状の複数のダミーチップ１３０ｃが、メモリチップ１２０Ｂを囲繞する態様で周縁の空き領域を埋めるように配設され、接合されている。
　また、同様にして、ロジックチップ１２０Ａとメモリチップ１２０Ｂの間の空き領域には、物性ｂを有する矩形状で小形状の複数のダミーチップ１３０ｂが、縦一列に配設され、接合されている。
　図２９は、本開示に係る固体撮像装置１００の第２実施形態の第３変形例の概略構造の第２例を示す底面図である。固体撮像装置１００のチップは、本図に示すように、固体撮像素子チップ１１０の下面の略中央部にはメモリチップ１２０Ｂが接合されている。そして、メモリチップ１２０Ｂの左右の空き領域及び周縁には、本図に示すように、メモリチップ１２０Ｂを囲繞する態様で複数の矩形状で小形状のダミーチップ１３０ｃが空き領域及び周縁を埋めるように配設され、接合されている。
　図３０は、本開示に係る固体撮像装置１００の第２実施形態の第３変形例の概略構造の第３例を示す底面図である。固体撮像装置１００のチップは、本図に示すように、固体撮像素子チップ１１０の下面には、３個のロジックチップ１２０Ａと１個のメモリチップ１２０Ｂと１個のＳＥＰなどのプロセッサチップ１３１が接合されている。そして、３個のロジックチップ１２０Ａの周縁の空き領域には、本図に示すように、物性ａを有する矩形状で小形状の複数のダミーチップ１３０ａが空き領域及び周縁を埋めるように配設され、接合されている。
　また、プロセッサチップ１３１の近傍の空き領域には、本図に示すように、物性ｂを有する矩形状で小形状の複数のダミーチップ１３０ｂが近傍の空き領域を埋めるように配設され、接合されている。
　また、メモリチップ１２０Ｂの近傍の空き領域には、本図に示すように、物性ｃを有する矩形状で小形状の複数のダミーチップ１３０ｃが近傍の空き領域を埋めるように配設され、接合されている。
　また、図２８から図３０において、ダミーチップ１３０ａ、１３０ｂ、１３０ｃは、固体撮像素子チップ１１０及び能動チップ１２０のそれぞれの端面から、少なくとも０．５μｍ以上離隔した空き領域の最小短辺を一辺とする略正方形に形成され、空き領域に配設されている。
　上記以外の第２実施形態の第３変形例の構成は、前記の第１実施形態の図３及び図４で説明したのと同様であるため説明を省略する。
　第２実施形態の第３変形例は、以上のようにマルチダミーチップ構造となっているために、小さな空き領域があっても、その領域にくまなくダミーチップ１３０ａ、１３０ｂ、１３０ｃを接合することができる。したがって、第２実施形態の基本形において説明したように、ダミーチップ１３０ａ、１３０ｂ、１３０ｃの形状及び線膨張率αを適切に選定することにより固体撮像素子チップ１１０に生じる歪を最小にすることができる。また、ダミーチップ１３０ａ、１３０ｂ、１３０ｃは、歪を最小にすることができる最適な物性材料や形状にすればよく、矩形状で小形状のものに限定されるものではない。また個数に限定されるものでもない。
［第２実施形態の第４変形例の構成］
　第４変形例は、ＣｏＷ構造により下面に能動チップ１２０が接合された固体撮像素子チップ１１０において、スクライブライン１０９の領域及び能動チップ１２０が接合されていない空き領域にダミーチップ１３０を接合するものである。
　以下、本開示に係る固体撮像装置１００の第２実施形態の第４変形例について、図３１Ａ及び図３１Ｂに基づき説明する。なお、前記の基本形における図１２Ａ及び図１３Ａに相当する端面図は割愛する。
　図３１Ａは、本開示に係る固体撮像装置１００の第２実施形態の第４変形例の概略構造の一例を示すウェーハ５１０上の固体撮像素子チップ１１０の底面図である。ウェーハ５１０上の固体撮像素子チップ１１０は、本図に示すように、左側には、ロジックチップ１２０Ａが接合され、右側にはメモリチップ１２０Ｂが接合されている。そして、ロジックチップ１２０Ａとメモリチップ１２０Ｂの間の空き領域及びその周縁には、本図に示すように、これらの能動チップ１２０を囲繞する態様で複数の矩形状のダミーチップ１３０が空き領域及び周縁を埋めるように配設され、接合されている。この場合において、隣接する固体撮像素子チップ１１０、１１０との間には、スクライブライン１０９を跨ぐ態様でダミーチップ１３０が接合されている。
　図３１Ｂは、図３１Ａで説明したウェーハ５１０を個片化した状態を示す図である。個片化された固体撮像素子チップ１１０は、図３１Ｂに示すように、スクライブライン１０９を跨ぐ態様で接合されたダミーチップ１３０がスクライブライン１０９で２分割される。これにより、固体撮像素子チップ１１０は、ロジックチップ１２０Ａとメモリチップ１２０Ｂの間の空き領域にダミーチップ１３０が接合される他、スクライブライン１０９の領域にもダミーチップ１３０が配設され、接合される。
　上記以外の第２実施形態の第４変形例の構成は、前記の第１実施形態の図３及び図４で説明したのと同様であるため説明を省略する。
　第２実施形態の第４変形例は、以上のように構成されているために、第２実施形態の基本形で説明した効果に加えて、ダミーチップ１３０の数を集約できる。また、固体撮像素子チップ１１０の周端面にダミーチップ１３０が接合されているためガードリング効果（機械的な固体撮像素子チップ１１０の周端面等の保護効果）も付与することができる。
［第２実施形態の第５変形例の構成］
　第５変形例は、下面に能動チップ１２０が接合された固体撮像素子チップ１１０において、ＣＭＰストッパとして作用するダミーチップ１３０Ｐやダミー膜１３０ｐを配設し、接合するものである。具体的には、固体撮像素子チップ１１０の下面の能動チップ１２０の空き領域やスクライブライン１０９の領域、及び不良品チップ１１０ｎの下面にダミーチップ１３０Ｐが接合される。この他、能動チップ１２０の下面、すなわち、固体撮像素子チップとの接合面の反対側の面には、ダミー膜１３０ｐが形成される。
　以下、本開示に係る固体撮像装置１００の第２実施形態の第５変形例について、図３２のＹ１－Ｙ１線切断端面図に基づき説明する。なお、前記の基本形における図１２Ｂ及び図１３Ｂに相当する底面図は割愛する。
　図３２は、図１２Ａ及び図１２Ｂに示す構成例に、第５変形例を適用した図である。固体撮像素子チップ１１０の下面には、図３２に示すように、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ及び両者の間にダミーチップ１３０Ｐを接合している。さらに、これらの能動チップ１２０の下面にダミー膜１３０ｐを形成し、本図における当該ダミー膜１３０ｐ及びダミーチップ１３０の下面がＣＭＰストッパとして作用する。
　ここで、前記の図１６から図１８で説明したように、固体撮像素子チップ１１０に接合されたロジックチップ１２０Ａとメモリチップ１２０Ｂとの間の領域にダミーチップ１３０を接合しない状態で絶縁膜１５０による被覆を行うと、ＣＭＰの工程においてデイッシング現象を生じる。
　その結果、ロジックチップ１２０Ａとメモリチップ１２０Ｂとの間の段差埋め込み平坦化時の平坦化不足により、絶縁膜１５０の平坦化面と支持基板（不図示）とを接合すると、両者の接合面にボイドが生じる等の接合不良が発生するおそれを生じる。
　そこで、第５変形例では、図３２に示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂには、固体撮像素子チップ１１０との接合面の反対側の面である下面にＣＭＰストッパとして機能するダミー膜１３０ｐが形成されている。また、不良品チップ１１０ｎには、ダミーチップ１３０を接合する代わりに、ＣＭＰストッパとして機能するダミーチップ１３０Ｐが接合されている。
　ダミーチップ１３０ＰがＣＭＰストッパとして機能するためには、難研磨材料で構成する必要がある。難研磨材料としては、例えば、化学的に研磨しにくい物性材料が使用され、ＣＭＰの工程において厚さ、トルク、研磨中の温度等を監視して、研磨がＣＭＰストッパまで達すると、研磨を停止させる。
　ＣＭＰストッパとして機能するダミーチップ１３０Ｐ及びダミー膜１３０ｐは、絶縁膜１５０である二酸化ケイ素との研磨レート（Ｒｅｍｏｖａｌ　Ｒａｔｅ）が２０以上の物性材料が好ましい。
　このような物性材料としては、前記の表１に示すように、例えば、ケイ素（Ｓｉ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、炭素（Ｃ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）が適している。
　上記以外の第２実施形態の第５変形例の構成は、前記の第１実施形態の図３及び図４で説明したのと同様であるため説明を省略する。
　第２実施形態の第５変形例は、以上のように構成されているために、ＣＭＰにより絶縁膜１５０を研磨する際において、ダミーチップ１３０Ｐ又はダミー膜１３０ｐが頭出しをした時点を検知してＣＭＰを止めることができる。
　ＣＭＰの詳細については、第２実施形態の基本形の図１９から図２１において説明したのと同様であるため、説明を省略する。
［第２実施形態の第６変形例の構成］
　第６変形例は、下面に能動チップ１２０が接合された固体撮像素子チップ１１０において、伝熱部材として二酸化ケイ素よりも熱伝導率の大きな単層で形成されたダミーチップ１３０Ｈや多層で形成されたダミー膜１３０ｈを介して、支持基板１６０と接合することにより放熱効率を向上するものである。すなわち、ダミーチップ１３０Ｈ又はダミー膜１３０ｈは、二酸化ケイ素よりも熱伝導率の高い材料からなる単層又は多層に積層された伝熱部材を含む。
　以下、本開示に係る固体撮像装置１００の第２実施形態の第６変形例について、図３３のＹ１－Ｙ１線切断端面図に基づき説明する。なお、前記の基本形における図１２Ｂ及び図１３Ｂに相当する底面図は割愛する。
　図３３は、図１２Ａ及び図１２Ｂに示す構成例に、第６変形例を適用した図である。固体撮像素子チップ１１０の下面には、図３３に示すように、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ及び両者の間にダミーチップ１３０Ｈを配設し、接合している。さらに、これらの能動チップ１２０の下面にダミー膜１３０ｈを積層し、当該ダミー膜１３０ｈ及びダミーチップ１３０Ｈを介して支持基板１６０と接合されている。
　これにより、ロジックチップ１２０Ａやメモリチップ１２０Ｂなどの能動チップ１２０で発生した熱は、ダミーチップ１３０Ｈやダミー膜１３０ｈを介して、支持基板１６０に対して本図の矢印方向に伝えることができる。
　ダミーチップ１３０Ｈ及びダミー膜１３０ｈとしては、前記の表１に示すように、例えば、ケイ素（Ｓｉ）、銅（Ｃｕ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、アルミニウム（Ａｌ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）などの二酸化ケイ素よりも熱伝導率の大きい材料が適している。
　上記以外の第２実施形態の第６変形例の構成は、前記の第１実施形態の図３及び図４で説明したのと同様であるため説明を省略する。
　第２実施形態の第６変形例は、以上のように構成されているために、前記の第２実施形態の基本形で説明した効果に加えて、ロジックチップ１２０Ａやメモリチップ１２０Ｂなどの能動チップ１２０の温度上昇を抑制し、信頼性を向上させるとともに、長寿命化を図ることができる。
　また、第２実施形態は以上のように構成されているために、固体撮像素子チップ１１０の下面に接合した能動チップ１２０を絶縁膜１５０で被覆した際に生じる段差の平坦化不足を改善し、支持基板１６０との接合不良の発生の防止を図ることができる。
　さらに、能動チップ１２０と絶縁膜１５０との線膨張率の差異により生じる歪による光電変換特性への影響の軽減を図ることができる。
　第２実施形態の実施においては、固体撮像素子チップ１１０と能動チップ１２０の配設状態に応じて、第２実施形態の基本形及び第１変形例から第６変形例を任意に組み合わせてもよい。
＜４．本開示に係る固体撮像装置の第２実施形態の製造方法＞
　本開示に係る固体撮像装置１００の第２実施形態の製造方法は、前記の＜２．本開示に係る固体撮像装置の第１実施形態の製造方法＞における場合と略同様であるため、説明を省略する。
＜５．本開示に係る固体撮像装置の第３実施形態＞
［第３実施形態の基本形の構成］
　第３実施形態は、かかるＣｏＷ構造により形成された固体撮像装置１００において、反りの発生を抑制し、撮像特性に対する影響の軽減を図るものである。
　また、個片化を行う際の、クラック、チッピング等の発生を抑制し、品質低下の防止を図るものである。
　以下、本開示に係る固体撮像装置１００の第３実施形態の基本形について、図３４及び図３５に基づき説明する。図３４は、本開示に係る固体撮像装置１００の第３実施形態の基本形の概略構造を示す平面図である。固体撮像装置１００のチップは、本図に示すように、平面視略矩形状に形成されている。
　第３実施形態の基本形の図３４の平面視の形状は、固体撮像素子チップ１１０の下面に接合されたロジックチップ１２０Ａ及びメモリチップ１２０Ｂの外周に掘り込み部１４５が形成され、その外側にシリコン基板１４０が配設されている点で第１実施形態と相違する。
　堀り込み部１４５は、図３５のＸ１－Ｘ１線切断端面図に示すように、その内側に絶縁膜１５０が形成され、さらに、絶縁膜１５０の内側にロジックチップ１２０Ａ及びメモリチップ１２０Ｂが配設されている。そして、堀り込み部１４５の外側にシリコン基板１４０が配設されている。すなわち、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂの外周を絶縁膜１５０が囲繞する態様で覆い、さらにその外周及び下面をシリコン基板１４０が囲繞する態様で覆っている。また、シリコン基板１４０の下面には、絶縁膜１５０の下面と面一に絶縁薄膜１５１が薄く形成されている。
　シリコン基板１４０の平面視の外形は、固体撮像素子チップ１１０の外形に倣って形成されており、シリコン基板１４０の周側面は、固体撮像素子チップ１１０の周側面と略面一に形成されている。
　したがって、固体撮像装置１００のチップは、全体として略方形状に形成されている。
　上記以外は、第１実施形態の基本形の図４と同様であるため説明を省略する。
　第３実施形態に係る固体撮像装置１００のチップは、以上のように構成されているために、個片化する際のスクライブライン１０９の領域は、固体撮像素子チップ１１０とシリコン基板１４０との積層体で形成されている。
　これに対して、シリコン基板１４０を設けないで、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂの周側面及び固体撮像素子チップ１１０の下面全体を、例えば、二酸化ケイ素などの絶縁膜１５０で被覆した場合には、個片化する際のスクライブライン１０９の領域は、固体撮像素子チップ１１０と絶縁膜１５０との積層体となる。
　しかし、二酸化ケイ素などの絶縁膜１５０は、硬いが粘りがない材料であるために、個片化する際に、端面が欠けたり（チッピング）、ヒビが入ったり（クラック）して製品品質を損なうおそれがある。
　一方、第３実施形態では、スクライブライン１０９の領域を、固体撮像素子チップ１１０とシリコン基板１４０の積層体で形成している。シリコンは柔らかく加工性がよい材料であるために、個片化する際に、二酸化ケイ素に比べてチッピングやクラックなどの発生は起こりにくい。
　したがって、第３実施形態において、このような構成とすることにより、個片化する際に生じるクラックやチッピングの発生を防止することができる。
　また、フォトダイオード配線層１１１の下面のロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合されていない電極パッド１１３の裏面の領域は、シリコン基板１４０が接合している。シリコン基板１４０は、固体撮像素子チップ１１０と略同じ材料であるシリコンで形成されているために、全体としての線膨張率αは均等化される。したがって、固体撮像装置１００のチップの上面と下面に生じる引張応力を均等化することができる。これにより反りの発生を防止することができる。
［第３実施形態の第１変形例の構成］
　次に、第３実施形態の第１変形例の構成について説明する。図３６は、前記の第３実施形態の基本形で説明した図３５を、さらに模式的に簡略化して表現した模式端面図である。第３実施形態の基本形では、図３６に示すように、シリコン基板１４０の外形は、固体撮像素子チップ１１０の外形に倣って形成されており、シリコン基板１４０の周側面は、固体撮像素子チップ１１０の周側面と面一に形成されている。
　一方、第１変形例では、図３７に示すように、シリコン基板１４０の上面に接合されている固体撮像素子チップ１１０の周側面からシリコン基板１４０の上部の周側面につながる段差１４１が形成されている。すなわち、固体撮像素子チップ１１０側の上方の周側面がシリコン基板１４０側の下方の周側面よりも幅小に形成されている。
　このように、第１変形例では、シリコン基板１４０の上面に接合されている固体撮像素子チップ１１０側の周側面及びシリコン基板１４０の上部の周側面に段差１４１が形成されている点で第３実施形態の基本形と相違する。
　かかる段差１４１が形成されていることにより個片化が容易に行える。具体的には、前記のように、個片化はブレード１７５と呼ばれる回転する刃物で切断することで行われる。そこで、スクライブライン１０９に切断線となる段差１４１が形成されていることにより、隣接する固体撮像素子チップ１１０、１１０間では、段差１４１に沿って切断すればよく、切断ガイドの役割を果たす。したがって、切断を正確に、かつ、容易に行うことができる。上記以外は、第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第２変形例の構成］
　次に、第３実施形態の第２変形例の構成について説明する。第３実施形態の基本形では、図３６に示すように、絶縁膜１５０の下面には特段の基板が接合されていない。
　一方、第２変形例では、図３８に示すように、絶縁膜１５０の下面に支持基板１６０が接合されている点で基本形と相違する。
　かかる支持基板１６０が接合されていることにより、固体撮像装置１００を補強することができ、強度の確保や反りの発生を防止することができる。上記以外は、第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第３変形例の構成］
　次に、第３実施形態の第３変形例の構成について説明する。第３変形例では、図３９に示すように、第１変形例の図３７と同様に、固体撮像素子チップ１１０の周側面からシリコン基板１４０の上部の周側面につながる段差１４１が形成されている。さらに、第２変形例の図３８と同様に、絶縁膜１５０の下面には支持基板１６０が接合されている。以上の点で第３実施形態の基本形と相違する。
　これにより個片化を正確に、かつ、容易に行うことができ、同時に固体撮像装置１００のチップの補強により、強度の確保や反りの発生を防止することができる。上記以外は、第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第４変形例の構成］
　次に、第３実施形態の第４変形例の構成について説明する。第４変形例では、図４０に示すように、絶縁膜１５０の周側面は、固体撮像素子チップ１１０の下面から下方に拡開するテーパ１４２を形成している。すなわち、絶縁膜１５０の周側面は上方が狭く下方が広く形成されたテーパ状をなしている点で基本形と相違する。つまり、第４変形例は、基本形の絶縁膜１５０の周側面にテーパ１４２を形成したものである。
　これにより製造工程において、シリコン基板１４０の形成が容易となる。また、後述する絶縁膜１５０に代えて当該部分を絶縁樹脂１５０ａで形成する際に、テーパ１４２を有する構造にすることにより、絶縁樹脂１５０ａの形成が容易となる。上記以外は、第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第５変形例から第７変形例の構成］
　次に、第３実施形態の第５変形例から第７変形例の構成について説明する。なお、第５変形例から第７変形例は図面を省略する。
　第５変形例は、第１変形例の図３７の絶縁膜１５０の周側面に、上記の第４変形例の図４０と同様のテーパ１４２を形成したものである。
　第６変形例は、第２変形例の図３８の絶縁膜１５０の周側面に、上記の第４変形例の図４０と同様のテーパ１４２を形成したものである。
　第７変形例は、第３変形例の図３９の絶縁膜１５０の周側面に、上記の第４変形例の図４０と同様のテーパ１４２を形成したものである。
　これらのそれぞれの変形例の効果は、第１変形例から第３変形例のそれぞれの効果に第４変形例に固有の効果を合わせたものになる。上記以外は、第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第８変形例から第１１変形例の構成］
　次に、第３実施形態の第８変形例から第１１変形例の構成について説明する。なお、第９変形例から第１１変形例は図面を省略する。
　第８変形例では、図４１に示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂの周側面及びそれらの下面を被覆する絶縁膜１５０に代えて、熱硬化性のエポキシ樹脂や有機性の樹脂などの絶縁樹脂１５０ａで被覆されている点で基本形と相違する。すなわち、第８変形例は、基本形の図３６における絶縁膜１５０に代えて、例えば、エポキシ樹脂などの絶縁樹脂１５０ａで形成したものである。同様に、プロセッサチップ１４０の下面には、絶縁薄膜１５１に代えて、絶縁樹脂薄膜１５１ａが形成されている。
　絶縁樹脂１５０ａであるエポキシ樹脂は、高耐熱性、高接着性、高流動性、低応力性などの優れた特性を多く有しており、これらの特長を活かせる用途に適用することができる。上記以外は、第３実施形態の基本形と同様であるため説明を省略する。
　第９変形例は、第１変形例の図３７の絶縁膜１５０に代えて当該部分を、上記の第８変形例の図４１と同様に、エポキシ樹脂などの絶縁樹脂１５０ａで形成したものである。
　第１０変形例は、第２変形例の図３８の絶縁膜１５０に代えて当該部分を、上記の第８変形例の図４１と同様に、エポキシ樹脂などの絶縁樹脂１５０ａで形成したものである。
　第１１変形例は、第３変形例の図３９の絶縁膜１５０に代えて当該部分を、上記の第８変形例の図４１と同様に、エポキシ樹脂などの絶縁樹脂１５０ａで形成したものである。
　これらのそれぞれの変形例の効果は、第１変形例から第４変形例のそれぞれの効果に第８変形例に固有の効果を合わせたものになる。上記以外は第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第１２変形例から第１５変形例の構成］
　次に、第３実施形態の第１２変形例から第１５変形例の構成について説明する。なお、第１２変形例から第１５変形例は図面を省略する。
　第１２変形例は、前記の第４変形例の図４０と同様に、固体撮像素子チップ１１０の下面の絶縁膜１５０の部分が下方に拡開するテーパ１４２を形成しているものである。そして、さらに前記の第８変形例の図４１と同様に、絶縁膜１５０に代えて当該部分をエポキシ樹脂などの絶縁樹脂１５０ａで形成したものである。
　すなわち、第１２変形例は、第８変形例の図４１の絶縁樹脂１５０ａの周側面に、第４変形例の図４０と同様のテーパ１４２を形成したものである。
　これによりシリコン基板１４０の形成が容易となる。また、絶縁膜を絶縁樹脂１５０ａで形成する際にテーパ１４２を有する構造にすると形成が容易となる。上記以外は第３実施形態の基本形と同様であるため説明を省略する。
　第１３変形例は、第９変形例の絶縁樹脂１５０ａの周側面に、第４変形例の図４０と同様のテーパ１４２を形成したものである。
　第１４変形例は、第１０変形例の絶縁樹脂１５０ａの周側面に、第４変形例の図４０と同様のテーパ１４２を形成したものである。
　第１５変形例は、第１１変形例の絶縁樹脂１５０ａの周側面に、第４変形例の図４０と同様のテーパ１４２を形成したものである。
　これらのそれぞれの変形例の効果は、第８変形例から第１１変形例のそれぞれの絶縁樹脂１５０ａとする効果に、第４変形例の図４０のテーパ１４２に固有の効果を合わせたものとなる。上記以外は第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第１６変形例から第１７変形例の構成］
　次に、第３実施形態の第１６変形例から第１７変形例の構成について説明する。第１６変形例では、図４２に示すように、シリコン基板１４０の下面は絶縁薄膜１５１に被覆されておらず、直接支持基板１６０と接合されている。
　このように、第１６変形例では、シリコン基板１４０の下面を直接支持基板１６０と接合することにより、固体撮像装置１００を補強することができ、強度の確保や反りの発生を防止することができる。また、固体撮像素子チップ１１０で発生した熱を、熱伝導率の大きなシリコン基板１４０を介して、支持基板１６０に伝え、冷却効果を高めることができる。上記以外は、第３実施形態の基本形と同様であるため説明を省略する。
　第１７変形例は、図４３に示すように、シリコン基板１４０の下面は、絶縁薄膜１５１に被覆されず直接支持基板１６０と接合されている。また、固体撮像素子チップ１１０の周側面に、段差１４１が形成されている。すなわち、第１７変形例は、前記の第１６変形例の図４２に示す固体撮像素子チップ１１０の周側面からシリコン基板１４０の上部の周側面につながる段差１４１を形成したものである。
　したがって、第１７変形例の効果は、第３変形例の図３９の効果と第１６変形例の図４２の効果とを合わせたものになる。上記以外は第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第１８変形例から第１９変形例の構成］
　次に、第３実施形態の第１８変形例から第１９変形例の構成について説明する。なお、それぞれの変形例の図面は省略する。
　第１８変形例は、上記の第１６変形例の図４２に示す絶縁膜１５０の周側面に、第４変形例の図４０と同様のテーパ１４２を形成したものである。
　第１９変形例は、上記の第１７変形例の図４３に示す絶縁膜１５０の周側面に、第４変形例の図４０と同様のテーパ１４２を形成したものである。
　これらのそれぞれの変形例の効果は、第１６変形例から第１７変形例のそれぞれの効果に、第４変形例の図４０のテーパ１４２に固有の効果を合わせたものとなる。上記以外は第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第２０変形例から第３９変形例の構成］
　次に、第３実施形態の第２０変形例から第３９変形例の構成について説明する。なお、それぞれの変形例の図面は省略する。
　これらの各変形例は、第３実施形態の基本形及び第１変形例から第１９変形例のそれぞれの変形例において、固体撮像素子チップ１１０のフォトダイオード配線層１１１と、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂなどの能動チップ１２０とのＣｏＷ接続をＣｕＣｕ接続としたものである。
　ＣｕＣｕ接続とすることによりチップを貫通するＴＳＶを設ける必要がなくなるうえ、接続のための占有領域が不要となるため、固体撮像装置１００のチップの小型化と生産性向上が可能となる。上記以外は第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第４０変形例から第５９変形例の構成］
　次に、第３実施形態の第４０変形例から第５９変形例の構成について説明する。なお、それぞれの変形例の図面は省略する。
　これらの各変形例は、第３実施形態の基本形及び第１変形例から第１９変形例のそれぞれの変形例において、固体撮像素子チップ１１０のフォトダイオード配線層１１１と、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂなどの能動チップ１２０とのＣｏＷ接続をハンダＢｕｍｐ接続としたものである。
　ハンダＢｕｍｐ接続とすることによりチップを貫通する貫通孔を設ける必要がなくなるうえ、接続のための占有領域が不要となる。また、配線長を短くすることができるため高速信号処理が可能となり、固体撮像装置１００の小型化と生産性向上が可能となる。上記以外は第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第６０変形例から第７９変形例の構成］
　次に、第３実施形態の第６０変形例から第７９変形例の構成について説明する。なお、それぞれの変形例の図面は省略する。
　これらの各変形例は、第３実施形態の基本形及び第１変形例から第１９変形例のそれぞれの変形例において、固体撮像素子チップ１１０のフォトダイオード配線層１１１と、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂなどの能動チップ１２０とのＣｏＷ接続を金Ｂｕｍｐ接続としたものである。
　金Ｂｕｍｐ接続とすることによりハンダＢｕｍｐ接続の利点に加えて、接続信頼性をさらに向上することができる。上記以外は第３実施形態の基本形と同様であるため説明を省略する。
［第３実施形態の第８０変形例から第９９変形例の構成］
　次に、第３実施形態の第８０変形例から第９９変形例の構成について説明する。なお、それぞれの変形例の図面は省略する。
　これらの各変形例は、第３実施形態の基本形及び第１変形例から第１９変形例のそれぞれの変形例において、シリコン基板１４０Ａに形成された掘り込み部１４５又はシリコン基板１４０Ｂに形成された刳り抜き部１４６の平面視の形状を、図４４から図４７のうちの何れかとするものである。以下では、掘り込み部１４５を形成した場合の例である図４４から図４７により説明する。なお、刳り抜き部１４６の場合も同様である。
　図４４Ａは、掘り込み部１４５の平面視の形状を、正方形とするものである。図４４Ｂは、当該掘り込み部１４５内に収納されるロジックチップ１２０Ａとメモリチップ１２０Ｂの計２個のチップを配列した場合の例を示す図である。
　図４５Ａは、掘り込み部１４５の平面視の形状を、長方形とするものである。図４５Ｂは、当該掘り込み部１４５内に収納されるロジックチップ１２０Ａとメモリチップ１２０Ｂの計２個チップを配列した場合の例を示す図である。
　図４６Ａは、掘り込み部１４５の平面視の形状を、大小２個の長方形を連接した形状とするものである。本図に示すように、大きな長方形の側面から小さな長方形が突出した形状となっている。図４６Ｂは、当該掘り込み部１４５内に収納されるロジックチップ１２０Ａとメモリチップ１２０Ｂの計２個のチップを配列した場合の例を示す図である。
　図４７Ａは、掘り込み部１４５の平面視の形状を１個の長方形の側辺に１個の台形の底辺を連接した形状とするものである。本図に示すように、大きな長方形の側面から台形が突出した六角形の形状となっている。図４７Ｂは、当該掘り込み部１４５内に収納されるロジックチップ１２０Ａとメモリチップ１２０Ｂの計２個のチップを配列した場合の例を示す図である。
　上記の掘り込み部１４５の平面視の形状は、一例であって、第８０変形例から第９９変形例の趣旨の基づき、能動チップ１２０の大きさや個数又は配置に応じて最適な形状を選択することができる。
＜６．本開示に係る固体撮像装置の第３実施形態の製造方法＞
［第３実施形態の製造方法の基本形］
　本開示に係る固体撮像装置１００の第３実施形態の製造方法の基本形におけるＣｏＷ構造の製造工程は、前記の＜１．本開示に係る固体撮像装置の第１実施形態＞の［Ｃｏｗ構造の概要］で説明した内容と同様であるため説明を省略する。
　図４８から図５８は、本開示に係る固体撮像装置１００の第３実施形態の製造方法におけるロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合された固体撮像素子チップ１１０に絶縁膜１５０を被覆し、シリコン基板１４０を形成し、個片化する工程の基本形を説明する図である。
　ウェーハ５１０上の固体撮像素子チップ１１０の下面には、例えば、図４８に示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合されている。そして、当該固体撮像素子チップ１１０の下面には、これに対向してシリコン基板１４０Ａが配設されている。シリコン基板１４０Ａには、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂなどの能動チップ１２０との当接を回避する形状をなす掘り込み部１４５が形成されている。
　次に、図４９に示すように、ウェーハ５１０上の固体撮像素子チップ１１０の下面に、掘り込み部１４５が形成されたシリコン基板１４０Ａが接合される。
　次に、図５０に示すように、固体撮像素子チップ１１０の下面に接合されたシリコン基板１４０Ａの下面をバックグラインダーにより薄肉化する。これにより掘り込み部１４５、１４５間にシリコン基板１４０Ａが残り、ロジックチップ１２０Ａとメモリチップ１２０Ｂとの間にシリコン基板１４０が形成される。
　次に、図５１に示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合され、シリコン基板１４０が形成された固体撮像素子チップ１１０の下面に絶縁膜１５０を積層する。これによりロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びシリコン基板１４０は、絶縁膜１５０に被覆される。
　ただし、この状態では、絶縁膜１５０は、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びシリコン基板１４０の凹凸の形状に倣って積層されるため、その表面は凹凸状態となる。
　そこで、図５２に示すように、積層された絶縁膜１５０の下面は、ＣＭＰにより平坦化され、薄肉化される。
　このＣＭＰにおいて、絶縁膜１５０の下面は、シリコン基板１４０の下面全体を被覆するように薄く残し、シリコン基板１４０の下面に絶縁薄膜１５１を形成する。
　次に、図５３に示すように、絶縁膜１５０及び絶縁薄膜１５１の下面に支持基板１６０を接合する。
　次に、図５４に示すように、固体撮像素子チップ１１０の上面をＣＭＰなどにより薄肉化する。
　次に、図５５に示すように、薄肉化された固体撮像素子チップ１１０の上面にカラーフィルタ１０６及びオンチップレンズ１０７などを実装する。
　次に、図５６に示すように、固体撮像素子チップ１１０の上面の所定の位置にワイヤボンディング接続をするための電極パッド１１３を形成する。この電極パッド１１３と、隣接する固体撮像素子チップ１１０の電極パッド１１３との間の領域が個片化におけるスクライブライン１０９となる。
　次に、図５７に示すように、絶縁膜１５０の下面から支持基板１６０を除去する。
　次に、図５８に示すように、絶縁膜１５０の下面に保護用のダイシングシート１７０を貼付する。そして、スクライブライン１０９に沿ってダイシングが行われ、個片化される。ダイシングは、ブレード１７５を備えたダイサーと呼ばれる装置を用いて行われる。ブレード１７５は、円盤状の砥石であり、所定の回転軸１７５ａにより回転可能に設けられている。すなわち、スクライブライン１０９に対するブレード１７５の深さ位置を調整し、回転するブレード１７５によって固体撮像素子チップ１１０の上面側を所定の深さで直線状に切除することによって個片化される。
　以上のような製造工程を有することにより、以下、検査工程等やパッケージング工程を経て、本開示に係る第３実施形態の固体撮像装置１００を製造することができる。
［第３実施形態の製造方法の第１変形例］
　図５９から図６１は、本開示に係る固体撮像装置１００の第３実施形態の製造方法の第１変形例を説明する図である。
　第３実施形態の製造方法の基本形では、ウェーハ５１０上の固体撮像素子チップ１１０の下面に、掘り込み部１４５が形成されたシリコン基板１４０Ａが接合されるのに対して、第１変形例では、刳り抜き部１４６が穿設されたシリコン基板１４０Ｂが接合される点で相違する。
　ウェーハ５１０上の固体撮像素子チップ１１０の下面には、図５９に示すように、例えば、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合されている。そして、当該固体撮像素子チップ１１０の下面には、これに対向してシリコン基板１４０Ｂが配設されている。シリコン基板１４０Ｂには、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂなどの能動チップ１２０との当接を回避する形状をなす刳り抜き部１４６が穿設されている。
　次に、図６０に示すように、ウェーハ５１０上の固体撮像素子チップ１１０の下面に、刳り抜き部１４６が穿設されたシリコン基板１４０Ｂが接合される。
　次に、図６１に示すように、固体撮像素子チップ１１０の下面に接合されたシリコン基板１４０Ｂの下面をバックグラインダーにより薄肉化する。これにより刳り抜き部１４６、１４６間にシリコン基板１４０Ｂが残り、ロジックチップ１２０Ａとメモリチップ１２０Ｂの間にシリコン基板１４０が形成される。
　続いて、前記の第３実施形態の製造方法の基本形の図５１から図５８に示すと同様の工程を経ることにより個片化される。以下、検査工程等やパッケージング工程を経て、本開示に係る第３実施形態の固体撮像装置１００を製造することができる。
［第３実施形態の製造方法の第２変形例］
　図６２から図６３は、本開示に係る固体撮像装置１００の第３実施形態の製造方法の第２変形例を説明する図である。
　第３実施形態の製造方法の基本形では、シリコン基板１４０の下面には薄肉化された絶縁膜１５０が形成された状態であるのに対して、第２変形例では、薄肉化された絶縁膜１５０の下面に、さらに支持基板１６０が配設されている点で相違する。したがって、第２変形例では、第３実施形態の製造方法の基本形における図４８から図５６までは共通するため説明は省略する。
　第３実施形態の製造方法の第２変形例では、前記の図５６の工程から説明する。図５６に示すように、固体撮像素子チップ１１０の上面の所定の位置にワイヤボンディング接続をするための電極パッド１１３を形成する。この電極パッド１１３と、隣接する固体撮像素子チップ１１０の電極パッド１１３との間の領域がスクライブライン１０９となる。
　次に、図６２に示すように、支持基板１６０の下面を研磨して薄肉化する。
　次に、図６３に示すように、絶縁膜１５０の下面に保護用のダイシングシート１７０を貼付する。そして、スクライブライン１０９に沿ってダイシングが行われ、個片化される。ダイシングの方法は、前記の第３実施形態の製造方法の基本形の図５８において説明したのと同様であるため、説明を省略する。
　以上のような製造工程を有することにより、以下、検査工程等やパッケージング工程を経て、本開示に係る第３実施形態の固体撮像装置１００を製造することができる。
［第３実施形態の製造方法の第３変形例］
　図６４から図７１は、本開示に係る固体撮像装置１００の第３実施形態の製造方法の第３変形例を説明する図である。
　第３実施形態の製造方法の基本形では、シリコン基板１４０の下面には薄肉化された絶縁膜１５０が形成されたままであるのに対して、第３実施形態の製造方法の第３変形例では、薄肉化された絶縁膜１５０の下面に支持基板１６０が配設されている点で相違する。
　また、基本形では、固体撮像素子チップ１１０の下面にシリコン基板１４０が接合された後、オンチップレンズ１０７等が形成される工程となっている。これに対して、第３変形例では、固体撮像素子チップ１１０の上面にオンチップレンズ１０７等を形成した後に、固体撮像素子チップ１１０の下面にシリコン基板１４０が接合される工程となっている点で相違する。
　第３実施形態の製造方法の第３変形例では、まず最初に、ウェーハ５１０上の固体撮像素子チップ１１０の上面に、図６４に示すように、カラーフィルタ１０６及びオンチップレンズ１０７などを実装する。
　次に、図６５に示すように、オンチップレンズ１０７を含む固体撮像素子チップ１１０の上面に接着層１７２を形成し、その上面に仮基板１７１を接着する。
　次に、図６６に示すように、固体撮像素子チップ１１０の下面を研磨して薄肉化する。そして研磨面にロジックチップ１２０Ａ及びメモリチップ１２０Ｂとの接続用の端子１１４を形成する。
　次に、図６７に示すように、固体撮像素子チップ１１０の下面にロジックチップ１２０Ａ及びメモリチップ１２０ＢをＣｕＣｕ接続する。ＣｕＣｕ接続は、前記の図３５で説明したように、固体撮像素子チップ１１０の端子１１４と、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂの端子１２４同士が接合することによって行われる。これにより、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂは固体撮像素子チップ１１０と物理的、電気的に接続される。
　次に、図６８に示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合されたウェーハ５１０の下面に、前記の図４９で示すように、能動チップ１２０との当接を回避する形状をなす掘り込み部１４５が形成されたシリコン基板１４０Ａと接合される。または、前記の図６０で示すように、能動チップ１２０との当接を回避する形状をなす刳り抜き部１４６が穿設されたシリコン基板１４０Ｂが接合されてもよい。
　次に、図６９に示すように、ウェーハ５１０の下面に接合されたシリコン基板１４０Ａの下面をバックグラインダーにより薄肉化する。これにより掘り込み部１４５、１４５間にシリコン基板１４０Ａが残り、ロジックチップ１２０Ａとメモリチップ１２０Ｂの間にシリコン基板１４０が形成される。または、前記の図６０で示すように、刳り抜き部１４６が穿設されたシリコン基板１４０Ｂが接合された場合には、シリコン基板１４０Ｂの下面をバックグラインダーにより薄肉化してシリコン基板１４０が形成される。
　次に、図７０に示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合され、シリコン基板１４０が形成された固体撮像素子チップ１１０の下面に絶縁膜１５０を積層する。そして、前記の図５１及び図５２で説明したのと同様に、積層された絶縁膜１５０の下面は、ＣＭＰにより平坦化され、薄肉化される。
　このＣＭＰにおいて、絶縁膜１５０の下面は、シリコン基板１４０の下面全体を被覆するように薄く残し、シリコン基板１４０の下面に絶縁薄膜１５１を形成する。
　次に、図７１に示すように、絶縁薄膜１５１を含む絶縁膜１５０の下面に支持基板１６０を接合する。
　次に、オンチップレンズ１０７を含む固体撮像素子チップ１１０上面の仮基板１７１を分離し接着層１７２を洗浄により除去する。これにより、前記の第３実施形態の製造方法の第２変形例における図６２に示す状態にすることができる。
　次に、前記の第２変形例の図６３に示すように、絶縁膜１５０の下面に保護用のダイシングシート１７０を貼付する。そして、スクライブライン１０９に沿ってダイシングが行われ、個片化される。ダイシングの方法は、前記の第３実施形態の製造方法の基本形の図５８において説明したのと同様であるため、説明を省略する。
　以上のような製造工程を有することにより、以下、検査工程等やパッケージング工程を経て、本開示に係る第３実施形態の固体撮像装置１００を製造することができる。
［第３実施形態の製造方法の第４変形例］
　図７２から図７５は、本開示に係る固体撮像装置１００の第３実施形態の製造方法の第４変形例を説明する図である。
　第３実施形態の製造方法の基本形では、シリコン基板１４０Ａに形成された掘り込み部１４５の周側面は、シリコン基板１４０Ａの下面に対して垂直に形成されている。これに対して、第４変形例では、掘り込み部１４５の内周面が下方に拡開されたテーパ状に形成されている点で相違する。
　第３実施形態の製造方法の第４変形例では、ウェーハ５１０上の固体撮像素子チップ１１０の下面には、図７２に示すように、例えば、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合されている。そして、当該固体撮像素子チップ１１０の下面には、これに対向してシリコン基板１４０Ｃが配設されている。シリコン基板１４０Ａには、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂなどの能動チップ１２０との当接を回避する形状をなす内周面がテーパ状の掘り込み部１４５が形成されている。
　次に、図７３に示すように、ウェーハ５１０上の固体撮像素子チップ１１０の下面に、前記のテーパ状の掘り込み部１４５を有するシリコン基板１４０Ｃが接合される。
　次に、図７４に示すように、シリコン基板１４０Ｃの下面をバックグラインダーにより薄肉化する。これにより前記のテーパ状の掘り込み部１４５、１４５間にシリコン基板１４０Ａが残り、ロジックチップ１２０Ａとメモリチップ１２０Ｂとの間にテーパ１４２を有するシリコン基板１４０が形成される。
　次に、図７５に示すように、ロジックチップ１２０Ａ及びメモリチップ１２０Ｂが接合され、シリコン基板１４０が形成された固体撮像素子チップ１１０の下面に絶縁膜１５０を積層する。これにより、前記の図５１と同様に、ロジックチップ１２０Ａ、メモリチップ１２０Ｂ及びシリコン基板１４０は、絶縁膜１５０により被覆される。
　続いて、前記の第３実施形態の製造方法の基本形の図５２から図５８に示す工程と同様の工程をとることにより個片化される。以下、検査工程等やパッケージング工程を経て、第３実施形態の第４変形例に係る固体撮像装置１００を製造することができる。
＜７．電子機器の構成例＞
　上述した各実施形態に係る固体撮像装置１００の電子機器への適用例について、図７６により説明する。なお、この適用例は第１実施形態から第３実施形態に係る固体撮像装置１００に共通する。
　固体撮像装置１００は、デジタルスチルカメラやビデオカメラ等の撮像装置２００や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置１００を用いる複写機など、画像取込部（光電変換部）を用いる電子機器全般に対して適用可能である。固体撮像装置１００は、ワンチップとして形成された形態のものであってもよいし、パッケージングされた固体撮像装置１００でもよい。また、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態のものであってもよい。
　図７６に示すように、電子機器としての撮像装置２００は、光学部２０２と、固体撮像装置１００と、カメラ信号処理回路であるＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）回路２０３と、フレームメモリ２０４と、表示部２０５と、記録部２０６と、操作部２０７と、電源部２０８とを備える。ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６、操作部２０７及び電源部２０８は、信号線及び給電線よりなるバスライン２０９を介して相互に接続されている。
　光学部２０２は、複数のレンズを含み、被写体からの入射光（像光）を取り込んで固体撮像装置１００の撮像面上に結像する。固体撮像装置１００は、光学部２０２によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示部２０５は、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置からなり、固体撮像装置１００で撮像された動画または静止画を表示する。記録部２０６は、固体撮像装置１００で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部２０７は、ユーザによる操作の下に、撮像装置２００が持つ様々な機能について操作指令を発する。電源部２０８は、ＤＳＰ回路２０３、フレームメモリ２０４、表示部２０５、記録部２０６及び操作部２０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　以上のような撮像装置２００によれば、薄型化小型化した固体撮像装置１００を使用するために小型化、軽量化を実現することができる。また集積度を向上することが可能になるため、高画質な撮像画像を得ることができる。
　最後に、上述した各実施形態の説明は本開示の一例であり、本開示は上述の実施形態に限定されることはない。このため、上述した各実施形態以外であっても、本開示に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。また、本明細書に記載された効果はあくまでも例示であって、これに限定されるものではなく、さらに他の効果があってもよい。
　なお、本技術は以下のような構成も取ることができる。
（１）
　固体撮像素子チップと、
　前記固体撮像素子チップの下面に接合された少なくとも１以上の能動チップと、
　前記固体撮像素子チップの電極パッドの下面に接合され、ウェーハから切り出された前記固体撮像素子チップの切断面と平行する端面を有するダミーチップと、
　前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面を被覆する平坦化された絶縁膜と、
を有する固体撮像装置。
（２）
　前記能動チップは、ロジックチップ、メモリチップ又はプロセッサチップである前記（１）に記載の固体撮像装置。
（３）
　前記電極パッドは、前記固体撮像素子チップの上面の両端又は周端に配設され、前記ダミーチップは、前記固体撮像素子チップの切断面と同一平面状の端面を有する態様で接合された前記（１）又は（２）に記載の固体撮像装置。
（４）
　前記電極パッドは、前記固体撮像素子チップの上面の両端又は周端に配設され、前記能動チップ又は前記ダミーチップは、前記固体撮像素子チップの切断面に隣接して平面状の端面を有する態様で接合された前記（１）又は（２）に記載の固体撮像装置。
（５）
　前記固体撮像素子チップは、前記能動チップ又は前記ダミーチップとＣｕＣｕ接続された前記（１）から（４）の何れかに記載の固体撮像装置。
（６）
　前記固体撮像素子チップは、前記能動チップとＣｕＣｕ接続され、前記ダミーチップと絶縁膜接合された前記（１）から（４）の何れかに記載の固体撮像装置。
（７）
　前記固体撮像素子チップは、フォトダイオード形成層と、前記電極パッドを配設したフォトダイオード配線層との積層構造を有し、前記能動チップ又は前記ダミーチップとＣｕＣｕ接続された前記（１）から（４）の何れかに記載の固体撮像装置。
（８）
　前記固体撮像素子チップは、前記フォトダイオード形成層と、前記電極パッドを配設した前記フォトダイオード配線層との積層構造を有し、前記能動チップとＣｕＣｕ接続され、前記ダミーチップと絶縁膜接合された前記（１）から（４）の何れかに記載の固体撮像装置。
（９）
　固体撮像素子チップと、
　前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、
　前記固体撮像素子チップの前記能動チップの接合面における前記能動チップが接合されていない空き領域に接合された少なくとも１以上のダミーチップと、
　前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面側を被覆する平坦化された絶縁膜と、
を有する固体撮像装置。
（１０）
　前記能動チップが接合されていない空き領域には、前記能動チップよりも小形状の矩形状又は短冊状の複数のダミーチップを接合した前記（９）に記載の固体撮像装置。
（１１）
　前記ダミーチップは、前記固体撮像素子チップに接合された前記能動チップの端面から、少なくとも０．５μｍ以上離隔したときの前記空き領域の最小短辺を一辺とする略正方形又は略短冊状に形成されて、前記空き領域に前記離隔を確保して接合された前記（９）又は（１０）に記載の固体撮像装置。
（１２）
　前記ダミーチップは、ケイ素（Ｓｉ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）の少なくともいずれか１つを含む前記（９）から（１１）の何れかに記載の固体撮像装置。
（１３）
　前記ダミーチップ又は前記能動チップは、前記固体撮像素子チップとの接合面の反対側の面に、二酸化ケイ素（ＳｉＯ２）との研磨レートが２０以上の材料であるケイ素（Ｓｉ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、炭素（Ｃ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）の少なくともいずれか１つが積層された前記（９）から（１１）の何れかに記載の固体撮像装置。
（１４）
　前記ダミーチップは、二酸化ケイ素（ＳｉＯ２）よりも熱伝導率の高い材料からなる、単層又は多層に積層された伝熱部材を含む前記（９）から（１１）の何れかに記載の固体撮像装置。
（１５）
　固体撮像素子チップと、
　前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、
　前記能動チップの周側面を囲繞する態様で前記固体撮像素子チップに接合されたシリコン基板と、　前記能動チップと前記シリコン基板との間、及び少なくとも前記能動チップの下面を被覆する平坦化された絶縁膜と、
を有する固体撮像装置。
（１６）
　前記シリコン基板の周側面は、前記固体撮像素子チップの周側面と面一に形成された前記（１５）に記載の固体撮像装置。
（１７）
　前記固体撮像素子チップの周側面から前記シリコン基板の上部の周側面につながる段差が形成された前記（１５）に記載の固体撮像装置。
（１８）
　前記シリコン基板又は前記絶縁膜は、その下面に支持基板が接合された前記（１５）から（１７）の何れかに記載の固体撮像装置。
（１９）
　前記絶縁膜の前記シリコン基板に接する周側面は、前記固体撮像素子チップの接合面から下方に拡開するテーパを形成した前記（１５）から（１８）の何れかに記載の固体撮像装置。
（２０）
　前記絶縁膜は、絶縁樹脂で形成された前記（１５）から（１９）の何れかに記載の固体撮像装置。
（２１）
　ウェーハ上の固体撮像素子チップの下面に能動チップを接合する工程と、
　前記能動チップとの当接を回避する形状の掘り込み部又は刳り抜き部が形成されたシリコン基板を前記固体撮像素子チップの下面に接合する工程と、
　前記シリコン基板の下面を薄肉化して、前記能動チップ間に前記シリコン基板の一部を残す工程と、
　前記固体撮像素子チップの下面に絶縁膜を積層し、前記能動チップ及び前記残されたシリコン基板間を被覆する工程と、
前記被覆した絶縁膜を平坦化する工程と、
を有する固体撮像装置の製造方法。
（２２）
　固体撮像素子チップと、
　前記固体撮像素子チップの下面に接合された少なくとも１以上の能動チップと、
　前記固体撮像素子チップの電極パッドの下面に接合され、ウェーハから切り出された前記固体撮像素子チップの切断面と平行する端面を有するダミーチップと、
　前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面を被覆する平坦化された絶縁膜と、
を有する固体撮像装置、若しくは、
　固体撮像素子チップと、
　前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、
　前記固体撮像素子チップの前記能動チップの接合面における前記能動チップが接合されていない空き領域に接合された少なくとも１以上のダミーチップと、
　前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面側を被覆する平坦化された絶縁膜と、
を有する固体撮像装置、又は、
　固体撮像素子チップと、
　前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、
　前記能動チップの周側面を囲繞する態様で前記固体撮像素子チップに接合されたシリコン基板と、
　前記能動チップと前記シリコン基板との間、及び少なくとも前記能動チップの下面を被覆する平坦化された絶縁膜と、を有する固体撮像装置を有する電子機器。
　１００　　固体撮像装置
　１０１　　光電変換部
　１０２　　フォトダイオード形成層
　１０３　　画素領域
　１０６　　カラーフィルタ
　１０７　　オンチップレンズ
　１０９　　スクライブライン
　１１０　　固体撮像素子チップ
　１１０ｎ　不良品チップ
　１１１　　フォトダイオード配線層
　１１２　　配線
　１１３　　電極パッド
　１１４　　端子
　１１５　　ビア
　１２０　　能動チップ
　１２０Ａ　ロジックチップ
　１２０Ｂ　メモリチップ
　１２１　　配線層
　１２２　　配線
　１２４　　端子
　１２５　　ビア
　１３０　　ダミーチップ
　１３０Ｌ　ダミーチップ
　１３０ｓ　ダミーチップ
　１３０Ｐ　ダミーチップ
　１３０ｐ　ダミー膜
　１３０Ｈ　ダミーチップ
　１３０ｈ　ダミー膜
　１３０ａ、ｂ、ｃ　ダミーチップ
　１３０ｔ　端面
　１３１　　プロセッサチップ
　１４０　　シリコン基板
　１４０Ａ　シリコン基板
　１４０Ｂ　シリコン基板
　１４１　　段差
　１４２　　テーパ
　１４５　　掘り込み部
　１４６　　刳り抜き部
　１５０　　絶縁膜
　１５０ａ　絶縁樹脂
　１５１　　絶縁薄膜
　１５１ａ　絶縁樹脂薄膜
　１６０　　支持基板
　１７０　　ダイシングシート
　１７１　　仮基板
　１７２　　接着層
　１７５　　ブレード　１７５ａ　回転軸
　２００　　撮像装置
　５１０　　ウェーハ
　５２０　　ウェーハ
　５２１　　ウェーハ
　５３０　　ウェーハ
　５３１　　ウェーハ

Claims (22)

  1. 　固体撮像素子チップと、
    　前記固体撮像素子チップの下面に接合された少なくとも１以上の能動チップと、
    　前記固体撮像素子チップの電極パッドの下面に接合され、ウェーハから切り出された前記固体撮像素子チップの切断面と平行する端面を有するダミーチップと、
    　前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面を被覆する平坦化された絶縁膜と、
    を有する固体撮像装置。
  2. 　前記能動チップは、ロジックチップ、メモリチップ又はプロセッサチップである請求項１に記載の固体撮像装置。
  3. 　前記電極パッドは、前記固体撮像素子チップの上面の両端又は周端に配設され、前記ダミーチップは、前記固体撮像素子チップの切断面と同一平面状の端面を有する態様で接合された請求項１に記載の固体撮像装置。
  4. 　前記電極パッドは、前記固体撮像素子チップの上面の両端又は周端に配設され、前記能動チップ又は前記ダミーチップは、前記固体撮像素子チップの切断面に隣接して平面状の端面を有する態様で接合された請求項１に記載の固体撮像装置。
  5. 　前記固体撮像素子チップは、前記能動チップ又は前記ダミーチップとＣｕＣｕ接続された請求項１に記載の固体撮像装置。
  6. 　前記固体撮像素子チップは、前記能動チップとＣｕＣｕ接続され、前記ダミーチップと絶縁膜接合された請求項１に記載の固体撮像装置。
  7. 　前記固体撮像素子チップは、フォトダイオード形成層と、前記電極パッドを配設したフォトダイオード配線層との積層構造を有し、前記能動チップ又は前記ダミーチップとＣｕＣｕ接続された請求項１に記載の固体撮像装置。
  8. 　前記固体撮像素子チップは、前記フォトダイオード形成層と、前記電極パッドを配設した前記フォトダイオード配線層との積層構造を有し、前記能動チップとＣｕＣｕ接続され、前記ダミーチップと絶縁膜接合された請求項１に記載の固体撮像装置。
  9. 　固体撮像素子チップと、
    　前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、
    　前記固体撮像素子チップの前記能動チップの接合面における前記能動チップが接合されていない空き領域に接合された少なくとも１以上のダミーチップと、
    　前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面側を被覆する平坦化された絶縁膜と、
    を有する固体撮像装置。
  10. 　前記能動チップが接合されていない空き領域には、前記能動チップよりも小形状の矩形状又は短冊状の複数のダミーチップを接合した請求項９に記載の固体撮像装置。
  11. 　前記ダミーチップは、前記固体撮像素子チップに接合された前記能動チップの端面から、少なくとも０．５μｍ以上離隔したときの前記空き領域の最小短辺を一辺とする略正方形又は略短冊状に形成されて、前記空き領域に前記離隔を確保して接合された請求項９に記載の固体撮像装置。
  12. 　前記ダミーチップは、ケイ素（Ｓｉ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、炭素（Ｃ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）の少なくともいずれか１つを含む請求項９に記載の固体撮像装置。
  13. 　前記ダミーチップ又は前記能動チップは、前記固体撮像素子チップとの接合面の反対側の面に、二酸化ケイ素（ＳｉＯ２）との研磨レートが２０以上の材料であるケイ素（Ｓｉ）、酸化アルミニウム（Ａｌ２Ｏ３）、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ケイ素（Ｓｉ３Ｎ４）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、アルミニウム（Ａｌ）、炭素（Ｃ）、炭窒化ケイ素（ＳｉＣＮ）、ポリシリコン又は窒化タンタル（ＴａＮ）の少なくともいずれか１つが積層された請求項９に記載の固体撮像装置。
  14. 　前記ダミーチップは、二酸化ケイ素（ＳｉＯ２）よりも熱伝導率の高い材料からなる、単層又は多層に積層された伝熱部材を含む請求項９に記載の固体撮像装置。
  15. 　固体撮像素子チップと、
    　前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、
    　前記能動チップの周側面を囲繞する態様で前記固体撮像素子チップに接合されたシリコン基板と、
    　前記能動チップと前記シリコン基板との間、及び少なくとも前記能動チップの下面を被覆する平坦化された絶縁膜と、
    を有する固体撮像装置。
  16. 　前記シリコン基板の周側面は、前記固体撮像素子チップの周側面と面一に形成された請求項１５に記載の固体撮像装置。
  17. 　前記固体撮像素子チップの周側面から前記シリコン基板の上部の周側面につながる段差が形成された請求項１５に記載の固体撮像装置。
  18. 　前記シリコン基板又は前記絶縁膜は、その下面に支持基板が接合された請求項１５に記載の固体撮像装置。
  19. 　前記絶縁膜の前記シリコン基板に接する周側面は、前記固体撮像素子チップの接合面から下方に拡開するテーパを形成した請求項１５に記載の固体撮像装置。
  20. 　前記絶縁膜は、絶縁樹脂で形成された請求項１５に記載の固体撮像装置。
  21. 　ウェーハ上の固体撮像素子チップの下面に能動チップを接合する工程と、
    　前記能動チップとの当接を回避する形状の掘り込み部又は刳り抜き部が形成されたシリコン基板を前記固体撮像素子チップの下面に接合する工程と、
    　前記シリコン基板の下面を薄肉化して、前記能動チップ間に前記シリコン基板の一部を残す工程と、
    　前記固体撮像素子チップの下面に絶縁膜を積層し、前記能動チップ及び前記残されたシリコン基板間を被覆する工程と、
    前記被覆した絶縁膜を平坦化する工程と、
    を有する固体撮像装置の製造方法。
  22. 　固体撮像素子チップと、
    　前記固体撮像素子チップの下面に接合された少なくとも１以上の能動チップと、　前記固体撮像素子チップの電極パッドの下面に接合され、ウェーハから切り出された前記固体撮像素子チップの切断面と平行する端面を有するダミーチップと、
    　前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面を被覆する平坦化された絶縁膜と、
    を有する固体撮像装置、若しくは、
    　固体撮像素子チップと、
    　前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、
    　前記固体撮像素子チップの前記能動チップの接合面における前記能動チップが接合されていない空き領域に接合された少なくとも１以上のダミーチップと、
    　前記能動チップ及び前記ダミーチップを含む前記固体撮像素子チップの前記接合面側を被覆する平坦化された絶縁膜と、
    を有する固体撮像装置、又は、
    　固体撮像素子チップと、
    　前記固体撮像素子チップに接合された少なくとも１以上の能動チップと、
    　前記能動チップの周側面を囲繞する態様で前記固体撮像素子チップに接合されたシリコン基板と、
    　前記能動チップと前記シリコン基板との間、及び少なくとも前記能動チップの下面を被覆する平坦化された絶縁膜と、
    を有する固体撮像装置を有する電子機器。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180138151A1 (en) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
WO2019021705A1 (ja) * 2017-07-25 2019-01-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
US20190103432A1 (en) * 2017-09-29 2019-04-04 Samsung Electronics Co., Ltd. Semiconductor Package and Image Sensor
WO2019087764A1 (ja) * 2017-10-30 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器
WO2021131388A1 (ja) * 2019-12-26 2021-07-01 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の製造方法、並びに電子機器
WO2021177026A1 (ja) * 2020-03-05 2021-09-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180138151A1 (en) * 2016-11-14 2018-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
WO2019021705A1 (ja) * 2017-07-25 2019-01-31 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置
US20190103432A1 (en) * 2017-09-29 2019-04-04 Samsung Electronics Co., Ltd. Semiconductor Package and Image Sensor
WO2019087764A1 (ja) * 2017-10-30 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 裏面照射型の固体撮像装置、および裏面照射型の固体撮像装置の製造方法、撮像装置、並びに電子機器
WO2021131388A1 (ja) * 2019-12-26 2021-07-01 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び固体撮像装置の製造方法、並びに電子機器
WO2021177026A1 (ja) * 2020-03-05 2021-09-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

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