WO2023127469A1 - 積層セラミックコンデンサ - Google Patents

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WO2023127469A1
WO2023127469A1 PCT/JP2022/045614 JP2022045614W WO2023127469A1 WO 2023127469 A1 WO2023127469 A1 WO 2023127469A1 JP 2022045614 W JP2022045614 W JP 2022045614W WO 2023127469 A1 WO2023127469 A1 WO 2023127469A1
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WO
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electrode
capacitor body
electrodes
dummy
internal
Prior art date
Application number
PCT/JP2022/045614
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English (en)
French (fr)
Inventor
和泉慶彦
藤田幸宏
Original Assignee
株式会社村田製作所
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
    • H01G4/00—Fixed capacitors; Processes of their manufacture
    • H01G4/30—Stacked capacitors

Definitions

  • the present invention relates to a multilayer ceramic capacitor.
  • Multilayer capacitors are known in which the ESL (equivalent series inductance) is reduced by widening the current flow route, shortening the current flow route, and canceling out the magnetic fields generated by currents of different polarities.
  • Patent document 1 and patent document 2 disclose an example of a multilayer capacitor with a small ESL.
  • a multilayer capacitor 200 disclosed in Patent Document 1 is formed by laminating a plurality of dielectric layers 201, a plurality of first internal electrodes 202, and a plurality of second internal electrodes 203.
  • a capacitor body 210 is provided.
  • the capacitor body 210 is electrically connected to the plurality of first internal electrodes 202 and includes a plurality of first via conductors 204 extending to one main surface of the capacitor body 210 and a plurality of second internal electrodes. 203 and a plurality of second via conductors 205 extending to one main surface of capacitor body 210 .
  • a plurality of first external electrodes 211 electrically connected to the plurality of first via conductors 204 and a plurality of second via conductors 205 are electrically connected to one main surface of the capacitor body 210 .
  • a plurality of second external electrodes 212 to be connected are formed.
  • the multilayer capacitor described in Patent Document 2 includes a capacitor body in which a plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes are laminated.
  • the capacitor body is electrically connected to the plurality of first internal electrodes and electrically connected to the plurality of first via conductors extending to one main surface of the capacitor body and the plurality of second internal electrodes. and a plurality of second via conductors connected and extending to the other main surface of the capacitor body.
  • a plurality of first external electrodes electrically connected to the plurality of first via conductors are arranged on one main surface of the capacitor body, and a plurality of second via conductors are arranged on the other main surface.
  • a plurality of second external electrodes are arranged to be electrically connected to the via conductors.
  • the present invention is intended to solve the above problems, and is a multilayer ceramic in which the difference in thickness between a region in which internal electrodes are arranged in the lamination direction and a region in which no internal electrodes are arranged in the lamination direction is suppressed.
  • the purpose is to provide a capacitor.
  • the multilayer ceramic capacitor of the present invention is a capacitor body in which a plurality of dielectric layers, a plurality of first internal electrodes, and a plurality of second internal electrodes are laminated; a first via conductor provided inside the capacitor body and electrically connected to the plurality of first internal electrodes; a second via conductor provided inside the capacitor body and electrically connected to the plurality of second internal electrodes; At least one main surface of a first main surface and a second main surface facing each other in the stacking direction of the dielectric layer, the first internal electrode, and the second internal electrode among the surfaces of the capacitor body.
  • a first external electrode provided on the surface and electrically connected to the first via conductor; a second external electrode provided on at least one of the first main surface and the second main surface of the capacitor body and electrically connected to the second via conductor; provided in an outer peripheral region of the inside of the capacitor body where the first internal electrode and the second internal electrode are not provided in the stacking direction; a dummy electrode electrically connected to none; characterized by comprising
  • the dummy electrodes are provided in the outer peripheral region inside the capacitor body where the first internal electrodes and the second internal electrodes are not provided in the stacking direction.
  • FIG. 1 is a plan view of a laminated ceramic capacitor in one embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor shown in FIG. 1 taken along line II-II.
  • FIG. 3 is an enlarged view of the vicinity of a region where dummy electrodes are arranged in the cross section of the multilayer ceramic capacitor;
  • FIG. (a) to (e) are plan views of laminated ceramic capacitors for explaining various arrangement position patterns of dummy electrodes.
  • 4 is a flow chart for explaining an example of a method for manufacturing a laminated ceramic capacitor according to one embodiment; 4(a) to 4(d) are diagrams for explaining a process up to manufacturing an unfired chip in the manufacturing process of the multilayer ceramic capacitor.
  • FIG. 1 is a plan view of a laminated ceramic capacitor in one embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor shown in FIG. 1 taken along line II-II.
  • FIG. 3 is an enlarged
  • FIG. 7(a) to (e) are diagrams for explaining the manufacturing process of the multilayer ceramic capacitor following FIG. 6.
  • FIG. (a) is a view showing the thickness distribution in the stacking direction of the multilayer ceramic capacitor of the present invention
  • (b) is a view showing the thickness distribution in the stacking direction of a conventional multilayer ceramic capacitor in which dummy electrodes are not provided.
  • It is a diagram.
  • (a), (b), and (c) are diagrams for explaining printing patterns of conductive paste for dummy electrodes for manufacturing laminated ceramic capacitors of pattern A, pattern B, and pattern C, respectively.
  • 3(a), (b), and (c) are diagrams showing thickness distributions in the stacking direction of multilayer ceramic capacitors of pattern A, pattern B, and pattern C, respectively.
  • FIG. 1 is a cross-sectional view showing the configuration of a multilayer capacitor described in Patent Document 1;
  • FIG. 1 is a cross-sectional view showing the configuration of a multilayer capacitor described in Patent Document 1;
  • FIG. 1 is a plan view of a multilayer ceramic capacitor 100 according to one embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the multilayer ceramic capacitor 100 shown in FIG. 1 along line II-II.
  • a multilayer ceramic capacitor 100 includes a capacitor body 1 , first via conductors 5 , second via conductors 6 , first external electrodes 11 , second external electrodes 12 , and dummy electrodes 13 .
  • the capacitor body 1 has a structure in which a plurality of dielectric layers 2, a plurality of first internal electrodes 3, and a plurality of second internal electrodes 4 are laminated. More specifically, capacitor body 1 has a structure in which a plurality of first internal electrodes 3 and second internal electrodes 4 are alternately laminated with dielectric layers 2 interposed therebetween.
  • the material of the dielectric layer 2 is arbitrary, and is made of, for example, a ceramic material containing BaTiO 3 , CaTiO 3 , SrTiO 3 , SrZrO 3 , or CaZrO 3 as a main component.
  • These main components may contain subcomponents such as Mn compounds, Fe compounds, Cr compounds, Co compounds, and Ni compounds whose content is smaller than that of the main components.
  • the shape of the capacitor body 1 is arbitrary.
  • the capacitor body 1 has a rectangular parallelepiped shape as a whole.
  • the shape of a rectangular parallelepiped as a whole is not a perfect rectangular parallelepiped shape, for example, a rectangular parallelepiped with rounded corners and ridges, or a rectangular parallelepiped with unevenness on its surface, but with six It is a shape that has a surface and can be regarded as a rectangular parallelepiped as a whole. Therefore, the capacitor body 1 has a first main surface 1a, a second main surface 1b, a first side surface 1c, a second side surface 1d, a third side surface 1e, and a fourth side surface 1f. Prepare.
  • the first main surface 1a and the second main surface 1b of the capacitor body 1 are the surfaces of the dielectric layer 2, the first internal electrode 3 and the second internal electrode 4 facing the stacking direction T.
  • First side surface 1c to fourth side surface 1f of capacitor body 1 constitute surfaces of capacitor body 1 other than first main surface 1a and second main surface 1b.
  • the first side surface 1c to the fourth side surface 1f of the capacitor body 1 are orthogonal to the first principal surface 1a and the second principal surface 1b, but they do not have to be orthogonal.
  • the dimensions of the capacitor body 1 are arbitrary.
  • the rectangular capacitor body 1 in plan view in the stacking direction T has a vertical dimension of 0.3 mm or more and 3.0 mm or less, a horizontal dimension of 0.3 mm or more and 3.0 mm or less, and a dimension in the stacking direction T of 50 ⁇ m. It can be set to 200 ⁇ m or more.
  • the dimension of the capacitor body 1 in the stacking direction T means the thickness of the capacitor body 1 .
  • the material of the first internal electrode 3 and the second internal electrode 4 is arbitrary. It is possible to use an alloy containing The first internal electrode 3 and the second internal electrode 4 may contain the same ceramic material as the dielectric ceramic contained in the dielectric layer 2 as a common material. In that case, the ratio of the common material contained in the first internal electrode 3 and the second internal electrode 4 is, for example, 20 vol % or less.
  • the thickness of the first internal electrode 3 and the second internal electrode 4 is arbitrary, but can be, for example, about 0.3 ⁇ m or more and 1.0 ⁇ m or less.
  • the number of layers of the first internal electrodes 3 and the second internal electrodes 4 is arbitrary.
  • the total number of layers of the first internal electrodes 3 and the second internal electrodes 4 can be about 10 layers or more and 150 layers or less.
  • a plurality of first through-holes 3a are formed in the first internal electrode 3 for inserting a plurality of second via conductors 6, which will be described later.
  • a plurality of second through holes 4a are formed in the second internal electrode 4 for inserting a plurality of first via conductors 5, which will be described later.
  • capacitance is formed by the first internal electrode 3 and the second internal electrode 4 facing each other with the dielectric layer 2 interposed therebetween.
  • the capacitor body 1 further includes first via conductors 5 and second via conductors 6 .
  • first via conductors 5 and second via conductors 6 are provided in a matrix.
  • the arrangement of the first via conductors 5 and the second via conductors 6 is not limited to the matrix arrangement.
  • the number of first via conductors 5 and second via conductors 6 may be any number.
  • the first via conductors 5 are provided inside the capacitor body 1 so as to extend in the stacking direction T from the first principal surface 1a of the capacitor body 1 to the second principal surface 1b, It is electrically connected to the plurality of first internal electrodes 3 .
  • the first via conductors 5 are inserted through the second through holes 4 a formed in the second internal electrodes 4 and are insulated from the second internal electrodes 4 .
  • the second via conductors 6 are provided inside the capacitor body 1 so as to extend in the stacking direction T from the first principal surface 1a of the capacitor body 1 to the second principal surface 1b, It is electrically connected to the plurality of second internal electrodes 4 .
  • the second via conductors 6 are inserted through the first through holes 3 a formed in the first internal electrodes 3 and are insulated from the first internal electrodes 3 .
  • the first via conductors 5 and the second via conductors 6 are each exposed on the second main surface 1b of the capacitor body 1, but they do not have to be exposed.
  • any material can be used for the first via conductor 5 and the second via conductor 6.
  • metals such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn and Au, or those metals are It is possible to use an alloy containing
  • first via conductor 5 and the second via conductor 6 can be cylindrical, for example.
  • the diameters of the first via conductors 5 and the second via conductors 6 are, for example, about 30 ⁇ m or more and 150 ⁇ m or less.
  • the distance between adjacent first via conductors 5 and second via conductors 6, more specifically, distance L1 between the center of first via conductor 5 and the center of second via conductor 6 (see FIG. 2) is, for example, about 50 ⁇ m or more and 500 ⁇ m or less.
  • First external electrode 11 is provided on at least one of first main surface 1 a and second main surface 1 b among surfaces of capacitor body 1 , and is electrically connected to first via conductor 5 . It is connected to the.
  • the first external electrode 11 is provided on the first principal surface 1 a of the capacitor body 1 .
  • the number of first external electrodes 11 is the same as the number of first via conductors 5 . As described above, since the first via conductors 5 are electrically connected to the plurality of first internal electrodes 3 , the first external electrodes 11 are electrically connected to the plurality of first internal electrodes 3 . It is connected to the.
  • Second external electrode 12 is provided on at least one of first main surface 1 a and second main surface 1 b of capacitor body 1 , and is electrically connected to second via conductor 6 . It is connected to the.
  • the second external electrode 12 is provided on the first principal surface 1 a of the capacitor body 1 .
  • the number of second external electrodes 12 is the same as the number of second via conductors 6 . As described above, since the second via conductors 6 are electrically connected to the plurality of second internal electrodes 4 , the second external electrodes 12 are electrically connected to the plurality of second internal electrodes 4 . It is connected to the.
  • the material of the first external electrode 11 and the second external electrode 12 is arbitrary.
  • the first external electrode 11 and the second external electrode 12 are plated electrodes formed by plating.
  • Cu, Ni, Sn, etc. are mentioned as a material which comprises a plating electrode.
  • the plating electrode may be composed of a single layer, or may be composed of multiple layers.
  • the dummy electrode 13 is provided in the outer peripheral region 21 of the inside of the capacitor body 1 where neither the first internal electrode 3 nor the second internal electrode 4 is provided in the stacking direction T.
  • the peripheral region 21 is a region of the outer portion of the capacitor body 1 in the direction orthogonal to the stacking direction T.
  • Dummy electrode 13 is electrically connected to neither first internal electrode 3 nor second internal electrode 4 .
  • the dummy electrode 13 is provided in an outer peripheral region 21 of the inside of the capacitor body 1 where neither the first internal electrode 3 nor the second internal electrode 4 is provided in the stacking direction T, but will be described later. Therefore, it is not necessary to provide all of the peripheral region 21 . In other words, dummy electrode 13 may be arranged anywhere in outer peripheral region 21 of capacitor body 1 .
  • the dummy electrode 13 is provided in the outer peripheral region 21 of the inside of the capacitor body 1 where the first internal electrode 3 and the second internal electrode 4 are not provided in the stacking direction T.
  • the difference in thickness of the capacitor body 1 in the lamination direction T between the inner peripheral region 22 provided with at least one of the internal electrodes 3 and the second internal electrodes 4 and the outer peripheral region 21 can be suppressed.
  • any material can be used for the dummy electrode 13.
  • metals such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn, and Au, or alloys containing these metals can be used.
  • the material of the dummy electrode 13 may be the same as or different from that of the first internal electrode 3 and the second internal electrode 4 .
  • the thickness of the dummy electrode 13 is also arbitrary, but it is preferably the same as or close to the thickness of the first internal electrode 3 and the second internal electrode 4 .
  • the thickness of the dummy electrode 13 is the same as or close to the thickness of the first internal electrode 3 and the second internal electrode 4, so that the gap between the inner peripheral region 22 and the outer peripheral region 21 of the capacitor body 1 is reduced. It is possible to more effectively suppress the difference in thickness between them.
  • the number of dummy electrodes 13 in the stacking direction T is also arbitrary, but the number should be equal to or close to the total number of the first internal electrodes 3 and the second internal electrodes 4 in the stacking direction T. preferable. Since the number of dummy electrodes 13 is the same as or close to the total number of first internal electrodes 3 and second internal electrodes 4, the inner peripheral region 22 and the outer peripheral region 21 of the capacitor body 1 are separated. can be more effectively suppressed.
  • FIG. 3 is an enlarged view of the area where the dummy electrodes 13 are arranged in the cross section of the multilayer ceramic capacitor 100.
  • the dimension L2 between the side surface of the capacitor body 1 (the third side surface 1e in FIG. 3) and the first internal electrode 3 or the second internal electrode 4 is 30 ⁇ m.
  • the dimension L3 of the dummy electrode 13 in the direction from the side surface (the third side surface 1e in FIG. 3) toward the first internal electrode 3 or the second internal electrode 4 is 6 ⁇ m.
  • the distance L4 between the dummy electrode 13 and the first internal electrode 3 and the distance L4 between the dummy electrode 13 and the second internal electrode 4 in the direction orthogonal to the stacking direction T are 24 ⁇ m. is.
  • the dimension L3 of the dummy electrode 13 is arbitrary. However, when the distance between the dummy electrode 13 and the first internal electrode 3 and the distance L4 between the dummy electrode 13 and the second internal electrode 4 are shortened in the direction orthogonal to the stacking direction T, the dummy Electrode 13 may be electrically connected to first internal electrode 3 and second internal electrode 4 . Therefore, in the direction perpendicular to the stacking direction T, the distance between the dummy electrode 13 and the first internal electrode 3 and the distance L4 between the dummy electrode 13 and the second internal electrode 4 are 20 ⁇ m or more. is preferred.
  • FIG. 2 shows a cross section of the capacitor body 1 cut at a position including the first side surface 1c and the third side surface 1e. The state exposed to the side surface 1e is shown.
  • the outer peripheral area 21 of the capacitor body 1 is, as shown in FIG. 1, an outer peripheral area corresponding to the four side surfaces 1c to 1f.
  • Dummy electrode 13 is provided in outer peripheral region 21 of capacitor body 1 at a position corresponding to at least one of four side surfaces 1c to 1f.
  • FIGS. 4A to 4E are plan views of the multilayer ceramic capacitor 100 for explaining various arrangement position patterns of the dummy electrodes 13.
  • FIG. 1 a region 21M in which the dummy electrode 13 is arranged (hereinafter also referred to as a peripheral region 21M) of the peripheral region 21 is hatched.
  • FIG. 4(a) shows an example in which the dummy electrode 13 is arranged in a region 21M corresponding to one side surface of the outer peripheral region 21 of the capacitor body 1.
  • FIG. 4( a ) the dummy electrode 13 is arranged in the outer peripheral region 21M corresponding to the first side surface 1 c of the capacitor body 1 . In that case, dummy electrode 13 is exposed on first side surface 1 c of capacitor body 1 .
  • the dummy electrode 13 may be arranged so as to be exposed on any one of the side surfaces 1d to 1f other than the first side surface 1c.
  • FIG. 4(b) shows an example in which dummy electrodes 13 are arranged in areas 21M corresponding to two opposing side surfaces of the outer peripheral area 21 of the capacitor body 1.
  • the dummy electrode 13 is arranged in the outer peripheral region 21M corresponding to the first side surface 1c and the third side surface 1e of the capacitor body 1.
  • dummy electrode 13 is exposed on first side surface 1c and third side surface 1e of capacitor body 1, respectively.
  • dummy electrode 13 may be arranged in such a manner that it is exposed on second side surface 1d and fourth side surface 1f of capacitor body 1, respectively.
  • the multilayer ceramic capacitor 100 having the configuration shown in FIG. 4B has a higher strength because the dummy electrodes 13 are arranged in a larger area than the multilayer ceramic capacitor 100 having the configuration shown in FIG. 4A.
  • FIG. 4(c) shows an example in which dummy electrodes 13 are arranged in areas 21M corresponding to two adjacent side surfaces of the outer peripheral area 21 of the capacitor body 1.
  • the dummy electrode 13 is arranged in the outer peripheral region 21M corresponding to the first side surface 1c and the fourth side surface 1f of the capacitor body 1.
  • the dummy electrodes 13 are exposed on the first side surface 1c and the fourth side surface 1f of the capacitor body 1, respectively.
  • the dummy electrode 13 may be arranged so as to be exposed on the first side surface 1c and the second side surface 1d of the capacitor body 1, or may be exposed on the second side surface 1d and the third side surface 1e.
  • the multilayer ceramic capacitor 100 having the configuration shown in FIG. 4(c) has a higher strength because the dummy electrodes 13 are arranged in a larger area than the multilayer ceramic capacitor 100 having the configuration shown in FIG. 4(a).
  • FIG. 4(d) shows an example in which dummy electrodes 13 are arranged in areas 21M corresponding to three side surfaces of the outer peripheral area 21 of the capacitor body 1.
  • the dummy electrodes 13 are arranged in the peripheral region 21M corresponding to the first side face 1c, the second side face 1d and the fourth side face 1f of the capacitor body 1.
  • the dummy electrodes 13 are exposed on the first side surface 1c, the second side surface 1d and the fourth side surface 1f of the capacitor body 1, respectively. That is, dummy electrode 13 is not exposed only on third side surface 1 e of capacitor body 1 .
  • the side surface on which the dummy electrode 13 is not exposed is not limited to the third side surface 1e, and may be the first side surface 1c, the second side surface 1d, or the fourth side surface 1f.
  • the laminated ceramic capacitor 100 having the configuration shown in FIG. 4(d) has a higher strength because the area where the dummy electrodes 13 are arranged increases compared to the laminated ceramic capacitor 100 having the configuration shown in FIGS. 4(a) to (c). Become.
  • FIG. 4(e) is an example in which dummy electrodes 13 are arranged in areas 21M corresponding to all side surfaces 1c to 1f of the outer peripheral area 21 of the capacitor body 1.
  • FIG. 4(e) the dummy electrode 13 is exposed on all of first side surface 1c, second side surface 1d, third side surface 1e and fourth side surface 1f of capacitor body 1, respectively.
  • the dummy electrodes 13 are arranged in the regions 21M corresponding to all the side surfaces 1c to 1f of the outer peripheral region 21 of the capacitor body 1.
  • the strength is higher than that of the multilayer ceramic capacitor 100 having the configuration shown in FIGS.
  • the dummy electrodes 13 are arranged in the outer peripheral region 21M corresponding to all the side surfaces 1c to 1f, the difference in thickness between the inner peripheral region 22 and the outer peripheral region 21 of the capacitor body 1 can be more effectively reduced. can be suppressed. Therefore, it is preferable that the dummy electrode 13 is arranged in the outer peripheral region 21M corresponding to all the side surfaces 1c to 1f of the capacitor body 1 and exposed to all the side surfaces 1c to 1f.
  • the dummy electrode 13 when the dummy electrode 13 is provided in the region 21M corresponding to the first side surface 1c, the dummy electrode 13 is exposed on the first side surface 1c. It becomes possible to identify the upper left external electrode near the fourth side surface 1f.
  • the dummy electrodes 13 can be arranged so as to be exposed on the side surfaces to be specified. .
  • the capacitor body 1 by configuring the capacitor body 1 so as to have a side surface where the dummy electrode 13 is exposed and a side surface where the dummy electrode 13 is not exposed, even if the orientation of the multilayer ceramic capacitor 100 cannot be distinguished in a plan view, the side surface can be confirmed. , the orientation of the multilayer ceramic capacitor 100 can be distinguished.
  • a ceramic green sheet, a conductive paste for internal electrodes, and a conductive paste for dummy electrodes are prepared.
  • a known ceramic green sheet can be used. For example, it can be obtained by coating a substrate with a ceramic slurry containing ceramic powder, a resin component, and a solvent and drying the slurry. .
  • the conductive paste for internal electrodes is a conductive paste for forming the first internal electrode 3 and the second internal electrode 4, and a known paste can be used.
  • the conductive paste for internal electrodes contains, for example, particles of a metal such as Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr, Sn or Au or a precursor thereof, and a solvent.
  • the conductive paste for internal electrodes may further contain a resin component that serves as a dispersant and a binder.
  • the conductive paste for dummy electrodes is a conductive paste for forming the dummy electrodes 13, and for example, the same conductive paste as the conductive paste for internal electrodes is used. However, as the dummy electrode conductive paste, a conductive paste different from the internal electrode conductive paste may be prepared.
  • step S2 following step S1 an electrode pattern is formed by applying conductive paste 32 for internal electrodes and conductive paste 33 for dummy electrodes to the prepared ceramic green sheets 31 by a method such as printing (Fig. 6(a)).
  • an electrode pattern is formed that allows a plurality of laminated ceramic capacitors 100 to be manufactured at once.
  • the multilayer ceramic capacitor 100 shown in FIGS. 1 and 2 includes a total of 36 via conductors including the first via conductors 5 and the second via conductors 6 in an array of 6 rows and 6 columns.
  • a laminated ceramic capacitor including a total of 9 via conductors arranged in 3 rows and 3 columns is manufactured.
  • the internal electrode conductive paste 32 is applied to the positions where the first internal electrode 3 and the second internal electrode 4 are to be formed.
  • the dummy electrode conductive paste 33 is applied to the positions where the dummy electrodes 13 are to be formed, that is, the regions in the stacking direction of the ceramic green sheets 31 where the internal electrode conductive paste 32 is not applied.
  • the dummy electrode conductive paste 33 may be applied according to the positions where the dummy electrodes 13 are to be formed. It is not necessary to coat on Moreover, it is not necessary to apply the dummy electrode conductive paste 33 to all the ceramic green sheets 31 to which the internal electrode conductive paste 32 has been applied. However, in order to suppress the difference in thickness between the inner peripheral region 22 and the outer peripheral region 21 of the capacitor body 1 in the manufactured multilayer ceramic capacitor 100, the internal electrode conductive paste 32 is applied. It is preferable to apply the conductive paste 33 for dummy electrodes to all the ceramic green sheets 31 .
  • a mother laminate 40 is produced by laminating a plurality of ceramic green sheets 31 coated with the internal electrode conductive paste 32 and the dummy electrode conductive paste 33 (FIG. 6). (b)).
  • the ceramic green sheets 31 on which the electrode patterns are not formed may be arranged outside in the lamination direction.
  • the mother laminated body 40 is produced by pressing in the lamination direction. Any pressing method can be used, and for example, a rigid body press, a hydrostatic press, or the like can be used.
  • the through holes can be formed by any method, for example, by laser.
  • the via-conductor conductive paste 34 is a conductive paste for forming the first via conductors 5 and the second via conductors 6, and includes, for example, Ni, Cu, Ag, Pd, Pt, Fe, Ti, Cr , Sn or Au, or a precursor thereof, and a solvent.
  • the via-conductor conductive paste 34 may further contain a resin component that serves as a dispersant and a binder.
  • step S5 following step S4, the mother laminate 40 is cut at positions where the internal electrode conductive paste 32 is not applied in the stacking direction of the ceramic green sheets 31, and singulated into a plurality of unfired chips 41.
  • the dummy-electrode conductive paste 33 is applied to regions of the ceramic green sheets 31 in the stacking direction where the internal-electrode conductive paste 32 is not applied. Therefore, the mother laminate 40 is cut at the position where the dummy electrode conductive paste 33 is applied.
  • the dummy electrode conductive paste 33 does not need to be applied to all regions in the stacking direction of the ceramic green sheets 31 where the internal electrode conductive paste 32 is not applied. It may be cut at a position where the conductive paste 33 is not applied. Cutting of the mother laminate 40 can be performed by, for example, a method such as press cutting, dicing, or laser cutting.
  • a substrate 51 is prepared as shown in FIG. 7(a).
  • the material, shape, etc. of the substrate 51 are arbitrary.
  • a ceramic plate having a pair of main surfaces facing each other is used.
  • a conductive layer 52 is formed on at least one main surface of the substrate 51, as shown in FIG. 7(a).
  • the material, state, etc. of the conductive layer 52 are arbitrary.
  • the conductive layer 52 is formed by coating a conductive paste on one main surface of the substrate 51 .
  • the material of the main material of the conductive paste is arbitrary, and one or more of various metals including alloys can be used.
  • the substrate 51 may be heated to bake the conductive paste onto the substrate 51 .
  • steps S6 to S7 described above may be performed prior to the processes of steps S1 to S5, or may be performed in parallel with the processes of steps S1 to S5.
  • step S8 following step S7, as shown in FIG. 7B, the surfaces of the individualized unfired chips 41 where the via-conductor conductive paste 34 is exposed are treated with the conductive paste of the substrate 51.
  • Attach to layer 52 Any method may be used to attach the green chip 41 to the conductive layer 52 of the substrate 51 .
  • the adhesive force of the green chip 41 may be used, or the green chip 41 may be attached to the conductive layer 52 using a conductive layer adhesive.
  • step S9 the unfired chip 41 is fired while attached to the conductive layer 52 of the base 51.
  • a capacitor body 1 which is a sintered chip, is obtained.
  • the conductive layer 52 is also fired, and the conductive paste becomes a metal film. Therefore, conductive layer 52 is electrically connected to first via conductor 5 and second via conductor 6 . In this state, first via conductors 5 and second via conductors 6 are exposed on first main surface 1a of capacitor body 1 .
  • step S10 the first external electrode 11 and the second external electrode 12 are formed on the capacitor body 1, as shown in FIG. 7(d).
  • first external electrode 11 and second external electrode 11 and second via conductor 6 are plated on first via conductor 5 and second via conductor 6 exposed on first main surface 1a of capacitor body 1.
  • External electrodes 12 are formed. Specifically, a current is passed through conductive layer 52 to subject exposed first via conductor 5 and second via conductor 6 to electrolytic plating, thereby forming first external electrode 11 and second external electrode 11 .
  • An electrode 12 is formed.
  • electroplating is performed by applying an electric current to conductive layer 52, so that the first via conductor 5 and second via conductor 6 exposed on first main surface 1a of capacitor body 1 are electroplated.
  • the capacitor body 1 with the first external electrode 11 and the second external electrode 12 formed thereon is removed from the conductive layer 52 of the substrate 51 .
  • the multilayer ceramic capacitor 100 is obtained.
  • FIG. 8(a) is a diagram showing the thickness distribution in the lamination direction T of the multilayer ceramic capacitor 100 according to the present embodiment
  • FIG. FIG. 4 is a diagram showing the thickness distribution in the direction T; 8A and 8B, the horizontal axis represents the distance between a pair of opposing side surfaces of the multilayer ceramic capacitor, and the vertical axis represents the thickness of the multilayer ceramic capacitor in the stacking direction T. As shown in FIG.
  • the thickness difference between the outer peripheral region 21 and the inner peripheral region 22 is improved by about 10 ⁇ m compared to the conventional laminated ceramic capacitor in which no dummy electrodes are provided.
  • the dimension of the dummy electrode 13 means the dimension L3 (see FIG. 3) in the direction from the side surface of the multilayer ceramic capacitor toward the first internal electrode 3 or the second internal electrode 4.
  • the multilayer ceramic capacitor of pattern A in which the dimension of the dummy electrode 13 is small the multilayer ceramic capacitor of pattern B in which the dimension of the dummy electrode 13 is larger than that of the multilayer ceramic capacitor of pattern A, and the dummy A laminated ceramic capacitor of pattern C in which the size of the electrode 13 is large was produced.
  • the dimensions of the dummy electrodes 13 are so large that they come into contact with the internal electrodes.
  • FIGS. 9A, 9B, and 9C are diagrams for explaining the printing patterns of the conductive paste 33 for dummy electrodes for manufacturing laminated ceramic capacitors of pattern A, pattern B, and pattern C, respectively.
  • 9(a) to 9(c) all show a state in which a ceramic green sheet 31 is coated with a conductive paste 32 for internal electrodes and a conductive paste 33 for dummy electrodes.
  • the width of the dummy electrode conductive paste 33 is 60 ⁇ m
  • the dummy electrode conductive paste 33 has a width of 112 ⁇ m.
  • the conductive paste 33 for dummy electrodes was applied to all regions where the conductive paste 32 for internal electrodes was not applied.
  • dotted lines indicate areas constituting the unfired chip.
  • the dummy electrode conductive paste 33 is not applied to the positions where the dummy electrode conductive paste 33 intersects in order to suppress printing collapse.
  • the multilayer ceramic capacitors of pattern A and pattern B are the multilayer ceramic capacitors of the present invention, but the multilayer ceramic capacitor of pattern C has dummy electrodes electrically connected to the internal electrodes. isn't it.
  • 10A, 10B, and 10C are diagrams showing thickness distributions in the stacking direction T of multilayer ceramic capacitors of pattern A, pattern B, and pattern C, respectively.
  • the horizontal axis represents the distance between a pair of opposing side surfaces of the multilayer ceramic capacitor
  • the vertical axis represents the thickness of the multilayer ceramic capacitor in the stacking direction T.
  • the maximum dimension of the dummy electrode 13 in the multilayer ceramic capacitor of pattern A was 13 ⁇ m
  • the maximum dimension of the dummy electrode 13 in the multilayer ceramic capacitor of pattern B was 44 ⁇ m.
  • the outer layer of the outer peripheral edge of the dielectric layer was turned up even after firing.
  • the dummy electrodes 13 are caught in the gaps that have been turned up, and the dummy electrodes 13 adjacent in the stacking direction T are electrically connected to each other, thereby electrically connecting the internal electrodes adjacent to each other in the stacking direction. I was able to confirm that there is.
  • the multilayer ceramic capacitors of pattern A and pattern B it was confirmed that no curling up of the dielectric layer was observed, and no problem in characteristics occurred.
  • the capacitance of the multilayer ceramic capacitor of pattern A was 436 nF
  • the capacitance of the multilayer ceramic capacitor of pattern B was 396 nF.
  • the difference in thickness between the inner peripheral region and the outer peripheral region is suppressed within ⁇ 10 ⁇ m.
  • the multilayer ceramic capacitor of pattern B has a dummy electrode 13 larger in size than the multilayer ceramic capacitor of pattern A, and as a result, the peripheral region swells. For this reason, compared with the multilayer ceramic capacitor of pattern B, the multilayer ceramic capacitor of pattern A, in which the dimension of the dummy electrode 13 is smaller, is preferable because the swelling of the outer peripheral region is smaller.
  • first external electrode 11 and the second external electrode 12 are provided only on the first main surface 1a of the capacitor body 1, but may also be provided on the second main surface 1b.
  • first external electrodes 11 are provided on first main surface 1 a and second main surface 1 b of capacitor body 1 and are electrically connected to first via conductors 5 .
  • Second external electrodes 12 are provided on first main surface 1 a and second main surface 1 b of capacitor body 1 and are electrically connected to second via conductors 6 .
  • the first external electrode 11 and the second external electrode 12 on the second main surface 1b side of the capacitor body 1 form the first external electrode 11 and the second external electrode 12 on the first main surface 1a side.
  • the first external electrode 11 may be provided on the first main surface 1 a of the capacitor body 1 and the second external electrode 12 may be provided on the second main surface 1 b of the capacitor body 1 .

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Abstract

積層セラミックコンデンサ１００は、複数の誘電体層２と、複数の第１の内部電極３と、複数の第２の内部電極４とが積層されたコンデンサ本体１と、コンデンサ本体１の内部に設けられ、複数の第１の内部電極３と電気的に接続されている第１のビア導体５と、コンデンサ本体１の内部に設けられ、複数の第２の内部電極４と電気的に接続されている第２のビア導体６と、コンデンサ本体１の表面のうち、誘電体層２、第１の内部電極３および第２の内部電極４の積層方向に相対する第１の主面および第２の主面のうちの少なくとも一方の主面に設けられ、第１のビア導体５と電気的に接続されている第１の外部電極１１と、コンデンサ本体１の第１の主面および前記第２の主面のうちの少なくとも一方の主面に設けられ、第２のビア導体６と電気的に接続されている第２の外部電極１２と、コンデンサ本体１の内部のうち、積層方向において第１の内部電極３および第２の内部電極４が設けられていない外周領域２１に設けられ、第１の内部電極３および第２の内部電極４のいずれにも電気的に接続されていないダミー電極１３とを備えている。

Description

積層セラミックコンデンサ
　本発明は、積層セラミックコンデンサに関する。
　電流の流れるルートを太くする、電流の流れるルートを短くする、極性の異なる電流が発生させる磁界を相互に相殺させるなどして、ＥＳＬ（等価直列インダクタンス）を小さくした積層コンデンサが知られている。特許文献１および特許文献２には、ＥＳＬを小さくした積層コンデンサの一例が開示されている。
　特許文献１に開示された積層コンデンサ２００は、図１１に示すように、複数の誘電体層２０１と、複数の第１の内部電極２０２と、複数の第２の内部電極２０３とが積層されたコンデンサ本体２１０を備えている。コンデンサ本体２１０は、複数の第１の内部電極２０２と電気的に接続され、コンデンサ本体２１０の一方の主面まで延伸している複数の第１のビア導体２０４と、複数の第２の内部電極２０３と電気的に接続され、コンデンサ本体２１０の一方の主面まで延伸している複数の第２のビア導体２０５とを備えている。コンデンサ本体２１０の一方の主面には、複数の第１のビア導体２０４とそれぞれ電気的に接続される複数の第１の外部電極２１１と、複数の第２のビア導体２０５とそれぞれ電気的に接続される複数の第２の外部電極２１２が形成されている。
　特許文献２に記載された積層コンデンサは、複数の誘電体層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されたコンデンサ本体を備えている。コンデンサ本体は、複数の第１の内部電極と電気的に接続され、コンデンサ本体の一方の主面まで延伸している複数の第１のビア導体と、複数の第２の内部電極と電気的に接続され、コンデンサ本体の他方の主面まで延伸している複数の第２のビア導体とを備えている。コンデンサ本体の一方の主面には、複数の第１のビア導体とそれぞれ電気的に接続される複数の第１の外部電極が配置されており、他方の主面には、複数の第２のビア導体とそれぞれ電気的に接続される複数の第２の外部電極が配置されている。
特開２００６－１３５３３３号公報 特開平７－２０１６５１号公報
　しかしながら、特許文献１に記載の積層コンデンサ２００では、図１１に示すように、その外周領域２２０において、積層方向に内部電極２０２，２０３が配置されていない。このため、積層方向に内部電極２０２，２０３が配置されている領域と、積層方向に内部電極２０２，２０３が配置されていない外周領域２２０との間で、積層方向における積層コンデンサ２００の厚みに差が生じる。特許文献２に記載の積層コンデンサについても同様である。
　本発明は、上記課題を解決するものであり、積層方向に内部電極が配置されている領域と、積層方向に内部電極が配置されていない領域との間の厚みの差が抑制された積層セラミックコンデンサを提供することを目的とする。
　本発明の積層セラミックコンデンサは、
　複数の誘電体層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されたコンデンサ本体と、
　前記コンデンサ本体の内部に設けられ、複数の前記第１の内部電極と電気的に接続された第１のビア導体と、
　前記コンデンサ本体の内部に設けられ、複数の前記第２の内部電極と電気的に接続された第２のビア導体と、
　前記コンデンサ本体の表面のうち、前記誘電体層、前記第１の内部電極および前記第２の内部電極の積層方向に相対する第１の主面および第２の主面のうちの少なくとも一方の主面に設けられ、前記第１のビア導体と電気的に接続されている第１の外部電極と、
　前記コンデンサ本体の前記第１の主面および前記第２の主面のうちの少なくとも一方の主面に設けられ、前記第２のビア導体と電気的に接続されている第２の外部電極と、
　前記コンデンサ本体の内部のうち、前記積層方向において前記第１の内部電極および前記第２の内部電極が設けられていない外周領域に設けられ、前記第１の内部電極および前記第２の内部電極のいずれにも電気的に接続されていないダミー電極と、
を備えていることを特徴とする。
　本発明の積層セラミックコンデンサは、コンデンサ本体の内部のうち、積層方向において第１の内部電極および第２の内部電極が設けられていない外周領域にダミー電極が設けられている。そのような構成により、積層方向に内部電極が配置されている領域と、積層方向に内部電極が配置されていない外周領域との間の積層セラミックコンデンサの厚みの差を抑制することができる。
本発明の一実施形態における積層セラミックコンデンサの平面図である。 図１に示す積層セラミックコンデンサのＩＩ－ＩＩ線に沿った断面図である。 積層セラミックコンデンサの断面のうち、ダミー電極が配置されている領域付近の拡大図である。 （ａ）～（ｅ）は、ダミー電極の様々な配置位置パターンを説明するための積層セラミックコンデンサの平面図である。 一実施形態における積層セラミックコンデンサの製造方法の一例を説明するためのフローチャートである。 （ａ）～（ｄ）は、積層セラミックコンデンサの製造工程のうち、未焼成チップを作製するまでの工程を説明するための図である。 （ａ）～（ｅ）は、図６に続いて、積層セラミックコンデンサの製造工程を説明するための図である。 （ａ）は、本発明の積層セラミックコンデンサの積層方向における厚みの分布を示す図であり、（ｂ）は、ダミー電極が設けられていない従来の積層セラミックコンデンサの積層方向における厚みの分布を示す図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、パターンＡ、パターンＢ、パターンＣの積層セラミックコンデンサを製造するためのダミー電極用導電性ペーストの印刷パターンを説明するための図である。 （ａ）、（ｂ）、（ｃ）はそれぞれ、パターンＡ、パターンＢ、パターンＣの積層セラミックコンデンサの積層方向における厚みの分布を示す図である。 特許文献１に記載の積層コンデンサの構成を示す断面図である。
　以下に本発明の実施形態を示して、本発明の特徴を具体的に説明する。
　図１は、本発明の一実施形態における積層セラミックコンデンサ１００の平面図である。図２は、図１に示す積層セラミックコンデンサ１００のＩＩ－ＩＩ線に沿った断面図である。
　積層セラミックコンデンサ１００は、コンデンサ本体１と、第１のビア導体５と、第２のビア導体６と、第１の外部電極１１と、第２の外部電極１２と、ダミー電極１３とを備える。
　コンデンサ本体１は、複数の誘電体層２と、複数の第１の内部電極３と、複数の第２の内部電極４とが積層された構造を有する。より詳細には、コンデンサ本体１は、誘電体層２を介して第１の内部電極３と第２の内部電極４とが交互に複数積層された構造を有する。
　誘電体層２の材質は任意であり、例えば、ＢａＴｉＯ3、ＣａＴｉＯ3、ＳｒＴｉＯ3、ＳｒＺｒＯ3、または、ＣａＺｒＯ3などを主成分とするセラミック材料からなる。これらの主成分に、Ｍｎ化合物、Ｆｅ化合物、Ｃｒ化合物、Ｃｏ化合物、Ｎｉ化合物などの主成分よりも含有量の少ない副成分が添加されていてもよい。
　コンデンサ本体１の形状は任意である。本実施形態では、コンデンサ本体１は、全体として直方体の形状を有する。全体として直方体の形状とは、例えば、直方体の角部や稜線部が丸みを帯びている形状や、直方体の表面に凹凸が存在する形状のように、完全な直方体の形状ではないが、６つの表面を有し、全体として直方体ととらえることができる形状のことである。したがって、コンデンサ本体１は、第１の主面１ａと、第２の主面１ｂと、第１の側面１ｃと、第２の側面１ｄと、第３の側面１ｅと、第４の側面１ｆとを備える。
　コンデンサ本体１の第１の主面１ａおよび第２の主面１ｂは、誘電体層２、第１の内部電極３および第２の内部電極４の積層方向Ｔに相対する表面である。コンデンサ本体１の第１の側面１ｃ～第４の側面１ｆは、コンデンサ本体１の表面のうち、第１の主面１ａおよび第２の主面１ｂ以外の表面を構成している。コンデンサ本体１の第１の側面１ｃ～第４の側面１ｆは、第１の主面１ａおよび第２の主面１ｂと直交しているが、直交していなくてもよい。
　コンデンサ本体１の寸法は任意である。例えば、積層方向Ｔにおける平面視で矩形のコンデンサ本体１の縦方向の寸法を０．３ｍｍ以上３．０ｍｍ以下、横方向の寸法を０．３ｍｍ以上３．０ｍｍ以下、積層方向Ｔにおける寸法を５０μｍ以上２００μｍ以下とすることができる。積層方向Ｔにおけるコンデンサ本体１の寸法とは、コンデンサ本体１の厚みのことである。
　第１の内部電極３および第２の内部電極４の材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いることが可能である。第１の内部電極３および第２の内部電極４は、共材として、誘電体層２に含まれる誘電体セラミックと同じセラミック材料を含んでいてもよい。その場合、第１の内部電極３および第２の内部電極４に含まれる共材の割合は、例えば、２０ｖｏｌ％以下である。
　第１の内部電極３および第２の内部電極４の厚さは任意であるが、例えば、０．３μｍ以上１．０μｍ以下程度とすることができる。第１の内部電極３および第２の内部電極４の層数は任意である。例えば、第１の内部電極３と第２の内部電極４の合計層数は、１０層以上１５０層以下程度とすることができる。
　第１の内部電極３には、後述する複数の第２のビア導体６を挿通させるために、複数の第１の貫通孔３ａが形成されている。第２の内部電極４には、後述する複数の第１のビア導体５を挿通させるために、複数の第２の貫通孔４ａが形成されている。
　積層セラミックコンデンサ１００は、第１の内部電極３と第２の内部電極４とが誘電体層２を介して対向することにより静電容量が形成される。
　コンデンサ本体１はさらに、第１のビア導体５と第２のビア導体６とを備える。本実施形態では、図１に示すように、複数の第１のビア導体５および複数の第２のビア導体６がマトリクス状に設けられている。ただし、第１のビア導体５および第２のビア導体６の配置がマトリクス状の配置に限定されることはない。第１のビア導体５および第２のビア導体６の数は、任意の数とすることができる。
　図２に示すように、第１のビア導体５は、コンデンサ本体１の第１の主面１ａから第２の主面１ｂまで積層方向Ｔに延伸する態様でコンデンサ本体１の内部に設けられ、複数の第１の内部電極３と電気的に接続されている。第１のビア導体５は、第２の内部電極４に形成されている第２の貫通孔４ａを挿通しており、第２の内部電極４とは絶縁されている。
　図２に示すように、第２のビア導体６は、コンデンサ本体１の第１の主面１ａから第２の主面１ｂまで積層方向Ｔに延伸する態様でコンデンサ本体１の内部に設けられ、複数の第２の内部電極４と電気的に接続されている。第２のビア導体６は、第１の内部電極３に形成されている第１の貫通孔３ａを挿通しており、第１の内部電極３とは絶縁されている。
　図２に示すように、第１のビア導体５および第２のビア導体６はそれぞれ、コンデンサ本体１の第２の主面１ｂに露出しているが、露出していなくてもよい。
　第１のビア導体５および第２のビア導体６の材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いることが可能である。
　第１のビア導体５および第２のビア導体６の形状は任意であるが、例えば、円柱状とすることができる。その場合の第１のビア導体５および第２のビア導体６の直径は、例えば、３０μｍ以上１５０μｍ以下程度である。また、隣り合う第１のビア導体５と第２のビア導体６との間の距離、より詳しくは、第１のビア導体５の中心と第２のビア導体６の中心との間の距離Ｌ１（図２参照）は、例えば、５０μｍ以上５００μｍ以下程度である。
　第１の外部電極１１は、コンデンサ本体１の表面のうち、第１の主面１ａおよび第２の主面１ｂのうちの少なくとも一方の主面に設けられ、第１のビア導体５と電気的に接続されている。本実施形態では、第１の外部電極１１は、コンデンサ本体１の第１の主面１ａに設けられている。第１の外部電極１１の数は、第１のビア導体５の数と同じである。上述したように、第１のビア導体５は、複数の第１の内部電極３と電気的に接続されているため、第１の外部電極１１は、複数の第１の内部電極３と電気的に接続されている。
　第２の外部電極１２は、コンデンサ本体１の表面のうち、第１の主面１ａおよび第２の主面１ｂのうちの少なくとも一方の主面に設けられ、第２のビア導体６と電気的に接続されている。本実施形態では、第２の外部電極１２は、コンデンサ本体１の第１の主面１ａに設けられている。第２の外部電極１２の数は、第２のビア導体６の数と同じである。上述したように、第２のビア導体６は、複数の第２の内部電極４と電気的に接続されているため、第２の外部電極１２は、複数の第２の内部電極４と電気的に接続されている。
　第１の外部電極１１および第２の外部電極１２の材質は任意である。本実施形態において、第１の外部電極１１および第２の外部電極１２は、めっきにより形成されるめっき電極である。めっき電極を構成する材料として、Ｃｕ、Ｎｉ、Ｓｎ等が挙げられる。めっき電極は、単層で構成されていてもよいし、複数層で構成されていてもよい。
　ダミー電極１３は、コンデンサ本体１の内部のうち、積層方向Ｔにおいて第１の内部電極３および第２の内部電極４のいずれも設けられていない外周領域２１に設けられている。図１および図２に示すように、外周領域２１は、コンデンサ本体１のうち、積層方向Ｔと直交する方向における外側部分の領域である。ダミー電極１３は、第１の内部電極３および第２の内部電極４のいずれにも電気的に接続されていない。ここでは、コンデンサ本体１のうち、外周領域２１以外の領域、すなわち、積層方向Ｔにおいて第１の内部電極３および第２の内部電極４のうちの少なくとも一方の内部電極が設けられている領域を、内周領域２２と呼ぶ。
　なお、ダミー電極１３は、コンデンサ本体１の内部のうち、積層方向Ｔにおいて第１の内部電極３および第２の内部電極４のいずれも設けられていない外周領域２１に設けられているが、後述するように、外周領域２１の全てに設けられる必要はない。すなわち、ダミー電極１３は、コンデンサ本体１の外周領域２１のうちのいずれかの位置に配置されていればよい。
　コンデンサ本体１の内部のうち、積層方向Ｔにおいて第１の内部電極３および第２の内部電極４が設けられていない外周領域２１にダミー電極１３が設けられていることにより、積層方向Ｔにおいて第１の内部電極３および第２の内部電極４のうちの少なくとも一方の内部電極が設けられている内周領域２２と、外周領域２１との間の積層方向Ｔにおけるコンデンサ本体１の厚さの差を抑制することができる。
　ダミー電極１３の材質は任意であり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属、またはそれらの金属を含む合金などを用いることが可能である。ダミー電極１３の材質は、第１の内部電極３および第２の内部電極４の材質と同じであってもよいし、異なっていてもよい。
　ダミー電極１３の厚さも任意であるが、第１の内部電極３および第２の内部電極４の厚さと同じか、またはそれに近い厚さであることが好ましい。ダミー電極１３の厚さが第１の内部電極３および第２の内部電極４の厚さと同じか、またはそれに近い厚さであることにより、コンデンサ本体１の内周領域２２と外周領域２１との間の厚さの差をより効果的に抑制することができる。
　積層方向Ｔにおけるダミー電極１３の枚数も任意であるが、積層方向Ｔにおける第１の内部電極３と第２の内部電極４との合計枚数と同じであるか、またはそれに近い数であることが好ましい。ダミー電極１３の枚数が第１の内部電極３と第２の内部電極４の合計枚数と同じであるか、またはそれに近い数であることにより、コンデンサ本体１の内周領域２２と外周領域２１との間の厚さの差をより効果的に抑制することができる。
　図３は、積層セラミックコンデンサ１００の断面のうち、ダミー電極１３が配置されている領域の拡大図である。サイズの一例として、コンデンサ本体１の側面（図３では第３の側面１ｅ）と第１の内部電極３または第２の内部電極４との間の寸法Ｌ２は、３０μｍであり、コンデンサ本体１の側面（図３では第３の側面１ｅ）から第１の内部電極３または第２の内部電極４へと向かう方向におけるダミー電極１３の寸法Ｌ３は、６μｍである。この場合、積層方向Ｔと直交する方向において、ダミー電極１３と第１の内部電極３との間の距離Ｌ４、および、ダミー電極１３と第２の内部電極４との間の距離Ｌ４は、２４μｍである。
　上記ダミー電極１３の寸法Ｌ３は、任意である。ただし、積層方向Ｔと直交する方向において、ダミー電極１３と第１の内部電極３との間の距離、および、ダミー電極１３と第２の内部電極４との間の距離Ｌ４が短くなると、ダミー電極１３が第１の内部電極３および第２の内部電極４と電気的に接続される可能性がある。このため、積層方向Ｔと直交する方向において、ダミー電極１３と第１の内部電極３との間の距離、および、ダミー電極１３と第２の内部電極４との間の距離Ｌ４は、２０μｍ以上であることが好ましい。
　図２に示すように、ダミー電極１３は、コンデンサ本体１の複数の側面１ｃ～１ｆのうちの少なくとも１つの側面に露出している。図２は、第１の側面１ｃおよび第３の側面１ｅを含む位置でコンデンサ本体１を切断したときの断面を示しており、ダミー電極１３がコンデンサ本体１の第１の側面１ｃおよび第３の側面１ｅに露出した状態を示している。
　コンデンサ本体１の外周領域２１は、図１に示すように、４つの側面１ｃ～１ｆに対応した外周部分の領域である。ダミー電極１３は、コンデンサ本体１の外周領域２１のうち、４つの側面１ｃ～１ｆのうちの少なくとも１つの側面に対応した位置に設けられている。
　図４（ａ）～（ｅ）は、ダミー電極１３の様々な配置位置パターンを説明するための積層セラミックコンデンサ１００の平面図である。図４（ａ）～（ｅ）では、外周領域２１のうち、ダミー電極１３を配置する領域２１Ｍ（以下、外周領域２１Ｍとも呼ぶ）にハッチングを施している。
　図４（ａ）は、コンデンサ本体１の外周領域２１のうち、１つの側面に対応した領域２１Ｍにダミー電極１３を配置する例を示している。図４（ａ）に示す例では、コンデンサ本体１の第１の側面１ｃに対応した外周領域２１Ｍにダミー電極１３が配置される。その場合、ダミー電極１３は、コンデンサ本体１の第１の側面１ｃに露出する。ただし、ダミー電極１３は、第１の側面１ｃ以外の他の側面１ｄ～１ｆのうちのいずれか１つの側面に露出する態様で配置されてもよい。
　図４（ｂ）は、コンデンサ本体１の外周領域２１のうち、相対する２つの側面に対応した領域２１Ｍにダミー電極１３を配置する例を示している。図４（ｂ）に示す例では、コンデンサ本体１の第１の側面１ｃおよび第３の側面１ｅに対応した外周領域２１Ｍにダミー電極１３が配置される。その場合、ダミー電極１３は、コンデンサ本体１の第１の側面１ｃおよび第３の側面１ｅにそれぞれ露出する。ただし、ダミー電極１３は、コンデンサ本体１の第２の側面１ｄおよび第４の側面１ｆにそれぞれ露出する態様で配置されてもよい。図４（ｂ）に示す構成の積層セラミックコンデンサ１００は、図４（ａ）に示す構成の積層セラミックコンデンサ１００と比べてダミー電極１３が配置される領域が増えるので、強度が高くなる。
　図４（ｃ）は、コンデンサ本体１の外周領域２１のうち、隣接する２つの側面に対応した領域２１Ｍにダミー電極１３を配置する例を示している。図４（ｃ）に示す例では、コンデンサ本体１の第１の側面１ｃおよび第４の側面１ｆに対応した外周領域２１Ｍにダミー電極１３が配置される。その場合、ダミー電極１３は、コンデンサ本体１の第１の側面１ｃおよび第４の側面１ｆにそれぞれ露出する。ただし、ダミー電極１３は、コンデンサ本体１の第１の側面１ｃおよび第２の側面１ｄにそれぞれ露出する態様で配置されてもよいし、第２の側面１ｄおよび第３の側面１ｅにそれぞれ露出する態様で配置されてもよいし、第３の側面１ｅおよび第４の側面１ｆにそれぞれ露出する態様で配置されてもよい。図４（ｃ）に示す構成の積層セラミックコンデンサ１００は、図４（ａ）に示す構成の積層セラミックコンデンサ１００と比べてダミー電極１３が配置される領域が増えるので、強度が高くなる。
　図４（ｄ）は、コンデンサ本体１の外周領域２１のうち、３つの側面に対応した領域２１Ｍにダミー電極１３を配置する例を示している。図４（ｄ）に示す例では、コンデンサ本体１の第１の側面１ｃ、第２の側面１ｄおよび第４の側面１ｆに対応した外周領域２１Ｍにダミー電極１３が配置される。その場合、ダミー電極１３は、コンデンサ本体１の第１の側面１ｃ、第２の側面１ｄおよび第４の側面１ｆにそれぞれ露出する。すなわち、コンデンサ本体１の第３の側面１ｅのみ、ダミー電極１３は露出しない。ただし、ダミー電極１３が露出しない側面が第３の側面１ｅに限定されることはなく、第１の側面１ｃ、第２の側面１ｄまたは第４の側面１ｆであってもよい。図４（ｄ）に示す構成の積層セラミックコンデンサ１００は、図４（ａ）～（ｃ）に示す構成の積層セラミックコンデンサ１００と比べてダミー電極１３が配置される領域が増えるので、強度が高くなる。
　図４（ｅ）は、コンデンサ本体１の外周領域２１のうち、全ての側面１ｃ～１ｆに対応した領域２１Ｍにダミー電極１３を配置する例である。その場合、ダミー電極１３は、コンデンサ本体１の第１の側面１ｃ、第２の側面１ｄ、第３の側面１ｅおよび第４の側面１ｆの全てにそれぞれ露出する。図４（ｅ）に示す構成の積層セラミックコンデンサ１００は、コンデンサ本体１の外周領域２１のうち、全ての側面１ｃ～１ｆに対応した領域２１Ｍにダミー電極１３が配置されるので、図４（ａ）～（ｄ）に示す構成の積層セラミックコンデンサ１００と比べて、強度が高くなる。また、全ての側面１ｃ～１ｆに対応した外周領域２１Ｍにダミー電極１３が配置されることにより、コンデンサ本体１の内周領域２２と外周領域２１との間の厚さの差をより効果的に抑制することができる。このため、ダミー電極１３は、コンデンサ本体１の全ての側面１ｃ～１ｆに対応した外周領域２１Ｍに配置されて、全ての側面１ｃ～１ｆに露出する構成であることが好ましい。
　また、図４（ｅ）以外の構成では、ダミー電極１３が露出している側面と、露出していない側面が存在するため、積層セラミックコンデンサ１００の向きを区別することが可能となる。例えば、積層方向Ｔから見た積層セラミックコンデンサ１００の形状が正方形であれば、積層セラミックコンデンサ１００の向きを区別することができない。このため、例えば、第１の外部電極１１および第２の外部電極１２を含む複数の外部電極のうち、第１の側面１ｃおよび第４の側面１ｆに近い左上の外部電極のみのサイズを大きくしたい場合に、左上の外部電極を特定することができない。
　しかしながら、図４（ａ）に示すように、第１の側面１ｃに対応した領域２１Ｍにダミー電極１３を設けると、第１の側面１ｃにダミー電極１３が露出するので、第１の側面１ｃおよび第４の側面１ｆに近い左上の外部電極を特定することが可能となる。
　このため、ダミー電極１３の配置の自由度がある場合において、積層セラミックコンデンサ１００の向きを区別する必要がある場合に、特定したい側面に露出するようにダミー電極１３を配置することが可能である。このように、コンデンサ本体１を、ダミー電極１３が露出する側面と露出しない側面とを有する構成とすることにより、平面視で積層セラミックコンデンサ１００の向きを区別できない場合でも、側面を確認することにより、積層セラミックコンデンサ１００の向きを区別することが可能となる。
　（積層セラミックコンデンサの製造方法）
　上述した積層セラミックコンデンサ１００の製造方法の一例について、図５に示すフローチャートを参照しながら説明する。
　図５のステップＳ１では、セラミックグリーンシート、内部電極用導電性ペースト、および、ダミー電極用導電性ペーストをそれぞれ用意する。セラミックグリーンシートは、公知のものを用いることが可能であり、例えば、セラミック粉体と樹脂成分と溶媒とを含むセラミックスラリーを基材の上に塗工して乾燥させることにより、得ることができる。
　内部電極用導電性ペーストは、第１の内部電極３および第２の内部電極４を形成するための導電性ペーストであり、公知のものを用いることが可能である。内部電極用導電性ペーストは、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属またはその前駆体からなる粒子と溶媒とを含む。内部電極用導電性ペーストには、さらに分散剤やバインダとなる樹脂成分が含まれていてもよい。
　ダミー電極用導電性ペーストは、ダミー電極１３を形成するための導電性ペーストであり、例えば、内部電極用導電性ペーストと同じものを用いる。ただし、ダミー電極用導電性ペーストとして、内部電極用導電性ペーストとは異なる導電性ペーストを用意してもよい。
　ステップＳ１に続くステップＳ２では、用意したセラミックグリーンシート３１に、内部電極用導電性ペースト３２およびダミー電極用導電性ペースト３３を印刷等の方法で塗工することによって、電極パターンを形成する（図６（ａ））。ここでは、複数の積層セラミックコンデンサ１００を一度に製造することが可能な電極パターンを形成する。
　なお、図１および図２に示す積層セラミックコンデンサ１００には、第１のビア導体５および第２のビア導体６を含むビア導体が６行６列の配列で合計３６個含まれているが、ここでは、図面のスペースの関係上、３行３列で合計９個のビア導体を含む積層セラミックコンデンサを製造するものとして説明する。
　内部電極用導電性ペースト３２は、第１の内部電極３および第２の内部電極４を形成する位置に塗工する。ダミー電極用導電性ペースト３３は、ダミー電極１３を形成する位置、すなわち、セラミックグリーンシート３１の積層方向において、内部電極用導電性ペースト３２が塗工されない領域に塗工する。
　ただし、ダミー電極用導電性ペースト３３は、ダミー電極１３を形成する位置に応じて塗工すればよく、セラミックグリーンシート３１の積層方向において、内部電極用導電性ペースト３２が塗工されない全ての領域に塗工する必要はない。また、内部電極用導電性ペースト３２が塗工された全てのセラミックグリーンシート３１にダミー電極用導電性ペースト３３を塗工する必要もない。ただし、製造される積層セラミックコンデンサ１００において、コンデンサ本体１の内周領域２２と外周領域２１との間の厚さの差を抑制するためには、内部電極用導電性ペースト３２が塗工される全てのセラミックグリーンシート３１にダミー電極用導電性ペースト３３を塗工することが好ましい。
　ステップＳ２に続くステップＳ３では、内部電極用導電性ペースト３２およびダミー電極用導電性ペースト３３が塗工されたセラミックグリーンシート３１を複数枚積層することにより、マザー積層体４０を作製する（図６（ｂ））。マザー積層体４０を作製する際、積層方向の外側に、電極パターンが形成されていないセラミックグリーンシート３１を配置してもよい。ここでは、複数枚のセラミックグリーンシート３１を積層した後、積層方向にプレスすることによって、マザー積層体４０を作製する。プレスの方法は任意であり、例えば、剛体プレスや静水圧プレス等が利用可能である。
　ステップＳ３に続くステップＳ４では、マザー積層体４０に、積層方向に延伸する複数の貫通孔を形成し、形成した複数の貫通孔にビア導体用導電性ペースト３４を充填する（図６（ｃ））。貫通孔は、任意の方法により形成することが可能であり、例えば、レーザにより形成する。ビア導体用導電性ペースト３４は、第１のビア導体５および第２のビア導体６を形成するための導電性ペーストであり、例えば、Ｎｉ、Ｃｕ、Ａｇ、Ｐｄ、Ｐｔ、Ｆｅ、Ｔｉ、Ｃｒ、ＳｎまたはＡｕなどの金属またはその前駆体からなる粒子と溶媒とを含む。ビア導体用導電性ペースト３４には、さらに分散剤やバインダとなる樹脂成分が含まれていてもよい。
　ステップＳ４に続くステップＳ５では、セラミックグリーンシート３１の積層方向において内部電極用導電性ペースト３２が塗工されていない位置でマザー積層体４０を切断して、複数の未焼成チップ４１に個片化する（図６（ｄ））。上述したように、ダミー電極用導電性ペースト３３は、セラミックグリーンシート３１のうち、積層方向において内部電極用導電性ペースト３２が塗工されない領域に塗工されている。したがって、マザー積層体４０は、ダミー電極用導電性ペースト３３が塗工されている位置で切断する。ただし、上述したように、ダミー電極用導電性ペースト３３は、セラミックグリーンシート３１の積層方向において、内部電極用導電性ペースト３２が塗工されない全ての領域に塗工する必要はないので、ダミー電極用導電性ペースト３３が塗工されていない位置で切断される場合もある。マザー積層体４０の切断は、例えば、押切り、ダイシング、レーザ切断などの方法により行うことができる。
　ステップＳ５に続くステップＳ６では、図７（ａ）に示すように、基体５１を用意する。基体５１の材質、形状等は任意であり、例えば、表裏対向する一対の主面を備えたセラミックの板を使用する。
　ステップＳ６に続くステップＳ７では、同じく図７（ａ）に示すように、基体５１の少なくとも一方の主面上に、導電層５２を形成する。導電層５２の材質、状態等は任意であり、例えば、基体５１の一方の主面上に導電性ペーストを塗工することによって、導電層５２を形成する。導電性ペーストの主材料の材質は任意であり、合金を含む種々の金属の１つまたは複数を使用することができる。なお、この段階で基体５１を加熱して導電性ペーストを基体５１に焼き付けるようにしてもよい。
　なお、上述したステップＳ６～Ｓ７の工程は、ステップＳ１～Ｓ５の工程より先に行ってもよいし、ステップＳ１～Ｓ５の工程と並行して行ってもよい。
　ステップＳ７に続くステップＳ８では、図７（ｂ）に示すように、個片化した未焼成チップ４１の表面のうち、ビア導体用導電性ペースト３４が露出している表面を、基体５１の導電層５２に取り付ける。未焼成チップ４１を基体５１の導電層５２に取り付ける方法は任意である。例えば、未焼成チップ４１の粘着力を利用してもよいし、導電層接着剤を用いて未焼成チップ４１を導電層５２に取り付けてもよい。
　ステップＳ８に続くステップＳ９では、基体５１の導電層５２に取り付けた状態で、未焼成チップ４１を焼成する。これにより、図７（ｃ）に示すように、焼成後のチップであるコンデンサ本体１が得られる。このとき、導電層５２も焼成されて、導電性ペーストから金属膜になる。このため、導電層５２は、第１のビア導体５および第２のビア導体６と電気的に接続されている。この状態では、コンデンサ本体１の第１の主面１ａに第１のビア導体５および第２のビア導体６が露出している。
　ステップＳ９に続くステップＳ１０では、図７（ｄ）に示すように、コンデンサ本体１に第１の外部電極１１および第２の外部電極１２を形成する。ここでは、コンデンサ本体１の第１の主面１ａに露出している第１のビア導体５および第２のビア導体６の上にめっきを施すことによって、第１の外部電極１１および第２の外部電極１２を形成する。具体的には、導電層５２に電流を流して、露出している第１のビア導体５および第２のビア導体６に電解めっきを施すことによって、第１の外部電極１１および第２の外部電極１２を形成する。
　このように、導電層５２に電流を流すことによる電解めっきを施すことにより、コンデンサ本体１の第１の主面１ａに露出している第１のビア導体５および第２のビア導体６の上にのみめっきを施すことができる。すなわち、コンデンサ本体１の側面には、ダミー電極１３が露出しているが、ダミー電極１３は、導電層５２と電気的に接続されていないので、めっきは施されない。
　最後に、図７（ｅ）に示すように、第１の外部電極１１および第２の外部電極１２が形成されたコンデンサ本体１を、基体５１の導電層５２から取り外す。以上の工程により、積層セラミックコンデンサ１００が得られる。
　（実施例）
　図８（ａ）は、本実施形態における積層セラミックコンデンサ１００の積層方向Ｔにおける厚みの分布を示す図であり、図８（ｂ）は、ダミー電極が設けられていない従来の積層セラミックコンデンサの積層方向Ｔにおける厚みの分布を示す図である。図８（ａ）、（ｂ）において、横軸は、積層セラミックコンデンサの対向する一対の側面間の距離を表し、縦軸は、積層方向Ｔにおける積層セラミックコンデンサの厚みを示す。
　本実施形態における積層セラミックコンデンサ１００では、ダミー電極が設けられていない従来の積層セラミックコンデンサと比べて、外周領域２１と内周領域２２との間の厚みの差が１０μｍ程度改善された。
　続いて、ダミー電極１３の寸法を変更した３種類の積層セラミックコンデンサを作製して、特性について調べた。ダミー電極１３の寸法は、積層セラミックコンデンサの側面から第１の内部電極３または第２の内部電極４へと向かう方向における寸法Ｌ３（図３参照）を意味する。ここでは、ダミー電極１３の寸法が小さいパターンＡの積層セラミックコンデンサ、パターンＡの積層セラミックコンデンサと比べてダミー電極１３の寸法が大きいパターンＢの積層セラミックコンデンサ、パターンＢの積層セラミックコンデンサと比べてダミー電極１３の寸法が大きいパターンＣの積層セラミックコンデンサを作成した。パターンＣの積層セラミックコンデンサにおいて、ダミー電極１３の寸法は、内部電極と接触するほど大きい。
　図９（ａ）、（ｂ）、（ｃ）はそれぞれ、パターンＡ、パターンＢ、パターンＣの積層セラミックコンデンサを製造するためのダミー電極用導電性ペースト３３の印刷パターンを説明するための図である。図９（ａ）～（ｃ）はいずれも、セラミックグリーンシート３１の上に、内部電極用導電性ペースト３２とダミー電極用導電性ペースト３３を塗工した状態を示している。図９（ａ）に示す印刷パターンでは、ダミー電極用導電性ペースト３３の幅は６０μｍであり、図９（ｂ）に示す印刷パターンでは、ダミー電極用導電性ペースト３３の幅は１１２μｍである。図９（ｃ）に示す印刷パターンでは、内部電極用導電性ペースト３２が塗工されていない全ての領域にダミー電極用導電性ペースト３３を塗工した。図９（ａ）～（ｃ）では、未焼成チップを構成する領域を点線で示している。なお、図９（ｂ）に示す印刷パターンでは、ダミー電極用導電性ペースト３３が交差する位置は、印刷のつぶれを抑制するために、ダミー電極用導電性ペースト３３を塗工していない。
　パターンＡとパターンＢの積層セラミックコンデンサは、本発明の積層セラミックコンデンサであるが、パターンＣの積層セラミックコンデンサは、ダミー電極が内部電極と電気的に接続されているため、本発明の積層セラミックコンデンサではない。
　＜焼成前の断面観察＞
　パターンＡ、パターンＢ、パターンＣの積層セラミックコンデンサの焼成前の端面の断面を確認したところ、パターンＣの積層セラミックコンデンサでは、外周端部の外層がめくれ上がっていた。これは、セラミックグリーンシート３１のうち、内部電極用導電性ペースト３２が塗工されていない全ての領域にダミー電極用導電性ペースト３３が塗工されるため、層間の密着性が低下し、個片化するための切断時にめくれあがったものと考えられる。一方、パターンＡおよびパターンＢの積層セラミックコンデンサでは、上記のようなセラミックグリーンシートのめくれ上がりは見られなかった。
　＜段差と容量＞
　図１０（ａ）、（ｂ）、（ｃ）はそれぞれ、パターンＡ、パターンＢ、パターンＣの積層セラミックコンデンサの積層方向Ｔにおける厚みの分布を示す図である。図１０（ａ）～（ｃ）において、横軸は、積層セラミックコンデンサの対向する一対の側面間の距離を表し、縦軸は、積層方向Ｔにおける積層セラミックコンデンサの厚みを示す。なお、パターンＡの積層セラミックコンデンサにおけるダミー電極１３の最大寸法は１３μｍであり、パターンＢの積層セラミックコンデンサにおけるダミー電極１３の最大寸法は４４μｍであった。
　パターンＣの積層セラミックコンデンサでは、焼成後も誘電体層の外周端部の外層がめくれ上がっていることが確認できた。また、めくれ上がった隙間にダミー電極１３が巻き込まれて、積層方向Ｔに隣接するダミー電極１３同士が電気的に接続され、それにより、積層方向に隣接する内部電極同士が電気的に接続されていることが確認できた。
　これに対して、パターンＡおよびパターンＢの積層セラミックコンデンサでは、誘電体層のめくれ上がりは見られず、特性上の問題も生じていないことが確認できた。パターンＡの積層セラミックコンデンサの容量は４３６ｎＦであり、パターンＢの積層セラミックコンデンサの容量は、３９６ｎＦであった。また、パターンＡおよびパターンＢの積層セラミックコンデンサでは、内周領域と外周領域との厚さの差は、±１０μｍ以内に抑えられている。
　なお、パターンＢの積層セラミックコンデンサは、パターンＡの積層セラミックコンデンサと比べて、ダミー電極１３の寸法が大きく、そのため、外周領域が膨らんでしまう。このため、パターンＢの積層セラミックコンデンサと比べて、ダミー電極１３の寸法が小さいパターンＡの積層セラミックコンデンサの方が外周領域の膨らみが小さいので好ましい。
　本発明は、上記実施形態に限定されるものではなく、本発明の範囲内において、種々の応用、変形を加えることが可能である。
　例えば、第１の外部電極１１および第２の外部電極１２は、コンデンサ本体１の第１の主面１ａにのみ設けられているが、第２の主面１ｂにも設けられていてもよい。その場合、第１の外部電極１１は、コンデンサ本体１の第１の主面１ａおよび第２の主面１ｂに設けられ、第１のビア導体５と電気的に接続されている。また、第２の外部電極１２は、コンデンサ本体１の第１の主面１ａおよび第２の主面１ｂに設けられ、第２のビア導体６と電気的に接続されている。コンデンサ本体１の第２の主面１ｂ側の第１の外部電極１１および第２の外部電極１２は、第１の主面１ａ側の第１の外部電極１１および第２の外部電極１２を形成した後、コンデンサ本体１の第１の主面１ａを基体５１の導電層５２に取り付けて、上述したように、導電層５２に電流を流すことによる電解めっきを施すことによって形成することが可能である。
　また、第１の外部電極１１は、コンデンサ本体１の第１の主面１ａに設けられ、第２の外部電極１２は、コンデンサ本体１の第２の主面１ｂに設けられる構成としてもよい。
１　　　コンデンサ本体
２　　　誘電体層
３　　　第１の内部電極
４　　　第２の内部電極
５　　　第１のビア導体
６　　　第２のビア導体
１１　　第１の外部電極
１２　　第２の外部電極
１３　　ダミー電極
２１　　外周領域
２２　　内周領域
３１　　セラミックグリーンシート
３２　　内部電極用導電性ペースト
３３　　ダミー電極用導電性ペースト
３４　　ビア導体用導電性ペースト
４０　　マザー積層体
４１　　未焼成チップ
５１　　基体
５２　　導電層
１００　積層セラミックコンデンサ

Claims (7)

  1. 　複数の誘電体層と、複数の第１の内部電極と、複数の第２の内部電極とが積層されたコンデンサ本体と、
    　前記コンデンサ本体の内部に設けられ、複数の前記第１の内部電極と電気的に接続されている第１のビア導体と、
    　前記コンデンサ本体の内部に設けられ、複数の前記第２の内部電極と電気的に接続されている第２のビア導体と、
    　前記コンデンサ本体の表面のうち、前記誘電体層、前記第１の内部電極および前記第２の内部電極の積層方向に相対する第１の主面および第２の主面のうちの少なくとも一方の主面に設けられ、前記第１のビア導体と電気的に接続されている第１の外部電極と、
    　前記コンデンサ本体の前記第１の主面および前記第２の主面のうちの少なくとも一方の主面に設けられ、前記第２のビア導体と電気的に接続されている第２の外部電極と、
    　前記コンデンサ本体の内部のうち、前記積層方向において前記第１の内部電極および前記第２の内部電極が設けられていない外周領域に設けられ、前記第１の内部電極および前記第２の内部電極のいずれにも電気的に接続されていないダミー電極と、
    を備えていることを特徴とする積層セラミックコンデンサ。
  2. 　前記ダミー電極は、前記コンデンサ本体の表面のうち、前記第１の主面および前記第２の主面以外の表面である複数の側面のうちの少なくとも１つの側面に露出していることを特徴とする請求項１に記載の積層セラミックコンデンサ。
  3. 　前記ダミー電極は、前記コンデンサ本体の全ての前記側面に露出していることを特徴とする請求項２に記載の積層セラミックコンデンサ。
  4. 　前記積層方向における前記ダミー電極の枚数は、前記積層方向における前記第１の内部電極と前記第２の内部電極との合計枚数と同じであることを特徴とする請求項１～３のいずれか一項に記載の積層セラミックコンデンサ。
  5. 　前記ダミー電極の厚さは、前記第１の内部電極および前記第２の内部電極の厚さと同じであることを特徴とする請求項１～４のいずれか一項に記載の積層セラミックコンデンサ。
  6. 　前記積層方向と直交する方向において、前記ダミー電極と前記第１の内部電極との間の距離、および、前記ダミー電極と前記第２の内部電極との間の距離は、２０μｍ以上であることを特徴とする請求項１～５のいずれか一項に記載の積層セラミックコンデンサ。
  7. 　前記第１の外部電極および前記第２の外部電極は、めっき電極であることを特徴とする請求項１～６のいずれか一項に記載の積層セラミックコンデンサ。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194617A (ja) * 2005-12-22 2007-08-02 Ngk Spark Plug Co Ltd 配線基板内蔵用コンデンサ及び配線基板
JP2009027125A (ja) * 2007-06-21 2009-02-05 Ngk Spark Plug Co Ltd 配線基板内蔵用部品及びその製造方法、配線基板
JP2021048261A (ja) * 2019-09-18 2021-03-25 株式会社村田製作所 積層コンデンサおよび積層コンデンサ群

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007194617A (ja) * 2005-12-22 2007-08-02 Ngk Spark Plug Co Ltd 配線基板内蔵用コンデンサ及び配線基板
JP2009027125A (ja) * 2007-06-21 2009-02-05 Ngk Spark Plug Co Ltd 配線基板内蔵用部品及びその製造方法、配線基板
JP2021048261A (ja) * 2019-09-18 2021-03-25 株式会社村田製作所 積層コンデンサおよび積層コンデンサ群

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