WO2023112520A1 - 半導体装置、電子機器、及びウエハ - Google Patents

半導体装置、電子機器、及びウエハ Download PDF

Info

Publication number
WO2023112520A1
WO2023112520A1 PCT/JP2022/040523 JP2022040523W WO2023112520A1 WO 2023112520 A1 WO2023112520 A1 WO 2023112520A1 JP 2022040523 W JP2022040523 W JP 2022040523W WO 2023112520 A1 WO2023112520 A1 WO 2023112520A1
Authority
WO
WIPO (PCT)
Prior art keywords
wafer
distance
wiring
center
plan
Prior art date
Application number
PCT/JP2022/040523
Other languages
English (en)
French (fr)
Inventor
宣年 藤井
健吾 琴尾
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ソニーセミコンダクタソリューションズ株式会社 filed Critical ソニーセミコンダクタソリューションズ株式会社
Priority to CN202280080470.6A priority Critical patent/CN118355475A/zh
Publication of WO2023112520A1 publication Critical patent/WO2023112520A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • the present technology (technology according to the present disclosure) relates to semiconductor devices, electronic devices, and wafers, and particularly relates to semiconductor devices, electronic devices, and wafers formed by bonding wafers together.
  • Patent Document 1 discloses forming a substrate having an SOI (Silicon on Insulator) structure by bonding substrates together. More specifically, Patent Literature 1 discloses that while one substrate is held in a convex shape, both substrates are brought into contact with each other at their central portions and are bonded together. This prevents air bubbles from entering between the substrates.
  • SOI Silicon on Insulator
  • the wafers are electrically connected by bonding the connection pads provided on one wafer to the connection pads provided on the other wafer.
  • the wafers when bonding the wafers together, if one of the wafers is warped and bonded together, one wafer may be stretched more in the radial direction than the other wafer.
  • An object of the present technology is to provide a semiconductor device, an electronic device, and a wafer in which a large misalignment between connection pads is suppressed.
  • a semiconductor device is a set of two semiconductor layers, each of which is interposed between the semiconductor layers and provided on an insulating film, and includes a connection pad, a wiring, and the connection.
  • An electronic device includes the semiconductor device, and an optical system that forms an image of light from a subject on the semiconductor device.
  • One has a photoelectric conversion section capable of performing photoelectric conversion on incident light.
  • a wafer according to an aspect of the present technology includes a laminated body having a semiconductor layer and a wiring layer laminated on the semiconductor layer, and a plurality of laminated bodies arranged in a matrix in a plan view, each having an integrated circuit fabricated thereon.
  • the wiring layer is a set provided on an insulating film and constituting a part of the integrated circuit for each of the chip regions, comprising a connection pad, a wire, and the connection pad a plurality of sets including vias connected to the wiring, the centers of the connection pads being separated from the centers of the vias by a first distance in a first direction for each of the chip regions, and is the direction toward the center or edge of the laminate in plan view.
  • FIG. 1 is a diagram illustrating bonded wafers according to a first embodiment of the present technology
  • FIG. 1 is a chip layout diagram showing a configuration example of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is a block diagram showing a configuration example of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is an equivalent circuit diagram of a pixel of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is a vertical cross-sectional view showing a cross-sectional configuration of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is a diagram illustrating bonded wafers according to a first embodiment of the present technology
  • FIG. 1 is a chip layout diagram showing a configuration example of a photodetector according to a first embodiment of the present technology
  • FIG. 1 is a block diagram showing a configuration example of a photodetector according to a first embodiment of
  • FIG. 1C is a view showing the configuration of the joint surface of the first wafer and the second wafer when the third wafer shown in FIG. 1B is seen through from the direction A;
  • FIG. 6B is a vertical cross-sectional view showing the cross-sectional configuration of the chip region when cross-sectionally viewed along the BB section line of FIG. 6A;
  • FIG. 6B is a vertical cross-sectional view showing the cross-sectional configuration of the chip region when cross-sectionally viewed along the CC section line of FIG. 6A;
  • 6B is a diagram schematically showing one row in the X direction including the chip area at the center of the wafer among the chip areas in FIG. 6A;
  • FIG. 11 is a vertical cross-sectional view showing a cross-sectional configuration of a main part of a photodetector according to a third embodiment of the present technology;
  • FIG. 11 is a diagram showing the structure of the bonding surface of the second wafer to the first wafer when the third wafer after bonding according to the third embodiment is seen through from a direction perpendicular to the bonding surface;
  • It is process sectional drawing which shows the manufacturing method of the photon detection apparatus which concerns on 3rd Embodiment of this technique.
  • FIG. 11 is a vertical cross-sectional view showing a cross-sectional configuration of a main part of a photodetector according to a fourth embodiment of the present technology; It is a figure which shows schematic structure of an electronic device.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system;
  • FIG. 3 is a block diagram showing an example of functional configurations of a camera head and a CCU;
  • FIG. It is a figure which shows the method of bonding the conventional wafers together. It is a figure which shows the conventional bonded wafer.
  • first to sixth embodiments are examples of devices and methods for embodying the technical idea of the present technology, and the technical idea of the present technology is The material, shape, structure, arrangement, etc. are not specified as follows. Various modifications can be made to the technical idea of the present technology within the technical scope defined by the claims.
  • CMOS Complementary Metal Oxide Semiconductor
  • 17A and 17B are diagrams schematically illustrating conventional wafer-on-wafer bonding (WoW). 17A and 17B, a first wafer W1 including a first semiconductor layer 20 and a first wiring layer 30 stacked on the first semiconductor layer 20; A method of obtaining the third wafer W3 by bonding the second wafer W2 including the laminated second wiring layer 40 together will be described.
  • WoW wafer-on-wafer bonding
  • the first wafer W1 and the second wafer W2 are opposed to each other with a gap therebetween so that the wiring layers face each other, and the wafers are positioned. Then, the first wafer W1 is bonded to the second wafer W2 from the center of the wafer by pressing the center of the first wafer W1 that is curved toward the second wafer W2. Thus, a third wafer W3 having the first wafer W1 and the second wafer W2 is obtained.
  • the first wafer W1 is stuck while being pressed in a warped state, it stretches in the radial direction and increases in size in the radial direction. Therefore, as shown in FIG.
  • the first connection pads 32 are provided in advance near the center of the first wafer W1 in plan view. Therefore, as shown in FIG. 1B, even when the first wafer W1 and the second wafer W2 are bonded together by the same method, the first connection pads 32 and the second connection pads 32 and the second connection pads 32 are separated from each other in the portion near the edge of the third wafer W3 as shown in FIG. 1B. It is possible to suppress a large misalignment with the 2-connection pad 42 .
  • the photodetector 1 is a semiconductor device. As shown in FIG. 2, the photodetector 1 according to the first embodiment of the present technology mainly includes a semiconductor chip 2 having a square two-dimensional planar shape when viewed from above. That is, the photodetector 1 is mounted on the semiconductor chip 2 . As shown in FIG. 12, the photodetector 1 takes in image light (incident light 106) from a subject through an optical system (optical lens) 102, and the amount of incident light 106 formed on an imaging plane is is converted into an electric signal for each pixel and output as a pixel signal.
  • image light incident light 106
  • optical system optical lens
  • the semiconductor chip 2 on which the photodetector 1 is mounted has a square-shaped pixel region 2A provided in the center and this A peripheral region 2B is provided outside the pixel region 2A so as to surround the pixel region 2A.
  • the pixel area 2A is a light receiving surface that receives light condensed by the optical system 102 shown in FIG. 12, for example.
  • a plurality of pixels 3 are arranged in a matrix on a two-dimensional plane including the X direction and the Y direction.
  • the pixels 3 are arranged repeatedly in each of the X and Y directions that intersect each other within a two-dimensional plane.
  • the X direction and the Y direction are orthogonal to each other as an example.
  • a direction orthogonal to both the X direction and the Y direction is the Z direction (thickness direction, stacking direction).
  • the direction perpendicular to the Z direction is the horizontal direction.
  • a plurality of electrode pads (bonding pads) 14 are arranged in the peripheral region 2B.
  • the semiconductor chip 2 includes a logic circuit 13 including a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, an output circuit 7, a control circuit 8, and the like.
  • the logic circuit 13 is composed of a CMOS (Complementary MOS) circuit having, for example, an n-channel conductivity type MOSFET (Metal Oxide Semiconductor Field Effect Transistor) and a p-channel conductivity type MOSFET as field effect transistors.
  • CMOS Complementary MOS
  • the vertical driving circuit 4 is composed of, for example, a shift register.
  • the vertical drive circuit 4 sequentially selects desired pixel drive lines 10, supplies pulses for driving the pixels 3 to the selected pixel drive lines 10, and drives the pixels 3 in row units. That is, the vertical drive circuit 4 sequentially selectively scans the pixels 3 in the pixel region 2A in the vertical direction row by row, and outputs signals from the pixels 3 based on the signal charges generated by the photoelectric conversion elements of the pixels 3 according to the amount of received light.
  • a pixel signal is supplied to the column signal processing circuit 5 through the vertical signal line 11 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 3, and performs signal processing such as noise removal on the signals output from the pixels 3 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing pixel-specific fixed pattern noise.
  • a horizontal selection switch (not shown) is connected between the output stage of the column signal processing circuit 5 and the horizontal signal line 12 .
  • the horizontal driving circuit 6 is composed of, for example, a shift register.
  • the horizontal driving circuit 6 sequentially outputs a horizontal scanning pulse to the column signal processing circuit 5 to select each of the column signal processing circuits 5 in order, and the pixels subjected to the signal processing from each of the column signal processing circuits 5 are selected.
  • a signal is output to the horizontal signal line 12 .
  • the output circuit 7 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed signal.
  • signal processing for example, buffering, black level adjustment, column variation correction, and various digital signal processing can be used.
  • the control circuit 8 generates a clock signal and a control signal that serve as references for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. The control circuit 8 then outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • FIG. 4 is an equivalent circuit diagram showing a configuration example of the pixel 3.
  • the pixel 3 includes a photoelectric conversion element PD, a charge accumulation region (floating diffusion) FD for accumulating (holding) signal charges photoelectrically converted by the photoelectric conversion element PD, and photoelectrically converted by the photoelectric conversion element PD. and a transfer transistor TR for transferring the signal charge to the charge accumulation region FD.
  • the pixel 3 also includes a readout circuit 15 electrically connected to the charge accumulation region FD.
  • the photoelectric conversion element PD generates signal charges according to the amount of light received.
  • the photoelectric conversion element PD also temporarily accumulates (holds) the generated signal charges.
  • the photoelectric conversion element PD has a cathode side electrically connected to the source region of the transfer transistor TR, and an anode side electrically connected to a reference potential line (for example, ground).
  • a photodiode for example, is used as the photoelectric conversion element PD.
  • the drain region of the transfer transistor TR is electrically connected to the charge storage region FD.
  • a gate electrode of the transfer transistor TR is electrically connected to a transfer transistor drive line among the pixel drive lines 10 (see FIG. 3).
  • the charge accumulation region FD temporarily accumulates and holds signal charges transferred from the photoelectric conversion element PD via the transfer transistor TR.
  • the readout circuit 15 reads out the signal charge accumulated in the charge accumulation region FD and outputs a pixel signal based on the signal charge.
  • the readout circuit 15 includes, but is not limited to, pixel transistors such as an amplification transistor AMP, a selection transistor SEL, and a reset transistor RST. These transistors (AMP, SEL, RST) have a gate insulating film made of, for example, a silicon oxide film ( SiO2 film), a gate electrode, and a pair of main electrode regions functioning as a source region and a drain region. It consists of MOSFETs.
  • These transistors may be MISFETs (Metal Insulator Semiconductor FETs) whose gate insulating film is a silicon nitride film (Si 3 N 4 film) or a laminated film of a silicon nitride film and a silicon oxide film.
  • MISFETs Metal Insulator Semiconductor FETs
  • the amplification transistor AMP has a source region electrically connected to the drain region of the selection transistor SEL, and a drain region electrically connected to the power supply line Vdd and the drain region of the reset transistor.
  • a gate electrode of the amplification transistor AMP is electrically connected to the charge storage region FD and the source region of the reset transistor RST.
  • the selection transistor SEL has a source region electrically connected to the vertical signal line 11 (VSL) and a drain electrically connected to the source region of the amplification transistor AMP.
  • a gate electrode of the select transistor SEL is electrically connected to a select transistor drive line among the pixel drive lines 10 (see FIG. 3).
  • the reset transistor RST has a source region electrically connected to the charge storage region FD and the gate electrode of the amplification transistor AMP, and a drain region electrically connected to the power supply line Vdd and the drain region of the amplification transistor AMP.
  • a gate electrode of the reset transistor RST is electrically connected to a reset transistor drive line among the pixel drive lines 10 (see FIG. 3).
  • the photodetector 1 (semiconductor chip 2) includes a first semiconductor layer 20 having a first surface S1 and a second surface S2 located opposite to each other, a first wiring layer 30, and a second wiring layer 40. , and the second semiconductor layer 50 in this order.
  • the photodetector 1 (semiconductor chip 2) is not limited to this, but for example, an insulating film 61, a color filter 62, and an on-chip lens 63 are laminated in that order on the second surface S2.
  • the insulating film 61 is made of, for example, silicon oxide (SiO 2 ), although not limited to this.
  • the insulating film 61 also functions as a planarizing film.
  • a color filter 62 and an on-chip lens 63 are provided for each pixel 3, respectively.
  • the color filter 62 and the on-chip lens 63 are made of resin material, for example. Incident light passes through the on-chip lens 63 and is collected by the photoelectric conversion unit 21, which will be described later.
  • the color filter 62 color-separates incident light to the first semiconductor layer 20 .
  • the first semiconductor layer 20 (semiconductor layer) is composed of a semiconductor substrate.
  • the first semiconductor layer 20 is composed of, for example, a single crystal silicon substrate, although not limited thereto. More specifically, the first semiconductor layer 20 is composed of, but not limited to, a single crystal silicon substrate of a first conductivity type (for example, p-type), for example.
  • the second surface S2 of the first semiconductor layer 20 is sometimes referred to as a light incident surface or back surface, and the first surface S1 is sometimes referred to as an element forming surface or main surface.
  • a semiconductor region 21 of a second conductivity type (for example, n-type) is provided for each pixel 3 in a portion of the first semiconductor layer 20 corresponding to the pixel region 2A.
  • each pixel 3 includes, but is not limited to, the charge storage region FD, the transfer transistor TR, and the transistor constituting the readout circuit 15 shown in FIG. elements are configured. Note that the number of pixels 3 is not limited to that shown in FIG.
  • the first wiring layer 30 is a wiring layer on one side in the stacking direction.
  • the first wiring layer 30 includes an insulating film 31 , first connection pads 32 , wirings 33 and vias 34 .
  • the first connection pads 32 , wirings 33 and vias 34 are provided in the insulating film 31 . More specifically, the first connection pads 32 and the wirings 33 are stacked with the insulating film 31 interposed therebetween.
  • the first connection pads 32 face the third surface S3 of the first wiring layer 30 (the surface of the first wiring layer 30 opposite to the first semiconductor layer 20 side). A surface facing the third surface S3 of the first connection pad 32 is called a bonding surface.
  • a via 34 connects the first connection pad 32 to the wiring 33 .
  • a wire 33 connected to the first connection pad 32 via the via 34 is called a wire 33a in order to distinguish it from the other wires 33. As shown in FIG. When not distinguished, it is simply referred to as wiring 33 .
  • the via 34 is provided at a position where the first connection pad 32 and the wiring 33a overlap in plan view.
  • the first wiring layer 30 also includes a plurality of sets 35 of first connection pads 32, wirings 33a, and vias 34 connecting the first connection pads 32 to the wirings 33a.
  • the center of the first connection pad 32 in plan view is located at a distance a leftward from the center of the via 34 in plan view.
  • the position of the center of the first connection pad 32 in plan view from the center of the via 34 in plan view is represented by a vector V1 in the figure.
  • the direction of the vector V1 represents the first direction (the left direction in the example of FIG. 5), and the magnitude of the vector V1 represents the first distance (distance a in the example of FIG. 5). Note that the direction and magnitude of vector V1 may be different in another photodetector. This will be explained later in the description of the wafer.
  • the insulating film 31 is made of, for example, silicon oxide, although it is not limited to this.
  • the first connection pads 32 are made of metal. More specifically, examples of the metal forming the first connection pad 32 include, but are not limited to, copper (Cu) and aluminum (Al).
  • the via 34 is made of metal. More specifically, examples of the metal forming the via 34 include, but are not limited to, copper (Cu), aluminum (Al), tungsten (W), and the like.
  • the wiring 33 is made of metal. More specifically, examples of the metal forming the wiring 33 include, but are not limited to, copper (Cu) and aluminum (Al).
  • the second wiring layer 40 is a wiring layer on the other side in the stacking direction.
  • the second wiring layer 40 includes an insulating film 41 , second connection pads 42 , wirings 43 and vias 44 .
  • the second connection pads 42 , wirings 43 and vias 44 are provided in the insulating film 41 . More specifically, the second connection pads 42 and the wirings 43 are stacked with the insulating film 41 interposed therebetween.
  • the second connection pads 42 face the fourth surface S4 of the second wiring layer 40 (the surface of the second wiring layer 40 opposite to the second semiconductor layer 50 side). A surface facing the fourth surface S4 of the second connection pad 42 is called a bonding surface.
  • the joint surface of the second connection pad 42 is joined to the joint surface of the first connection pad 32 .
  • a via 44 connects the second connection pad 42 to the wiring 43 .
  • a wire 43 connected to the second connection pad 42 via the via 44 is called a wire 43a to distinguish it from the other wires 43. As shown in FIG. When not distinguished, they are simply referred to as wirings 43 .
  • the second wiring layer 40 also includes a plurality of sets 45 of second connection pads 42, wirings 43a, and vias 44 connecting the second connection pads 42 to the wirings 43a.
  • the distance a described above is set larger than the distance between the center of the second connection pad 42 in plan view and the center of the via 44 in plan view.
  • the center of the second connection pad 42 in plan view is designed to match the center of the via 44 in plan view, and the two match within the range of manufacturing variations. This is the case for all sets 45 in the second wiring layer 40 .
  • the insulating film 41 is made of, for example, silicon oxide, although it is not limited to this.
  • the second connection pads 42 are made of metal. More specifically, examples of the metal forming the second connection pad 42 include, but are not limited to, copper (Cu), aluminum (Al), and the like.
  • the via 44 is made of metal. More specifically, examples of the metal forming the via 44 include, but are not limited to, copper (Cu), aluminum (Al), tungsten (W), and the like.
  • the wiring 43 is made of metal. More specifically, examples of the metal forming the wiring 43 include, but are not limited to, copper (Cu) and aluminum (Al).
  • the second semiconductor layer 50 is composed of a semiconductor substrate.
  • the second semiconductor layer 50 is composed of, for example, a single crystal silicon substrate, although not limited thereto. More specifically, the second semiconductor layer 50 is composed of, but not limited to, a single crystal silicon substrate of a first conductivity type (for example, p-type), for example.
  • the second semiconductor layer 50 is provided with, for example, elements such as transistors that constitute the logic circuit 13, although not limited thereto.
  • the third wafer W3 will be described below with reference to FIGS. 1B and 6A to 6D.
  • the third wafer (wafer) W3 has a first wafer (wafer) W1 and a second wafer W2.
  • the first wafer W1 has a laminate of a first semiconductor layer (semiconductor layer) 20 and a first wiring layer (wiring layer) 30 laminated on the first semiconductor layer 20, and the second wafer W2 has a second It has a laminate of a semiconductor layer (semiconductor layer) 50 and a second wiring layer (wiring layer) 40 laminated on the second semiconductor layer 50 .
  • the third wafer W3 has a plurality of chip areas.
  • An integrated circuit forming a main part of one photodetector 1 is manufactured in one chip area.
  • the chip regions are partitioned by scribe lines (dicing regions), and are repeatedly arranged in the X and Y directions via the scribe lines. That is, a plurality of chip areas are arranged in a matrix on the XY plane of the third wafer W3, and the third wafer W3 has a plurality of photodetectors 1 (integrated circuits) before singulation.
  • the integrated circuit is produced by dividing it into a first wafer W1 and a second wafer W2. Also, sets 35 and 45 form part of an integrated circuit.
  • FIG. 6A is a view showing the configuration of the bonding surface between the first wafer W1 and the second wafer W2 when the third wafer W3 shown in FIG. 1B is seen through from the direction A.
  • the wafer shown in FIG. 6A shows a portion of the chip area described above.
  • the chip area CC is located in the center of the first wafer W1 in both the Y direction and the X direction.
  • the chip region CR is located in the center in the Y direction and on the right side of the paper in the X direction.
  • the chip area CL is located at the center in the Y direction and on the left side of the paper surface in the X direction.
  • the chip area UR is positioned on the upper side of the paper surface in the Y direction and on the right side of the paper surface in the X direction.
  • the chip area LL is positioned on the lower side of the paper surface in the Y direction and on the left side of the paper surface in the X direction.
  • FIG. 6A shows enlarged portions of the first connection pads 32 and vias 34 formed in the chip regions CC, CR, CL, UR, and LL (four each in FIG. 6A).
  • the center of the first connection pad 32 is aligned with the center of the via 34 in plan view, but in the chip regions CR, CL, UR, and LL, the first connection pad 32 is not in plan view.
  • the center is located at a vector V1 away from the center of via 34 .
  • the direction of the vector V1 represents the first direction, and the magnitude represents the first distance.
  • the direction and magnitude of vector V1 are the same.
  • the direction and magnitude of the vector V1 are different for each chip area. That is, each chip area has a unique vector V1. Therefore, in the photodetector 1 (semiconductor chip 2) obtained by singulating the chip region, at least one of the direction and magnitude of the vector V1 may differ.
  • the vector V1 of each chip area other than the chip area CC points toward the center of the first wafer W1 in a plan view.
  • the vector V1 is oriented leftward toward the center of the first wafer W1
  • the vector V1 is oriented rightward toward the center of the first wafer W1.
  • the direction of the vector V1 is radial from the wafer edge to the wafer center in plan view.
  • the direction of the vector V1 is opposite to the direction in which the first wafer W1 extends during bonding.
  • the vector V1 points in the direction opposite to the elongation direction of the wafer.
  • the chip area CR and the chip area CL will be described in more detail as an example.
  • the chip area CR and the chip area CL have the same position in the Y direction as the chip area CC, and are equidistant from the chip area CC in the X direction with the chip area CC interposed therebetween.
  • the center of the connection pad 32 is located at a distance a in the left direction of the drawing from the center of the via 34 toward the center of the first wafer W1.
  • the photodetector 1 shown in FIG. 5 corresponds to the semiconductor chip 2 obtained by singulating the chip region CR.
  • the center of the first connection pad 32 is located at a distance a in the right direction of the drawing from the center of the via 34 toward the center of the first wafer W1.
  • the distance a is set larger than the distance between the center of the second connection pad 42 in plan view and the center of the via 44 in plan view.
  • 6B and 6C schematically show the insulating film 31, the insulating film 41, the set 35, and the set 45 of the third wafer W3, and the other constituent elements are omitted. . In the following similar drawings, constituent elements are similarly omitted.
  • FIG. 6D is a diagram schematically showing one row in the X direction including the chip area CC among the chip areas of the first wafer W1. Note that the number of rows of chip regions is not limited to that shown in FIG. 6D.
  • a dashed line indicates the chip area VIA in the process of forming the via 34 and a solid line indicates the chip area PAD in the process of forming the first connection pad 32 .
  • the center of the first connection pads 32 is aligned with the via 34 in plan view. It may be provided at a first distance in a first direction from the center.
  • the amount of elongation of the first wafer W1 with respect to the second wafer W2 increases the closer it is to the edge of the first wafer W1. That is, the deviation amount increases as the distance from the center of the first wafer W1 increases. Therefore, the farther the chip area PAD from the center of the first wafer W1, the larger the offset amount (first distance).
  • the first distance is exaggerated for easy understanding of the first distance. Also in the Y direction, the dashed line and the solid line are slightly deviated from each other. , the dashed line and the solid line overlap in the Y direction.
  • a method for manufacturing the photodetector 1 will be described below with reference to FIG. In the explanation of the manufacturing method, only the formation of the first connection pads 32 and the bonding of the first wafer W1 and the second wafer W2 will be explained. Parts other than this can be formed using a known method, and therefore description thereof is omitted.
  • 7 schematically shows the insulating film 31, the insulating film 41, the set 35, and the set 45 included in the portion corresponding to the chip region CR of the first wafer W1 and the second wafer W2. Illustration of other components is omitted. In the following similar drawings, constituent elements are similarly omitted.
  • a first wafer W1 and a second wafer W2 are prepared.
  • a via 34 is formed in the first wiring layer 30 of the first wafer W1 so as to be connected to the wiring 33a, and then the first via 34 is formed so as to be connected to the via 34.
  • a connection pad 32 is formed.
  • the first connection pads 32 are formed so that their bonding surfaces face the third surface S3. More specifically, the center of the first connection pad 32 in plan view is offset from the center of the via 34 in plan view in the direction of the center of the first wafer W1 in plan view, more specifically leftward on the paper by a distance a.
  • the distance a that is, the magnitude of the vector V1 may be determined by considering the amount by which the first wafer W1 extends, more specifically, the amount by which the first wafer W1 becomes larger than the second wafer W2.
  • the first connection pads 32 are formed by laminating an insulating film 31 on the exposed surface of the first wiring layer 30, and forming a hole h1 in the laminated insulating film 31 by a known lithography technique and an etching technique. copper is embedded in the hole h1 by a plating method, then excess copper is removed by a chemical mechanical polishing (CMP) method, and the exposed surface of the first wiring layer 30 is planarized. .
  • CMP chemical mechanical polishing
  • the offset of the center of the first connection pad 32 in plan view offsets the imaging position of the exposure pattern from the original imaging position according to the direction and distance indicated by the vector V1 in the lithography process for forming the hole h1.
  • the plurality of exposure patterns within the wafer plane should be exposed so as to be offset from the original imaging position toward the center of the first wafer W1 in plan view.
  • the magnitude of the first distance may be set larger for the exposure patterns farther from the center of the first wafer W1.
  • the image forming position that should exist is an image forming position where the center of the first connection pad 32 in plan view is superimposed on the center of the via 34 in plan view.
  • the second wafer W2 is prepared by the same method as the conventional method.
  • An integrated circuit including a set 45 is formed on the prepared second wafer W2.
  • the first wafer W1 and the second wafer W2 are opposed to each other with a space therebetween so that the wiring layers face each other, and the wafers are positioned. More specifically, the wafers are positioned with the third surface S3 and the fourth surface S4 facing each other.
  • the first connection pads 32 are positioned closer to the center (to the left of the drawing) than the second connection pads 42 in the plan view of the first wafer W1.
  • the first wafer W1 is bonded to the second wafer W2 from the center of the wafer by pressing the center of the first wafer W1, which is in a convexly warped state, toward the second wafer W2, and the state shown in FIG. 6B is obtained. obtain.
  • the first wafer W1 of the first wafer W1 and the second wafer W2 extends in the radial direction. The amount of radial expansion of the first wafer W1 is greater than that of the second wafer W2.
  • the first connection pads 32 are preliminarily arranged in anticipation of the expansion of the first wafer W1. It is offset toward the center of the wafer in plan view. Therefore, even if the first wafer W1 extends more in the radial direction than the second wafer W2, the amount of movement of the first connection pads 32 due to the extension of the first wafer W1 is offset by the offset amount.
  • the destination of the first connection pad 32 is the position where the second connection pad 42 exists. As a result, it is possible to suppress a large misalignment of the first connection pads 32 and the second connection pads 42 .
  • the first distance is the distance between the center of the second connection pad 42 and the center of the via 44 in plan view of the set 45 of the second wiring layer 40. It is set larger than the distance. Therefore, in the process of manufacturing the photodetector 1 by WoW, when the first wafer W1 and the second wafer W2 are bonded together, the first wafer W1 extends in the radial direction and is sized larger than the second wafer W2 in the radial direction. is large, it is possible to prevent the first connection pad 32 and the second connection pad 42 from being superimposed largely deviated. This can suppress the deterioration of the electrical connectivity between the wiring layers, more specifically, the electrical connectivity between the first wiring layer 30 and the second wiring layer 40 .
  • the control for bonding these bonding pads becomes more important.
  • the present technology by applying the present technology to the pixel region 2A, it is possible to prevent a large misalignment of the first connection pads 32 and the second connection pads 42 of the pixels 3. can be suppressed. Thereby, even when the pixels 3 are miniaturized, it is possible to suppress the deterioration of the electrical connectivity between the wiring layers.
  • the first wafer W ⁇ b>1 includes the first semiconductor layer 20 and the first wiring layer 30 laminated on the first semiconductor layer 20 . a plurality of chip regions each having an integrated circuit formed thereon, and the first wiring layer 30 is provided on the insulating film 31 for each chip region and is part of the integrated circuit. comprising a plurality of sets 35 of first connection pads 32, wirings 33a, and vias 34 connecting the first connection pads 32 to the wirings 33a, provided in one chip area The center of the first connection pad 32 is separated from the center of the via 34 by a first distance toward the center of the first wafer W1.
  • the first connection pads 32 of the first wafer W1 are provided in advance near the center of the first wafer W1 in a plan view. Even if the first wafer W1 expands in the radial direction and becomes larger in size than the second wafer W2 in the radial direction, the first connection pads 32 and the second connection pads 42 do not overlap each other. A large misalignment can be suppressed. This can suppress the deterioration of the electrical connectivity between the wiring layers, more specifically, the electrical connectivity between the first wiring layer 30 and the second wiring layer 40 .
  • the first wafer W1 is warped toward the second wafer W2, and the first wafer W1 and the second wafer W2 are bonded together. Both may be bonded together in a state of being convexly warped toward W1. Furthermore, both the first wafer W1 and the second wafer W2 may be bonded together in a state in which both are bent convexly toward each other. In either case, there is a possibility that there will be a difference in elongation between the first wafer W1 and the second wafer W2. In either case, the connection pads may be offset toward the center of the wafer in plan view with respect to the wafer having the larger elongation amount.
  • the photodetector 1 according to the second embodiment differs from the photodetector 1 according to the above-described first embodiment in that all the sets 35 of the first wiring layer 30 have vias 34 as wiring in plan view. 33a, and other than that, the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the above-described first embodiment.
  • symbol is attached
  • the via 34 is provided at a position where the first connection pad 32 and the wiring 33a overlap in plan view.
  • the via 34 in FIG. 8 is provided to the left of the via 34 shown in FIG. 6B of the first embodiment. More specifically, the via 34 is shifted in the same direction (first direction) as the first connection pad 32 with respect to the wiring 33a. Therefore, the overlay margin between the via 34 and the first connection pad 32 in FIG. 8 is larger than the overlay margin between the via 34 and the first connection pad 32 in FIG. 6B. As a result, it is possible to suppress deterioration in the overlay accuracy between the vias 34 and the first connection pads 32 due to variations in overlay.
  • FIGS. 9A and 9B A third embodiment of the present technology, shown in FIGS. 9A and 9B, is described below.
  • the photodetector 1 according to the third embodiment differs from the photodetector 1 according to the above-described first embodiment in that the center of the connection pad is shifted from the center of the via in the group 45 instead of the group 35.
  • the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the above-described first embodiment.
  • symbol is attached
  • FIG. 9B is a view showing the structure of the bonding surface between the second wafer W2 and the first wafer W1 when the third wafer W3 after bonding is seen through from a direction perpendicular to the bonding surface.
  • a set 35 and a set 45 included in one photodetector 1 shown in FIG. 9A is a cross-sectional view of the chip region CR and the photodetector 1 obtained by singulating the chip region CR of FIG. 9B along the BB section line. set 35 and set 45 of cases.
  • the first wiring layer 30 is a wiring layer on the other side in the stacking direction. As shown in FIG. 9A, in one photodetector 1, the center of the first connection pad 32 in plan view is designed to coincide with the center of the via 34 in plan view. matched within. This is the case for all sets 35 in the first wiring layer 30 .
  • the second wiring layer 40 is a wiring layer on one side in the stacking direction.
  • all the pairs 45 of the second wiring layer (wiring layer) 40 are such that the centers of the second connection pads 42 in plan view are at a distance from the center of the vias 44 in plan view in the right direction of the drawing. located at a distance.
  • the position of the center of the second connection pad 42 in plan view from the center of the via 44 in plan view is represented by a vector V2 in the drawing.
  • the direction of the vector V2 represents the first direction (the right direction on the paper surface in the example of FIG. 9A), and the magnitude of the vector V2 represents the first distance (distance a in the example of FIG. 9A).
  • the direction and magnitude of the vector V2 may be different in another photodetector, as in the case of the first embodiment.
  • the distance a described above is set larger than the distance between the center of the first connection pad 32 in plan view and the center of the via 34 in plan view.
  • the via 44 is provided at a position where the second connection pad 42 and the wiring 43a overlap in plan view.
  • the wafer shown in FIG. 9B shows chip areas CC, CR, CL, UR, and LL.
  • the center of the second connection pad 42 coincides with the center of the via 44 in plan view.
  • the center is located at a vector V2 away from the center of via 44 .
  • the direction of vector V2 represents the first direction, and the magnitude represents the first distance.
  • the vector V2 has the same direction and magnitude.
  • the direction and magnitude of the vector V2 are different for each chip area.
  • the vector V2 of each chip area other than the chip area CC points in the direction opposite to the center of the second wafer W2 in plan view (the direction toward the edge).
  • the vector V2 is oriented rightward toward the edge of the second wafer W2, and in the chip region CL, the vector V2 is oriented leftward toward the edge of the second wafer W2.
  • the direction of the vector V2 is radial from the wafer center to the wafer edge in plan view.
  • the direction of the vector V2 is the same as the direction in which the first wafer W1 extends during bonding.
  • the vector V2 points in the elongation direction of the wafer.
  • a method for manufacturing the photodetector 1 will be described below with reference to FIG.
  • a description will be given centering on parts that are different from the manufacturing method of the photodetector 1 described in the first embodiment.
  • the description of the portions where the first wafer W1 can be read as the second wafer W2 and the first wafer W1 and its related parts can be read as the second wafer W2 and its related parts will also be omitted.
  • 10 schematically shows the insulating film 31, the insulating film 41, the set 35, and the set 45 of the portion corresponding to the chip region CR of the first wafer W1 and the second wafer W2. Illustration of other components is omitted.
  • the second connection pads 42 are formed so that their bonding surfaces face the fourth surface S4. More specifically, the center of the second connection pad 42 in plan view is offset from the center of the via 44 in plan view toward the edge of the second wafer W2 in the right direction of the drawing by a distance a. to form
  • the distance a that is, the magnitude of the vector V2 may be determined by considering the amount by which the first wafer W1 extends, more specifically, the amount by which the first wafer W1 becomes larger than the second wafer W2.
  • the second connection pads 42 are formed by laminating an insulating film 41 on the exposed surface of the second wiring layer 40, and forming a hole h2 in the laminated insulating film 41 by known lithography and etching techniques, for example, although not limited to this.
  • copper is embedded in the hole h2 by a plating method, then excess copper is removed by a chemical mechanical polishing (CMP) method, and the exposed surface of the second wiring layer 40 is planarized. .
  • the offset of the center of the second connection pad 42 in plan view offsets the imaging position of the exposure pattern from the original imaging position according to the direction and distance indicated by the vector V2 in the lithography process for forming the hole h2.
  • the plurality of exposure patterns on the wafer surface should be exposed so as to be offset from the original imaging position toward the edge of the second wafer W2 in plan view.
  • the magnitude of the first distance may be set larger for the exposure pattern farther from the center of the second wafer W2.
  • the image forming position that should exist is an image forming position where the center of the second connection pad 42 in plan view is superimposed on the center of the via 44 in plan view.
  • the first wafer W1 and the second wafer W2 are opposed to each other with a gap therebetween so that the wiring layers face each other, and the wafers are positioned.
  • the first wafer W1 is bonded to the second wafer W2 from the center of the wafer by pressing the center of the first wafer W1 which is in a convexly warped state toward the second wafer W2, and the state shown in FIG. 9A is obtained. obtain.
  • at least the first wafer W1 of the first wafer W1 and the second wafer W2 extends in the radial direction. The amount of radial expansion of the first wafer W1 is greater than that of the second wafer W2.
  • the second connection pads 42 are offset in advance toward the wafer edge direction in plan view. ing. Therefore, even if the first wafer W1 is stretched more in the radial direction than the second wafer W2, the second connection pads 42 are present at the ends of the first connection pads 32 that have moved along with the expansion of the first wafer W1. It will be done. As a result, it is possible to suppress a large misalignment of the first connection pads 32 and the second connection pads 42 .
  • the photodetector 1 according to the fourth embodiment is a combination of the set 35 of the first embodiment and the set 45 of the third embodiment. Otherwise, the configuration of the photodetector 1 is basically the same as that of the photodetector 1 of the first embodiment described above. In addition, the same code
  • the set 35 and set 45 included in one photodetector 1 shown in FIG. 11 are chip regions located at the same positions as the chip regions CR in FIGS. The vertical cross-sectional structure of the obtained photodetector 1 is shown.
  • All the sets 35 of the first wiring layer (wiring layer) 30 are such that the center of the first connection pad 32 in plan view is a distance leftward from the center of the via 34 in plan view. c is at a distance.
  • the position of the center of the first connection pad 32 in plan view from the center of the via 34 in plan view is represented by a vector V3 in the figure.
  • the direction of the vector V3 represents the first direction (the left direction on the paper surface in the example of FIG. 11), and the magnitude of the vector V3 represents the first distance (the distance c in the example of FIG. 11).
  • ⁇ Second wiring layer> In one photodetector 1 , all the pairs 45 of the second wiring layer (wiring layer) 40 are such that the centers of the second connection pads 42 in plan view are at a distance from the center of the vias 44 in plan view in the right direction of the drawing. d away.
  • the position of the center of the second connection pad 42 in plan view from the center of the via 44 in plan view is represented by a vector V4 in the figure.
  • the direction of vector V4 represents the second direction (the right direction on the paper surface in the example of FIG. 11), and the magnitude of vector V4 represents the second distance (distance d in the example of FIG. 11).
  • the second direction which is the direction of vector V4
  • the first direction which is the direction of vector V3
  • the center of the second connection pad 42 is located at a second distance in the second direction from the center of the via 44 in plan view.
  • the distance (for example, the distance a) when the position of the connection pad with respect to the via is offset only in one of the first wafer W1 and the second wafer W2.
  • a fifth embodiment of the present technology will be described below.
  • the chip area of the third wafer W3 and the semiconductor chips 2 obtained by dividing the chip area are mounted with a memory instead of the photodetector 1 as a semiconductor device.
  • the configurations of the sets 35 and 45 are the same as those of any one of the first to fourth embodiments, so detailed description thereof will be omitted in this embodiment.
  • Each chip area of the third wafer W3 shown in FIG. 1B and the semiconductor chip 2 obtained by dividing the chip area into individual chips has a DRAM (Dynamic Random Access Memory) memory cell and a driving logic circuit for driving the memory cell.
  • a constituent integrated circuit has been fabricated.
  • the first wafer W1 is provided with an integrated circuit that forms a memory cell
  • the second wafer W2 is provided with an integrated circuit that forms a driving logic circuit. .
  • the electronic device 100 includes a solid-state imaging device 101 , an optical lens 102 , a shutter device 103 , a driving circuit 104 and a signal processing circuit 105 .
  • the electronic device 100 is, but not limited to, an electronic device such as a camera, for example.
  • the electronic device 100 also includes the photodetector 1 described above as the solid-state imaging device 101 .
  • An optical lens (optical system) 102 forms an image of image light (incident light 106 ) from a subject on the imaging surface of the solid-state imaging device 101 .
  • signal charges are accumulated in the solid-state imaging device 101 for a certain period of time.
  • a shutter device 103 controls a light irradiation period and a light shielding period for the solid-state imaging device 101 .
  • a drive circuit 104 supplies drive signals for controlling the transfer operation of the solid-state imaging device 101 and the shutter operation of the shutter device 103 .
  • Signal transfer of the solid-state imaging device 101 is performed by a driving signal (timing signal) supplied from the driving circuit 104 .
  • the signal processing circuit 105 performs various signal processing on signals (pixel signals) output from the solid-state imaging device 101 .
  • the video signal that has undergone signal processing is stored in a storage medium such as a memory, or output to a monitor.
  • the electronic device 100 includes the memory according to the fifth embodiment as a storage medium.
  • the electronic device 100 is not limited to a camera, and may be another electronic device.
  • it may be an imaging device such as a camera module for mobile devices such as mobile phones.
  • the electronic device 100 can be the solid-state imaging device 101, the photodetector 1 according to any one of the first to fourth embodiments and modifications of those embodiments, or the first to fourth embodiments. up to and including combinations of at least two of these embodiment variants.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 13 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a driving system control unit 12010, a body system control unit 12020, a vehicle exterior information detection unit 12030, a vehicle interior information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 14 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 14 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided in the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the photodetector 1 in FIG. 5 can be applied to the imaging unit 12031 .
  • Example of application to an endoscopic surgery system The technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 15 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (this technology) can be applied.
  • FIG. 15 illustrates a state in which an operator (doctor) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000 .
  • an endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • An endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into the body cavity of a patient 11132 and a camera head 11102 connected to the proximal end of the lens barrel 11101 .
  • an endoscope 11100 configured as a so-called rigid scope having a rigid lens barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible scope having a flexible lens barrel. good.
  • the tip of the lens barrel 11101 is provided with an opening into which the objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, where it reaches the objective. Through the lens, the light is irradiated toward the observation object inside the body cavity of the patient 11132 .
  • the endoscope 11100 may be a straight scope, a perspective scope, or a side scope.
  • An optical system and an imaging element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the imaging element by the optical system.
  • the imaging element photoelectrically converts the observation light to generate an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted to a camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the operations of the endoscope 11100 and the display device 11202 in an integrated manner. Further, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing such as development processing (demosaicing) for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under the control of the CCU 11201 .
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204 .
  • the user inputs an instruction or the like to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100 .
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for tissue cauterization, incision, blood vessel sealing, or the like.
  • the pneumoperitoneum device 11206 inflates the body cavity of the patient 11132 for the purpose of securing the visual field of the endoscope 11100 and securing the operator's working space, and injects gas into the body cavity through the pneumoperitoneum tube 11111. send in.
  • the recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is a device capable of printing various types of information regarding surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for photographing the surgical site can be composed of, for example, a white light source composed of an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. It can be carried out.
  • the observation target is irradiated with laser light from each of the RGB laser light sources in a time division manner, and by controlling the drive of the imaging device of the camera head 11102 in synchronization with the irradiation timing, each of RGB can be handled. It is also possible to pick up images by time division. According to this method, a color image can be obtained without providing a color filter in the imaging device.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of the output light every predetermined time.
  • the drive of the imaging device of the camera head 11102 in synchronism with the timing of the change in the intensity of the light to obtain an image in a time-division manner and synthesizing the images, a high dynamic A range of images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissues, by irradiating light with a narrower band than the irradiation light (i.e., white light) during normal observation, the mucosal surface layer So-called narrow band imaging is performed, in which a predetermined tissue such as a blood vessel is imaged with high contrast.
  • fluorescence observation may be performed in which an image is obtained from fluorescence generated by irradiation with excitation light.
  • the body tissue is irradiated with excitation light and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is A fluorescence image can be obtained by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 can be configured to be able to supply narrowband light and/or excitation light corresponding to such special light observation.
  • FIG. 16 is a block diagram showing an example of functional configurations of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 has a lens unit 11401, an imaging section 11402, a drive section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 has a communication section 11411 , an image processing section 11412 and a control section 11413 .
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400 .
  • a lens unit 11401 is an optical system provided at a connection with the lens barrel 11101 . Observation light captured from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401 .
  • a lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an imaging device.
  • the imaging device constituting the imaging unit 11402 may be one (so-called single-plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB may be generated by each image pickup element, and a color image may be obtained by synthesizing the image signals.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (Dimensional) display.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of systems of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102 .
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is configured by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405 . Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400 .
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405 .
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of imaging, and/or information to specify the magnification and focus of the captured image. Contains information about conditions.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102 .
  • the communication unit 11411 receives image signals transmitted from the camera head 11102 via the transmission cable 11400 .
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102 .
  • Image signals and control signals can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal, which is RAW data transmitted from the camera head 11102 .
  • the control unit 11413 performs various controls related to imaging of the surgical site and the like by the endoscope 11100 and display of the captured image obtained by imaging the surgical site and the like. For example, the control unit 11413 generates control signals for controlling driving of the camera head 11102 .
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site and the like based on the image signal that has undergone image processing by the image processing unit 11412 .
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edges of objects included in the captured image, thereby detecting surgical instruments such as forceps, specific body parts, bleeding, mist during use of the energy treatment instrument 11112, and the like. can recognize.
  • the control unit 11413 may use the recognition result to display various types of surgical assistance information superimposed on the image of the surgical site. By superimposing and presenting the surgery support information to the operator 11131, the burden on the operator 11131 can be reduced and the operator 11131 can proceed with the surgery reliably.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 11402 of the camera head 11102 among the configurations described above.
  • the photodetector 1 in FIG. 5 can be applied to the imaging unit 11402 .
  • the technology according to the present disclosure may also be applied to, for example, a microsurgery system.
  • the first wiring layer 30 according to the above-described second embodiment includes vias 34 that are shifted in the first direction.
  • Various combinations are possible according to their respective technical ideas, such as application to the photodetector 1 of the above.
  • this technology can be applied not only to solid-state imaging devices as image sensors, but also to light detection devices in general, including range sensors that measure distance, also known as ToF (Time of Flight) sensors.
  • a ranging sensor emits irradiation light toward an object, detects the reflected light that is reflected from the surface of the object, and then detects the reflected light from the irradiation light until the reflected light is received. It is a sensor that calculates the distance to an object based on time.
  • the above-described bonding structure can be adopted.
  • the present technology can also be applied to bonding wafers in a semiconductor device having three or more wafers. More specifically, the present technology can also be applied to bonding of at least two wafers out of three or more wafers. Further, for example, the materials mentioned as constituting the above constituent elements may contain additives, impurities, and the like.
  • the present technology may be configured as follows. (1) two semiconductor layers; a plurality of sets interposed between the semiconductor layers, each provided in an insulating film, and including a plurality of sets including a connection pad, a wiring, and a via connecting the connection pad to the wiring; a wiring layer on one side in the stacking direction and a wiring layer on the other side in the stacking direction, which are electrically connected to each other by bonding the bonding surfaces of the connection pads; with In all the pairs of wiring layers on one side in the stacking direction, the centers of the connection pads are located at a first distance in the first direction from the centers of the vias in a plan view, semiconductor device.
  • the photodetector is two semiconductor layers; a plurality of sets interposed between the semiconductor layers, each provided in an insulating film, and including a plurality of sets including a connection pad, a wiring, and a via connecting the connection pad to the wiring; a wiring layer on one side in the stacking direction and a wiring layer on the other side in the stacking direction, which are electrically connected to each other by bonding the bonding surfaces of the connection pads; with In all the pairs of wiring layers on one side in the stacking direction, the center of the connection pad is located at a first distance in the first direction from the center of the via in a plan view, one of the two semiconductor layers has a photoelectric conversion section capable of photoelectrically converting incident light; Electronics.
  • the wiring layer is a set provided on an insulating film for each chip region and forming a part of the integrated circuit, and includes a connection pad, a wiring, and connecting the connection pad to the wiring.
  • the centers of the connection pads are separated by a first distance in a first direction from the centers of the vias for each chip area;
  • the first direction is a direction toward the center or edge of the laminate in plan view, wafer.
  • Photoelectric converter semiconductor region
  • First wiring layer 31 insulating film 32 first connection pad 33, 33a wiring 34, 44 via 35, 45 set 40 second wiring layer 41 insulating film 42 second connection pad 43, 43a wiring 50 second semiconductor layer 61 insulating film 62 color filter 100 electronic device 102 optical system (optical lens) CC, CL, CR, LL, UR Chip area h1, h2 Hole PAD, VIA Chip area V1, V2, V3, V4 Vector W1 First wafer W2 Second wafer W3 Third wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

接続パッド同士の重ね合わせが大きくずれることが抑制された半導体装置を提供する。半導体装置は、２層の半導体層と、半導体層同士の間に介在し、それぞれが、絶縁膜に設けられた組であって、接続パッド、配線、及び接続パッドを配線に接続しているビアを含む当該組を複数含み、接続パッドの接合面同士を接合することで互いに電気的に接続された、積層方向一方側の配線層及び積層方向他方側の配線層と、を備え、積層方向一方側の配線層の全ての組は、平面視において、接続パッドの中心が、ビアの中心から第１方向に第１距離離れた位置にある。

Description

半導体装置、電子機器、及びウエハ
　本技術（本開示に係る技術）は、半導体装置、電子機器、及びウエハに関し、特に、ウエハ同士を貼り合わせて形成された半導体装置、電子機器、及びウエハに関する。
　ウエハ（基板）同士を貼り合わせる技術に関し、例えば特許文献１は、基板同士を貼り合わせてＳＯＩ（Silicon on Insulator）構造の基板を形成することを開示している。より具体的には、特許文献１は、一方の基板を凸状に保持させた状態で、両基板の中央部分を接触させて貼り合わせることを開示している。これにより、基板同士の間に気泡が入るのを抑制している。
特許第３３２１８２７号
　ウエハ同士をハイブリッド接合する場合において、一方のウエハに設けられた接続パッドを他方のウエハに設けられた接続パッドに接合して、ウエハ同士を電気的に接続していた。しかし、ウエハ同士を貼り合わせる際に、一方のウエハを反らせて貼り合わせると、一方のウエハが他方のウエハより半径方向に大きく伸びる場合があった。
　本技術は、接続パッド同士の重ね合わせが大きくずれることが抑制された半導体装置、電子機器、及びウエハを提供することを目的とする。
　本技術の一態様に係る半導体装置は、２層の半導体層と、上記半導体層同士の間に介在し、それぞれが、絶縁膜に設けられた組であって、接続パッド、配線、及び上記接続パッドを上記配線に接続しているビアを含む当該組を複数含み、上記接続パッドの接合面同士を接合することで互いに電気的に接続された、積層方向一方側の配線層及び積層方向他方側の配線層と、を備え、上記積層方向一方側の配線層の全ての上記組は、平面視において、上記接続パッドの中心が、上記ビアの中心から第１方向に第１距離離れた位置にある。
　本技術の一態様に係る電子機器は、上記半導体装置と、上記半導体装置に被写体からの像光を結像させる光学系と、を備え、上記半導体装置が備えた２層の半導体層のうちの一方は、入射光に対して光電変換を行うことが可能な光電変換部を有する。
　本技術の一態様に係るウエハは、半導体層及び上記半導体層に積層された配線層を有する積層体と、上記積層体に平面視で行列状に複数配置され、それぞれ集積回路が制作された複数のチップ領域と、を備え、上記配線層は、上記チップ領域毎に、絶縁膜に設けられ且つ上記集積回路の一部を構成している組であって、接続パッド、配線、及び上記接続パッドを上記配線に接続しているビアを含む当該組を複数含み、上記接続パッドの中心は、上記チップ領域毎に、上記ビアの中心から第１方向に第１距離離れていて、上記第１方向は、平面視において、上記積層体の中心又はエッジに向かう方向である。
本技術の第１実施形態に係るウエハ同士を貼り合わせる前の状態を示す図である。 本技術の第１実施形態に係る貼り合わされたウエハを示す図である。 本技術の第１実施形態に係る光検出装置の一構成例を示すチップレイアウト図である。 本技術の第１実施形態に係る光検出装置の一構成例を示すブロック図である。 本技術の第１実施形態に係る光検出装置の画素の等価回路図である。 本技術の第１実施形態に係る光検出装置の断面構成を示す縦断面図である。 図１Ｂに示す第３ウエハをＡ方向から透視した場合における、第１ウエハの、第２ウエハとの接合面の構成を示す図である。 図６ＡのＢ－Ｂ切断線に沿って断面視した時のチップ領域の断面構成を示す縦断面図である。 図６ＡのＣ－Ｃ切断線に沿って断面視した時のチップ領域の断面構成を示す縦断面図である。 図６Ａのチップ領域のうち、ウエハ中央のチップ領域を含むＸ方向の一行を模式的に示す図である。 本技術の第１実施形態に係る光検出装置の製造方法を示す工程断面図である。 本技術の第２実施形態に係る光検出装置の要部の断面構成を示す縦断面図である。 本技術の第３実施形態に係る光検出装置の要部の断面構成を示す縦断面図である。 第３実施形態に係る接合後の第３ウエハを接合面に垂直な方向から透視した場合における、第２ウエハの、第１ウエハとの接合面の構成を示す図である。 本技術の第３実施形態に係る光検出装置の製造方法を示す工程断面図である。 本技術の第４実施形態に係る光検出装置の要部の断面構成を示す縦断面図である。 電子機器の概略構成を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。 従来のウエハ同士を貼り合わせる方法を示す図である。 従来の貼り合わされたウエハを示す図である。
　以下、本技術を実施するための好適な形態について図面を参照しながら説明する。なお、以下に説明する実施形態は、本技術の代表的な実施形態の一例を示したものであり、これにより本技術の範囲が狭く解釈されることはない。
　以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　また、以下に示す第１～第６の実施の形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであって、本技術の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本技術の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
　説明は以下の順序で行う。
１．第１実施形態
２．第２実施形態
３．第３実施形態
４．第４実施形態
５．第５実施形態
６．第６実施形態
　　電子機器への応用例
　　移動体への応用例
　　内視鏡手術システムへの応用例
　［第１実施形態］
　本実施形態では、半導体装置である光検出装置に本技術を適用した一例について説明する。より具体的には、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである光検出装置に本技術を適用した一例について説明する。
　≪概要≫
　まず、本技術の概要について説明する。図１７Ａ及び図１７Ｂは、従来のウエハ同士の貼り合わせ（Wafer on Wafer，ＷｏＷ）を模式的に説明する図である。図１７Ａ及び図１７Ｂを参照して、第１半導体層２０及び第１半導体層２０に積層された第１配線層３０を含む第１ウエハＷ１と、第２半導体層５０及び第２半導体層５０に積層された第２配線層４０を含む第２ウエハＷ２とを貼り合わせて第３ウエハＷ３を得る方法について説明する。
　まず、図１７Ａに示すように、配線層同士が向かい合うように第１ウエハＷ１と第２ウエハＷ２とを、間隔を空けて対向させ、ウエハ同士の位置決めを行う。そして、第２ウエハＷ２に向けて凸に反らせた状態の第１ウエハＷ１の中央部を押して、ウエハ中央部から第２ウエハＷ２に第１ウエハＷ１を貼り合わせていく。これにより、第１ウエハＷ１と第２ウエハＷ２とを有する第３ウエハＷ３を得る。ここで、第１ウエハＷ１は、反った状態で押されながら貼られていくため半径方向に伸びて、半径方向に寸法が大きくなる。そのため、図１７Ｂに示すように、第３ウエハＷ３の中央部では、第１配線層３０に設けられた第１接続パッド３２と第２配線層４０に設けられた第２接続パッド４２とが重ね合わされて接合されているが、第３ウエハＷ３のエッジに近い部分では、第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれる場合がある。
　これに対して、本技術の第１実施形態に係るウエハでは、図１Ａに示すように、第１接続パッド３２を予め平面視で第１ウエハＷ１の中心寄りに設けている。そのため、図１Ｂに示すように、第１ウエハＷ１と第２ウエハＷ２とを同じ方法で貼り合わせた場合であっても、第３ウエハＷ３のエッジに近い部分において、第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できる。
　≪光検出装置の全体構成≫
　まず、光検出装置１の全体構成について説明する。光検出装置１は、半導体装置である。図２に示すように、本技術の第１実施形態に係る光検出装置１は、平面視したときの二次元平面形状が方形状の半導体チップ２を主体に構成されている。すなわち、光検出装置１は、半導体チップ２に搭載されている。この光検出装置１は、図１２に示すように、光学系（光学レンズ）１０２を介して被写体からの像光（入射光１０６）を取り込み、撮像面上に結像された入射光１０６の光量を画素単位で電気信号に変換して画素信号として出力する。
　図２に示すように、光検出装置１が搭載された半導体チップ２は、互いに交差するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素領域２Ａと、この画素領域２Ａの外側に画素領域２Ａを囲むようにして設けられた周辺領域２Ｂとを備えている。
　画素領域２Ａは、例えば図１２に示す光学系１０２により集光される光を受光する受光面である。そして、画素領域２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素３が行列状に配置されている。換言すれば、画素３は、二次元平面内で互いに交差するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。なお、本実施形態においては、一例としてＸ方向とＹ方向とが直交している。また、Ｘ方向とＹ方向との両方に直交する方向がＺ方向（厚み方向、積層方向）である。また、Ｚ方向に垂直な方向が水平方向である。
　図２に示すように、周辺領域２Ｂには、電極パッド（ボンディングパッド）１４が複数配置されている。
　＜ロジック回路＞
　図３に示すように、半導体チップ２は、垂直駆動回路４、カラム信号処理回路５、水平駆動回路６、出力回路７及び制御回路８などを含むロジック回路１３を備えている。ロジック回路１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Ｍetal Ｏxide Ｓemiconductor Ｆield Ｅffect Ｔransistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Ｃomplenentary ＭＯＳ）回路で構成されている。
　垂直駆動回路４は、例えばシフトレジスタによって構成されている。垂直駆動回路４は、所望の画素駆動線１０を順次選択し、選択した画素駆動線１０に画素３を駆動するためのパルスを供給し、各画素３を行単位で駆動する。即ち、垂直駆動回路４は、画素領域２Ａの各画素３を行単位で順次垂直方向に選択走査し、各画素３の光電変換素子が受光量に応じて生成した信号電荷に基づく画素３からの画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば画素３の列毎に配置されており、１行分の画素３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。カラム信号処理回路５の出力段には水平選択スイッチ（図示せず）が水平信号線１２との間に接続されて設けられる。
　水平駆動回路６は、例えばシフトレジスタによって構成されている。水平駆動回路６は、水平走査パルスをカラム信号処理回路５に順次出力することによって、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　＜画素＞
　図４は、画素３の一構成例を示す等価回路図である。画素３は、光電変換素子ＰＤと、この光電変換素子ＰＤで光電変換された信号電荷を蓄積（保持）する電荷蓄積領域（フローティングディフュージョン：Ｆloating Ｄiffusion）ＦＤと、この光電変換素子ＰＤで光電変換された信号電荷を電荷蓄積領域ＦＤに転送する転送トランジスタＴＲと、を備えている。また、画素３は、電荷蓄積領域ＦＤに電気的に接続された読出し回路１５を備えている。
　光電変換素子ＰＤは、受光量に応じた信号電荷を生成する。光電変換素子ＰＤはまた、生成された信号電荷を一時的に蓄積（保持）する。光電変換素子ＰＤは、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。光電変換素子ＰＤとしては、例えばフォトダイオードが用いられている。
　転送トランジスタＴＲのドレイン領域は、電荷蓄積領域ＦＤと電気的に接続されている。転送トランジスタＴＲのゲート電極は、画素駆動線１０（図３参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
　電荷蓄積領域ＦＤは、光電変換素子ＰＤから転送トランジスタＴＲを介して転送された信号電荷を一時的に蓄積して保持する。
　読出し回路１５は、電荷蓄積領域ＦＤに蓄積された信号電荷を読み出し、信号電荷に基づく画素信号を出力する。読出し回路１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）は、例えば、酸化シリコン膜（ＳｉＯ２膜）からなるゲート絶縁膜と、ゲート電極と、ソース領域及びドレイン領域として機能する一対の主電極領域と、を有するＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ゲート絶縁膜が窒化シリコン膜（Ｓｉ３Ｎ４膜）、或いは窒化シリコン膜及び酸化シリコン膜などの積層膜からなるＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ）でも構わない。
　増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷蓄積領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
　選択トランジスタＳＥＬは、ソース領域が垂直信号線１１（ＶＳＬ）と電気的に接続され、ドレインが増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１０（図３参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
　リセットトランジスタＲＳＴは、ソース領域が電荷蓄積領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。リセットトランジスタＲＳＴのゲート電極は、画素駆動線１０（図３参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
　≪光検出装置の具体的な構成≫
　次に、光検出装置１の具体的な構成について、図５を用いて説明する。
　＜光検出装置の積層構造＞
　光検出装置１（半導体チップ２）は、互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する第１半導体層２０と、第１配線層３０と、第２配線層４０と、第２半導体層５０と、をこの順で積層した積層構造を備える。
　また、光検出装置１（半導体チップ２）は、これには限定されないが、例えば、絶縁膜６１と、カラーフィルタ６２と、オンチップレンズ６３とをその順で第２の面Ｓ２に積層した積層構造を備える。絶縁膜６１は、これには限定されないが、例えば、酸化シリコン（SiO2）で構成されている。絶縁膜６１は、平坦化膜としても機能する。カラーフィルタ６２及びオンチップレンズ６３は、それぞれ画素３毎に設けられている。カラーフィルタ６２及びオンチップレンズ６３は、例えば樹脂性の材料で構成されている。入射光は、オンチップレンズ６３を経て後述の光電変換部２１に集められる。カラーフィルタ６２は、第１半導体層２０への入射光を色分離する。
　＜第１半導体層＞
　第１半導体層２０（半導体層）は、半導体基板で構成されている。第１半導体層２０は、これには限定されないが、例えば、単結晶シリコン基板で構成されている。より具体的には、第１半導体層２０は、これには限定されないが、例えば、第１導電型（例えばｐ型）の、単結晶シリコン基板で構成されている。第１半導体層２０の第２の面Ｓ２を光入射面又は裏面と呼び、第１の面Ｓ１を素子形成面又は主面と呼ぶこともある。また、第１半導体層２０の画素領域２Ａに相当する部分には、第２導電型（例えばｎ型）の半導体領域２１が画素３毎に設けられている。これにより、図４に示した光電変換素子ＰＤが画素３毎に構成されている。なお、本実施形態では、この半導体領域２１を光電変換部２１と呼ぶ。光電変換部２１は、第２の面Ｓ２から入射した入射光に対して光電変換を行うことが可能である。光電変換部２１同士の間は、図示しない公知の分離領域で分離されていても良い。分離領域は、これには限定されないが、例えば不純物分離やトレンチ分離である。また、第１半導体層２０の画素領域には、画素３毎に、これには限定されないが、例えば、図４に示した電荷蓄積領域ＦＤ、転送トランジスタＴＲ、及び読出し回路１５を構成するトランジスタ等の素子が構成されている。なお、画素３の数は、図５に限定されるものではない。
　＜第１配線層＞
　第１配線層３０は、積層方向一方側の配線層である。第１配線層３０は、絶縁膜３１と、第１接続パッド３２と、配線３３と、ビア３４とを含む。第１接続パッド３２、配線３３、及びビア３４は、絶縁膜３１に設けられている。より具体的には、第１接続パッド３２及び配線３３は、絶縁膜３１を介して積層されている。そして、第１接続パッド３２は、第１配線層３０の第３の面Ｓ３（第１配線層３０の第１半導体層２０側とは反対側の面）に臨んでいる。第１接続パッド３２の第３の面Ｓ３に臨む面を接合面と呼ぶ。ビア３４は、第１接続パッド３２を配線３３に接続している。ビア３４を介して第１接続パッド３２に接続された配線３３を、その他の配線３３と区別するために配線３３ａと呼ぶ。区別しない場合は、単に配線３３と呼ぶ。ビア３４は、平面視で第１接続パッド３２と配線３３ａとが重なる位置に設けられている。また、第１配線層３０は、第１接続パッド３２と、配線３３ａと、第１接続パッド３２を配線３３ａに接続しているビア３４とからなる組３５を複数含んでいる。
　第１配線層３０の全ての組３５は、第１接続パッド３２の平面視における中心が、ビア３４の平面視における中心から紙面左方向に距離ａ離れた位置にある。第１接続パッド３２の平面視における中心の、ビア３４の平面視における中心からの位置は、図中にベクトルＶ１で表されている。ベクトルＶ１の向きが第１方向（図５の例では紙面左方向）を表し、ベクトルＶ１の大きさが第１距離（図５の例では距離ａ）を表している。なお、ベクトルＶ１の向き及び大きさは、他の一の光検出装置においては、異なる場合がある。このことについては、後述するウエハの説明で説明する。
　絶縁膜３１は、これには限定されないが、例えば、酸化シリコンにより構成されている。第１接続パッド３２は、金属により構成されている。より具体的には、第１接続パッド３２を構成する金属として、これには限定されないが、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等を挙げることができる。ビア３４は、金属により構成されている。より具体的には、ビア３４を構成する金属として、これには限定されないが、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等を挙げることができる。配線３３は、金属により構成されている。より具体的には、配線３３を構成する金属として、これには限定されないが、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等を挙げることができる。
　＜第２配線層＞
　第２配線層４０は、積層方向他方側の配線層である。第２配線層４０は、絶縁膜４１と、第２接続パッド４２と、配線４３と、ビア４４とを含む。第２接続パッド４２、配線４３、及びビア４４は、絶縁膜４１に設けられている。より具体的には、第２接続パッド４２及び配線４３は、絶縁膜４１を介して積層されている。そして、第２接続パッド４２は、第２配線層４０の第４の面Ｓ４（第２配線層４０の第２半導体層５０側とは反対側の面）に臨んでいる。第２接続パッド４２の第４の面Ｓ４に臨む面を接合面と呼ぶ。第２接続パッド４２の接合面は、第１接続パッド３２の接合面と接合されている。ビア４４は、第２接続パッド４２を配線４３に接続している。ビア４４を介して第２接続パッド４２に接続された配線４３を、その他の配線４３と区別するために配線４３ａと呼ぶ。区別しない場合は、単に配線４３と呼ぶ。また、第２配線層４０は、第２接続パッド４２と、配線４３ａと、第２接続パッド４２を配線４３ａに接続しているビア４４とからなる組４５を複数含んでいる。ここで、上述の距離ａは、第２接続パッド４２の平面視における中心とビア４４の平面視における中心との間の距離より大きく設けられている。なお、第２接続パッド４２の平面視における中心は、ビア４４の平面視における中心に一致するように設計されており、両者は製造ばらつきの範囲内で一致している。これは、第２配線層４０内の全ての組４５においてそのようになっている。
　絶縁膜４１は、これには限定されないが、例えば、酸化シリコンにより構成されている。第２接続パッド４２は、金属により構成されている。より具体的には、第２接続パッド４２を構成する金属として、これには限定されないが、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等を挙げることができる。ビア４４は、金属により構成されている。より具体的には、ビア４４を構成する金属として、これには限定されないが、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、タングステン（Ｗ）等を挙げることができる。配線４３は、金属により構成されている。より具体的には、配線４３を構成する金属として、これには限定されないが、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）等を挙げることができる。
　＜第２半導体層＞
　第２半導体層５０（半導体層）は、半導体基板で構成されている。第２半導体層５０は、これには限定されないが、例えば、単結晶シリコン基板で構成されている。より具体的には、第２半導体層５０は、これには限定されないが、例えば、第１導電型（例えばｐ型）の、単結晶シリコン基板で構成されている。第２半導体層５０には、これには限定されないが、例えば、ロジック回路１３を構成するトランジスタ等の素子が設けられている。
　≪ウエハ≫
　以下、図１Ｂ、図６Ａから図６Ｄまでを参照して、第３ウエハＷ３について説明する。第３ウエハ（ウエハ）Ｗ３は、第１ウエハ（ウエハ）Ｗ１と第２ウエハＷ２と、を有する。第１ウエハＷ１は、第１半導体層（半導体層）２０と第１半導体層２０に積層された第１配線層（配線層）３０との積層体を有し、第２ウエハＷ２は、第２半導体層（半導体層）５０と第２半導体層５０に積層された第２配線層（配線層）４０との積層体を有する。第３ウエハＷ３は、チップ領域を複数有している。一のチップ領域には、一の光検出装置１の主要部分を構成する集積回路が製作されている。チップ領域は、スクライブライン（ダイシング領域）で区画され、スクライブラインを介してＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。即ち、チップ領域は第３ウエハＷ３のＸ－Ｙ平面に行列状に複数配置されていて、第３ウエハＷ３は、個片化される前の光検出装置１（集積回路）を複数有している。より具体的には、集積回路は、第１ウエハＷ１と第２ウエハＷ２とに分けて制作されている。また、組３５及び組４５は、集積回路の一部を構成している。
　図６Ａは、図１Ｂに示す第３ウエハＷ３をＡ方向から透視した場合における、第１ウエハＷ１の、第２ウエハＷ２との接合面の構成を示す図である。図示するように、第１ウエハＷ１の方が、第２ウエハＷ２より貼り合わせによる伸び量が大きい。図６Ａに示すウエハには、上述のチップ領域のうちの一部を示している。チップ領域ＣＣは、Ｙ方向及びＸ方向の両方において第１ウエハＷ１の中央に位置している。チップ領域ＣＲは、Ｙ方向において中央、Ｘ方向において紙面右側に位置している。チップ領域ＣＬは、Ｙ方向において中央、Ｘ方向において紙面左側に位置している。チップ領域ＵＲは、Ｙ方向において紙面上側、Ｘ方向において紙面右側に位置している。チップ領域ＬＬは、Ｙ方向において紙面下側、Ｘ方向において紙面左側に位置している。また、図６Ａは、チップ領域ＣＣ，ＣＲ，ＣＬ，ＵＲ，ＬＬに形成された第１接続パッド３２及びビア３４の一部（図６Ａでは各４つ）を拡大して示している。
　チップ領域ＣＣでは、平面視において、第１接続パッド３２の中心が、ビア３４の中心に一致しているが、チップ領域ＣＲ，ＣＬ，ＵＲ，ＬＬでは、平面視において、第１接続パッド３２の中心が、ビア３４の中心からベクトルＶ１離れた位置にある。ベクトルＶ１の向きは第１方向を表し、大きさは第１距離を表している。一のチップ領域内では、ベクトルＶ１の向き及び大きさは同じである。そして、チップ領域ごとに、ベクトルＶ１の向き及び大きさは異なっている。つまり、チップ領域ごとに固有のベクトルＶ１を有している。そのため、チップ領域を個片化して得られた光検出装置１（半導体チップ２）では、ベクトルＶ１の向きと大きさとのうちの少なくとも一方が異なる場合がある。また、チップ領域ＣＣ以外の各チップ領域のベクトルＶ１は、第１ウエハＷ１の平面視における中心を向いている。例えば、チップ領域ＣＲではベクトルＶ１の向きは、第１ウエハＷ１の中心へ向けて紙面左向きであり、チップ領域ＣＬではベクトルＶ１の向きは、第１ウエハＷ１の中心へ向けて紙面右向きである。ベクトルＶ１の向きは、平面視においてウエハエッジからウエハ中心へと放射状になっている。このようなベクトルＶ１の向きは、貼り合わせの際に第１ウエハＷ１が伸びる方向と逆の方向である。伸び量が第２ウエハＷ２より大きい第１ウエハＷ１においては、ベクトルＶ１はウエハが伸びる方向と反対の方向をむいている。
　ここで、チップ領域ＣＲ及びチップ領域ＣＬを例に、さらに詳細に説明する。チップ領域ＣＲ及びチップ領域ＣＬは、Ｙ方向の位置がチップ領域ＣＣと同じであり、Ｘ方向の位置がチップ領域ＣＣを挟んでチップ領域ＣＣから等距離の位置にある。図６ＡのＢ－Ｂ切断線に沿って第３ウエハＷ３のチップ領域ＣＲを縦断面視すると、図６Ｂに示すように、第１配線層３０の全ての組３５は、平面視において、第１接続パッド３２の中心が、ビア３４の中心から第１ウエハＷ１の中心へ向けて紙面左方向に距離ａ離れた位置にある。なお、図５に示す光検出装置１は、チップ領域ＣＲを個片化して得られた半導体チップ２に相当する。そして、図６ＡのＣ－Ｃ切断線に沿って第３ウエハＷ３のチップ領域ＣＬを縦断面視すると、図６Ｃに示すように、第１配線層３０の全ての組３５は、平面視において、第１接続パッド３２の中心が、ビア３４の中心から第１ウエハＷ１の中心へ向けて紙面右方向に距離ａ離れた位置にある。そして、図６Ｂ及び図６Ｃの両図において、距離ａは、第２接続パッド４２の平面視における中心とビア４４の平面視における中心との間の距離より大きく設けられている。なお、図６Ｂ及び図６Ｃにおいては、第３ウエハＷ３が有する絶縁膜３１、絶縁膜４１、組３５、及び組４５を模式的に示していて、それ以外の構成要素は図示を省略している。以下、同様な図面において、構成要素を同様に省略している。
　図６Ｄは、第１ウエハＷ１のチップ領域のうち、チップ領域ＣＣを含むＸ方向の一行を模式的に示す図である。なお、チップ領域の一列の数は図６Ｄに限定されない。破線は、ビア３４を形成する工程におけるチップ領域ＶＩＡを示し、実線は、第１接続パッド３２を形成する工程におけるチップ領域ＰＡＤを示している。図示するように、第１接続パッド３２を形成する工程において、チップ領域ＰＡＤを第１ウエハＷ１の中心へ向けてオフセットさせることにより、平面視において、第１接続パッド３２の中心を、ビア３４の中心から第１方向に第１距離離れた位置に設けることができる。
　また、第１ウエハＷ１を第２ウエハＷ２に貼り合わせる際に、第２ウエハＷ２に対する第１ウエハＷ１の伸び量は、第１ウエハＷ１のエッジに近ければ近い程大きくなる。すなわち、ずれ量は、第１ウエハＷ１の中心から遠ければ遠い程多くなる。そのため、第１ウエハＷ１の中心から遠いチップ領域ＰＡＤほど、オフセット量（第１距離）を大きくしている。なお、図６Ｄにおいては第１距離を分かりやすく説明するために、第１距離を誇張して示している。また、Ｙ方向においても破線と実線とがわずかにずれているが、これは、破線と実線との重なりを分かりやすく説明するためであり、チップ領域ＣＣを含むＸ方向の一行においては、実際には破線と実線とはＹ方向において重なっている。
　≪光検出装置の製造方法≫
　以下、図７を参照して、光検出装置１の製造方法について説明する。なお、製造方法の説明では、第１接続パッド３２の形成、及び第１ウエハＷ１と第２ウエハＷ２との貼り合わせに関係する部分についてのみ説明する。これ以外の部分は、公知の方法を用いて形成することができるため、その説明を省略する。また、図７においては、第１ウエハＷ１及び第２ウエハＷ２のうちのチップ領域ＣＲに相当する部分が有する絶縁膜３１、絶縁膜４１、組３５、及び組４５を模式的に示していて、それ以外の構成要素は図示を省略している。以下、同様な図面において、構成要素を同様に省略している。
　まず、第１ウエハＷ１と第２ウエハＷ２とを準備する。第１ウエハＷ１の準備では、まず、チップ領域毎に集積回路を製作する。集積回路の主要な部分の製作が完了したら、第１ウエハＷ１の第１配線層３０に、配線３３ａに接続されるようにビア３４を形成し、その後、ビア３４に接続されるように第１接続パッド３２を形成する。第１接続パッド３２は、その接合面が第３の面Ｓ３に臨むように形成する。より具体的には、第１接続パッド３２の平面視における中心を、ビア３４の平面視における中心から第１ウエハＷ１の平面視中心方向に、より具体的には紙面左方向に距離ａオフセットさせて、第１接続パッド３２を形成する。距離ａ、すなわちベクトルＶ１の大きさは、第１ウエハＷ１が伸びる量、より具体的には第１ウエハＷ１が第２ウエハＷ２より大きくなる量を考慮して決めれば良い。第１接続パッド３２は、これには限定されないが、例えば、第１配線層３０の露出面に絶縁膜３１を積層し、積層された絶縁膜３１に公知のリソグラフィ技術及びエッチング技術で穴ｈ１を形成し、穴ｈ１にめっき法により銅を埋め込み、その後化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）法により余分な銅を除去し且つ第１配線層３０の露出面を平坦化する工程を経て、得る。
　そのため、第１接続パッド３２の平面視における中心のオフセットは、穴ｈ１を形成するリソグラフィ工程において、露光パターンの結像位置を、本来あるべき結像位置からベクトルＶ１により示される方向及び距離に従ってオフセットさせれば良い。すなわち、ウエハ面内の複数の露光パターンは、本来あるべき結像位置から第１ウエハＷ１の平面視における中心に向かってオフセットするように露光すれば良い。さらに、第１距離の大きさは、第１ウエハＷ１の中心から遠い露光パターンほど大きく設定すれば良い。ここで、本来あるべき結像位置とは、第１接続パッド３２の平面視における中心がビア３４の平面視における中心に重ね合わされる結像位置である。
　また、第２ウエハＷ２は、従来と同じ方法で準備する。準備された第２ウエハＷ２には、組４５を含む集積回路が形成されている。そして、配線層同士が向かい合うように第１ウエハＷ１と第２ウエハＷ２とを、間隔を空けて対向させ、ウエハ同士の位置決めを行う。より具体的には、第３の面Ｓ３と第４の面Ｓ４とを対向させ、ウエハ同士の位置決めを行う。この時点では、第１接続パッド３２は、第２接続パッド４２より第１ウエハＷ１の平面視における中心寄り（紙面左寄り）に位置している。
　その後、第２ウエハＷ２に向けて凸に反らせた状態の第１ウエハＷ１の中央部を押して、ウエハ中央部から第２ウエハＷ２に第１ウエハＷ１を貼り合わせていき、図６Ｂに示す状態を得る。その際、第１ウエハＷ１と第２ウエハＷ２とのうち、少なくとも第１ウエハＷ１は半径方向に伸びる。そして、半径方向の伸び量は、第１ウエハＷ１の方が第２ウエハＷ２より大きい。ここで、第１ウエハＷ１及び第２ウエハＷ２のうち半径方向の伸び量が大きい方のウエハである第１ウエハＷ１において、第１ウエハＷ１の伸びを見越して、第１接続パッド３２が、予め平面視におけるウエハ中心方向に向かってオフセットされている。そのため、第１ウエハＷ１が第２ウエハＷ２より半径方向により多く伸びた場合であっても、第１ウエハＷ１の伸びに伴う第１接続パッド３２の移動量がオフセット量により相殺される。そして、第１接続パッド３２の移動先が、第２接続パッド４２が存在する位置となる。これにより、第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できる。
　≪第１実施形態の主な効果≫
　以下、第１実施形態の主な効果を説明する。本技術の第１実施形態に係る光検出装置１では、第１配線層３０の全ての組３５は、平面視において、第１接続パッド３２の中心が、ビア３４の中心から第１方向に第１距離離れた位置にある。そのため、光検出装置１をＷｏＷで製造する工程において、第１ウエハＷ１と第２ウエハＷ２とを貼り合わせた際に第１ウエハＷ１が半径方向に伸びて、半径方向に第２ウエハＷ２より寸法が大きくなった場合であっても、第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できる。これにより、配線層同士の電気的接続性が、より具体的には第１配線層３０と第２配線層４０との電気的接続性が劣化することを抑制できる。
　また、本技術の第１実施形態に係る光検出装置１では、第１距離が、第２配線層４０の組４５の平面視における第２接続パッド４２の中心とビア４４の中心との間の距離より大きく設定されている。そのため、光検出装置１をＷｏＷで製造する工程において、第１ウエハＷ１と第２ウエハＷ２とを貼り合わせた際に第１ウエハＷ１が半径方向に伸びて、半径方向に第２ウエハＷ２より寸法が大きくなった場合であっても、第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できる。これにより、配線層同士の電気的接続性が、より具体的には第１配線層３０と第２配線層４０との電気的接続性が劣化することを抑制できる。
　また、画素３が微細になり、第１接続パッド３２及び第２接続パッド４２の数が増えると、これら接合パッドを接合させるための制御がより重要になる。本技術の第１実施形態に係る光検出装置１では、本技術を画素領域２Ａに適用することにより、画素３の第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できる。これにより、画素３が微細化された場合であっても、配線層同士の電気的接続性が劣化することを抑制できる。
　また、本技術の第１実施形態に係る光検出装置１では、第１ウエハＷ１は、第１半導体層２０及び第１半導体層２０に積層された第１配線層３０を有する積層体と、積層体に平面視で行列状に複数配置され、それぞれ集積回路が制作されたチップ領域と、を備え、第１配線層３０は、チップ領域毎に、絶縁膜３１に設けられ且つ集積回路の一部を構成している組であって、第１接続パッド３２、配線３３ａ、及び第１接続パッド３２を配線３３ａに接続しているビア３４の組３５を複数含み、一のチップ領域に設けられた第１接続パッド３２の中心は、ビア３４の中心から、第１ウエハＷ１の中心に向けて第１距離離れている。このように、ウエハ同士を貼り合わせる前に、第１ウエハＷ１の第１接続パッド３２を予め平面視で第１ウエハＷ１の中心寄りに設けているので、第１ウエハＷ１と第２ウエハＷ２とを貼り合わせた際に第１ウエハＷ１が半径方向に伸びて、半径方向に第２ウエハＷ２より寸法が大きくなった場合であっても、第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できる。これにより、配線層同士の電気的接続性が、より具体的には第１配線層３０と第２配線層４０との電気的接続性が劣化することを抑制できる。
　なお、上述の第１実施形態においては、第１ウエハＷ１を第２ウエハＷ２に向けて凸に反らせた状態で両者を貼り合わせていたが、第２ウエハＷ２を第１ウエハＷ１の第１ウエハＷ１向けて凸に反らせた状態で両者を貼り合わせても良い。さらには、第１ウエハＷ１と第２ウエハＷ２との両方を相手に向けて凸に反らせた状態で両者を貼り合わせても良い。いずれの場合でも、第１ウエハＷ１と第２ウエハＷ２との間で伸び量に差が生じる可能性がある。そして、いずれの場合でも、伸び量が大きい方のウエハに対して、接続パッドをウエハの平面視の中心に向けてオフセットさせればよい。
　［第２実施形態］
　図８に示す本技術の第２実施形態について、以下に説明する。本第２実施形態に係る光検出装置１が上述の第１実施形態に係る光検出装置１と相違するのは、第１配線層３０の全ての組３５は、平面視において、ビア３４が配線３３ａからずれている点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。また、図８に示す一の光検出装置１が有する組３５及び組４５は、図６Ａのチップ領域ＣＲ及びチップ領域ＣＲを個片化して得られる光検出装置１をＢ－Ｂ切断線で断面視した場合の組３５及び組４５である。
　＜ビア＞
　ビア３４は、平面視で第１接続パッド３２と配線３３ａとが重なる位置に設けられている。図８におけるビア３４は、第１実施形態の図６Ｂに示すビア３４より紙面左側に設けられている。より具体的には、ビア３４は、配線３３ａに対して、第１接続パッド３２と同じ方向（第１方向）にずらされている。そのため、図８におけるビア３４と第１接続パッド３２との重ね合わせマージンは、図６Ｂにおけるビア３４と第１接続パッド３２との重ね合わせマージンより大きい。これにより、重ね合わせばらつきによりビア３４と第１接続パッド３２との重ね合わせ精度が劣化するのを抑制することができる。
　≪第２実施形態の主な効果≫
　以下、第２実施形態の主な効果を説明する。この第２実施形態に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第３実施形態］
　図９Ａ及び図９Ｂに示す本技術の第３実施形態について、以下に説明する。本第３実施形態に係る光検出装置１が上述の第１実施形態に係る光検出装置１と相違するのは、組３５に代えて組４５において、接続パッドの中心がビアの中心からずれている点であり、それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。また、図９Ｂは、接合後の第３ウエハＷ３を接合面に垂直な方向から透視した場合における、第２ウエハＷ２の、第１ウエハＷ１との接合面の構成を示す図である。図９Ａに示す一の光検出装置１が有する組３５及び組４５は、図９Ｂのチップ領域ＣＲ及びチップ領域ＣＲを個片化して得られる光検出装置１をＢ－Ｂ切断線で断面視した場合の組３５及び組４５である。
　＜第１配線層＞
　第１配線層３０は、積層方向他方側の配線層である。図９Ａに示すように、一の光検出装置１において、第１接続パッド３２の平面視における中心は、ビア３４の平面視における中心に一致するように設計されており、両者は製造ばらつきの範囲内で一致している。これは、第１配線層３０内の全ての組３５においてそのようになっている。
　＜第２配線層＞
　第２配線層４０は、積層方向一方側の配線層である。一の光検出装置１において、第２配線層（配線層）４０が有する全ての組４５は、第２接続パッド４２の平面視における中心が、ビア４４の平面視における中心から紙面右方向に距離ａ離れた位置にある。第２接続パッド４２の平面視における中心の、ビア４４の平面視における中心からの位置は、図中にベクトルＶ２で表されている。ベクトルＶ２の向きが第１方向（図９Ａの例では紙面右方向）を表し、ベクトルＶ２の大きさが第１距離（図９Ａの例では距離ａ）を表している。なお、ベクトルＶ２の向き及び大きさは、第１実施形態の場合と同様に、他の一の光検出装置においては、異なる場合がある。また、上述の距離ａは、第１接続パッド３２の平面視における中心とビア３４の平面視における中心との間の距離より大きく設けられている。そして、ビア４４は、平面視で第２接続パッド４２と配線４３ａとが重なる位置に設けられている。
　≪ウエハ≫
　図９Ｂに示すウエハには、チップ領域ＣＣ，ＣＲ，ＣＬ，ＵＲ，ＬＬを示している。チップ領域ＣＣでは、平面視において、第２接続パッド４２の中心が、ビア４４の中心に一致しているが、チップ領域ＣＲ，ＣＬ，ＵＲ，ＬＬでは、平面視において、第２接続パッド４２の中心が、ビア４４の中心からベクトルＶ２離れた位置にある。ベクトルＶ２の向きは第１方向を表し、大きさは第１距離を表している。一のチップ領域内では、ベクトルＶ２の向き及び大きさは同じである。そして、チップ領域ごとに、ベクトルＶ２の向き及び大きさは異なっている。また、チップ領域ＣＣ以外の各チップ領域のベクトルＶ２は、第２ウエハＷ２の平面視における中心とは反対の方向（エッジに向いた方向）を向いている。例えば、チップ領域ＣＲではベクトルＶ２の向きは、第２ウエハＷ２のエッジへ向けて紙面右向きであり、チップ領域ＣＬではベクトルＶ２の向きは、第２ウエハＷ２のエッジへ向けて紙面左向きである。ベクトルＶ２の向きは、平面視においてウエハ中心からウエハエッジへと放射状になっている。このようなベクトルＶ２の向きは、貼り合わせの際に第１ウエハＷ１が伸びる方向と同じ方向である。伸び量が第１ウエハＷ１より小さい第２ウエハＷ２においては、ベクトルＶ２はウエハが伸びる方向を向いている。
　≪光検出装置の製造方法≫
　以下、図１０を参照して、光検出装置１の製造方法について説明する。なお、本実施形態では、第１実施形態において説明した光検出装置１の製造方法と異なる部分を中心に説明する。その際、第１ウエハＷ１を第２ウエハＷ２と読み替え、第１ウエハＷ１及びそれに関連する部分を第２ウエハＷ２及びそれに関連する部分へ読み替えれば良い部分についても、説明を省略する。また、図１０においては、第１ウエハＷ１及び第２ウエハＷ２のうちのチップ領域ＣＲに相当する部分が有する絶縁膜３１、絶縁膜４１、組３５、及び組４５を模式的に示していて、それ以外の構成要素は図示を省略している。
　第２ウエハＷ２の準備では、第２接続パッド４２は、その接合面が第４の面Ｓ４に臨むように形成する。より具体的には、第２接続パッド４２の平面視における中心を、ビア４４の平面視における中心から第２ウエハＷ２のエッジに向けて紙面右方向に距離ａオフセットさせて、第２接続パッド４２を形成する。距離ａ、すなわちベクトルＶ２の大きさは、第１ウエハＷ１が伸びる量、より具体的には第１ウエハＷ１が第２ウエハＷ２より大きくなる量を考慮して決めれば良い。第２接続パッド４２は、これには限定されないが、例えば、第２配線層４０の露出面に絶縁膜４１を積層し、積層された絶縁膜４１に公知のリソグラフィ技術及びエッチング技術で穴ｈ２を形成し、穴ｈ２にめっき法により銅を埋め込み、その後化学機械研磨（Chemical Mechanical Polishing、ＣＭＰ）法により余分な銅を除去し且つ第２配線層４０の露出面を平坦化する工程を経て、得る。
　そのため、第２接続パッド４２の平面視における中心のオフセットは、穴ｈ２を形成するリソグラフィ工程において、露光パターンの結像位置を、本来あるべき結像位置からベクトルＶ２により示される方向及び距離に従ってオフセットさせれば良い。すなわち、ウエハ面内の複数の露光パターンは、本来あるべき結像位置から第２ウエハＷ２の平面視におけるエッジに向かってオフセットするように露光すれば良い。さらに、第１距離の大きさは、第２ウエハＷ２の中心から遠い露光パターンほど大きく設定すれば良い。ここで、本来あるべき結像位置とは、第２接続パッド４２の平面視における中心がビア４４の平面視における中心に重ね合わされる結像位置である。
　そして、配線層同士が向かい合うように第１ウエハＷ１と第２ウエハＷ２とを、間隔を空けて対向させ、ウエハ同士の位置決めを行う。その後、第２ウエハＷ２に向けて凸に反らせた状態の第１ウエハＷ１の中央部を押して、ウエハ中央部から第２ウエハＷ２に第１ウエハＷ１を貼り合わせていき、図９Ａに示す状態を得る。その際、第１ウエハＷ１と第２ウエハＷ２とのうち、少なくとも第１ウエハＷ１は半径方向に伸びる。そして、半径方向の伸び量は、第１ウエハＷ１の方が第２ウエハＷ２より大きい。ここで、第１ウエハＷ１及び第２ウエハＷ２のうち半径方向の伸び量が小さい方のウエハである第２ウエハＷ２において、第２接続パッド４２が、予め平面視におけるウエハエッジ方向に向かってオフセットされている。そのため、第１ウエハＷ１が第２ウエハＷ２より半径方向により多く伸びた場合であっても、第１ウエハＷ１の伸びに伴い第１接続パッド３２が移動した先に、第２接続パッド４２が存在することとなる。これにより、第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できる。
　≪第３実施形態の主な効果≫
　以下、第３実施形態の主な効果を説明する。この第３実施形態に係る光検出装置１であっても、上述の第１実施形態に係る光検出装置１と同様の効果が得られる。
　［第４実施形態］
　図１１に示す本技術の第４実施形態について、以下に説明する。本第４実施形態に係る光検出装置１は、上述の第１実施形態の組３５と第３実施形態の組４５との組み合わせである。それ以外の光検出装置１の構成は、基本的に上述の第１実施形態の光検出装置１と同様の構成になっている。なお、すでに説明した構成要素については、同じ符号を付してその説明を省略する。なお、図１１に示す一の光検出装置１が有する組３５及び組４５は、ウエハ面内において図６Ａ及び図９Ｂのチップ領域ＣＲと同じ位置にあるチップ領域及びそのチップ領域を個片化して得られる光検出装置１の縦断面構造を示している。
　＜第１配線層＞
　一の光検出装置１において、第１配線層（配線層）３０が有する全ての組３５は、第１接続パッド３２の平面視における中心が、ビア３４の平面視における中心から紙面左方向に距離ｃ離れた位置にある。第１接続パッド３２の平面視における中心の、ビア３４の平面視における中心からの位置は、図中にベクトルＶ３で表されている。ベクトルＶ３の向きが第１方向（図１１の例では紙面左方向）を表し、ベクトルＶ３の大きさが第１距離（図１１の例では距離ｃ）を表している。
　＜第２配線層＞
　一の光検出装置１において、第２配線層（配線層）４０が有する全ての組４５は、第２接続パッド４２の平面視における中心が、ビア４４の平面視における中心から紙面右方向に距離ｄ離れた位置にある。第２接続パッド４２の平面視における中心の、ビア４４の平面視における中心からの位置は、図中にベクトルＶ４で表されている。ベクトルＶ４の向きが第２方向（図１１の例では紙面右方向）を表し、ベクトルＶ４の大きさが第２距離（図１１の例では距離ｄ）を表している。
　ベクトルＶ４の向きである第２方向は、ベクトルＶ３の向きである第１方向とは反対の方向、例えば、第１方向とは１８０度反対の方向である。すなわち、第２配線層４０の全ての組４５は、平面視において、第２接続パッド４２の中心が、ビア４４の中心から、第２方向に第２距離離れた位置にある。
　距離ｃ及び距離ｄについては、第１ウエハＷ１と第２ウエハＷ２とのうちの一方のウエハにおいてのみビアに対する接続パッドの位置をオフセットする場合の距離（例えば、距離ａ）を、距離ｃと距離ｄとに振り分けている（距離ａ＝距離ｃ＋距離ｄ）。これには限定されないが、例えば、第１ウエハＷ１と第２ウエハＷ２とのうちの一方のウエハにおいてのみビアに対する接続パッドの位置をオフセットする場合の距離を、均等に距離ｃと距離ｄとに振り分けることができる（距離ｃ＝距離ｄ）。
　≪第４実施形態の主な効果≫
　以下、第４実施形態の主な効果を説明する。この第４実施形態に係る光検出装置１であっても、上述の第１実施形態及び第３実施形態に係る光検出装置１と同様の効果が得られる。
　［第５実施形態］
　本技術の第５実施形態について、以下に説明する。本第５実施形態では、第３ウエハＷ３のチップ領域及びそのチップ領域が個片化された半導体チップ２は、半導体装置として光検出装置１に代えてメモリを搭載している。なお、組３５及び組４５の構成については、第１実施形態から第４実施形態までのいずれかと同じ構成を有しているので、本実施形態では詳細な説明は省略する。
　図１Ｂ等に示す第３ウエハＷ３の各チップ領域及びそのチップ領域が個片化された半導体チップ２には、ＤＲＡＭ（Dynamic Random Access Memory）のメモリセル及びメモリセルを駆動する駆動用ロジック回路を構成する集積回路が制作されている。これには限定されないが、例えば、第１ウエハＷ１にメモリセルを構成する部分の集積回路が設けられていて、第２ウエハＷ２に駆動用ロジック回路を構成する部分の集積回路が設けられている。
　≪第５実施形態の主な効果≫
　以下、第５実施形態の主な効果を説明する。この第５実施形態に係る光検出装置１であっても、第１実施形態から第４実施形態までのいずれかに係る光検出装置１と同様の効果が得られる。
　［第６実施形態］
　＜１．電子機器への応用例＞
　次に、図１２に示す電子機器１００について説明する。電子機器１００は、固体撮像装置１０１と、光学レンズ１０２と、シャッタ装置１０３と、駆動回路１０４と、信号処理回路１０５とを備えている。電子機器１００は、これに限定されないが、例えば、カメラ等の電子機器である。また、電子機器１００は、固体撮像装置１０１として、上述の光検出装置１を備えている。
　光学レンズ（光学系）１０２は、被写体からの像光（入射光１０６）を固体撮像装置１０１の撮像面上に結像させる。これにより、固体撮像装置１０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置１０３は、固体撮像装置１０１への光照射期間及び遮光期間を制御する。駆動回路１０４は、固体撮像装置１０１の転送動作及びシャッタ装置１０３のシャッタ動作を制御する駆動信号を供給する。駆動回路１０４から供給される駆動信号（タイミング信号）により、固体撮像装置１０１の信号転送を行う。信号処理回路１０５は、固体撮像装置１０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。なお、電子機器１００は、記憶媒体として、第５実施形態に係るメモリを備えている。
　このような構成により、電子機器１００では、固体撮像装置１０１において第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できるため、電子機器１００の信頼性向上を図ることができる。
　なお、電子機器１００は、カメラに限られるものではなく、他の電子機器であっても良い。例えば、携帯電話機等のモバイル機器向けカメラモジュール等の撮像装置であっても良い。
　また、電子機器１００は、固体撮像装置１０１として、第１実施形態から第４実施形態まで、及びそれら実施形態の変形例のいずれかに係る光検出装置１、又は第１実施形態から第４実施形態まで、及びそれら実施形態の変形例のうちの少なくとも２つの組み合わせに係る光検出装置１を備えることができる。
　＜２．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１３は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１３に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１３の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図１４は、撮像部１２０３１の設置位置の例を示す図である。
　図１４では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図１４には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１に適用され得る。具体的には、例えば、図５の光検出装置１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できるため、撮像部１２０３１の信頼性向上を図ることができる。
　＜３．内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図１５は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図１５では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図１６は、図１５に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、カメラヘッド１１１０２の撮像部１１４０２等に適用され得る。具体的には、例えば、図５の光検出装置１は、撮像部１１４０２に適用することができる。撮像部１１４０２に本開示に係る技術を適用することにより、第１接続パッド３２と第２接続パッド４２との重ね合わせが大きくずれることを抑制できるため、撮像部１１４０２の信頼性向上を図ることができる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　［その他の実施形態］
　上記のように、本技術は第１実施形態から第６実施形態までによって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。この開示から当業者には様々な代替の実施形態、実施例及び運用技術が明らかとなろう。
　例えば、第１実施形態から第６実施形態までにおいて説明したそれぞれの技術的思想を互いに組み合わせることも可能である。例えば、上述の第２実施形態に係る第１配線層３０は第１方向にずらされたビア３４を備えていたが、このような技術的思想を、第３実施形態又は第４実施形態に記載の光検出装置１に適用する等、それぞれの技術的思想に沿った種々の組み合わせが可能である。
　また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ToF（Time of Flight）センサともよばれる距離を測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射され返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの構造として、上述した貼り合わせの構造を採用することができる。
　また、本技術は、三枚以上のウエハを有する半導体装置におけるウエハ同士の貼り合わせに対しても、適用することができる。より具体的には、本技術は、三枚以上のウエハのうちの少なくとも二枚のウエハの貼り合わせに対しても適用することができる。また、例えば、上述の構成要素を構成するとして挙げられた材料は、添加物や不純物等を含んでいても良い。
　また、本明細書に記載された効果はあくまでも例示であって限定されるものでは無く、また他の効果があっても良い。
　なお、本技術は、以下のような構成としてもよい。
（１）
　２層の半導体層と、
　前記半導体層同士の間に介在し、それぞれが、絶縁膜に設けられた組であって、接続パッド、配線、及び前記接続パッドを前記配線に接続しているビアを含む当該組を複数含み、前記接続パッドの接合面同士を接合することで互いに電気的に接続された、積層方向一方側の配線層及び積層方向他方側の配線層と、
　を備え、
　前記積層方向一方側の配線層の全ての前記組は、平面視において、前記接続パッドの中心が、前記ビアの中心から第１方向に第１距離離れた位置にある、
　半導体装置。
（２）
　前記第１距離は、前記積層方向他方側の配線層が有する前記組の平面視における前記接続パッドの中心と前記ビアの中心との間の距離より大きく設けられている、（１）に記載の半導体装置。
（３）
　前記積層方向他方側の配線層の全ての前記組は、平面視において、前記接続パッドの中心が、前記ビアの中心から、前記第１方向とは反対の方向である第２方向に、第２距離離れた位置にある、（１）に記載の半導体装置。
（４）
　前記第２距離は、前記第１距離と等しい、（３）に記載の半導体装置。
（５）
　２層の前記半導体層のうちの一方は、入射光に対して光電変換を行うことが可能な光電変換部を有する、（１）から（４）のいずれかに記載の半導体装置。
（６）
　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
　前記光検出装置は、
　２層の半導体層と、
　前記半導体層同士の間に介在し、それぞれが、絶縁膜に設けられた組であって、接続パッド、配線、及び前記接続パッドを前記配線に接続しているビアを含む当該組を複数含み、前記接続パッドの接合面同士を接合することで互いに電気的に接続された、積層方向一方側の配線層及び積層方向他方側の配線層と、
　を備え、
　前記積層方向一方側の配線層の全ての前記組は、平面視において、前記接続パッドの中心が、前記ビアの中心から第１方向に第１距離離れた位置にあり、
　２層の前記半導体層のうちの一方は、入射光に対して光電変換を行うことが可能な光電変換部を有する、
　電子機器。
（７）
　半導体層及び前記半導体層に積層された配線層を有する積層体と、
　前記積層体に平面視で行列状に複数配置され、それぞれ集積回路が制作された複数のチップ領域と、
　を備え、
　前記配線層は、前記チップ領域毎に、絶縁膜に設けられ且つ前記集積回路の一部を構成している組であって、接続パッド、配線、及び前記接続パッドを前記配線に接続しているビアを含む当該組を複数含み、
　前記接続パッドの中心は、前記チップ領域毎に、前記ビアの中心から第１方向に第１距離離れていて、
　前記第１方向は、平面視において、前記積層体の中心又はエッジに向かう方向である、
　ウエハ。
（８）
　前記第１距離の大きさは、前記積層体の中心から遠い前記チップ領域ほど大きい、（７）に記載のウエハ。
　本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
　１　光検出装置
　２　半導体チップ
　２Ａ　画素領域
　２Ｂ　周辺領域
　３　画素
　４　垂直駆動回路
　５　カラム信号処理回路
　６　水平駆動回路
　７　出力回路
　８　制御回路
　１０　画素駆動線
　１１　垂直信号線
　１２　水平信号線
　１３　ロジック回路
　１５　読出し回路
　２０　第１半導体層
　２１　光電変換部（半導体領域）
　３０　第１配線層
　３１　絶縁膜
　３２　第１接続パッド
　３３，３３ａ　配線
　３４，４４　ビア
　３５，４５　組
　４０　第２配線層
　４１　絶縁膜
　４２　第２接続パッド
　４３，４３ａ　配線
　５０　第２半導体層
　６１　絶縁膜
　６２　カラーフィルタ
　１００　電子機器
　１０２　光学系（光学レンズ）
　ＣＣ，ＣＬ，ＣＲ，ＬＬ，ＵＲ　チップ領域
　ｈ１，ｈ２　穴
　ＰＡＤ，ＶＩＡ　チップ領域
　Ｖ１，Ｖ２，Ｖ３，Ｖ４　ベクトル
　Ｗ１　第１ウエハ
　Ｗ２　第２ウエハ
　Ｗ３　第３ウエハ

Claims (8)

  1. 　２層の半導体層と、
    　前記半導体層同士の間に介在し、それぞれが、絶縁膜に設けられた組であって、接続パッド、配線、及び前記接続パッドを前記配線に接続しているビアを含む当該組を複数含み、前記接続パッドの接合面同士を接合することで互いに電気的に接続された、積層方向一方側の配線層及び積層方向他方側の配線層と、
    　を備え、
    　前記積層方向一方側の配線層の全ての前記組は、平面視において、前記接続パッドの中心が、前記ビアの中心から第１方向に第１距離離れた位置にある、
    　半導体装置。
  2. 　前記第１距離は、前記積層方向他方側の配線層が有する前記組の平面視における前記接続パッドの中心と前記ビアの中心との間の距離より大きく設けられている、請求項１に記載の半導体装置。
  3. 　前記積層方向他方側の配線層の全ての前記組は、平面視において、前記接続パッドの中心が、前記ビアの中心から、前記第１方向とは反対の方向である第２方向に、第２距離離れた位置にある、請求項１に記載の半導体装置。
  4. 　前記第２距離は、前記第１距離と等しい、請求項３に記載の半導体装置。
  5. 　２層の前記半導体層のうちの一方は、入射光に対して光電変換を行うことが可能な光電変換部を有する、請求項１に記載の半導体装置。
  6. 　光検出装置と、前記光検出装置に被写体からの像光を結像させる光学系と、を備え、
    　前記光検出装置は、
    　２層の半導体層と、
    　前記半導体層同士の間に介在し、それぞれが、絶縁膜に設けられた組であって、接続パッド、配線、及び前記接続パッドを前記配線に接続しているビアを含む当該組を複数含み、前記接続パッドの接合面同士を接合することで互いに電気的に接続された、積層方向一方側の配線層及び積層方向他方側の配線層と、
    　を備え、
    　前記積層方向一方側の配線層の全ての前記組は、平面視において、前記接続パッドの中心が、前記ビアの中心から第１方向に第１距離離れた位置にあり、
    　２層の前記半導体層のうちの一方は、入射光に対して光電変換を行うことが可能な光電変換部を有する、
    　電子機器。
  7. 　半導体層及び前記半導体層に積層された配線層を有する積層体と、
    　前記積層体に平面視で行列状に複数配置され、それぞれ集積回路が制作された複数のチップ領域と、
    　を備え、
    　前記配線層は、前記チップ領域毎に、絶縁膜に設けられ且つ前記集積回路の一部を構成している組であって、接続パッド、配線、及び前記接続パッドを前記配線に接続しているビアを含む当該組を複数含み、
    　前記接続パッドの中心は、前記チップ領域毎に、前記ビアの中心から第１方向に第１距離離れていて、
    　前記第１方向は、平面視において、前記積層体の中心又はエッジに向かう方向である、
    　ウエハ。
  8. 　前記第１距離の大きさは、前記積層体の中心から遠い前記チップ領域ほど大きい、請求項７に記載のウエハ。
PCT/JP2022/040523 2021-12-13 2022-10-28 半導体装置、電子機器、及びウエハ WO2023112520A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202280080470.6A CN118355475A (zh) 2021-12-13 2022-10-28 半导体装置、电子设备和晶片

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021-201604 2021-12-13
JP2021201604 2021-12-13

Publications (1)

Publication Number Publication Date
WO2023112520A1 true WO2023112520A1 (ja) 2023-06-22

Family

ID=86774521

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/040523 WO2023112520A1 (ja) 2021-12-13 2022-10-28 半導体装置、電子機器、及びウエハ

Country Status (2)

Country Link
CN (1) CN118355475A (ja)
WO (1) WO2023112520A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181531A (ja) * 2015-03-23 2016-10-13 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
JP2017034074A (ja) * 2015-07-31 2017-02-09 株式会社東芝 半導体装置
JP2020043298A (ja) * 2018-09-13 2020-03-19 キヤノン株式会社 半導体装置、その製造方法および電子機器

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016181531A (ja) * 2015-03-23 2016-10-13 ソニー株式会社 半導体装置、および半導体装置の製造方法、固体撮像素子、撮像装置、並びに電子機器
JP2017034074A (ja) * 2015-07-31 2017-02-09 株式会社東芝 半導体装置
JP2020043298A (ja) * 2018-09-13 2020-03-19 キヤノン株式会社 半導体装置、その製造方法および電子機器

Also Published As

Publication number Publication date
CN118355475A (zh) 2024-07-16

Similar Documents

Publication Publication Date Title
TWI782058B (zh) 固體攝像裝置
WO2018194030A1 (ja) 半導体素子およびその製造方法、並びに電子機器
JP7291148B2 (ja) 半導体装置
JP7419476B2 (ja) 半導体装置およびその製造方法、並びに電子機器
WO2019155782A1 (ja) 半導体装置および半導体装置の製造方法
WO2020179494A1 (ja) 半導体装置および撮像装置
WO2024042996A1 (ja) 積層基板及び半導体装置
WO2022172711A1 (ja) 光電変換素子および電子機器
WO2023112520A1 (ja) 半導体装置、電子機器、及びウエハ
WO2023106023A1 (ja) 光検出装置及び電子機器
WO2024111457A1 (ja) 光検出装置、その製造方法、及び電子機器
WO2024101204A1 (ja) 光検出装置及び積層基板
WO2024024573A1 (ja) 撮像装置及び電子機器
WO2023042462A1 (ja) 光検出装置、光検出装置の製造方法、及び電子機器
WO2024095751A1 (ja) 光検出装置及び電子機器
WO2023171008A1 (ja) 光検出装置および電子機器ならびに光検出システム
WO2024057814A1 (ja) 光検出装置および電子機器
WO2024127853A1 (ja) 光検出装置及び電子機器
WO2023106308A1 (ja) 受光装置
WO2022249678A1 (ja) 固体撮像装置およびその製造方法
WO2024101203A1 (ja) 光検出装置及び積層基板
WO2022163351A1 (ja) 固体撮像装置
WO2023136174A1 (ja) 固体撮像装置および電子機器
WO2023058484A1 (ja) 撮像装置
WO2023106215A1 (ja) 光検出装置及び電子機器

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22907053

Country of ref document: EP

Kind code of ref document: A1