WO2023100492A1 - 半導体装置及び電子機器 - Google Patents

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WO2023100492A1
WO2023100492A1 PCT/JP2022/038242 JP2022038242W WO2023100492A1 WO 2023100492 A1 WO2023100492 A1 WO 2023100492A1 JP 2022038242 W JP2022038242 W JP 2022038242W WO 2023100492 A1 WO2023100492 A1 WO 2023100492A1
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WO
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semiconductor device
substrate
element substrate
thermal expansion
present technology
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PCT/JP2022/038242
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English (en)
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龍将 平塚
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ソニーセミコンダクタソリューションズ株式会社
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    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
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    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures

Definitions

  • this technology relates to semiconductor devices and electronic devices.
  • the main object of the present technology is to provide a semiconductor device capable of suppressing characteristic fluctuations of the elements of the first element substrate.
  • the present technology includes at least one first element substrate, at least one second element substrate laminated with the first element substrate and smaller than the first element substrate, and embedding at least the periphery of the second element substrate. and a buried layer, wherein at least a portion of the end portion of the second element substrate on the side of the first element substrate is a thermal expansion suppressing portion, and/or the end face of the portion is directly or indirectly thermal expansion suppressing.
  • a semiconductor device is provided.
  • the first element substrate has a laminated first semiconductor substrate and a first wiring layer
  • the second element substrate has a laminated second semiconductor substrate and a second wiring layer
  • the first and In the second element substrate the first and second wiring layers may be joined face to face.
  • the thermal expansion suppressing portion may be provided directly or indirectly on at least the end face of the second wiring layer out of the end face of the second semiconductor substrate and the end face of the second wiring layer.
  • the thermal expansion suppressing portion may have a lower thermal expansion coefficient than the second wiring layer.
  • the thermal expansion suppressing portion may have a lower coefficient of thermal expansion than the second semiconductor substrate.
  • the second semiconductor substrate may be a silicon substrate.
  • the thermal expansion suppressing portion may be made of an inorganic material or an organic material.
  • the thermal expansion suppressing portion may have rounded corners.
  • the thermal expansion suppressing portion may be at least a portion of the end portion of the second wiring layer on the side of the first element substrate.
  • the in-plane width of the thermal expansion suppressing portion may be 100 ⁇ m or more.
  • a protective film may be provided between the first wiring layer, the second wiring layer, the second semiconductor substrate, and the embedded layer.
  • the protective film may be made of SiN.
  • a heat radiating member bonded to a surface of the embedding layer opposite to the first element substrate may be further provided.
  • the heat dissipation member may contain any one of SiC, AlN, SiN, Cu, Al, and C.
  • the at least one second element substrate may be a plurality of second element substrates. 2.
  • said at least one first element substrate is a plurality of stacked first element substrates.
  • the first element substrate may include a pixel portion having photoelectric conversion elements, and the second element substrate may process signals output from the pixel portion.
  • the second device substrate may include any one of a memory device, a logic device, an analog device, an interface device and an AI device.
  • the present technology also provides an electronic device including the semiconductor device.
  • FIG. 2A to 2G are diagrams showing an example of a manufacturing process of a conventional semiconductor device having a two-layer structure.
  • 3A to 3H are diagrams showing an example of a manufacturing process of a conventional semiconductor device having a three-layer structure.
  • FIG. 10 is a diagram for explaining the cause of characteristic variation in a transistor in a conventional semiconductor device with a two-layer structure;
  • FIG. 5A is a longitudinal sectional view of a conventional semiconductor device having a three-layer structure.
  • FIG. 5B is a graph showing the relationship between the in-plane position of the chip and the change in mobility of the mid layer.
  • 6A to 6D are diagrams showing steps in which distortion occurs in the manufacturing process of a semiconductor device.
  • FIG. 7 is a diagram showing the relationship between the in-plane position of the chip and the stress generated in the chip in each step of FIGS. 6A to 6D;
  • FIG. 8A is a diagram schematically showing a mid layer, a bottom wiring layer and a bottom Si substrate of a conventional semiconductor device before temperature rise.
  • FIG. 8B is a diagram schematically showing a mid layer, a bottom wiring layer, and a bottom Si substrate of a conventional semiconductor device during temperature rise.
  • FIG. 9A is a diagram schematically showing a mid layer, a bottom wiring layer, and a bottom Si substrate of a conventional semiconductor device during temperature rise.
  • FIG. 9B is a diagram illustrating Configuration Example 1 of the present technology.
  • FIG. 9C is a diagram illustrating configuration example 2 of the present technology.
  • FIG. 10A is a vertical cross-sectional view of a semiconductor device according to Example 1 of an embodiment of the present technology
  • FIG. 10B is a cross-sectional view of a semiconductor device according to Example 1 of one embodiment of the present technology
  • FIG. 10B is a flowchart for explaining an example of a method for manufacturing the semiconductor device of FIG. 10A
  • 12A and 12B are sectional views for each step of the method for manufacturing the semiconductor device of FIG. 10A
  • 13A and 13B are sectional views for each step of the method for manufacturing the semiconductor device of FIG. 10A.
  • 14A and 14B are sectional views for each step of the method for manufacturing the semiconductor device of FIG. 10A
  • 15A and 15B are cross-sectional views for each step of the method for manufacturing the semiconductor device of FIG. 10A.
  • 16A and 16B are sectional views for each step of the method for manufacturing the semiconductor device of FIG. 10A.
  • 17A is a vertical cross-sectional view of a semiconductor device according to Example 2 of one embodiment of the present technology.
  • FIG. 17B is a cross-sectional view of a semiconductor device according to Example 2 of one embodiment of the present technology;
  • FIG. 18A to 18C are diagrams showing configuration examples of the thermal expansion suppressing portion of the semiconductor device of FIG. 17A.
  • 21A and 21B are sectional views for each step of the method of manufacturing the semiconductor device of FIG. 17A.
  • 22A and 22B are sectional views for each step of the method for manufacturing the semiconductor device of FIG. 17A.
  • 23A and 23B are sectional views for each step of the method for manufacturing the semiconductor device of FIG. 17A.
  • It is a longitudinal cross-sectional view of a semiconductor device according to Example 3 of one embodiment of the present technology.
  • 25 is a flow chart for explaining an example of a method for manufacturing the semiconductor device of FIG. 24; 26A and 26B are sectional views for each step of the method of manufacturing the semiconductor device of FIG. 24.
  • FIG. 27A and 27B are sectional views for each step of the method of manufacturing the semiconductor device of FIG. 24.
  • FIG. 5 It is a longitudinal cross-sectional view of a semiconductor device according to Example 5 of one embodiment of the present technology. It is a longitudinal cross-sectional view of a semiconductor device according to Example 6 of one embodiment of the present technology. It is a longitudinal cross-sectional view of a semiconductor device according to Example 7 of one embodiment of the present technology. It is a longitudinal cross-sectional view of a semiconductor device according to Example 8 of one embodiment of the present technology.
  • 33A is a vertical cross-sectional view of a semiconductor device according to Example 9 of one embodiment of the present technology.
  • FIG. 33B is a cross-sectional view of a semiconductor device according to Example 9 of an embodiment of the present technology; FIG.
  • FIG. 34A is a vertical cross-sectional view (part 1) of a semiconductor device according to Example 10 of one embodiment of the present technology
  • FIG. 34B is a vertical cross-sectional view (part 2) of the semiconductor device according to Example 10 of one embodiment of the present technology
  • FIG. 34C is a cross-sectional view of a semiconductor device according to Example 10 of an embodiment of the present technology
  • FIG. FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 11 of one embodiment of the present technology
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 12 of one embodiment of the present technology
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 13 of one embodiment of the present technology
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 14 of one embodiment of the present technology;
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 15 of one embodiment of the present technology;
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 16 of one embodiment of the present technology;
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 17 of one embodiment of the present technology;
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 18 of one embodiment of the present technology;
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 19 of one embodiment of the present technology;
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 20 of an embodiment of the present technology
  • FIG. 21 is a vertical cross-sectional view of a semiconductor device according to Example 21 of an embodiment of the present technology
  • FIG. 22 is a vertical cross-sectional view of a semiconductor device according to Example 22 of one embodiment of the present technology
  • FIG. 23 is a vertical cross-sectional view of a semiconductor device according to Example 23 of one embodiment of the present technology
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 24 of an embodiment of the present technology
  • FIG. 20 is a vertical cross-sectional view of a semiconductor device according to Example 25 of one embodiment of the present technology; It is a figure which shows the usage example of the solid-state imaging device which is an example of the semiconductor device which concerns on this technique.
  • 1 is a functional block diagram of an example of an electronic device including a semiconductor device according to the present technology;
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. FIG. 4 is an explanatory diagram showing an example of installation positions of an outside information detection unit and an imaging unit;
  • 1 is a diagram showing an example of a schematic configuration of an endoscopic surgery system;
  • FIG. 3 is a block diagram showing an example of functional configurations of a camera head and a CCU;
  • a semiconductor device according to Example 1 of an embodiment of the present technology 2. A semiconductor device according to Example 2 of an embodiment of the present technology; 4. A semiconductor device according to Example 3 of an embodiment of the present technology; 4. A semiconductor device according to Example 4 of an embodiment of the present technology; 6. A semiconductor device according to Example 5 of an embodiment of the present technology. 7. A semiconductor device according to Example 6 of an embodiment of the present technology. 8. A semiconductor device according to Example 7 of an embodiment of the present technology. 9. A semiconductor device according to Example 8 of an embodiment of the present technology. A semiconductor device 10 according to Example 9 of an embodiment of the present technology. A semiconductor device 11. according to Example 10 of an embodiment of the present technology. A semiconductor device 12 according to Example 11 of an embodiment of the present technology.
  • a semiconductor device according to Example 12 of an embodiment of the present technology 13 A semiconductor device 14 according to Example 13 of an embodiment of the present technology.
  • a semiconductor device 24 according to Example 23 of an embodiment of the present technology A semiconductor device 25 according to Example 24 of an embodiment of the present technology.
  • a semiconductor device 26 according to Example 25 of an embodiment of the present technology Modified example of the present technology 27.
  • Chip on Wafer which directly bonds chips to wafers
  • Chip which directly bonds chips to chips
  • Multi-chip bonding technology is attracting attention as a technology that realizes high added value.
  • Step 2A An element substrate 1 (for example, a CIS substrate) including a semiconductor substrate 1a (for example, a Si substrate) and a wiring layer 1b, and an element substrate 2 (for example, a logic substrate) smaller than the element substrate 1, including a semiconductor substrate 2a and a wiring layer 2b. substrate, memory substrate, AI substrate, etc.) are joined so that the wiring layers 1b and 2b face each other (see FIG. 2A).
  • Step 2B The semiconductor substrate 2a is thinned (see FIG. 2B).
  • Step 2C An embedded layer 3 (for example, an SRO film) is formed from the element substrate 2 side (see FIG. 2C).
  • Step 2D The buried layer 3 is planarized (see FIG. 2D).
  • Step 2E Bond the support substrate 4 to the embedded layer 3 (see FIG. 2E).
  • Step 2F The semiconductor substrate 1a is thinned (see FIG. 2F).
  • Step 2G A color filter 5 and an on-chip lens 6 are formed on the semiconductor substrate 1a (see FIG. 2G).
  • Step 3A An element substrate 1 (top layer: for example a CIS substrate) including a semiconductor substrate 1a (for example a Si substrate) and a wiring layer 1b, and an element substrate 2 (for example an analog substrate) including a semiconductor substrate 2a and a wiring layer 2b ) are directly joined with WoW (see FIG. 3A).
  • Step 3B After thinning the semiconductor substrate 2a, a through electrode is formed which penetrates through the semiconductor substrate 2a and has one end electrically connected to the wiring layer 2b and the other end exposed to the back surface of the semiconductor substrate 2a. At the same time, a wiring layer 7 electrically connected to the other end of the through electrode is formed on the back surface of the semiconductor substrate 2a (see FIG. 3B).
  • Step 3C The element substrate 8 (bottom chip: eg, logic substrate, memory substrate, AI substrate, etc.) including the semiconductor substrate 8a and the wiring layer 8b is directly bonded to the wiring layer 7 by CoW (see FIG. 3C).
  • Step 3D Thinning the semiconductor substrate 8a (see FIG.
  • Step 3D A buried layer 3 (for example, an SRO film) is formed from the element substrate 8 side and planarized (see FIG. 3E).
  • Step 3F Bond the support substrate 4 to the embedded layer 3 (see FIG. 3F).
  • Step 3G The semiconductor substrate 1a is thinned (see FIG. 3G).
  • Step 3H Color filters 5 and on-chip lenses 6 are formed on the semiconductor substrate 1a (see FIG. 3H).
  • a distortion occurs due to bonding in step 3C above.
  • Distortion due to polishing occurs in step 3D.
  • Distortion due to embedding occurs in step 3E.
  • Distortion occurs due to bonding in step 3F.
  • Distortion due to polishing occurs in step 3G.
  • step 3H the on-chip lens or the like is misaligned due to the distortion generated in the previous step, which affects the optical characteristics.
  • the semiconductor substrate 2a of the element substrate 2 (mid layer) is distorted and the characteristics are locally deformed. found to change.
  • the mobility on the path of the transistor in the mid-layer was calculated (see FIG. 5B), it was found that the mobility of the element substrate 2 greatly changed near the chip edge due to the distortion of the chip edge of the element substrate 8. I found out.
  • the thinner the semiconductor substrate 2a of the element substrate 2 (mid layer) the greater the change in mobility (see FIG. 5B).
  • a chip thinning process (see FIG. 6A), a temperature rising process (see FIG. 6B), an embedding process (see FIG. 6C), a supporting substrate bonding/CIS substrate thinning process (see FIG. 6D), the stress in the element substrate 8 was measured, and it was found that the stress change at the chip edge of the element substrate 8 was particularly large (see FIG. 7).
  • the inventors have found that the bottom chip (see FIG. 9A) of a conventional semiconductor device may be provided with a thermal expansion suppressing portion (see FIG. 9B) at the chip end, for example, or may have a thermal expansion suppressing portion at the chip end By forming a portion (see FIG. 9C), it is possible to suppress the thermal expansion of the portion that substantially becomes the tip end, thereby suppressing the contraction of the chip end side of the mid layer.
  • a thermal expansion suppressing portion see FIG. 9B
  • FIG. 10A is a vertical cross-sectional view of the semiconductor device 10 according to Example 1 of one embodiment of the present technology.
  • FIG. 10B is a cross-sectional view of the semiconductor device 10 according to Example 1 of one embodiment of the present technology. Specifically, FIG. 10B is a cross-sectional view taken along line PP of FIG. 10A.
  • FIG. 10A is a vertical cross-sectional view of the semiconductor device 10 according to Example 1 of one embodiment of the present technology.
  • FIG. 10B is a cross-sectional view of the semiconductor device 10 according to Example 1 of one embodiment of the present technology.
  • FIG. 10B is a cross-sectional view taken along line PP of FIG. 10A.
  • the semiconductor device 10 constitutes a solid-state imaging device.
  • the semiconductor device 10 is, for example, a back-illuminated solid-state imaging device in which light is emitted from the back side of a first semiconductor substrate 101a, which will be described later.
  • the semiconductor device 10 is, for example, a two-layer structure (CoW) semiconductor device. More specifically, as an example, as shown in FIGS. 10A and 10B, the semiconductor device 10 includes a first element substrate 101 and at least a device smaller than the first element substrate 101, which is laminated with the first element substrate 101. It includes one (for example, one) second element substrate 201 and an embedding layer 500 that embeds at least the periphery of the second element substrate 201 . A thermal expansion suppressing portion 400 is indirectly provided on the end surface of the end portion of the second element substrate 201 .
  • CoW two-layer structure
  • the semiconductor device 10 further includes, as an example, a support substrate 600 (for example, a silicon substrate) bonded to the surface of the embedded layer 500 opposite to the first element substrate 101 (lower side).
  • the support substrate 600 is bonded to the embedded layer 500 by oxide film bonding, for example.
  • the first element substrate 101 has a stacked first semiconductor substrate 101a and a first wiring layer 101b
  • the second element substrate 201 has a stacked second semiconductor substrate 201a and a second wiring layer 201b.
  • the first and second element substrates 101 and 201 have the first and second wiring layers 101b and 201b facing each other and directly bonded by metal bonding, for example.
  • the semiconductor device 10 further includes a protective film 300 provided between the first wiring layer 101b, the second wiring layer 201b, the second semiconductor substrate 201a, and the buried layer 500.
  • the protective film 300 is made of, for example, an inorganic film such as a SiN-based (eg, SiN) film, and functions as a metal diffusion preventing film for preventing metal from diffusing from the first and second wiring layers 101b and 201b. It also functions as a foreign matter intrusion suppression layer that suppresses the intrusion of foreign matter such as moisture and dust into the two-element substrates 101 and 201 .
  • the protective film 300 is provided along the first and second wiring layers 101b and 201b and the second semiconductor substrate 201a. The thickness of the protective film 300 is, for example, about several hundred nm.
  • the protective film 300 may be made of, for example, a SiO-based (for example, SiOx), SiON-based, SiCN-based, or SiOC-based inorganic film.
  • the embedding layer 500 is provided, for example, on the end surface side and the back surface side of the structure including the second element substrate 201 , the protective film 300 and the thermal expansion suppressing portion 400 .
  • the bottom surface of the buried layer 500 is a substantially uniform flat surface.
  • the buried layer 500 is preferably made of an inorganic oxide film or an organic film. Examples of the material of the inorganic film for the embedded layer 500 include SiN-based materials (eg, SiNx), SiO-based materials (eg, SiOx), SiON-based materials, SiCN-based materials, and SiOC-based materials.
  • the first element substrate 101 for example, a pixel portion is provided on the first semiconductor substrate 101a.
  • the pixel section has, for example, a plurality of pixels arranged two-dimensionally.
  • Each pixel has at least one photoelectric conversion element.
  • the photoelectric conversion element is, for example, a PD (photodiode).
  • Each pixel has a color filter 700 on the back surface of the first semiconductor substrate 101a (the surface opposite to the first wiring layer 101b side), and has an on-chip lens 800 (microlens) on the color filter 700. are doing. That is, each pixel is a back-illuminated pixel in which light is emitted from the back side of the semiconductor substrate 101a.
  • the first semiconductor substrate 101a is arranged on the first wiring layer 101b.
  • both the first semiconductor substrate 101a and the first wiring layer 101b of the first element substrate 101 have a rectangular vertical cross-sectional shape, and the entire vertical cross-sectional shape of the first element substrate 101 is also rectangular.
  • the first semiconductor substrate 101a is electrically connected to the first wiring layer 101b.
  • the first semiconductor substrate 101a is, for example, a Si substrate, a Ge substrate, a GaAs substrate, an InGaAs substrate, or the like.
  • the first wiring layer 101b may be a multilayer wiring layer in which internal wiring is provided in multiple layers in an insulating film, or a single-layer wiring layer in which internal wiring is provided in a single layer in an insulating film. good too.
  • the internal wiring is composed of Cu, Al, W, Au, Co, Ta, Ti, etc.
  • the insulating film is composed of, for example, a silicon oxide film or a silicon nitride film.
  • the first semiconductor substrate 101a further includes, as an example, a control circuit (analog element) that controls a plurality of pixels, and an A/D converter that A/D converts an electric signal (analog signal) output from the pixel portion. (analog element) is provided.
  • a control circuit analog element
  • A/D converter that A/D converts an electric signal (analog signal) output from the pixel portion.
  • the control circuit has circuit elements such as transistors. More specifically, the control circuit includes, for example, a plurality of pixel transistors (so-called MOS transistors).
  • a plurality of pixel transistors can be composed of, for example, three transistors, a transfer transistor, a reset transistor, and an amplification transistor.
  • a pixel can be configured as one unit pixel.
  • the pixels can also have a shared pixel structure. This pixel-sharing structure is a structure in which a plurality of photodiodes share a floating diffusion that constitutes a transfer transistor and a transistor other than the transfer transistor.
  • the second element substrate 201 includes, for example, logic elements that process signals output from the pixel portion.
  • the second element substrate 201 may include, for example, any one of memory elements, analog elements (eg, the above-described control circuit, A/D converter, etc.), interface elements, and AI elements instead of logic elements.
  • the interface element is an element that inputs and outputs a signal.
  • An AI element is an element having a learning function by AI (artificial intelligence).
  • a logic circuit is provided on the second semiconductor substrate 201a, and the logic circuit is electrically connected to the second wiring layer 201b.
  • the logic circuit includes a transistor and processes a digital signal obtained by A/D converting an analog signal output from the pixel portion by an A/D converter.
  • the second wiring layer 201b is arranged on the second semiconductor substrate 201a.
  • both the second semiconductor substrate 201a and the second wiring layer 201b of the second element substrate 201 have a rectangular vertical cross-sectional shape, and the entire vertical cross-sectional shape of the second element substrate 201 is also rectangular.
  • the second semiconductor substrate 201a is, for example, a Si substrate, a Ge substrate, a GaAs substrate, an InGaAs substrate, or the like.
  • the second wiring layer 201b may be a multilayer wiring layer in which internal wiring is provided in multiple layers in an insulating film, or a single-layer wiring layer in which internal wiring is provided in a single layer in an insulating film. good too.
  • the internal wiring is composed of, for example, Cu, Al, W, Au, Co, Ta, Ti, etc.
  • the insulating film is composed of, for example, a silicon oxide film or a silicon nitride film.
  • the thermal expansion suppressing portion 400 is (indirectly) provided on the end surface of the second element substrate 201 (the end surface of the second semiconductor substrate 201a and the end surface of the second wiring layer 201b) via the protective film 300.
  • the thermal expansion suppressing portion 400 is provided in a frame shape (for example, a rectangular frame shape) so as to surround the second element substrate 201 via the protective film 300 (see FIG. 10B).
  • the thermal expansion suppressing portion 400 preferably has a coefficient of thermal expansion (linear expansion coefficient) lower than that of the second wiring layer 201b, and more preferably lower than that of the second semiconductor substrate 201a.
  • the material of the wiring layer (insulating film and internal wiring) has a higher coefficient of linear expansion than the material of the semiconductor substrate (eg, Si).
  • the thermal expansion suppressing portion 400 is preferably made of an inorganic material or an organic material.
  • the inorganic material include SiN-based (for example, SiNx), SiO-based (for example, SiOx), SiON-based, SiCN-based, and SiOC-based materials.
  • the first and second element substrates 101 and 201 are prepared (see FIG. 12A).
  • the first element substrate 101 is generated by forming elements (for example, a pixel portion) on a first semiconductor substrate 101a by photolithography and forming a first wiring layer 101b on the first semiconductor substrate 101a. be done.
  • the second element substrate 201 is produced by forming elements (for example, logic elements) on a second semiconductor substrate 201a by photolithography and forming a second wiring layer 201b on the second semiconductor substrate 201a.
  • the first and second element substrates 101 and 201 are bonded (see FIG. 12B). Specifically, the first wiring layer 101b of the first element substrate 101 and the second wiring layer 201b of the second element substrate 201 are joined to face each other by metal bonding, for example.
  • a protective film 300 is formed (see FIG. 13A). Specifically, a thin protective film 300 (for example, a SiN film) is formed to cover the exposed surfaces of the first and second wiring layers 101b and 201b and the second semiconductor substrate 201a.
  • a thin protective film 300 for example, a SiN film
  • a thermal expansion suppression film 400m is formed (see FIG. 13B). Specifically, a thermal expansion suppressing film 400 m to be the thermal expansion suppressing portion 400 is formed thickly so as to cover the protective film 300 .
  • the thermal expansion suppressing portion 400 is formed (see FIG. 14A). Specifically, first, the thermal expansion suppressing film 400m is polished and flattened using, for example, a CMP (Chemical Mechanical Polisher) apparatus. At this time, the protective film 300 functions as a polishing stop layer. Next, the thermal expansion suppressing film 400m is etched by dry etching so that only the thermal expansion suppressing portion 400 remains. At this time, the protective film 300 functions as an etching stop layer.
  • CMP Chemical Mechanical Polisher
  • a buried film 500m is deposited (see FIG. 14B). Specifically, a buried film 500 m (for example, an inorganic film or an organic film) that becomes the buried layer 500 is thickly formed on the entire surface. More specifically, the embedding film 500m is formed so as to embed the end surface side and the back surface side of the second element substrate 201 on which the thermal expansion suppressing portion 400 is provided on the end surface through the protective film 300 .
  • the buried film 500m is planarized (see FIG. 15A). Specifically, for example, a CMP apparatus is used to polish the buried film 500m (see FIG. 14B) until there is no level difference. As a result, a uniformly planarized buried layer 500 is produced.
  • the support substrate 600 is bonded (see FIG. 15B). Specifically, the support substrate 600 is bonded to the back surface of the buried layer 500 by oxide film bonding, for example.
  • the thickness of the first semiconductor substrate 101a of the first element substrate 101 is reduced (see FIG. 16A). Specifically, the back surface (upper surface) of the first semiconductor substrate 101a is polished to a desired thickness by using, for example, a CMP apparatus.
  • the color filter 700 and the on-chip lens 800 are formed (see FIG. 16B). Specifically, the color filter 700 and the on-chip lens 800 are formed in this order on the back surface of the first semiconductor substrate 101a.
  • a semiconductor device 10 according to Example 1 of an embodiment of the present technology includes at least one first element substrate 101 and at least one second element substrate 101 that is smaller than the first element substrate 101 and is laminated with the first element substrate 101 .
  • a two-element substrate 201 and an embedding layer 500 that embeds at least the periphery of the second element substrate 201 are provided.
  • a suppressor 400 is provided.
  • the thermal expansion suppressing portion 400 becomes the substantial end portion (chip end) of the second element substrate 201 .
  • the semiconductor device 10 it is possible to provide the semiconductor device 10 capable of suppressing characteristic fluctuations of the elements of the first element substrate 101 .
  • the mechanism by which stress acts on the tip end of the chip (second element substrate) due to embedding is that the chip stretched by the temperature rise when forming the embedding film is fixed by the embedding film and cooled to room temperature. The reason is that the elongation cannot be relaxed. Therefore, by forming the substantial tip end as a thermal expansion suppressing portion made of a material that suppresses thermal expansion, the root cause of "stretching due to temperature rise at the tip end" is suppressed. No stress is generated at the chip edge. As a result, the chip edge of the second element substrate and the transistor of the first element substrate do not suffer from peculiar characteristic fluctuation due to stress, so the chip edge of the second element substrate and the first element substrate are provided with a KOZ (Keep Out Zone). A design in which transistors are arranged over the entire surface becomes possible without the need for setting.
  • KOZ Keep Out Zone
  • the bonded chips are embedded in the embedding film.
  • the chip expands due to the temperature rise, and the chip is fixed in the expanded state by the embedding film and cooled to room temperature.
  • the tip wants to shrink while it is moving, but it cannot (stretches) because it is fixed.
  • a tensile stress is generated at the chip edge, and the transistor characteristics at the chip edge fluctuate. Therefore, it is conceivable to set the KOZ at a position up to, for example, 100 ⁇ m from the chip edge, or about 100 ⁇ m directly above the chip edge of the semiconductor substrate of the mid layer, and not to arrange the transistor at the chip edge. This method cannot cope with the case where it is desired to arrange a circuit including a transistor at the edge of a chip, such as when high-speed communication is desired between chips.
  • the semiconductor device 10 since the substantial expansion of the chip edge is suppressed, the distorted semiconductor substrate is not fixed by the embedded film and the transistor characteristics do not change. As a result, there is no need to set KOZ or place dummy transistors in the chip end of the bottom chip or in the mid layer, and the degree of freedom in design can be improved.
  • the first element substrate 101 has a stacked first semiconductor substrate 101a and a first wiring layer 101b
  • the second element substrate 201 has a stacked second semiconductor substrate 201a and a second wiring layer 201b
  • the first and second element substrates 101 and 201 are bonded together so that the first and second wiring layers 101b and 201b face each other.
  • the thermal expansion suppressing portion 400 is provided indirectly on at least the end surface of the second wiring layer 201b among the end surfaces of the second semiconductor substrate 201a and the second wiring layer 201b. This allows the thermal expansion suppressing portion 400 to function effectively.
  • the thermal expansion suppressing portion 400 preferably has a lower coefficient of thermal expansion than the second wiring layer 201b. As a result, it is possible to effectively suppress variations in the characteristics of the elements of the first element substrate 101 .
  • the thermal expansion suppressing portion 400 preferably has a lower coefficient of thermal expansion than the second semiconductor substrate 201a.
  • the second semiconductor substrate 201a may be, for example, a silicon substrate.
  • the thermal expansion suppressing portion 400 may be made of an inorganic material or an organic material. This increases the degree of freedom in selecting a material suitable for the thermal expansion suppressing portion.
  • the semiconductor device 10 further includes a protective film 300 provided between the first wiring layer 101b, the second wiring layer 201b, the second semiconductor substrate 201a, and the embedded layer 500.
  • the protective film 300 is preferably made of SiN. This can improve reliability.
  • the embedded layer 500 is preferably made of an inorganic oxide film or an organic film. This increases the degree of freedom in selecting a material suitable for the buried layer 500 .
  • the semiconductor device 10 preferably further includes a support substrate 600 bonded to the surface of the embedded layer 500 opposite to the first element substrate 101 side. Thereby, the rigidity of the semiconductor device 10 can be ensured.
  • the embedded layer 500 and the support substrate 600 may be bonded by oxide film bonding. Thereby, the bonding interface can be improved.
  • the first element substrate 101 includes a pixel portion having photoelectric conversion elements, and the second element substrate 201 processes signals output from the pixel portion.
  • the semiconductor device 10 can configure a solid-state imaging device including a processing unit.
  • the second element substrate 201 is preferably any one of memory elements, logic elements, analog elements, interface elements and AI elements. This allows the processing section of the solid-state imaging device to have a specific function.
  • FIG. 17A is a vertical cross-sectional view of a semiconductor device 20 according to Example 2 of one embodiment of the present technology.
  • FIG. 17B is a cross-sectional view of the semiconductor device 20 according to Example 2 of one embodiment of the present technology.
  • the semiconductor device 20 is the same as the semiconductor device 10 according to Example 1, except that the thermal expansion suppressing portion 201b2 is the end (chip end) of the second wiring layer 201b. It has roughly the same configuration.
  • the thermal expansion suppressing portion 201b2 is provided in a frame shape (for example, a rectangular frame shape) so as to surround the main body portion 201b1 of the second wiring layer 201b (see FIG. 17B).
  • the thermal expansion suppressing portion 201b2 has a lower metal ratio than the main body portion 201b1, which is the portion other than the thermal expansion suppressing portion 201b2 of the second wiring layer 201b.
  • the thermal expansion suppressing portion 201b2 preferably has a metal ratio (metal drawing ratio) of 10% or less. Moreover, it is preferable that the width of the thermal expansion suppressing portion 201b2 in the in-plane direction is 100 ⁇ m or more.
  • the CTE (linear expansion coefficient) of the wiring layer in a region of 100 ⁇ m or more from the chip end face (wiring layer end face) is CTE (2.6 ppm/K) equivalent to Si. ) below.
  • the CTE of the insulating film of the wiring layer is 0.6 ppm/K corresponding to TEOS and SiN
  • the CTE of the metal is 17.4 ppm/K corresponding to Cu
  • the metal drawing rate is x
  • the CTE of the entire wiring layer is CTE ⁇ 0.6 ⁇ (1 ⁇ x)+17.4 ⁇ x. Therefore, x ⁇ 0.11 must be satisfied in order to satisfy CTE ⁇ 2.6 ppm/K.
  • the CTE estimation method differs. Assuming a low-k dielectric film with a CTE of 11 ppm/K and a Young's modulus of 7.7 GPa, and a metal CTE of 17.4 ppm/K corresponding to Cu and a Young's modulus of 115 GPa, the CTE of the entire wiring layer is CTE. ⁇ 11 ⁇ 7.7 ⁇ (1 ⁇ x)+17.4 ⁇ 115 ⁇ x ⁇ /(7.7+115). Therefore, x ⁇ 0.122 must be satisfied in order to satisfy CTE ⁇ 2.6 ppm/K. From the above, the metal drawing rate is preferably 10% or less.
  • the thermal expansion suppressing portion 201b2 may have a uniform metal ratio (for example, 10% or less) as a whole (see FIG. 18A).
  • the thermal expansion suppressing portion 201b2 may have a plurality of portions with different proportions of metal arranged in the in-plane direction.
  • the thermal expansion suppressing portion 201b2 has a first portion 201b21 having a relatively high metal ratio (for example, 20%) on the main body portion 201b1 side of the second wiring layer 201b, and the second wiring layer 201b
  • a second portion 201b22 having a relatively low metal percentage (for example, 0%) may be provided on the end face side (see FIG. 18B).
  • the thermal expansion suppressing portion 201b2 may have a plurality of portions with different proportions of metal arranged in the stacking direction.
  • the thermal expansion suppressing portion 201b2 has a first portion 201b21 having a relatively high metal ratio (for example, 20%) on the second semiconductor substrate 201a side of the second wiring layer 201b, and the second wiring layer A second portion 201b22 having a relatively low metal percentage (eg, 0%) may be provided on the first element substrate 101 side of 201b (see FIG. 18C).
  • the thermal expansion suppressing portion 201b2 has a width of 100 ⁇ m or more in the in-plane direction and a metal ratio of 10% or less on average.
  • the body portion 201b1 and the thermal expansion suppressing portion 201b2 preferably contain, for example, any one of Cu, Al, W, Au, Co, Ta, and Ti.
  • the thermal expansion suppressing portion 201b2 may substantially function as part of the second wiring layer 201b, or may function as a dummy circuit, a pad portion, or the like.
  • the first and second element substrates 101 and 201 are prepared (see FIG. 20A).
  • the first element substrate 101 is generated by forming elements (for example, a pixel portion) on a first semiconductor substrate 101a by photolithography and forming a first wiring layer 101b on the first semiconductor substrate 101a. be done.
  • the second element substrate 201 is produced by forming elements (for example, logic elements) on a second semiconductor substrate 201a by photolithography and forming a second wiring layer 201b on the second semiconductor substrate 201a.
  • the second wiring layer 201b is formed so that the thermal expansion suppressing portion 201b2 surrounds the main body portion 201b1.
  • the first and second element substrates 101 and 201 are bonded (see FIG. 20B). Specifically, the first wiring layer 101b of the first element substrate 101 and the second wiring layer 201b of the second element substrate 201 are joined to face each other by metal bonding, for example.
  • a protective film 300 is formed (see FIG. 21A). Specifically, a thin protective film 300 (for example, a SiN film) is formed to cover the exposed surfaces of the first and second wiring layers 101b and 201b and the second semiconductor substrate 201a.
  • a thin protective film 300 for example, a SiN film
  • a buried film 500m is deposited (see FIG. 21B).
  • an embedding film 500m (for example, an inorganic film or an organic film) to be the embedding layer 500 is formed on the entire surface. More specifically, the embedding film 500m is thickly formed so as to embed the end surface side and the back surface side of the second element substrate 201 .
  • the buried film 500m is planarized (see FIG. 22A). Specifically, for example, a CMP apparatus is used to polish the buried film 500m (see FIG. 21B) until there is no level difference. As a result, a uniformly planarized buried layer 500 is produced.
  • the support substrate 600 is bonded (see FIG. 22B). Specifically, the support substrate 600 is bonded to the back surface of the buried layer 500 by oxide film bonding, for example.
  • the thickness of the first semiconductor substrate 101a of the first element substrate 101 is reduced (see FIG. 23A). Specifically, the back surface (upper surface) of the first semiconductor substrate 101a is polished to a desired thickness by using, for example, a CMP apparatus.
  • the color filter 700 and the on-chip lens 800 are formed (see FIG. 23B). Specifically, the color filter 700 and the on-chip lens 800 are formed in this order on the back surface of the first semiconductor substrate 101a.
  • FIG. 24 is a longitudinal sectional view of a semiconductor device 30 according to Example 3 of one embodiment of the present technology.
  • the embedding layer 500 embeds only the edge side of the second element substrate 201 on which the thermal expansion suppressing portion 400 is provided on the edge via the protective film 300. It has substantially the same configuration as the semiconductor device 10 according to the first embodiment.
  • the rear surface (lower surface) of the second semiconductor substrate 201a and the rear surface (lower surface) of the embedded layer 500 are flush with each other.
  • the support substrate 600 and the second semiconductor substrate 201a are bonded by, for example, semiconductor direct bonding.
  • the first and second element substrates 101 and 201 are prepared (see FIG. 12A).
  • the first element substrate 101 is generated by forming elements (for example, a pixel portion) on a first semiconductor substrate 101a by photolithography and forming a first wiring layer 101b on the first semiconductor substrate 101a. be done.
  • the second element substrate 201 is produced by forming elements (for example, logic elements) on a second semiconductor substrate 201a by photolithography and forming a second wiring layer 201b on the second semiconductor substrate 201a.
  • the first and second element substrates 101 and 201 are bonded (see FIG. 12B). Specifically, the first wiring layer 101b of the first element substrate 101 and the second wiring layer 201b of the second element substrate 201 are joined to face each other by metal bonding, for example.
  • a protective film 300 is formed (see FIG. 13A). Specifically, a thin protective film 300 (for example, a SiN film) is formed to cover the exposed surfaces of the first and second wiring layers 101b and 201b and the second semiconductor substrate 201a.
  • a thin protective film 300 for example, a SiN film
  • a thermal expansion suppression film 400m is formed (see FIG. 13B). Specifically, a thermal expansion suppressing film 400 m to be the thermal expansion suppressing portion 400 is formed thickly so as to cover the protective film 300 .
  • the thermal expansion suppressing portion 400 is formed (see FIG. 14A). Specifically, first, the thermal expansion suppressing film 400m is polished and flattened using, for example, a CMP (Chemical Mechanical Polisher) apparatus. At this time, the protective film 300 functions as a polishing stop layer. Next, the thermal expansion suppressing film 400m is etched by dry etching so that only the thermal expansion suppressing portion 400 remains. At this time, the protective film 300 functions as an etching stop layer.
  • CMP Chemical Mechanical Polisher
  • a buried film 500m is deposited (see FIG. 14B).
  • an embedding film 500m (for example, an inorganic film or an organic film) to be the embedding layer 500 is formed on the entire surface. More specifically, the embedding film 500m is formed so as to embed the end surface side and the back surface side of the second element substrate 201 on which the thermal expansion suppressing portion 400 is provided on the end surface through the protective film 300 .
  • the buried film 500m is planarized (see FIG. 26A). Specifically, the buried film 500m (see FIG. 14B) and the protective film 300 provided on the back surface of the second semiconductor substrate 201a are polished using, for example, a CMP apparatus until the second semiconductor substrate 201a is exposed. As a result, an embedding layer 500 that embeds the periphery of the thermal expansion suppressing portion 400 is generated.
  • the support substrate 600 is bonded (see FIG. 26B). Specifically, the second semiconductor substrate 201a and the support substrate 600 are bonded by, for example, direct semiconductor bonding.
  • the thickness of the first semiconductor substrate 101a of the first element substrate 101 is reduced (see FIG. 27A). Specifically, the back surface (upper surface) of the first semiconductor substrate 101a is polished to a desired thickness by using, for example, a CMP apparatus.
  • the color filter 700 and the on-chip lens 800 are formed (see FIG. 27B). Specifically, the color filter 700 and the on-chip lens 800 are formed in this order on the back surface of the first semiconductor substrate 101a.
  • FIG. 28 is a longitudinal sectional view of a semiconductor device 40 according to Example 4 of one embodiment of the present technology.
  • the semiconductor device 40 has the same configuration as the semiconductor device 10 according to Example 1, except that the protective film 300 is not provided, as shown in FIG.
  • the same effect as the semiconductor device 10 according to the first embodiment can be obtained except that the effect of the protective film 300 cannot be obtained, and the configuration can be simplified and the manufacturing process can be simplified.
  • FIG. 29 is a longitudinal sectional view of a semiconductor device 50 according to Example 5 of one embodiment of the present technology.
  • the semiconductor device 50 has the same configuration as the semiconductor device 20 according to Example 2, except that the protective film 300 is not provided, as shown in FIG.
  • the same effect as the semiconductor device 20 according to the second embodiment can be obtained except that the effect of the protective film 300 cannot be obtained, the configuration can be simplified, and the manufacturing process can be simplified.
  • FIG. 30 is a longitudinal sectional view of a semiconductor device 60 according to Example 6 of one embodiment of the present technology.
  • the protection film 300 is not provided and the thermal expansion suppressing portion 400 is located on the end face of the second wiring layer 201b (the end of the second element substrate 201 on the side of the first element substrate 101). It has the same configuration as the semiconductor device 10 according to the first embodiment, except that it is provided only on a part of the end face of the semiconductor device 10 of the first embodiment.
  • the same effects as those of the semiconductor device 10 according to the first embodiment can be obtained except that the effect of the protective film 300 cannot be obtained, and the configuration can be simplified and the manufacturing process can be simplified.
  • FIG. 31 is a longitudinal sectional view of a semiconductor device 70 according to Example 7 of one embodiment of the present technology.
  • the semiconductor device 70 as shown in FIG. It has the same configuration as the semiconductor device 10 according to Example 1.
  • FIG. 1 is the same configuration as the semiconductor device 10 according to Example 1.
  • the multilayer film 1500 is arranged between the embedding layer 500 and the support substrate 600, for example.
  • the materials of the multiple films of the multilayer film 1500 are not particularly limited, but materials with high heat dissipation are preferred.
  • the multilayer film 1500 preferably contains any one of SiC, AlN, SiN, Cu, Al, and C.
  • the multilayer film 1500 may contain multiple films made of the same material, or may contain multiple films made of different materials. Note that the multilayer film 1500 may be replaced with a single-layer film (for example, a film with high heat dissipation). This single layer film also preferably contains any one of SiC, AlN, SiN, Cu, Al and C.
  • FIG. 32 is a longitudinal sectional view of a semiconductor device 80 according to Example 8 of one embodiment of the present technology.
  • the semiconductor device 80 is the same as the first embodiment, except that multilayer films 1500 and 1600 each having a plurality of films are laminated between an embedded layer 500 and a support substrate 600. It has the same configuration as the semiconductor device 10 concerned.
  • each multilayer film preferably contains any one of SiC, AlN, SiN, Cu, Al, and C.
  • Each multilayer film may contain a plurality of films made of the same material, or may contain a plurality of films made of different materials. At least one of the multilayer films 1500 and 1600 may be replaced with a single-layer film (for example, a film with high heat dissipation). This single layer film also preferably contains any one of SiC, AlN, SiN, Cu, Al and C. Moreover, another multilayer film or a single layer film may be laminated on the multilayer films 1500 and 1600 .
  • FIG. 33A is a vertical cross-sectional view of a semiconductor device 90 according to Example 9 of one embodiment of the present technology.
  • FIG. 33B is a cross-sectional view of a semiconductor device 90 according to Example 9 of one embodiment of the present technology.
  • the semiconductor device 90 has substantially the same configuration as the semiconductor device 10 according to Example 1, except that it includes a plurality (for example, two) of second element substrates 201. .
  • a plurality (for example, two) of the second element substrates 201 are preferably provided with different elements. Some of the multiple element substrates 201 may include dummy elements. The size and/or thickness of the plurality of second element substrates 201 may be the same or different.
  • the semiconductor device 90 effects similar to those of the semiconductor device 10 according to the first embodiment can be obtained, and since the plurality of second element substrates 201 are provided, the processing section of the semiconductor device 90 can have a plurality of functions. and provide devices with high added value.
  • FIG. 34A is a longitudinal sectional view (part 1) of the semiconductor device 100 according to Example 10 of one embodiment of the present technology.
  • FIG. FIG. 34B is a longitudinal sectional view (part 2) of the semiconductor device 100 according to Example 10 of one embodiment of the present technology.
  • FIG. 34C is a cross-sectional view of the semiconductor device 100 according to Example 10 of one embodiment of the present technology.
  • FIG. 34A is a cross-sectional view taken along line PP of FIG. 34C.
  • FIG. 34B is a cross-sectional view along line QQ of FIG. 34C.
  • the semiconductor device 100 is substantially the same as the semiconductor device 10 according to Example 1, except that at least three (for example, three) second element substrates 201 are provided in the same layer. It has a similar configuration.
  • At least three (for example, three) second element substrates 201 are preferably provided with different elements. Some of the multiple element substrates 201 may include dummy elements. The size and/or thickness of the plurality of second element substrates 201 may be the same or different.
  • At least three (for example, three) second element substrates 201 are two-dimensionally arranged, but may be one-dimensionally arranged.
  • the semiconductor device 100 effects similar to those of the semiconductor device 10 according to the first embodiment can be obtained, and since at least three second element substrates 201 are provided, the processing section of the semiconductor device 100 has at least three functions. It is possible to provide devices with higher added value.
  • FIG. 35 is a longitudinal sectional view of a semiconductor device 110 according to Example 11 of one embodiment of the present technology.
  • the semiconductor device 110 has the same configuration as the semiconductor device 10 according to Example 1, except that the thermal expansion suppressing portion 400 has rounded corners.
  • the thermal expansion suppressing portion 400 has rounded corners.
  • the corners of the thermal expansion suppressing portion 400 are sharp, stress tends to concentrate.
  • the semiconductor device 110 since the corners of the thermal expansion suppressing portion 400 are rounded, the areas of steep angles in the buried layer 500 are reduced, which is advantageous in terms of reliability (difficult to break).
  • FIG. 36 is a longitudinal sectional view of a semiconductor device 120 according to Example 12 of one embodiment of the present technology.
  • the semiconductor device 120 is similar to the semiconductor device 10 of Example 1 except that the thermal expansion suppressing portion 400 is provided only on the end surface of the second wiring layer 201b with the protective film 300 interposed therebetween. has the same configuration as
  • FIG. 37 is a longitudinal sectional view of a semiconductor device 130 according to Example 13 of one embodiment of the present technology.
  • the semiconductor device 130 has substantially the same configuration as the semiconductor device 20 according to the second embodiment, except that the buried layer 500 is provided only on the end face side of the second element substrate 201. .
  • the support substrate 600 and the second semiconductor substrate 201a are bonded by semiconductor direct bonding.
  • the same effects as those of the semiconductor device 20 according to the second embodiment can be obtained, and since the buried layer 500 is not provided on the back surface side of the second semiconductor substrate 201a, the support substrate can be exposed from the back surface. Heat dissipation to 600 can be improved.
  • FIG. 38 is a longitudinal sectional view of a semiconductor device 140 according to Example 14 of one embodiment of the present technology.
  • the semiconductor device 140 has the same configuration as the semiconductor device 40 according to Example 4 (see FIG. 28) except that the corners of the thermal expansion suppressing portion 400 are rounded. According to the semiconductor device 140, the same effect as the semiconductor device 110 (see FIG. 35) according to the eleventh embodiment can be obtained.
  • FIG. 39 is a longitudinal sectional view of a semiconductor device 150 according to Example 15 of one embodiment of the present technology.
  • the semiconductor device 150 has the same configuration as the semiconductor device 120 (see FIG. 36) according to the twelfth embodiment, except that the corners of the thermal expansion suppressing portion 400 are rounded. According to the semiconductor device 150, the same effect as the semiconductor device 110 (see FIG. 35) according to the eleventh embodiment can be obtained.
  • FIG. 40 is a longitudinal sectional view of a semiconductor device 160 according to Example 16 of one embodiment of the present technology.
  • the semiconductor device 160 has the same configuration as the semiconductor device 60 (see FIG. 30) according to Example 6, except that the corners of the thermal expansion suppressing portion 400 are rounded. According to the semiconductor device 160, the same effect as the semiconductor device 110 (see FIG. 35) according to the eleventh embodiment can be obtained.
  • FIG. 41 is a longitudinal sectional view of a semiconductor device 170 according to Example 17 of one embodiment of the present technology.
  • the semiconductor device 170 is the same as the embodiment except that the thermal expansion suppressing portion 400 is provided on the end surface of the end portion of the second wiring layer 201b on the first element substrate 101 side. 6 (see FIG. 30).
  • FIG. 42 is a longitudinal sectional view of a semiconductor device 180 according to Example 18 of one embodiment of the present technology.
  • the semiconductor device 180 is the same as the semiconductor device according to the fifth embodiment, except that the thermal expansion suppressing portion 201b2 is the end portion of the second wiring layer 201b on the first element substrate 101 side. 50 (see FIG. 29).
  • FIG. 43 is a longitudinal sectional view of a semiconductor device 190 according to Example 19 of one embodiment of the present technology.
  • the semiconductor device 190 is the same as the semiconductor device of Example 5, except that a thermal expansion suppressing portion 400 is further provided on the end face of the second element substrate 201 having the thermal expansion suppressing portion 201b2. 50 (see FIG. 29).
  • Example 20 of an embodiment of the present technology A semiconductor device 200 according to Example 20 of an embodiment of the present technology will be described below with reference to the drawings. 44 is a vertical cross-sectional view of a semiconductor device 200 according to Example 20 of an embodiment of the present technology.
  • the semiconductor device 200 is the same as the semiconductor device 200 except that the thermal expansion suppressing portion 400 is further provided on the end face of the thermal expansion suppressing portion 201b2 of the second element substrate 201 having the thermal expansion suppressing portion 201b2. It has the same configuration as the semiconductor device 50 according to Example 5 (see FIG. 29).
  • Example 21 of an Embodiment of the Present Technology A semiconductor device 210 according to Example 21 of an embodiment of the present technology will be described below with reference to the drawings.
  • 45 is a longitudinal sectional view of a semiconductor device 210 according to Example 21 of one embodiment of the present technology.
  • the semiconductor device 210 has substantially the same configuration as the semiconductor device 10 according to Example 1, except that it includes a plurality of second element substrates 201, as shown in FIG.
  • the plurality of second element substrates 201 is a layer (hereinafter referred to as a Also referred to as an "intermediate layer”) and a layer (hereinafter referred to as "lower layer ”).
  • the semiconductor device 210 has a three-layer structure in which three layers of at least one element substrate are stacked.
  • a wiring layer 900 is arranged between the buried layer 500 provided on the back side of the intermediate layer and the lower layer.
  • the intermediate layer penetrates through the second semiconductor substrate 201a of the intermediate layer and the buried layer 500 on the back surface side of the second semiconductor substrate 201a, and has one end electrically connected to the second wiring layer 201b of the intermediate layer, and , and a through electrode 1010 whose other end is electrically connected to the wiring layer 900 is provided.
  • the lower second wiring layer 201b is directly bonded to the wiring layer 900 by metal bonding, for example.
  • the same effects as those of the semiconductor device 10 according to the first embodiment can be obtained. It is possible to incorporate many functions into the processing unit in a small space.
  • FIG. 46 is a longitudinal sectional view of a semiconductor device 220 according to Example 22 of one embodiment of the present technology.
  • the semiconductor device 220 has a four-layer structure in which at least two (for example, three) layers of the second element substrates 201 arranged in the in-plane direction are further laminated below. It has substantially the same configuration as the semiconductor device 210 (see FIG. 45) according to the twenty-first embodiment, except for this point.
  • the same effects as those of the semiconductor device 10 according to the first embodiment can be obtained. It is possible to incorporate more functions into the processing unit in a smaller space.
  • Example 23 of an embodiment of the present technology A semiconductor device 230 according to Example 23 of an embodiment of the present technology will be described below with reference to the drawings. 47 is a longitudinal sectional view of a semiconductor device 230 according to Example 23 of one embodiment of the present technology.
  • the semiconductor device 230 is laminated with the first element substrate 101 (upper layer) and WoW, and at least one layer (lower layer) composed of the second element substrate 201 and the first layer laminated with CoW. It has the same configuration as the semiconductor device 10 according to the first embodiment except that it includes an element substrate 101 (intermediate layer). In other words, the semiconductor device 230 has a three-layer structure in which three layers of at least one element substrate are stacked.
  • the first element substrate 101 as an intermediate layer may include, for example, any one of logic elements, memory elements, analog elements, interface elements and AI elements.
  • the upper and intermediate first wiring layers 101b are directly bonded to each other, for example, by metal bonding. are joined directly, for example, by metal bonding.
  • the same effects as those of the semiconductor device 10 according to the first embodiment can be obtained.
  • the space allows a lot of functionality to be packed into the processing unit.
  • FIG. 48 is a longitudinal sectional view of a semiconductor device 240 according to Example 24 of one embodiment of the present technology.
  • the semiconductor device 240 is laminated with a first element substrate 101 (first layer: upper layer) and WoW, and is composed of at least one second element substrate 201 (third layer: lower layer). It has the same configuration as the semiconductor device 210 (see FIG. 45) according to Example 21, except that it includes a first element substrate 101 (second layer: intermediate layer) laminated with and CoW. In other words, the semiconductor device 240 has a four-layer structure in which four layers of at least one element substrate are stacked.
  • the first element substrate 101 as an intermediate layer may include, for example, any one of logic elements, memory elements, analog elements, interface elements and AI elements.
  • the first wiring layers 101b of the upper layer (first layer) and the intermediate layer (second layer) are directly bonded to each other by, for example, metal bonding, and the back surface of the first semiconductor substrate 101a of the intermediate layer (second layer) is connected.
  • the wiring layer 900 provided in the lower layer (third layer) and the second wiring layer 201b in the lower layer (third layer) are directly bonded by, for example, metal bonding.
  • the semiconductor device 240 since a plurality (for example, two) of the first element substrates 101 are stacked and at least one layer of the second element substrate 201 is stacked, space can be saved in the in-plane direction. More functionality can be incorporated into the processing unit.
  • Example 25 of one embodiment of the present technology A semiconductor device 250 according to Example 25 of an embodiment of the present technology will be described below with reference to the drawings.
  • 49 is a longitudinal sectional view of a semiconductor device 250 according to Example 25 of one embodiment of the present technology.
  • the semiconductor device 250 has at least one (for example, two) first element substrates 101 (for example, a fourth layer and a fifth layer) between two layers composed of at least one second element substrate 201 that is stacked. It has the same configuration as the semiconductor device 240 according to the twenty-fourth embodiment (see FIG. 48) except that it is stacked.
  • the first element substrate 101 as an intermediate layer may include, for example, any one of logic elements, memory elements, analog elements, interface elements and AI elements.
  • a wiring layer 900 is arranged between a layer (third layer) made up of at least one second element substrate 201 and the first element substrate 101 (fourth layer). 2nd wiring layer 201b of a layer is electrically connected through the penetration electrode 1010.
  • the first wiring layers 101b of the fourth layer and the fifth layer (first element substrate 101) are directly bonded together by, for example, metal bonding.
  • a wiring layer 900 is arranged between the fifth layer and a layer (sixth layer) composed of at least one (for example, two) second element substrates 201, and the wiring layer 900 and the second wiring of the sixth layer are arranged. and the layer 201b are directly bonded by, for example, metal bonding.
  • the in-plane direction is It saves space and packs even more functionality into the processing unit.
  • the configurations of the semiconductor devices of the above embodiments may be combined with each other within a technically consistent range.
  • FIG. 50 is a diagram illustrating a usage example of an electronic device that includes a semiconductor device according to each example of an embodiment of the present technology and that includes a solid-state imaging device (image sensor).
  • the electronic device can be used in various cases for sensing light such as visible light, infrared light, ultraviolet light, and X-rays, for example, as follows. That is, as shown in FIG. 50, for example, the field of appreciation for photographing images to be used for viewing, the field of transportation, the field of home appliances, the field of medicine/health care, the field of security, the field of beauty, the field of sports, etc. field, agricultural field, etc.
  • digital cameras and smartphones can be used.
  • in-vehicle sensors that capture images of the front, back, surroundings, and interior of a vehicle, and monitor running vehicles and roads for safe driving such as automatic stopping and recognition of the driver's condition.
  • the electronic device can be used for devices used for transportation, such as a surveillance camera that monitors traffic, a distance sensor that measures the distance between vehicles, and the like.
  • a device used in home appliances such as television receivers, refrigerators, and air conditioners in order to photograph a user's gesture and operate the device according to the gesture. can be used.
  • the electronic device may be used in medical or health care devices such as endoscopes and devices that perform angiography by receiving infrared light. can be done.
  • the electronic device can be used for devices used for security, such as surveillance cameras for crime prevention and cameras for person authentication.
  • the electronic device can be used in devices used for beauty, such as a skin measuring instrument that photographs the skin and a microscope that photographs the scalp.
  • the electronic device can be used in devices used for sports, such as action cameras and wearable cameras for sports.
  • the electronic device can be used in equipment used for agriculture, such as cameras for monitoring the condition of fields and crops.
  • the electronic equipment includes a solid-state imaging device 501 comprising the semiconductor device according to each embodiment or including the semiconductor device. It can be applied to any type of electronic equipment with an imaging function, such as a telephone.
  • FIG. 51 shows a schematic configuration of an electronic device 550 (camera) as an example.
  • This electronic device 550 is, for example, a video camera capable of capturing still images or moving images, and drives the solid-state imaging device 501, the optical system (optical lens) 502, the shutter device 503, and the solid-state imaging device 501 and the shutter device 503. and a signal processing unit 505 .
  • the optical system 502 guides image light (incident light) from a subject to the pixel area of the solid-state imaging device 501 .
  • This optical system 502 may be composed of a plurality of optical lenses.
  • a shutter device 503 controls a light irradiation period and a light shielding period for the solid-state imaging device 501 .
  • the drive unit 504 controls the transfer operation of the solid-state imaging device 501 and the shutter operation of the shutter device 503 .
  • a signal processing unit 505 performs various kinds of signal processing on the signal output from the solid-state imaging device 501 .
  • the video signal Dout after signal processing is stored in a storage medium such as a memory, or output to a monitor or the like.
  • An electronic device that includes a semiconductor device according to each example of an embodiment of the present technology and that includes a solid-state imaging device (image sensor device) detects light, such as a TOF (Time Of Flight) sensor. It can also be applied to other electronic devices that When applied to a TOF sensor, for example, it can be applied to a range image sensor based on the direct TOF measurement method and a range image sensor based on the indirect TOF measurement method. In a range image sensor based on the direct TOF measurement method, the arrival timing of photons in each pixel is obtained directly in the time domain.
  • a TOF Time Of Flight
  • an optical pulse with a short pulse width is transmitted, and an electrical pulse is generated by a receiver that responds at high speed.
  • the present disclosure can be applied to the receiver in that case.
  • the time of flight of light is measured using a semiconductor element structure in which the amount of detection and accumulation of carriers generated by light changes depending on the arrival timing of light.
  • the present disclosure can also be applied as such a semiconductor structure.
  • the technology (the present technology) according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure can be realized as a device mounted on any type of moving body such as automobiles, electric vehicles, hybrid electric vehicles, motorcycles, bicycles, personal mobility, airplanes, drones, ships, and robots. may
  • FIG. 52 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile control system to which the technology according to the present disclosure can be applied.
  • a vehicle control system 12000 includes a plurality of electronic control units connected via a communication network 12001.
  • vehicle control system 12000 includes drive system control unit 12010 , body system control unit 12020 , vehicle exterior information detection unit 12030 , vehicle interior information detection unit 12040 , and integrated control unit 12050 .
  • integrated control unit 12050 As the functional configuration of the integrated control unit 12050, a microcomputer 12051, an audio/image output unit 12052, and an in-vehicle network I/F (interface) 12053 are illustrated.
  • the drive system control unit 12010 controls the operation of devices related to the drive system of the vehicle according to various programs.
  • the driving system control unit 12010 includes a driving force generator for generating driving force of the vehicle such as an internal combustion engine or a driving motor, a driving force transmission mechanism for transmitting the driving force to the wheels, and a steering angle of the vehicle. It functions as a control device such as a steering mechanism to adjust and a brake device to generate braking force of the vehicle.
  • the body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device for various lamps such as headlamps, back lamps, brake lamps, winkers or fog lamps.
  • body system control unit 12020 can receive radio waves transmitted from a portable device that substitutes for a key or signals from various switches.
  • the body system control unit 12020 receives the input of these radio waves or signals and controls the door lock device, power window device, lamps, etc. of the vehicle.
  • the vehicle exterior information detection unit 12030 detects information outside the vehicle in which the vehicle control system 12000 is installed.
  • the vehicle exterior information detection unit 12030 is connected with an imaging section 12031 .
  • the vehicle exterior information detection unit 12030 causes the imaging unit 12031 to capture an image of the exterior of the vehicle, and receives the captured image.
  • the vehicle exterior information detection unit 12030 may perform object detection processing or distance detection processing such as people, vehicles, obstacles, signs, or characters on the road surface based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of received light.
  • the imaging unit 12031 can output the electric signal as an image, and can also output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared rays.
  • the in-vehicle information detection unit 12040 detects in-vehicle information.
  • the in-vehicle information detection unit 12040 is connected to, for example, a driver state detection section 12041 that detects the state of the driver.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 detects the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated, or it may be determined whether the driver is dozing off.
  • the microcomputer 12051 calculates control target values for the driving force generator, the steering mechanism, or the braking device based on the information inside and outside the vehicle acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, and controls the drive system control unit.
  • a control command can be output to 12010 .
  • the microcomputer 12051 realizes the functions of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle lane deviation warning. Cooperative control can be performed for the purpose of ADAS (Advanced Driver Assistance System) including collision avoidance or shock mitigation, follow-up driving based on inter-vehicle distance, vehicle speed maintenance driving, vehicle collision warning, or vehicle
  • the microcomputer 12051 controls the driving force generator, the steering mechanism, the braking device, etc. based on the information about the vehicle surroundings acquired by the vehicle exterior information detection unit 12030 or the vehicle interior information detection unit 12040, so that the driver's Cooperative control can be performed for the purpose of autonomous driving, etc., in which vehicles autonomously travel without depending on operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12020 based on the information outside the vehicle acquired by the information detection unit 12030 outside the vehicle.
  • the microcomputer 12051 controls the headlamps according to the position of the preceding vehicle or the oncoming vehicle detected by the vehicle exterior information detection unit 12030, and performs cooperative control aimed at anti-glare such as switching from high beam to low beam. It can be carried out.
  • the audio/image output unit 12052 transmits at least one of audio and/or image output signals to an output device capable of visually or audibly notifying the passengers of the vehicle or the outside of the vehicle.
  • an audio speaker 12061, a display section 12062 and an instrument panel 12063 are illustrated as output devices.
  • the display unit 12062 may include at least one of an on-board display and a head-up display, for example.
  • FIG. 53 is a diagram showing an example of the installation position of the imaging unit 12031.
  • the vehicle 12100 has imaging units 12101, 12102, 12103, 12104, and 12105 as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided at positions such as the front nose of the vehicle 12100, the side mirrors, the rear bumper, the back door, and the upper part of the windshield in the vehicle interior, for example.
  • An image pickup unit 12101 provided in the front nose and an image pickup unit 12105 provided above the windshield in the passenger compartment mainly acquire images in front of the vehicle 12100 .
  • Imaging units 12102 and 12103 provided in the side mirrors mainly acquire side images of the vehicle 12100 .
  • An imaging unit 12104 provided in the rear bumper or back door mainly acquires an image behind the vehicle 12100 .
  • Forward images acquired by the imaging units 12101 and 12105 are mainly used for detecting preceding vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, and the like.
  • FIG. 53 shows an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided in the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided in the side mirrors, respectively
  • the imaging range 12114 The imaging range of an imaging unit 12104 provided in the rear bumper or back door is shown. For example, by superimposing the image data captured by the imaging units 12101 to 12104, a bird's-eye view image of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera composed of a plurality of imaging elements, or may be an imaging element having pixels for phase difference detection.
  • the microcomputer 12051 determines the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and changes in this distance over time (relative velocity with respect to the vehicle 12100). , it is possible to extract, as the preceding vehicle, the closest three-dimensional object on the course of the vehicle 12100, which runs at a predetermined speed (for example, 0 km/h or more) in substantially the same direction as the vehicle 12100. can. Furthermore, the microcomputer 12051 can set the inter-vehicle distance to be secured in advance in front of the preceding vehicle, and perform automatic brake control (including following stop control) and automatic acceleration control (including following start control). In this way, cooperative control can be performed for the purpose of automatic driving in which the vehicle runs autonomously without relying on the operation of the driver.
  • automatic brake control including following stop control
  • automatic acceleration control including following start control
  • the microcomputer 12051 converts three-dimensional object data related to three-dimensional objects to other three-dimensional objects such as motorcycles, ordinary vehicles, large vehicles, pedestrians, and utility poles. It can be classified and extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see. Then, the microcomputer 12051 judges the collision risk indicating the degree of danger of collision with each obstacle, and when the collision risk is equal to or higher than the set value and there is a possibility of collision, an audio speaker 12061 and a display unit 12062 are displayed. By outputting an alarm to the driver via the drive system control unit 12010 and performing forced deceleration and avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize a pedestrian by determining whether or not the pedestrian exists in the captured images of the imaging units 12101 to 12104 .
  • recognition of a pedestrian is performed by, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points indicating the outline of an object to determine whether or not the pedestrian is a pedestrian.
  • the audio image output unit 12052 outputs a rectangular outline for emphasis to the recognized pedestrian. is superimposed on the display unit 12062 . Also, the audio/image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 among the configurations described above.
  • the solid-state imaging device 111 of the present disclosure can be applied to the imaging unit 12031 .
  • FIG. 54 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology according to the present disclosure (this technology) can be applied.
  • FIG. 54 illustrates a state in which an operator (doctor) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using an endoscopic surgery system 11000 .
  • an endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as a pneumoperitoneum tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100. , and a cart 11200 loaded with various devices for endoscopic surgery.
  • An endoscope 11100 is composed of a lens barrel 11101 whose distal end is inserted into the body cavity of a patient 11132 and a camera head 11102 connected to the proximal end of the lens barrel 11101 .
  • an endoscope 11100 configured as a so-called rigid scope having a rigid lens barrel 11101 is illustrated, but the endoscope 11100 may be configured as a so-called flexible scope having a flexible lens barrel. good.
  • the tip of the lens barrel 11101 is provided with an opening into which the objective lens is fitted.
  • a light source device 11203 is connected to the endoscope 11100, and light generated by the light source device 11203 is guided to the tip of the lens barrel 11101 by a light guide extending inside the lens barrel 11101, where it reaches the objective. Through the lens, the light is irradiated toward the observation object inside the body cavity of the patient 11132 .
  • the endoscope 11100 may be a straight scope, a perspective scope, or a side scope.
  • An optical system and an imaging element are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is focused on the imaging element by the optical system.
  • the imaging device photoelectrically converts the observation light to generate an electrical signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted to a camera control unit (CCU: Camera Control Unit) 11201 as RAW data.
  • CCU Camera Control Unit
  • the CCU 11201 is composed of a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), etc., and controls the operations of the endoscope 11100 and the display device 11202 in an integrated manner. Further, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing such as development processing (demosaicing) for displaying an image based on the image signal.
  • CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under the control of the CCU 11201 .
  • the light source device 11203 is composed of a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • a light source such as an LED (Light Emitting Diode), for example, and supplies the endoscope 11100 with irradiation light for photographing a surgical site or the like.
  • the input device 11204 is an input interface for the endoscopic surgery system 11000.
  • the user can input various information and instructions to the endoscopic surgery system 11000 via the input device 11204 .
  • the user inputs an instruction or the like to change the imaging conditions (type of irradiation light, magnification, focal length, etc.) by the endoscope 11100 .
  • the treatment instrument control device 11205 controls driving of the energy treatment instrument 11112 for tissue cauterization, incision, blood vessel sealing, or the like.
  • the pneumoperitoneum device 11206 inflates the body cavity of the patient 11132 for the purpose of securing the visual field of the endoscope 11100 and securing the operator's working space, and injects gas into the body cavity through the pneumoperitoneum tube 11111. send in.
  • the recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is a device capable of printing various types of information regarding surgery in various formats such as text, images, and graphs.
  • the light source device 11203 that supplies the endoscope 11100 with irradiation light for photographing the surgical site can be composed of, for example, a white light source composed of an LED, a laser light source, or a combination thereof.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high accuracy. It can be carried out.
  • the observation target is irradiated with laser light from each of the RGB laser light sources in a time division manner, and by controlling the drive of the imaging device of the camera head 11102 in synchronization with the irradiation timing, each of RGB can be handled. It is also possible to pick up images by time division. According to this method, a color image can be obtained without providing a color filter in the imaging element.
  • the driving of the light source device 11203 may be controlled so as to change the intensity of the output light every predetermined time.
  • the drive of the imaging device of the camera head 11102 in synchronism with the timing of the change in the intensity of the light to obtain an image in a time-division manner and synthesizing the images, a high dynamic A range of images can be generated.
  • the light source device 11203 may be configured to be able to supply light in a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, by utilizing the wavelength dependence of light absorption in body tissues, by irradiating light with a narrower band than the irradiation light (i.e., white light) during normal observation, the mucosal surface layer So-called narrow band imaging is performed, in which a predetermined tissue such as a blood vessel is imaged with high contrast.
  • fluorescence observation may be performed in which an image is obtained from fluorescence generated by irradiation with excitation light.
  • the body tissue is irradiated with excitation light and the fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into the body tissue and the body tissue is A fluorescence image can be obtained by irradiating excitation light corresponding to the fluorescence wavelength of the reagent.
  • the light source device 11203 can be configured to be able to supply narrowband light and/or excitation light corresponding to such special light observation.
  • FIG. 55 is a block diagram showing an example of functional configurations of the camera head 11102 and CCU 11201 shown in FIG.
  • the camera head 11102 has a lens unit 11401, an imaging section 11402, a drive section 11403, a communication section 11404, and a camera head control section 11405.
  • the CCU 11201 has a communication section 11411 , an image processing section 11412 and a control section 11413 .
  • the camera head 11102 and the CCU 11201 are communicably connected to each other via a transmission cable 11400 .
  • a lens unit 11401 is an optical system provided at a connection with the lens barrel 11101 . Observation light captured from the tip of the lens barrel 11101 is guided to the camera head 11102 and enters the lens unit 11401 .
  • a lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging unit 11402 is composed of an imaging element.
  • the imaging device constituting the imaging unit 11402 may be one (so-called single-plate type) or plural (so-called multi-plate type).
  • image signals corresponding to RGB may be generated by each image pickup element, and a color image may be obtained by synthesizing the image signals.
  • the imaging unit 11402 may be configured to have a pair of imaging elements for respectively acquiring right-eye and left-eye image signals corresponding to 3D (Dimensional) display.
  • the 3D display enables the operator 11131 to more accurately grasp the depth of the living tissue in the surgical site.
  • a plurality of systems of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 does not necessarily have to be provided in the camera head 11102 .
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the drive unit 11403 is configured by an actuator, and moves the zoom lens and focus lens of the lens unit 11401 by a predetermined distance along the optical axis under control from the camera head control unit 11405 . Thereby, the magnification and focus of the image captured by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is composed of a communication device for transmitting and receiving various information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 as RAW data to the CCU 11201 via the transmission cable 11400 .
  • the communication unit 11404 receives a control signal for controlling driving of the camera head 11102 from the CCU 11201 and supplies it to the camera head control unit 11405 .
  • the control signal includes, for example, information to specify the frame rate of the captured image, information to specify the exposure value at the time of capturing, and/or information to specify the magnification and focus of the captured image. Contains information about conditions.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. good.
  • the endoscope 11100 is equipped with so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function.
  • the camera head control unit 11405 controls driving of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is composed of a communication device for transmitting and receiving various information to and from the camera head 11102 .
  • the communication unit 11411 receives image signals transmitted from the camera head 11102 via the transmission cable 11400 .
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102 .
  • Image signals and control signals can be transmitted by electrical communication, optical communication, or the like.
  • the image processing unit 11412 performs various types of image processing on the image signal, which is RAW data transmitted from the camera head 11102 .
  • the control unit 11413 performs various controls related to imaging of the surgical site and the like by the endoscope 11100 and display of the captured image obtained by imaging the surgical site and the like. For example, the control unit 11413 generates control signals for controlling driving of the camera head 11102 .
  • control unit 11413 causes the display device 11202 to display a captured image showing the surgical site and the like based on the image signal that has undergone image processing by the image processing unit 11412 .
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects the shape, color, and the like of the edges of objects included in the captured image, thereby detecting surgical instruments such as forceps, specific body parts, bleeding, mist during use of the energy treatment instrument 11112, and the like. can recognize.
  • the control unit 11413 may use the recognition result to display various types of surgical assistance information superimposed on the image of the surgical site. By superimposing and presenting the surgery support information to the operator 11131, the burden on the operator 11131 can be reduced and the operator 11131 can proceed with the surgery reliably.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electrical signal cable compatible with electrical signal communication, an optical fiber compatible with optical communication, or a composite cable of these.
  • wired communication is performed using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure can be applied to the endoscope 11100, the camera head 11102 (the imaging unit 11402 thereof), and the like among the configurations described above.
  • the solid-state imaging device 111 of the present disclosure can be applied to the imaging unit 10402 .
  • the technology according to the present disclosure may also be applied to, for example, a microsurgery system.
  • this technique can also take the following structures.
  • semiconductor device (2)
  • the first element substrate has a laminated first semiconductor substrate and a first wiring layer
  • the second element substrate has a laminated second semiconductor substrate and a second wiring layer
  • the thermal expansion suppressing portion is provided directly or indirectly on at least the end face of the second wiring layer out of the end face of the second semiconductor substrate and the end face of the second wiring layer.
  • the semiconductor device described. (4) The semiconductor device according to (2) or (3), wherein the thermal expansion suppressing portion has a coefficient of thermal expansion lower than that of the second wiring layer.
  • the thermal expansion suppressing portion is made of an inorganic material or an organic material.
  • thermo expansion suppressing portion has rounded corners.
  • thermal expansion suppressing portion is at least a portion of the end portion of the second wiring layer on the first element substrate side.
  • thermal expansion suppressing portion has a lower metal percentage than the portion of the second wiring layer other than the thermal expansion suppressing portion.
  • thermal expansion suppressing portion has a metal content of 10% or less.
  • in-plane width of the thermal expansion suppressing portion is 100 ⁇ m or more.
  • thermo expansion suppressing portion has a plurality of portions with different proportions of metal arranged in the in-plane direction.
  • thermal expansion suppressing portion has a plurality of portions with different proportions of metal arranged in the stacking direction.
  • metal includes any one of Cu, Al, W, Au, Co, Ta, and Ti.
  • the embedded layer is made of an inorganic oxide film or an organic film.
  • the heat dissipation member contains any one of SiC, AlN, SiN, Cu, Al, and C.
  • the at least one second element substrate is a plurality of second element substrates.
  • the plurality of second element substrates includes at least two second element substrates arranged in an in-plane direction.
  • the plurality of second element substrates includes at least two stacked second element substrates.
  • the semiconductor device according to 1. The semiconductor device according to 1.
  • An electronic device comprising the semiconductor device according to any one of (1) to (28).
  • a method of manufacturing a semiconductor device comprising: (31) The method of manufacturing a semiconductor device according to (30), including the step of forming a protective film on the first and second element substrates between the bonding step and the film forming step.

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Abstract

第１素子基板の素子の特性変動を抑制することができる半導体装置を提供する。　本技術に係る半導体装置は、少なくとも１つの第１素子基板と、前記第１素子基板と積層された、前記第１素子基板よりも小さい少なくとも１つの第２素子基板と、少なくとも前記第２素子基板の周辺を埋め込む埋め込み層と、を備え、前記第２素子基板の端部の少なくとも前記第１素子基板側の部分が熱膨張抑制部であり、及び／又は、前記部分の端面に直接又は間接的に熱膨張抑制部が設けられている。本技術に係る半導体装置によれば、第１素子基板の素子の特性変動を抑制することができる。

Description

半導体装置及び電子機器
　本開示に係る技術（以下「本技術」とも呼ぶ）は、半導体装置及び電子機器に関する。
　従来、第１素子基板と、該第１素子基板と積層された、該第１素子基板よりも小さい第２素子基板と、該第２素子基板の周辺を埋め込む埋め込み層とを備える半導体装置が知られている（例えば特許文献１参照）。
国際公開第２０１９／０８７７６４号
　従来の半導体装置では、第１素子基板の素子の特性変動を抑制することに関して改善の余地があった。
　そこで、本技術は、第１素子基板の素子の特性変動を抑制することができる半導体装置を提供することを主目的とする。
　本技術は、少なくとも１つの第１素子基板と、前記第１素子基板と積層された、前記第１素子基板よりも小さい少なくとも１つの第２素子基板と、少なくとも前記第２素子基板の周辺を埋め込む埋め込み層と、を備え、前記第２素子基板の端部の少なくとも前記第１素子基板側の部分が熱膨張抑制部であり、及び／又は、前記部分の端面に直接又は間接的に熱膨張抑制部が設けられている、半導体装置を提供する。
　前記第１素子基板は、積層された第１半導体基板及び第１配線層を有し、前記第２素子基板は、積層された第２半導体基板及び第２配線層を有し、前記第１及び第２素子基板は、前記第１及び第２配線層が向かい合わせに接合されていてもよい。
　前記熱膨張抑制部は、前記第２半導体基板の端面及び前記第２配線層の端面のうち少なくとも前記第２配線層の端面に直接又は間接的に設けられていてもよい。
　前記熱膨張抑制部は、前記第２配線層よりも熱膨張率が低くてもよい。
　前記熱膨張抑制部は、前記第２半導体基板よりも熱膨張率が低くてもよい。
　前記第２半導体基板は、シリコン基板であってもよい。
　前記熱膨張抑制部は、無機材料又は有機材料からなってもよい。
　前記熱膨張抑制部は、角部に丸みを有していてもよい。
　前記熱膨張抑制部は、前記第２配線層の端部の少なくとも前記第１素子基板側の部分であってもよい。
　前記熱膨張抑制部の面内方向の幅が、１００μｍ以上であってもよい。
　前記第１配線層、第２配線層及び前記第２半導体基板と、前記埋め込み層との間に設けられた保護膜を更に備えていてもよい。
　前記保護膜は、ＳｉＮからなってもよい。
　前記埋め込み層の前記第１素子基板側とは反対側の面に接合された放熱部材を更に備えていてもよい。
　前記放熱部材は、ＳｉＣ、ＡｌＮ、ＳｉＮ、Ｃｕ、Ａｌ、Ｃのいずれかを含んでいてもよい。
　前記少なくとも１つの第２素子基板は、複数の第２素子基板であってもよい。
　前記少なくとも１つの第１素子基板は、積層された複数の前記第１素子基板である、請求項１に記載の半導体装置。
　前記第１素子基板は、光電変換素子を有する画素部を含み、前記第２素子基板は、前記画素部から出力された信号を処理してもよい。
　前記第２素子基板は、メモリ素子、ロジック素子、アナログ素子、インターフェース素子及びＡＩ素子のいずれかを含んでいてもよい。
　本技術は、前記半導体装置を備える、電子機器も提供する。
本技術の背景を説明するための図である。 図２Ａ～図２Ｇは、従来の２層構造の半導体装置の製造プロセスの一例を示す図である。 図３Ａ～図３Ｈは、従来の３層構造の半導体装置の製造プロセスの一例を示す図である。 従来の２層構造の半導体装置においてトランジスタに特性変動が発生する原因を説明するための図である。 図５Ａは、従来の３層構造の半導体装置の縦断面図である。図５Ｂは、チップの面内方向の位置とＭｉｄ層の移動度の変化との関係を示すグラフである。 図６Ａ～図６Ｄは、半導体装置の製造プロセスにおける歪みが発生する工程を示す図である。 チップの面内方向の位置と図６Ａ～図６Ｄの各工程でチップに発生する応力との関係を示す図である。 図８Ａは、従来の半導体装置の、昇温前におけるミッド層、ボトム配線層及びボトムＳｉ基板を模式的に示す図である。図８Ｂは、従来の半導体装置の、昇温時におけるミッド層、ボトム配線層及びボトムＳｉ基板を模式的に示す図である。 図９Ａは、従来の半導体装置の、昇温時におけるミッド層、ボトム配線層及びボトムＳｉ基板を模式的に示す図である。図９Ｂは、本技術の構成例１を示す図である。図９Ｃは、本技術の構成例２を示す図である。 図１０Ａは、本技術の一実施形態の実施例１に係る半導体装置の縦断面図である。図１０Ｂは、本技術の一実施形態の実施例１に係る半導体装置の横断面図である。 図１０Ａの半導体装置の製造方法の一例を説明するためのフローチャートである。 図１２Ａ及び図１２Ｂは、図１０Ａの半導体装置の製造方法の工程毎の断面図である。 図１３Ａ及び図１３Ｂは、図１０Ａの半導体装置の製造方法の工程毎の断面図である。 図１４Ａ及び図１４Ｂは、図１０Ａの半導体装置の製造方法の工程毎の断面図である。 図１５Ａ及び図１５Ｂは、図１０Ａの半導体装置の製造方法の工程毎の断面図である。 図１６Ａ及び図１６Ｂは、図１０Ａの半導体装置の製造方法の工程毎の断面図である。 図１７Ａは、本技術の一実施形態の実施例２に係る半導体装置の縦断面図である。図１７Ｂは、本技術の一実施形態の実施例２に係る半導体装置の横断面図である。 図１８Ａ～図１８Ｃは、図１７Ａの半導体装置の熱膨張抑制部の構成例を示す図である。 図１７Ａの半導体装置の製造方法の一例を説明するためのフローチャートである。 図２０Ａ及び図２０Ｂは、図１７Ａの半導体装置の製造方法の工程毎の断面図である。 図２１Ａ及び図２１Ｂは、図１７Ａの半導体装置の製造方法の工程毎の断面図である。 図２２Ａ及び図２２Ｂは、図１７Ａの半導体装置の製造方法の工程毎の断面図である。 図２３Ａ及び図２３Ｂは、図１７Ａの半導体装置の製造方法の工程毎の断面図である。 本技術の一実施形態の実施例３に係る半導体装置の縦断面図である。 図２４の半導体装置の製造方法の一例を説明するためのフローチャートである。 図２６Ａ及び図２６Ｂは、図２４の半導体装置の製造方法の工程毎の断面図である。 図２７Ａ及び図２７Ｂは、図２４の半導体装置の製造方法の工程毎の断面図である。 本技術の一実施形態の実施例４に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例５に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例６に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例７に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例８に係る半導体装置の縦断面図である。 図３３Ａは、本技術の一実施形態の実施例９に係る半導体装置の縦断面図である。図３３Ｂは、本技術の一実施形態の実施例９に係る半導体装置の横断面図である。 図３４Ａは、本技術の一実施形態の実施例１０に係る半導体装置の縦断面図（その１）である。図３４Ｂは、本技術の一実施形態の実施例１０に係る半導体装置の縦断面図（その２）である。図３４Ｃは、本技術の一実施形態の実施例１０に係る半導体装置の横断面図である。 本技術の一実施形態の実施例１１に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例１２に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例１３に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例１４に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例１５に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例１６に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例１７に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例１８に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例１９に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例２０に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例２１に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例２２に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例２３に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例２４に係る半導体装置の縦断面図である。 本技術の一実施形態の実施例２５に係る半導体装置の縦断面図である。 本技術に係る半導体装置の一例である固体撮像装置の使用例を示す図である。 本技術に係る半導体装置を備える電子機器の一例の機能ブロック図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びＣＣＵの機能構成の一例を示すブロック図である。
　以下に添付図面を参照しながら、本技術の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。以下に説明する実施形態は、本技術の代表的な実施形態を示したものであり、これにより本技術の範囲が狭く解釈されることはない。本明細書において、本技術に係る半導体装置が複数の効果を奏することが記載される場合でも、本技術に係る半導体装置は、少なくとも１つの効果を奏すればよい。本明細書に記載された効果はあくまで例示であって限定されるものではなく、また他の効果があってもよい。
　また、以下の順序で説明を行う。
０．導入
１．本技術の一実施形態の実施例１に係る半導体装置
２．本技術の一実施形態の実施例２に係る半導体装置
３．本技術の一実施形態の実施例３に係る半導体装置
４．本技術の一実施形態の実施例４に係る半導体装置
５．本技術の一実施形態の実施例５に係る半導体装置
６．本技術の一実施形態の実施例６に係る半導体装置
７．本技術の一実施形態の実施例７に係る半導体装置
８．本技術の一実施形態の実施例８に係る半導体装置
９．本技術の一実施形態の実施例９に係る半導体装置
１０．本技術の一実施形態の実施例１０に係る半導体装置
１１．本技術の一実施形態の実施例１１に係る半導体装置
１２．本技術の一実施形態の実施例１２に係る半導体装置
１３．本技術の一実施形態の実施例１３に係る半導体装置
１４．本技術の一実施形態の実施例１４に係る半導体装置
１５．本技術の一実施形態の実施例１５に係る半導体装置
１６．本技術の一実施形態の実施例１６に係る半導体装置
１７．本技術の一実施形態の実施例１７に係る半導体装置
１８．本技術の一実施形態の実施例１８に係る半導体装置
１９．本技術の一実施形態の実施例１９に係る半導体装置
２０．本技術の一実施形態の実施例２０に係る半導体装置
２１．本技術の一実施形態の実施例２１に係る半導体装置
２２．本技術の一実施形態の実施例２２に係る半導体装置
２３．本技術の一実施形態の実施例２３に係る半導体装置
２４．本技術の一実施形態の実施例２４に係る半導体装置
２５．本技術の一実施形態の実施例２５に係る半導体装置
２６．本技術の変形例
２７．本技術に係る半導体装置を備える電子機器の使用例
２８．本技術に係る半導体装置を備える電子機器の他の使用例
２９．移動体への応用例
３０．内視鏡手術システムへの応用例
＜０．導入＞
　従来、大判カメラ向けセンサのコスト削減や複数種のロジックチップやメモリチップの混載を可能にする接合技術として、チップを直接ウェハに接合するＣｈｉｐ　ｏｎ　Ｗａｆｅｒ（ＣｏＷ）及びチップを直接チップに接合するＣｈｉｐ　ｏｎ　Ｃｈｉｐ（ＣｏＣ）の開発が行われている。
　近年、ＣｏＷ、ＣｏＣにおいて、例えばＣＩＳ（Ｃｍｏｓ　Ｉｍａｇｅ　Ｓｅｎｓｏｒ）が形成されたウェハ又はチップに例えばロジックチップ、メモリチップ、ＡＩチップ等の複数のチップを直接接合するマルチチップ接合技術も開発されている（図１参照）。マルチチップ接合技術は、高付加価値化を実現する技術として注目されている。
　ＣｏＷ、ＣｏＣにおいて、ＫＧＤ（Ｋｎｏｗｎ　Ｇｏｏｄ　Ｄｉｅ）により、良品として選別されたチップを良品として選別されたウェハ又はチップに接合することにより、歩留まりを向上し、低コスト化を図ることができる。
　ここで、従来の２層構造（例えばＣｏＷ構造）の半導体装置（例えば固体撮像装置）の製造プロセスの一例について簡単に説明する。
（工程２Ａ）半導体基板１ａ（例えばＳｉ基板）及び配線層１ｂを含む素子基板１（例えばＣＩＳ基板）と、半導体基板２ａ及び配線層２ｂを含む、素子基板１よりも小さい素子基板２（例えばロジック基板、メモリ基板、ＡＩ基板等）とを配線層１ｂ、２ｂが向かい合わせとなるよう接合する（図２Ａ参照）。
（工程２Ｂ）半導体基板２ａを薄肉化する（図２Ｂ参照）。
（工程２Ｃ）素子基板２側から埋め込み層３（例えばＳＲＯ膜）を成膜する（図２Ｃ参照）。
（工程２Ｄ）埋め込み層３を平坦化する（図２Ｄ参照）。
（工程２Ｅ）埋め込み層３に支持基板４を接合する（図２Ｅ参照）。
（工程２Ｆ）半導体基板１ａを薄肉化する（図２Ｆ参照）。
（工程２Ｇ）半導体基板１ａ上にカラーフィルタ５及びオンチップレンズ６を形成する（図２Ｇ参照）。
　次に、従来の３層構造（例えばＷｏＷとＣｏＷの複合構造）の半導体装置（例えば固体撮像装置）の製造プロセスの一例について簡単に説明する。
（工程３Ａ）半導体基板１ａ（例えばＳｉ基板）及び配線層１ｂを含む素子基板１（トップ層：例えばＣＩＳ基板）と、半導体基板２ａ及び配線層２ｂを含む素子基板２（ミッド層：例えばアナログ基板）とをＷｏＷで直接接合する（図３Ａ参照）。
（工程３Ｂ）半導体基板２ａを薄肉化した後、該半導体基板２ａを貫通し、一端が配線層２ｂと電気的に接続され、且つ、他端が半導体基板２ａの裏面に露出する貫通電極を形成するとともに、半導体基板２ａの裏面に該貫通電極の他端と電気的に接続される配線層７を形成する（図３Ｂ参照）。
（工程３Ｃ）半導体基板８ａ及び配線層８ｂを含む素子基板８（ボトムチップ：例えばロジック基板、メモリ基板、ＡＩ基板等）と配線層７とをＣｏＷで直接接合する（図３Ｃ参照）。
（工程３Ｄ）半導体基板８ａを薄肉化する（図３Ｄ参照）
（工程３Ｅ）素子基板８側から埋め込み層３（例えばＳＲＯ膜）を成膜し、平坦化する（図３Ｅ参照）。
（工程３Ｆ）埋め込み層３に支持基板４を接合する（図３Ｆ参照）。
（工程３Ｇ）半導体基板１ａを薄肉化する（図３Ｇ参照）。
（工程３Ｈ）半導体基板１ａ上にカラーフィルタ５及びオンチップレンズ６を形成する（図３Ｈ参照）。
　上記工程３Ｃにおいて接合による歪み（図３Ｃの矢印参照）が発生する。上記工程３Ｄにおいて研磨による歪み（図３Ｄの矢印参照）が発生する。上記工程３Ｅにおいて埋め込みによる歪み（図３Ｅの矢印参照）が発生する。上記工程３Ｆにおいて接合による歪み（図３Ｆの矢印参照）が発生する。上記工程３Ｇにおいて研磨による歪み（図３Ｇの矢印参照）が発生する。上記工程３Ｈにおいて、前工程で発生した歪みの影響によりオンチップレンズ等に位置ずれが生じ、光学特性に影響する。
　上記工程２Ａ、上記工程２Ｂ、上記工程２Ｃ、上記工程２Ｅ、上記工程２Ｆでも同様の歪みが発生する。上記工程２Ｇにおいて、前工程で発生した歪の影響によりオンチップレンズ等の位置ずれが生じ、光学特性に影響する。
　ここで、デバイス特性上、特に大きな問題となるのは、上記工程２Ｃ及び上記工程３Ｅにおける埋め込みによる歪みが緩和できず、Ｓｉ基板に形成されたトランジスタの特性が変動することである（図４参照）。トランジスタの特性変動は、歩留まりの低下や信頼性の低下につながる。
　上記３層構造の半導体装置（図５Ａ参照）を例にとって説明すると、製造プロセスにおける素子基板８（ボトムチップ）の歪みにより、素子基板２（ミッド層）の半導体基板２ａが歪み局所的に特性が変動することが分かった。ミッド層のトランジスタのパス上での移動度を計算したところ（図５Ｂ参照）、素子基板２は、素子基板８のチップ端が歪むことにより該チップ端付近の位置で移動度が大きく変化することが分かった。さらに、この移動度の変化は、素子基板２（ミッド層）の半導体基板２ａが薄いほど大きくなることが分かった（図５Ｂ参照）。
　素子基板８のチップ端に歪みが発生する、チップ薄肉化工程（図６Ａ参照）、昇温工程（図６Ｂ参照）、埋め込み工程（図６Ｃ参照）、支持基板接合・ＣＩＳ基板薄肉化工程（図６Ｄ参照）の各工程において素子基板８内の応力を測定した結果、素子基板８のチップ端での応力変化が特に大きいことが分かった（図７参照）。
　これは、昇温工程前の状態（図８Ａ参照）に対して、昇温工程時にボトム層（ボトム配線層及びボトムＳｉ基板）のチップ端が熱膨張により伸びてミッド層のチップ端脇が縮められた状態（図８Ｂ参照）で、埋め込み工程時に埋め込み層より固定されることが原因である。
　発明者は、以上の考察から、従来の半導体装置のボトムチップ（図９Ａ参照）に対して、例えばチップ端に熱膨張抑制部を設けること（図９Ｂ参照）や、例えばチップ端を熱膨張抑制部とすること（図９Ｃ参照）により、実質的にチップ端となる部分の熱膨張を抑制してミッド層のチップ端脇が縮むことを抑制できることを見出し、この知見を基に本技術に係る半導体装置を開発した。
　以下、本技術の一実施形態を、幾つかの実施例を挙げて詳細に説明する。
＜１．本技術の一実施形態の実施例１に係る半導体装置＞
　以下、本技術の一実施形態の実施例１に係る半導体装置１０について図面を用いて説明する。
≪半導体装置の構成≫
　図１０Ａは、本技術の一実施形態の実施例１に係る半導体装置１０の縦断面図である。図１０Ｂは、本技術の一実施形態の実施例１に係る半導体装置１０の横断面図である。詳述すると、図１０Ｂは、図１０ＡのＰ－Ｐ線断面図である。以下では、便宜上、図１０Ａ等の断面図において、上方を上、下方を下として説明する。
　半導体装置１０は、一例として、固体撮像装置を構成する。半導体装置１０は、一例として、後述する第１半導体基板１０１ａの裏面側から光が照射される裏面照射型の固体撮像装置である。
　半導体装置１０は、一例として、２層構造（ＣｏＷ）の半導体装置である。詳述すると、半導体装置１０は、一例として、図１０Ａ及び図１０Ｂに示すように、第１素子基板１０１と、該第１素子基板１０１と積層された、該第１素子基板１０１よりも小さい少なくとも１つ（例えば１つ）の第２素子基板２０１と、少なくとも第２素子基板２０１の周辺を埋め込む埋め込み層５００とを備える。第２素子基板２０１の端部の端面に間接的に熱膨張抑制部４００が設けられている。
　半導体装置１０は、さらに、一例として、埋め込み層５００の第１素子基板１０１側とは反対側（下側）の面に接合された支持基板６００（例えばシリコン基板）を備える。支持基板６００は、一例として、埋め込み層５００と酸化膜接合で接合されている。
　第１素子基板１０１は、積層された第１半導体基板１０１ａ及び第１配線層１０１ｂを有し、第２素子基板２０１は、積層された第２半導体基板２０１ａ及び第２配線層２０１ｂを有している。第１及び第２素子基板１０１、２０１は、第１及び第２配線層１０１ｂ、２０１ｂが向かい合わせに例えば金属接合により直接接合されている。
　半導体装置１０は、第１配線層１０１ｂ、第２配線層２０１ｂ及び第２半導体基板２０１ａと、埋め込み層５００との間に設けられた保護膜３００を更に備える。
（保護膜）
　保護膜３００は、例えばＳｉＮ系（例えばＳｉＮ）等の無機膜からなり、第１及び第２配線層１０１ｂ、２０１ｂからの金属の拡散を防止する金属拡散防止膜として機能する他、第１及び第２素子基板１０１、２０１内への水分、ダスト等の異物の侵入を抑制する異物侵入抑制層としても機能する。保護膜３００は、第１及び第２配線層１０１ｂ、２０１ｂと第２半導体基板２０１ａに沿って設けられている。保護膜３００の厚さは、例えば数百ｎｍ程度である。なお、保護膜３００は、例えばＳｉＯ系（例えばＳｉＯｘ）、ＳｉＯＮ系、ＳｉＣＮ系、ＳｉＯＣ系の無機膜からなってもよい。
（埋め込み層）
　埋め込み層５００は、一例として、第２素子基板２０１、保護膜３００及び熱膨張抑制部４００を含む構造の端面側及び裏面側に設けられている。埋め込み層５００の下面は、略均一な平坦面である。埋め込み層５００は、無機酸化膜又は有機膜からなることが好ましい。当該無機膜の材料として、埋め込み層５００は、例えばＳｉＮ系（例えばＳｉＮｘ）、ＳｉＯ系（例えばＳｉＯｘ）、ＳｉＯＮ系、ＳｉＣＮ系、ＳｉＯＣ系等が挙げられる。
（第１素子基板）
　第１素子基板１０１では、一例として、第１半導体基板１０１ａに画素部が設けられている。画素部は、一例として２次元配置された複数の画素を有する。各画素は、少なくとも１つの光電変換素子を有する。該光電変換素子は、例えばＰＤ（フォトダイオード）である。各画素は、第１半導体基板１０１ａの裏面（第１配線層１０１ｂ側とは反対側の面）上にカラーフィルタ７００を有し、該カラーフィルタ７００上にオンチップレンズ８００（マイクロレンズ）を有している。すなわち、各画素は、半導体基板１０１ａの裏面側から光が照射される裏面照射型の画素である。
　第１素子基板１０１では、一例として、第１配線層１０１ｂ上に第１半導体基板１０１ａが配置されている。第１素子基板１０１は、一例として、第１半導体基板１０１ａ及び第１配線層１０１ｂのいずれも縦断面形状が矩形であり、全体としても縦断面形状が矩形となっている。
　第１半導体基板１０１ａは、第１配線層１０１ｂに電気的に接続されている。第１半導体基板１０１ａは、例えばＳｉ基板、Ｇｅ基板、ＧａＡｓ基板、ＩｎＧａＡｓ基板等である。
　第１配線層１０１ｂは、一例として、内部配線が絶縁膜内に多層に設けられる多層配線層であってもよいし、内部配線が絶縁膜内に単層に設けられる単層配線層であってもよい。第１配線層１０１ｂにおいて、内部配線は例えばＣｕ、Ａｌ、Ｗ、Ａｕ、Ｃｏ、Ｔａ、Ｔｉなどで構成され、絶縁膜は例えばシリコン酸化膜、シリコン窒化膜などで構成される。
　第１半導体基板１０１ａには、さらに、一例として、複数の画素を制御する制御回路（アナログ素子）と、画素部から出力された電気信号（アナログ信号）をＡ／Ｄ変換するＡ／Ｄ変換器（アナログ素子）とが設けられている。
　制御回路は、例えばトランジスタ等の回路素子を有する。詳述すると、制御回路は、一例として、複数の画素トランジスタ（いわゆるＭＯＳトランジスタ）を含んで構成される。複数の画素トランジスタは、例えば転送トランジスタ、リセットトランジスタ及び増幅トランジスタの３つのトランジスタで構成することができる。その他、選択トランジスタ追加して４つのトランジスタで構成することもできる。単位画素の等価回路は通常と同様であるので、詳細説明は省略する。画素は、１つの単位画素として構成することができる。また、画素は、共有画素構造とすることもできる。この画素共有構造は、複数のフォトダイオードが、転送トランジスタを構成するフローティングディフュージョン、及び転送トランジスタ以外の他のトランジスタを共有する構造である。
（第２素子基板）
　第２素子基板２０１は、一例として、画素部から出力された信号を処理するロジック素子を含む。第２素子基板２０１は、ロジック素子に代えて、例えばメモリ素子、アナログ素子（例えば上記制御回路、Ａ／Ｄ変換器等）、インターフェース素子及びＡＩ素子のいずれかを含んでいてもよい。なお、インターフェース素子は、信号の入出力を行う素子である。ＡＩ素子は、ＡＩ（人工知能）による学習機能を有する素子である。
　第２素子基板２０１では、一例として、第２半導体基板２０１ａにロジック回路が設けられ、該ロジック回路が第２配線層２０１ｂに電気的に接続されている。ロジック回路は、トランジスタを含み、画素部から出力されたアナログ信号がＡ／Ｄ変換器でＡ／Ｄ変換されたデジタル信号を処理する。
　第２素子基板２０１では、一例として、第２半導体基板２０１ａ上に第２配線層２０１ｂが配置されている。第２素子基板２０１は、一例として、第２半導体基板２０１ａ及び第２配線層２０１ｂのいずれも縦断面形状が矩形であり、全体としても縦断面形状が矩形となっている。
　第２半導体基板２０１ａは、例えばＳｉ基板、Ｇｅ基板、ＧａＡｓ基板、ＩｎＧａＡｓ基板等である。
　第２配線層２０１ｂは、一例として、内部配線が絶縁膜内に多層に設けられる多層配線層であってもよいし、内部配線が絶縁膜内に単層に設けられる単層配線層であってもよい。第２配線層２０１ｂにおいて、内部配線は例えばＣｕ、Ａｌ、Ｗ、Ａｕ、Ｃｏ、Ｔａ、Ｔｉなどで構成され、絶縁膜は例えばシリコン酸化膜、シリコン窒化膜などで構成される。
（熱膨張抑制部）
　熱膨張抑制部４００は、第２素子基板２０１の端面（第２半導体基板２０１ａの端面及び第２配線層２０１ｂの端面）に保護膜３００を介して（間接的に）設けられている。熱膨張抑制部４００は、第２素子基板２０１を保護膜３００を介して取り囲むように枠状（例えば矩形枠状）に設けられている（図１０Ｂ参照）。
　熱膨張抑制部４００は、第２配線層２０１ｂよりも熱膨張率（線膨張係数）が低いことが好ましく、第２半導体基板２０１ａよりも熱膨張率が低いことがより好ましい。なお、一般に半導体基板の材料（例えばＳｉ）よりも配線層（絶縁膜及び内部配線）の材料の方が線膨張係数が高い。
　熱膨張抑制部４００は、無機材料又は有機材料からなることが好ましい。当該無機材料として、例えばＳｉＮ系（例えばＳｉＮｘ）、ＳｉＯ系（例えばＳｉＯｘ）、ＳｉＯＮ系、ＳｉＣＮ系、ＳｉＯＣ系等が挙げられる。
≪半導体装置の動作≫
　以下、本技術の一実施形態の実施例１に係る半導体装置１０の動作について説明する。
　第１素子基板１０１の画素部に光が入射されると、該光が光電変換された電気信号であるアナログ信号が出力される。該アナログ信号はＡ／Ｄ変換器でデジタル信号に変換され、順次第２素子基板２０１のロジック回路に伝送される。ロジック回路は、伝送されたデジタル信号を処理する。
≪半導体装置の製造方法≫
　以下、本技術の一実施形態の実施例１に係る半導体装置１０の製造方法について、図１１のフローチャート、図１２Ａ～図１６Ｂを参照して説明する。
　最初のステップＳ１では、第１及び第２素子基板１０１、２０１を用意する（図１２Ａ参照）。具体的には、第１素子基板１０１は、フォトリソグラフィーにより、第１半導体基板１０１ａに素子（例えば画素部）を形成し、第１半導体基板１０１ａ上に第１配線層１０１ｂを形成することにより生成される。第２素子基板２０１は、フォトリソグラフィーにより、第２半導体基板２０１ａに素子（例えばロジック素子）を形成し、第２半導体基板２０１ａ上に第２配線層２０１ｂを形成することにより生成される。
　次のステップＳ２では、第１及び第２素子基板１０１、２０１を接合する（図１２Ｂ参照）。具体的には、第１素子基板１０１の第１配線層１０１ｂと第２素子基板２０１の第２配線層２０１ｂとを向かい合わせに例えば金属接合により接合する。
　次のステップＳ３では、保護膜３００を成膜する（図１３Ａ参照）。具体的には、第１及び第２配線層１０１ｂ、２０１ｂ、並びに第２半導体基板２０１ａの露出した表面を覆うように保護膜３００（例えばＳｉＮ膜）を薄く成膜する。
　次のステップＳ４では、熱膨張抑制膜４００ｍを成膜する（図１３Ｂ参照）。具体的には、熱膨張抑制部４００となる熱膨張抑制膜４００ｍを、保護膜３００を覆うように厚く成膜する。
　次のステップＳ５では、熱膨張抑制部４００を形成する（図１４Ａ参照）。具体的には、先ず、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｅｒ）装置を用いて熱膨張抑制膜４００ｍを研磨して平坦化する。この際、保護膜３００が研磨ストップ層として機能する。次いで、熱膨張抑制膜４００ｍをドライエッチングによりエッチングして熱膨張抑制部４００のみを残存させる。この際、保護膜３００がエッチングストップ層として機能する。
　次のステップＳ６では、埋め込み膜５００ｍを成膜する（図１４Ｂ参照）。具体的には、埋め込み層５００となる埋め込み膜５００ｍ（例えば無機膜又は有機膜）を全面に厚く成膜する。より具体的には、熱膨張抑制部４００が保護膜３００を介して端面に設けられた第２素子基板２０１の端面側及び裏面側を埋め込むように埋め込み膜５００ｍを成膜する。
　次のステップＳ７では、埋め込み膜５００ｍを平坦化する（図１５Ａ参照）。具体的には、例えばＣＭＰ装置を用いて埋め込み膜５００ｍ（図１４Ｂ参照）を段差がなくなるまで研磨する。この結果、均一に平坦化された埋め込み層５００が生成される。
　次のステップＳ８では、支持基板６００を接合する（図１５Ｂ参照）。具体的には、埋め込み層５００の裏面に例えば酸化膜接合により支持基板６００を接合する。
　次のステップＳ９では、第１素子基板１０１の第１半導体基板１０１ａを薄肉化する（図１６Ａ参照）。具体的には、第１半導体基板１０１ａの裏面（上面）を例えばＣＭＰ装置を用いて研磨して所望の厚さまで薄肉化する。
　最後のステップＳ１０では、カラーフィルタ７００及びオンチップレンズ８００を形成する（図１６Ｂ参照）。具体的には、第１半導体基板１０１ａの裏面上にカラーフィルタ７００及びオンチップレンズ８００をこの順に形成する。
≪半導体装置の効果≫
　以下に、本技術の一実施形態の実施例１に係る半導体装置１０の効果について説明する。
　本技術の一実施形態の実施例１に係る半導体装置１０は、少なくとも１つの第１素子基板１０１と、該第１素子基板１０１と積層された、第１素子基板１０１よりも小さい少なくとも１つの第２素子基板２０１と、少なくとも第２素子基板２０１の周辺を埋め込む埋め込み層５００と、を備え、第２素子基板２０１の端部の少なくとも第１素子基板１０１側の部分の端面に間接的に熱膨張抑制部４００が設けられている。
　この場合、熱膨張抑制部４００が第２素子基板２０１の実質的な端部（チップ端）となる。結果として、半導体装置１０によれば、第１素子基板１０１の素子の特性変動を抑制することができる半導体装置１０を提供することができる。
　ここで、埋め込みによってチップ（第２素子基板）のチップ端に応力が働くメカニズムは，埋め込み膜を成膜する際の昇温により引き伸ばされたチップが、埋め込み膜によって固定され，常温への冷却時に伸びが緩和できないことにある。そこで、実質的なチップ端を熱膨張を抑制する材料からなる熱膨張抑制部とすることで、根本的な原因であった「チップ端の昇温による引き伸ばし」が抑制されるため、実質的なチップ端に応力が発生しなくなる。これにより、第２素子基板のチップ端や第１素子基板のトランジスタに応力による特異な特性変動が発生しなくなるため、第２素子基板のチップ端や第１素子基板にＫＯＺ（Ｋｅｅｐ　Ｏｕｔ　Ｚｏｎｅ）を設定する必要がなく全面にトランジスタを配置する設計が可能となる。
　補足すると、従来の半導体装置においては、接合されたチップは埋め込み膜により埋め込まれるが、この際に、昇温によりチップが膨張し、埋め込み膜によってチップが膨張した状態で固定され、常温まで冷却される間、チップは縮みたいが固定されているため縮めない（伸ばされる）。この結果、チップ端に引張応力が発生し、チップ端のトランジスタ特性が変動してしまう。そこで、チップ端から例えば１００μｍまでの位置や、ミッド層の半導体基板のチップ端直上１００μｍ程度にＫＯＺを設定し、チップ端にはトランジスタを配置しないことで対応する、ということも考えられるが、この方法ではチップ間で高速通信を行いたい場合など、チップ端にトランジスタを含む回路を配置したい場合に対応することができない。
　半導体装置１０では、実質的なチップ端の膨張が抑制されるため、半導体基板が歪んだ状態で埋め込み膜で固定されずトランジスタ特性が変動しない。これにより、ボトムチップのチップ端やミッド層にＫＯＺを設定したりダミートランジスタを配置する必要がなく、設計の自由度を向上することができる。
　第１素子基板１０１は、積層された第１半導体基板１０１ａ及び第１配線層１０１ｂを有し、第２素子基板２０１は、積層された第２半導体基板２０１ａ及び第２配線層２０１ｂを有し、第１及び第２素子基板１０１、２０１は、第１及び第２配線層１０１ｂ、２０１ｂが向かい合わせに接合されている。
　熱膨張抑制部４００は、第２半導体基板２０１ａの端面及び第２配線層２０１ｂの端面のうち少なくとも第２配線層２０１ｂの端面に間接的に設けられている。これにより、熱膨張抑制部４００を実効的に機能させることができる。
　熱膨張抑制部４００は、第２配線層２０１ｂよりも熱膨張率が低いことが好ましい。これにより、第１素子基板１０１の素子の特性変動を有効に抑制することができる。
　熱膨張抑制部４００は、第２半導体基板２０１ａよりも熱膨張率が低いことが好ましい。この場合に、第２半導体基板２０１ａは、例えばシリコン基板であってもよい。これにより、第１素子基板１０１の素子の特性変動を極めて有効に抑制することができる。
　熱膨張抑制部４００は、無機材料又は有機材料からなってもよい。これにより、熱膨張抑制部に適した材料の選択の自由度が高くなる。
　半導体装置１０は、第１配線層１０１ｂ、第２配線層２０１ｂ及び第２半導体基板２０１ａと、埋め込み層５００との間に設けられた保護膜３００を更に備えることが好ましい。
　保護膜３００は、ＳｉＮからなることが好ましい。これにより、信頼性を向上できる。
　埋め込み層５００は、無機酸化膜又は有機膜からなることが好ましい。これにより、埋め込み層５００に適した材料の選択の自由度が高くなる。
　半導体装置１０は、埋め込み層５００の第１素子基板１０１側とは反対側の面に接合された支持基板６００を更に備えることが好ましい。これにより、半導体装置１０の剛性を確保することができる。
　埋め込み層５００と支持基板６００とが、酸化膜接合で接合されていてもよい。これにより、接合界面を良好にすることができる。
　第１素子基板１０１は、光電変換素子を有する画素部を含み、第２素子基板２０１は、画素部から出力された信号を処理する。これにより、半導体装置１０は、処理部を備える固体撮像装置を構成することができる。
　第２素子基板２０１は、メモリ素子、ロジック素子、アナログ素子、インターフェース素子及びＡＩ素子のいずれであることが好ましい。これにより、固体撮像装置の処理部に特定の機能を持たせることができる。
＜２．本技術の一実施形態の実施例２に係る半導体装置＞
　以下、本技術の一実施形態の実施例２に係る半導体装置２０について図面を用いて説明する。図１７Ａは、本技術の一実施形態の実施例２に係る半導体装置２０の縦断面図である。図１７Ｂは、本技術の一実施形態の実施例２に係る半導体装置２０の横断面図である。
　半導体装置２０は、図１７Ａ及び図１７Ｂに示すように、熱膨張抑制部２０１ｂ２が、第２配線層２０１ｂの端部（チップ端）である点を除いて、実施例１に係る半導体装置１０と概ね同様の構成を有する。
　熱膨張抑制部２０１ｂ２は、第２配線層２０１ｂの本体部２０１ｂ１を取り囲むように枠状（例えば矩形枠状）に設けられている（図１７Ｂ参照）。
　熱膨張抑制部２０１ｂ２は、第２配線層２０１ｂの熱膨張抑制部２０１ｂ２以外の部分である本体部２０１ｂ１よりも金属の割合が低い。
　熱膨張抑制部２０１ｂ２は、金属の割合（メタル描画率）が１０％以下であることが好ましい。また、熱膨張抑制部２０１ｂ２の面内方向の幅が、１００μｍ以上であることが好ましい。
　ここで、チップ端の歪みを十分に抑制する観点から、チップの端面（配線層の端面）から１００μｍ以上の領域において配線層のＣＴＥ（線膨張係数）がＳｉ相当のＣＴＥ（２．６ｐｐｍ／Ｋ）以下であることが望まれる。
　配線層の絶縁膜のＣＴＥをＴＥＯＳ、ＳｉＮ相当の０．６ｐｐｍ／Ｋ、メタルのＣＴＥをＣｕ相当の１７．４ｐｐｍ／Ｋと仮定し、メタル描画率をｘとすると、配線層全体のＣＴＥはＣＴＥ≒０．６×（１－ｘ）＋１７．４×ｘとなる。これより、ＣＴＥ≦２．６ｐｐｍ／Ｋとなるためにはｘ＜０．１１となる必要がある。
　また、膜種のヤング率の違いが大きい場合、ＣＴＥ推定方法が異なる。絶縁膜にｌｏｗ－ｋを想定しＣＴＥを１１ｐｐｍ／Ｋ、ヤング率を７．７ＧＰａ、メタルのＣＴＥをＣｕ相当の１７．４ｐｐｍ／Ｋ、ヤング率を１１５ＧＰａと仮定すると、配線層全体のＣＴＥはＣＴＥ≒｛１１×７．７×（１－ｘ）＋１７．４×１１５×ｘ｝／（７．７＋１１５）で見積もれる。これより、ＣＴＥ≦２．６ｐｐｍ／Ｋとなるためにはｘ＜０．１２２となる必要がある。以上より、メタル描画率は１０％以下であることが好ましい。
　熱膨張抑制部２０１ｂ２は、金属の割合が全体で均一（例えば１０％以下）であってもよい（図１８Ａ参照）。
　熱膨張抑制部２０１ｂ２は、面内方向に配置された金属の割合が異なる複数部分を有していてもよい。例えば、熱膨張抑制部２０１ｂ２は、第２配線層２０１ｂの本体部２０１ｂ１側に相対的に金属の割合が高い（例えば２０％の）第１部分２０１ｂ２１を有し、且つ、第２配線層２０１ｂの端面側に相対的に金属の割合が低い（例えば０％の）第２部分２０１ｂ２２を有していてもよい（図１８Ｂ参照）。
　熱膨張抑制部２０１ｂ２は、積層方向に配置された金属の割合が異なる複数部分を有していてもよい。例えば、熱膨張抑制部２０１ｂ２は、第２配線層２０１ｂの第２半導体基板２０１ａ側に相対的に金属の割合が高い（例えば２０％の）第１部分２０１ｂ２１を有し、且つ、第２配線層２０１ｂの第１素子基板１０１側に相対的に金属の割合が低い（例えば０％の）第２部分２０１ｂ２２を有していてもよい（図１８Ｃ参照）。
　以上より、熱膨張抑制部２０１ｂ２は、面内方向の幅が１００μｍ以上であり、且つ、金属の割合が平均１０％以下であることが好ましい。
　本体部２０１ｂ１及び熱膨張抑制部２０１ｂ２は、例えばＣｕ、Ａｌ、Ｗ、Ａｕ、Ｃｏ、Ｔａ、Ｔｉのいずれかを含むことが好ましい。
　熱膨張抑制部２０１ｂ２は、実質的に、第２配線層２０１ｂの一部として機能してもよいし、ダミー回路、パッド部等として機能してもよい。
≪半導体装置の製造方法≫
　以下、本技術の一実施形態の実施例２に係る半導体装置２０の製造方法について、図１１９のフローチャート、図２０Ａ～図２３Ｂを参照して説明する。
　最初のステップＳ２１では、第１及び第２素子基板１０１、２０１を用意する（図２０Ａ参照）。具体的には、第１素子基板１０１は、フォトリソグラフィーにより、第１半導体基板１０１ａに素子（例えば画素部）を形成し、第１半導体基板１０１ａ上に第１配線層１０１ｂを形成することにより生成される。第２素子基板２０１は、フォトリソグラフィーにより、第２半導体基板２０１ａに素子（例えばロジック素子）を形成し、第２半導体基板２０１ａ上に第２配線層２０１ｂを形成することにより生成される。この際、第２配線層２０１ｂは、熱膨張抑制部２０１ｂ２が本体部２０１ｂ１を取り囲むように生成される。
　次のステップＳ２２では、第１及び第２素子基板１０１、２０１を接合する（図２０Ｂ参照）。具体的には、第１素子基板１０１の第１配線層１０１ｂと第２素子基板２０１の第２配線層２０１ｂとを向かい合わせに例えば金属接合により接合する。
　次のステップＳ２３では、保護膜３００を成膜する（図２１Ａ参照）。具体的には、第１及び第２配線層１０１ｂ、２０１ｂ、並びに第２半導体基板２０１ａの露出した表面を覆うように保護膜３００（例えばＳｉＮ膜）を薄く成膜する。
　次のステップＳ２４では、埋め込み膜５００ｍを成膜する（図２１Ｂ参照）。具体的には、埋め込み層５００となる埋め込み膜５００ｍ（例えば無機膜又は有機膜）を全面に成膜する。より具体的には、第２素子基板２０１の端面側及び裏面側を埋め込むように埋め込み膜５００ｍを厚く成膜する。
　次のステップＳ２５では、埋め込み膜５００ｍを平坦化する（図２２Ａ参照）。具体的には、例えばＣＭＰ装置を用いて埋め込み膜５００ｍ（図２１Ｂ参照）を段差がなくなるまで研磨する。この結果、均一に平坦化された埋め込み層５００が生成される。
　次のステップＳ２６では、支持基板６００を接合する（図２２Ｂ参照）。具体的には、埋め込み層５００の裏面に例えば酸化膜接合により支持基板６００を接合する。
　次のステップＳ２７では、第１素子基板１０１の第１半導体基板１０１ａを薄肉化する（図２３Ａ参照）。具体的には、第１半導体基板１０１ａの裏面（上面）を例えばＣＭＰ装置を用いて研磨して所望の厚さまで薄肉化する。
　最後のステップＳ２８では、カラーフィルタ７００及びオンチップレンズ８００を形成する（図２３Ｂ参照）。具体的には、第１半導体基板１０１ａの裏面上にカラーフィルタ７００及びオンチップレンズ８００をこの順に形成する。
≪半導体装置の効果≫
　半導体装置２０によれば、実施例１に係る半導体装置１０と同様の効果を得ることができるとともに、熱膨張抑制部２０１ｂ２が第２配線層２０１ｂの端部なので、熱膨張抑制部を別途設ける必要がなく、製造プロセスを簡略化できる。
＜３．本技術の一実施形態の実施例３に係る半導体装置＞
　以下、本技術の一実施形態の実施例３に係る半導体装置３０について図面を用いて説明する。図２４は、本技術の一実施形態の実施例３に係る半導体装置３０の縦断面図である。
　半導体装置３０では、図２４に示すように、埋め込み層５００が、熱膨張抑制部４００が保護膜３００を介して端面に設けられた第２素子基板２０１の端面側のみを埋め込む点を除いて、実施例１に係る半導体装置１０と概ね同様の構成を有する。
　半導体装置３０では、第２半導体基板２０１ａの裏面（下面）と埋め込み層５００の裏面（下面）とが面一になっている。
　半導体装置３０では、支持基板６００と第２半導体基板２０１ａとが例えば半導体直接接合で接合されている。
≪半導体装置の製造方法≫
　以下、本技術の一実施形態の実施例３に係る半導体装置３０の製造方法について、図２５のフローチャート、図１２Ａ～図１４Ｂ、図２６Ａ～図２７Ｂを参照して説明する。
　最初のステップＳ３１では、第１及び第２素子基板１０１、２０１を用意する（図１２Ａ参照）。具体的には、第１素子基板１０１は、フォトリソグラフィーにより、第１半導体基板１０１ａに素子（例えば画素部）を形成し、第１半導体基板１０１ａ上に第１配線層１０１ｂを形成することにより生成される。第２素子基板２０１は、フォトリソグラフィーにより、第２半導体基板２０１ａに素子（例えばロジック素子）を形成し、第２半導体基板２０１ａ上に第２配線層２０１ｂを形成することにより生成される。
　次のステップＳ３２では、第１及び第２素子基板１０１、２０１を接合する（図１２Ｂ参照）。具体的には、第１素子基板１０１の第１配線層１０１ｂと第２素子基板２０１の第２配線層２０１ｂとを向かい合わせに例えば金属接合により接合する。
　次のステップＳ３３では、保護膜３００を成膜する（図１３Ａ参照）。具体的には、第１及び第２配線層１０１ｂ、２０１ｂ、並びに第２半導体基板２０１ａの露出した表面を覆うように保護膜３００（例えばＳｉＮ膜）を薄く成膜する。
　次のステップＳ３４では、熱膨張抑制膜４００ｍを成膜する（図１３Ｂ参照）。具体的には、熱膨張抑制部４００となる熱膨張抑制膜４００ｍを、保護膜３００を覆うように厚く成膜する。
　次のステップＳ３５では、熱膨張抑制部４００を形成する（図１４Ａ参照）。具体的には、先ず、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｅｒ）装置を用いて熱膨張抑制膜４００ｍを研磨して平坦化する。この際、保護膜３００が研磨ストップ層として機能する。次いで、熱膨張抑制膜４００ｍをドライエッチングによりエッチングして熱膨張抑制部４００のみを残存させる。この際、保護膜３００がエッチングストップ層として機能する。
　次のステップＳ３６では、埋め込み膜５００ｍを成膜する（図１４Ｂ参照）。具体的には、埋め込み層５００となる埋め込み膜５００ｍ（例えば無機膜又は有機膜）を全面に成膜する。より具体的には、熱膨張抑制部４００が保護膜３００を介して端面に設けられた第２素子基板２０１の端面側及び裏面側を埋め込むように埋め込み膜５００ｍを成膜する。
　次のステップＳ３７では、埋め込み膜５００ｍを平坦化する（図２６Ａ参照）。具体的には、例えばＣＭＰ装置を用いて、埋め込み膜５００ｍ（図１４Ｂ参照）及び第２半導体基板２０１ａの裏面に設けられた保護膜３００を第２半導体基板２０１ａが露出するまで研磨する。この結果、熱膨張抑制部４００の周辺を埋め込む埋め込み層５００が生成される。
　次のステップＳ３８では、支持基板６００を接合する（図２６Ｂ参照）。具体的には、第２半導体基板２０１ａと支持基板６００とを例えば半導体直接接合により接合する。
　次のステップＳ３９では、第１素子基板１０１の第１半導体基板１０１ａを薄肉化する（図２７Ａ参照）。具体的には、第１半導体基板１０１ａの裏面（上面）を例えばＣＭＰ装置を用いて研磨して所望の厚さまで薄肉化する。
　最後のステップＳ４０では、カラーフィルタ７００及びオンチップレンズ８００を形成する（図２７Ｂ参照）。具体的には、第１半導体基板１０１ａの裏面上にカラーフィルタ７００及びオンチップレンズ８００をこの順に形成する。
≪半導体装置の効果≫
　半導体装置３０によれば、実施例１に係る半導体装置１０と同様の効果を得ることができるとともに、第２半導体基板２０１ａの裏面側に埋め込み層５００が設けられていないので、該裏面から支持基板６００への放熱性を向上することができる。
＜４．本技術の一実施形態の実施例４に係る半導体装置＞
　以下、本技術の一実施形態の実施例４に係る半導体装置４０について図面を用いて説明する。図２８は、本技術の一実施形態の実施例４に係る半導体装置４０の縦断面図である。
　半導体装置４０は、図２８に示すように、保護膜３００を備えていない点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。
　半導体装置４０によれば、保護膜３００による効果を得ることができない点を除いて実施例１に係る半導体装置１０と同様の効果を得ることができるとともに、構成を簡素化でき且つ製造プロセスを簡略化することができる。
＜５．本技術の一実施形態の実施例５に係る半導体装置＞
　以下、本技術の一実施形態の実施例５に係る半導体装置５０について図面を用いて説明する。図２９は、本技術の一実施形態の実施例５に係る半導体装置５０の縦断面図である。
　半導体装置５０は、図２９に示すように、保護膜３００を備えていない点を除いて、実施例２に係る半導体装置２０と同様の構成を有する。
　半導体装置５０によれば、保護膜３００による効果を得ることができない点を除いて実施例２に係る半導体装置２０と同様の効果を得ることができるとともに、構成を簡素化でき且つ製造プロセスを簡略化することができる。
＜６．本技術の一実施形態の実施例６に係る半導体装置＞
　以下、本技術の一実施形態の実施例６に係る半導体装置６０について図面を用いて説明する。図３０は、本技術の一実施形態の実施例６に係る半導体装置６０の縦断面図である。
　半導体装置６０では、図３０に示すように、保護膜３００を備えていない点及び熱膨張抑制部４００が第２配線層２０１ｂの端面（第２素子基板２０１の端部の第１素子基板１０１側の一部の端面）のみに設けられている点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。
　半導体装置６０によれば、保護膜３００による効果を得ることができない点を除いて実施例１に係る半導体装置１０と同様の効果を得ることができるとともに、構成を簡素化でき且つ製造プロセスを簡略化することができる。
＜７．本技術の一実施形態の実施例７に係る半導体装置＞
　以下、本技術の一実施形態の実施例７に係る半導体装置７０について図面を用いて説明する。図３１は、本技術の一実施形態の実施例７に係る半導体装置７０の縦断面図である。
　半導体装置７０は、図３１に示すように、埋め込み層５００の前記第１素子基板１０１側とは反対側の面に接合された放熱部材としての多層膜１５００を備えている点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。
　多層膜１５００は、一例として、埋め込み層５００と支持基板６００との間に配置されている。
　多層膜１５００の複数の膜の材料は特に限定されないが、放熱性が高い材料であることが好ましい。具体的には、多層膜１５００は、ＳｉＣ、ＡｌＮ、ＳｉＮ、Ｃｕ、Ａｌ、Ｃのいずれかを含むことが好ましい。
　多層膜１５００は、同一材料からなる複数の膜を含んでいてもよいし、異なる材料からなる複数の膜を含んでいてもよい。なお、多層膜１５００を単層膜（例えば放熱性が高い膜）で置き換えてもよい。この単層膜も、ＳｉＣ、ＡｌＮ、ＳｉＮ、Ｃｕ、Ａｌ、Ｃのいずれかを含むことが好ましい。
＜８．本技術の一実施形態の実施例８に係る半導体装置＞
　以下、本技術の一実施形態の実施例８に係る半導体装置８０について図面を用いて説明する。図３２は、本技術の一実施形態の実施例８に係る半導体装置８０の縦断面図である。
　半導体装置８０は、図３２に示すように、埋め込み層５００と支持基板６００との間に、複数の膜が積層された多層膜１５００、１６００が積層されている点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。
　各多層膜の複数の膜の材料は特に限定されないが、放熱性が高い材料であることが好ましい。具体的には、各多層膜は、ＳｉＣ、ＡｌＮ、ＳｉＮ、Ｃｕ、Ａｌ、Ｃのいずれかを含むことが好ましい。
　各多層膜は、同一材料からなる複数の膜を含んでいてもよいし、異なる材料からなる複数の膜を含んでいてもよい。なお、多層膜１５００、１６００の少なくとも一方を単層膜（例えば放熱性が高い膜）で置き換えてもよい。この単層膜も、ＳｉＣ、ＡｌＮ、ＳｉＮ、Ｃｕ、Ａｌ、Ｃのいずれかを含むことが好ましい。また、多層膜１５００、１６００にさらに別の多層膜又は単層膜を積層してもよい。
＜９．本技術の一実施形態の実施例９に係る半導体装置＞
　以下、本技術の一実施形態の実施例９に係る半導体装置９０について図面を用いて説明する。図３３Ａは、本技術の一実施形態の実施例９に係る半導体装置９０の縦断面図である。図３３Ｂは、本技術の一実施形態の実施例９に係る半導体装置９０の横断面図である。
　半導体装置９０は、図３３Ａ及び図３３Ｂに示すように、第２素子基板２０１を複数（例えば２つ）備えている点を除いて、実施例１に係る半導体装置１０と概ね同様の構成を有する。
　複数（例えば２つ）の第２素子基板２０１は、異なる素子が設けられていることが好ましい。複数の素子基板２０１の一部は、ダミー素子を含んでいてもよい。複数の第２素子基板２０１の大きさ及び／又は厚さは、同一であってもよいし、異なっていてもよい。
　半導体装置９０によれば、実施例１に係る半導体装置１０と同様の効果を得ることができるとともに、複数の第２素子基板２０１を備えるので半導体装置９０の処理部に複数の機能を持たせることができ、付加価値の高いデバイスを提供できる。
＜１０．本技術の一実施形態の実施例１０に係る半導体装置＞
　以下、本技術の一実施形態の実施例１０に係る半導体装置１００について図面を用いて説明する。図３４Ａは、本技術の一実施形態の実施例１０に係る半導体装置１００の縦断面図（その１）である。図３４Ｂは、本技術の一実施形態の実施例１０に係る半導体装置１００の縦断面図（その２）である。図３４Ｃは、本技術の一実施形態の実施例１０に係る半導体装置１００の横断面図である。図３４Ａは、図３４ＣのＰ－Ｐ線断面図である。図３４Ｂは、図３４ＣのＱ－Ｑ線断面図である。
　半導体装置１００は、図３４Ａ～図３４Ｃに示すように、第２素子基板２０１を同一層に少なくとも３つ（例えば３つ）備えている点を除いて、実施例１に係る半導体装置１０と概ね同様の構成を有する。
　少なくとも３つ（例えば３つ）の第２素子基板２０１は、異なる素子が設けられていることが好ましい。複数の素子基板２０１の一部は、ダミー素子を含んでいてもよい。複数の第２素子基板２０１の大きさ及び／又は厚さは、同一であってもよいし、異なっていてもよい。
　半導体装置１００において、少なくとも３つ（例えば３つ）の第２素子基板２０１は、２次元配置されているが、１次元配置されていてもよい。
　半導体装置１００によれば、実施例１に係る半導体装置１０と同様の効果を得ることができるとともに、少なくとも３つの第２素子基板２０１を備えるので半導体装置１００の処理部に少なくとも３つの機能を持たせることができ、より付加価値の高いデバイスを提供できる。
＜１１．本技術の一実施形態の実施例１１に係る半導体装置＞
　以下、本技術の一実施形態の実施例１１に係る半導体装置１１０について図面を用いて説明する。図３５は、本技術の一実施形態の実施例１１に係る半導体装置１１０の縦断面図である。
　半導体装置１１０は、図３５に示すように、熱膨張抑制部４００が角部に丸みを有する点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。ここで、熱膨張抑制部４００の角部が尖っていると応力が集中しやすい傾向にある。半導体装置１１０によれば、熱膨張抑制部４００の角部が丸みを有することで、埋め込み層５００に急峻な角度の領域が少なくなるため、信頼性の点（壊れにくい点）で有利である。
＜１２．本技術の一実施形態の実施例１２に係る半導体装置＞
　以下、本技術の一実施形態の実施例１２に係る半導体装置１２０について図面を用いて説明する。図３６は、本技術の一実施形態の実施例１２に係る半導体装置１２０の縦断面図である。
　半導体装置１２０は、図３６に示すように、熱膨張抑制部４００が保護膜３００を介して第２配線層２０１ｂの端面のみに設けられている点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。
＜１３．本技術の一実施形態の実施例１３に係る半導体装置＞
　以下、本技術の一実施形態の実施例１３に係る半導体装置１３０について図面を用いて説明する。図３７は、本技術の一実施形態の実施例１３に係る半導体装置１３０の縦断面図である。
　半導体装置１３０は、図３７に示すように、第２素子基板２０１の端面側のみに埋め込み層５００が設けられている点を除いて、実施例２に係る半導体装置２０と概ね同様の構成を有する。
　半導体装置１３０では、一例として、支持基板６００と第２半導体基板２０１ａとが半導体直接接合で接合されている。
　半導体装置４０によれば、実施例２に係る半導体装置２０と同様の効果を得ることができるとともに、第２半導体基板２０１ａの裏面側に埋め込み層５００が設けられていないので、該裏面から支持基板６００への放熱性を向上することができる。
＜１４．本技術の一実施形態の実施例１４に係る半導体装置＞
　以下、本技術の一実施形態の実施例１４に係る半導体装置１４０について図面を用いて説明する。図３８は、本技術の一実施形態の実施例１４に係る半導体装置１４０の縦断面図である。
　半導体装置１４０は、図３８に示すように、熱膨張抑制部４００の角部が丸みを有する点を除いて、実施例４に係る半導体装置４０（図２８参照）と同様の構成を有する。半導体装置１４０によれば、実施例１１に係る半導体装置１１０（図３５参照）と同様の効果が得られる。
＜１５．本技術の一実施形態の実施例１５に係る半導体装置＞
　以下、本技術の一実施形態の実施例１５に係る半導体装置１５０について図面を用いて説明する。図３９は、本技術の一実施形態の実施例１５に係る半導体装置１５０の縦断面図である。
　半導体装置１５０は、図３９に示すように、熱膨張抑制部４００の角部が丸みを有する点を除いて、実施例１２に係る半導体装置１２０（図３６参照）と同様の構成を有する。半導体装置１５０によれば、実施例１１に係る半導体装置１１０（図３５参照）と同様の効果が得られる。
＜１６．本技術の一実施形態の実施例１６に係る半導体装置＞
　以下、本技術の一実施形態の実施例１６に係る半導体装置１６０について図面を用いて説明する。図４０は、本技術の一実施形態の実施例１６に係る半導体装置１６０の縦断面図である。
　半導体装置１６０は、図４０に示すように、熱膨張抑制部４００の角部が丸みを有する点を除いて、実施例６に係る半導体装置６０（図３０参照）と同様の構成を有する。半導体装置１６０によれば、実施例１１に係る半導体装置１１０（図３５参照）と同様の効果が得られる。
＜１７．本技術の一実施形態の実施例１７に係る半導体装置＞
　以下、本技術の一実施形態の実施例１７に係る半導体装置１７０について図面を用いて説明する。図４１は、本技術の一実施形態の実施例１７に係る半導体装置１７０の縦断面図である。
　半導体装置１７０は、図４１に示すように、熱膨張抑制部４００が、第２配線層２０１ｂの端部の第１素子基板１０１側の部分の端面に設けられている点を除いて、実施例６に係る半導体装置６０（図３０参照）と同様の構成を有する。
＜１８．本技術の一実施形態の実施例１８に係る半導体装置＞
　以下、本技術の一実施形態の実施例１８に係る半導体装置１８０について図面を用いて説明する。図４２は、本技術の一実施形態の実施例１８に係る半導体装置１８０の縦断面図である。
　半導体装置１８０は、図４２に示すように、熱膨張抑制部２０１ｂ２が、第２配線層２０１ｂの端部の第１素子基板１０１側の部分である点を除いて、実施例５に係る半導体装置５０（図２９参照）と同様の構成を有する。
＜１９．本技術の一実施形態の実施例１９に係る半導体装置＞
　以下、本技術の一実施形態の実施例１９に係る半導体装置１９０について図面を用いて説明する。図４３は、本技術の一実施形態の実施例１９に係る半導体装置１９０の縦断面図である。
　半導体装置１９０は、図４３に示すように、熱膨張抑制部２０１ｂ２を有する第２素子基板２０１の端面に熱膨張抑制部４００が更に設けられている点を除いて、実施例５に係る半導体装置５０（図２９参照）と同様の構成を有する。
＜２０．本技術の一実施形態の実施例２０に係る半導体装置＞
　以下、本技術の一実施形態の実施例２０に係る半導体装置２００について図面を用いて説明する。図４４は、本技術の一実施形態の実施例２０に係る半導体装置２００の縦断面図である。
　半導体装置２００は、図４４に示すように、熱膨張抑制部２０１ｂ２を有する第２素子基板２０１の熱膨張抑制部２０１ｂ２の端面に熱膨張抑制部４００が更に設けられている点を除いて、実施例５に係る半導体装置５０（図２９参照）と同様の構成を有する。
＜２１．本技術の一実施形態の実施例２１に係る半導体装置＞
　以下、本技術の一実施形態の実施例２１に係る半導体装置２１０について図面を用いて説明する。図４５は、本技術の一実施形態の実施例２１に係る半導体装置２１０の縦断面図である。
　半導体装置２１０は、図４５に示すように、第２素子基板２０１を複数備えている点を除いて、実施例１に係る半導体装置１０と概ね同様の構成を有する。
　半導体装置２１０では、複数の第２素子基板２０１は、第１素子基板１０１（以下「上層」とも呼ぶ）に接合された少なくとも１つ（例えば１つ）の第２素子基板２０１から成る層（以下「中間層」とも呼ぶ）と、該第２素子基板２０１の第１素子基板１０１側とは反対側で、面内方向に配置された少なくとも２つの第２素子基板２０１から成る層（以下「下層」とも呼ぶ）とを含む。すなわち、半導体装置２１０は、少なくとも１つの素子基板から成る層が３層積層された３層構造を有する。
　中間層の裏面側に設けられた埋め込み層５００と下層との間には、配線層９００が配置されている。中間層には、該中間層の第２半導体基板２０１ａ及び該第２半導体基板２０１ａの裏面側の埋め込み層５００を貫通し、一端が中間層の第２配線層２０１ｂと電気的に接続され、且つ、他端が配線層９００と電気的に接続された貫通電極１０１０が設けられている。下層の第２配線層２０１ｂは、配線層９００に例えば金属接合により直接接合されている。
　半導体装置２１０によれば、実施例１に係る半導体装置１０と同様の効果を得ることができるとともに、複数の第２素子基板２０１が面内方向及び積層方向に配置されているため、面内方向に関して省スペースで処理部に多くの機能を盛り込むことができる。
＜２２．本技術の一実施形態の実施例２２に係る半導体装置＞
　以下、本技術の一実施形態の実施例２２に係る半導体装置２２０について図面を用いて説明する。図４６は、本技術の一実施形態の実施例２２に係る半導体装置２２０の縦断面図である。
　半導体装置２２０は、図４６に示すように、少なくとも２つ（例えば３つ）の面内方向に配置された第２素子基板２０１から成る層が下方に更にもう一層積層された４層構造を有する点を除いて、実施例２１に係る半導体装置２１０（図４５参照）と概ね同様の構成を有する。
　半導体装置２２０によれば、実施例１に係る半導体装置１０と同様の効果を得ることができるとともに、複数の第２素子基板２０１が面内方向及び積層方向に配置されているため、面内方向に関して省スペースで処理部により多くの機能を盛り込むことができる。
＜２３．本技術の一実施形態の実施例２３に係る半導体装置＞
　以下、本技術の一実施形態の実施例２３に係る半導体装置２３０について図面を用いて説明する。図４７は、本技術の一実施形態の実施例２３に係る半導体装置２３０の縦断面図である。
　半導体装置２３０は、図４７に示すように、第１素子基板１０１（上層）とＷｏＷで積層され、且つ、少なくとも１つの第２素子基板２０１から成る層（下層）とＣｏＷで積層された第１素子基板１０１（中間層）を備える点を除いて、実施例１に係る半導体装置１０と同様の構成を有する。すなわち、半導体装置２３０は、少なくとも１つの素子基板から成る層が３層積層された３層構造を有する。
　中間層としての第１素子基板１０１は、例えばロジック素子、メモリ素子、アナログ素子、インターフェース素子及びＡＩ素子のいずれかを含んでいてもよい。
　半導体装置２３０では、上層及び中間層の第１配線層１０１ｂ同士が例えば金属接合により直接接合され、中間層の第１半導体基板１０１ａの裏面に設けられた配線層９００と下層の第２配線層２０１ｂとが例えば金属接合により直接接合されている。
　半導体装置２３０によれば、実施例１に係る半導体装置１０と同様の効果を得ることができるとともに、複数（例えば２つ）の第１素子基板１０１が積層されているため、面内方向に関して省スペースで処理部に多くの機能を盛り込むことができる。
＜２４．本技術の一実施形態の実施例２４に係る半導体装置＞
　以下、本技術の一実施形態の実施例２４に係る半導体装置２４０について図面を用いて説明する。図４８は、本技術の一実施形態の実施例２４に係る半導体装置２４０の縦断面図である。
　半導体装置２４０は、図４８に示すように、第１素子基板１０１（第１層：上層）とＷｏＷで積層され、且つ、少なくとも１つの第２素子基板２０１から成る層（第３層：下層）とＣｏＷで積層された第１素子基板１０１（第２層：中間層）を備える点を除いて、実施例２１に係る半導体装置２１０（図４５参照）と同様の構成を有する。すなわち、半導体装置２４０は、少なくとも１つの素子基板から成る層が４層積層された４層構造を有する。
　中間層としての第１素子基板１０１は、例えばロジック素子、メモリ素子、アナログ素子、インターフェース素子及びＡＩ素子のいずれかを含んでいてもよい。
　半導体装置２４０では、上層（第１層）及び中間層（第２層）の第１配線層１０１ｂ同士が例えば金属接合により直接接合され、中間層（第２層）の第１半導体基板１０１ａの裏面に設けられた配線層９００と下層（第３層）の第２配線層２０１ｂとが例えば金属接合により直接接合されている。
　半導体装置２４０によれば、複数（例えば２つ）の第１素子基板１０１が積層され、且つ、少なくとも１つの第２素子基板２０１から成る層が積層されているため、面内方向に関して省スペースで処理部により多くの機能を盛り込むことができる。
＜２５．本技術の一実施形態の実施例２５に係る半導体装置＞
　以下、本技術の一実施形態の実施例２５に係る半導体装置２５０について図面を用いて説明する。図４９は、本技術の一実施形態の実施例２５に係る半導体装置２５０の縦断面図である。
　半導体装置２５０は、積層された、少なくとも１つの第２素子基板２０１から成る２つの層の間に少なくとも１つ（例えば２つ）の第１素子基板１０１（例えば第４層、第５層）が積層されている点を除いて、実施例２４（図４８参照）に係る半導体装置２４０と同様の構成を有する。
　中間層としての第１素子基板１０１は、例えばロジック素子、メモリ素子、アナログ素子、インターフェース素子及びＡＩ素子のいずれかを含んでいてもよい。
　半導体装置２５０では、少なくとも１つの第２素子基板２０１から成る層（第３層）と第１素子基板１０１（第４層）との間に配線層９００が配置され、該配線層９００と第３層の第２配線層２０１ｂとが貫通電極１０１０を介して電気的に接続されている。第４層及び第５層（第１素子基板１０１）の第１配線層１０１ｂ同士が例えば金属接合により直接接合されている。第５層と、少なくとも１つ（例えば２つ）の第２素子基板２０１から成る層（第６層）との間に配線層９００が配置され、該配線層９００と第６層の第２配線層２０１ｂとが例えば金属接合により直接接合されている。
　半導体装置２５０によれば、複数（例えば４つ）の第１素子基板１０１が積層され、且つ、少なくとも１つの第２素子基板２０１から成る層が例えば２層積層されているため、面内方向に関して省スペースで処理部にさらにより多くの機能を盛り込むことができる。
＜２６．本技術の変形例＞
　以上説明した一実施形態の各実施例に係る半導体装置の構成は、適宜変更可能である。
　例えば、上記各実施例の半導体装置の構成を技術的に矛盾しない範囲内で相互に組み合わせてもよい。
＜２７．本技術に係る半導体装置を備える電子機器の使用例＞
　図５０は、本技術に係る一実施形態の各実施例に係る半導体装置を備える電子機器であって固体撮像装置（イメージセンサ）を含む電子機器の使用例を示す図である。
　当該電子機器は、例えば、以下のように、可視光や、赤外光、紫外光、Ｘ線等の光をセンシングするさまざまなケースに使用することができる。すなわち、図５０に示すように、例えば、鑑賞の用に供される画像を撮影する鑑賞の分野、交通の分野、家電の分野、医療・ヘルスケアの分野、セキュリティの分野、美容の分野、スポーツの分野、農業の分野等において用いられる装置に使用することができる。
　具体的には、鑑賞の分野においては、例えば、デジタルカメラやスマートフォン当該電子機器を使用することができる。
　交通の分野においては、例えば、自動停止等の安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内等を撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通の用に供される装置に、当該電子機器を使用することができる。
　家電の分野においては、例えば、ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、テレビ受像機や冷蔵庫、エアーコンディショナ等の家電に供される装置で、当該電子機器を使用することができる。
　医療・ヘルスケアの分野においては、例えば、内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケアの用に供される装置に、当該電子機器を使用することができる。
　セキュリティの分野においては、例えば、防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティの用に供される装置に、当該電子機器を使用することができる。
　美容の分野においては、例えば、肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容の用に供される装置に、当該電子機器を使用することができる。
　スポーツの分野において、例えば、スポーツ用途等向けのアクションカメラやウェアラブルカメラ等の、スポーツの用に供される装置に、当該電子機器を使用することができる。
　農業の分野においては、例えば、畑や作物の状態を監視するためのカメラ等の、農業の用に供される装置に、当該電子機器を使用することができる。
　次に、当該電子機器の使用例を具体的に説明する。例えば、当該電子機器は、各実施例に係る半導体装置から成る又は該半導体装置を含む固体撮像装置５０１を備える電子機器として、例えばデジタルスチルカメラやビデオカメラ等のカメラシステムや、撮像機能を有する携帯電話など、撮像機能を備えたあらゆるタイプの電子機器に適用することができる。図５１に、その一例として、電子機器５５０（カメラ）の概略構成を示す。この電子機器５５０は、例えば静止画または動画を撮影可能なビデオカメラであり、固体撮像装置５０１と、光学系（光学レンズ）５０２と、シャッタ装置５０３と、固体撮像装置５０１およびシャッタ装置５０３を駆動する駆動部５０４と、信号処理部５０５とを有する。
　光学系５０２は、被写体からの像光（入射光）を固体撮像装置５０１の画素領域へ導くものである。この光学系５０２は、複数の光学レンズから構成されていてもよい。シャッタ装置５０３は、固体撮像装置５０１への光照射期間および遮光期間を制御するものである。駆動部５０４は、固体撮像装置５０１の転送動作およびシャッタ装置５０３のシャッタ動作を制御するものである。信号処理部５０５は、固体撮像装置５０１から出力された信号に対し、各種の信号処理を行うものである。信号処理後の映像信号Ｄｏｕｔは、メモリなどの記憶媒体に記憶されるか、あるいは、モニタ等に出力される。
＜２８．本技術に係る半導体装置を備える電子機器の他の使用例＞
　本技術に係る一実施形態の各実施例に係る半導体装置を備える電子機器であって固体撮像装置（イメージセンサ装置）を含む電子機器は、例えば、ＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）センサなど、光を検出する他の電子機器へ適用することもできる。ＴＯＦセンサへ適用する場合は、例えば、直接ＴＯＦ計測法による距離画像センサ、間接ＴＯＦ計測法による距離画像センサへ適用することが可能である。直接ＴＯＦ計測法による距離画像センサでは、フォトンの到来タイミングを各画素において直接時間領域で求めるため、短いパルス幅の光パルスを送信し、高速に応答する受信機で電気的パルスを生成する。その際の受信機に本開示を適用することができる。また、間接ＴＯＦ法では、光で発生したキャリアーの検出と蓄積量が、光の到来タイミングに依存して変化する半導体素子構造を利用して光の飛行時間を計測する。本開示は、そのような半導体構造としても適用することが可能である。ＴＯＦセンサへ適用する場合は、カラーフィルタアレイ及びマイクロレンズアレイを設けることは任意であり、これらを設けなくても良い。
＜２９．移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図５２は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図５２に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（ｉｎｔｅｒｆａｃｅ）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Ａｄｖａｎｃｅｄ　Ｄｒｉｖｅｒ　Ａｓｓｉｓｔａｎｃｅ　Ｓｙｓｔｅｍ）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図５２の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図５３は、撮像部１２０３１の設置位置の例を示す図である。
　図５３では、車両１２１００は、撮像部１２０３１として、撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５を有する。
　撮像部１２１０１，１２１０２，１２１０３，１２１０４，１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２，１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。撮像部１２１０１及び１２１０５で取得される前方の画像は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図５３には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０ｋｍ／ｈ以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術（本技術）が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１２０３１に適用することができる。撮像部１２０３１に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
３０．＜内視鏡手術システムへの応用例＞
　本技術は、様々な製品へ応用することができる。例えば、本開示に係る技術（本技術）は、内視鏡手術システムに適用されてもよい。
　図５４は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図５４では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ：　Ｃａｍｅｒａ　Ｃｏｎｔｒｏｌ　Ｕｎｉｔ）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）やＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Ｎａｒｒｏｗ　Ｂａｎｄ　Ｉｍａｇｉｎｇ）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ＩＣＧ）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図５５は、図５４に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２は、撮像素子で構成される。撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（Ｄｉｍｅｎｓｉｏｎａｌ）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Ａｕｔｏ　Ｅｘｐｏｓｕｒｅ）機能、ＡＦ（Ａｕｔｏ　Ｆｏｃｕｓ）機能及びＡＷＢ（Ａｕｔｏ　Ｗｈｉｔｅ　Ｂａｌａｎｃｅ）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に適用され得る。具体的には、本開示の固体撮像装置１１１は、撮像部１０４０２に適用することができる。内視鏡１１１００や、カメラヘッド１１１０２（の撮像部１１４０２）等に本開示に係る技術を適用することにより、歩留まりを向上させ、製造に係るコストを低減させることが可能となる。
　ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　また、本技術は、以下のような構成をとることもできる。
（１）少なくとも１つの第１素子基板と、
　前記第１素子基板と積層された、前記第１素子基板よりも小さい少なくとも１つの第２素子基板と、
　少なくとも前記第２素子基板の周辺を埋め込む埋め込み層と、
　を備え、
　前記第２素子基板の端部の少なくとも前記第１素子基板側の部分が熱膨張抑制部であり、及び／又は、前記部分の端面に直接又は間接的に熱膨張抑制部が設けられている、半導体装置。
（２）前記第１素子基板は、積層された第１半導体基板及び第１配線層を有し、前記第２素子基板は、積層された第２半導体基板及び第２配線層を有し、前記第１及び第２素子基板は、前記第１及び第２配線層が向かい合わせに接合されている、（１）に記載の半導体装置。
（３）前記熱膨張抑制部は、前記第２半導体基板の端面及び前記第２配線層の端面のうち少なくとも前記第２配線層の端面に直接又は間接的に設けられている、（２）に記載の半導体装置。
（４）前記熱膨張抑制部は、前記第２配線層よりも熱膨張率が低い、（２）又は（３）に記載の半導体装置。
（５）前記熱膨張抑制部は、前記第２半導体基板よりも熱膨張率が低い、（２）～（４）のいずれか１つに記載の半導体装置。
（６）前記第２半導体基板は、シリコン基板である、（２）～（５）のいずれか１つに記載の半導体装置。
（７）前記熱膨張抑制部は、無機材料又は有機材料からなる、（２）～（６）のいずれか１つに記載の半導体装置。
（８）前記熱膨張抑制部は、角部に丸みを有する、（２）～（７）のいずれか１つに記載の半導体装置。
（９）前記熱膨張抑制部は、前記第２配線層の端部の少なくとも前記第１素子基板側の部分である、（２）～（８）のいずれか１つに記載の半導体装置。
（１０）前記熱膨張抑制部は、前記第２配線層の前記熱膨張抑制部以外の部分よりも金属の割合が低い、（９）に記載の半導体装置。
（１１）前記熱膨張抑制部は、金属の割合が１０％以下である、（９）又は（１０）に記載の半導体装置。
（１２）前記熱膨張抑制部の面内方向の幅が、１００μｍ以上である、（９）～（１１）のいずれか１つに記載の半導体装置。
（１３）前記熱膨張抑制部は、面内方向に配置された金属の割合が異なる複数部分を有する、（９）～（１２）のいずれか１つに記載の半導体装置。
（１４）前記熱膨張抑制部は、積層方向に配置された金属の割合が異なる複数部分を有する、（９）～（１３）のいずれか１つに記載の半導体装置。
（１５）前記金属は、Ｃｕ、Ａｌ、Ｗ、Ａｕ、Ｃｏ、Ｔａ、Ｔｉのいずれかを含む、（９）～（１４）のいずれか１つに記載の半導体装置。
（１６）前記第１配線層、第２配線層及び前記第２半導体基板と、前記埋め込み層との間に設けられた保護膜を更に備える、（１）～（１５）のいずれか１つに記載の半導体装置。
（１７）前記保護膜は、ＳｉＮからなる、（１６）に記載の半導体装置。
（１８）前記埋め込み層は、無機酸化膜又は有機膜からなる、（１）～（１７）のいずれか１つに記載の半導体装置。
（１９）前記埋め込み層の前記第１素子側とは反対側の面に接合された放熱部材を更に備える、（１）～（１８）のいずれか１つに記載の半導体装置。
（２０）前記放熱部材は、ＳｉＣ、ＡｌＮ、ＳｉＮ、Ｃｕ、Ａｌ、Ｃのいずれかを含む、（１９）に記載の半導体装置。
（２１）前記埋め込み層の前記第１素子基板側とは反対側に設けられた支持基板を更に備える、（１）～（２０）のいずれか１つに記載の半導体装置。
（２２）前記埋め込み層と前記支持基板とが接合されている、（２１）に記載の半導体装置。
（２３）前記少なくとも１つの第２素子基板は、複数の第２素子基板である、（１）～（２２）のいずれか１つに記載の半導体装置。
（２４）前記複数の第２素子基板は、面内方向に配置された少なくとも２つの前記第２素子基板を含む、（２３）に記載の半導体装置。
（２５）前記複数の第２素子基板は、積層された少なくとも２つの前記第２素子基板を含む、（２３）又は（２４）に記載の半導体装置。
（２６）前記少なくとも１つの第１素子基板は、積層された複数の前記第１素子基板である、（１）～（２５）のいずれか１つに記載の半導体装置。
（２７）前記第１素子基板は、光電変換素子を有する画素部を含み、前記第２素子基板は、前記画素部から出力された信号を処理する、（１）～（２６）のいずれか１つに記載の半導体装置。
（２８）前記第２素子基板は、メモリ素子、ロジック素子、アナログ素子、インターフェース素子及びＡＩ素子のいずれかを含む、（１）～（２７）のいずれか１つに記載の半導体装置。
（２９）（１）～（２８）のいずれか１つに記載の半導体装置を備える、電子機器。
（３０）第１半導体基板及び第１配線層が積層された第１素子基板と、第２半導体基板及び第２配線層が積層された、前記第１素子基板よりも小さい第２素子基板とを前記第１及び第２配線層が向かい合うように接合する工程と、
　前記第１及び第２素子基板上に直接又は間接的に熱膨張抑制膜を成膜する工程と、
　前記熱膨張抑制膜のうち前記第２素子基板の端面に直接又は間接的に設けられた部分以外の部分を除去する工程と、
　前記熱膨張抑制膜が端面に直接又は間接的に設けられた前記第２素子基板の周辺を埋め込み膜で埋め込む工程と、
　を含む、半導体装置の製造方法。
（３１）前記接合する工程と前記成膜する工程との間に、前記第１及び第２素子基板上に保護膜を成膜する工程を含む、（３０）に記載の半導体装置の製造方法。
（３２）前記埋め込み膜を平坦化する工程と、平坦化された前記埋め込み膜と放熱部材とを接合する工程と、を更に含む、（３１）に記載の半導体装置の製造方法。
（３３）前記埋め込み膜を平坦化する工程と、平坦化された前記埋め込み膜と支持部材とを接合する工程と、を更に含む、（３１）に記載の半導体装置の製造方法。
　１０、２０、３０、４０、５０、６０、７０、８０、９０、１００、１１０、１２０、１３０、１４０、１５０、１６０、１７０、１８０、１９０、２００、２１０、２２０、２３０、２４０、２５０：半導体装置、１０１：第１素子基板、１０１ａ：第１半導体基板、１０１ｂ：第１配線層、２０１：第２素子基板、２０１ａ：第２半導体基板、２０１ｂ：第２配線層、３００：保護膜、２０１ｂ２、４００：熱膨張抑制部、５００：埋め込み層、５５０：電子機器、６００：支持基板、７００：カラーフィルタ、８００：オンチップレンズ、１５００、１６００：多層膜（放熱部材）。

Claims (19)

  1. 　少なくとも１つの第１素子基板と、
    　前記第１素子基板と積層された、前記第１素子基板よりも小さい少なくとも１つの第２素子基板と、
    　少なくとも前記第２素子基板の周辺を埋め込む埋め込み層と、
    　を備え、
    　前記第２素子基板の端部の少なくとも前記第１素子基板側の部分が熱膨張抑制部であり、及び／又は、前記部分の端面に直接又は間接的に熱膨張抑制部が設けられている、半導体装置。
  2. 　前記第１素子基板は、積層された第１半導体基板及び第１配線層を有し、
    　前記第２素子基板は、積層された第２半導体基板及び第２配線層を有し、
    　前記第１及び第２素子基板は、前記第１及び第２配線層が向かい合わせに接合されている、請求項１に記載の半導体装置。
  3. 　前記熱膨張抑制部は、前記第２半導体基板の端面及び前記第２配線層の端面のうち少なくとも前記第２配線層の端面に直接又は間接的に設けられている、請求項２に記載の半導体装置。
  4. 　前記熱膨張抑制部は、前記第２配線層よりも熱膨張率が低い、請求項３に記載の半導体装置。
  5. 　前記熱膨張抑制部は、前記第２半導体基板よりも熱膨張率が低い、請求項３に記載の半導体装置。
  6. 　前記第２半導体基板は、シリコン基板である、請求項５に記載の半導体装置。
  7. 　前記熱膨張抑制部は、無機材料又は有機材料からなる、請求項３に記載の半導体装置。
  8. 　前記熱膨張抑制部は、角部に丸みを有する、請求項３に記載の半導体装置。
  9. 　前記熱膨張抑制部は、前記第２配線層の端部の少なくとも前記第１素子基板側の部分である、請求項２に記載の半導体装置。
  10. 　前記熱膨張抑制部の面内方向の幅が、１００μｍ以上である、請求項９に記載の半導体装置。
  11. 　前記第１配線層、第２配線層及び前記第２半導体基板と、前記埋め込み層との間に設けられた保護膜を更に備える、請求項２に記載の半導体装置。
  12. 　前記保護膜は、ＳｉＮからなる、請求項１１に記載の半導体装置。
  13. 　前記埋め込み層の前記第１素子基板側とは反対側の面に接合された放熱部材を更に備える、請求項１に記載の半導体装置。
  14. 　前記放熱部材は、ＳｉＣ、ＡｌＮ、ＳｉＮ、Ｃｕ、Ａｌ、Ｃのいずれかを含む、請求項１３に記載の半導体装置。
  15. 　前記少なくとも１つの第２素子基板は、複数の第２素子基板である、請求項１に記載の半導体装置。
  16. 　前記少なくとも１つの第１素子基板は、積層された複数の前記第１素子基板である、請求項１に記載の半導体装置。
  17. 　前記第１素子基板は、光電変換素子を有する画素部を含み、
    　前記第２素子基板は、前記画素部から出力された信号を処理する、請求項１に記載の半導体装置。
  18. 　前記第２素子基板は、メモリ素子、ロジック素子、アナログ素子、インターフェース素子及びＡＩ素子のいずれかを含む、請求項１７に記載の半導体装置。
  19. 　請求項１の半導体装置を備える、電子機器。
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