WO2023096458A1 - 회로기판 - Google Patents

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WO2023096458A1
WO2023096458A1 PCT/KR2022/019069 KR2022019069W WO2023096458A1 WO 2023096458 A1 WO2023096458 A1 WO 2023096458A1 KR 2022019069 W KR2022019069 W KR 2022019069W WO 2023096458 A1 WO2023096458 A1 WO 2023096458A1
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insulating layer
layer
cavity
circuit board
disposed
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PCT/KR2022/019069
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이동건
유석종
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엘지이노텍 주식회사
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Definitions

  • the embodiment relates to a circuit board and a semiconductor package including the circuit board.
  • a typical semiconductor package has a form in which a processor package in which a processor chip is disposed and a memory package in which a memory chip is attached are connected as one.
  • Such a semiconductor package may have a structure in which a processor chip and a memory chip are integrated into a single package, thereby reducing a mounting area of the chip and enabling high-speed signal transmission through a short path.
  • the semiconductor package as described above is widely applied to mobile devices and the like.
  • the size of a package has increased due to the high specification of electronic devices such as mobile devices and the adoption of HBM (High Bandwidth Memory), and accordingly, a semiconductor package including an interposer is mainly used.
  • the interposer is composed of a silicon substrate.
  • a substrate including a silicon-based interconnect bridge is used as a semiconductor package.
  • a silicon-based interconnect bridge there is a reliability issue due to a Coefficient of Thermal Expansion (CTE) mismatch between the silicon material of the bridge and the organic material of the substrate, and there is a problem in that power integrity characteristics are deteriorated.
  • CTE Coefficient of Thermal Expansion
  • circuit board having a new structure and a semiconductor package including the circuit board.
  • circuit board including a cavity with optimal physical reliability and electrical reliability and a semiconductor package including the same.
  • circuit board capable of minimizing the length of a signal connection line connected to a device and a semiconductor package including the circuit board.
  • a circuit board includes a first insulating layer; a first circuit pattern layer disposed on the first insulating layer; and a second insulating layer disposed on the first circuit pattern layer and having a first cavity, wherein the first circuit pattern layer includes: a first pad portion vertically overlapping the first cavity; a second pad portion that does not vertically overlap the first cavity; and a connection pattern portion disposed between the first pad portion and the second pad portion, wherein the connection pattern portion includes a first portion disposed inside the first cavity and connected to the first pad portion; 1 includes a second part disposed outside the cavity and connected to the second pad part.
  • connection pattern portion vertically overlaps the first cavity and does not contact the second insulating layer, and an upper surface of the second portion of the connection pattern portion is perpendicular to the first cavity. It does not overlap with and contacts the second insulating layer.
  • connection pattern part the first pad part, and the second pad part overlap each other in a horizontal direction.
  • a width of the connection pattern part is smaller than a width of each of the first and second pad parts.
  • connection pattern part has a first planar shape
  • each of the first pad part and the second pad part has a second planar shape different from the first planar shape
  • the second insulating layer includes a first inclined surface of the first cavity, the width of which decreases toward the first insulating layer, the first inclined surface is, at one side of the first cavity, the second A first end adjacent to the upper surface of the insulating layer and a second end adjacent to the lower surface of the second insulating layer at the one side of the first cavity, a horizontal distance between the first end and the second end The distance satisfies the range of 0.1 ⁇ m to 25 ⁇ m.
  • the circuit board includes a protective layer disposed on the second insulating layer and including a through hole vertically overlapping the first cavity.
  • a width of the through hole of the passivation layer is greater than a width of an area adjacent to the upper surface of the second insulating layer among the entire area of the first cavity.
  • the second insulating layer includes a first upper surface adjacent to the first end of the first inclined surface and vertically overlapping the through hole of the protective layer, and the first upper surface has a width of the first A horizontal distance between an end and an inner wall of the through hole of the protective layer adjacent to the first end, and satisfies a range of 50 ⁇ m to 80 ⁇ m.
  • the circuit board includes a second circuit pattern layer disposed on the second insulating layer, and a pattern disposed most adjacent to the first end of the second circuit pattern layer is a through hole of the protective layer. It is spaced apart from the inner wall by a gap in the range of 55 ⁇ m to 95 ⁇ m.
  • the second insulating layer includes a second cavity of a second inclined surface spaced apart from the first cavity in a horizontal direction and having a width decreasing toward the first insulating layer, the second inclined surface, An upper surface of the second insulating layer and a third end adjacent to the first end of the first inclined surface, wherein a distance between the first end and the third end is in a range of 100 ⁇ m to 150 ⁇ m.
  • the first insulating layer includes prepreg
  • the second insulating layer includes photoimageable dielectics (PID).
  • the first insulating layer includes prepreg
  • the second insulating layer includes ABF (Ajinomoto build-up film) or RCC (Resin Coated Copper).
  • connection pattern part vertically overlaps the first inclined surface of the first cavity.
  • first insulating layer and the second insulating layer include the same first insulating material
  • first insulating material includes photoimageable dielectics (PID)
  • PID photoimageable dielectics
  • the bottom surface of the first cavity includes the first insulating material. It is located higher than the lower surface of the circuit pattern layer and located lower than the upper surface of the first circuit pattern layer.
  • the circuit board includes a third insulating layer disposed under the second insulating layer, the third insulating layer includes a second insulating material different from the first and second insulating layers, and the second insulating layer
  • the insulating material includes prepreg.
  • a semiconductor package includes a first circuit board including a first cavity; and a second circuit board including a second cavity vertically overlapping the first cavity and coupled to the first circuit board, wherein the first circuit board includes: a first insulating layer; a first circuit pattern layer disposed on the first insulating layer; a second insulating layer disposed on the first insulating layer and the first circuit pattern layer and including a first cavity; and a second circuit pattern layer disposed on the second insulating layer.
  • a first inclined surface includes a first end adjacent to the upper surface of the second insulating layer on one side of the first cavity and a lower surface of the second insulating layer on the one side of the first cavity. and a second end adjacent to, and a horizontal distance between the first end and the second end satisfies a range of 0.1 ⁇ m to 25 ⁇ m.
  • the first circuit board may include a protective layer disposed on the second insulating layer and including a through hole vertically overlapping the first cavity, and the width of the through hole of the protective layer is It is greater than the width of an area adjacent to the top surface of the second insulating layer in the entire area of 1 cavity, the second insulating layer is adjacent to the first end of the first inclined surface, and is perpendicular to the through hole of the protective layer. and an overlapping first top surface, wherein a width of the first top surface is a horizontal distance between the first end and an inner wall of a through hole of the protective layer adjacent to the first end, and satisfies a range of 50 ⁇ m to 80 ⁇ m.
  • a pattern disposed closest to the first end of the second circuit pattern layer is spaced apart from the first end by an interval in the range of 55 ⁇ m to 95 ⁇ m.
  • At least a part of the processor chip is disposed in the second cavity, and an uppermost end of the processor chip is positioned higher than an uppermost end of the second conductive coupling part.
  • the semiconductor package includes a third circuit board disposed on the second circuit board, the third circuit board includes a memory chip, and the second circuit board includes the first circuit board and the first circuit board. It is an interposer board that connects 3 circuit boards.
  • the semiconductor package includes a memory chip mounted on the second circuit board, and the second circuit board is a memory board connected to the first circuit board.
  • the first cavity includes a 1-1 cavity and a 1-2 cavity spaced apart in a longitudinal direction or a width direction
  • the processor chip includes a first processor chip disposed in the 1-1 cavity; and a second processor chip disposed in the 1-2 cavities, and the 1-1 cavities and the 1-2 cavities are spaced apart from each other by an interval ranging from 100 ⁇ m to 150 ⁇ m.
  • the first insulating layer and the second insulating layer are included.
  • the second insulating layer includes a cavity.
  • the width between the first end and the second end of the inclined surface of the second insulating layer including the cavity is managed.
  • the embodiment includes a protective layer including a through hole disposed on the second insulating layer and vertically overlapping the cavity.
  • the width of the upper surface area of the second insulating layer vertically overlapping with the through hole of the protective layer is managed.
  • a gap between an adjacent pattern disposed most adjacent to the through hole among second circuit pattern layers disposed on the second insulating layer and a side surface of the protective layer is managed.
  • the second insulating layer includes a photosensitive material. Accordingly, the cavity may be formed by performing a photolithography process on the second insulating layer. At this time, in the embodiment, the cavity may be selectively formed only in the second insulating layer within a range in which the first insulating layer is not damaged even without a stop layer.
  • a first circuit pattern layer is disposed between the first insulating layer and the second insulating layer.
  • the first circuit pattern layer includes a first pad portion vertically overlapping the cavity and a second pad portion not vertically overlapping the cavity.
  • the first circuit pattern layer includes a connection pattern part directly connecting the first pad part and the second pad part.
  • the connection pattern part may mean a trace of the first circuit pattern layer. One end of the connection pattern part may be directly connected to the first pad part. In addition, the other end of the connection pattern part may be directly connected to the second pad part.
  • the embodiment may have a structure in which the first pad part and the second pad part are directly connected to each other through the connection pattern part, thereby improving signal transmission characteristics or operation reliability.
  • a stop layer is required to form a cavity, and accordingly, a connection pattern portion as in the Example cannot be formed.
  • at least two penetration electrodes were required to connect the first pad part and the second pad part.
  • a gap between the first pad part and the second pad part is used by using a first through electrode vertically overlapping the first pad part and a second through electrode vertically overlapping the second pad part. are connected to each other
  • a signal path including the first through electrode and the second through electrode must additionally exist. There is a problem in that the signal line between the first pad part and the second pad part increases.
  • the first pad part 131 and the second pad part may be directly connected using the connection pattern part.
  • the connection pattern part it is possible to minimize the signal transmission distance between the first pad part and the second pad part.
  • a separate through electrode for connecting the first pad part and the second pad part is unnecessary, and accordingly, an additional circuit pattern layer can be disposed in a space corresponding to the through electrode. Circuit integration can be improved.
  • a signal transmission distance between the first pad part and the second pad part corresponds to the distance of the connection pattern part.
  • FIG. 1 is a cross-sectional view showing a circuit board according to a first embodiment.
  • FIG. 2A is a plan view of the circuit board of FIG. 1 with some components removed.
  • FIG. 2B is a plan view illustrating a first circuit pattern layer in a state in which a second insulating layer is disposed in FIG. 2A.
  • FIG. 3 is an enlarged view of a cavity area of the circuit board of FIG. 1 .
  • FIG. 4A is a cross-sectional view of a circuit board including a cavity of the first comparative example.
  • Figure 4b is a plan view of the circuit board of Figure 4a.
  • 4C is a cross-sectional view of a circuit board including a cavity of a second comparative example.
  • FIG. 5 is a diagram illustrating a circuit board according to a second embodiment.
  • FIG. 6 is a diagram illustrating a circuit board according to a third embodiment.
  • FIG. 7 is a cross-sectional view of the circuit board of the third embodiment in the direction A-A' of FIG. 2B.
  • FIG. 8 is a diagram illustrating a circuit board according to a fourth embodiment.
  • FIG. 9 is a diagram illustrating a circuit board according to a fifth embodiment.
  • FIG. 10 is a plan view of the circuit board of FIG. 9 with some layers removed.
  • FIG. 11 is a diagram illustrating a first semiconductor package according to an embodiment.
  • FIG. 12 is a diagram illustrating a second semiconductor package according to an embodiment.
  • FIG. 13 is a diagram illustrating a third semiconductor package according to an embodiment.
  • FIG. 14 is a diagram illustrating a fourth semiconductor package according to an embodiment.
  • 15A to 15J are diagrams illustrating a manufacturing method of the circuit board shown in FIG. 2 in order of processes.
  • the technical idea of the present invention is not limited to some of the described embodiments, but may be implemented in a variety of different forms, and if it is within the scope of the technical idea of the present invention, one or more of the components among the embodiments can be selectively implemented. can be used by combining and substituting.
  • the singular form may also include the plural form unless otherwise specified in the phrase, and when described as "at least one (or more than one) of A and (and) B and C", A, B, and C are combined. may include one or more of all possible combinations. Also, terms such as first, second, A, B, (a), and (b) may be used to describe components of an embodiment of the present invention.
  • top (top) or bottom (bottom) is not only a case where two components are in direct contact with each other, but also one A case in which another component above is formed or disposed between two components is also included.
  • up (up) or down (down) it may include the meaning of not only an upward direction but also a downward direction based on one component.
  • the electronic device includes a main board (not shown).
  • the main board may be physically and/or electrically connected to various components.
  • the main board may be connected to the semiconductor package of the embodiment.
  • Various chips may be mounted on the semiconductor package.
  • the semiconductor package includes memory chips such as volatile memory (eg, DRAM), non-volatile memory (eg, ROM), and flash memory, a central processor (eg, CPU), a graphic processor (eg, GPU), Application processor chips such as digital signal processors, cryptographic processors, microprocessors and microcontrollers, and logic chips such as analog-to-digital converters and application-specific ICs (ASICs) may be mounted.
  • a semiconductor package capable of mounting at least two chips of different types on one substrate is provided.
  • the electronic device includes a smart phone, a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer. ), a monitor, a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like.
  • a smart phone a personal digital assistant, a digital video camera, a digital still camera, a network system, and a computer.
  • a monitor a tablet, a laptop, a netbook, a television, a video game, a smart watch, an automotive, and the like.
  • it is not limited thereto, and may be any other electronic device that processes data in addition to these.
  • circuit board according to an embodiment and a semiconductor package including the circuit board will be described in detail.
  • FIG. 1 is a cross-sectional view showing a circuit board according to a first embodiment
  • FIG. 2A is a plan view in which some components are removed from the circuit board of FIG. 1
  • FIG. 2B is a second insulating layer disposed in FIG. 2A
  • 1 is a plan view showing a circuit pattern layer
  • FIG. 3 is an enlarged view of a cavity area of the circuit board of FIG. 1
  • 4A is a cross-sectional view of the circuit board including the cavity of the first comparative example
  • FIG. 4B is a plan view of the circuit board of FIG. 4A
  • FIG. 4C is a cross-sectional view of the circuit board including the cavity of the second comparative example.
  • the circuit board of the embodiment includes a plurality of insulating layers.
  • each of the plurality of insulating layers may have a single-layer structure, or may be composed of a plurality of layers differently.
  • the circuit board includes a first insulating layer 110 and a second insulating layer 120 .
  • the first insulating layer 110 may have a single-layer structure as shown in FIG. 2, or may have a plurality of layer structures differently.
  • the second insulating layer 120 is disposed on the first insulating layer 110 .
  • the second insulating layer 120 may have a single-layer structure, or may have a multi-layer structure differently.
  • the first insulating layer 110 and the second insulating layer 120 may include different insulating materials.
  • the first insulating layer 110 may include a first insulating material
  • the second insulating layer 120 may include a second insulating material different from that of the first insulating layer 110 .
  • the first insulating material constituting the first insulating layer 110 may include prepreg (PPG).
  • the prepreg may be formed by impregnating a fiber layer in the form of a fabric sheet, such as a glass fabric woven with glass yarn, with an epoxy resin, and then performing thermal compression.
  • the embodiment is not limited thereto, and the prepreg constituting the first insulating layer 110 may include a fiber layer in the form of a fabric sheet woven with carbon fiber threads.
  • the first insulating layer 110 may include a resin and reinforcing fibers disposed in the resin.
  • the resin may be an epoxy resin, but is not limited thereto.
  • the resin is not particularly limited to an epoxy resin, and for example, one or more epoxy groups may be included in the molecule, two or more epoxy groups may be included, and, alternatively, four or more epoxy groups may be included.
  • the resin of the first insulating layer 110 may include a naphthalene group, and may be, for example, an aromatic amine type, but is not limited thereto.
  • the resin is bisphenol A type epoxy resin, bisphenol F type epoxy resin, bisphenol S type epoxy resin, phenol novolak type epoxy resin, alkylphenol novolak type epoxy resin, biphenyl type epoxy resin, aralkyl type epoxy Resins, dicyclopentadiene type epoxy resins, naphthalene type epoxy resins, naphthol type epoxy resins, epoxy resins of condensates of phenols and aromatic aldehydes having a phenolic hydroxyl group, biphenyl aralkyl type epoxy resins, fluorene type epoxies resins, xanthene-type epoxy resins, triglycidyl isocyanurate, rubber-modified epoxy resins, and phosphorous-type epoxy resins; naphthalene-type epoxy resins, bisphenol A-type epoxy resins, and phenol novolac epoxy resins; , cresol novolak epoxy resins, rubber-modified epoxy resins, and phosphorus-based epoxy
  • the reinforcing fibers may be glass fibers, carbon fibers, aramid fibers (eg, aramid-based organic materials), nylon, silica-based inorganic materials, or titania-based inorganic materials.
  • the reinforcing fibers may be arranged to cross each other in a planar direction within the resin.
  • glass fibers carbon fibers, aramid fibers (eg, aramid-based organic materials), nylon, silica-based inorganic materials, or titania-based inorganic materials may be used.
  • aramid fibers eg, aramid-based organic materials
  • nylon e.g., silica-based inorganic materials
  • silica-based inorganic materials e.g., silica-based inorganic materials
  • titania-based inorganic materials may be used.
  • a second insulating material constituting the second insulating layer 120 is different from the first insulating material.
  • the second insulating layer 120 may include a photosensitive material.
  • the second insulating material constituting the second insulating layer 120 may include PID (Photo Imagable Dielectric).
  • the embodiment is not limited thereto, and the second insulating material constituting the second insulating layer 120 may be a through hole (not shown) for forming a through electrode through a photolithography process, or an element. Any photosensitive material capable of forming a cavity for mounting may be included therein.
  • Each of the first insulating layer 110 and the second insulating layer 120 may have a thickness ranging from 10 ⁇ m to 60 ⁇ m.
  • each of the first insulating layer 110 and the second insulating layer 120 may have a thickness ranging from 15 ⁇ m to 55 ⁇ m.
  • each of the first insulating layer 110 and the second insulating layer 120 may have a thickness ranging from 20 ⁇ m to 50 ⁇ m. If the thickness of the first insulating layer 110 and the second insulating layer 120 is less than 10 ⁇ m, the circuit pattern layer included in the circuit board may not be stably protected. If each thickness of the first insulating layer 110 and the second insulating layer 120 exceeds 60 ⁇ m, the overall thickness of the circuit board may increase. In addition, when the thickness of each of the first insulating layer 110 and the second insulating layer 120 exceeds 60 ⁇ m, the thickness of the circuit pattern layer or through electrode increases correspondingly, and through the circuit pattern accordingly The loss of the transmitted signal may increase.
  • the thicknesses of the first insulating layer 110 and the second insulating layer 120 may correspond to a distance in a thickness direction between circuit pattern layers disposed on different layers.
  • the thickness of the first insulating layer 110 may mean a vertical distance between the lower surface of the first circuit pattern layer 130 and the upper surface of the third circuit pattern layer 150 .
  • the thickness of the second insulating layer 120 may mean a vertical straight line distance between the upper surface of the first circuit pattern layer 130 and the lower surface of the second circuit pattern layer 140 in the thickness direction.
  • the first insulating layer 110 may refer to an uppermost insulating layer disposed adjacent to the uppermost side of the circuit board.
  • the second insulating layer 120 may refer to a lowermost insulating layer disposed adjacent to the lowermost side of the circuit board.
  • Circuit pattern layers are disposed on the surfaces of the first insulating layer 110 and the second insulating layer 120 .
  • the first circuit pattern layer 130 may be disposed between the upper surface of the first insulating layer 110 and the lower surface of the second insulating layer 120 .
  • the second circuit pattern layer 140 may be disposed on the upper surface of the second insulating layer 120 .
  • the third circuit pattern layer 150 may be disposed on the lower surface of the first insulating layer 110 .
  • the first circuit pattern layer 130 may be disposed within the first insulating layer 110 .
  • at least a portion of the first circuit pattern layer 130 may be disposed within the first insulating layer 110 .
  • at least a portion of a side surface of the first circuit pattern layer 130 may be covered with the first insulating layer 110 .
  • the second circuit pattern layer 140 may protrude from the upper surface of the second insulating layer 120 .
  • the second circuit pattern layer 140 may refer to an uppermost circuit pattern layer disposed on the uppermost side of the circuit board.
  • the third circuit pattern layer 150 may protrude below the lower surface of the first insulating layer 110 .
  • the third circuit pattern layer 150 may refer to a lowermost circuit pattern layer disposed on the lowermost side of the circuit board.
  • Each of the first circuit pattern layer 130 , the second circuit pattern layer 140 , and the third circuit pattern layer 150 may include pads and traces according to their functions.
  • the pad may be a mounting pad on which a device or chip is mounted or a terminal pad connected to an external board.
  • the trace may be a long signal wiring line connecting a plurality of pads.
  • the trace is a fine pattern having a width smaller than that of the pad.
  • the interval between the plurality of traces in the embodiment may range from 2 ⁇ m to 15 ⁇ m, and the line width of each trace may range from 2 ⁇ m to 15 ⁇ m.
  • the pad of the first circuit pattern layer 130 may correspond to the first pattern part and the second pattern part described below.
  • the trace of the first circuit pattern layer 130 may refer to a connection pattern portion described below. This will be described in more detail below.
  • the circuit pattern layers as described above are made of at least one metal material selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn).
  • the circuit pattern layers are at least one selected from gold (Au), silver (Ag), platinum (Pt), titanium (Ti), tin (Sn), copper (Cu), and zinc (Zn), which have excellent bonding strength.
  • It may be formed of a paste containing a metal material or a solder paste.
  • the first circuit pattern layer 130, the second circuit pattern layer 140, and the third circuit pattern layer 150 may be formed of copper (Cu), which has high electrical conductivity and is relatively inexpensive.
  • Each of the first circuit pattern layer 130 , the second circuit pattern layer 140 , and the third circuit pattern layer 150 may have a thickness ranging from 5 ⁇ m to 20 ⁇ m.
  • each of the first circuit pattern layer 130 , the second circuit pattern layer 140 , and the third circuit pattern layer 150 may have a thickness ranging from 6 ⁇ m to 17 ⁇ m.
  • Each of the first circuit pattern layer 130 , the second circuit pattern layer 140 , and the third circuit pattern layer 150 may have a thickness ranging from 7 ⁇ m to 16 ⁇ m.
  • the resistance of the circuit pattern increases, resulting in signal transmission efficiency this may decrease
  • the thickness of each of the first circuit pattern layer 130, the second circuit pattern layer 140, and the third circuit pattern layer 150 is less than 5 ⁇ m
  • signal transmission loss may increase.
  • the thickness of each of the first circuit pattern layer 130, the second circuit pattern layer 140, and the third circuit pattern layer 150 exceeds 20 ⁇ m
  • the line width of the circuit patterns increases. Accordingly, the overall volume of the circuit board may increase.
  • the first circuit pattern layer 130, the second circuit pattern layer 140, and the third circuit pattern layer 150 are formed by an additive process, a subtractive process (which is a typical printed circuit board manufacturing process) Subtractive Process), MSAP (Modified Semi Additive Process) and SAP (Semi Additive Process) methods, etc., and detailed descriptions are omitted here.
  • the circuit board of the embodiment includes a through electrode.
  • the through electrode may serve to electrically connect circuit pattern layers disposed on different layers to each other.
  • the through electrode may also be referred to as a 'via'.
  • the penetration electrode penetrates the first insulating layer 110 and the second insulating layer 120 included in the circuit board, and thus, circuit patterns disposed on different layers can be electrically connected.
  • the through electrode may be formed to pass through only one insulating layer, or may be formed to pass through at least two or more insulating layers in common.
  • the circuit board includes the first through electrode V1.
  • the first through electrode V1 may be formed to pass through the first insulating layer 110 .
  • the first through electrode V1 may electrically connect the first circuit pattern layer 130 and the third circuit pattern layer 150 to each other.
  • an upper surface of the first through electrode V1 may be directly connected to a lower surface of the first circuit pattern layer 130 .
  • the lower surface of the first through electrode V1 may be directly connected to the third circuit pattern layer 150 .
  • the first circuit pattern layer 130 and the third circuit pattern layer 150 may be electrically connected to each other through the first through electrode V1 to transmit signals.
  • the circuit board includes the second through electrode V2.
  • the second through electrode V2 may be formed to pass through the second insulating layer 120 .
  • the second through electrode V2 may electrically connect the first circuit pattern layer 130 and the second circuit pattern layer 140 to each other.
  • the lower surface of the second through electrode V2 may be directly connected to the first circuit pattern layer 130 .
  • an upper surface of the second through electrode V2 may be directly connected to the second circuit pattern layer 140 .
  • the first circuit pattern layer 130 and the second circuit pattern layer 140 may be directly electrically connected to each other through the second through electrode V2 to transmit signals.
  • the first through electrode V1 and the second through electrode V2 form a through hole penetrating the first insulating layer 110 and the second insulating layer 120, and the inside of the formed through hole is made of a conductive material. It can be formed by filling with
  • the through hole may be formed by any one of mechanical processing, laser processing, and chemical processing.
  • methods such as milling, drilling, and routing may be used, and when the through hole is formed by laser processing, a UV or CO 2 laser method may be used.
  • a chemical processing at least one insulating layer among the plurality of insulating layers may be opened using a chemical containing aminosilane, ketones, or the like.
  • the laser processing is a cutting method that melts and evaporates a part of the material by concentrating optical energy on the surface to take a desired shape, and can easily process complex formations by computer programs, and other methods Even difficult composite materials can be machined.
  • the processing by the laser can cut a diameter of up to a minimum of 0.005 mm, and has the advantage of a wide range of processable thickness.
  • the laser processing drill it is preferable to use a YAG (Yttrium Aluminum Garnet) laser, a CO 2 laser, or an ultraviolet (UV) laser.
  • the YAG laser is a laser capable of processing both the copper foil layer and the insulating layer
  • the CO 2 laser is a laser capable of processing only the insulating layer.
  • the inside of the through hole may be filled with a conductive material to form the first through electrode V1 and the second through electrode V2.
  • Metal materials forming the first through electrode V1 and the second through electrode V2 are copper (Cu), silver (Ag), tin (Sn), gold (Au), nickel (Ni), and palladium (Pd). ), and the conductive material filling is any one of electroless plating, electrolytic plating, screen printing, sputtering, evaporation, ink jetting and dispensing Alternatively, a combination of these methods may be used.
  • the circuit board of the embodiment may include a first protective layer 160 and a second protective layer 170 .
  • the first protective layer 160 and the second protective layer 170 may be disposed on the outermost side of the circuit board.
  • the first protective layer 160 may be disposed on the first outermost or lowermost side of the circuit board.
  • the first protective layer 160 may be disposed on the lower surface of the first insulating layer 110 .
  • the second protective layer 170 may be disposed on the second outermost or uppermost side of the circuit board.
  • the second protective layer 170 may be disposed on the upper surface of the second insulating layer 120 .
  • the first protective layer 160 may include at least one opening (not shown).
  • the first protective layer 160 may include an opening vertically overlapping at least one of the third circuit pattern layers 150 .
  • the first protective layer 160 may include an opening vertically overlapping a terminal pad (not shown) of the third circuit pattern layer 150 where a conductive coupling part for connection with an external substrate is disposed. there is.
  • the second protective layer 170 may include at least one opening (not shown).
  • the second protective layer 170 may include an opening vertically overlapping at least one of the second circuit pattern layers 140 .
  • the second passivation layer 170 has an opening vertically overlapping a terminal pad (not shown) of the second circuit pattern layer 140 where a conductive bonding portion for connection with a memory substrate or an interposer substrate is disposed.
  • the second passivation layer 170 may include a through hole 171 vertically overlapping the cavity 121 of the second insulating layer 120 .
  • the first protective layer 160 and the second protective layer 170 may include an insulating material.
  • the first protective layer 160 and the second protective layer 170 may include various materials that can be cured by heating after being applied to protect the surfaces of the insulating layers and the circuit pattern layers.
  • the first protective layer 160 and the second protective layer 170 may be resist layers.
  • the first protective layer 160 and the second protective layer 170 may be solder resist layers including organic polymer materials.
  • the first protective layer 160 and the second protective layer 170 may include an epoxy acrylate-based resin.
  • the first protective layer 160 and the second protective layer 170 may include a resin, a curing agent, a photoinitiator, a pigment, a solvent, a filler, an additive, an acrylic monomer, and the like.
  • the embodiment is not limited thereto, and the first protective layer 160 and the second protective layer 170 may be any one of a photo solder resist layer, a cover-lay, and a polymer material. am.
  • the thickness of the first protective layer 160 and the second protective layer 170 may be 1 ⁇ m to 20 ⁇ m.
  • the thickness of the first protective layer 160 and the second protective layer 170 may be 1 ⁇ m to 15 ⁇ m.
  • the thickness of the first protective layer 160 and the second protective layer 170 may be 5 ⁇ m to 20 ⁇ m.
  • the thickness of the circuit board may increase.
  • the thickness of the first protective layer 160 and the second protective layer 170 is less than 1 ⁇ m, electrical reliability or physical reliability may deteriorate due to the circuit pattern layers included in the circuit board not being stably protected. .
  • the openings vertically overlap the second circuit pattern layer 140 and the third circuit pattern layer 150.
  • a surface treatment layer (not shown) may be disposed therein.
  • the surface treatment layer includes a third circuit pattern layer 150 vertically overlapping the opening of the first protective layer 160 and a second circuit pattern layer vertically overlapping the opening of the second protective layer 170 ( 140) may be formed to improve soldering characteristics while preventing corrosion and oxidation of the surface.
  • the surface treatment layer may be an organic solderability preservative (OSP) layer.
  • OSP organic solderability preservative
  • the surface treatment layer may be an organic layer formed of an organic material such as benzimidazole.
  • the surface treatment layer may be a plating layer.
  • the surface treatment layer may include at least one of a nickel (Ni) plating layer, a palladium (Pd) plating layer, and a gold (Au) plating layer.
  • the second insulating layer 120 may include a cavity 121 .
  • the cavity 121 may pass through upper and lower surfaces of the second insulating layer 120 .
  • the cavity 121 may vertically overlap the first circuit pattern layer 130 disposed on the top surface of the first insulating layer 110 .
  • the cavity 121 in the first embodiment may be formed through a photolithography process.
  • the cavity 121 may be formed through an exposure and development process of the second insulating layer 120 .
  • the stop layer required for forming the cavity 121 may be removed.
  • a cavity is formed through a laser process, and accordingly, a stop layer for forming the cavity is required.
  • the circuit board according to the first comparison example includes a cavity C as shown in FIG. 4A .
  • the circuit board according to Comparative Example 1 has a structure penetrating at least one insulating layer among a plurality of insulating layers, and a cavity C is formed.
  • the circuit board of Comparative Example 1 includes a first insulating layer 10a and a second insulating layer 20a disposed on the first insulating layer 10a. And, the cavity (C) is formed penetrating the second insulating layer (20a).
  • the circuit board includes a circuit pattern layer disposed on the surface of the insulating layer.
  • the circuit board includes a first circuit pattern layer 30a disposed on an upper surface of the first insulating layer 10a.
  • the circuit board includes a second circuit pattern layer 40a disposed on the lower surface of the first insulating layer 10a.
  • the circuit board includes a third circuit pattern layer 50a disposed on the upper surface of the second insulating layer 20a.
  • the circuit board includes a penetration electrode 60a penetrating the first insulating layer 10a.
  • the penetration electrode 60a electrically connects the first circuit pattern layer 30a disposed on the upper surface of the first insulating layer 10a and the second circuit pattern layer 40a disposed on the lower surface of the first insulating layer 10a.
  • the upper surface of the first insulating layer 10a includes a first region R1 vertically overlapping the cavity C and a second region R2 excluding the first region. Also, the first circuit pattern layer 30a may be disposed in the first region and the second region of the first insulating layer 10 , respectively.
  • the cavity C penetrating the second insulating layer 20a may be formed using a stop layer (not shown).
  • the first circuit pattern layer 30a includes the pad part 32a disposed in the first region on the upper surface of the first insulating layer 10a, and the second circuit pattern layer 32a on the upper surface of the first insulating layer 10a. and a stop pattern 34a disposed in the region.
  • the stop pattern 34a may be disposed in a boundary region between the first region and the second region on the upper surface of the first insulating layer 10 .
  • the stop pattern 34a may be disposed in the second region of the upper surface of the first insulating layer 10a, and a side surface may constitute a part of an inner wall of the cavity C.
  • the cavity C of the first comparative example may include a first inner wall including the second insulating layer 20a and a second inner wall including the stop pattern 34a.
  • the stop pattern 34a is disposed on the upper surface of the first insulating layer 10a, surrounding the boundary region between the first and second regions.
  • the first comparative example includes a process of forming a stop layer to form the cavity C and a process of forming the stop pattern 34a by removing the stop layer, and the manufacturing process accordingly is complicated. There is a problem with the cancellation.
  • the etching process of removing the stop layer there is a problem in that a part of the pad part 32a of the first circuit pattern layer 30a is also etched, and accordingly, the pad part 32a There is a problem that deformation of occurs.
  • a reliability problem may occur in which a connection part such as a solder ball is not stably seated on the pad part 32a.
  • the pad part 32a in the first region on the upper surface of the first insulating layer 10a is another pattern part disposed on the second region on the upper surface of the first insulating layer 10a ( 36a), there is a problem that cannot be directly connected.
  • a stop pattern 34a is disposed in a boundary region corresponding to the cavity C. Accordingly, when there is a connection pattern portion such as a trace T connecting the pad portion 32a and the pattern portion 36, the trace T electrically contacts the stop pattern 34a, Accordingly, an electrical reliability problem may occur.
  • a problem in that the traces T are electrically connected to each other by the stop pattern 34a may occur.
  • a short circuit problem may occur due to the pad parts to be electrically separated from each other electrically connected to each other by the stop pattern 34a.
  • the pad part 32a and the pattern part 36a have a structure in which they are connected through a through electrode 60a, rather than a structure in which they are directly connected to each other through a trace. Therefore, in the first comparative example, since the pad part 32a and the pattern part 36a do not have a structure in which they are directly connected to each other on the upper surface of the first insulating layer 10a, the signal transmission line between them There is a problem in that the length of the signal transmission line is increased, and as the length of the signal transmission line is increased, there is a problem in that signal transmission loss increases due to vulnerability to noise.
  • the widths of the stop layer and the cavity C are equal to each other so that the stop pattern 34a is not left on the circuit board.
  • the width of the stop layer and the cavity C are equal to each other so that the stop pattern 34a is not left on the circuit board.
  • the cavity C is also formed in an area where the stop layer is not disposed, and thus the first insulating layer
  • the recessed portion 10r is formed on the upper surface of (10a).
  • the recessed portion 10r has a problem in that damage occurs to the second circuit pattern layer 40a disposed on the lower surface of the first insulating layer 10a, and thus electrical reliability or physical reliability problems may occur.
  • the second insulating layer 120 is made of a photosensitive material as described above, and thus the cavity 121 penetrating the second insulating layer 120 is formed through a photolithography process rather than a laser process.
  • a pattern portion vertically overlapping with the cavity 121 and a pattern portion not vertically overlapping with the cavity 121 may be directly connected to each other.
  • the upper surface of the first insulating layer 110 in the embodiment includes a first region R1 vertically overlapping the cavity 121 and the first region R1. It may include the excluded second region R2.
  • the first region R1 vertically overlaps the cavity 121, and thus may refer to an element arrangement region in which elements to be mounted on the circuit board of the embodiment are disposed.
  • the second region R2 does not vertically overlap the cavity 121 . Accordingly, the second region R2 of the first insulating layer 110 and the first circuit pattern layer 130 disposed on the second region R2 may be covered with the second insulating layer 120.
  • the first circuit pattern layer 130 in the embodiment may be disposed on the first region R1 and the second region R2 of the first insulating layer 110, respectively.
  • the first circuit pattern layer 130 may include a first pad part 131 disposed in the first region R1 of the first insulating layer 110 .
  • the first pad part 131 may mean a mounting pad on which a device is to be mounted among the first circuit pattern layer 130 .
  • the first pad part 131 vertically overlaps the cavity 121 , and thus may be disposed within the cavity 121 .
  • the first circuit pattern layer 130 may include a second pad part 133 disposed in the second region R2 of the first insulating layer 110 .
  • the second pad part 133 is disposed in the second region R2 of the first insulating layer 110, and thus the upper surface may be covered by the second insulating layer 120.
  • the second pad part 133 may mean a via pad.
  • the second pad part 133 does not vertically overlap the cavity 121 .
  • the first pad part 131 and the second pad part 133 do not have a structure in which they are directly connected to each other.
  • the first pad part 131 and the second pad part 133 do not have a structure in which they are directly connected to each other through traces of the first circuit pattern layer 130.
  • a stop pattern is disposed in a region vertically overlapping an inclined surface of the cavity.
  • stop patterns are disposed in all regions vertically overlapping the inclined surface of the cavity. Accordingly, in the comparative example, a trace that directly connects the first pad part and the second pad part to each other by the stop pattern cannot be disposed.
  • the cavity 121 is formed in the second insulating layer 120 made of a photosensitive material by using a photolithography process. Accordingly, in the embodiment, the stop layer required to form the cavity 121 in the second insulating layer 120 may be removed. Accordingly, in the embodiment, a connection pattern part 132 directly connecting the first pad part 131 and the second pad part 133 may be included.
  • connection pattern part 132 may mean a trace of the first circuit pattern layer 130 .
  • connection pattern part 132 may have a width smaller than the width of the first pad part 131 or the width of the second pad part 133 .
  • connection pattern part 132 may be directly connected to the first pad part 131 .
  • connection pattern part 132 may be directly connected to the second pad part 133 .
  • the embodiment may have a structure in which the first pad part 131 and the second pad part 133 are directly connected to each other through the connection pattern part 132 .
  • the comparative example at least two penetration electrodes are required to connect the first pad part and the second pad part.
  • a gap between the first pad part and the second pad part is used by using a first through electrode vertically overlapping the first pad part and a second through electrode vertically overlapping the second pad part. are connected to each other
  • a signal path including the first through electrode and the second through electrode must additionally exist. There is a problem in that the signal line between the first pad part and the second pad part increases.
  • the first pad part 131 and the second pad part 133 may be directly connected using the connection pattern part 132 .
  • the signal transmission distance between the first pad part 131 and the second pad part 133 can be minimized.
  • a separate through-electrode for connecting the first pad part 131 and the second pad part 133 is unnecessary, and accordingly, an additional circuit pattern layer is disposed in a space corresponding to the through-electrode. is possible, and through this, the degree of integration of the circuit can be improved.
  • a signal transmission distance between the first pad part 131 and the second pad part 133 corresponds to the distance of the connection pattern part 132 .
  • the first pad part 131 and the second pad part 133 can be minimized.
  • the influence of noise that increases in proportion to the signal transmission distance can be minimized. Accordingly, in the embodiment, signal transfer characteristics between the first pad part 131 and the second pad part 133 can be improved, and furthermore, the operation reliability of the circuit board can be improved.
  • connection pattern part 132 may be divided into a plurality of parts.
  • the division of the connection pattern part 132 into a plurality of parts is only a division according to the arrangement area, and does not mean that one connection pattern part is divided into a plurality of parts separated from each other.
  • connection pattern part 132 may include a first part 132 - 1 disposed adjacent to the first pad part 131 .
  • connection pattern part 132 may be directly connected to the first pad part 131 .
  • the first part 132 - 1 of the connection pattern part 132 may vertically overlap the cavity 121 .
  • connection pattern part 132 may include a second part 132 - 2 disposed adjacent to the second pad part 133 .
  • the second part 132 - 2 of the connection pattern part 132 is connected to the other end of the first part 132 - 1 , and one end may be directly connected to the second pad part 133 .
  • the second part 132 - 2 of the connection pattern part 132 may be covered with the second insulating layer 120 .
  • connection pattern portion 132 may vertically overlap the inclined surface 121S of the second insulating layer 120 including the cavity 121 .
  • the boundary between the first part 132-1 and the second part 132-2 of the connection pattern part 132 is a cavity of the second insulating layer 120 including the cavity 121. It may overlap vertically with the inclined surface (121S) of (121).
  • the cavity 121 may include an inclined surface 121S whose width gradually decreases toward the upper surface of the first insulating layer 110 .
  • the inclined surface 121S of the second insulating layer 120 including the cavity 121 may vertically overlap at least a portion of the connection pattern portion 132 .
  • the pattern layer in the comparative example is a dummy pattern electrically separated (or insulated) from the first pad part or the second pad part ( For example, a stop pattern).
  • the connection pattern part 132 vertically overlapping the cavity in the embodiment is not a dummy pattern, but a wiring layer directly connecting the first pad part 131 and the second pad part 133.
  • the pattern layer vertically overlaps the entire inclined surface of the cavity. Specifically, in the comparative example, the pattern layer is disposed in all regions vertically overlapping the inclined surface.
  • connection pattern unit 132 in the embodiment may be disposed only in a partial area among areas vertically overlapping the inclined surface 121S.
  • the first pad part 131 includes a plurality of first pads.
  • the second pad part 133 includes a plurality of second pads.
  • the connection pattern part 132 includes a plurality of connection patterns respectively connecting a plurality of first pads and a plurality of second pads.
  • the plurality of connection patterns may be spaced apart from each other by a predetermined interval.
  • the reason why the connection pattern portion 132 can be configured as described above is that the second insulating layer 120 is made of a photosensitive material, and thus the second insulating layer 120 is formed through a photolithography process. This is because the cavity 121 is formed in the layer 120 .
  • the first insulating layer 110 includes an insulating material different from that of the second insulating layer 120 . Accordingly, in the photolithography process for forming the cavity 121 in the second insulating layer 120, the first insulating layer 110 is not removed. Accordingly, in the embodiment, the cavity 121 passing through only the second insulating layer 120 may be formed.
  • a first insulating layer and a second insulating layer are included.
  • the second insulating layer includes a cavity.
  • the second insulating layer includes a photosensitive material.
  • the cavity may be formed by performing a photolithography process on the second insulating layer.
  • the cavity may be selectively formed only in the second insulating layer within a range in which the first insulating layer is not damaged even without a stop layer.
  • a first circuit pattern layer is disposed between the first insulating layer and the second insulating layer.
  • the first circuit pattern layer includes a first pad portion vertically overlapping the cavity and a second pad portion not vertically overlapping the cavity.
  • the first circuit pattern layer includes a connection pattern part directly connecting the first pad part and the second pad part.
  • the connection pattern part may mean a trace of the first circuit pattern layer.
  • One end of the connection pattern part may be directly connected to the first pad part.
  • the other end of the connection pattern part may be directly connected to the second pad part.
  • the embodiment may have a structure in which the first pad part and the second pad part are directly connected to each other through the connection pattern part, thereby improving signal transmission characteristics or operation reliability.
  • a stop layer is required to form a cavity, and accordingly, a connection pattern portion as in the Example cannot be formed.
  • at least two penetration electrodes were required to connect the first pad part and the second pad part.
  • a gap between the first pad part and the second pad part is used by using a first through electrode vertically overlapping the first pad part and a second through electrode vertically overlapping the second pad part. are connected to each other
  • a signal path including the first through electrode and the second through electrode must additionally exist. There is a problem in that the signal line between the first pad part and the second pad part increases.
  • the first pad part 131 and the second pad part may be directly connected using the connection pattern part.
  • the connection pattern part it is possible to minimize the signal transmission distance between the first pad part and the second pad part.
  • a separate through electrode for connecting the first pad part and the second pad part is unnecessary, and accordingly, an additional circuit pattern layer can be disposed in a space corresponding to the through electrode. Circuit integration can be improved.
  • a signal transmission distance between the first pad part and the second pad part corresponds to the distance of the connection pattern part.
  • the slope of the inclined surface 121S of the second insulating layer 120 and the arrangement structure of the second protective layer 170 are managed.
  • the inclined surface 121S of the second insulating layer 120 is substantially close to 90 degrees, so that the size of the circuit board in the horizontal direction increases as the inclined surface 121S becomes larger than 90 degrees.
  • the second insulating layer 120 includes a photosensitive material, and thus the inclined surface 121S may be substantially close to 90 degrees.
  • the inclined surface 121S may have a value greater than 90 degrees due to process deviation.
  • due to the process deviation when the inclined surface 121S has a value smaller than 90 degrees, a reliability problem such as a device such as a chip being disposed in an inclined state in the cavity 121 may occur.
  • the second insulating layer 120 including the cavity 121 has an inclined surface 121S whose width gradually decreases from the lower surface of the second insulating layer 120 toward the upper surface. .
  • the inclined surface 121S includes a first end 121S1 adjacent to the upper surface of the second insulating layer 120 and a second end 121S2 adjacent to the lower surface of the second insulating layer 120.
  • the width between the first end 121S1 and the second end 121S2 of the inclined surface 121S of the second insulating layer 120 is managed.
  • the slope of the inclined surface 121S of the second insulating layer 120 is managed to be substantially close to 90 degrees.
  • the first end 121S1 and the second end 121S2 are formed based on a vertical cross section of the circuit board of the embodiment, and may refer to upper and lower ends of inclined surfaces connected to each other.
  • the first end 121S1 may refer to an end adjacent to an upper surface of the second insulating layer 120 at one side of the cavity 121 .
  • the second end 121S2 may be an end adjacent to a lower surface of the second insulating layer 120 on the one side of the cavity 121 .
  • the first end 121S1 and the second end 121S2 may be connected to each other.
  • the width W1 between the first end 121S1 and the second end 121S2 of the inclined surface 121S of the second insulating layer 120 satisfies the range of 0.1 ⁇ m to 25 ⁇ m. .
  • the width W1 between the first end 121S1 and the second end 121S2 of the inclined surface 121S of the second insulating layer 120 in the embodiment is between 0.2 ⁇ m and 23 ⁇ m. to satisfy the range.
  • the width W1 between the first end 121S1 and the second end 121S2 of the inclined surface 121S of the second insulating layer 120 in the embodiment ranges from 0.5 ⁇ m to 20 ⁇ m. to satisfy
  • the width W1 between the first end 121S1 and the second end 121S2 means a horizontal distance with respect to a virtual horizontal line connecting the first end 121S1 and the second end 121S2. can do.
  • the inclined surface of the second section (121S) may have an inclination in which the width decreases from the lower surface toward the upper surface.
  • the chip may be displaced in the process of mounting the chip in the cavity 121 .
  • the width W1 between the first end 121S1 and the second end 121S2 is greater than 25 ⁇ m, the size of the cavity 121 is increased compared to the size of the chip disposed in the cavity 121.
  • the width W1 between the first end 121S1 and the second end 121S2 of the second insulating layer 120 including the cavity 121 is between 0.1 ⁇ m and 25 ⁇ m. to have a range.
  • the second protective layer 170 includes a through hole 171 vertically overlapping the cavity 121 .
  • the through hole 171 may have a larger width than the width of the cavity 121 .
  • the width of the through hole 171 may be greater than that of an area adjacent to the upper surface of the second insulating layer 120 among the entire area of the cavity 121 .
  • the upper surface of the second insulating layer 120 may not be covered with the second protective layer 170 .
  • a region of the upper surface of the second insulating layer 120 adjacent to the first end 121S1 of the inclined surface 121S of the cavity 121 is the through hole 171 of the second protective layer 170.
  • the second insulating layer 120 is adjacent to the first end 121S1 of the inclined surface 121S and vertically overlaps the through hole 171 of the second protective layer 170. (120T1).
  • the width of the upper surface region 120T1 of the second insulating layer 120 is managed.
  • the width of the upper surface region 120T1 is smaller than the reference range, a problem in that at least a portion of the second passivation layer 170 fills the cavity 121 may occur.
  • the width of the upper surface region 120T1 is greater than the reference range, the area of the exposed region of the second insulating layer 120 not covered by the second protective layer 170 increases, and accordingly various factors This may cause damage to the upper surface of the second insulating layer 120 .
  • the upper surface area 120T1 may function as a dead area (an area where no circuit pattern layer is disposed) on the circuit board. In this case, when the width of the upper surface region 120T1 increases, this means that the width of the dead region increases accordingly, and accordingly, there is a problem in that the degree of integration of circuits decreases or the size of the circuit board increases.
  • the width W2 of the top region 120T1 of the second insulating layer 120 in the embodiment satisfies the range of 50 ⁇ m to 80 ⁇ m.
  • the width W2 of the top region 120T1 of the second insulating layer 120 in the embodiment may satisfy a range of 55 ⁇ m to 75 ⁇ m.
  • the width W2 of the top region 120T1 of the second insulating layer 120 in the embodiment may satisfy a range of 60 ⁇ m to 70 ⁇ m.
  • the width W2 of the top region 120T1 of the second insulating layer 120 is the distance between the side surface 170S of the second protective layer 170 and the first end 121S1 of the inclined surface 121S. It can mean a horizontal distance.
  • the second passivation layer 170 is formed by the through hole 171 and includes a side surface 170S disposed adjacent to the first end 121S1 of the second insulating layer 120.
  • the side surface 170S may refer to an inclined surface of the second protective layer 170 formed through the through hole 171 .
  • the side surface 170S may refer to an inner wall of the through hole 171 of the second protective layer 170 .
  • the width W2 of the top region 120T1 of the second insulating layer 120 is the width W2 of the side surface 170 of the second protective layer 170 and the inclined surface 121S of the second insulating layer 120. It may refer to the horizontal distance between the first ends 121S1 of .
  • the width W2 of the top region 120T1 of the second insulating layer 120 is smaller than 50 ⁇ m, a through hole 171 is formed in the second protective layer 170 (Solder resist opening). ) process, at least a portion of the second passivation layer 170 may vertically overlap the second cavity 121 .
  • the width W2 of the top region 120T1 of the second insulating layer 120 is smaller than 50 ⁇ m, at least a portion of the cavity 121 is covered with the second protective layer 170 . may cause a problem, and thus reliability in a chip mounting process may be deteriorated.
  • the width W2 of the top region 120T1 of the second insulating layer 120 is greater than 80 ⁇ m, the width of the dead region by the top region 120T1 increases, and thus the degree of integration of circuits decreases or , a problem of increasing the size of the circuit board may occur.
  • a second circuit pattern layer 140 is disposed on the second insulating layer 120, and the second circuit pattern layer 140 is the first end of the inclined surface 121S of the second insulating layer 120. It is spaced apart from (121S1) and does not vertically overlap the upper surface region (120T1) of the second insulating layer 120.
  • an adjacent pattern disposed closest to the first end 121S1 of the inclined surface 121S among the second circuit pattern layers 140 is included.
  • the adjacent pattern may be spaced apart from the first end 121S1 of the inclined surface 121S of the second insulating layer 120 by a predetermined distance.
  • the pattern disposed most adjacent to the side surface 170S of the second protective layer 170 is the second circuit pattern layer 170 and the side surface 170S of the second protective layer 170. They may be spaced apart by 1 interval W3.
  • the first interval W3 may mean a horizontal distance between the side surface 170S of the second passivation layer 170 and the side surface of the adjacent pattern closest thereto.
  • a first distance W3 between the adjacent pattern and the side surface 170S of the second protective layer 170 may satisfy a range of 55 ⁇ m to 95 ⁇ m.
  • the first distance W3 between the adjacent pattern and the side surface 170S of the second protective layer 170 may satisfy a range of 60 ⁇ m to 90 ⁇ m.
  • the first distance W3 between the adjacent pattern and the side surface 170S of the second protective layer 170 may satisfy a range of 65 ⁇ m to 85 ⁇ m.
  • the adjacent pattern is formed through the through hole ( 171) may vertically overlap, and through this, a problem in that the upper surface of the adjacent pattern is not covered with the second protective layer 170 may occur.
  • the upper surface of the adjacent pattern may be damaged due to various factors.
  • the surface roughness of the adjacent pattern may increase, and through this, signal transmission loss due to a skin effect may increase.
  • a problem may occur in that the adjacent pattern does not normally function as a signal wire, and thus an electrical reliability problem may occur.
  • the first distance W3 between the adjacent pattern and the side surface 170S of the second protective layer 170 is greater than 95 ⁇ m
  • the degree of integration of the circuit decreases and the size of the circuit board increases accordingly.
  • the first interval W3 may correspond to the interval of the dead area where the second circuit pattern layer 140 is not disposed.
  • the area of the dead region increases, and accordingly, a problem in that the degree of integration of a circuit decreases or the size of the circuit board increases may occur.
  • the width W1 between the first end 121S1 and the second end 121S2 of the inclined surface 121S of the second insulating layer 120 including the cavity 121 is managed. do.
  • the width W2 of the top region 120T1 of the second insulating layer 120 vertically overlapping the through hole 171 of the second protective layer 170 is managed.
  • the distance between the side surface 170S and the adjacent pattern disposed most adjacent to the side surface 170S of the second protective layer 170 among the second circuit pattern layer 140 is managed.
  • the first insulating layer and the second insulating layer are included.
  • the second insulating layer includes a cavity.
  • the second insulating layer includes a photosensitive material.
  • the cavity may be formed by performing a photolithography process on the second insulating layer.
  • the cavity may be selectively formed only in the second insulating layer within a range in which the first insulating layer is not damaged even without a stop layer.
  • a first circuit pattern layer is disposed between the first insulating layer and the second insulating layer.
  • the first circuit pattern layer includes a first pad portion vertically overlapping the cavity and a second pad portion not vertically overlapping the cavity.
  • the first circuit pattern layer includes a connection pattern part directly connecting the first pad part and the second pad part.
  • the connection pattern part may mean a trace of the first circuit pattern layer.
  • One end of the connection pattern part may be directly connected to the first pad part.
  • the other end of the connection pattern part may be directly connected to the second pad part.
  • the embodiment may have a structure in which the first pad part and the second pad part are directly connected to each other through the connection pattern part, thereby improving signal transmission characteristics or operation reliability.
  • a stop layer is required to form a cavity, and accordingly, a connection pattern portion as in the Example cannot be formed.
  • at least two penetration electrodes were required to connect the first pad part and the second pad part.
  • a gap between the first pad part and the second pad part is used by using a first through electrode vertically overlapping the first pad part and a second through electrode vertically overlapping the second pad part. are connected to each other
  • a signal path including the first through electrode and the second through electrode must additionally exist. There is a problem in that the signal line between the first pad part and the second pad part increases.
  • the first pad part 131 and the second pad part may be directly connected using the connection pattern part.
  • the connection pattern part it is possible to minimize the signal transmission distance between the first pad part and the second pad part.
  • a separate through electrode for connecting the first pad part and the second pad part is unnecessary, and accordingly, an additional circuit pattern layer can be disposed in a space corresponding to the through electrode. Circuit integration can be improved.
  • a signal transmission distance between the first pad part and the second pad part corresponds to the distance of the connection pattern part.
  • FIG. 5 is a diagram illustrating a circuit board according to a second embodiment.
  • a plurality of cavities may be formed in the second insulating layer 120 .
  • the second insulating layer 120 may include a first cavity 121 and a second cavity 122 spaced apart from the first cavity 121 in a horizontal direction.
  • first cavity 121 and the second cavity 122 may be spaced apart by a second distance W4.
  • the second insulating layer 120 includes a first end 121S1 of a first inclined surface 121S of the first cavity 121 adjacent to an upper surface of the second insulating layer 120 .
  • the second interval W4 may refer to a horizontal distance between the first end 121S1 and the third end 122S1.
  • the second interval W4 may satisfy a range of 100 ⁇ m to 150 ⁇ m.
  • the second interval W4 may satisfy a range of 105 ⁇ m to 145 ⁇ m.
  • the second interval W4 may satisfy a range of 110 ⁇ m to 150 ⁇ m.
  • the second circuit pattern layer is on the upper surface of the upper surface of the second insulating layer 120 between the first cavity 121 and the second cavity 122.
  • a space for arranging the 140 may not be provided, which may cause a problem in that the degree of integration of the circuit decreases.
  • the second interval W4 is smaller than 100 ⁇ m, a problem in cavity workability in which the first cavity 121 and the second cavity 122 are connected to each other may occur.
  • the second interval W4 is less than 100 ⁇ m, the distance between the first chip disposed in the first cavity 121 and the second chip disposed in the second cavity 122 decreases, , the operating characteristics due to mutual signal interference may be deteriorated through this.
  • the second interval W4 is larger than 150 ⁇ m, the distance between the first chip and the second chip increases, and accordingly, the length of the signal line connecting the first chip and the second chip increases. can increase And, when the length of the signal line increases, signal transmission loss increases, and thus signal characteristics may deteriorate.
  • FIG. 6 is a view showing a circuit board according to the third embodiment
  • FIG. 7 is a cross-sectional view of the circuit board according to the third embodiment taken in the direction A-A' of FIG. 2B.
  • the circuit board according to the third embodiment has a structure similar to that of the circuit board according to the first embodiment of FIG. 1
  • the position of the circuit pattern layer may be different.
  • the circuit board according to the second embodiment includes a first insulating layer 210, a second insulating layer 220, a first circuit pattern layer 230, a second circuit pattern layer 240, and a third circuit pattern.
  • a layer 250 , a first through electrode V1 , a second through electrode V2 , a first passivation layer 260 and a second passivation layer 270 may be included.
  • the first insulating layer 210 may include the same insulating material as the second insulating layer 220 .
  • the first insulating layer 210 may include a photosensitive material that is the same insulating material as the second insulating layer 220 .
  • the cavity 221 is formed by processing some of the insulating layers of the photosensitive material composed of a plurality of layers.
  • the circuit board may be manufactured through an embedded trace substrate (ETS) method.
  • ETS embedded trace substrate
  • the first circuit pattern layer 230 may protrude above the top surface of the first insulating layer 210 .
  • the first insulating layer 210 and the second insulating layer 220 include the same photosensitive material, and only the second insulating layer 220 is selectively processed to form a cavity 221.
  • the second insulating layer 220 is selectively processed from among the first insulating layer 210 and the second insulating layer 220 through a thinning method.
  • the thinning method may mean a method of reducing the thickness of the unexposed and uncured region by unexposed and uncured regions to be processed.
  • the second insulating layer 220 is not processed through the entirety of the second insulating layer 220, and only a part thereof is processed. Control process conditions and process time.
  • the bottom surface of the cavity 221 of the second insulating layer 220 in the embodiment may be positioned higher than the bottom surface of the first circuit pattern layer 230 .
  • the bottom surface of the cavity 221 of the second insulating layer 220 in a region vertically overlapping the cavity 221 is higher than the bottom surface of the first circuit pattern layer 230, It is positioned lower than the upper surface of the first circuit pattern layer 230 .
  • the second insulating layer 220 vertically overlaps the cavity 221 and may include a supporting insulating portion 220B. Also, an upper surface of the supporting insulating portion 220B may correspond to a bottom surface of the cavity 221 of the second insulating layer 220 .
  • the supporting insulating part 220B may be disposed between the first circuit pattern layers 230 in a region vertically overlapping the cavity 221 .
  • the first circuit pattern layer 230 protrudes from the upper surface of the first insulating layer 210 .
  • the cavity 221 of the second insulating layer 220 may be formed in a structure that does not pass through the second insulating layer 221 .
  • the first circuit pattern layer 230 includes a first pad part 231 and a connection pattern part 232 vertically overlapping the cavity 221 .
  • each of the first pad part 231 and the connection pattern part 232 may be configured in plurality.
  • the support insulation part 220B may be formed between a plurality of first pad parts, between a plurality of connection pattern parts, and between at least one first pad part and at least one connection pattern part. can be placed in between.
  • the supporting insulating part 220B may function to protect the first insulating layer 210 in the process of processing the cavity 221 .
  • connection pattern part 232 corresponds to a trace that is a fine pattern connecting the first pad part 231 and the second pad part 233 to each other.
  • the connection pattern part 232 may be formed due to various factors. Collapsing physical reliability problems may occur.
  • a supporting insulating portion 220B which is a part of the second insulating layer 220, is formed in a region vertically overlapping the cavity 221.
  • the support insulating part 220B also includes the first pad part 231 and the connection pattern part 232 vertically overlapped with the cavity 221.
  • the connection pattern part 232 may be supported by the support insulation part 220B in a region vertically overlapping the cavity 221, and thus, a physical reliability problem such as collapsing may be solved.
  • the thickness of the supporting insulation part 220B may be in the range of 20% to 95% of the thickness of the first circuit pattern layer 230 .
  • the thickness of the supporting insulating portion 220B may range from 25% to 90% of the thickness of the first circuit pattern layer 230 .
  • the thickness of the supporting insulation portion 220B may be 30% to 85% of the thickness of the first circuit pattern layer 230 .
  • the thickness of the supporting insulating part 220B is less than 20% of the thickness of the first circuit pattern layer 230, the first insulating layer 210 Even when the cavity 221 is formed, a problem may occur.
  • the connection pattern part 232 is stably formed in a region vertically overlapping the cavity 221. A problem of not being supported may occur, and through this, a physical reliability problem such as collapsing of the connection pattern part may occur due to various factors.
  • the support insulation portion 220B exceeds 95% of the thickness of the first circuit pattern layer 230, the support insulation portion 220B A problem may occur in which at least a part of the upper surface of the first pad part 231 is covered, and accordingly, an electrical reliability problem in which an electrical connection with a device mounted on the first pad part 231 is not normally made may occur. can happen
  • FIG. 8 is a diagram illustrating a circuit board according to a fourth embodiment.
  • the circuit board according to the fourth embodiment has a structure similar to that of the circuit board according to the third embodiment of FIGS. 6 and 7 , except that a third insulating layer is additionally included. there is
  • the circuit board according to the third embodiment includes a first insulating layer 310, a second insulating layer 320, a third insulating layer 380, a first circuit pattern layer 330, and a second circuit pattern layer.
  • a third circuit pattern layer 350, a fourth circuit pattern layer 390, a first through electrode V1, a second through electrode V2, a third through electrode V3, and a first protective layer 360 and a second protective layer 370 may be included.
  • the first insulating layer 310 may include the same insulating material as the second insulating layer 320 .
  • the first insulating layer 310 may include a photosensitive material that is the same insulating material as the second insulating layer 320 .
  • the third insulating layer 380 is disposed on the lower surface of the first insulating layer 310 .
  • the third insulating layer 380 may include an insulating material different from that of the first insulating layer 310 .
  • the third insulating layer 380 may include prepreg.
  • the circuit board when the insulating layer is made of only a photosensitive material, a problem may occur in the rigidity of the circuit board, and furthermore, bending characteristics may be deteriorated. This is because a component such as glass fiber does not exist in the insulating layer including the photosensitive material.
  • the third insulating layer 380 is additionally disposed under the first insulating layer 310 to improve the rigidity and bending characteristics of the circuit board.
  • FIG. 9 is a view showing a circuit board according to a fifth embodiment
  • FIG. 10 is a plan view in which some layers are removed from the circuit board of FIG. 9 .
  • the structure of the circuit board according to the first embodiment of FIG. 1 is similar to that of the circuit board, except that the material constituting the second insulating layer is different.
  • the circuit board according to the fifth embodiment includes a first insulating layer 410, a second insulating layer 420, a first circuit pattern layer 430, a second circuit pattern layer 440, and a third circuit pattern.
  • a layer 450 , a first through electrode V1 , a second through electrode V2 , a third through electrode V3 , a first passivation layer 460 and a second passivation layer 470 may be included.
  • the second insulating layer 420 may be made of an insulating material that does not contain glass fibers.
  • the second insulating layer 420 may include ABF (Ajinomoto build-up film) or RCC (Resin Coated Copper).
  • the cavity 421 formed in the second insulating layer 420 may be formed through a laser process.
  • the first width W1, the second width W2, and the first gap W3 described in FIG. to satisfy
  • the first circuit pattern layer 430 may have a structure different from that of the first circuit pattern layer of the first embodiment.
  • the first circuit pattern layer 130 of the first embodiment includes a first pad part 131 , a second pad part 133 , and a connection pattern part 132 .
  • the cavity 421 in the fifth embodiment is formed through a laser process and thus may not include the connection pattern portion.
  • the first circuit pattern layer 430 includes a first pad part 431 and a second pad part 433 .
  • the first circuit pattern layer 430 includes a third pad part 432 between the first pad part and the second pad part.
  • the third pad part 432 may vertically overlap an inclined surface of the cavity 421 of the second insulating layer 420 .
  • the third pad part 432 may be a laser stopper in a laser process of forming the cavity 421 .
  • the third pad part 432 may be disposed in a boundary area between the first area R1 and the second area R2.
  • the third pad part 432 may be formed surrounding the boundary area.
  • FIG. 11 is a diagram illustrating a first semiconductor package according to an embodiment.
  • the first semiconductor package includes a first circuit board.
  • the first circuit board may refer to any one of the circuit boards shown in FIGS. 1 and 5 to 9 .
  • description will be made on the assumption that the first circuit board is the circuit board shown in FIG. 1 .
  • the embodiment is not limited thereto, and the first circuit board may be composed of any one of the circuit boards of FIGS. 5 to 9 .
  • the first semiconductor package includes a first conductive coupling part 510 disposed on the first pad part 131 of the first circuit board.
  • the first conductive coupling part 510 may be disposed on each of the plurality of first pad parts 131 of the first circuit board.
  • the first conductive coupling part 510 may have a spherical shape.
  • the cross section of the first conductive coupling part 510 may include a circular shape or a semicircular shape.
  • the cross section of the first conductive coupling part 510 may have a partially or entirely rounded shape.
  • the cross-sectional shape of the first conductive coupling part 510 may have a flat surface on one side and a curved surface on the other side.
  • the first conductive coupling part 510 may be a solder ball, but is not limited thereto.
  • a chip 520 or an element 520 disposed on the first conductive coupling part 510 may be included.
  • the chip 520 may be a processor chip.
  • the chip 520 may be an application processor (AP) chip of any one of a central processor (eg, CPU), a graphic processor (eg, GPU), a digital signal processor, a cryptographic processor, a microprocessor, and a microcontroller. there is.
  • AP application processor
  • the lower surface of the chip 520 may include a terminal 525, and the terminal 525 connects to the first pad part 131 of the first circuit board through the first conductive coupling part 510. can be electrically connected.
  • a plurality of chips may be disposed on one circuit board while being spaced apart from each other by a predetermined interval.
  • the chip 520 may include a first chip and a second chip spaced apart from each other.
  • the first circuit board may include a plurality of cavities spaced apart in a width direction or a length direction.
  • the first chip and the second chip may be respectively disposed in the plurality of cavities.
  • at least one of the terminals of the first chip should be directly connected to at least one of the terminals of the second chip.
  • the embodiment includes a connection pattern part directly connected to the first pad part disposed in the cavity.
  • a terminal of the first chip and a terminal of the second chip may be directly connected through the connection pattern part.
  • connection pattern part may include a first portion vertically overlapping a first cavity in which the first chip is disposed, a second portion vertically overlapping a second cavity in which the second chip is disposed, and A third portion connecting the first portion and the second portion and not vertically overlapping the first and second cavities may be included.
  • a plurality of chips may be directly connected without through electrodes by using the structure of the connection pattern part.
  • the first chip and the second chip may be application processor (AP) chips of different types.
  • AP application processor
  • the first semiconductor package includes a second conductive coupling part 430 disposed in the opening of the first protective layer 170 .
  • the second conductive coupling part 430 may be a solder ball, but is not limited thereto.
  • the top of the second conductive coupling part 430 may be positioned lower than the top of the chip 420 .
  • the second conductive coupling part is used to couple the second circuit board to the first circuit board, and at this time, the second conductive coupling part is positioned higher than the chip. This is to prevent the chip 420 from being damaged by the second circuit board when the second circuit board is coupled.
  • the second conductive coupling part 430 in the embodiment is located lower than the top of the chip 420 . And, in the embodiment, even if the second conductive coupling portion 430 is positioned lower than the chip 420, the chip 420 is coupled to the second circuit board on the second conductive coupling portion 430. ) can be prevented from being damaged.
  • a third conductive coupling part 440 disposed in the opening of the first protective layer 160 is included.
  • the third conductive coupling part 440 may be for coupling the first semiconductor package and a main board (or motherboard) of an external device.
  • FIG. 12 is a diagram illustrating a second semiconductor package according to an embodiment.
  • the second semiconductor package according to the embodiment further includes a second circuit board 600 coupled to the first semiconductor package of FIG. 11 .
  • the second circuit board 600 may be an interposer board.
  • the second circuit board 600 includes a plurality of insulating layers.
  • the second circuit board 600 may include a first insulating layer 610 and a second insulating layer 620 .
  • the second circuit board 600 may include circuit pattern layers 630 , 640 , and 650 disposed on surfaces of the first insulating layer 610 and the second insulating layer 620 .
  • the circuit pattern layers 630 , 640 , and 650 of the second circuit board 600 may be formed to meet the terminal specifications between the first circuit board and a memory board (not shown).
  • the width or pitch of the pads of the second circuit pattern layers of the first circuit board may be different from the width or pitch of the pads of the memory substrate.
  • the second circuit board 600 may be disposed between the first circuit board having the above difference and the memory board to electrically connect them.
  • the second circuit board 600 may include a second cavity 611 .
  • the second cavity 611 of the second circuit board 600 may vertically overlap the cavity 121 of the first circuit board.
  • the second cavity 611 may be formed passing through the first insulating layer 610 of the second circuit board 600 facing the first circuit board.
  • the chip 520 mounted on the first circuit board may be disposed in the second cavity 611 of the second circuit board 600 . Accordingly, in the embodiment, the height of the second conductive coupling part 630 may be reduced by the depth corresponding to the second cavity 611, and thus the overall thickness of the second semiconductor package may be reduced.
  • the first insulating layer 610 of the second circuit board 600 may include a prepreg, or may include a PID of a photosensitive material differently. Also, when the first insulating layer 610 of the second circuit board 600 includes prepreg, the second cavity 611 may be formed through a laser process. Also, when the first insulating layer 610 of the second circuit board 600 includes a PID, the second cavity 611 may be formed through a photolithography process.
  • cavities vertically overlapping each substrate are formed.
  • the chips mounted on the semiconductor package may be respectively disposed in cavities respectively formed in the different substrates. For example, a portion of the chip may be disposed in a first cavity formed on a first circuit board, and a remaining portion may be disposed in a second cavity formed on a second circuit board.
  • the overall thickness of the semiconductor package may be reduced.
  • FIG. 13 is a diagram illustrating a third semiconductor package according to an embodiment.
  • the third semiconductor package has a structure in which a memory substrate is additionally coupled to the second semiconductor package.
  • the memory substrate includes an insulating layer 710 and circuit pattern layers 720 and 730 .
  • a memory chip 740 may be attached to the insulating layer 710 of the memory substrate.
  • an adhesive layer (not shown) may be additionally disposed between the insulating layer 710 and the memory chip 740 .
  • the memory substrate may include a connecting member 750 electrically connecting the circuit pattern layers 720 and 730 and the terminal 745 of the memory chip 740 .
  • the connection member 750 may be a wire, but is not limited thereto.
  • FIG. 14 is a diagram illustrating a fourth semiconductor package according to an embodiment.
  • a fourth semiconductor package may have a structure in which a memory substrate is directly coupled to the first semiconductor package of FIG. 11 .
  • the pad specification of the memory board corresponds to the pad specification of the first circuit board, and accordingly, a memory board serving as a second circuit board can be directly coupled to the first circuit board. do.
  • the memory substrate may include a plurality of insulating layers.
  • the memory substrate may include a first insulating layer 810 and a second insulating layer 820 .
  • the memory substrate may include circuit pattern layers 830 , 840 , and 850 disposed on surfaces of the first insulating layer 810 and the second insulating layer 820 .
  • the circuit pattern layers 830 , 840 , and 850 of the memory substrate may connect the chip 520 mounted on the first circuit board and the memory chip mounted on the memory board.
  • the memory substrate may include a second cavity.
  • the cavity of the memory substrate may vertically overlap the cavity 121 of the first circuit board.
  • the second cavity of the memory substrate may be formed through the first insulating layer 810 of the memory substrate facing the first circuit board.
  • the chip 520 mounted on the first circuit board according to the embodiment may be disposed in the second cavity of the memory board. Accordingly, in the embodiment, the height of the second conductive coupling part 530 may be reduced by the depth corresponding to the second cavity, and thus the overall thickness of the fourth semiconductor package may be reduced.
  • the first insulating layer 810 of the memory substrate may include a prepreg, or may include a PID of a photosensitive material differently.
  • the second cavity may be formed through a laser process.
  • the first insulating layer 810 of the memory substrate includes a PID
  • the second cavity may be formed through a photolithography process.
  • 15A to 15J are diagrams illustrating a manufacturing method of the circuit board shown in FIG. 2 in order of processes.
  • circuit board of FIG. 1 a manufacturing method of the circuit board of FIG. 1 will be described.
  • circuit boards of FIGS. 5 to 9 may be manufactured using the same method.
  • basic materials for manufacturing a circuit board may be prepared.
  • a carrier board may be prepared.
  • the carrier board may include a carrier insulating layer CB1 and a carrier metal layer CB2 disposed on at least one surface of the carrier insulating layer CB1.
  • the carrier metal layer CB2 may be formed by electroless plating on the surface of the carrier insulating layer CB1.
  • the carrier board may be CCL (Copper Clad Laminate).
  • a process of applying a dry film DF1 to the lower surface of the carrier metal layer CB2 may be performed.
  • a process of forming at least one opening in the dry film DF1 may be performed.
  • a process of forming an opening vertically overlapping with a region where the first circuit pattern layer 130 is to be formed in the lower surface of the carrier metal layer CB2 may be performed on the dry film DF1. there is.
  • a process of forming the first circuit pattern layer 130 in the opening of the dry film DF1 may be performed.
  • the first circuit pattern layer 130 filling the opening of the dry film DF1 may be formed by electroplating the carrier metal layer CB2 as a seed layer.
  • a process of forming the first insulating layer 110 on the lower surface of the carrier metal layer CB2 and the lower surface of the first circuit pattern layer 130 may be performed.
  • the first insulating layer 110 may be prepreg.
  • a process of forming a through hole VH1 in the first insulating layer 110 may be performed.
  • a process of forming a first through hole VH1 vertically overlapping an area where the first through electrode V1 is to be disposed may be performed by laser processing the first insulating layer 110 . there is.
  • the first through hole VH1 is filled with a conductive material to form the first through electrode V1, and the first insulating layer 110 A process of forming the third circuit pattern layer 150 on the lower surface of ) may be performed.
  • a process of removing the carrier board may be performed.
  • a process of separating the carrier insulating layer CB1 from the carrier metal layer CB2 may be performed on the carrier board.
  • a process of etching the carrier metal layer CB2 may be performed.
  • the second insulating layer 120 may include a photosensitive material.
  • a process of exposing and curing the second insulating layer 120 may be performed.
  • the rest of the second insulating layer 120 except for the area NE1 where the second through electrode V2 is to be disposed and the area NE2 where the cavity 121 is to be formed is exposed, Accordingly, a process of curing the exposed area may be performed.
  • a process of forming the second through hole VH2 and the cavity 121 may be performed by developing the areas NE1 and NE2 in which the exposure and curing are not performed. there is.
  • the developing process is a process of removing the unexposed area using an organic alkaline compound containing tetramethylammonium hydroxide (TMAH) or trimethyl-2-hydroxyethylammonium hydroxide (choline).
  • TMAH tetramethylammonium hydroxide
  • choline trimethyl-2-hydroxyethylammonium hydroxide
  • the second through hole VH2 and the cavity 121 may be formed in the second insulating layer 120 .
  • the inside of the second through hole VH2 is filled with a conductive material to form a second through electrode V2, and the upper surface of the second insulating layer 120 is formed.
  • a process of forming the second circuit pattern layer 140 may be performed.
  • a first protective layer 160 is formed on the lower surface of the first insulating layer 110, and a second protective layer is formed on the upper surface of the second insulating layer 120.
  • a process of forming 170 may proceed.
  • circuit board having the characteristics of the above-described invention when used in IT devices or home appliances such as smart phones, server computers, TVs, etc., functions such as signal transmission or power supply can be stably performed.
  • a circuit board having the characteristics of the present invention when a circuit board having the characteristics of the present invention performs a semiconductor package function, it can function to safely protect a semiconductor chip from external moisture or contaminants, and can prevent leakage current or electrical short circuit between terminals. Alternatively, it is possible to solve the problem of electrical opening of terminals supplied to the semiconductor chip.
  • the circuit board having the characteristics of the above-described invention can maintain the stable function of the IT device or home appliance, so that the entire product and the circuit board to which the present invention is applied can achieve functional integrity or technical interoperability with each other.
  • the circuit board having the characteristics of the above-described invention is used in a transportation device such as a vehicle, it is possible to solve the problem of distortion of signals transmitted to the transportation device, or to safely protect a semiconductor chip that controls the transportation device from the outside, and to prevent leaks.
  • the stability of the transportation device can be further improved by solving the problem of electrical short circuit between currents or terminals or electrical openness of terminals supplying semiconductor chips. Therefore, the transport device and the circuit board to which the present invention is applied can achieve functional integrity or technical interoperability with each other.

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Abstract

실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치되고, 제1 캐비티를 구비한 제2 절연층을 포함하고, 상기 제1 회로 패턴층은, 상기 제1 캐비티의 내측에 배치된 제1 부분 및 상기 제1 부분으로부터 상기 제1 캐비티의 외측으로 연장된 제2 부분을 포함하는 연결 패턴부를 포함한다.

Description

회로기판
실시 예는 회로 기판 및 이를 포함하는 반도체 패키지에 관한 것이다.
전기/전자 제품의 고성능화가 진행됨에 따라, 한정된 크기의 기판에 더 많은 수의 패키지를 부착하기 위한 기술들이 제안 및 연구되고 있다. 다만, 일반적인 패키지는 하나의 반도체 칩이 탑재되는 것을 기본으로 하기 때문에, 원하는 성능을 얻는데 한계가 있다.
일반적인 반도체 패키지는 프로세서 칩이 배치된 프로세서 패키지와, 메모리 칩이 부착된 메모리 패키지가 하나로 연결된 형태를 가진다. 이러한 반도체 패키지는 프로세서 칩과 메모리 칩이 하나의 패키지로 통합된 구조를 가질 수 있고, 이를 통해 칩의 실장 면적을 줄이고, 짧은 패스를 통해 고속 신호 전송이 가능한 장점이 있다.
이러한 장점으로 인해, 상기와 같은 반도체 패키지는 모바일 기기 등에 많이 적용되고 있다.
한편, 최근 들어 모바일 기기와 같은 전자기기의 고사양화, HBM(High Bandwidth Memory) 채용 등으로, 패키지의 사이즈가 커지고 있으며, 이에 따른 인터포져를 포함한 반도체 패키지가 주로 사용되고 있다. 이때, 상기 인터포져는 실리콘 기판으로 구성된다.
그러나, 실리콘 기판과 같은 인터포져의 경우, 인터포져를 제조하기 위한 재료적인 비용이 클 뿐만 아니라, TSV(Through Silicon Via) 형성이 복잡하고 비용도 크다는 문제점이 있다.
또한, 종래에는 반도체 패키지로 실리콘계 인터커넥트 브리지를 포함하는 기판이 사용되고 있다. 다만, 실리콘계 인터커넥트 브리지의 경우, 브리지의 실리콘 재료와 기판의 올가닉 재료 간의 CTE(Coefficient of Thermal Expansion) 미스매치에 의한 신뢰성 이슈가 존재하며, 파워 인테그리티(Power Integrity) 특성이 저하되는 문제가 있다.
실시 예에서는 새로운 구조의 회로 기판 및 이를 포함하는 반도체 패키지를 제공할 수 있도록 한다.
또한, 실시 예에서는 슬림화된 구조를 가지는 회로 기판 및 이를 포함하는 반도체 패키지를 제공할 수 있도록 한다.
또한, 실시 예에서는 최적의 물리적 신뢰성 및 전기적 신뢰성을 가진 캐비티를 포함하는 회로 기판 및 이를 포함하는 반도체 패키지를 제공할 수 있도록 한다.
또한, 실시 예에서는 소자와 연결되는 신호 연결 라인의 길이를 최소화할 수 있는 회로 기판 및 이를 포함하는 반도체 패키지를 제공할 수 있도록 한다.
제안되는 실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 제안되는 실시 예가 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 회로 기판은 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및 상기 제1 회로 패턴층 상에 배치되고, 제1 캐비티를 구비한 제2 절연층을 포함하고, 상기 제1 회로 패턴층은, 상기 제1 캐비티와 수직으로 중첩된 제1 패드부; 상기 제1 캐비티와 수직으로 중첩되지 않는 제2 패드부; 및 상기 제1 패드부 및 제2 패드부 사이에 배치된, 연결 패턴부를 포함하고, 상기 연결 패턴부는, 상기 제1 캐비티의 내측에 배치되고 상기 제1 패드부에 연결된 제1 부분과, 상기 제1 캐비티의 외측에 배치되고 상기 제2 패드부에 연결된 제2 부분을 포함한다.
또한, 상기 연결 패턴부의 상기 제1 부분의 상면은 상기 제1 캐비티와 수직으로 중첩되고, 상기 제2 절연층과 접촉하지 않으며, 상기 연결 패턴부의 상기 제2 부분의 상면은 상기 제1 캐비티와 수직으로 중첩되지 않고 상기 제2 절연층과 접촉한다.
또한, 상기 연결 패턴부, 상기 제1 패드부 및 상기 제2 패드부 각각은 수평 방향으로 상호 중첩된다.
또한, 상기 연결 패턴부의 폭은, 상기 제1 및 제2 패드부 각각의 폭보다 작다.
또한, 상기 연결 패턴부는 제1 평면 형상을 가지고, 상기 제1 패드부 및 상기 제2 패드부 각각은 상기 제1 평면 형상과 다른 제2 평면 형상을 가진다.
또한, 상기 제2 절연층은, 상기 제1 절연층을 향할수록 폭이 감소하는 상기 제1 캐비티의 제1 경사면을 포함하고, 상기 제1 경사면은, 상기 제1 캐비티의 일측에서, 상기 제2 절연층의 상면에 인접하게 위치한 제1 단부와, 상기 제1 캐비티의 상기 일측에서, 상기 제2 절연층의 하면에 인접한 제2 단부를 포함하고, 상기 제1 단부와 상기 제2 단부 사이의 수평 거리는 0.1㎛ 내지 25㎛ 범위를 만족한다.
또한, 상기 회로 기판은 상기 제2 절연층 상에 배치되고, 상기 제1 캐비티와 수직으로 중첩되는 관통 홀을 포함하는 보호층을 포함한다.
또한, 상기 보호층의 관통 홀의 폭은, 상기 제1 캐비티의 전체 영역 중 상기 제2 절연층의 상면과 인접한 영역에서의 폭보다 크다.
또한, 상기 제2 절연층은, 상기 제1 경사면의 상기 제1 단부와 인접하고, 상기 보호층의 관통 홀과 수직으로 중첩되는 제1 상면을 포함하고, 상기 제1 상면의 폭은 상기 제1 단부 및 상기 제1 단부와 인접한 상기 보호층의 관통홀의 내벽 사이의 수평 거리이고, 50㎛ 내지 80㎛ 범위를 만족한다.
또한, 상기 회로 기판은 상기 제2 절연층 상에 배치된 제2 회로 패턴층을 포함하고, 상기 제2 회로 패턴층 중 상기 제1 단부와 가장 인접하게 배치된 패턴은, 상기 보호층의 관통 홀의 내벽으로부터 55㎛ 내지 95㎛ 범위의 간격만큼 이격된다.
또한, 상기 제2 절연층은, 상기 제1 캐비티와 수평 방향으로 이격되고, 상기 제1 절연층을 향할수록 폭이 감소하는 제2 경사면의 제2 캐비티를 포함하고, 상기 제2 경사면은, 상기 제2 절연층의 상면 및 상기 제1 경사면의 상기 제1 단부에 인접한 제3 단부를 포함하고, 상기 제1 단부와 상기 제3 단부 사이의 간격은 100㎛ 내지 150㎛ 범위를 만족한다.
또한, 상기 제1 절연층은 프리프레그를 포함하고, 상기 제2 절연층은 PID(Photoimageable dielectics)를 포함한다.
또한, 상기 제1 절연층은 프리프레그를 포함하고, 상기 제2 절연층은 ABF(Ajinomoto build-up film) 또는 RCC(Resin Coated Copper)를 포함한다.
또한, 상기 연결 패턴부의 상기 제2 부분의 적어도 일부는 상기 제1 캐비티의 상기 제1 경사면과 수직으로 중첩된다.
또한, 상기 제1 절연층 및 상기 제2 절연층은 동일한 제1 절연 물질을 포함하고, 상기 제1 절연 물질은 PID(Photoimageable dielectics)를 포함하고, 상기 제1 캐비티의 바닥면은, 상기 제1 회로 패턴층의 하면보다 높게 위치하고, 상기 제1 회로 패턴층의 상면보다 낮게 위치한다.
또한, 상기 회로 기판은 상기 제2 절연층 아래에 배치된 제3 절연층을 포함하고, 상기 제3 절연층은 상기 제1 및 제2 절연층과 다른 제2 절연물질을 포함하고, 상기 제2 절연물질은 프리프레그를 포함한다.
한편, 실시 예에 따른 반도체 패키지는 제1 캐비티를 포함하는 제1 회로 기판; 및 상기 제1 캐비티와 수직으로 중첩되는 제2 캐비티를 포함하고, 상기 제1 회로 기판 상에 결합되는 제2 회로 기판;을 포함하고, 상기 제1 회로 기판은, 제1 절연층; 상기 제1 절연층 상에 배치된 제1 회로 패턴층; 상기 제1 절연층 및 상기 제1 회로 패턴층 상에 배치되고, 제1 캐비티를 포함하는 제2 절연층; 및 상기 제2 절연층 상에 배치된 제2 회로 패턴층; 상기 제1 회로 패턴층 중 상기 제1 캐비티와 수직으로 중첩된 제1 회로 패턴층 상에 배치되는 제1 도전성 결합부; 상기 제1 도전성 결합부 상에 배치된 프로세서 칩; 상기 제2 회로 패턴층 상에 배치되고, 상기 제2 회로 기판과 결합되는 제2 도전성 결합부를 포함하고, 상기 제2 절연층은, 상기 제1 절연층을 향할수록 폭이 감소하는 상기 제1 캐비티의 제1 경사면을 포함하고, 상기 제1 경사면은, 상기 제1 캐비티의 일측에서 상기 제2 절연층의 상면에 인접한 제1 단부와, 상기 제1 캐비티의 상기 일측에서 상기 제2 절연층의 하면에 인접한 제2 단부를 포함하고, 상기 제1 단부와 상기 제2 단부 사이의 수평 거리는 0.1㎛ 내지 25㎛ 범위를 만족한다.
또한, 상기 제1 회로 기판은, 상기 제2 절연층 상에 배치되고, 상기 제1 캐비티와 수직으로 중첩되는 관통 홀을 포함하는 보호층을 포함하고, 상기 보호층의 관통 홀의 폭은, 상기 제1 캐비티의 전체 영역 중 상기 제2 절연층의 상면과 인접한 영역에서의 폭보다 크며, 상기 제2 절연층은 상기 제1 경사면의 상기 제1 단부와 인접하고, 상기 보호층의 관통 홀과 수직으로 중첩되는 제1 상면을 포함하고, 상기 제1 상면의 폭은 상기 제1 단부 및 상기 제1 단부와 인접한 상기 보호층의 관통 홀의 내벽 사이의 수평 거리이고, 50㎛ 내지 80㎛ 범위를 만족한다.
또한, 상기 제2 회로 패턴층 중 상기 제1 단부와 가장 인접하게 배치된 패턴은, 상기 제1 단부로부터 55㎛ 내지 95㎛ 범위의 간격만큼 이격된다.
또한, 상기 프로세서 칩의 적어도 일부는 상기 제2 캐비티 내에 배치되고, 상기 프로세서 칩의 최상단은, 상기 제2 도전성 결합부의 최상단보다 높게 위치한다.
또한, 상기 반도체 패키지는 상기 제2 회로 기판 상에 배치되는 제3 회로 기판을 포함하고, 상기 제3 회로 기판은 메모리 칩을 포함하며, 상기 제2 회로 기판은, 상기 제1 회로 기판과 상기 제3 회로 기판 사이를 연결하는 인터포져 기판이다.
또한, 상기 반도체 패키지는 상기 제2 회로 기판에 실장된 메모리 칩을 포함하고, 상기 제2 회로 기판은 상기 제1 회로 기판과 연결되는 메모리 기판이다.
또한, 상기 제1 캐비티는 길이 방향 또는 폭 방향으로 이격되는 제1-1 캐비티 및 제1-2 캐비티를 포함하고, 상기 프로세서 칩은, 상기 제1-1 캐비티 내에 배치되는 제1 프로세서 칩과, 상기 제1-2 캐비티 내에 배치되는 제2 프로세서 칩을 포함하고, 상기 제1-1 캐비티 및 상기 제1-2 캐비티는 100㎛ 내지 150㎛ 범위의 간격만큼 이격된다.
나아가, 실시 예에서는 제1 절연층 및 제2 절연층을 포함한다. 이때, 상기 제2 절연층은 캐비티를 포함한다. 이때, 상기 캐비티를 포함하는 상기 제2 절연층의 경사면의 제1 단부와 제2 단부 사이의 폭을 관리한다. 또한, 실시 예에서는 상기 제2 절연층 상에 배치되는 상기 캐비티와 수직으로 중첩되는 관통 홀을 포함하는 보호층을 포함한다. 그리고 실시 예에서는 상기 보호층의 관통 홀과 수직으로 중첩되는 상기 제2 절연층의 상면 영역의 폭을 관리한다. 또한, 실시 예에서는 상기 제2 절연층 상에 배치되는 제2 회로 패턴층 중 상기 관통 홀과 가장 인접하게 배치된 인접 패턴과 상기 보호층의 측면 사이의 간격을 관리한다. 이를 통해, 실시 예에서는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시키면서, 회로 집적도를 향상시킬 수 있고, 이를 통해 회로 기판의 사이즈를 슬림화할 수 있다.
한편, 상기 제2 절연층은 감광성 물질을 포함한다. 이에 따라, 상기 캐비티는 상기 제2 절연층에 포토리소그래피 공정을 진행하는 것에 의해 형성할 수 있다. 이때, 실시 예에서는 스톱 레이어 없이도 상기 제1 절연층에 손상이 가지 않는 범위 내에서, 상기 제2 절연층에만 선택적으로 캐비티를 형성할 수 있다. 이때, 상기 제1 절연층과 제2 절연층 사이에는 제1 회로 패턴층이 배치된다. 상기 제1 회로 패턴층은 상기 캐비티와 수직으로 중첩된 제1 패드부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 패드부를 포함한다. 그리고, 상기 제1 회로 패턴층은 상기 제1 패드부와 제2 패드부 사이를 직접 연결하는 연결 패턴부를 포함한다. 상기 연결 패턴부는 상기 제1 회로 패턴층의 트레이스를 의미할 수 있다. 상기 연결 패턴부의 일단은 상기 제1 패드부와 직접 연결될 수 있다. 또한, 상기 연결 패턴부의 타단은 상기 제2 패드부와 직접 연결될 수 있다.
이를 통해, 실시 예서는 상기 제1 패드부와 제2 패드부가 상기 연결 패턴부를 통해 상호 직접 연결되는 구조를 가질 수 있고, 이에 따른 신호 전달 특성이나 동작 신뢰성을 향상시킬 수 있다.
예를 들어, 비교 예에서는 캐비티 형성을 위해 스톱 레이어가 필요하며, 이에 따라 실시 예와 같은 연결 패턴부를 형성할 수 없었다. 이에 따라 비교 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 적어도 2개의 관통 전극이 필요하였다. 예를 들어, 비교 예에서는 상기 제1 패드부와 수직으로 중첩되는 제1 관통 전극, 상기 제2 패드부와 수직으로 중첩되는 제2 관통 전극을 이용하여 상기 제1 패드부와 제2 패드부 사이가 서로 연결되었다. 이에 따라, 비교 예에서는 실시 예 대비, 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 상기 제1 관통 전극 및 제2 관통 전극을 포함하는 신호 경로가 추가로 존재해야 하며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 라인이 증가하는 문제가 있다.
이에 반하여, 실시 예에서는 상기 연결 패턴부를 이용하여 상기 제1 패드부(131) 및 제2 패드부 사이를 직접 연결할 수 있다. 이를 통해 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위한 별도의 관통 전극이 불필요하며, 이에 따라 상기 관통 전극에 대응하는 공간에 추가적인 회로 패턴층의 배치가 가능하며, 이를 통한 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리가 상기 연결 패턴부의 거리에 대응한다. 이를 통해, 실시 예에서는 비교 예 대비, 상기 신호 전달 거리에서 적어도 2개의 관통 전극을 포함하는 경로에 대응하는 거리를 줄일 수 있으며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 나아가 실시 예에서는 상기 제1 패드부 및 제2 패드부 사이의 신호 전달 거리를 줄임에 따라, 상기 신호 전달 거리에 비례하여 증가하는 노이즈 영향을 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 특성을 향상시킬 수 있으며, 나아가 상기 회로 기판의 동작 신뢰성을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이다.
도 2a는 도 1의 회로 기판에서 일부 구성이 제거된 평면도이다.
도 2b는 도 2a에서 제2 절연층이 배치된 상태에서의 제1 회로 패턴층을 나타낸 평면도이다.
도 3은 도 1의 회로 기판의 캐비티 영역을 확대한 확대도이다.
도 4a는 제1 비교 예의 캐비티를 포함하는 회로 기판의 단면도이다.
도 4b는 도 4a의 회로 기판의 평면도이다.
도 4c는 제2 비교 예의 캐비티를 포함하는 회로 기판의 단면도이다.
도 5는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 6은 제3 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 7은 제3 실시 예의 회로 기판에 대한 도 2b의 A-A' 방향으로의 단면도이다.
도 8은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 9는 제5 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 10은 도 9의 회로 기판에서 일부 층이 제거된 평면도이다.
도 11은 실시 예에 따른 제1 반도체 패키지를 나타낸 도면이다.
도 12는 실시 예에 따른 제2 반도체 패키지를 나타낸 도면이다.
도 13은 실시 예에 따른 제3 반도체 패키지를 나타낸 도면이다.
도 14는 실시 예에 따른 제4 반도체 패키지를 나타낸 도면이다.
도 15a 내지 도 15j는 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다.
또한, 본 발명의 실시 예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, "A 및(와) B, C중 적어도 하나(또는 한 개 이상)"로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다.
이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만 아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다.
또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만 아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한, "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
-전자 디바이스-
실시 예의 설명에 앞서, 실시 예의 반도체 패키지를 포함하는 전자 디바이스에 대해 간략하게 설명하기로 한다. 전자 디바이스는 메인 보드(미도시)를 포함한다. 상기 메인 보드는 다양한 부품들과 물리적 및/또는 전기적으로 연결될 수 있다. 예를 들어, 메인 보드는 실시 예의 반도체 패키지와 연결될 수 있다. 상기 반도체 패키지에는 다양한 칩이 실장될 수 있다. 크게, 상기 반도체 패키지에는, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩과, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩과, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 실장될 수 있다.
그리고, 실시 예에서는 상기 전자 디바이스의 메인 보드와 연결되는 반도체 패키지의 두께를 감소하면서, 하나의 기판에 서로 다른 종류의 적어도 2개의 칩을 실장할 수 있는 반도체 패키지를 제공한다.
이때, 상기 전자 디바이스는 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
실시 예
이하에서는 실시 예에 따른 회로 기판 및 상기 회로 기판을 포함하는 반도체 패키지에 대해 구체적으로 설명하기로 한다.
도 1은 제1 실시 예에 따른 회로 기판을 나타낸 단면도이고, 도 2a는 도 1의 회로 기판에서 일부 구성이 제거된 평면도이고, 도 2b는 도 2a에서 제2 절연층이 배치된 상태에서의 제1 회로 패턴층을 나타낸 평면도이며, 도 3은 도 1의 회로 기판의 캐비티 영역을 확대한 확대도이다. 또한, 도 4a는 제1 비교 예의 캐비티를 포함하는 회로 기판의 단면도이고, 도 4b는 도 4a의 회로 기판의 평면도이며, 도 4c는 제2 비교 예의 캐비티를 포함하는 회로 기판의 단면도이다.
이하에서는 도 1 내지 도 4c를 참조하여 실시 예에 따른 캐비티를 포함하는 회로 기판에 대해 구체적으로 설명하기로 한다.
실시 예의 회로 기판은 복수의 절연층을 포함한다. 여기에서, 복수의 절연층 각각은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층으로 구성될 수 있다.
구체적으로, 회로 기판은 제1 절연층(110) 및 제2 절연층(120)을 포함한다.
상기 제1 절연층(110)은 도 2에 도시된 바와 같이 단층 구조를 가질 수 있고, 이와 다르게 복수의 층 구조를 가질 수 있다.
또한, 제2 절연층(120)은 상기 제1 절연층(110) 상에 배치된다. 상기 제2 절연층(120)은 단층 구조를 가질 수 있고, 이와 다르게 복수의 층 구조를 가질 수 있다.
제1 실시 예에서, 상기 제1 절연층(110)과 제2 절연층(120)은 서로 다른 절연물질을 포함할 수 있다.
예를 들어, 제1 절연층(110)은 제1 절연 물질을 포함할 수 있고, 제2 절연층(120)은 상기 제1 절연층(110)과 다른 제2 절연 물질을 포함할 수 있다.
예를 들어, 상기 제1 절연층(110)을 구성하는 제1 절연 물질은 프리프레그(PPG, prepreg)를 포함할 수 있다. 상기 프리프레그는 유리 섬유 실(glass yarn)으로 직조된 글라스 패브릭(glass fabric)과 같은 직물 시트(fabric sheet) 형태의 섬유층에 에폭시 수지 등을 함침한 후 열 압착을 진행함으로써 형성될 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 절연층(110)을 구성하는 프리프레그는 탄소 섬유 실로 직조된 직물 시트 형태의 섬유층을 포함할 수 있을 것이다.
상기 제1 절연층(110)은 수지 및 상기 수지 내에 배치되는 강화 섬유를 포함할 수 있다. 상기 수지는 에폭시 수지일 수 있으나, 이에 한정되는 것은 아니다. 상기 수지는 에폭시 수지에 특별히 제한되지 않으며, 예를 들어 분자 내에 에폭시기가 1개 이상 포함될 수 있고, 이와 다르게 에폭시계가 2개 이상 포함될 수 있으며, 이와 다르게 에폭시계가 4개 이상 포함될 수 있을 것이다. 또한, 상기 제1 절연층(110)의 수지는 나프탈렌(naphthalene)기를 포함될 수 있으며, 예를 들어, 방향족 아민형일 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 수지는 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 페놀 노볼락형 에폭시 수지, 알킬페놀 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 아르알킬형 에폭시 수지, 디사이클로펜타디엔형 에폭시 수지, 나프탈렌형 에폭시 수지, 나프톨형 에폭시 수지, 페놀류와 페놀성 히드록실기를 갖는 방향족 알데히드와의 축합물의 에폭시 수지, 비페닐아르알킬형 에폭시 수지, 플루오렌형 에폭시 수지, 크산텐형 에폭시 수지, 트리글리시딜이소시아누레이트, 고무 변성형 에폭시 수지 및 인(phosphorous)계 에폭시 수지 등을 들 수 있으며, 나프탈렌계 에폭시 수지, 비스페놀 A형 에폭시 수지, 페놀 노볼락 에폭시 수지, 크레졸 노볼락 에폭시 수지, 고무 변성형 에폭시 수지, 및 인(phosphorous)계 에폭시 수지를 포함할 수 있다. 또한, 상기 강화 섬유는 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다. 상기 강화 섬유는 상기 수지 내에서, 평면 방향으로 서로 교차하는 형태로 배열될 수 있다.
한편, 상기 유리 섬유, 탄소 섬유, 아라미드 섬유(예를 들어, 아라미드 계열의 유기 재료), 나일론(nylon), 실리카(silica) 계열의 무기 재료 또는 티타니아(titania) 계열의 무기 재료가 사용될 수 있다.
상기 제2 절연층(120)을 구성하는 제2 절연 물질은 상기 제1 절연물질과 다르다. 예를 들어, 상기 제2 절연층(120)은 감광성 물질을 포함할 수 있다. 일 예로, 상기 제2 절연층(120)을 구성하는 제2 절연 물질은 PID(Photo Imagable Dielectric))를 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제2 절연층(120)을 구성하는 제2 절연 물질은, 포토리소그래피(Photolithography) 공정을 통해 관통전극의 형상을 위한 관통 홀(미도시)이나, 소자 실장을 위한 캐비티를 형성할 수 있는 감광성 물질이라면, 모두 이에 포함될 수 있을 것이다.
상기 제1 절연층(110) 및 제2 절연층(120)은 각각 10㎛ 내지 60㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(110) 및 제2 절연층(120)은 각각 15㎛ 내지 55㎛의 범위의 두께를 가질 수 있다. 예를 들어, 상기 제1 절연층(110) 및 제2 절연층(120)은 각각 20㎛ 내지 50㎛의 범위의 두께를 가질 수 있다. 상기 제1 절연층(110) 및 제2 절연층(120)의 두께가 10㎛ 미만이면, 회로 기판에 포함된 회로 패턴층이 안정적으로 보호되지 않을 수 있다. 상기 제1 절연층(110) 및 제2 절연층(120)의 각각의 두께가 60㎛를 초과하면, 회로 기판의 전체적인 두께가 증가할 수 있다. 또한, 상기 제1 절연층(110) 및 제2 절연층(120)의 각각의 두께가 60㎛를 초과하면, 이에 대응하게 회로 패턴층이나 관통 전극의 두께도 증가하고, 이에 따른 회로 패턴을 통해 전달되는 신호의 손실이 증가할 수 있다.
이때, 제1 절연층(110) 및 제2 절연층(120)의 두께는 서로 다른 층에 배치된 회로패턴층들 사이의 두께 방향으로의 거리에 대응할 수 있다.
예를 들어, 제1 절연층(110)의 두께는 제1 회로 패턴층(130)의 하면과 제3 회로 패턴층(150)의 상면 사이의 수직 거리를 의미할 수 있다. 예를 들어, 제2 절연층(120)의 두께는 제1 회로 패턴층(130)의 상면과 제2 회로 패턴층(140)의 하면 사이의 두께 방향으로의 수직 직선 거리를 의미할 수 있다.
상기 제1 절연층(110)은 회로 기판에서, 최상측에 인접하게 배치된 최상측 절연층을 의미할 수 있다. 또한, 제2 절연층(120)은 회로 기판에서, 최하측에 인접하게 배치된 최하측 절연층을 의미할 수 있다.
제1 절연층(110) 및 제2 절연층(120)의 표면에는 회로 패턴층이 배치된다.
예를 들어, 제1 절연층(110)의 상면과 제2 절연층(120)의 하면 사이에는 제1 회로 패턴층(130)이 배치될 수 있다. 예를 들어, 제2 절연층(120)의 상면에는 제2 회로 패턴층(140)이 배치될 수 있다. 예를 들어, 제1 절연층(110)의 하면에는 제3 회로 패턴층(150)이 배치될 수 있다.
제1 회로 패턴층(130)은 상기 제1 절연층(110) 내에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(130)의 적어도 일부는 상기 제1 절연층(110) 내에 배치될 수 있다. 예를 들어, 상기 제1 회로 패턴층(130)의 측면의 적어도 일부는 상기 제1 절연층(110)으로 덮일 수 있다.
상기 제2 회로 패턴층(140)은 상기 제2 절연층(120)의 상면 위로 돌출될 수 있다. 상기 제2 회로 패턴층(140)은 회로 기판의 최상측에 배치된 최상측 회로 패턴층을 의미할 수 있다.
제3 회로 패턴층(150)은 상기 제1 절연층(110)의 하면 아래로 돌출될 수 있다. 상기 제3 회로 패턴층(150)은 회로 기판의 최하측에 배치된 최하측 회로 패턴층을 의미할 수 있다.
상기 제1 회로 패턴층(130), 제2 회로 패턴층(140), 및 제3 회로 패턴층(150)은 각각 기능에 따라 패드 및 트레이스를 포함할 수 있다. 상기 패드는 소자나 칩이 실장되는 실장 패드나 외부 기판과 연결되는 단자 패드일 수 있다. 상기 트레이스는 복수의 패드 사이를 연결하는 기다란 신호 배선 라인일 수 있다. 상기 트레이스는 상기 패드보다 작은 폭을 가지는 미세 패턴이다. 예를 들어, 실시 예에서의 복수의 트레이스들 사이의 간격은 2㎛ 내지 15㎛의 범위를 가지고, 각각의 트레이스의 선폭이 2㎛ 내지 15㎛의 범위를 가질 수 있다. 그리고, 제1 회로 패턴층(130)의 패드는 이하에서 설명되는 제1 패턴부 및 제2 패턴부에 대응할 수 있다. 또한, 상기 제1 회로 패턴층(130)의 트레이스는 이하에서 설명되는 연결 패턴부를 의미할 수 있다. 이에 대해서는 하기에서 더욱 상세히 설명하기로 한다.
상기와 같은 회로 패턴층들은 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu) 및 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질로 형성될 수 있다. 또한 상기 회로 패턴층들은 본딩력이 우수한 금(Au), 은(Ag), 백금(Pt), 티타늄(Ti), 주석(Sn), 구리(Cu), 아연(Zn) 중에서 선택되는 적어도 하나의 금속 물질을 포함하는 페이스트 또는 솔더 페이스트로 형성될 수 있다. 바람직하게, 상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 전기전도성이 높으면서 가격이 비교적 저렴한 구리(Cu)로 형성될 수 있다.
상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 각각 5㎛ 내지 20㎛의 범위의 두께를 가질 수 있다. 예를 들어, 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 각각 6㎛ 내지 17㎛의 범위의 두께를 가질 수 있다. 상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 각각 7㎛ 내지 16㎛의 범위의 두께를 가질 수 있다.
상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)의 각각의 두께가 5㎛ 미만인 경우에는 회로 패턴의 저항이 증가하고, 이에 따른 신호 전송 효율이 감소할 수 있다. 예를 들어, 상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)의 각각의 두께가 5㎛ 미만인 경우에는 신호 전송 손실이 증가할 수 있다. 예를 들어, 상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)의 각각의 두께가 20㎛를 초과하는 경우에는 상기 회로 패턴들의 선폭이 증가하고, 이에 따른 회로 기판의 전체적인 부피가 증가할 수 있다.
상기 제1 회로 패턴층(130), 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)은 통상적인 인쇄회로기판의 제조 공정인 어디티브 공법(Additive process), 서브트렉티브 공법(Subtractive Process), MSAP(Modified Semi Additive Process) 및 SAP(Semi Additive Process) 공법 등으로 가능하며 여기에서는 상세한 설명은 생략한다.
실시 예의 회로 기판은 관통 전극을 포함한다. 상기 관통 전극은 서로 다른 층에 배치된 회로 패턴층들을 서로 전기적으로 연결하는 기능을 할 수 있다. 상기 관통 전극은 '비아'라고도 칭할 수 있다.
상기 관통 전극은 회로 기판에 포함된 제1 절연층(110) 및 제2 절연층(120)을 관통하며, 이에 따라 서로 다른 층에 배치된 회로 패턴들 사이를 전기적으로 연결할 수 있다. 이때, 상기 관통 전극은 1개의 절연층만을 관통하며 형성될 수 있으며, 이와 다르게 적어도 2개 이상의 절연층을 공통으로 관통하며 형성될 수 있다.
예를 들어, 회로 기판은 제1 관통 전극(V1)을 포함한다. 상기 제1 관통 전극(V1)은 상기 제1 절연층(110)을 관통하며 형성될 수 있다. 상기 제1 관통 전극(V1)은 상기 제1 회로 패턴층(130)과 제3 회로 패턴층(150) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제1 관통 전극(V1)의 상면은 상기 제1 회로 패턴층(130)의 하면과 직접 연결될 수 있다. 예를 들어, 상기 제1 관통 전극(V1)의 하면은 상기 제3 회로 패턴층(150)과 직접 연결될 수 있다.
이에 따라, 상기 제1 회로 패턴층(130) 및 제3 회로 패턴층(150)은 상기 제1 관통 전극(V1)을 통해 상호 전기적으로 연결되어 신호를 전달할 수 있다.
예를 들어, 회로 기판은 제2 관통 전극(V2)을 포함한다. 상기 제2 관통 전극(V2)은 제2 절연층(120)을 관통하며 형성될 수 있다. 상기 제2 관통 전극(V2)은 상기 제1 회로 패턴층(130) 및 제2 회로 패턴층(140) 사이를 전기적으로 연결할 수 있다. 예를 들어, 상기 제2 관통 전극(V2)의 하면은 상기 제1 회로 패턴층(130)과 직접 연결될 수 있다. 예를 들어, 상기 제2 관통 전극(V2)의 상면은 제2 회로 패턴층(140)과 직접 연결될 수 있다. 이에 따라, 상기 제1 회로 패턴층(130)과 제2 회로 패턴층(140)은 상기 제2 관통 전극(V2)을 통해 상호 직접 전기적으로 연결되어 신호를 전달할 수 있다.
상기 제1 관통 전극(V1) 및 제2 관통 전극(V2)은 상기 제1 절연층(110) 및 제2 절연층(120)을 관통하는 관통 홀을 형성하고, 상기 형성된 관통 홀 내부를 전도성 물질로 충진하는 것에 의해 형성될 수 있다.
상기 관통 홀은 기계, 레이저 및 화학 가공 중 어느 하나의 가공 방식에 의해 형성될 수 있다. 상기 관통 홀이 기계 가공에 의해 형성되는 경우에는 밀링(Milling), 드릴(Drill) 및 라우팅(Routing) 등의 방식을 사용할 수 있고, 레이저 가공에 의해 형성되는 경우에는 UV나 CO2 레이저 방식을 사용할 수 있으며, 화학 가공에 의해 형성되는 경우에는 아미노실란, 케톤류 등을 포함하는 약품을 이용하여 상기 복수의 절연층 중 적어도 하나의 절연층을 개방할 수 있다.
한편, 상기 레이저에 의한 가공은 광학 에너지를 표면에 집중시켜 재료의 일부를 녹이고 증발시켜, 원하는 형태를 취하는 절단 방법으로, 컴퓨터 프로그램에 의한 복잡한 형성도 쉽게 가공할 수 있고, 다른 방법으로는 절단하기 어려운 복합 재료도 가공할 수 있다.
또한, 상기 레이저에 의한 가공은 절단 직경이 최소 0.005mm까지 가능하며, 가공 가능한 두께 범위로 넓은 장점이 있다.
상기 레이저 가공 드릴로, YAG(Yttrium Aluminum Garnet)레이저나 CO2 레이저나 자외선(UV) 레이저를 이용하는 것이 바람직하다. YAG 레이저는 동박층 및 절연층 모두를 가공할 수 있는 레이저이고, CO2 레이저는 절연층만 가공할 수 있는 레이저이다.
상기 관통 홀이 형성되면, 상기 관통 홀 내부를 전도성 물질로 충진하여 상기 제1 관통 전극(V1) 및 제2 관통 전극(V2)을 형성할 수 있다. 상기 제1 관통 전극(V1) 및 제2 관통 전극(V2)을 형성하는 금속 물질은 구리(Cu), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni) 및 팔라듐(Pd) 중에서 선택되는 어느 하나의 물질일 수 있으며, 상기 전도성 물질 충진은 무전해 도금, 전해 도금, 스크린 인쇄(Screen Printing), 스퍼터링(Sputtering), 증발법(Evaporation), 잉크젯팅 및 디스펜싱 중 어느 하나 또는 이들의 조합된 방식을 이용할 수 있다.
한편, 실시 예의 회로 기판은 제1 보호층(160) 및 제2 보호층(170)을 포함할 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)은 회로 기판의 최외측에 배치될 수 있다.
예를 들어, 제1 보호층(160)은 회로 기판의 제1 최외곽 또는 최하측에 배치될 수 있다. 예를 들어, 제1 보호층(160)은 제1 절연층(110)의 하면에 배치될 수 있다.
예를 들어, 제2 보호층(170)은 회로 기판의 제2 최외곽 또는 최상측에 배치될 수 있다. 예를 들어, 제2 보호층(170)은 제2 절연층(120)의 상면에 배치될 수 있다.
상기 제1 보호층(160)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 상기 제1 보호층(160)은 제3 회로 패턴층(150) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 상기 제1 보호층(160)은 외부 기판과의 연결을 위한 도전성 결합부가 배치될 제3 회로 패턴층(150)의 단자 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다.
상기 제2 보호층(170)은 적어도 하나의 개구부(미도시)를 포함할 수 있다. 예를 들어, 제2 보호층(170)은 제2 회로 패턴층(140) 중 적어도 하나와 수직으로 중첩되는 개구부를 포함할 수 있다. 예를 들어, 제2 보호층(170)은 메모리 기판 또는 인터포져 기판과의 연결을 위한 도전성 결합부가 배치될 제2 회로 패턴층(140)의 단자 패드(미도시)와 수직으로 중첩되는 개구부를 포함할 수 있다. 또한, 상기 제2 보호층(170)은 상기 제2 절연층(120)의 캐비티(121)와 수직으로 중첩되는 관통 홀(171)을 포함할 수 있다.
상기 제1 보호층(160) 및 제2 보호층(170)은 절연성 물질을 포함할 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)은 절연층들의 표면 및 회로패턴층들의 표면을 보호하기 위해 도포된 후 가열하여 경화될 수 있는 다양한 물질을 포함할 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)은 레지스트(resist)층일 수 있다. 예를 들어, 제1 보호층(160) 및 제2 보호층(170)은 유기고분자 물질을 포함하는 솔더 레지스트층일 수 있다. 일 예로, 상기 제1 보호층(160) 및 제2 보호층(170)은 에폭시 아크릴레이트 계열의 수지를 포함할 수 있다. 자세하게, 제1 보호층(160) 및 제2 보호층(170)은 수지, 경화제, 광 개시제, 안료, 용매, 필러, 첨가제, 아크릴 계열의 모노머 등을 포함할 수 있다. 다만, 실시 예는 이에 한정되지 않고, 상기 제1 보호층(160) 및 제2 보호층(170)은 포토솔더 레지스트층, 커버레이(cover-lay) 및 고분자 물질 중 어느 하나일 수 있음은 물론이다.
상기 제1 보호층(160) 및 제2 보호층(170)의 두께는 1㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)의 두께는 1㎛ 내지 15㎛일 수 있다. 예를 들어, 상기 제1 보호층(160) 및 제2 보호층(170)의 두께는 5㎛ 내지 20㎛일 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)의 두께가 20㎛ 초과인 경우에는 회로기판의 두께가 증가할 수 있다. 상기 제1 보호층(160) 및 제2 보호층(170)의 두께가 1㎛ 미만인 경우에는 회로기판에 포함된 회로 패턴층들이 안정적으로 보호되지 않음에 따른 전기적 신뢰성 또는 물리적 신뢰성이 저하될 수 있다.
이때, 도면 상에는 도시하지 않았지만, 상기 제1 보호층(160) 및 제2 보호층(170)의 개구부 중 제2 회로 패턴층(140) 및 제3 회로 패턴층(150)과 수직으로 중첩되는 개구부 내에는 표면 처리층(미도시)이 배치될 수 있다. 상기 표면 처리층은 상기 제1 보호층(160)의 개구부와 수직으로 중첩된 제3 회로 패턴층(150) 및 상기 제2 보호층(170)의 개구부와 수직으로 중첩된 제2 회로 패턴층(140)의 표면의 부식 및 산화를 방지하면서 솔더링 특성을 향상시키기 위해 형성될 수 있다.
상기 표면 처리층은 OSP(Organic Solderability Preservative) 층일 수 있다. 예를 들어, 상기 표면 처리층은 벤지미다졸(Benzimidazole)과 같은 유기물로 형성된 유기층일 수 있다.
다만, 실시 예는 이에 한정되지 않는다. 예를 들어, 상기 표면 처리층은 도금층일 수 있다. 예를 들어, 상기 표면 처리층은 니켈(Ni) 도금층, 팔라듐(Pd) 도금층 및 금(Au) 도금층 중 적으도 하나를 포함할 수 있다.
한편, 실시 예에서 제2 절연층(120)은 캐비티(121)를 포함할 수 있다. 상기 캐비티(121)는 상기 제2 절연층(120)의 상면 및 하면을 관통할 수 있다. 상기 캐비티(121)는 상기 제1 절연층(110)의 상면에 배치된 제1 회로 패턴층(130)과 수직으로 중첩될 수 있다.
제1 실시 예에서의 상기 캐비티(121)는 포토리소그래피 공정을 통해 형성될 수 있다. 예를 들어, 캐비티(121)는 상기 제2 절연층(120)의 노광 및 현상 공정을 통해 형성될 수 있다.
이에 따라, 실시 예에서는 캐비티(121)의 형성을 위해 필요한 스톱 레이어를 제거할 수 있다. 예를 들어, 비교 예에서는 레이저 공정을 통해 캐비티를 형성하고 있으며, 이에 따라 상기 캐비티 형성을 위한 스톱 레이어가 필요하다.
예를 들어, 비교 예에 대해 우선 설명하면, 도 4a에서와 같이 제1 비교 예에 따른 회로 기판은 캐비티(C)를 포함한다. 제1 비교 예에 따른 회로 기판은 복수의 절연층 중 적어도 하나의 절연층을 관통하는 구조를 가지며 캐비티(C)가 형성된다.
구체적으로, 제1 비교 예의 회로 기판은 제1 절연층(10a) 및 상기 제1 절연층(10a) 위에 배치된 제2 절연층(20a)을 포함한다. 그리고, 상기 캐비티(C)는 상기 제2 절연층(20a)을 관통하며 형성된다. 또한, 회로 기판은 절연층의 표면에 배치된 회로 패턴층을 포함한다. 예를 들어, 회로 기판은 제1 절연층(10a)의 상면에 배치된 제1 회로 패턴층(30a)을 포함한다. 또한, 회로 기판은 제1 절연층(10a)의 하면에 배치된 제2 회로 패턴층(40a)을 포함한다. 또한, 회로 기판은 제2 절연층(20a)의 상면에 배치된 제3 회로 패턴층(50a)을 포함한다. 또한, 회로 기판은 상기 제1 절연층(10a)을 관통하는 관통 전극(60a)을 포함한다. 상기 관통 전극(60a)은 상기 제1 절연층(10a)의 상면에 배치된 제1 회로 패턴층(30a)과 하면에 배치된 제2 회로 패턴층(40a) 사이를 전기적으로 연결한다.
상기 제1 절연층(10a)의 상면은 상기 캐비티(C)와 수직으로 중첩된 제1 영역(R1) 및 상기 제1 영역을 제외한 제2 영역(R2)을 포함한다. 그리고, 상기 제1 회로 패턴층(30a)은 상기 제1 절연층(10)의 제1 영역 및 제2 영역에 각각 배치될 수 있다.
이때, 제1 비교 예에서는 스톱 레이어(미도시)를 이용하여 상기 제2 절연층(20a)을 관통하는 캐비티(C)를 형성할 수 있다.
이에 따라, 상기 제1 회로 패턴층(30a)은 상기 제1 절연층(10a)의 상면의 제1 영역에 배치된 패드부(32a)와, 상기 제1 절연층(10a)의 상면의 제2 영역에 배치되는 스톱 패턴(34a)을 포함한다. 상기 스톱 패턴(34a)은 상기 제1 절연층(10)의 상면의 제1 영역과 제2 영역의 경계영역에 배치될 수 있다. 예를 들어, 상기 스톱 패턴(34a)은 상기 제1 절연층(10a)의 상면의 제2 영역에 배치되며, 측면이 상기 캐비티(C)의 내벽의 일부를 구성할 수 있다. 예를 들어, 제1 비교 예의 캐비티(C)는 제2 절연층(20a)을 포함하는 제1 내벽과, 상기 스톱 패턴(34a)을 포함하는 제2 내벽을 포함할 수 있다.
이때, 도 4b에서와 같이, 제1 비교 예에서는 상기 스톱 패턴(34a)이 상기 제1 절연층(10a)의 상면에서, 상기 제1 영역과 제2 영역의 경계 영역을 둘러싸며 배치된다. 이에 따라, 제1 비교 예에서는 상기 캐비티(C)를 형성하기 위해 스톱 레이어를 형성하는 공정 및 상기 스톱 레이어를 제거하여 상기 스톱 패턴(34a)을 형성하는 공정을 포함하며, 이에 따른 제조 공정이 복잡해지는 문제가 있다. 또한, 제1 비교 예에서는 상기 스톱 레이어를 제거하는 에칭 공정에서, 상기 제1 회로 패턴층(30a)의 패드부(32a)의 일부도 함께 에칭되는 문제가 있으며, 이에 따른 상기 패드부(32a)의 변형이 발생하는 문제가 있다. 또한, 제1 비교 예에서는 상기 패드부(32a)의 변형 시에, 상기 패드부(32a) 상에 솔더 볼과 같은 접속부가 안정적으로 안착되지 못하는 신뢰성 문제가 발생할 수 있다.
또한, 제1 비교 예에서, 상기 제1 절연층(10a)의 상면의 제1 영역에는 패드부(32a)는 상기 제1 절연층(10a)의 상면의 제2 영역에 배치된 다른 패턴부(36a)들과 직접 연결되지 못하는 문제가 있다. 예를 들어, 제1 비교 예에서는 상기 캐비티(C)에 대응하는 경계 영역에 스톱 패턴(34a)이 배치된다. 이에 따라 패드부(32a)와 상기 패턴부(36) 사이를 연결하는 트레이스(T)와 같은 연결 패턴부가 존재하는 경우, 상기 트레이스(T)는 상기 스톱 패턴(34a)과 전기적으로 접촉하게 되며, 이에 따른 전기적 신뢰성 문제가 발생할 수 있다. 예를 들어, 제1 비교 예에서, 상기 트레이스(T)가 적어도 2개 이상 존재하는 경우, 상기 트레이스(T)들은 상기 스톱 패턴(34a)에 의해 서로 전기적으로 연결되는 문제가 발생할 수 있고, 이에 따라 서로 전기적으로 분리되어야 하는 패드부들이 상기 스톱 패턴(34a)에 의해 서로 전기적으로 연결됨에 따른 쇼트 문제가 발생할 수 있다.
이에 따라, 제1 비교 예에서 상기 패드부(32a)와 상기 패턴부(36a)는 트레이스를 통해 서로 직접 연결되는 구조가 아닌, 관통 전극(60a)을 통해 연결되는 구조를 가진다. 따라서, 제1 비교 예에서는 상기 패드부(32a)와 상기 패턴부(36a)가 상기 제1 절연층(10a)의 상면에서 서로 직접 연결되는 구조를 가지지 못하기 때문에, 이들 사이의 신호 전송 라인의 길이가 길어지는 문제가 있고, 상기 신호 전송 라인의 길이가 길어짐에 따라 노이즈에 취약하여 신호 전송 손실이 증가하는 문제가 있다.
또한, 도 4c에서와 같이, 제2 비교 예에서는 상기 스톱 레이어와 상기 캐비티(C)의 폭을 서로 동일하게 하여, 상기 회로 기판에 스톱 패턴(34a)이 남지 않도록 하고 있다. 그러나, 레이저 공정에서의 공정 오차로 인해, 실질적으로 상기 스톱 레이어의 폭에 대응하게 상기 캐비티(C)를 형성하는 것은 쉽지 않으며, 상기 스톱 레이어의 폭이 상기 캐비티(C)의 폭보다 큰 경우, 도 4a와 같은 스톱 패턴(34a)의 일부가 남는 문제가 있다. 또한, 제2 비교 예에서, 상기 스톱 레이어의 폭이 상기 캐비티(C)의 폭보다 작은 경우, 상기 캐비티(C)가 상기 스톱 레이어가 배치되지 않은 영역에도 형성되며, 이에 따라 상기 제1 절연층(10a)의 상면에 패임부(10r)가 형성되는 문제가 있다. 그리고, 상기 패임부(10r)는, 상기 제1 절연층(10a)의 하면에 배치된 제2 회로 패턴층(40a)에 데미지가 발생하는 문제가 있으며, 이에 따른 전기적 신뢰성 또는 물리적 신뢰성 문제가 발생할 수 있다.
이에 반하여 실시 예에서는, 상기와 같이 제2 절연층(120)을 감광성 물질로 구성하고, 이에 따라 레이저 공정이 아닌 포토리소그래피 공정을 통해 상기 제2 절연층(120)을 관통하는 캐비티(121)를 형성한다.
이에 따라, 실시 예에서는 상기 제1 회로 패턴층(130)에서, 상기 캐비티(121)와 수직으로 중첩되는 패턴부와, 상기 캐비티(121)와 수직으로 중첩되지 않는 패턴부 사이는 상호 직접 연결될 수 있다.
예를 들어, 도 2a를 참조하면, 실시 예에서의 제1 절연층(110)의 상면은, 상기 캐비티(121)와 수직으로 중첩되는 제1 영역(R1) 및 상기 제1 영역(R1)을 제외한 제2 영역(R2)을 포함할 수 있다.
상기 제1 영역(R1)은 상기 캐비티(121)와 수직으로 중첩되며, 이에 따라 실시 예의 회로 기판상에 실장될 소자가 배치되는 소자 배치 영역을 의미할 수 있다.
상기 제2 영역(R2)은 상기 캐비티(121)와 수직으로 중첩되지 않는다. 이에 따라, 상기 제1 절연층(110)의 제2 영역(R2) 및 상기 제2 영역(R2) 상에 배치되는 상기 제1 회로 패턴층(130)은 상기 제2 절연층(120)으로 덮일 수 있다.
이때, 실시 예에서의 제1 회로 패턴층(130)은 상기 제1 절연층(110)의 제1 영역(R1) 및 제2 영역(R2) 상에 각각 배치될 수 있다.
예를 들어, 상기 제1 회로 패턴층(130)은 상기 제1 절연층(110)의 제1 영역(R1)에 배치되는 제1 패드부(131)를 포함할 수 있다. 예를 들어, 상기 제1 패드부(131)는 상기 제1 회로 패턴층(130) 중 소자가 실장될 실장 패드를 의미할 수 있다. 예를 들어, 상기 제1 패드부(131)는 상기 캐비티(121)와 수직으로 중첩되며, 이에 따라 상기 캐비티(121) 내에 배치될 수 있다.
실시 예의 제1 회로 패턴층(130)은 제1 절연층(110)의 제2 영역(R2)에 배치되는 제2 패드부(133)를 포함할 수 있다. 상기 제2 패드부(133)는 상기 제1 절연층(110)의 제2 영역(R2)에 배치되고, 그에 따라 상면이 상기 제2 절연층(120)에 의해 덮일 수 있다.
상기 제2 패드부(133)는 비아 패드를 의미할 수 있다. 예를 들어, 상기 제2 패드부(133)는 상기 캐비티(121)와 수직으로 중첩되지 않는다.
이때, 제1 및 제2 비교 예에서는 상기 제1 패드부(131) 및 제2 패드부(133)가 서로 직접 연결되는 구조를 가지지 못했다. 예를 들어, 제1 및 제2 비교 예에서는, 상기 제1 패드부(131) 및 제2 패드부(133)가 상기 제1 회로 패턴층(130)의 트레이스를 통해 서로 직접 연결되는 구조를 가지지 못했다. 이는, 도 4a 내지 도 4c에서 설명한 바와 같이, 레이저를 이용하여 캐비티를 형성하는 경우, 상기 캐비티의 경사면과 수직으로 중첩되는 영역에는 스톱 패턴이 배치되기 때문이다. 예를 들어, 비교 예에서는 상기 캐비티의 경사면과 수직으로 중첩되는 모든 영역에 스톱 패턴이 배치된다. 이에 따라, 비교 예에서는 상기 스톱 패턴에 의해 상기 제1 패드부와 제2 패드부 사이를 상호 직접 연결하는 트레이스가 배치될 수 없는 구조이다.
이에 반하여, 실시 예에서는 감광성 물질로 구성된 제2 절연층(120)에 포토리소그래피 공정을 이용하여 캐비티(121)를 형성한다. 이에 따라, 실시 예에서는 상기 제2 절연층(120)에 캐비티(121)를 형성하기 위해 필요한 스톱 레이어를 제거할 수 있다. 이에 따라, 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이를 직접 연결하는 연결 패턴부(132)를 포함할 수 있다.
상기 연결 패턴부(132)는 상기 제1 회로 패턴층(130)의 트레이스를 의미할 수 있다.
이에 따라, 상기 연결 패턴부(132)는 상기 제1 패드부(131)의 폭이나, 상기 제2 패드부(133)의 폭보다 작은 폭을 가질 수 있다.
상기 연결 패턴부(132)의 일단은 상기 제1 패드부(131)와 직접 연결될 수 있다. 또한, 상기 연결 패턴부(132)의 타단은 상기 제2 패드부(133)와 직접 연결될 수 있다.
이를 통해, 실시 예서는 상기 제1 패드부(131)와 제2 패드부(133)가 상기 연결 패턴부(132)를 통해 상호 직접 연결되는 구조를 가질 수 있다.
예를 들어, 비교 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 적어도 2개의 관통 전극이 필요하였다. 예를 들어, 비교 예에서는 상기 제1 패드부와 수직으로 중첩되는 제1 관통 전극, 상기 제2 패드부와 수직으로 중첩되는 제2 관통 전극을 이용하여 상기 제1 패드부와 제2 패드부 사이가 서로 연결되었다. 이에 따라, 비교 예에서는 실시 예 대비, 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 상기 제1 관통 전극 및 제2 관통 전극을 포함하는 신호 경로가 추가로 존재해야 하며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 라인이 증가하는 문제가 있다.
이에 반하여, 실시 예에서는 상기 연결 패턴부(132)를 이용하여 상기 제1 패드부(131) 및 제2 패드부(133) 사이를 직접 연결할 수 있다. 이를 통해 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이의 신호 전달 거리를 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이를 연결하기 위한 별도의 관통 전극이 불필요하며, 이에 따라 상기 관통 전극에 대응하는 공간에 추가적인 회로 패턴층의 배치가 가능하며, 이를 통한 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이의 신호 전달 거리가 상기 연결 패턴부(132)의 거리에 대응한다. 이를 통해, 실시 예에서는 비교 예 대비, 상기 신호 전달 거리에서 적어도 2개의 관통 전극을 포함하는 경로에 대응하는 거리를 줄일 수 있으며, 이에 따라 상기 제1 패드부(131)와 제2 패드부(133) 사이의 신호 전달 거리를 최소화할 수 있다. 나아가 실시 예에서는 상기 제1 패드부(131) 및 제2 패드부(133) 사이의 신호 전달 거리를 줄임에 따라, 상기 신호 전달 거리에 비례하여 증가하는 노이즈 영향을 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부(131)와 제2 패드부(133) 사이의 신호 전달 특성을 향상시킬 수 있으며, 나아가 상기 회로 기판의 동작 신뢰성을 향상시킬 수 있다.
한편, 상기 연결 패턴부(132)는 복수의 부분으로 구분될 수 있다. 이때, 상기 연결 패턴부(132)가 복수의 부분으로 구분된다는 것은 배치 영역에 따른 구분일 뿐, 하나의 연결 패턴부가 서로 분리된 복수의 부분으로 구분되는 것을 의미하지 않는다.
예를 들어, 상기 연결 패턴부(132)는 상기 제1 패드부(131)에 인접하게 배치된 제1 부분(132-1)을 포함할 수 있다.
상기 연결 패턴부(132)의 제1 부분(132-1)의 일단은 상기 제1 패드부(131)와 직접 연결될 수 있다. 상기 연결 패턴부(132)의 제1 부분(132-1)은 상기 캐비티(121)와 수직으로 중첩될 수 있다.
또한, 상기 연결 패턴부(132)는 상기 제2 패드부(133)에 인접하게 배치된 제2 부분(132-2)을 포함할 수 있다.
상기 연결 패턴부(132)의 제2 부분(132-2)은 상기 제1 부분(132-1)의 타단과 연결되며, 일단이 상기 제2 패드부(133)와 직접 연결될 수 있다. 상기 연결 패턴부(132)의 제2 부분(132-2)은 상기 제2 절연층(120)으로 덮일 수 있다.
상기 연결 패턴부(132)의 적어도 일부는 상기 캐비티(121)를 포함하는 제2 절연층(120)의 경사면(121S)과 수직으로 중첩될 수 있다. 예를 들어, 상기 연결 패턴부(132)의 제1 부분(132-1)과 제2 부분(132-2) 사이의 경계부는 상기 캐비티(121)를 포함하는 제2 절연층(120)의 캐비티(121)의 경사면(121S)과 수직으로 중첩될 수 있다.
즉, 상기 캐비티(121)는 상기 제1 절연층(110)의 상면을 향하여 폭이 점진적으로 감소하는 경사면(121S)을 포함할 수 있다. 그리고, 상기 캐비티(121)를 포함하는 제2 절연층(120)의 경사면(121S)은 상기 연결 패턴부(132)의 적어도 일부와 수직으로 중첩될 수 있다.
이때, 비교 예에서도, 상기 캐비티의 경사면과 수직으로 중첩되는 패턴층이 존재하기는 하나, 비교 예에서의 패턴층은 제1 패드부나 제2 패드부와 전기적으로 분리(또는 절연)된 더미 패턴(예를 들어, 스톱 패턴)이다. 이에 반하여, 실시 예에서의 캐비티와 수직으로 중첩되는 연결 패턴부(132)는 더미 패턴이 아니라, 상기 제1 패드부(131)와 제2 패드부(133) 사이를 직접 연결하는 배선층이다.
나아가, 비교 예에서는 상기 패턴층은 상기 캐비티의 경사면의 전체와 수직으로 중첩된다. 구체적으로 비교 예에서는 상기 경사면과 수직으로 중첩되는 모든 영역에 상기 패턴층이 배치된다.
이에 반하여, 실시 예에서의 연결 패턴부(132)는 상기 경사면(121S)과 수직으로 중첩되는 영역 중 일부 영역에만 배치될 수 있다.
예를 들어, 도 2a 및 도 2b에서와 같이 상기 제1 패드부(131)는 복수의 제1 패드들을 포함한다. 그리고, 상기 제2 패드부(133)는 복수의 제2 패드들을 포함한다. 또한, 상기 연결 패턴부(132)는 복수의 제1 패드들과 복수의 제2 패드들을 각각 연결하는 복수의 연결 패턴들을 포함한다. 그리고, 상기 복수의 연결 패턴들들은 서로 일정 간격 이격될 수 있다. 이를 통해, 실시 예에서의 상기 캐비티(121)를 포함하는 제2 절연층(120)의 경사면(121S)의 일부는 상기 제1 회로 패턴층(130)의 상기 연결 패턴부(132)와 수직으로 중첩되고, 나머지 적어도 일부는 상기 제1 회로 패턴층(130)과 수직으로 중첩되지 않을 수 있다.
한편, 실시 예에서 상기와 같은 연결 패턴부(132)를 구성할 수 있는 이유는, 상기와 같이 제2 절연층(120)을 감광성 물질로 구성하고, 이에 따라 포토리소그래피 공정을 통해 상기 제2 절연층(120)에 캐비티(121)를 형성하기 때문이다. 이때, 상기 제1 절연층(110)은 상기 제2 절연층(120)과 다른 절연물질을 포함한다. 이에 따라, 상기 제2 절연층(120)에 캐비티(121)를 형성하기 위한 포토리소그래피 공정에서, 상기 제1 절연층(110)은 제거되지 않는다. 이에 따라 실시 예에서는 상기 제2 절연층(120)만을 관통하는 캐비티(121)를 형성할 수 있다.
실시 예에서는 제1 절연층 및 제2 절연층을 포함한다. 이때, 상기 제2 절연층은 캐비티를 포함한다. 그리고, 상기 제2 절연층은 감광성 물질을 포함한다. 이에 따라, 상기 캐비티는 상기 제2 절연층에 포토리소그래피 공정을 진행하는 것에 의해 형성할 수 있다. 이때, 실시 예에서는 스톱 레이어 없이도 상기 제1 절연층에 손상이 가지 않는 범위 내에서, 상기 제2 절연층에만 선택적으로 캐비티를 형성할 수 있다. 이때, 상기 제1 절연층과 제2 절연층 사이에는 제1 회로 패턴층이 배치된다. 상기 제1 회로 패턴층은 상기 캐비티와 수직으로 중첩된 제1 패드부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 패드부를 포함한다. 그리고, 상기 제1 회로 패턴층은 상기 제1 패드부와 제2 패드부 사이를 직접 연결하는 연결 패턴부를 포함한다. 상기 연결 패턴부는 상기 제1 회로 패턴층의 트레이스를 의미할 수 있다. 상기 연결 패턴부의 일단은 상기 제1 패드부와 직접 연결될 수 있다. 또한, 상기 연결 패턴부의 타단은 상기 제2 패드부와 직접 연결될 수 있다.
이를 통해, 실시 예서는 상기 제1 패드부와 제2 패드부가 상기 연결 패턴부를 통해 상호 직접 연결되는 구조를 가질 수 있고, 이에 따른 신호 전달 특성이나 동작 신뢰성을 향상시킬 수 있다.
예를 들어, 비교 예에서는 캐비티 형성을 위해 스톱 레이어가 필요하며, 이에 따라 실시 예와 같은 연결 패턴부를 형성할 수 없었다. 이에 따라 비교 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 적어도 2개의 관통 전극이 필요하였다. 예를 들어, 비교 예에서는 상기 제1 패드부와 수직으로 중첩되는 제1 관통 전극, 상기 제2 패드부와 수직으로 중첩되는 제2 관통 전극을 이용하여 상기 제1 패드부와 제2 패드부 사이가 서로 연결되었다. 이에 따라, 비교 예에서는 실시 예 대비, 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 상기 제1 관통 전극 및 제2 관통 전극을 포함하는 신호 경로가 추가로 존재해야 하며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 라인이 증가하는 문제가 있다.
이에 반하여, 실시 예에서는 상기 연결 패턴부를 이용하여 상기 제1 패드부(131) 및 제2 패드부 사이를 직접 연결할 수 있다. 이를 통해 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위한 별도의 관통 전극이 불필요하며, 이에 따라 상기 관통 전극에 대응하는 공간에 추가적인 회로 패턴층의 배치가 가능하며, 이를 통한 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리가 상기 연결 패턴부의 거리에 대응한다. 이를 통해, 실시 예에서는 비교 예 대비, 상기 신호 전달 거리에서 적어도 2개의 관통 전극을 포함하는 경로에 대응하는 거리를 줄일 수 있으며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 나아가 실시 예에서는 상기 제1 패드부 및 제2 패드부 사이의 신호 전달 거리를 줄임에 따라, 상기 신호 전달 거리에 비례하여 증가하는 노이즈 영향을 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 특성을 향상시킬 수 있으며, 나아가 상기 회로 기판의 동작 신뢰성을 향상시킬 수 있다.
한편, 실시 예에서는 상기 제2 절연층(120)의 경사면(121S)의 기울기와, 상기 제2 보호층(170)의 배치 구조를 관리하도록 한다.
실시 예에서는 상기 제2 절연층(120)의 경사면(121S)이 실질적으로 90도에 가깝도록 하여, 상기 경사면(121S)이 90도보다 커짐에 따라 회로 기판의 수평 방향으로의 사이즈가 증가하는 문제를 해결할 수 있도록 한다. 실시 예에서는 상기 제2 절연층(120)이 감광성 물질을 포함하고, 이에 따라 상기 경사면(121S)이 실질적으로 90도에 가깝도록 할 수 있다. 다만, 상기 경사면(121S)이 정확히 90도를 가지도록 하기는 어려울 수 있다. 또한, 상기 경사면(121S)을 90도로 맞추기 위한 캐비티(121) 형성을 위한 공정 조건을 설정하였다 하더라도, 공정 편차 등으로 인해 상기 경사면(121S)은 90도보다 큰 값을 가질 수 있다. 또한, 상기 공정 편차로 인해, 상기 경사면(121S)이 90도보다 작은 값을 가지는 경우, 상기 캐비티(121) 내에 칩과 같은 소자가 기울어진 상태로 배치되는 등의 신뢰성 문제가 발생할 수 있다.
따라서, 실시 예에서는 상기 캐비티(121)를 포함하는 제2 절연층(120)이 상기 제2 절연층(120)의 하면에서 상면을 향할수록 폭이 점진적으로 감소하는 경사면(121S)을 가지도록 한다.
이때, 상기 경사면(121S)은 상기 제2 절연층(120)의 상면에 인접한 제1 단부(121S1)과, 상기 제2 절연층(120)의 하면에 인접한 제2 단부(121S2)를 포함한다. 이때, 실시 예에서는 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭을 관리한다. 예를 들어, 실시 예에서는 상기 제2 절연층(120)의 경사면(121S)의 경사가 실질적으로 90도에 가깝도록 관리한다. 이때, 상기 제1 단부(121S1)와 상기 제2 단부(121S2)는 실시 예의 회로 기판의 수직 단면을 기준으로 형성되며, 서로 연결되는 경사면의 상단부 및 하단부를 의미할 수 있다. 예를 들어, 상기 제1 단부(121S1)는 상기 캐비티(121)의 일측에서 상기 제2 절연층(120)의 상면에 인접한 단부를 의미할 수 있다. 그리고, 상기 제2 단부(121S2)는 상기 캐비티(121)의 상기 일측에서 상기 제2 절연층(120)의 하면에 인접한 단부일 수 있다. 그리고, 수직 단면을 기준으로 상기 제1 단부(121S1)와 제2 단부(121S2)는 서로 연결될 수 있다.
실시 예에서의 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)은 0.1㎛ 내지 25㎛ 사이의 범위를 만족하도록 한다. 예를 들어, 실시 예에서의 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 상기 제2 단부(121S2) 사이의 폭(W1)은 0.2㎛ 내지 23㎛ 사이의 범위를 만족하도록 한다. 예를 들어, 실시 예에서의 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)은 0.5㎛ 내지 20㎛ 사이의 범위를 만족하도록 한다.
상기 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)은, 상기 제1 단부(121S1)와 상기 제2 단부(121S2) 사이를 연결하는 가상의 수평선에 대한 수평 거리를 의미할 수 있다.
이때, 상기 제1 단부(121S1)와 상기 제2 단부(121S2) 사이의 폭(W1)이 0.1㎛보다 작으면, 상기 캐비티(121)를 형성하는 공정에서의 편차로 인해, 상기 제2 절의 경사면(121S)이 하면에서 상면을 향할수록 폭이 감소하는 경사를 가질 수 있다. 그리고, 상기 경사면(121S)이 하면에서 상면을 향할수록 폭이 감사하는 경사를 가지는 경우, 상기 캐비티(121) 내에 칩을 실장하는 과정에서, 상기 칩의 위치 틀어짐이 발생할 수 있다. 또한, 상기 제1 단부(121S1)와 상기 제2 단부(121S2) 사이의 폭(W1)이 25㎛보다 크면, 상기 캐비티(121) 내에 배치되는 칩의 사이즈 대비 상기 캐비티(121)의 사이즈가 커지는 문제가 있고, 이를 통해 회로 집적도가 감소하거나, 회로 기판의 수평 방향으로의 사이즈가 증가하는 문제가 있다. 이에 따라, 실시 예에서는 상기 캐비티(121)를 포함하는 상기 제2 절연층(120)의 제1단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)이 0.1㎛ 내지 25㎛ 사이의 범위를 가지도록 한다.
한편, 상기 설명한 바와 같이 상기 제2 보호층(170)은 상기 캐비티(121)와 수직으로 중첩되는 관통 홀(171)을 포함한다. 이때, 상기 관통 홀(171)은 상기 캐비티(121)의 폭보다 큰 폭을 가질 수 있다. 바람직하게, 상기 관통 홀(171)은 상기 캐비티(121)의 전체 영역 중 상기 제2 절연층(120)의 상면과 인접한 영역에서의 폭보다 클 수 있다.
이에 따라, 상기 제2 절연층(120)의 상면 중 적어도 일부는 상기 제2 보호층(170)으로 덮이지 않을 수 있다. 예를 들어, 상기 제2 절연층(120)의 상면 중 상기 캐비티(121)의 경사면(121S)의 제1 단부(121S1)와 인접한 영역은 상기 제2 보호층(170)의 관통 홀(171)과 수직으로 중첩될 수 있다.
예를 들어, 상기 제2 절연층(120)은 상기 경사면(121S)의 제1 단부(121S1)와 인접하면서, 상기 제2 보호층(170)의 관통 홀(171)과 수직으로 중첩되는 상면 영역(120T1)을 포함할 수 있다.
이때, 실시 예에서는 상기 제2 절연층(120)의 상기 상면 영역(120T1)의 폭을 관리하도록 한다. 이때, 상기 상면 영역(120T1)의 폭이 기준 범위보다 작으면, 상기 제2 보호층(170)의 적어도 일부가 상기 캐비티(121)를 채우는 문제가 발생할 수 있다. 또한, 상기 상면 영역(120T1)의 폭이 기준 범위보다 크면, 상기 제2 보호층(170)에 의해 덮이지 않는 상기 제2 절연층(120)의 노출 영역의 면적이 증가하고, 이에 따라 다양한 요인으로부터 제2 절연층(120)의 상면이 손상되는 문제가 발생할 수 있다. 또한, 상기 상면 영역(120T1)은 회로 기판에서 데드 영역(회로 패턴층이 배치되지 않는 영역)으로 기능할 수 있다. 이때, 상기 상면 영역(120T1)의 폭이 증가하는 경우, 이에 따른 상기 데드 영역의 폭이 증가함을 의미하고, 이에 따라 회로 집적도가 감소하거나, 회로 기판의 사이즈가 증가하는 문제가 있다.
이에 따라, 실시 예에서의 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)이 50㎛ 내지 80㎛ 사이의 범위를 만족하도록 한다. 예를 들어, 실시 예에서의 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)은 55㎛ 내지 75㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 실시 예에서의 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)은 60㎛ 내지 70㎛ 사이의 범위를 만족할 수 있다.
한편, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)은 상기 제2 보호층(170)의 측면(170S)과 상기 경사면(121S)의 제1 단부(121S1) 사이의 수평 거리를 의미할 수 있다. 예를 들어, 상기 제2 보호층(170)은 상기 관통 홀(171)에 의해 형성되며, 상기 제2 절연층(120)의 상기 제1 단부(121S1)와 인접하게 배치된 측면(170S)을 포함한다. 이에 따라, 상기 측면(170S)은 상기 관통 홀(171)을 통해 형성되는 상기 제2 보호층(170)의 경사면을 의미할 수 있다. 예를 들어, 상기 측면(170S)은 상기 제2 보호층(170)의 상기 관통 홀(171)의 내벽을 의미할 수 있다. 그리고, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)은 상기 제2 보호층(170)의 상기 측면(170)과 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1) 사이의 수평 거리를 의미할 수 있다.
한편, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)이 50㎛보다 작으면, 상기 제2 보호층(170)에 관통 홀(171)을 형성하는 SRO(Solder resist opening) 공정에서의 공정 편차로 인해, 상기 제2 보호층(170)의 적어도 일부가 상기 제2 캐비티(121)와 수직으로 중첩되는 문제가 발생할 수 있다. 예를 들어, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)이 50㎛보다 작으면, 상기 캐비티(121)의 적어도 일부가 상기 제2 보호층(170)으로 덮이는 문제가 발생할 수 있고, 이에 따라 칩 실장 공정에서의 신뢰성이 저하될 수 있다. 또한, 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)이 80㎛보다 크면, 상기 상면 영역(120T1)에 의한 데드 영역의 폭이 증가하고, 이에 따라 회로 집적도가 감소하거나, 회로 기판의 사이즈가 증가하는 문제가 발생할 수 있다.
한편, 상기 제2 절연층(120) 상에는 제2 회로 패턴층(140)이 배치되며, 상기 제2 회로 패턴층(140)은 상기 제2 절연층(120)의 경사면(121S)의 제1단부(121S1)와 이격되면서, 상기 제2 절연층(120)의 상기 상면 영역(120T1)과 수직으로 중첩되지 않는다.
예를 들어, 상기 제2 회로 패턴층(140) 중 상기 경사면(121S)의 제1단부(121S1)와 가장 인접하게 배치된 인접 패턴을 포함한다. 그리고, 상기 인접 패턴은 상기 제2 절연층(120)의 상기 경사면(121S)의 상기 제1 단부(121S1)와 일정 간격 이격될 수 있다.
예를 들어, 상기 제2 회로 패턴층(140) 중 상기 제2 보호층(170)의 측면(170S)과 가장 인접하게 배치된 패턴은 상기 제2 보호층(170)의 측면(170S)과 제1 간격(W3)만큼 이격될 수 있다. 상기 제1 간격(W3)은 상기 제2 보호층(170)의 측면(170S) 및 이와 가장 인접한 인접 패턴의 측면 사이의 수평 거리를 의미할 수 있다.
상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S)과 사이의 제1 간격(W3)은 55㎛ 내지 95㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S) 사이의 제1 간격(W3)은 60㎛ 내지 90㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S)과 사이의 제1 간격(W3)은 65㎛ 내지 85㎛ 사이의 범위를 만족할 수 있다.
이때, 상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S) 사이의 제1 간격(W3)이 55㎛보다 작으면, 상기 인접 패턴이 상기 제2 보호층(170)의 관통 홀(171)과 수직으로 중첩되는 문제가 발생할 수 있고, 이를 통해 상기 인접 패턴의 상면이 상기 제2 보호층(170)으로 덮이지 않는 문제가 발생할 수 있다. 그리고, 상기 인접 패턴의 상면이 상기 제2 보호층(170)으로 덮이지 않는 경우, 다양한 요인으로부터 상기 인접 패턴의 상면이 손상되는 문제가 발생할 수 있다. 그리고, 상기 인접 패턴의 상면이 손상되면, 상기 인접 패턴의 표면 거칠기가 증가할 수 있고, 이를 통해 스킨 이펙트에 의한 신호 전송 손실이 증가할 수 있다. 또한, 상기 인접 패턴의 상면이 손상되면, 상기 인접 패턴이 신호 배선으로의 기능을 정상적으로 수행하지 못하는 문제가 발생할 수 있고, 이를 통해 전기적 신뢰성 문제가 발생할 수 있다.
한편, 상기 인접 패턴과 상기 제2 보호층(170)의 측면(170S) 사이의 제1 간격(W3)이 95㎛보다 크면, 회로 집적도가 감소하고, 이에 따른 회로 기판의 사이즈가 증가하는 문제가 발생할 수 있다. 즉, 상기 제1 간격(W3)은 제2 회로 패턴층(140)이 배치되지 않는 데드 영역의 간격에 대응할 수 있다. 그리고, 상기 제1 간격(W3)이 증가할수록 상기 데드 영역의 면적이 증가하게 되고, 이에 따라 회로 집적도가 감소하거나, 상기 회로 기판의 사이즈가 증가하는 문제가 발생할 수 있다.
상기와 같이, 실시 예에서는 상기 캐비티(121)를 포함하는 상기 제2 절연층(120)의 경사면(121S)의 제1 단부(121S1)와 제2 단부(121S2) 사이의 폭(W1)을 관리한다. 또한, 실시 예에서는 상기 제2 보호층(170)의 관통 홀(171)과 수직으로 중첩되는 상기 제2 절연층(120)의 상면 영역(120T1)의 폭(W2)을 관리한다. 또한, 실시 예에서는 상기 제2 회로 패턴층(140) 중 상기 제2 보호층(170)의 측면(170S)과 가장 인접하게 배치된 인접 패턴과 상기 측면(170S) 사이의 간격을 관리한다. 이를 통해, 실시 예에서는 회로 기판의 물리적 신뢰성 및 전기적 신뢰성을 향상시키면서, 회로 집적도를 향상시킬 수 있고, 이를 통해 회로 기판의 사이즈를 슬림화할 수 있다.
나아가, 실시 예에서는 제1 절연층 및 제2 절연층을 포함한다. 이때, 상기 제2 절연층은 캐비티를 포함한다. 그리고, 상기 제2 절연층은 감광성 물질을 포함한다. 이에 따라, 상기 캐비티는 상기 제2 절연층에 포토리소그래피 공정을 진행하는 것에 의해 형성할 수 있다. 이때, 실시 예에서는 스톱 레이어 없이도 상기 제1 절연층에 손상이 가지 않는 범위 내에서, 상기 제2 절연층에만 선택적으로 캐비티를 형성할 수 있다. 이때, 상기 제1 절연층과 제2 절연층 사이에는 제1 회로 패턴층이 배치된다. 상기 제1 회로 패턴층은 상기 캐비티와 수직으로 중첩된 제1 패드부와, 상기 캐비티와 수직으로 중첩되지 않는 제2 패드부를 포함한다. 그리고, 상기 제1 회로 패턴층은 상기 제1 패드부와 제2 패드부 사이를 직접 연결하는 연결 패턴부를 포함한다. 상기 연결 패턴부는 상기 제1 회로 패턴층의 트레이스를 의미할 수 있다. 상기 연결 패턴부의 일단은 상기 제1 패드부와 직접 연결될 수 있다. 또한, 상기 연결 패턴부의 타단은 상기 제2 패드부와 직접 연결될 수 있다.
이를 통해, 실시 예서는 상기 제1 패드부와 제2 패드부가 상기 연결 패턴부를 통해 상호 직접 연결되는 구조를 가질 수 있고, 이에 따른 신호 전달 특성이나 동작 신뢰성을 향상시킬 수 있다.
예를 들어, 비교 예에서는 캐비티 형성을 위해 스톱 레이어가 필요하며, 이에 따라 실시 예와 같은 연결 패턴부를 형성할 수 없었다. 이에 따라 비교 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 적어도 2개의 관통 전극이 필요하였다. 예를 들어, 비교 예에서는 상기 제1 패드부와 수직으로 중첩되는 제1 관통 전극, 상기 제2 패드부와 수직으로 중첩되는 제2 관통 전극을 이용하여 상기 제1 패드부와 제2 패드부 사이가 서로 연결되었다. 이에 따라, 비교 예에서는 실시 예 대비, 상기 제1 패드부와 제2 패드부 사이를 연결하기 위해서, 상기 제1 관통 전극 및 제2 관통 전극을 포함하는 신호 경로가 추가로 존재해야 하며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 라인이 증가하는 문제가 있다.
이에 반하여, 실시 예에서는 상기 연결 패턴부를 이용하여 상기 제1 패드부(131) 및 제2 패드부 사이를 직접 연결할 수 있다. 이를 통해 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이를 연결하기 위한 별도의 관통 전극이 불필요하며, 이에 따라 상기 관통 전극에 대응하는 공간에 추가적인 회로 패턴층의 배치가 가능하며, 이를 통한 회로 집적도를 향상시킬 수 있다.
또한, 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리가 상기 연결 패턴부의 거리에 대응한다. 이를 통해, 실시 예에서는 비교 예 대비, 상기 신호 전달 거리에서 적어도 2개의 관통 전극을 포함하는 경로에 대응하는 거리를 줄일 수 있으며, 이에 따라 상기 제1 패드부와 제2 패드부 사이의 신호 전달 거리를 최소화할 수 있다. 나아가 실시 예에서는 상기 제1 패드부 및 제2 패드부 사이의 신호 전달 거리를 줄임에 따라, 상기 신호 전달 거리에 비례하여 증가하는 노이즈 영향을 최소화할 수 있다. 이에 따라 실시 예에서는 상기 제1 패드부와 제2 패드부 사이의 신호 전달 특성을 향상시킬 수 있으며, 나아가 상기 회로 기판의 동작 신뢰성을 향상시킬 수 있다.
도 5는 제2 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 5를 참조하면, 회로 기판은 도 1의 회로 기판에서, 제2 절연층(120)에 복수의 캐비티가 형성될 수 있따.
예를 들어, 상기 제2 절연층(120)에는 제1 캐비티(121) 및 상기 제1 캐비티와(121)와 수평 방향으로 이격되는 제2 캐비티(122)를 포함할 수 있다.
이때, 상기 제1 캐비티(121)와 상기 제2 캐비티(122)는 제2 간격(W4)만큼 이격될 수 있다.
예를 들어, 상기 제2 절연층(120)은 상기 제2 절연층(120)의 상면에 인접한 상기 제1 캐비티(121)의 제1 경사면(121S)의 제1 단부(121S1)를 포함한다. 또한, 상기 제2 절연층(120)의 상면에 인접하면서, 상기 제1 캐비티(121)의 상기 제1 단부(121S1)와 인접한 상기 제2 캐비티(122)의 제2 경사면의 제3 단부(122S1)를 포함한다. 그리고, 상기 제2 간격(W4)는 상기 제1 단부(121S1)와 상기 제3 단부(122S1) 사이의 수평 거리를 의미할 수 있다.
상기 제2 간격(W4)은 100㎛ 내지 150㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 간격(W4)은 105㎛ 내지 145㎛ 사이의 범위를 만족할 수 있다. 예를 들어, 상기 제2 간격(W4)은 110㎛ 내지 150㎛ 사이의 범위를 만족할 수 있다.
상기 제2 간격(W4)이 100㎛보다 작으면, 상기 제2 절연층(120)의 상면 중 상기 제1 캐비티(121)와 상기 제2 캐비티(122) 사이 영역의 상면에 제2 회로 패턴층(140)을 배치할 공간이 마련되지 못하고, 이를 통해 회로 집적도가 감소하는 문제가 발생할 수 있다. 또한, 상기 제2 간격(W4)이 100㎛보다 작으면, 상기 제1 캐비티(121)와 상기 제2 캐비티(122)가 서로 연결되는 캐비티 가공성 문제가 발생할 수 있다. 또한, 상기 제2 간격(W4)이 100㎛보다 작으면, 상기 제1 캐비티(121) 내에 배치되는 제1 칩과, 상기 제2 캐비티(122) 내에 배치되는 제2 칩 사이의 거리가 감소하고, 이를 통해 상호 간의 신호 간섭에 따른 동작 특성이 저하될 수 있다.
한편, 상기 제2 간격(W4)이 150㎛보다 크면, 상기 제1 칩과 상기 제2 칩 사이의 거리가 증가하고, 이에 따라 상기 제1 칩과 제2 칩 사이를 연결하는 신호 라인의 길이가 증가할 수 있다. 그리고, 상기 신호 라인의 길이가 증가하는 경우, 신호 전송 손실이 증가하고, 이에 따른 신호 특성이 저하될 수 있다.
도 6은 제3 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 7은 제3 실시 예의 회로 기판에 대한 도 2b의 A-A' 방향으로의 단면도이다.
도 6 및 도 7을 참조하면, 제3 실시 예에 따른 회로 기판은 도 1의 제1 실시 예에 따른 회로 기판의 구조와 유사한 구조를 가지며, 단지 제1 절연층을 구성하는 절연물질과, 제1 회로 패턴층이 위치가 상이할 수 있다.
구체적으로, 제2 실시 예에 따른 회로 기판은 제1 절연층(210), 제2 절연층(220), 제1 회로 패턴층(230), 제2 회로 패턴층(240), 제3 회로 패턴층(250), 제1 관통 전극(V1), 제2 관통 전극(V2), 제1 보호층(260) 및 제2 보호층(270)을 포함할 수 있다.
제2 실시 예에서, 제1 절연층(210)은 상기 제2 절연층(220)과 동일한 절연물질을 포함할 수 있다.
예를 들어, 상기 제1 절연층(210)은 상기 제2 절연층(220)과 동일한 절연물질인 감광성 물질을 포함할 수 있다.
그리고, 실시 예에서는 복수의 층으로 구성되는 감광성 물질의 절연층 중 일부의 절연층을 가공하여 캐비티(221)를 형성하도록 한다.
이때, 상기 제1 절연층(210) 및 제2 절연층(220)이 동일 물질을 포함하는 경우, 상기 회로 기판은 ETS(Embedded Trace Substrate) 공법을 통해 제조될 수 있다.
이에 따라, 상기 제1 회로 패턴층(230)은 상기 제1 절연층(210)의 상면 위로 돌출될 수 있다.
이때, 실시 예에서, 상기 제1 절연층(210)과 제2 절연층(220)이 동일한 감광성 물질을 포함하고, 여기에서 상기 제2 절연층(220)만을 선택적으로 가공하여 캐비티(221)를 형성한다.
여기에서, 실시 예에서는 씨닝(thinning) 공법을 통해, 상기 제1 절연층(210) 및 제2 절연층(220) 중에서, 상기 제2 절연층(220)만을 선택적으로 가공하도록 한다. 상기 씨닝 공법은, 가공될 영역을 미노광 및 미경화하고, 그에 따라 상기 미노광 및 미경화된 영역의 두께를 줄이는 공법을 의미할 수 있다.
이때, 실시 예에서 상기 씨닝 공법을 이용하여, 상기 제1 절연층(210) 및 제2 절연층(220) 중에서, 상기 제2 절연층(220)만을 선택적으로 가공하기는 어렵다. 이에 따라, 실시 예에서는 상기 제2 절연층(220)에 캐비티(221)를 형성하는 공정에서, 상기 제2 절연층(220)의 전체를 관통하는 가공 공정을 진행하지 않고, 이의 일부만을 가공하도록 공정 조건 및 공정 시간을 조절한다.
이에 따라, 실시 예에서의 상기 제2 절연층(220)의 캐비티(221)의 바닥면은 상기 제1 회로 패턴층(230)의 하면보다 높게 위치할 수 있다.
예를 들어, 실시 예에서는 상기 캐비티(221)와 수직으로 중첩되는 영역에서의 제2 절연층(220)의 캐비티(221)의 바닥면은 상기 제1 회로 패턴층(230)의 하면보다는 높고, 상기 제1 회로 패턴층(230)의 상면보다는 낮게 위치한다.
예를 들어, 실시 예에서의 상기 제2 절연층(220)은 상기 캐비티(221)와 수직으로 중첩되며 지지 절연부(220B)를 포함할 수 있다. 그리고, 상기 지지 절연부(220B)의 상면은 상기 제2 절연층(220)의 캐비티(221)의 바닥면에 대응할 수 있다.
상기 지지 절연부(220B)는 상기 캐비티(221)와 수직으로 중첩되는 영역에서, 상기 제1 회로 패턴층(230)들 사이에 배치될 수 있다.
즉, 제3 실시 예에서는 제1 회로 패턴층(230)이 제1 절연층(210)의 상면 위로 돌출된 구조를 가진다. 그리고, 제2 절연층(220)의 캐비티(221)는 상기 제2 절연층(221)을 비관통하는 구조로 형성될 수 있다.
예를 들어, 상기 제1 회로 패턴층(230)은 상기 캐비티(221)와 수직으로 중첩되는 제1 패드부(231) 및 연결 패턴부(232)를 포함한다.
이때, 상기 제1 패드부(231) 및 연결 패턴부(232)는 각각 복수 개로 구성될 수 있다.
그리고, 도 6 및 도 7에 도시된 바와 같이 상기 지지 절연부(220B)는 복수의 제1 패드부들 사이, 복수의 연결 패턴부들 사이, 및 적어도 하나의 제1 패드부와 적어도 하나의 연결 패턴부 사이에 배치될 수 있다.
이때, 상기 지지 절연부(220B)는 상기 캐비티(221) 가공 공정에서, 제1 절연층(210)을 보호하는 기능을 할 수 있다.
또한, 상기 연결 패턴부(232)는 상기 제1 패드부(231)와 제2 패드부(233) 사이를 연결하는 미세 패턴인 트레이스에 대응한다. 이때, 상기 연결 패턴부(232)가 상기 제1 절연층(210)의 상면 위로 돌출된 구조에서, 상기 캐비티(221)와 수직으로 중첩되는 경우, 다양한 요인에 의해 상기 연결 패턴부(232)가 무너지는 물리적 신뢰성 문제가 발생할 수 있다. 이때, 실시 예에서는 상기 캐비티(221)와 수직으로 중첩되는 영역에 상기 제2 절연층(220)의 일부인 지지 절연부(220B)이 형성되도록 한다. 그리고, 상기 지지 절연부(220B)는 상기 제1 절연층(210)의 상면을 보호하는 기능 이외에, 상기 캐비티(221)와 수직으로 중첩된 제1 패드부(231) 및 연결 패턴부(232)를 보호하는 기능을 할 수 있다. 예를 들어, 상기 연결 패턴부(232)는 상기 캐비티(221)와 수직으로 중첩되는 영역에서 상기 지지 절연부(220B)에 의해 지지될 수 있으며, 이에 따라 무너짐과 같은 물리적 신뢰성 문제를 해결할 수 있다.
한편, 상기 지지 절연부(220B)의 두께는 상기 제1 회로 패턴층(230)의 두께의 20% 내지 95%의 사이의 범위를 가질 수 있다. 예를 들어, 지지 절연부(220B)의 두께는 상기 제1 회로 패턴층(230)의 두께의 25% 내지 90%의 사이의 범위를 가질 수 있다. 예를 들어, 지지 절연부(220B)의 두께는 상기 제1 회로 패턴층(230)의 두께의 30% 내지 85%의 두께를 가질 수 있다.
상기 지지 절연부(220B)의 두께가 상기 제1 회로 패턴층(230)의 두께의 20% 미만이면, 상기 캐비티(221)를 형성하는 공정에서의 편차로 인해, 상기 제1 절연층(210)에도 상기 캐비티(221)가 형성되는 문제가 발생할 수 있다. 상기 지지 절연부(220B)의 두께가 상기 제1 회로 패턴층(230)의 두께의 20% 미만이면, 상기 캐비티(221)와 수직으로 중첩되는 영역에서, 상기 연결 패턴부(232)가 안정적으로 지지되지 못하는 문제가 발생할 수 있고, 이를 통해 다양한 요인으로부터 상기 연결 패턴부가 무너지는 등의 물리적 신뢰성 문제가 발생할 수 있다.
상기 지지 절연부(220B)의 두께가 상기 제1 회로 패턴층(230)의 두께의 95%를 초과하면, 상기 캐비티(221)를 형성하는 공정에서의 편차로 인해, 상기 지지 절연부(220B)의 적어도 일부가 상기 제1 패드부(231)의 상면을 덮는 문제가 발생할 수 있고, 이에 따라 상기 제1 패드부(231) 상에 실장되는 소자와의 전기적 연결이 정상적으로 이루어지지 못하는 전기적 신뢰성 문제가 발생할 수 있다.
도 8은 제4 실시 예에 따른 회로 기판을 나타낸 도면이다.
도 8을 참조하면, 제4 실시 예에 따른 회로 기판은 도 6 및 도 7의 제3 실시 예에 따른 회로 기판의 구조와 유사한 구조를 가지며, 단지 제3 절연층을 추가로 포함하는 것에 있어 차이가 있다.
구체적으로, 제3 실시 예에 따른 회로 기판은 제1 절연층(310), 제2 절연층(320), 제3 절연층(380), 제1 회로 패턴층(330), 제2 회로 패턴층(340), 제3 회로 패턴층(350), 제4 회로 패턴층(390), 제1 관통 전극(V1), 제2 관통 전극(V2), 제3 관통 전극(V3), 제1 보호층(360) 및 제2 보호층(370)을 포함할 수 있다.
제3 실시 예에서, 제1 절연층(310)은 상기 제2 절연층(320)과 동일한 절연물질을 포함할 수 있다. 예를 들어, 상기 제1 절연층(310)은 상기 제2 절연층(320)과 동일한 절연물질인 감광성 물질을 포함할 수 있다.
한편, 제3 절연층(380)은 제1 절연층(310)의 하면에 배치된다.
상기 제3 절연층(380)은 제1 절연층(310)과 다른 절연 물질을 포함할 수 있다. 예를 들어, 제3 절연층(380)은 프리프레그를 포함할 수 있다. 구체적으로, 회로 기판에서, 절연층이 감광성 물질로만 구성되는 경우, 상기 회로 기판의 강성에 문제가 발생할 수 있고, 나아가 휨 특성이 저하될 수 있다. 이는, 상기 감광성 물질을 포함하는 절연층 내에는 유리 섬유와 같은 구성이 존재하지 않기 때문이다.
이에 따라, 실시 예에서는 상기 제1 절연층(310) 아래에 제3 절연층(380)을 추가로 배치하여 회로 기판의 강성을 향상시키면서, 휨 특성을 개선할 수 있도록 한다.
도 9는 제5 실시 예에 따른 회로 기판을 나타낸 도면이고, 도 10은 도 9의 회로 기판에서 일부 층이 제거된 평면도이다.
도 9 및 도 10을 참조하면, 도 1의 제1 실시 예에 따른 회로 기판의 구조와 유사한 구조를 가지며, 단지 제2 절연층을 구성하는 물질에 차이가 있다.
구체적으로, 제5 실시 예에 따른 회로 기판은 제1 절연층(410), 제2 절연층(420), 제1 회로 패턴층(430), 제2 회로 패턴층(440), 제3 회로 패턴층(450), 제1 관통 전극(V1), 제2 관통 전극(V2), 제3 관통 전극(V3), 제1 보호층(460) 및 제2 보호층(470)을 포함할 수 있다.
제5 실시 예에서, 제2 절연층(420)은 유리 섬유를 포함하지 않는 절연 물질로 구성될 수 있다. 예를 들어, 상기 제2 절연층(420)은 ABF(Ajinomoto build-up film) 또는 RCC(Resin Coated Copper)를 포함할 수 있다. 이에 따라, 상기 제2 절연층(420)에 형성되는 캐비티(421)는 레이저 공정을 통해 형성될 수 있다. 다만, 제5 실시 예에서는 상기 제2 절연층(420)에 형성되는 캐비티(421)에 대해, 도 3에서 설명된 제1 폭(W1), 제2 폭(W2) 및 제1 간격(W3)을 만족하도록 한다.
한편, 상기 제1 회로 패턴층(430)은 제1 실시 예의 제1 회로 패턴층과 다른 구조를 가질 수 있다. 예를 들어, 제1 실시 예의 제1 회로 패턴층(130)은, 제1 패드부(131), 제2 패드부(133) 및 연결 패턴부(132)를 포함하였다.
이와 다르게, 제5 실시 예에서의 캐비티(421)는 레이저 공정을 통해 형성되며 이에 따라 상기 연결 패턴부를 포함하지 않을 수 있다. 예를 들어, 상기 제1 회로 패턴층(430)은 제1 패드부(431) 및 제2 패드부(433)를 포함한다. 또한, 상기 제1 회로 패턴층(430)은 상기 제1 패드부와 제2 패드부 사이의 제3 패드부(432)를 포함한다. 상기 제3 패드부(432)는 상기 제2 절연층(420)의 캐비티(421)의 경사면과 수직으로 중첩될 수 있다. 상기 제3 패드부(432)는 캐비티(421)를 형성하는 레이저 공정에서의 레이저 스토퍼(stopper)일 수 있다. 이에 따라, 도 10에 도시된 바와 같이, 상기 제3 패드부(432)는 상기 제1 영역(R1)과 제2 영역(R2) 사이의 경계 영역에 배치될 수 있다. 구체적으로, 상기 제3 패드부(432)는 상기 경계 영역을 둘러싸며 형성될 수 있다.
이하에서는 실시 예에 따른 반도체 패키지에 대해 설명하기로 한다.
도 11은 실시 예에 따른 제1 반도체 패키지를 나타낸 도면이다.
도 11을 참조하면, 제1 반도체 패키지는 제1 회로 기판을 포함한다.
제1 회로 기판은 도 1, 도 5 내지 도 9에 도시된 회로 기판 중 어느 하나의 회로 기판을 의미할 수 있다. 이하에서는 상기 제1 회로 기판이 도 1에 도시된 회로 기판인 것으로 가정하여 설명하기로 한다. 다만, 실시 예는 이에 한정되지 않으며, 상기 제1 회로 기판은 도 5 내지 도 9의 회로 기판 중 어느 하나의 회로 기판으로 구성될 수 있을 것이다.
제1 반도체 패키지는 상기 제1 회로 기판의 제1 패드부(131) 상에 배치되는 제1 도전성 결합부(510)를 포함한다.
상기 제1 도전성 결합부(510)는 상기 제1 회로 기판의 복수의 제1 패드부(131) 상에 각각 배치될 수 있다.
상기 제1 도전성 결합부(510)는 구형 형상을 포함할 수 있다. 예를 들어, 제1 도전성 결합부(510)의 단면은 원형 형상 또는 반원 형상을 포함할 수 있다. 예를 들어, 상기 제1 도전성 결합부(510)의 단면은 부분적으로 또는 전체적으로 라운드진 형상을 포함할 수 있다. 예를 들어, 제1 도전성 결합부(510)의 단면 형상은 일 측면에서 평면이고, 다른 일측면에서 곡면을 가질 수 있다. 상기 제1 도전성 결합부(510)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예에서는 상기 제1 도전성 결합부(510) 상에 배치되는 칩(520) 또는 소자(520)를 포함할 수 있다.
상기 칩(520)은 프로세서 칩일 수 있다. 예를 들어, 상기 칩(520)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 중 어느 하나의 애플리케이션 프로세서(AP) 칩일 수 있다.
이때, 상기 칩(520)의 하면에는 단자(525)가 포함될 수 있고, 상기 단자(525)는 상기 제1 도전성 결합부(510)를 통해 상기 제1 회로 기판의 제1 패드부(131)와 전기적으로 연결될 수 있다.
한편, 실시 예의 반도체 패키지는 하나의 회로 기판 상에 상호 일정 간격 이격되며 복수의 칩이 배치되도록 할 수 있다. 예를 들어, 상기 칩(520)은 상호 이격되는 제1 칩 및 제2 칩을 포함할 수 있다.
예를 들어, 제1 회로 기판은 도 5에 도시된 바와 같이 폭 방향 또는 길이 방향으로 이격되는 복수의 캐비티를 포함할 수 있다. 그리고, 상기 복수의 캐비티 내에는 상기 제1 칩 및 제2 칩이 각각 배치될 수 있다. 이때, 상기 제1 칩의 단자의 적어도 하나는 제2 칩의 단자의 적어도 하나와 직접 연결되어야 한다. 이때, 실시 예에서는 상기 캐비티 내에 배치되는 제1 패드부와 직접 연결되는 연결 패턴부를 포함한다. 그리고, 상기 연결 패턴부를 통해 상기 제1 칩의 단자와 제2 칩의 단자 사이를 직접 연결할 수 있다. 예를 들어, 상기 연결 패턴부는 상기 제1 칩이 배치되는 제1 캐비티와 수직으로 중첩되는 제1 부분과, 상기 제2 칩이 배치되는 제2 캐비티와 수직으로 중첩되는 제2 부분과, 상기 제1 부분과 제2 부분 사이를 연결하며 상기 제1 및 제2 캐비티와 수직으로 중첩되지 않는 제3 부분을 포함할 수 있다. 그리고, 실시 예에서는 상기 연결 패턴부의 구조를 이용하여 복수의 칩 사이를 관통 전극 없이 직접 연결할 수 있다.
그리고, 제1 칩 및 제2 칩은 서로 다른 종류의 어플리케이션 프로세서(AP) 칩일 수 있다.
한편, 제1 반도체 패키지는 제1 보호층(170)의 개구부 내에 배치되는 제2 도전성 결합부(430)를 포함한다.
이때, 상기 제2 도전성 결합부(430)는 솔더 볼일 수 있으나, 이에 한정되는 것은 아니다.
실시 예에서, 상기 제2 도전성 결합부(430)의 최상단은 상기 칩(420)의 최상단보다 낮게 위치할 수 있다.
예를 들어, 비교 예에서는 상기 제1 회로 기판 상에 제2 회로 기판을 결합하기 위해, 상기 제2 도전성 결합부를 사용하고, 이때의 제2 도전성 결합부는 상기 칩보다는 높게 위치하게 된다. 이는, 상기 제2 회로 기판의 결합 시에, 상기 제2 회로 기판에 의해 상기 칩(420)이 손상되는 것을 방지하기 위함이다.
이에 반하여, 실시 예에서의 제2 도전성 결합부(430)는 상기 칩(420)의 최상단보다 낮게 위치한다. 그리고, 실시 예에서는 상기 제2 도전성 결합부(430)가 상기 칩(420)보다 낮게 위치하여도, 상기 제2 도전성 결합부(430) 상에 제2 회로 기판을 결합하는 과정에서 상기 칩(420)이 손상되는 것을 방지할 수 있다.
한편, 실시 예에서는 상기 제1 보호층(160)의 개구부 내에 배치된 제3 도전성 결합부(440)를 포함한다. 상기 제3 도전성 결합부(440)는 상기 제1 반도체 패키지와 외부 장치의 메인 보드(또는 마더보드)를 결합하기 위한 것일 수 있다.
도 12는 실시 예에 따른 제2 반도체 패키지를 나타낸 도면이다.
도 12를 참조하면, 실시 예에 따른 제2 반도체 패키지는 도 11의 제1 반도체 패키지 상에 결합되는 제2 회로 기판(600)을 더 포함한다.
상기 제2 회로 기판(600)은 인터포져 기판일 수 있다.
상기 제2 회로 기판(600)은 복수의 절연층을 포함한다. 예를 들어, 제2 회로 기판(600)은 제1 절연층(610) 및 제2 절연층(620)을 포함할 수 있다.
또한, 상기 제2 회로 기판(600)은 제1 절연층(610) 및 제2 절연층(620)의 표면에 배치되는 회로 패턴층(630, 640, 650)을 포함할 수 있다. 상기 제2 회로 기판(600)의 회로 패턴층(630, 640, 650)은 상기 제1 회로 기판과 메모리 기판(미도시) 사이의 단자 규격에 맞게 형성될 수 있다. 예를 들어, 상기 제1 회로 기판의 제2 회로 패턴층들의 패드의 폭 또는 피치는, 상기 메모리 기판의 패드의 폭 또는 피치와 다를 수 있다. 그리고, 상기 제2 회로 기판(600)은 상기와 같은 차이를 가지는 제1 회로 기판과 메모리 기판 사이에 배치되어, 이들 사이를 전기적으로 연결할 수 있다.
한편, 상기 제2 회로 기판(600)은 제2 캐비티(611)를 포함할 수 있다. 이때, 상기 제2 회로 기판(600)의 제2 캐비티(611)는 상기 제1 회로 기판의 캐비티(121)와 수직으로 중첩될 수 있다. 예를 들어, 상기 제2 캐비티(611)는 상기 제1 회로 기판과 마주보는 제2 회로 기판(600)의 제1 절연층(610)을 관통하며 형성될 수 있다.
이때, 실시 예에서의 제1 회로 기판에 실장된 칩(520)의 적어도 일부는 상기 제2 회로 기판(600)의 제2 캐비티(611) 내에 배치될 수 있다. 이에 따라 실시 예에서는 상기 제2 캐비티(611)에 대응하는 깊이만큼, 상기 제2 도전성 결합부(630)가 가져야 하는 높이를 줄일 수 있고, 이에 따라 제2 반도체 패키지의 전체적인 두께를 줄일 수 있다.
한편, 상기 제2 회로 기판(600)의 제1 절연층(610)은 프리프레그를 포함할 수 있고, 이와 다르게 감광성 물질의 PID를 포함할 수 있다. 그리고, 상기 제2 회로 기판(600)의 제1 절연층(610)이 프리프레그를 포함하는 경우, 상기 제2 캐비티(611)는 레이저 공정을 통해 형성될 수 있다. 또한, 상기 제2 회로 기판(600)의 제1 절연층(610)이 PID를 포함하는 경우, 상기 제2 캐비티(611)는 포토리소그래피 공정을 통해 형성될 수 있다.
이에 따라, 실시 예에서는 서로 다른 기판이 서로 연결되는 반도체 패키지의 구조에서, 각각의 기판에 수직으로 중첩되는 캐비티가 형성되도록 한다. 그리고, 상기 반도체 패키지에 실장되는 칩은 상기 서로 다른 기판에 각각 형성된 캐비티 내에 각각 배치될 수 있다. 예를 들어, 상기 칩의 일부는 제1 회로 기판에 형성된 제1 캐비티 내에 배치될 수 있고, 나머지 일부는 제2 회로 기판에 형성된 제2 캐비티 내에 배치될 수 있다. 이를 통해 실시 예에서는 반도체 패키지의 전체적인 두께를 줄일 수 있다.
도 13은 실시 예에 따른 제3 반도체 패키지를 나타낸 도면이다.
도 13을 참조하면, 제3 반도체 패키지는 제2 반도체 패키지에서, 메모리 기판이 추가로 결합된 구조를 가진다.
예를 들어, 메모리 기판은 절연층(710), 회로 패턴층(720, 730)을 포함한다.
그리고, 상기 메모리 기판의 절연층(710) 상에는 메모리 칩(740)이 부착될 수 있다. 이때, 상기 절연층(710)과 상기 메모리 칩(740) 사이에는 접착층(미도시)이 추가로 배치될 수 있다.
한편, 메모리 기판은 상기 회로 패턴층(720, 730)과 상기 메모리 칩(740)의 단자(745)를 전기적으로 연결하는 연결 부재(750)를 포함할 수 있다. 상기 연결 부재(750)는 와이어일 수 있으나, 이에 한정되는 것은 아니다.
도 14는 실시 예에 따른 제4 반도체 패키지를 나타낸 도면이다.
도 14를 참조하면, 제4 반도체 패키지는 도 11의 제1 반도체 패키지 상에 메모리 기판이 바로 결합된 구조를 가질 수 있다. 예를 들어, 실시 예에서는 상기 메모리 기판에서의 패드 규격을 상기 제1 회로 기판의 패드 규격에 대응하도록 하고, 이에 따라 상기 제1 회로 기판상에 제2 회로 기판인 메모리 기판을 바로 결합할 수 있도록 한다.
이를 위해, 상기 메모리 기판은 복수의 절연층을 포함할 수 있다. 상기 메모리 기판은 제1 절연층(810) 및 제2 절연층(820)을 포함할 수 있다.
또한, 상기 메모리 기판은 제1 절연층(810) 및 제2 절연층(820)의 표면에 배치되는 회로 패턴층(830, 840, 850)을 포함할 수 있다. 상기 메모리 기판은 회로 패턴층(830, 840, 850)은 상기 제1 회로 기판에 실장된 칩(520)과 상기 메모리 기판에 실장된 메모리 칩 사이를 연결할 수 있다.
한편, 상기 메모리 기판은 제2 캐비티를 포함할 수 있다. 이때, 상기 메모리 기판의 캐비티는 상기 제1 회로 기판의 캐비티(121)와 수직으로 중첩될 수 있다. 예를 들어, 상기 메모리 기판의 제2 캐비티는 상기 제1 회로 기판과 마주보는 메모리 기판은 제1 절연층(810)을 관통하며 형성될 수 있다.
이때, 실시 예에서의 제1 회로 기판에 실장된 칩(520)의 적어도 일부는 상기 메모리 기판의 제2 캐비티 내에 배치될 수 있다. 이에 따라 실시 예에서는 상기 제2 캐비티에 대응하는 깊이만큼, 상기 제2 도전성 결합부(530)가 가져야 하는 높이를 줄일 수 있고, 이에 따라 제4 반도체 패키지의 전체적인 두께를 줄일 수 있다.
한편, 상기 메모리 기판의 제1 절연층(810)은 프리프레그를 포함할 수 있고, 이와 다르게 감광성 물질의 PID를 포함할 수 있다. 그리고, 상기 메모리 기판의 제1 절연층(810)이 프리프레그를 포함하는 경우, 상기 제2 캐비티는 레이저 공정을 통해 형성될 수 있다. 또한, 상기 메모리 기판의 제1 절연층(810)이 PID를 포함하는 경우, 상기 제2 캐비티는 포토리소그래피 공정을 통해 형성될 수 있다.
도 15a 내지 15j는 도 2에 도시된 회로 기판의 제조 방법을 공정 순으로 나타낸 도면이다.
이하에서는 도 1의 회로 기판의 제조 방법에 대해서만 설명한다. 다만, 이와 같은 방법을 이용하여, 도 5 내지 도 9의 회로 기판을 제조할 수 있을 것이다.
도 15a를 참조하면, 실시 예에서는 회로 기판의 제조를 위한 기초 자재를 준비할 수 있다. 예를 들어, 실시 예에서는 캐리어 보드를 준비할 수 있다.
상기 캐리어 보드는 캐리어 절연층(CB1) 및 상기 캐리어 절연층(CB1)의 적어도 일면에 배치된 캐리어 금속층(CB2)을 포함할 수 있다. 상기 캐리어 금속층(CB2)은 상기 캐리어 절연층(CB1)의 표면 상에 무전해 도금을 하여 형성할 수 있다.
이와 다르게, 상기 캐리어 보드는 CCL(Copper Clad Laminate)일 수 있다.
다음으로, 도 15b에서와 같이, 실시 예에서는 상기 캐리어 금속층(CB2)의 하면에 드라이 필름(DF1)을 도포하는 공정을 진행할 수 있다. 그리고, 실시 예에서는 상기 드라이 필름(DF1)에 적어도 하나의 개구부를 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 드라이 필름(DF1) 상에, 상기 캐리어 금속층(CB2)의 하면 중 제1 회로 패턴층(130)이 형성될 영역과 수직으로 중첩된 개구부를 형성하는 공정을 진행할 수 있다.
이후, 실시 예에서는 상기 드라이 필름(DF1)의 개구부 내에 제1 회로 패턴층(130)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 캐리어 금속층(CB2)을 시드층으로 전해 도금을 진행하여 상기 드라이 필름(DF1)의 개구부 내를 채우는 제1 회로 패턴층(130)을 형성할 수 있다.
다음으로, 도 15c에 도시된 바와 같이, 실시 예에서는 상기 캐리어 금속층(CB2)의 하면 및 상기 제1 회로 패턴층(130)의 하면에 제1 절연층(110)을 형성하는 공정을 진행할 수 있다. 이때, 일 실시 예에서 상기 제1 절연층(110)은 프리프레그일 수 있다. 다음으로, 실시 예에서는 상기 제1 절연층(110)에 관통 홀(VH1)을 형성하는 공정을 진행할 수 있다. 예를 들어, 실시 예에서는 상기 제1 절연층(110)을 레이저 가공하여, 제1 관통 전극(V1)이 배치될 영역과 수직으로 중첩되는 제1 관통 홀(VH1)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15d에 도시된 바와 같이, 실시 예에서는 상기 제1 관통 홀(VH1) 내부를 전도성 물질로 충진하여 제1 관통 전극(V1)을 형성하고, 상기 제1 절연층(110)의 하면에 제3 회로 패턴층(150)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15e에 도시된 바와 같이, 상기 캐리어 보드를 제거하는 공정을 진행할 수 있다. 이를 위해, 실시 예에서는 상기 캐리어 보드에서, 상기 캐리어 절연층(CB1)을 캐리어 금속층(CB2)으로부터 분리하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 상기 캐리어 금속층(CB2)을 에칭하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15f에 도시된 바와 같이, 상기 제1 절연층(110)의 상면 및 제1 회로 패턴층(130)의 상면에 제2 절연층(120)을 적층하는 공정을 진행할 수 있다. 상기 제2 절연층(120)은 감광성 물질을 포함할 수 있다.
다음으로, 실시 예에서는 도 15g에 도시된 바와 같이, 상기 제2 절연층(120)을 노광 및 경화하는 공정을 진행할 수 있다.
구체적으로, 실시 예에서는 상기 제2 절연층(120) 중 제2 관통 전극(V2)이 배치될 영역(NE1)과, 캐비티(121)가 형성될 영역(NE2)을 제외한 나머지 영역을 노광하고, 그에 따라 상기 노광된 영역을 경화하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15h에 도시된 바와 같이, 상기 노광 및 경화가 진행되지 않은 영역(NE1, NE2)을 현상하여 제2 관통 홀(VH2) 및 캐비티(121)를 형성하는 공정을 진행할 수 있다. 상기 현상 공정은, 상기 노광되지 않은 영역에 대해, 테트라메틸암모늄하이드록시드(TMAH) 또는 트리메틸-2-하이드록시에틸암모늄하이드록사이드(콜린) 등이 함유된 유기 알칼리성 화합물을 이용하여 제거하는 공정일 수 있다.
이에 따라, 실시 예에서는 상기 제2 절연층(120)에 상기 제2 관통 홀(VH2) 및 캐비티(121)를 형성할 수 있다.
다음으로, 실시 예에서는 도 15i에 도시된 바와 같이, 상기 제2 관통 홀(VH2) 내부를 전도성 물질로 충진하여 제2 관통 전극(V2)을 형성하고, 상기 제2 절연층(120)의 상면에 제2 회로 패턴층(140)을 형성하는 공정을 진행할 수 있다.
다음으로, 실시 예에서는 도 15j에 도시된 바와 같이, 제1 절연층(110)의 하면에 제1 보호층(160)을 형성하고, 상기 제2 절연층(120)의 상면에 제2 보호층(170)을 형성하는 공정을 진행할 수 있다.
한편, 상술한 발명의 특징을 갖는 회로기판이 스마트폰, 서버용 컴퓨터, TV 등의 IT 장치나 가전제품에 이용되는 경우, 신호 전송 또는 전력 공급 등의 기능을 안정적으로 할 수 있다. 예를 들어, 본 발명의 특징을 갖는 회로기판이 반도체 패키지 기능을 수행하는 경우, 반도체 칩을 외부의 습기나 오염 물질로부터 안전하게 보호하는 기능을 할 수 있고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결할 수 있다. 또한, 신호 전송의 기능을 담당하는 경우 노이즈 문제를 해결할 수 있다. 이를 통해, 상술한 발명의 특징을 갖는 회로기판은 IT 장치나 가전제품의 안정적인 기능을 유지할 수 있도록 함으로써, 전체 제품과 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
상술한 발명의 특징을 갖는 회로기판이 차량 등의 운송 장치에 이용되는 경우, 운송 장치로 전송되는 신호의 왜곡 문제를 해결할 수 있고, 또는 운송 장치를 제어하는 반도체 칩을 외부로부터 안전하게 보호하고, 누설전류 혹은 단자 간의 전기적인 단락 문제나 혹은 반도체 칩에 공급하는 단자의 전기적인 개방의 문제를 해결하여 운송 장치의 안정성을 더 개선할 수 있다. 따라서, 운송 장치와 본 발명이 적용된 회로기판은 서로 기능적 일체성 또는 기술적 연동성을 이룰 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용은 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시 예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시 예의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 제1 절연층;
    상기 제1 절연층 상에 배치된 제1 회로 패턴층; 및
    상기 제1 회로 패턴층 상에 배치되고, 제1 캐비티를 구비한 제2 절연층을 포함하고,
    상기 제1 회로 패턴층은,
    상기 제1 캐비티와 수직으로 중첩된 제1 패드부;
    상기 제1 캐비티와 수직으로 중첩되지 않는 제2 패드부; 및
    상기 제1 패드부 및 제2 패드부 사이에 배치된, 연결 패턴부를 포함하고,
    상기 연결 패턴부는, 상기 제1 캐비티의 내측에 배치되고 상기 제1 패드부에 연결된 제1 부분과, 상기 제1 캐비티의 외측에 배치되고 상기 제2 패드부에 연결된 제2 부분을 포함하는,
    회로 기판.
  2. 제1항에 있어서,
    상기 연결 패턴부의 상기 제1 부분의 상면은 상기 제1 캐비티와 수직으로 중첩되고, 상기 제2 절연층과 접촉하지 않으며, 상기 연결 패턴부의 상기 제2 부분의 상면은 상기 제1 캐비티와 수직으로 중첩되지 않고 상기 제2 절연층과 접촉하는,
    회로 기판.
  3. 제1항에 있어서,
    상기 연결 패턴부, 상기 제1 패드부 및 상기 제2 패드부 각각은 수평 방향으로 상호 중첩된,
    회로 기판.
  4. 제3항에 있어서,
    상기 연결 패턴부의 폭은,
    상기 제1 및 제2 패드부 각각의 폭보다 작은,
    회로 기판.
  5. 제3항에 있어서,
    상기 연결 패턴부는 제1 평면 형상을 가지고,
    상기 제1 패드부 및 상기 제2 패드부 각각은 상기 제1 평면 형상과 다른 제2 평면 형상을 가지는,
    회로 기판.
  6. 제1항에 있어서,
    상기 제2 절연층은,
    상기 제1 절연층을 향할수록 폭이 감소하는 상기 제1 캐비티의 제1 경사면을 포함하고,
    상기 제1 경사면은,
    상기 제1 캐비티의 일측에서, 상기 제2 절연층의 상면에 인접하게 위치한 제1 단부와,
    상기 제1 캐비티의 상기 일측에서, 상기 제2 절연층의 하면에 인접한 제2 단부를 포함하고,
    상기 제1 단부와 상기 제2 단부 사이의 수평 거리는 0.1㎛ 내지 25㎛ 범위를 만족하는,
    회로 기판.
  7. 제6항에 있어서,
    상기 제2 절연층 상에 배치되고, 상기 제1 캐비티와 수직으로 중첩되는 관통 홀을 포함하는 보호층을 포함하는,
    회로 기판.
  8. 제7항에 있어서,
    상기 보호층의 관통 홀의 폭은,
    상기 제1 캐비티의 전체 영역 중 상기 제2 절연층의 상면과 인접한 영역에서의 폭보다 큰,
    회로 기판.
  9. 제8항에 있어서,
    상기 제2 절연층은,
    상기 제1 경사면의 상기 제1 단부와 인접하고, 상기 보호층의 관통 홀과 수직으로 중첩되는 제1 상면을 포함하고,
    상기 제1 상면의 폭은 상기 제1 단부 및 상기 제1 단부와 인접한 상기 보호층의 관통홀의 내벽 사이의 수평 거리이고, 50㎛ 내지 80㎛ 범위를 만족하는,
    회로 기판.
  10. 제6항에 있어서,
    상기 제2 절연층 상에 배치된 제2 회로 패턴층을 포함하고,
    상기 제2 회로 패턴층 중 상기 제1 단부와 가장 인접하게 배치된 패턴은,
    상기 보호층의 관통 홀의 내벽으로부터 55㎛ 내지 95㎛ 범위의 간격만큼 이격된,
    회로 기판.
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